JPS61222175A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPS61222175A
JPS61222175A JP60041653A JP4165385A JPS61222175A JP S61222175 A JPS61222175 A JP S61222175A JP 60041653 A JP60041653 A JP 60041653A JP 4165385 A JP4165385 A JP 4165385A JP S61222175 A JPS61222175 A JP S61222175A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の一実施例の工程断面図（第１図）本発明の一実
施例の工程平面図（第２図）発明の効果 〔概　要〕 電気的書換え可能な不揮発メモリにおけるフローティン
グゲートに対して、情報の書込み、消去を行う際に用い
られるトンネル絶縁膜領域を、情報の書込み、消去に用
いられるドレイン領域の一部を形成する際に使用された
マスク膜の不純物導入用開孔の側壁面に形成した障壁状
の耐酸化膜に整合させて形成する方法で、これによりト
ンネル絶縁膜領域とドレイン領域とが自己整合されるこ
とになってその位置合わせ余裕が不要となり、且つトン
ネル絶縁膜領域の占有面積も極度に縮小出来るので、該
電気的書換え可能な不揮発メモリのより高集積化を可能
にする。
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法に係り、特に電気的
書換え可能な不揮発メモリの製造方法に関する。
ＬＳＩや超ＬＳＩ等の大規模半導体集積回路装置におい
ては、その機能拡大のために固定メモリとして電気的書
換え可能な不揮発メモリ　（ＥＥＦＲＯＭ）が多く具備
せしめられる。
このＥＥＦＲＯＭは第３図（ａ）に示す等価回路図のよ
うに選択用トランジスタ（Ｓ−Ｔｒ）’と記憶用トラン
ジスタ（Ｍ−Ｔｒ）とによって構成され、例えば第３図
伽）に示す動作条件表に従って書込み（Ｗｒｉｔｅ）。
消去（ｆＥｒａｓｅ）　＊続出しくＲｊａｄ）等が行わ
れる。
なお図中、Ｄはドレイン、Ｓはソース、Ｔはフローティ
ング・ゲート下の絶縁膜領域、ＢＬはビット線、ＷＬは
ワード線、ＣＧはコントロール・ゲート、ＰＧはフロー
ティング・ゲート、ＶＰＰは２０Ｖ程度の電源電圧を示
す。
即ち書込み（Ｗｒｉｔｅ）に際しては、ビット線ＢＬに
２０Ｖ程度の電源電圧ＶＰＰを印加し、且つワード線Ｍ
ＬにもＶ□を印加して選択用トランジスタ（Ｓ−Ｔｒ）
をＯＮさせ、更に記憶用トランジスタ（Ｍ−Ｔｒ）のソ
ースＳをフローティングにし且つコントロール・ゲート
ＣＧをＯｖにする。これによってフローティング・ゲー
トＦＧはドレインＤより低電位になるので該フローティ
ング・ゲー）ＦＧからトンネル・ゲートを介して電子が
ドレインに流れ込み該フローティング・ゲー）ＰＧは高
電位になって該記憶用トランジスタ（Ｍ−Ｔｒ）はＯＮ
状態に維持される。
また消去（ｇｒａｓｅ）に際しては、ビット線ＢＬにＯ
Ｖを印加した状態でワード線−りにＶＦＰを印加して選
択用トランジスタ（Ｓ−Ｔｒ）をＯＮさせ、更に記憶用
トランジスタ（Ｍ−Ｔｒ）のソースＳをＯｖにし且つコ
ントロール・ゲー）ＣＧにＶ□を印加する。これによっ
てフローティング・ゲー）ＦＧはドレインＤより高電位
になるので該フローティング・ゲー）ＰＧにドレインＤ
からトンネル・ゲートを介して電子が流れ込み該フロー
ティング・ゲー）ＰＧは低電位になって該記憶用トラン
ジスタ（Ｍ−Ｔｒ）はＯＦＦ状態に維持される。
かかるＥＥＦＲＯＭは上記ＬＳＩや超ＬＳＩ中において
大きな専有面積を占めるので、該ＬＳＩや超ＬＳＩ等を
高集積大容量化するためには該ＥＥＰＲＯＭメモリセル
の小面積化が特に要望されている。
〔従来の技術〕
従来上記ＥＥＦＲＯＭは、以下に第４図（ａ）乃至（ｅ
）の工程断面図を参照して説明するような方法で形成さ
れていた。
第４図（ａ）参照 即ち先ず、例えばｐ型シリコン基板１上に、熱酸化によ
り４５０〜１０００人程度の厚さの緑化ト酸化膜２を形
成し、該ゲート酸化膜２上に第１のレジスト膜３を形成
し、該第１のレジスト膜３にドレイン領域の一部で且つ
情報の書込み、消去に機能する情報書換え用ｎ型領域を
形成するための不純物導入用開孔４を形成し、該開孔を
介し且つゲート酸化膜２を通して砒素（Ａｓ）等のｎ型
不純物をイオン注入し、上記レジスト膜３を除去した後
所定のアニール処理を施して情報書換え用ｎ型領域５を
形成する。
第４図〜）参照 次いで、上記ゲート酸化膜２上に第２のレジスト膜６を
形成し、該第２のレジスト膜・６の前記ｎ型領域５の上
部にトンネル領域の形状に対応する例えば１〜２μｍ口
程度のエツチング用開孔７を形成し、該開孔７を介しリ
アクティブ・イオンエツチング（ＲＩ　Ｂ）法によりゲ
ート酸化膜２にトンネル領域に対応する開孔８を形成す
る。
第４図（Ｃ）参照 次いで、第２のレジスト膜６を除去した後、熱酸化を行
ってゲート酸化膜２の開孔８内に表出しているｎ型領域
５面に厚さ８０〜１５０人程度のト緑化ル酸化膜９を形
成する。
第４図（ｄ）参照 次いで、該基板上に第１の多結晶シリコン層ＰＡを形成
し、図示されない紙面に対して前後方向の寸法即ち長、
さを決めるパターンニングを行う。
第４図（ｅ）参照 次いで、上記第１の多結晶シリコン層ＰＡパターンの表
面に熱酸化法により二酸化シリコン（Ｓｔｏｗ）絶縁膜
１０を形成し、次いで該基板上に第２の多結晶シリコン
層ＰＲを形成し、ＲＩＥ処理等を用いるリソグラフィ手
段により上記第２の多結晶シリコン層ＰＲとその下部の
ＳｉＯ！絶縁膜１０及び第１の多結晶シリコン層Ｐ＾パ
ターンを一括パターンニングして第１の多結晶シリコン
層ＰＡよりなるフローティング・ゲート１１及びその上
部の第２の多結晶シリコン層ＰＢよりなるコントロール
・ゲート１２を形成し、次いで上記コントロール・ゲー
ト１２をマスクにして砒素（Ａ３）等のｎ型不純物を高
濃度にイオン注入してｎ０型ソー゛ス領域１３及びｎ＋
型ドレイン領域１４を形成する方法であった。
第５図は該従来方法で形成したメモリ用トランジスタの
模式平面図を示したもので、図中、ＯＸＦはフィールド
酸化膜を示し、その他の各符号は第４図と同一対象物を
示している。
〔発明が解決しようとする問題点〕
然し上記従来の方法においては、トンネル酸化膜９の形
成領域即ちトンネル領域Ｔが情報書換え用ｎ型領域５の
上部にマスク整合によって形成されるので、第４図（ｂ
）及び第５図に示すように該ｎ型領域５の端面と該トン
ネル領域Ｔとの間に位置合わせ誤差に対する余裕寸法ａ
１及びドレイン端との余裕寸法ａ８を見込む必要がある
。更に又第４図山）に示したトンネル領域を規定するパ
ターンニングが、開孔パターンの形成であるために、該
トンネル領域の大きさを前述した１〜２μｍ口以下にす
ることが困難である。
以上の諸点から従来の製造方法においては、該メモリ用
トランジスタを更に縮小して、該ＥＥＰＲＯＭの集積度
を更に向上せしめることは困難であるという問題があっ
た。
〔問題点を解決するための手段〕
上記問題点は、一導電型シリコン基板（２１）上にトン
ネル効果により電子が通過することが可能な厚さのトン
ネル絶縁膜（２２）を形成し、該トンネル絶縁膜（２２
）上に第１の多結晶シリコン層（ＰＡ）を形成し、該第
１の多結晶シリコン７１　（ＰＡ）上に不純物イオン遮
蔽用のマスク膜（２３）を形成し、該マスク膜（２３）
に不純物導入用の開孔（２６）を形成し、該不純物導入
用開孔（２６）を介し且つ第１の多結晶シリコン層（Ｐ
Ａ）及びトンネル絶縁膜（２２）を通して不純物のイオ
ン注入を行い該一導電型シリコン基板（２１）面に該不
純物導入用開孔（２６）に整合した反対導電型領域（２
７）を形成し、該不純物導入用開孔（２６）の内部を含
む該マスク膜上に耐酸化膜（２８）を形成し、該耐酸化
膜（２８）を該基板面に対して垂直な方向に優勢な異方
性ドライエツチング手段により全面エツチングして該不
純物導入用開孔（２６）の側面にのみ障壁状に耐酸化膜
（２８）を残留せしめ、該障壁状の耐酸化膜（２８）を
所定の長さにパターンニングし、該マスク膜（２３）を
除去し、該耐酸化膜パターン（１２８）をマスクにして
該第１の多結晶シリコン層（ＰＡ）をパターンニングし
、該耐酸化膜パターン（１２８）をマスクにして選択酸
化を行って該シリコン基板（２１）の表出面及び該第１
の多結晶シリコン層パターン（３０）の側面に該トンネ
ル絶縁膜（２２）よりも厚いゲート酸化膜（３１）を形
成し、該耐酸化膜パターン（１２８）を除去し、該第１
の多結晶シリコン層パターン（３０）の上部を含む該ゲ
ート酸化膜（３１）上に該第１の多結晶シリコン層パタ
ーン（３０）の上面に接するゲート電極（３３）を形成
する工程を有する本発明による半導体記憶装置の製造方
法によって解決される。
〔作用〕
即ち本発明の方法においては、情報書換えに機能する不
純物導入領域を形成する際に用いるマスク膜の不純物導
入用開孔の側面に、トンネル領域を規定する耐酸化膜パ
ターンを被着形成せしめ、この耐酸化膜パターンをマス
クにしてトンネル領域を規定することによって情報書換
えに機能する不純物導入領域とトンネル領域を自己整合
せしめ、且つトンネル領域の大きさを不純物導入用開孔
の側面に被着せしめる前記耐酸化膜の厚さによって規定
される幅と、該耐酸化膜の残りパターンを得るパターン
ニングにおける最小寸法の長さとによって制限するもの
である。
かくて情報書換えに機能する不純物導入領域とトンネル
領域との間に位置合わせ余裕を取る必要がなくなり、且
つトンネル領域の大きさが、開孔のパターンニングによ
って規定されていた従来よりも大幅に縮小されるので、
該メモリ用トランジスタを更に縮小し該ＥＥＦＲＯＭを
更に高集積化することが可能になる。
〔実施例〕
以下本発明を、図を参照し実施例により具体的に説明す
る。
第１図（ａ）乃至（」）はＥＥＦＲＯＭにおけるメモリ
用トランジスタを形成する際の一実施例を示す工程断面
図で、第２図（ａ）乃至（川は同実施例の工程平面図で
ある。
全図を通じ同一対象物は同一符号で示す。
第１図（ａ）参照 本発明の方法によりＥＥＦＲＯＭにおけるメモリ用トラ
ンジスタを形成するには、 先ず例えば数ｌθΩＱ程度の比抵抗を有するｐ型シリコ
ン基板２１上に、 熱酸化法により、トンネル効果で電子が通過することが
可能な５０−・１５０人程緑化厚さのトンネル絶縁膜即
ちトンネル５ｉ（ｈ膜２２を形成し、該トンネルＳｔｏ
ｗ膜２２上に化学気相成長（ＣＶＤ）法により厚さ例え
ば６００〜１０００人程度のトンネ緑化域の電極となる
第１の多結晶シリコンＪｉｉＰＡを形成し、 該第１の多結晶シリコン層ＰＡ上に、形成しようとする
トンネル領域の幅の１．５〜２倍程度の例えば７０００
人程度０厚さを有し、不純物イオンの遮蔽層として機能
するＳｉ０ｇマスク膜２３を形成し、該Ｓｉ０ｇマスク
膜２３上に第１のレジスト膜２４を形成し、該第１のレ
ジスト膜２４に、ドレイン領域の一部になり、トンネル
領域を介しフローティング・ゲートの情報書換えを行う
際の電子の遺り取りに機能する情報書換え用ｎ型領域の
形状に対応するエツチング用開孔２５を形成する。
第１図偽）参照 次いで上記レジスト膜２４をマスクにし、例えば三弗化
メタン（ＣＨＦｓ）等を用いるＲＩＥ処理によりｓｔｏ
ｗマスク膜２３膜部３ｎ型領域の形状に対応する不純物
導入用開孔２６を形成し、 該不純物導入用開孔２６を介し、加速エネルギー１５０
〜３００ＫｅＶ、　　ドーズ量Ｉ　Ｘｌ０１１〜Ｉ　Ｘ
ｌ０１ｓ３−”程度の条件で、第１の多結晶シリコン１
ｉＰＡ及びトンネル５ｉＯ１膜２２を通してｐ型シリコ
ン基板２１面に例えば砒素（Ａｓ）をイオン注入し、 レジスト膜２４を除去し、所定のアニール処理を行って
上記注入Ａｓを活性化して、上記不純物導入用開孔２６
に整合した、（情報書換えを行う際の電子の遺り取りに
機能する）情報書換え用ｎ型領域２７を形成する。
なお上記活性化の処理は、後工程において、例えばソー
ス、ドレイン領域の活性化を行う際、それと同時に行っ
ても良い。
第１図（Ｃ）参照 次いでＣＶＤ法により、不純物導入用開孔２６の内部を
含むＳｉｎ！々スク膜２３上に、上記不純物導入用開孔
２６の段差を十分に埋める例えば１μｍ程度の厚さの例
えば窒化シリコン（ＳｉｓＮ＊）よりなる耐酸化膜２８
を形成する 第１図（ｄ）及び第２図（ａ）参照 上記５ｉｓＮ＊耐酸化膜２８を、基板面に対して垂直な
方向に優勢なドライエツチング手段によって全面エツチ
ングし、ＳｔＯ，マスク膜２３の不純物導入用開孔２６
の側壁面のみに５ｉｓＮ＊耐酸化膜２８を残留せしめる
。
上記エツチング手段には、例えば四弗化炭素（ＣＦ＃）
と酸素（０３）の混合ガスによるＲＩＥ法が用いられる
。条件の一例は、ＣＦ＃とａｔとの流量比１０：１、ガ
ス圧０．５Ｔｏｒｒ、高周波出力１３．５６ＭＨｚ、２
００Ｗである。（ＯＸＦはフィールド酸化膜） なお上記条件で不純物導入用開孔２６の側面に残留する
ＳｉＪ、耐酸化膜２８の厚さｔは、最大の底部で４００
０人程度０なる。
第１図（ｅ）及び第２図山）参照 次いで上記５ｔｓＮａ耐酸化膜２８上にその残留長さを
決める例えば幅が９０００〜５０００人程度の第２のレ
緑化ト膜パターン２９を形成し、上記と同様なエツチン
グ手段により該第２のレジスト膜パターン２９の外に表
出しているＳｉＪ、耐酸化膜２８を除去し、前記厚さｔ
に相当する４０００人程度０な少な幅Ｗを有し、且つ前
記レジスト膜パターン２９の幅に相当する９０００〜５
０００λ程度の微少な長さｌを有する耐酸化膜パターン
１２８を形成する。
第１図（ｆ）及び第２図（Ｃ）参照 次いで第２のレジスト膜パターン２９を除去した後、 例えば弗酸系の液によるウェット・エツチング手段によ
りＳｉｎ、マスク膜２３を除去し、例えば四塩化炭素（
ＣＣ１＊）と０２との混合ガスによるＲ１２手段により
上記耐酸化膜パターン１２８の外に表出している第１の
多結晶シリコン層ＰＡを選択的に除去し、トンネル領域
を規定する電子授受用多結晶シリコン・パターン３０を
形成する。
ＲＩＥ処理条件の一例は、ＣＣ１＊と０２との流量比５
０：１．ガス圧０．５Ｔｏｒｒｓ高周波出力１３．５６
ＭＨｚ、３００Ｗである。
次いでウェット・エツチング法により表出しているトン
ネル５ｉｏｔ膜２２を選択的に除去する。なおこのトン
ネル５ｉｆｔ膜２２は除去しないでも良いが、除去した
方が性能上有利である。
第１図（勢及び第２図（ｄ）参照 次いで上記耐酸化膜パターン１２８をマスクにして選択
酸化を行い、表出しているｐ型シリコン基板２１．ｎ型
領域２７の表面及び上記多結晶シリコン・パターン３０
の側面に、例えば４５０〜１０００人程度の厚さの緑化
トＳｉｎ、膜３１を形成する。
第１図（ｈｌ及び第２図（ｅ）参照 次いでＳｌ、Ｎ、耐酸化膜パターン１２８を燐酸ボイル
等の方法で除去した後、 ＣＶＤ法により該°基板上に前記多結晶シリコン・パタ
ーン３０の上面に接し、フローティング・ゲートとなる
厚さ２０００〜５０００人程度の第２の多緑化シリコン
層ＰＲを形成し、 イオン注入法等により該第２の多結晶シリコン層ＰＲに
導電性を付与し、 次いで通常のりソグラフィ技術により、フローティング
・ゲートの長さ方向に当たるパターンニングを行う。
第１図（１）及び第２図（ｆ）参照 次いで上記第２の多結晶シリコン層ＰＢ上に、熱酸化法
等により厚さ例えば４５０〜１０００人程度のＳｔｏ緑
化縁膜３２を形成し、 該５ｉｆｔ絶縁膜３２上に、ＣＶＤ法により３０００〜
６０００人程度の厚さの第緑化多結晶シリコン層ＰＣを
形成し、 イオン注入法等により該第３の多結晶シリコン層ｐｃに
導電性を付与した後、 一枚のマスクに従って前述したのと同様なＲ１８手段に
より第３の多結晶シリコン層ＰＣ１その下部のＳｉＯ２
絶縁膜３２、更にその下部の第２の多結晶シリコン層Ｐ
Ｂを順次パターンニングする。（ダブル・セルファライ
ン法） これにより、第２の多結晶シリコン層ＰＢよりなり、前
記電子の授受に機能するｎ型領域２７にトンネル５ｉＯ
１膜２２及びその上部の多結晶シリコン・パターン３０
を介して接するフローティング・ゲート電極３３、及び
該フローティング・ゲート電極３３上にＳｉ０ｇ絶縁膜
３２を介して接する第３の多結晶シリコン層ＰＣよりな
るコントロール・ゲート電極３４が形成される。
第１図（」）及び第２図（沿参照 上記コントロール・ゲート電極３４をマスクにし、ゲー
トＳｉＯ□膜３１を通してｐ型シリコン基板２１面に、
砒素（Ａｓ）をｌ　ｘｌＱＩＳ〜５　×ｌＱＩ１１ｃｍ
−！程度の高ドーズ量でイオン注入し、ｎ１型ソース領
域３５及びｎ゛型ドレイン領域３６を形成する。
なお該ｎ１型ドレイン領域３６と前記ｎ型領域２７は接
触せしめられる。
以後図示しないが、絶縁膜の形成、配線形成、等がなさ
れて上記メモリ・トランジスタを有するＥＥＦＲＯＭが
完成する。
以上実施例の説明から明らかなように本発明の方法にお
いては、トンネルＳｉ０ｇ膜２２及び多結晶シリコン層
パターン３０よりなるトンネル領域Ｔが、トンネル領域
Ｔを介してフローティング・ゲート電極３２に対して電
子（情報）の授受を行うｎ型領域（ｎ・型ドレイン領域
に接する）２７に対して、該ｎ型領域２７を形成する際
のマスク１１２３の不純物導入用開孔パターン２６の側
面にセルファラインして形成される。
従って上記ｎ型領域とトンネル領域との間に位置合わせ
余裕をみる必要がない。
またトンネル領域の大きさは上記不純物導入用開孔の側
面に被着される耐酸化膜の厚さで決まる幅と、残りパタ
ーンとして最小のパターンニング幅で決まる長さとによ
って規定出来るので、極めて小さい面積に形成すること
が可能になる。
なお本発明の方法において電子（情報）の授受を行うｎ
型領域を形成する際のマスク膜は、上記実施例に示した
Ｓｉｎｇに限られるものではなく、多結晶シリコン層及
び耐酸化膜とエツチングの選択性を有する物質であれば
差支えない。
またフローティング・ゲート電極及びコントロール・ゲ
ート電極の材料は上記多結晶シリコンに限られるもので
はない。
更に実施例ではトンネル絶縁膜として熱酸化ＳｉＯ□膜
を使用したが、該トンネル絶縁膜は勿論これに限定され
るものではない。
〔発明の効果〕
以上説明のように本発明の方法によれば、電気的書換え
可能な不揮発メモリにおけるメモリ用トランジスタの情
報の書換えを行うためのトンネル領域を、情報電荷の授
受を行うドレイン領域に対して位置合わせ余裕を持たず
にセルファラインで形成出来、且つ該トンネル領域面積
を極めて微少に形成することが可能になる。
従って本発明によれば上記メモリ用トランジスタが縮小
出来るので、電気的書換え可能な不揮発メモリの高密度
高集積化が図れ、該電気的書換え可能な不揮発メモリを
具備するＬＳＩや超ＬＳＩのより大規模化が図れる。
【図面の簡単な説明】
第１図（ａｌ乃至（ｊ）は本発明の方法の一実施例を示
す工程断面図、 第２図（ａ）乃至（ｇ）は同実施例の工程平面図、第３
図はＥＥＦＲＯＭの等価回路図（ａ）及び動作条件表（
ｂ）、 第４図（ａ）乃至（Ｅｌ）は従来方法の工程断面図、第
５図は従来方法で形成したメモリ用トランジスタの模式
平面図である。 図において、 ２１はｐ型シリコン基板、 ２２はトンネルＳｉ０ｇ膜、 ２３はｓｔｏｗマスク膜、 ２４は第１のレジスト膜、 ２５はエツチング用開孔、 ２６は不純物導入用開孔、 ２７は情報書換え用ｎ型領域、 ２８は耐酸化膜、 ２９は第２のレジスト膜パターン、 ３０は多結晶シリコン・パターン、 ３１はゲートＳｉ０ｇ膜、 ３２は５ｉ０２絶縁膜、 ３３はフローティング・ゲート電極、 ３４はコントロール・ゲート電極、 ３５はｎ＋型ソース領域、 ３６はｎ＋型ドレイン領域、 １２８は耐酸化膜パターン、 ＰＡは第１の多結晶シリコン層、 ＰＲは第２の多結晶シリコン層、 ＰＣは第３の多結晶シリコン層 を示す。 峯　１　目 ＥＥＦす？０き１とり日５ε、、ｔａ、ＳしＣ動イト秀
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Claims (1)

  1. 【特許請求の範囲】 一導電型シリコン基板（２１）上にトンネル効果により
    電子が通過することが可能な厚さのトンネル絶縁膜（２
    ２）を形成し、 該トンネル絶縁膜（２２）上に第１の多結晶シリコン層
    （ＰＡ）を形成し、 該第１の多結晶シリコン層（ＰＡ）上に不純物イオン遮
    蔽用のマスク膜（２３）を形成し、 該マスク膜（２３）に不純物導入用の開孔（２６）を形
    成し、 該不純物導入用開孔（２６）を介し且つ第１の多結晶シ
    リコン層（ＰＡ）及びトンネル絶縁膜（２２）を通して
    不純物のイオン注入を行い該一導電型シリコン基板（２
    １）面に該不純物導入用開孔（２６）に整合した反対導
    電型領域（２７）を形成し、 該不純物導入用開孔（２６）の内部を含む該マスク膜上
    に耐酸化膜（２８）を形成し、 該耐酸化膜（２８）を該基板面に対して垂直な方向に優
    勢な異方性ドライエッチング手段により全面エッチング
    して該不純物導入用開孔（２６）の側面にのみ障壁状に
    耐酸化膜（２８）を残留せしめ、該障壁状の耐酸化膜（
    ２８）を所定の長さにパターンニングし、 該マスク膜（２３）を除去し、 該耐酸化膜パターン（１２８）をマスクにして該第１の
    多結晶シリコン層（ＰＡ）をパターンニングし、該耐酸
    化膜パターン（１２８）をマスクにして選択酸化を行っ
    て該シリコン基板（２１）の表出面及び該第１の多結晶
    シリコン層パターン（３０）の側面に該トンネル絶縁膜
    （２２）よりも厚いゲート酸化膜（３１）を形成し、 該耐酸化膜パターン（１２８）を除去し、 該第１の多結晶シリコン層パターン（３０）の上部を含
    む該ゲート酸化膜（３１）上に該第１の多結晶シリコン
    層パターン（３０）の上面に接するゲート電極（３３）
    を形成する工程を有することを特徴とする半導体記憶装
    置の製造方法。
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