JPH11330425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11330425A JPH11330425A JP10127350A JP12735098A JPH11330425A JP H11330425 A JPH11330425 A JP H11330425A JP 10127350 A JP10127350 A JP 10127350A JP 12735098 A JP12735098 A JP 12735098A JP H11330425 A JPH11330425 A JP H11330425A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Abstract
(57)【要約】
【目的】 トンネルウィンドウ径をデザインルール以下
の小さな寸法とし、カップリング比の大きい、印加電圧
を下げることが可能な低電圧化に適したＥＥＰＲＯＭメ
モリセルを製造することができる。 【構成】 トンネルウィンドウ部の開口に際して、浮遊
ゲート電極となる導電層の一部分を開口し、開口部の側
部に側壁を形成し、その側壁をマスクとして自己整合的
にゲート絶縁膜を除去し、トンネルウィンドウ開口部に
局所的に薄いトンネル酸化膜を形成するようにしてい
る。
の小さな寸法とし、カップリング比の大きい、印加電圧
を下げることが可能な低電圧化に適したＥＥＰＲＯＭメ
モリセルを製造することができる。 【構成】 トンネルウィンドウ部の開口に際して、浮遊
ゲート電極となる導電層の一部分を開口し、開口部の側
部に側壁を形成し、その側壁をマスクとして自己整合的
にゲート絶縁膜を除去し、トンネルウィンドウ開口部に
局所的に薄いトンネル酸化膜を形成するようにしてい
る。
Description
【０００１】
【産業上の利用分野】本発明は浮遊ゲート電極と制御ゲ
ート電極を有し、局所的な薄膜部によりトンネル注入消
去を行う不揮発性半導体メモリの製造方法に関するもの
である。
ート電極を有し、局所的な薄膜部によりトンネル注入消
去を行う不揮発性半導体メモリの製造方法に関するもの
である。
【０００２】
【従来の技術】従来、 浮遊ゲート電極と制御ゲート電
極を有する電気的書き込み／消去可能読み出し専用メモ
リ（ＥＥＰＲＯＭ）においては、拡散層上に開口した薄
いゲート酸化膜(トンネル酸化膜)を介して浮遊ゲート電
極と拡散層の間で電子をトンネル現象でやり取りする事
でデータの書き換えを行う種類の不揮発性メモリがあ
る。
極を有する電気的書き込み／消去可能読み出し専用メモ
リ（ＥＥＰＲＯＭ）においては、拡散層上に開口した薄
いゲート酸化膜(トンネル酸化膜)を介して浮遊ゲート電
極と拡散層の間で電子をトンネル現象でやり取りする事
でデータの書き換えを行う種類の不揮発性メモリがあ
る。
【０００３】上記のようなＥＥＰＲＯＭの製造方法につ
いて図２を参照にして説明する。図２（ａ)のように、
Ｐ型シリコン（Ｓｉ）基板１０１上にＬＯＣＯＳ法など
により素子分離領域を形成した後、酸化膜１０２を例え
ば２００Å生成しレジスト１０３をマスクとしてＥＥＰ
ＲＯＭメモリセルのソース・ドレインを形成すべくヒ素
（Ａｓ）などのイオン注入を行う。次に、 図２（ｂ)
のように、 酸化膜１０２を除去した後ゲート酸化膜１
０６を例えば５００Å生成する。ゲート酸化膜１０６
は、高電圧を印加してトンネル電流により書き換えを行
う際に、当該ゲート酸化膜１０６には電流を流さないよ
うに十分厚い酸化膜厚とする必要がある。
いて図２を参照にして説明する。図２（ａ)のように、
Ｐ型シリコン（Ｓｉ）基板１０１上にＬＯＣＯＳ法など
により素子分離領域を形成した後、酸化膜１０２を例え
ば２００Å生成しレジスト１０３をマスクとしてＥＥＰ
ＲＯＭメモリセルのソース・ドレインを形成すべくヒ素
（Ａｓ）などのイオン注入を行う。次に、 図２（ｂ)
のように、 酸化膜１０２を除去した後ゲート酸化膜１
０６を例えば５００Å生成する。ゲート酸化膜１０６
は、高電圧を印加してトンネル電流により書き換えを行
う際に、当該ゲート酸化膜１０６には電流を流さないよ
うに十分厚い酸化膜厚とする必要がある。
【０００４】しかる後、図２（ｃ) に示すように、レジ
スト１０７をマスクにゲート酸化膜１０６のドレイン拡
散層１０４上の一部に開口部を設ける。この開口部をト
ンネルウィンドウと呼ぶこととする。 トンネルウィ
ンドウ部の開口径の大きさは、後述するようにカップリ
ング比のために重要である。次に、図２（ｄ) に示すよ
うに、レジスト１０７を除去した後熱酸化によりトンネ
ル酸化膜１０８を例えば100Åの膜厚となるようトンネ
ルウィンドウ部に形成する。
スト１０７をマスクにゲート酸化膜１０６のドレイン拡
散層１０４上の一部に開口部を設ける。この開口部をト
ンネルウィンドウと呼ぶこととする。 トンネルウィ
ンドウ部の開口径の大きさは、後述するようにカップリ
ング比のために重要である。次に、図２（ｄ) に示すよ
うに、レジスト１０７を除去した後熱酸化によりトンネ
ル酸化膜１０８を例えば100Åの膜厚となるようトンネ
ルウィンドウ部に形成する。
【０００５】その後、図２（ｅ)乃至 図２（ｈ)に示す
ように、浮遊ゲート電極となる多結晶シリコン１０９を
堆積した後、レジスト１１０をマスクに多結晶シリコン
をエッチングし、 その後層間絶縁膜１１１を例えば２
００Åとなるよう生成後制御ゲート電極となる多結晶シ
リコン１１２を生成し、パターニングしてＥＥＰＲＯＭ
のメモリセル電極形成を行う。
ように、浮遊ゲート電極となる多結晶シリコン１０９を
堆積した後、レジスト１１０をマスクに多結晶シリコン
をエッチングし、 その後層間絶縁膜１１１を例えば２
００Åとなるよう生成後制御ゲート電極となる多結晶シ
リコン１１２を生成し、パターニングしてＥＥＰＲＯＭ
のメモリセル電極形成を行う。
【０００６】
【発明が解決しようとする課題】従来の開示される方法
では、例えば１００Åのトンネル酸化膜１０８に電流を
流して浮遊ゲート電極１０９へ電荷を出し入れしてデー
タの書き換えを行うのであるが、トンネル酸化膜に加わ
る実効電圧は１００Åの膜厚の場合１０Ｖ以上必要とな
る。この場合、制御ゲート電極１１２とドレイン１０４
の間に印加した電圧のどくらいの割合が実効的に浮遊ゲ
ート電極１０９とドレイン１０４間の印加電圧となるか
が問題となる。 この割合をカップリング比と呼び、
制御ゲート電極ー浮遊ゲート電極間容量と浮遊ゲート電
極-ドレイン間容量との比で決定される。
では、例えば１００Åのトンネル酸化膜１０８に電流を
流して浮遊ゲート電極１０９へ電荷を出し入れしてデー
タの書き換えを行うのであるが、トンネル酸化膜に加わ
る実効電圧は１００Åの膜厚の場合１０Ｖ以上必要とな
る。この場合、制御ゲート電極１１２とドレイン１０４
の間に印加した電圧のどくらいの割合が実効的に浮遊ゲ
ート電極１０９とドレイン１０４間の印加電圧となるか
が問題となる。 この割合をカップリング比と呼び、
制御ゲート電極ー浮遊ゲート電極間容量と浮遊ゲート電
極-ドレイン間容量との比で決定される。
【０００７】浮遊ゲート電極-ドレイン間容量値が相対
的に小さい程カップリング比が向上し制御ゲート電極-
ドレイン間に印加しなければいけない電圧は低くて済
む。従来、トンネルウィンドウ部を開口する場合、開口
径の最小値はデザインルールで決定されているため、メ
モリセルを特に大きくしない限りカップリング比も大き
く取れず、結局２０Ｖ近い電圧を制御ゲート電極-ドレ
イン間に印加する必要があった。 このような高電圧
を必要とすることは、通常の電源電圧が５Ｖ以下である
ＬＳＩにとってメモリセルを駆動する周辺回路のトラン
ジスタのゲート酸化膜の厚膜化、それに伴う面積の増
大、回路動作の低速化といった問題をもたらす。 ま
た、トンネルウィンドウ径がデザインルールの最小値以
下にできない為、メモリセル自体も合わせずれ余裕の確
保とカップリング比確保の為に大きくなってしまう欠点
があった。
的に小さい程カップリング比が向上し制御ゲート電極-
ドレイン間に印加しなければいけない電圧は低くて済
む。従来、トンネルウィンドウ部を開口する場合、開口
径の最小値はデザインルールで決定されているため、メ
モリセルを特に大きくしない限りカップリング比も大き
く取れず、結局２０Ｖ近い電圧を制御ゲート電極-ドレ
イン間に印加する必要があった。 このような高電圧
を必要とすることは、通常の電源電圧が５Ｖ以下である
ＬＳＩにとってメモリセルを駆動する周辺回路のトラン
ジスタのゲート酸化膜の厚膜化、それに伴う面積の増
大、回路動作の低速化といった問題をもたらす。 ま
た、トンネルウィンドウ径がデザインルールの最小値以
下にできない為、メモリセル自体も合わせずれ余裕の確
保とカップリング比確保の為に大きくなってしまう欠点
があった。
【０００８】
【課題を解決するための手段】本発明は、トンネルウィ
ンドウ部の開口に際して、浮遊ゲート電極となる導電層
の一部分を開口除去し、開口部の導電層側部に側壁を形
成し、その側壁をマスクとして自己整合的に下部のゲー
ト絶縁膜を除去し半導体基板を露出させ、トンネルウィ
ンドウ開口部に局所的に薄いトンネル絶縁膜を形成する
ようにしたものである。
ンドウ部の開口に際して、浮遊ゲート電極となる導電層
の一部分を開口除去し、開口部の導電層側部に側壁を形
成し、その側壁をマスクとして自己整合的に下部のゲー
ト絶縁膜を除去し半導体基板を露出させ、トンネルウィ
ンドウ開口部に局所的に薄いトンネル絶縁膜を形成する
ようにしたものである。
【０００９】
【作用】本発明では、トンネルウィンドウ径をデザイン
ルール以下の小さな寸法とすることが可能で、カップリ
ング比の大きい、印加電圧を下げることが可能なＥＥＰ
ＲＯＭメモリセルを製造することができる。
ルール以下の小さな寸法とすることが可能で、カップリ
ング比の大きい、印加電圧を下げることが可能なＥＥＰ
ＲＯＭメモリセルを製造することができる。
【００１０】
【実施例】まず本発明の第１の実施例を図１を参照して
説明する。図１（ａ）乃至図１（ｂ）において、Ｐ型シ
リコン（Ｓｉ）基板１０１上に素子分離領域、２００Å
の酸化膜１０２、ソース・ドレイン拡散、５００Åのゲ
ート酸化膜１０６、多結晶シリコン１０９を順次形成す
る。次に 図１（ｃ）において、レジスト１０７により
多結晶シリコンに開口部を形成する。 この時ゲート
酸化膜１０６は除去せずそのまま残しておく。 図１
（ｄ）に示すように、 レジスト１０７除去後多結晶シ
リコン１０９の堆積、エッチバックにより側壁２０１を
多結晶シリコン１０９の開口部に形成した後ゲート酸化
膜１０６を側壁２０１をマスクとして自己整合的に除去
する事により小さなトンネルウィンドウ部２０２を形成
する。
説明する。図１（ａ）乃至図１（ｂ）において、Ｐ型シ
リコン（Ｓｉ）基板１０１上に素子分離領域、２００Å
の酸化膜１０２、ソース・ドレイン拡散、５００Åのゲ
ート酸化膜１０６、多結晶シリコン１０９を順次形成す
る。次に 図１（ｃ）において、レジスト１０７により
多結晶シリコンに開口部を形成する。 この時ゲート
酸化膜１０６は除去せずそのまま残しておく。 図１
（ｄ）に示すように、 レジスト１０７除去後多結晶シ
リコン１０９の堆積、エッチバックにより側壁２０１を
多結晶シリコン１０９の開口部に形成した後ゲート酸化
膜１０６を側壁２０１をマスクとして自己整合的に除去
する事により小さなトンネルウィンドウ部２０２を形成
する。
【００１１】その後、図１（ｅ）に示すように、トンネ
ル酸化膜１０８を１００Åとなるように熱酸化により生
成する。この時多結晶シリコン１０９及び多結晶シリコ
ン１０９の側壁２０１上に酸化膜２０３が同時に形成さ
れる。次に 図１（ｆ）に示すように、レジスト２０４
でトンネルウィンドウ２０２を保護しながら多結晶シリ
コン１０９上の酸化膜２０３を除去する。しかる後、
図１（ｇ）に示すように、多結晶シリコン２０５を堆積
して多結晶シリコン１０９と導通させるとともにトンネ
ルウィンドウ部２０２中の浮遊ゲート電極とする。その
後 図１（ｈ）に示すように、多結晶シリコン２０５及
び多結晶シリコン１０９からなる浮遊ゲート電極をパタ
ーニングし、層間絶縁膜１１１を例えば２００Å形成し
た後制御ゲート電極１１２を形成する。
ル酸化膜１０８を１００Åとなるように熱酸化により生
成する。この時多結晶シリコン１０９及び多結晶シリコ
ン１０９の側壁２０１上に酸化膜２０３が同時に形成さ
れる。次に 図１（ｆ）に示すように、レジスト２０４
でトンネルウィンドウ２０２を保護しながら多結晶シリ
コン１０９上の酸化膜２０３を除去する。しかる後、
図１（ｇ）に示すように、多結晶シリコン２０５を堆積
して多結晶シリコン１０９と導通させるとともにトンネ
ルウィンドウ部２０２中の浮遊ゲート電極とする。その
後 図１（ｈ）に示すように、多結晶シリコン２０５及
び多結晶シリコン１０９からなる浮遊ゲート電極をパタ
ーニングし、層間絶縁膜１１１を例えば２００Å形成し
た後制御ゲート電極１１２を形成する。
【００１２】本発明の第１の実施例において、側壁は導
電層である多結晶シリコンで形成されていたが側壁を窒
化膜等の絶縁膜で形成するようにしてもよい。
電層である多結晶シリコンで形成されていたが側壁を窒
化膜等の絶縁膜で形成するようにしてもよい。
【００１３】次に、本発明の第２の実施例を図３を参照
して説明する。図３（ａ）乃至図３（ｃ）において、第
１の実施例 と同様 、Ｐ型シリコン（Ｓｉ）基板に素
子分離領域、ソース・ドレイン拡散層、ゲート酸化膜１
０６を５００Å、 多結晶シリコン１０９、酸化膜３０
１を例えば３０００Å形成する。そして、レジスト１０
７により酸化膜３０１及び多結晶シリコン１０９に開口
部を形成する。図３（ｄ）において、 レジスト１０７
を除去した後、多結晶シリコン或いは窒化膜で側壁２０
１をトンネルウィンドウ部２０２内に形成する。その
後、側壁２０１をマスクとして自己整合的にトンネルウ
ィンドウ部２０２をゲート酸化膜１０６に開口する。こ
の時酸化膜３０１もエッチングされるが、酸化膜は厚く
堆積してあるので全て除去されることはない。
して説明する。図３（ａ）乃至図３（ｃ）において、第
１の実施例 と同様 、Ｐ型シリコン（Ｓｉ）基板に素
子分離領域、ソース・ドレイン拡散層、ゲート酸化膜１
０６を５００Å、 多結晶シリコン１０９、酸化膜３０
１を例えば３０００Å形成する。そして、レジスト１０
７により酸化膜３０１及び多結晶シリコン１０９に開口
部を形成する。図３（ｄ）において、 レジスト１０７
を除去した後、多結晶シリコン或いは窒化膜で側壁２０
１をトンネルウィンドウ部２０２内に形成する。その
後、側壁２０１をマスクとして自己整合的にトンネルウ
ィンドウ部２０２をゲート酸化膜１０６に開口する。こ
の時酸化膜３０１もエッチングされるが、酸化膜は厚く
堆積してあるので全て除去されることはない。
【００１４】その後、図３（ｅ）に示すように、トンネ
ル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時側壁２０１上には、側壁が多結晶シリコンの場合
には酸化膜２０３が形成される。次に、図３（ｆ）にお
いて、多結晶シリコンを堆積してエッチバックすること
によりトンネルウィンドウ２０２内に多結晶シリコン３
０２を埋め込む。その後、図３（ｇ）に示すように、残
存している多結晶シリコン１０９上の酸化膜３０１を除
去した後多結晶シリコン３０３を堆積して、多結晶シリ
コン３０３をトンネルウィンドウ部２０２中の多結晶シ
リコン３０２及び多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン３０
３及び多結晶シリコン１０９をパターニングした後層間
絶縁膜１１１、制御ゲート電極１１２形成する。
ル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時側壁２０１上には、側壁が多結晶シリコンの場合
には酸化膜２０３が形成される。次に、図３（ｆ）にお
いて、多結晶シリコンを堆積してエッチバックすること
によりトンネルウィンドウ２０２内に多結晶シリコン３
０２を埋め込む。その後、図３（ｇ）に示すように、残
存している多結晶シリコン１０９上の酸化膜３０１を除
去した後多結晶シリコン３０３を堆積して、多結晶シリ
コン３０３をトンネルウィンドウ部２０２中の多結晶シ
リコン３０２及び多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン３０
３及び多結晶シリコン１０９をパターニングした後層間
絶縁膜１１１、制御ゲート電極１１２形成する。
【００１５】次に、本発明の第３の実施例を図４を参照
して説明する。図４（ａ）乃至図４（ｃ）において、第
１の実施例 と同様 、Ｐ型シリコン（Ｓｉ）基板に、
素子分離領域、ソース・ドレイン拡散層、ゲート酸化膜
１０６を５００Å、 多結晶シリコン１０９、耐酸化性
膜である窒化膜４０１を例えば２００Å形成する。そし
て、レジスト１０７により窒化膜４０１及び多結晶シリ
コン１０９に開口部を形成する。図４（ｄ）において、
レジスト１０７を除去した後、側壁２０１をトンネル
ウィンドウ部２０２内に形成する。 その後、側壁２
０１をマスクとして自己整合的にトンネルウィンドウ部
２０２をゲート酸化膜１０６に開口する。
して説明する。図４（ａ）乃至図４（ｃ）において、第
１の実施例 と同様 、Ｐ型シリコン（Ｓｉ）基板に、
素子分離領域、ソース・ドレイン拡散層、ゲート酸化膜
１０６を５００Å、 多結晶シリコン１０９、耐酸化性
膜である窒化膜４０１を例えば２００Å形成する。そし
て、レジスト１０７により窒化膜４０１及び多結晶シリ
コン１０９に開口部を形成する。図４（ｄ）において、
レジスト１０７を除去した後、側壁２０１をトンネル
ウィンドウ部２０２内に形成する。 その後、側壁２
０１をマスクとして自己整合的にトンネルウィンドウ部
２０２をゲート酸化膜１０６に開口する。
【００１６】その後、図４（ｅ）に示すように、トンネ
ル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時耐酸化性膜である窒化膜４０１上には酸化膜は殆
ど形成されない。そして、図４（ｆ）に示すように、熱
リン酸溶液などにより窒化膜４０１を選択的に除去す
る。その後、図４（ｇ）に示すように、多結晶シリコン
４０２を堆積して多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン４０
２及び多結晶シリコン１０９をパターニングした後層間
絶縁膜１１１、制御ゲート電極１１２形成する。
ル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時耐酸化性膜である窒化膜４０１上には酸化膜は殆
ど形成されない。そして、図４（ｆ）に示すように、熱
リン酸溶液などにより窒化膜４０１を選択的に除去す
る。その後、図４（ｇ）に示すように、多結晶シリコン
４０２を堆積して多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン４０
２及び多結晶シリコン１０９をパターニングした後層間
絶縁膜１１１、制御ゲート電極１１２形成する。
【００１７】
【発明の効果】以上説明したように本発明は、トンネル
ウィンドウ径をデザインルール以下にすることが可能と
なり、カップリング比が高く印加電圧の低い、低電圧化
が可能なＥＥＰＲＯＭの製造が可能となる。また、トン
ネルウィンドウ径が小さいためＥＥＰＲＯＭメモリセル
サイズを小さくでき、低電圧化により周辺回路に要求さ
れる耐圧も低くなるので、面積の小さくかつ高速動作が
可能なＥＥＰＲＯＭの製造が可能となる。
ウィンドウ径をデザインルール以下にすることが可能と
なり、カップリング比が高く印加電圧の低い、低電圧化
が可能なＥＥＰＲＯＭの製造が可能となる。また、トン
ネルウィンドウ径が小さいためＥＥＰＲＯＭメモリセル
サイズを小さくでき、低電圧化により周辺回路に要求さ
れる耐圧も低くなるので、面積の小さくかつ高速動作が
可能なＥＥＰＲＯＭの製造が可能となる。
【図１】本発明の第１の実施例を示す工程図。
【図２】従来の技術を説明するための工程図。
【図３】本発明の第２の実施例を示す工程図。
【図４】本発明の第３の実施例を示す工程図。
１０１ 半導体基板 １０２、２０３、３０１ 酸化膜 １０３、１０７、１１０、２０４ レジスト １０４ ドレイン拡散層 １０５ ソース拡散層 １０６ ゲート酸化膜 １０８ トンネル酸化膜 １０９、１１２、２０５、３０２、３０３、４０２ 多
結晶シリコン １１１ 層間絶縁膜 １１２ 制御ゲート ２０１ 側壁 ２０２ トンネルウィンドウ部 ４０１ 窒化膜
結晶シリコン １１１ 層間絶縁膜 １１２ 制御ゲート ２０１ 側壁 ２０２ トンネルウィンドウ部 ４０１ 窒化膜
Claims (3)
- 【請求項１】 浮遊ゲート電極を備え、前記浮遊ゲート
電極へのトンネル電流注入用の薄膜部分が設けられたＭ
ＯＳトランジスタの製造方法において、半導体基板上に
第１の絶縁膜及び第１の導電層を形成し、前記第１の導
電層の一部分を除去し前記第１の絶縁膜が露出する開口
部を形成し、前記開口部内に側壁を形成し、前記側壁を
マスクとして前記開口部の前記第１の絶縁膜を除去し前
記半導体基板を露出させ、前記開口部を含む部分に選択
的に第２の絶縁膜を形成し、第２の導電層を全面に形成
し前記第１の導電層と接触させ、エッチングにより第１
の導電層及び第２の導電層よりなる浮遊ゲート電極を形
成することを特徴とするＭＯＳトランジスタの製造方
法。 - 【請求項２】 浮遊ゲート電極を備え、前記浮遊ゲート
電極へのトンネル電流注入用の薄膜部分が設けられたＭ
ＯＳトランジスタの製造方法において、半導体基板上に
第１の絶縁膜及び第１の導電層及び第２の絶縁膜を順次
形成し、第２の絶縁膜の一部分を除去しさらに前記第１
の導電層を除去し前記第１の絶縁膜の露出する開口部を
形成し、前記開口部内に側壁を形成し、前記側壁をマス
クとして前記開口部の前記第１の絶縁膜を除去し前記半
導体基板を露出させ、前記開口部を含む部分に選択的に
第３の絶縁膜を形成し、選択的に前記第２の導電層を前
記開口部のみに形成し、前記第２の絶縁層を除去し全面
に第３の導電層を形成し、エッチングにより前記第１乃
至第３の導電層よりなる浮遊ゲート電極を形成すること
を特徴とするＭＯＳトランジスタの製造方法。 - 【請求項３】 浮遊ゲート電極を備え、前記浮遊ゲート
電極へのトンネル電流注入用の薄膜部分が設けられたＭ
ＯＳトランジスタの製造方法において、半導体基板上に
第１の絶縁膜及び第１の導電層及び耐酸化性の第２の絶
縁膜を順次形成し、前記第２の絶縁膜の一部分を除去し
さらに前記第１の導電層を除去し前記第１の絶縁膜の露
出する開口部を形成し、前記開口部内に側壁を形成し、
前記側壁をマスクとして前記開口部の前記第１の絶縁膜
を除去し前記半導体基板を露出させ、前記開口部を含む
部分に選択的に第２の絶縁膜を形成し、前記第２の絶縁
膜を除去し、第２の導電層を全面に形成し前記第１の導
電層と接触させ、エッチングにより第１の導電層及び第
２の導電層よりなる浮遊ゲート電極を形成することを特
徴とするＭＯＳトランジスタの製造方法。
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|---|---|---|---|
| JP12735098A JP4081854B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
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| DE19534780A1 (de) * | 1995-09-19 | 1997-03-20 | Siemens Ag | Verfahren zum Erzeugen sehr kleiner Strukturweiten auf einem Halbleitersubstrat |
| US5712179A (en) * | 1995-10-31 | 1998-01-27 | Sandisk Corporation | Method of making triple polysilicon flash EEPROM arrays having a separate erase gate for each row of floating gates |
| DE69630864T2 (de) * | 1996-01-31 | 2004-11-04 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza | Verfahren zur Herstellung nichtflüchtiger Speicheranordnungen mit Tunneloxid |
| US5844269A (en) * | 1996-07-02 | 1998-12-01 | National Semiconductor Corporation | EEPROM cell having reduced capacitance across the layer of tunnel oxide |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7115471B2 (en) | 2003-12-22 | 2006-10-03 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device including nonvolatile memory |
| KR100673004B1 (ko) * | 2005-07-22 | 2007-01-24 | 삼성전자주식회사 | 이이피롬 및 그 제조방법 |
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