KR100673004B1 - 이이피롬 및 그 제조방법 - Google Patents

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Abstract

이이피롬 및 그 제조방법이 제공된다. 이 이이피롬은 경사진 측벽을 가지는 터널링 오프닝 내에 터널 절연막이 형성된다. 플로우된 포토레지스트 패턴을 식각마스크로 사용하여 게이트 절연막을 식각하여 경사진 측벽을 가지는 터널링 오프닝을 형성할 수 있다. 따라서, 사진 공정으로 정의할 수 있는 것보다 작은 면적에 터널 절연막이 형성될 수 있기 때문에 활성영역의 폭 및 워드라인의 폭을 축소하여 단위 셀 크기를 줄일 수 있다.
이이피롬, 터널링, 이온주입

Description

이이피롬 및 그 제조방법{EEPROM AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 이이피롬의 평면도.
도 2는 도 1의 I-I'를 따라 취해진 단면도.
도 3 및 도 4는 종래의 이이피롬 제조방법의 일부분을 나타낸 단면도들.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 이이피롬 및 그 제조방법을 설명하기 위한 단면도들.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 전기적으로 데이터를 저장 및 소거할 수 있는 이이피롬 및 그 제조방법에 관한 것이다.
이이피롬은 FLOTOX 구조의 메모리 트랜지스터와 메모리 트랜지스터를 선택하는 선택 트랜지스터로 기억 셀이 구성된다.
FLOTOX 구조의 메모리 트랜지스터는 게이트 전극과 활성영역 사이에 절연된 부유 게이트가 형성된 구조로서, 부유 게이트는 터널절연막으로 활성영역과 절연되고 게이트 층간 유전막(intergate dielectric layer)으로 제어 게이트 전극과 절연 된다. 메모리 트랜지스터와 비교하여 선택 트랜지스터는 일반적인 모스 트랜지스터 구조를 가질 수 있다. 그러나, 제조 과정에서 선택 트랜지스터는 적층 게이트 구조를 가질 수 있다. 선택 트랜지스터의 적층 게이트 구조를 이루는 상, 하부의 게이트 패턴들은 기판의 임의의 부분에서 서로 전기적으로 연결될 수 있다.
도 1 및 도 2는 각각 일반적인 이이피롬의 평면도 및 그 단면도를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 활성영역을 한정하는 소자분리막(12)이 형성된 반도체 기판(10)에 게이트 절연막(14)가 형성되어 있다. 게이트 절연막(14)은 활성영역 상에 형성되고, 활성영역의 일부분에는 게이트 절연막(14)보다 두께가 얇은 터널 절연막(14t)가 형성되어 있다.
터널 절연막(14t)과 게이트 절연막(14) 상에 센싱 라인(SL)이 형성되어 활성영역의 상부를 가로지르고, 센싱 라인(SL)과 이격되어 워드 라인(WL)이 형성되어 활성영역의 상부를 가로지른다.
활성영역에는 소오스 영역(26s), 드레인 영역(26d) 및 부유 확산 영역(26f)이 형성되어 있다. 센싱 라인(SL)은 소오스 영역(26s)와 부유 확산 영역(26f) 사이의 활성영역 상부에 형성되고, 부유 확산 영역(26f)이 센싱 라인(SL) 하부의 활성영역으로 확산되어 센싱 라인(SL) 하부의 터널 절연막(14t)은 부유 확산 영역(26f) 상에 형성된다. 워드 라인(WL)은 부유 확산 영역(26f)와 드레인 영역(26d) 사이의 활성영역 상부에 형성된다.
워드 라인(WL)은 적층된 상부 워드라인(24w)와 하부 워드라인(22w)으로 구성 되고, 기판 상의 임의의 부분에서 하부 워드라인(22w)과 상부 워드라인(24w)은 전기적으로 연결된다. 센싱 라인(SL)은 활성영역 상에 제한적으로 형성된 부유 게이트(22s)와 부유 게이트(22s) 상부에 형성되어 활성영역을 가로지르는 제어 게이트 전극(24s)로 구성된다.
센싱 라인(SL)과 워드 라인(WL)이 형성된 기판의 전면에 층간절연막(28)이 형성되고, 층간절연막(28)을 관통하여 드레인 영역(26d)에 연결된 비트라인 콘택(30)이 층간절연막(28) 상에 형성된 비트라인(BL)을 드레인 영역(26d)에 전기적으로 연결한다.
이이피롬은 터널 절연막(14t)에 형성되는 수직전계에 의한 전하의 터널링을 이용하여 부유 게이트(22s)로 전하를 주입하거나, 부유 게이트(22s) 내의 전하를 부유 확산 영역(26f)으로 방출하여 정보를 기입하거나 소거한다. 따라서, 이이피롬에서는 터널 절연막(14t)의 전기적 특성과 계면 특성이 매우 중요하다. 터널 절연막(14t)의 전기적 특성이 취약한 경우 터널 절연막을 통한 원하지 않는 전하의 누설이 발생하여 저장된 정보가 유실될 수 있으며, 계면 특성이 취약한 경우 트랩 밀도가 증가하여 기입-소거 사이클이 수명이 단축될 수 있다.
도 3 및 도 4는 종래기술에 따른 이이피롬 제조과정의 일부분을 나타낸 도면들이다.
도 3을 참조하면, 활성영역을 한정하는 소자분리막이 형성된 반도체 기판(10)에 게이트 절연막(14)을 형성한다. 열 산화막인 게이트 절연막(14)은 활성영역 상에 형성될 수 있다. 게이트 절연막(14)이 형성된 기판에 활성영역의 일부분 을 노출시키는 제 1 오프닝(16a)을 가지는 제 1 포토레지스트 패턴(16)을 형성한다. 제 1 포토레지스트 패턴(16)을 이온 주입 마스크로 사용하여 반도체 기판(10)에 불순물을 주입하여 셀 확산 영역(18)을 형성한다.
도 4를 참조하면, 제 1 포토레지스트 패턴(16)을 제거하고, 제 1 오프닝(16a)보다 작은 제 2 오프닝(20a)을 가지는 제 2 포토레지스트 패턴(20)을 반도체 기판 상에 형성한다. 제 2 포토레지스트 패턴(20)은 터널절연막이 형성될 영역을 정의한다. 제 2 포토레지스트 패턴(20)을 식각마스크로 사용하여 게이트 절연막(14)을 식각하여 활성영역이 노출된 터널링 오프닝(22)을 형성한다. 게이트 절연막(14)을 플라즈마 이방성 식각하면 제 2 오프닝(20a)에 정렬된 터널링 오프닝(22)을 형성할 수 있다. 이 방법은 사진 공정으로 정의할 수 있는 최소 크기의 터널링 오프닝(22)을 형성할 수 있는 장점이 있다. 그러나, 플라즈마 이방성 식각은 터널링 오프닝(22)에 노출되는 기판의 표면에 손상을 입혀 표면 결함을 유발하는 단점이 있다. 그 결과, 터널 절연막의 계면 특성이 기판의 표면 결함으로 인해 열화되어 전하의 누설 경로 및 트랩 사이트의 증가를 가져올 수 있다. 따라서, 이이피롬 제조공정에서는 등방성 습식 식각을 이용하여 게이트 절연막(14)을 식각하여 터널링 오프닝(22)을 형성한다. 등방성 습식 식각을 이용하여 터널링 오프닝(22)을 형성하는 경우에는 제 2 오프닝(20a) 주변의 제 2 포토레지스트 패턴(20) 하부로 게이트 절연막(14)이 언더 컷된다. 따라서, 터널링 오프닝(22)의 크기(W2)가 사진 공정으로 정의할 수 있는 제 2 오프닝의 최소 크기(W1)보다 커질 수 밖에 없다.
이이피롬의 용량이 증가함에 따라 단위 셀의 크기가 축소된다. 이에 따라 터널 절연막이 형성되는 영역도 축소되어야 하는데, 등방성 습식 식각을 이용하여 터널링 오프닝(22)을 형성하는 경우, 터널 절연막의 크기가 사진공정의 최소 크기보다 커져 단위 셀 크기의 축소가 제한되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 터널 절연막의 계면 특성이 우수한 고집적 이이피롬 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 터널 절연막이 형성되는 터널링 영역의 크기를 축소할 수 이이피롬 제조방법 및 그 방법으로 형성된 이이피롬을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 이이피롬은 경사진 측벽을 가지는 터널링 오프닝 내에 터널 절연막이 형성된다. 플로우된 포토레지스트 패턴을 식각마스크로 사용하여 게이트 절연막을 식각하여 경사진 측벽을 가지는 터널링 오프닝을 형성할 수 있다.
구체적으로 본 발명에 따른 이이피롬은 반도체 기판에 한정된 활성영역과, 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역에 게이트 절연막이 형성된다. 상기 게이트 절연막은 상기 활성영역의 일부분이 노출된 터널링 오프닝을 가진다. 상기 터널링 오프닝에 노출된 활성영역에 터널 절연막이 형성된다.
상기 터널 절연막 및 상기 게이트 절연막 상에 센싱 게이트 라인이 형성되어 상기 활성영역을 가로지른다. 상기 센싱 라인과 이격되어 상기 활성영역의 상부를 워드라인이 가로지른다.
본 발명에서 상기 터널링 오프닝은 게이트 절연막으로 측벽에 정의되고, 상기 터널링 오프닝을 정의하는 절연막의 측벽은 경사져서 상기 오프닝의 하부폭은 그 상부폭보다 작은 것을 특징이다.
본 발명에 따른 이이피롬의 제조방법은 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하고, 활성영역 상에 게이트 절연막을 형성하는 것을 포함한다. 상기 게이트 절연막의 일부분이 노출된 제 1 오프닝을 가지는 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 포토레지스트 패턴을 플로우시켜 제 1 오프닝의 폭을 줄인다. 상기 플로우된 제 1 포토레지스트 패턴을 식각마스크로 사용하여 상기 게이트 절연막을 제거하여 활성영역이 노출된 터널링 오프닝을 형성한다. 상기 제 1 포토레지스트 패턴을 제거한다. 상기 터널링 오프닝에 노출된 활성영역에 터널절연막을 형성한다.
계속해서, 상기 터널 절연막 및 상기 게이트 절연막 상에 형성되어 상기 활성영역을 가로지르는 센싱 게이트 라인 및 상기 센싱 라인과 이격되어 상기 활성영역의 상부를 가로지르는 워드라인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달 될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 이이피롬 및 그 제조방법을 설명하기 위한 도면들이다.
도 5를 참조하면, 통상의 이이피롬 제조방법을 이용하여 반도체 기판(50)에 소자분리막을 형성하여 활성영역을 한정한다. 활성영역이 한정된 반도체 기판(50)에 게이트 절연막(52)을 형성한다. 게이트 절연막(52)은 화학기상증착법으로 증착할 수도 있고, 열산화막으로 형성할 수도 있다. 열산화막인 게이트 절연막(52)은 활성영역 상에 형성될 수 있다. 게이트 절연막(52)이 형성된 기판에 제 1 포토레지스트 패턴(56)을 형성한다. 제 1 포토레지스트 패턴(56)은 터널 절연막이 형성될 위치에 제 1 오프닝(58)을 가진다. 제 1 오프닝(58)은 사진 공정으로 정의할 수 있는 최소 크기로 형성할 수 있다.
도 6을 참조하면, 제 1 포토레지스트(56)의 상부에서 바라볼 때 상기 제 1 오프닝(58)에 노출되는 활성영역의 면적을 줄이기 위하여, 상기 제 1 포토레지스트 패턴(56)이 형성된 기판을 열처리하여 포토레지스트를 플로우할 수도 있다. 플로우된 제 1 포토레지스트(56)을 이온주입 마스크로 사용하여 상기 게이트 절연막 및 상기 활성영역에 불순물을 주입한다. 이 때, 게이트 절연막(54)에는 이온주입 손상 층(54t)가 형성되고 활성영역에는 터널 확산층(60)이 형성된다. 이와 함께, 주입되는 이온의 충격으로 이온에 노출된 영역과 노출되지 않은 영역에서 게이트 절연막(54)은 식각속도의 차이를 가진다.
도 7을 참조하면, 제 1 포토레지스트 패턴(56)을 식각마스크로 사용하여 게이트 절연막(54)을 식각하여 활성영역이 노출된 터널링 오프닝(54a)을 형성한다.
상기 게이트 절연막(54)을 이방성 건식 식각하는 경우 터널링 오프닝에 노출되는 활성영역이 손상될 수 있기 때문에 식각손상을 막기 위하여 게이트 절연막(54)은 등방성 습식 식각하는 것이 바람직하다. 이온에 노출된 영역(54t)과 노출되지 않은 영역에서 게이트 절연막(54)의 식각속도 차이에 따라 터널 확산층(60)이 형성된 부분은 빠르게 식각되어 활성영역이 노출되고, 주변 부분은 상대적으로 느리게 식각되어 활성영역이 노출되지 않는다. 결과적으로, 터널링 오프닝(54a)은 2단 경사를 가지는 게이트 절연막(54)의 측벽에 의해 정의되어, 경사진 측벽을 가질 수 있다.
상기 게이트 절연막에 이온주입 손상층(54t)을 형성하지 않더라도, 플로우된 상기 제 1 포토레지스트(56)을 식각마스크로 사용하여 상기 게이트 절연막(54)을 식각하면, 사진공정으로 정의되는 것보다 작은 크기의 터널링 오프닝이 형성될 수도 있다.
도 8을 참조하면, 제 1 포토레지스트 패턴(56)을 제거하고, 제 2 포토레지스트 패턴(62)을 형성한다. 제 2 포토레지스트 패턴(62)은 셀 확산 영역을 정의하는 제 2 오프닝(62a)을 가진다. 터널링 오프닝(54a)이 형성된 영역은 제 2 오프닝 (62a)에 노출된다. 제 2 포토레지스트 패턴(56)을 이온주입 마스크로 사용하여 활성영역 내에 불순물을 주입하여 셀 확산 영역(64)을 형성한다.
도 9를 참조하면, 제 2 포토레지스트 패턴을 제거하여 터널링 오프닝(54a)을 가지는 게이트 절연막을 노출시킨다. 터널링 오프닝(54a)에는 사진공정으로 정의할 수 있는 것보다 작은 면적의 활성영역이 노출되어 있다. 터널링 오프닝(54a)에 노출된 활성영역에 터널 절연막(66)을 형성한다. 터널 절연막(66)은 기판의 표면 결함을 치유할 수 있고 전기적 특성이 우수한 열산화막으로 형성할 수 있다.
계속해서, 통상의 이이피롬 제조공정을 이용하여 활성영역의 상부를 가로지르는 센싱라인(SL)과 워드라인(WL)을 형성한다. 센싱라인(SL)은 셀 확산 영역(64)에 일부분이 중첩되어 터널 절연막(66)을 덮는 부유 게이트(70s)와 게이트층간유전막에 의해 부유 게이트(70s)와 절연되어 활성영역의 상부를 가로지르는 제어 게이트 전극(72s)로 구성되고, 워드 라인(WL)은 활성영역의 상부를 가로지르는 하부 워드라인(70w)와 상부 워드라인(72w)로 구성될 수 있다. 공지의 제조공정에 따라 워드라인(WL)은 하부 워드라인(70w) 또는 상부 워드라인(72w) 중 어느 하나로 이루어질 수도 있다. 하부 워드라인(70w)와 상부 워드라인(70w)은 부유 겡트(70s)와 제어 게이트 전극(72s)와 마찬가지로 게이트층간유전막에 의해 절연될 수 있다. 따라서 이들을 전기적으로 연결하기 위하여 게이트층간유전막에 오프닝을 형성하거나, 워드라인 형성 이후 버팅콘택 공정을 적용하여 하부 워드라인(70w) 및 상부 워드라인(72w)을 연결하는 콘택 패턴을 형성할 수 있다.
센싱라인(SL)과 워드라인(WL)을 이온주입 마스크로 사용하여 활성영역에 불 순물을 주입하여 센싱라인(SL) 및 워드라인(WL)에 인접하는 활성영역에 각각 소오스 영역(68s)와 드레인 영역(68d)를 형성하고, 센싱라인(SL)과 워드라인(WL) 사이의 활성영역에는 셀 확산 영역과 연결된 부유 확산 영역(68f)을 형성한다.
기판의 전면에 층간 유전막(76)을 형성하고, 층간 유전막(76)을 패터닝하여 드레인 영역(68d)이 노출된 콘택 홀을 형성한다. 콘택 홀 내에 도전물질을 채워 드레인 영역(68d)에 접속된 비트라인 콘택(78)을 형성한다. 층간 유전막(76) 상에 도전막을 형성하고, 패터닝하여 비트라인 콘택(78)을 통하여 드레인 영역(86d)과 전기적으로 연결된 비트라인(BL)을 형성한다.
본 발명에 따른 이이피롬은 전하가 터널링되는 터널링 오프닝을 정의하는 게이트 절연막의 측벽은 2단 경사를 가져 사진 공정으로 정의할 수 있는 것보다 작은 면적에 터널 절연막이 형성될 수 있다. 따라서, 활성영역의 폭 및 워드라인의 폭을 축소하여 단위 셀 크기를 줄일 수 있다.

Claims (11)

  1. 활성영역을 한정하는 소자분리막이 형성된 반도체 기판;
    상기 활성영역에 형성되고 상기 활성영역의 일부분이 노출된 터널링 오프닝을 가지는 게이트 절연막;
    상기 터널링 오프닝에 노출된 활성영역에 형성된 터널 절연막;
    상기 터널 절연막 및 상기 게이트 절연막 상에 형성되어 상기 활성영역을 가로지르는 센싱 게이트 라인; 및
    상기 센싱 라인과 이격되어 상기 활성영역의 상부를 가로지르는 워드라인을 포함하되, 상기 터널링 오프닝을 정의하는 게이트 절연막의 측벽은 경사져 상기 터널링 오프닝의 하부폭은 그 상부폭보다 작은 것을 특징으로 하는 이이피롬.
  2. 청구항 1에 있어서,
    상기 활성영역에 형성된 소오스 영역, 부유 확산 영역 및 드레인 영역을 더 포함하되,
    상기 워드라인은 상기 부유 확산 영역과 상기 드레인 영역 사이의 활성영역 상부에 형성되고, 상기 센싱라인은 상기 소오스 영역과 상기 부유 확산 영역 사이의 활성영역 상부에 형성된 것을 특징으로 하는 이이피롬.
  3. 청구항 2에 있어서,
    상기 부유 확산 영역은 상기 워드라인과 상기 센싱라인 사이의 활성영역에서 상기 센싱라인 하부의 활성영역까지 확산되고, 상기 터널절연막은 상기 부유 확산 영역 상에 형성되는 것을 특징으로 하는 이이피롬.
  4. 청구항 1에 있어서,
    상기 센싱 라인은,
    상기 활성영역의 상부에 형성된 부유 게이트와, 상기 부유 게이트 전극과 절연되어 상기 부유 게이트 상부를 가로지르는 제어 게이트 전극으로 구성되고,
    상기 워드 라인은,
    상기 활성영역의 상부를 가로지르는 하부 워드라인과, 상기 하부 워드라인 상부에 형성되어 상기 활성영역의 상부를 가로지르는 상부 워드라인으로 구성되되, 상기 하부 워드라인과 상기 상부 워드라인은 전기적으로 연결된 것을 특징으로 하는 이이피롬.
  5. 청구항 1에 있어서,
    상기 터널 절연막 하부의 활성영역에 형성된 터널 확산층을 더 포함하는 것을 특징으로 하는 이이피롬.
  6. 활성영역을 한정하는 소자분리막이 형성된 반도체 기판의 상기 활성영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 일부분이 노출된 제 1 오프닝을 가지는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 게이트 절연막에 불순물을 주입하는 단계;
    상기 제 1 포토레지스트 패턴을 식각마스크로 사용하여 상기 게이트 절연막을 등방성 식각하여 단차진 측벽을 가지는 터널링 오프닝을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 제거하는 단계;
    상기 터널링 오프닝에 노출된 활성영역에 터널절연막을 형성하는 단계; 및
    상기 터널 절연막 및 상기 게이트 절연막 상에 형성되어 상기 활성영역을 가로지르는 센싱 라인 및 상기 센싱 라인과 이격되어 상기 활성영역의 상부를 가로지르는 워드 라인을 형성하는 단계를 포함하는 이이피롬의 제조방법.
  7. 청구항 6에 있어서,
    상기 불순물을 주입하는 단계 이전에, 상기 제 1 포토레지스트 패턴을 플로우시켜 제 1 오프닝의 폭을 줄이는 단계를 더 포함하는 이이피롬 제조방법.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 게이트 절연막을 등방성 습식 식각하여 터널링 오프닝을 형성하는 것을 특징으로 하는 이이피롬 제조방법.
  9. 청구항 6에 있어서,
    상기 터널링 오프닝 및 상기 게이트 절연막의 일부분이 노출된 제 2 오프닝을 가지는 제 2 포토레지스트 패턴을 형성하는 단계;
    상기 제 2 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 활성영역에 불순물을 주입하는 단계; 및
    상기 제 2 포토레지스트 패턴을 제거하는 단계를 더 포함하는 이이피롬 제조방법.
  10. 청구항 9에 있어서,
    상기 제 2 포토레지스트 패턴을 제거하는 단계 이후에 상기 터널절연막을 형성하는 것을 특징으로 하는 이이피롬 제조방법.
  11. 청구항 9에 있어서,
    상기 워드라인 및 상기 센싱라인을 이온주입 마스크로 사용하여 상기 활성영역에 불순물을 주입하여 소오스 영역, 부유 확산 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 이이피롬 제조방법.
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