JP2001085539A - 半導体不揮発性メモリとその製造方法 - Google Patents
半導体不揮発性メモリとその製造方法Info
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Abstract
(57)【要約】
【課題】 ポリシリコン２層構造のＦＬＯＴＯＸタイプ
セルの半導体不揮発性メモリのプロセスにおいて、余分
なプロセス追加をせずに良好な書き換え特性と低電圧動
作を両立させる。 【解決手段】 本発明は、第１層ポリシリコン層を低不
純物ドーピングで高電気抵抗のフローティングゲート電
極を形成し、後に前記第１層ポリシリコン層をサリサイ
ドプロセスを用いることにより、低電気抵抗のＭＯＳト
ランジスタゲート電極として追加加工した。
セルの半導体不揮発性メモリのプロセスにおいて、余分
なプロセス追加をせずに良好な書き換え特性と低電圧動
作を両立させる。 【解決手段】 本発明は、第１層ポリシリコン層を低不
純物ドーピングで高電気抵抗のフローティングゲート電
極を形成し、後に前記第１層ポリシリコン層をサリサイ
ドプロセスを用いることにより、低電気抵抗のＭＯＳト
ランジスタゲート電極として追加加工した。
Description
【０００１】
【発明の属する技術分野】本発明は、Fowler-Nordheim
(F-N)トンネル電流を利用して情報の書き換えを行う、
２層ポリシリコンゲート電極構造FLOTOXタイプの半導体
不揮発性メモリに関する。
(F-N)トンネル電流を利用して情報の書き換えを行う、
２層ポリシリコンゲート電極構造FLOTOXタイプの半導体
不揮発性メモリに関する。
【０００２】
【従来の技術】従来２層のポリシリコンゲート電極構造
で、半導体基板上に形成された8〜１２ｎｍのトンネル
絶縁膜にF-Nトンネル電流を流して、少なくとも電子の
注入、あるいは放出のいずれか一方を行い、電気的に情
報を書き換えを行う半導体不揮発性メモリにおいて、書
き換え回数の劣化、すなわちトンネル絶縁膜の膜質を損
なうひとつの原因として、トンネル絶縁膜上に形成され
るポリシリコン電極のリンの不純物濃度の影響があげら
れる。
で、半導体基板上に形成された8〜１２ｎｍのトンネル
絶縁膜にF-Nトンネル電流を流して、少なくとも電子の
注入、あるいは放出のいずれか一方を行い、電気的に情
報を書き換えを行う半導体不揮発性メモリにおいて、書
き換え回数の劣化、すなわちトンネル絶縁膜の膜質を損
なうひとつの原因として、トンネル絶縁膜上に形成され
るポリシリコン電極のリンの不純物濃度の影響があげら
れる。
【０００３】リンの不純物濃度が高い場合、リンデポ以
降の酸化・拡散の熱工程の間にポリシリコンの粒界が成
長し、ポリシリコン電極の下に存在するトンネル絶縁膜
に対して応力を発生させ、トンネル絶縁膜の膜質を劣化
させるという問題が発生する。一般にこの問題を回避す
るため、２層ポリシリコン電極構造の半導体不揮発性メ
モリの製造工程では、トンネル絶縁膜に接して上部に形
成される第１層ポリシリコン電極の不純物濃度を５００
Ω／sq.程度まで下げて、リンデポ以降の酸化・拡散の
熱工程の間にポリシリコンの粒界が成長しないようにし
ている。
降の酸化・拡散の熱工程の間にポリシリコンの粒界が成
長し、ポリシリコン電極の下に存在するトンネル絶縁膜
に対して応力を発生させ、トンネル絶縁膜の膜質を劣化
させるという問題が発生する。一般にこの問題を回避す
るため、２層ポリシリコン電極構造の半導体不揮発性メ
モリの製造工程では、トンネル絶縁膜に接して上部に形
成される第１層ポリシリコン電極の不純物濃度を５００
Ω／sq.程度まで下げて、リンデポ以降の酸化・拡散の
熱工程の間にポリシリコンの粒界が成長しないようにし
ている。
【０００４】
【発明が解決しようとする課題】実際のFLOTOXタイプの
半導体不揮発性メモリにおいて、トンネル絶縁膜にF-N
電流を流すために１６〜２２Ｖ程度の高電圧系のMOSト
ランジスタとICの動作を制御する１．５〜５Ｖ程度のロ
ジック系のMOSトランジスタのすくなくとも２種類以上
のMOSトランジスタが使用されている。上で述べたよう
にトンネル絶縁膜が下に存在する第１層ポリシリコン電
極の不純物濃度を、トンネル絶縁膜の良好な膜質を確保
するために不純物濃度を５００Ω／sq.程度まで下げた
場合、この第１層ポリシリコン電極は高耐圧MOSトラン
ジスタとして使用するには電気抵抗が高すぎるため、半
導体不揮発性メモリの電荷を蓄積しておくフローティン
グゲート電極のみにしか利用できないという課題があっ
た。
半導体不揮発性メモリにおいて、トンネル絶縁膜にF-N
電流を流すために１６〜２２Ｖ程度の高電圧系のMOSト
ランジスタとICの動作を制御する１．５〜５Ｖ程度のロ
ジック系のMOSトランジスタのすくなくとも２種類以上
のMOSトランジスタが使用されている。上で述べたよう
にトンネル絶縁膜が下に存在する第１層ポリシリコン電
極の不純物濃度を、トンネル絶縁膜の良好な膜質を確保
するために不純物濃度を５００Ω／sq.程度まで下げた
場合、この第１層ポリシリコン電極は高耐圧MOSトラン
ジスタとして使用するには電気抵抗が高すぎるため、半
導体不揮発性メモリの電荷を蓄積しておくフローティン
グゲート電極のみにしか利用できないという課題があっ
た。
【０００５】従って第２層ポリシリコンゲート電極のMO
Sトランジスタで高耐圧系とロジック系を兼用すること
になる。高耐圧系に対してMOSトランジスタが最適化さ
れた場合では、ロジック系のMOSトランジスタとしては
しきい値が高すぎて低電圧動作させることが難しい、 M
OSトランジスタのスタンバイ時のリークを抑えるのが難
しいといった問題が発生する。
Sトランジスタで高耐圧系とロジック系を兼用すること
になる。高耐圧系に対してMOSトランジスタが最適化さ
れた場合では、ロジック系のMOSトランジスタとしては
しきい値が高すぎて低電圧動作させることが難しい、 M
OSトランジスタのスタンバイ時のリークを抑えるのが難
しいといった問題が発生する。
【０００６】どうしても高耐圧系とロジック系のMOSト
ランジスタを作り分ける必要がある場合は、２層ポリシ
リコンゲートプロセスではなく、図６に示すように３層
ポリシリコンゲートプロセスで２層ポリシリコン電極構
造の半導体不揮発性メモリを製造する方法もあるがトー
タルプロセスが長くなってコストがかかってしまう問題
点があった。
ランジスタを作り分ける必要がある場合は、２層ポリシ
リコンゲートプロセスではなく、図６に示すように３層
ポリシリコンゲートプロセスで２層ポリシリコン電極構
造の半導体不揮発性メモリを製造する方法もあるがトー
タルプロセスが長くなってコストがかかってしまう問題
点があった。
【０００７】または、第２層のポリシリコンゲート電極
を形成する前にフォト・エッチング工程を追加して部分
的にゲート絶縁膜をエッチング除去し、二度酸化を行
い、エッチング除去しなかった厚いゲート絶縁膜部分と
エッチングを行った薄いゲート絶縁膜部分を作り分ける
方法があるが、いずれにしても工程を追加する必要があ
った。
を形成する前にフォト・エッチング工程を追加して部分
的にゲート絶縁膜をエッチング除去し、二度酸化を行
い、エッチング除去しなかった厚いゲート絶縁膜部分と
エッチングを行った薄いゲート絶縁膜部分を作り分ける
方法があるが、いずれにしても工程を追加する必要があ
った。
【０００８】
【課題を解決するための手段】そこで、本発明の半導体
不揮発性メモリの製造方法では、第1層ポリシリコン電
極の不純物ドーピングを低濃度化してトンネル絶縁膜形
成後の熱工程によって発生するトンネル絶縁膜への応力
を低減し、トンネル絶縁膜の膜質劣化を防止している。
さらに低濃度化して抵抗の高くなった第1層ポリシリコ
ン電極の抵抗を下げて高耐圧トランジスタのゲート電極
として使用するために、いわゆるサリサイド(Salicide)
法を応用する工程を半導体不揮発性メモリの製造工程に
付加した。
不揮発性メモリの製造方法では、第1層ポリシリコン電
極の不純物ドーピングを低濃度化してトンネル絶縁膜形
成後の熱工程によって発生するトンネル絶縁膜への応力
を低減し、トンネル絶縁膜の膜質劣化を防止している。
さらに低濃度化して抵抗の高くなった第1層ポリシリコ
ン電極の抵抗を下げて高耐圧トランジスタのゲート電極
として使用するために、いわゆるサリサイド(Salicide)
法を応用する工程を半導体不揮発性メモリの製造工程に
付加した。
【０００９】また、本発明の半導体不揮発性メモリの製
造方法において良質なトンネル絶縁膜を形成するため
に、第１層ポリシリコン電極及び第２層ポリシリコン電
極のリンのプリデポジション法による不純物濃度を、第
１層ポリシリコン電極が２５０〜７５０Ω／sq.であ
り、第２層ポリシリコン電極は２０〜７５０Ω／sq.で
あることを数値限定した。
造方法において良質なトンネル絶縁膜を形成するため
に、第１層ポリシリコン電極及び第２層ポリシリコン電
極のリンのプリデポジション法による不純物濃度を、第
１層ポリシリコン電極が２５０〜７５０Ω／sq.であ
り、第２層ポリシリコン電極は２０〜７５０Ω／sq.で
あることを数値限定した。
【００１０】また、本発明の半導体不揮発性メモリの製
造方法において、第１層ポリシリコン電極及び第２層ポ
リシリコン電極の側壁に酸化膜を形成する工程が、CVD
(Chemical Vapor Deposition)によるシリコン酸化膜の
デポジションの工程と、前記CVDシリコン酸化膜の等方
性エッチバック法を用いた工程とした。また、本発明の
半導体不揮発性メモリの製造方法において、第１層ポリ
シリコン電極及び第２層ポリシリコン電極の側壁に酸化
膜を形成する工程の前に本来のソース・ドレイン領域よ
り薄い不純物濃度のソース・ドレイン領域を形成するこ
とにより、第１層及び第２層ポリシリコン電極を使用す
るＭＯＳトランジスタをＬＤＤ（Lightly Doped Drai
n）構造とした。
造方法において、第１層ポリシリコン電極及び第２層ポ
リシリコン電極の側壁に酸化膜を形成する工程が、CVD
(Chemical Vapor Deposition)によるシリコン酸化膜の
デポジションの工程と、前記CVDシリコン酸化膜の等方
性エッチバック法を用いた工程とした。また、本発明の
半導体不揮発性メモリの製造方法において、第１層ポリ
シリコン電極及び第２層ポリシリコン電極の側壁に酸化
膜を形成する工程の前に本来のソース・ドレイン領域よ
り薄い不純物濃度のソース・ドレイン領域を形成するこ
とにより、第１層及び第２層ポリシリコン電極を使用す
るＭＯＳトランジスタをＬＤＤ（Lightly Doped Drai
n）構造とした。
【００１１】また、本発明の半導体不揮発性メモリの製
造方法において、シリコンあるいはポリシリコンと合金
を作る高融点金属としてタングステン、チタン、コバル
トを使用した。
造方法において、シリコンあるいはポリシリコンと合金
を作る高融点金属としてタングステン、チタン、コバル
トを使用した。
【００１２】
【発明の実施の形態】本発明において、第１ゲート絶縁
膜の一部分をエッチング除去して形成したトンネル絶縁
膜を用いるFLOTOXタイプのメモリセルでは、第１ゲート
絶縁膜を高耐圧ゲート絶縁膜として利用するのが最も合
理的なプロセスである。この場合、MOSトランジスタと
して動作させるために第１ゲート絶縁膜上に形成される
第１層ポリシリコン電極の不純物濃度は少なくとも３５
Ω／sq. 以下の電気抵抗が要求される。
膜の一部分をエッチング除去して形成したトンネル絶縁
膜を用いるFLOTOXタイプのメモリセルでは、第１ゲート
絶縁膜を高耐圧ゲート絶縁膜として利用するのが最も合
理的なプロセスである。この場合、MOSトランジスタと
して動作させるために第１ゲート絶縁膜上に形成される
第１層ポリシリコン電極の不純物濃度は少なくとも３５
Ω／sq. 以下の電気抵抗が要求される。
【００１３】しかし、第１層ポリシリコン電極のリンの
不純物濃度が高い場合、リンデポ以降の酸化・拡散の熱
工程の間にポリシリコンの粒界が成長し、ポリシリコン
電極の下に存在するトンネル絶縁膜に対して応力を発生
させ、トンネル絶縁膜の膜質を劣化させるという問題が
発生するため、必要以上に不純物濃度を高くすることは
望ましくない。
不純物濃度が高い場合、リンデポ以降の酸化・拡散の熱
工程の間にポリシリコンの粒界が成長し、ポリシリコン
電極の下に存在するトンネル絶縁膜に対して応力を発生
させ、トンネル絶縁膜の膜質を劣化させるという問題が
発生するため、必要以上に不純物濃度を高くすることは
望ましくない。
【００１４】以上の相反する問題点を解決するために、
まず第１層ポリシリコン電極のリンの不純物ドーピング
濃度は、これをフローティングゲート電極として用いた
場合に、電極下に存在するトンネル絶縁膜に対して応力
を発生するよりも薄く、電極空乏化のためにシリコン基
板へ電圧が印加されない現象が発生するよりも濃いレベ
ルに設定する。
まず第１層ポリシリコン電極のリンの不純物ドーピング
濃度は、これをフローティングゲート電極として用いた
場合に、電極下に存在するトンネル絶縁膜に対して応力
を発生するよりも薄く、電極空乏化のためにシリコン基
板へ電圧が印加されない現象が発生するよりも濃いレベ
ルに設定する。
【００１５】ここで、本発明では、二層ポリシリコンゲ
ート構造ＦＬＯＴＯＸタイプセルに特有な、以下の構造
的要求に着目した。 電気抵抗を下げたい高耐圧ゲート電極として使用さ
れる第１層ポリシリコン電極は、第２層ポリシリコン電
極形成後には電極上部の第２層ポリシリコン膜が除去さ
れ、再び加工することが可能になること。 不純物濃度を上げたくない、すなわち電気抵抗を下
げなくても良いトンネル絶縁膜上の第１層ポリシリコン
電極は、フローティングゲート電極としてのみ使用さ
れ、その上部には必ず第２層ポリシリコン電極がＩＰＯ
(Inter Poly Oxide)膜を介して存在し、この第２層ポリ
シリコン電極も電気抵抗を下げる方が好ましい。
ート構造ＦＬＯＴＯＸタイプセルに特有な、以下の構造
的要求に着目した。 電気抵抗を下げたい高耐圧ゲート電極として使用さ
れる第１層ポリシリコン電極は、第２層ポリシリコン電
極形成後には電極上部の第２層ポリシリコン膜が除去さ
れ、再び加工することが可能になること。 不純物濃度を上げたくない、すなわち電気抵抗を下
げなくても良いトンネル絶縁膜上の第１層ポリシリコン
電極は、フローティングゲート電極としてのみ使用さ
れ、その上部には必ず第２層ポリシリコン電極がＩＰＯ
(Inter Poly Oxide)膜を介して存在し、この第２層ポリ
シリコン電極も電気抵抗を下げる方が好ましい。
【００１６】従って、第１層ポリシリコン電極の電気抵
抗を下げるためには、不純物濃度の薄いポリシリコン層
上に高融点金属を反応させるポリサイド構造を採用す
る。この工程で同時に第２層ポリシリコン層上にも高融
点金属が反応しポリサイド構造になる。サリサイド構造
としたのは、第1層及び第2層ポリシリコン電極にアライ
メントする技術的に困難なフォト・エッチング工程を追
加しなくても良いためである。第１層ポリシリコン電極
形成時にポリサイド構造にしなかったのは、ポリサイド
膜上のＩＰＯ膜の膜質に不安があるためである。
抗を下げるためには、不純物濃度の薄いポリシリコン層
上に高融点金属を反応させるポリサイド構造を採用す
る。この工程で同時に第２層ポリシリコン層上にも高融
点金属が反応しポリサイド構造になる。サリサイド構造
としたのは、第1層及び第2層ポリシリコン電極にアライ
メントする技術的に困難なフォト・エッチング工程を追
加しなくても良いためである。第１層ポリシリコン電極
形成時にポリサイド構造にしなかったのは、ポリサイド
膜上のＩＰＯ膜の膜質に不安があるためである。
【００１７】また、半導体不揮発性メモリの製造方法に
おいて、良質なトンネル絶縁膜を形成するために、第１
層ポリシリコン電極及び第２層ポリシリコン電極のリン
のプリデポジション法による不純物濃度を数値限定して
いる。第１層ポリシリコン電極の不純物濃度は２５０〜
７５０Ω／sq.であり、これはフローティングゲート電
極として用いた場合に、電極下に存在するトンネル絶縁
膜に対して応力を発生するよりも薄く、電極空乏化のた
めにシリコン基板へ電圧が印加されない現象が発生する
よりも濃いレベルに相当する。
おいて、良質なトンネル絶縁膜を形成するために、第１
層ポリシリコン電極及び第２層ポリシリコン電極のリン
のプリデポジション法による不純物濃度を数値限定して
いる。第１層ポリシリコン電極の不純物濃度は２５０〜
７５０Ω／sq.であり、これはフローティングゲート電
極として用いた場合に、電極下に存在するトンネル絶縁
膜に対して応力を発生するよりも薄く、電極空乏化のた
めにシリコン基板へ電圧が印加されない現象が発生する
よりも濃いレベルに相当する。
【００１８】第２層ポリシリコン電極の不純物濃度は２
０〜７５０Ω／sq.であり、これはポリサイド構造を採
用した場合に、電極空乏化のためにシリコン基板へ電圧
が印加されない現象が発生するよりも濃いレベルに相当
する。また、半導体不揮発性メモリの製造方法におい
て、第１層及び第2層ポリシリコン電極をサリサイド構
造にするために、ＣＶＤ法によりシリコン酸化膜をウェ
ハ全面にデポジションし、このシリコン酸化膜を等方的
にエッチバックして各ポリシリコン電極の側壁のみにシ
リコン酸化膜を残す工程を採用している。サリサイド構
造にしたのは前述したように、、第1層及び第2層ポリシ
リコン電極にアライメントする技術的に困難なフォト・
エッチング工程を追加しなくても良いためである。
０〜７５０Ω／sq.であり、これはポリサイド構造を採
用した場合に、電極空乏化のためにシリコン基板へ電圧
が印加されない現象が発生するよりも濃いレベルに相当
する。また、半導体不揮発性メモリの製造方法におい
て、第１層及び第2層ポリシリコン電極をサリサイド構
造にするために、ＣＶＤ法によりシリコン酸化膜をウェ
ハ全面にデポジションし、このシリコン酸化膜を等方的
にエッチバックして各ポリシリコン電極の側壁のみにシ
リコン酸化膜を残す工程を採用している。サリサイド構
造にしたのは前述したように、、第1層及び第2層ポリシ
リコン電極にアライメントする技術的に困難なフォト・
エッチング工程を追加しなくても良いためである。
【００１９】また、半導体不揮発性メモリの製造方法に
おいて、第１層ポリシリコン電極で形成される高耐圧ゲ
ートＭＯＳトランジスタは他のフォト・インプラ工程と
熱拡散工程を付加してＤＤＤ(Double Diffused Drain)
構造にすることが可能であるが、第２層ポリシリコン電
極を用いるロジックゲートＭＯＳトランジスタではソー
ス・ドレインがゲート直下まで達しないオフセット構造
になり、特にＰチャネル側では低しきい値電圧で動作し
ない可能性が高い。そこでシリコン酸化膜側壁を形成す
る前に本来のソース・ドレイン領域の不純物濃度より薄
い濃度でＬＤＤ構造にする必要がある。
おいて、第１層ポリシリコン電極で形成される高耐圧ゲ
ートＭＯＳトランジスタは他のフォト・インプラ工程と
熱拡散工程を付加してＤＤＤ(Double Diffused Drain)
構造にすることが可能であるが、第２層ポリシリコン電
極を用いるロジックゲートＭＯＳトランジスタではソー
ス・ドレインがゲート直下まで達しないオフセット構造
になり、特にＰチャネル側では低しきい値電圧で動作し
ない可能性が高い。そこでシリコン酸化膜側壁を形成す
る前に本来のソース・ドレイン領域の不純物濃度より薄
い濃度でＬＤＤ構造にする必要がある。
【００２０】また、半導体不揮発性メモリの製造方法に
おいて、シリコンあるいはポリシリコンと合金を作る高
融点金属として、一般的に用いられているタングステ
ン、チタン、コバルトを使用することが可能である。以
下、本発明にかかわる半導体不揮発性メモリの製造方法
を図面に基づいて説明する。
おいて、シリコンあるいはポリシリコンと合金を作る高
融点金属として、一般的に用いられているタングステ
ン、チタン、コバルトを使用することが可能である。以
下、本発明にかかわる半導体不揮発性メモリの製造方法
を図面に基づいて説明する。
【００２１】図１〜図５は本発明にかかわる半導体不揮
発性メモリの製造方法の一実施例を説明するための工程
断面図である。まず、第１導電型の半導体不純物として
ボロンが８〜３０Ω・cm程度添加されたＰ型半導体シリ
コン基板１にLOCOS法で素子分離領域２を形成した後
に、前記素子分離領域２に隣接した活性領域の一部分に
第２導電型である砒素の不純物領域３をフォト及びイオ
ン打ち込みエネルギー５０〜１１０KeV、5E13〜4E14cm-
2の濃度のイオンインプラ工程で形成する（図２）。こ
の図には素子分離領域２下に設けられる分離のための不
純物領域は図示していない。
発性メモリの製造方法の一実施例を説明するための工程
断面図である。まず、第１導電型の半導体不純物として
ボロンが８〜３０Ω・cm程度添加されたＰ型半導体シリ
コン基板１にLOCOS法で素子分離領域２を形成した後
に、前記素子分離領域２に隣接した活性領域の一部分に
第２導電型である砒素の不純物領域３をフォト及びイオ
ン打ち込みエネルギー５０〜１１０KeV、5E13〜4E14cm-
2の濃度のイオンインプラ工程で形成する（図２）。こ
の図には素子分離領域２下に設けられる分離のための不
純物領域は図示していない。
【００２２】次にインプラマスクとして用いられたフォ
トレジストを剥離した後、前記Ｐ型半導体シリコン基板
１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜４を熱酸
化法により形成する。その後、前記第２導電型の不純物
領域３上で且つ第１ゲート絶縁膜４の一部領域をフォト
及びエッチング工程で除去して窓部５を開け、前記第２
導電型の不純物領域３上に熱酸化法を用いて８〜１２ｎ
ｍのトンネル絶縁膜６を作製する。
トレジストを剥離した後、前記Ｐ型半導体シリコン基板
１上に膜厚３５〜６５ｎｍの第１ゲート絶縁膜４を熱酸
化法により形成する。その後、前記第２導電型の不純物
領域３上で且つ第１ゲート絶縁膜４の一部領域をフォト
及びエッチング工程で除去して窓部５を開け、前記第２
導電型の不純物領域３上に熱酸化法を用いて８〜１２ｎ
ｍのトンネル絶縁膜６を作製する。
【００２３】さらに上記第１ゲート絶縁膜４及びトンネ
ル絶縁膜６上に第１層ポリシリコン膜をCVD法により１
５０〜２５０ｎｍの膜厚で形成し、リンのプリデポジシ
ョン法で２５０〜７５０Ω／sq.の不純物ドーピングを
行い、第１層ポリシリコン電極７をフォト、エッチング
工程によりパターニングする（図３）。そして前記半導
体基板１表面に熱酸化法を用いて膜厚１５〜３５ｎｍの
第２のゲート絶縁膜８を形成し、同時にこの第２ゲート
絶縁膜形成の熱酸化で前記第１層ポリシリコンゲート電
極７上に膜厚３０〜５５ｎｍのIPO膜９も作製する。そ
の後、前記第２ゲート絶縁膜８上とIPO膜９上に第２層
ポリシリコン膜をCVD法により２５０〜４５０ｎｍの膜
厚で形成し、リンのプリデポジション法で２０〜７５０
Ω／sq.の不純物ドーピングを行い、第２層ポリシリコ
ン電極１０をフォト、エッチング工程によりパターニン
グする（図４）。
ル絶縁膜６上に第１層ポリシリコン膜をCVD法により１
５０〜２５０ｎｍの膜厚で形成し、リンのプリデポジシ
ョン法で２５０〜７５０Ω／sq.の不純物ドーピングを
行い、第１層ポリシリコン電極７をフォト、エッチング
工程によりパターニングする（図３）。そして前記半導
体基板１表面に熱酸化法を用いて膜厚１５〜３５ｎｍの
第２のゲート絶縁膜８を形成し、同時にこの第２ゲート
絶縁膜形成の熱酸化で前記第１層ポリシリコンゲート電
極７上に膜厚３０〜５５ｎｍのIPO膜９も作製する。そ
の後、前記第２ゲート絶縁膜８上とIPO膜９上に第２層
ポリシリコン膜をCVD法により２５０〜４５０ｎｍの膜
厚で形成し、リンのプリデポジション法で２０〜７５０
Ω／sq.の不純物ドーピングを行い、第２層ポリシリコ
ン電極１０をフォト、エッチング工程によりパターニン
グする（図４）。
【００２４】この後、フォト・インプラ工程により本来
のソース・ドレイン領域よりも不純物濃度の薄いＬＤＤ
領域１１を形成する。本実施例の図ではＮチャネル側し
か示していないがＰチャネル側も同様に別のフォト・イ
ンプラ工程によりＬＤＤ領域を形成する。このあとＣＶ
Ｄ法によりシリコン酸化膜をウェハ全面にデポジション
し、この膜を等方的にエッチバックして第1層及び第２
層ポリシリコン電極にシリコン酸化膜側壁１２を形成す
る（図５）。
のソース・ドレイン領域よりも不純物濃度の薄いＬＤＤ
領域１１を形成する。本実施例の図ではＮチャネル側し
か示していないがＰチャネル側も同様に別のフォト・イ
ンプラ工程によりＬＤＤ領域を形成する。このあとＣＶ
Ｄ法によりシリコン酸化膜をウェハ全面にデポジション
し、この膜を等方的にエッチバックして第1層及び第２
層ポリシリコン電極にシリコン酸化膜側壁１２を形成す
る（図５）。
【００２５】最後にスパッタ法を用いてウェハ全面に高
融点金属をスパッタし、熱反応させてポリサイド電極部
１３を各ポリシリコン電極上部に、ソース・ドレイン領
域部のシリコン上にシリサイド部１４を形成する。その
後、未反応の高融点金属を、硫酸を含んだ溶液中で除去
する（図１）。以降は図示しないが通常の金属配線工程
を行う。
融点金属をスパッタし、熱反応させてポリサイド電極部
１３を各ポリシリコン電極上部に、ソース・ドレイン領
域部のシリコン上にシリサイド部１４を形成する。その
後、未反応の高融点金属を、硫酸を含んだ溶液中で除去
する（図１）。以降は図示しないが通常の金属配線工程
を行う。
【００２６】
【発明の効果】本発明によれば、ポリシリコン２層構造
のＦＬＯＴＯＸタイプセルの半導体不揮発性メモリのプ
ロセスにおいて、余分なプロセスを追加せずに良好な書
き換え特性と定電圧動作を両立することか可能となる。
のＦＬＯＴＯＸタイプセルの半導体不揮発性メモリのプ
ロセスにおいて、余分なプロセスを追加せずに良好な書
き換え特性と定電圧動作を両立することか可能となる。
【図１】本発明の半導体不揮発性メモリの製造方法を説
明する工程断面図である。
明する工程断面図である。
【図２】本発明の半導体不揮発性メモリの製造方法を説
明する工程断面図である。
明する工程断面図である。
【図３】本発明の半導体不揮発性メモリの製造方法を説
明する工程断面図である。
明する工程断面図である。
【図４】本発明の半導体不揮発性メモリの製造方法を説
明する工程断面図である。
明する工程断面図である。
【図５】本発明の半導体不揮発性メモリの製造方法を説
明する工程断面図である。
明する工程断面図である。
【図６】従来の技術による半導体不揮発性メモリの構造
を説明する断面図。
を説明する断面図。
１ Ｐ型半導体シリコン基板 ２ 素子分離領域 ３ 不純物領域 ４ 第１のゲート絶縁膜 ５ 窓部 ６ トンネル絶縁膜 ７ 第１層ポリシリコンゲート電極 ８ 第２のゲート絶縁膜 ９ IPO膜 １０ 第２層ポリシリコン電極 １１ ＬＤＤ領域 １２ シリコン酸化膜側壁 １３ ポリサイド電極部 １４ シリサイド部 １５ 第３層ポリシリコン電極
Claims (6)
- 【請求項１】 第１導電型の半導体基板上にLOCOS法で
素子分離領域を形成した後に前記素子分離領域に隣接し
た活性領域の一部分に第２導電型の不純物領域をフォト
及びイオンインプラ工程で形成する工程と、 インプラマスクとして用いられたフォトレジストを剥離
した後、前記半導体基板上に第１ゲート絶縁膜を熱酸化
法により形成する工程と、前記第２導電型の不純物領域
上で且つ前記第１ゲート絶縁膜の一部領域をフォト及び
エッチング工程で除去する工程と、 エッチング除去を行った前記第２導電型の不純物領域上
に熱酸化法を用いてトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上に第１層ポリシリコン電極をCVD
法により形成する工程と、 前記第１層ポリシリコンゲート電極を後に形成される第
2層ポリシリコン電極より低濃度の不純物ドーピングを
行う工程と、 前記第１層ポリシリコン電極をフォト及びエッチング工
程によりパターニングする工程と、 前記第１層ポリシリコンゲート電極上にIPO膜を形成す
る工程と、 前記IPO膜上に第２層ポリシリコン電極を形成する工程
と、前記第２層ポリシリコンゲート電極に不純物ドーピ
ングを行う工程と、 前記第２層ポリシリコン電極をフォト及びエッチング工
程によりパターニングする工程と、 前記第１層ポリシリコン電極及び第２層ポリシリコン電
極の側壁にＣＶＤ法で酸化膜を形成する工程と、 前記第１層ポリシリコン電極上面及び前記第２層ポリシ
リコン電極上面及び前記２種類のポリシリコン電極のソ
ース・ドレイン領域となる部分に高融点金属とシリコン
の合金層を形成する工程からなる半導体不揮発性メモリ
の製造方法。 - 【請求項２】 前記第１層ポリシリコン電極及び第２層
ポリシリコン電極の不純物ドーピングがリンのプリデポ
ジション法を用いた工程であり、第１層ポリシリコン電
極の不純物濃度が２５０〜７５０Ω／sq.であり、第２
層ポリシリコン電極の不純物濃度が２０〜７５０Ω／s
q.である請求項１に記載の半導体不揮発性メモリの製造
方法。 - 【請求項３】 前記第１層ポリシリコン電極及び第２層
ポリシリコン電極の側壁に酸化膜を形成する工程が、CV
Dによるシリコン酸化膜のデポジションの工程と、前記C
VDシリコン酸化膜の等方性エッチバック法を用いた工程
である請求項１に記載の半導体不揮発性メモリの製造方
法。 - 【請求項４】 前記第１層ポリシリコン電極及び第２層
ポリシリコン電極の側壁に酸化膜を形成する工程の前に
本来のソース・ドレイン領域より薄い不純物濃度のソー
ス・ドレイン領域を形成することにより、第１層及び第
２層ポリシリコン電極を使用するＭＯＳトランジスタの
一部がＬＤＤ（Lightly Doped Drain）構造である請求
項３に記載の半導体不揮発性メモリの製造方法。 - 【請求項５】 前記シリコンあるいはポリシリコンと合
金を作る高融点金属としてタングステン、チタン、コバ
ルトを使用する請求項１に記載の半導体不揮発性メモリ
の製造方法。 - 【請求項６】 前記第１ゲート絶縁膜を使用するＭＯＳ
トランジスタが、第１層ポリシリコンゲート電極と高融
点金属の２層からなるポリサイドゲート電極構造で、且
つシリコン酸化膜の側壁を持ち、更にソース・ドレイン
領域が高融点金属のシリサイド構造を有し、 前記第２ゲート絶縁膜を使用するＭＯＳトランジスタ
が、第２層ポリシリコンゲート電極と高融点金属の２層
からなるポリサイドゲート電極構造で、且つシリコン酸
化膜の側壁を持ち、ソース・ドレイン領域が高融点金属
のシリサイド構造を有し、第１層及び第２層ポリシリコ
ンゲート電極で形成されるメモリセルにおいてポリサイ
ド構造が第２層ポリシリコンゲート電極のみであり、第
１層及び第２層ポリシリコンゲート電極にシリコン酸化
膜の側壁を持ち、ソース・ドレイン領域が高融点金属の
シリサイド構造である半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25563599A JP2001085539A (ja) | 1999-09-09 | 1999-09-09 | 半導体不揮発性メモリとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25563599A JP2001085539A (ja) | 1999-09-09 | 1999-09-09 | 半導体不揮発性メモリとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085539A true JP2001085539A (ja) | 2001-03-30 |
Family
ID=17281493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25563599A Withdrawn JP2001085539A (ja) | 1999-09-09 | 1999-09-09 | 半導体不揮発性メモリとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673004B1 (ko) * | 2005-07-22 | 2007-01-24 | 삼성전자주식회사 | 이이피롬 및 그 제조방법 |
-
1999
- 1999-09-09 JP JP25563599A patent/JP2001085539A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673004B1 (ko) * | 2005-07-22 | 2007-01-24 | 삼성전자주식회사 | 이이피롬 및 그 제조방법 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040122 |
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