CN100435286C - 形成纳米簇电荷存储器件的方法 - Google Patents
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Abstract
通过使用覆盖纳米簇(24)的中间双多晶硅氮化物控制电极叠层来形成多个存储单元器件。该叠层包括第一成型多晶硅氮化物层(126)和第二成型含多晶硅层(28)。从包含该多个存储单元的区域中去除第二成型含多晶硅层。在一种形式中，第二成型含多晶硅层还包括也将被去除的氮化物部分，由此留下第一成型多晶硅氮化物层用于存储单元器件。在另一种形式中，第二成型含多晶硅层不包含氮化物，而第一成型多晶硅氮化物层的氮化物部分也被去除。在后一种形式中，后面的氮化物层形成在剩下的多晶硅层(28)之上。保护该器件的顶部免遭氧化。在该存储单元外围的器件的栅电极也使用第二成型含多晶硅层。
Description
技术领域
本发明涉及一种半导体器件，具体地说涉及具有纳米簇的这种半导体器件。
背景技术
诸如存储器(如非易失性存储器)的一些器件利用称为(例如硅、铝、金或锗的)纳米簇的离散电荷存储元件将电荷存储在晶体管的电荷存储位置上。在一些例子中，纳米簇位于两个介电层之间，即底介电层和控制介电层之间。这种晶体管的例子包括薄膜存储晶体管。存储器典型地包括这种晶体管的阵列。纳米簇类型的例子包括掺杂和未掺杂的半导体纳米簇，如硅纳米晶体、锗纳米晶体及其合金。纳米簇类型的其它例子包括各种导电结构如金属纳米簇(如金纳米簇和铝纳米簇)以及金属合金纳米簇。在一些例子中，纳米簇的大小是10-100埃。
一些包括具有纳米簇的电荷存储晶体管的存储器在这样的集成电路上实现，其中在用于对电荷存储晶体管的电荷存储位置充电和放电的电路中也包括高电压晶体管。对电荷存储位置充电或放电用于存储一位或多位信息，可以称为编程或擦除。这些高电压晶体管典型地包括比较厚的栅极氧化物。该栅极氧化物可以在严格的氧化条件下形成。该氧化环境可以渗透电荷存储晶体管的控制介电层，由此对纳米晶体进行不期望的氧化并且不期望地增加了底介电层的厚度。因此，希望有一种改善的方法来制造具有纳米簇的器件。
发明内容
根据本发明，提供了一种用于形成纳米簇电荷存储器件的方法，包括：提供具有与纳米簇电荷存储器件关联的第一掺杂阱和与没有纳米簇的半导体器件关联的第二掺杂阱的衬底；形成第一栅极叠层，该第一栅极叠层覆盖在第一掺杂阱上并具有形成第一栅极叠层中的栅电极的第一导电栅极材料层，第一导电栅极材料层覆盖多个内嵌在第一栅极介电层中的纳米簇；形成覆盖第二掺杂阱的第二栅极叠层，其中使用第二导电栅极材料层中覆盖第二掺杂阱的部分作为第二栅极叠层中的栅电极，去除第二导电栅极材料层中覆盖在第一栅极叠层中的第一导电栅极材料层上的部分。
附图说明
通过参照附图可以更好地理解本发明，而且本发明的各种目的、特征和优点对本领域的技术人员来说也将变得明显。
图1-16示出在制造按照本发明第一实施例的集成电路的各阶段中半导体器件的一系列局部侧视图。
图1-10和图16-23示出在制造按照本发明第二实施例的集成电路的各阶段中半导体器件的一系列局部侧视图。
不同附图中使用的相同附图标记表示相似或相同的部件。本领域技术人员会理解附图中的元件是为了简单和清楚而示出，不一定按比例描绘。例如，附图中一些元件的尺寸相对于其它元件来说可以夸大，以帮助理解本发明的实施例。
具体实施方式
下面的讨论意欲详细描述本发明的至少一个例子，而不应当被认为是限制本发明自身。任何变化都应当落入在本说明书所附的权利要求书中恰当限定的本发明范围中。
图1-16示出在制造按照本发明第一实施例的包括纳米簇的存储器的各阶段中半导体晶片的局部侧视图。正如下面将描述的，当前公开的实施例利用中间双多晶硅氮化物控制电极叠层，其包括第一成型多晶硅氮化物结构和第二成型多晶硅氮化物结构。第二成型多晶硅氮化物结构在形成外围器件控制电极的图案的同时被去除，留下第一成型多晶硅氮化物控制电极结构用于存储单元器件。这种技术使得可以保护纳米簇氧化物层的顶部，由此保持这种氧化物层的厚度和质量。
图1示出半导体器件10。半导体器件10是集成电路管芯。半导体器件10包括在当前示出的制造阶段还是整个晶片的一部分的衬底12。半导体器件10还包括各种形成半导体器件10的一部分功能电路的掺杂阱14、18、20。衬底还包括各种预先成型的浅沟式隔离结构(未示出)以分隔不同器件和从侧面分隔这里讨论的阱。半导体器件10还包括底氧化物层22。
掺杂阱14、18、20可以采取各种形式。非易失性存储器(NVM)阱18形成非易失性存储阵列的存储单元电路部分。在所示出的实施例中，NVM阱18是p阱，存储单元阵列将存在于其中。尽管在一些情形下外围器件只包括高电压(HV)器件(例如单元充电/放电器件)，但在这里讨论的实施例中，外围器件包括位于NVM存储单元阵列之外的各种器件，可以包括HV器件、集成电路管芯输入/输出(I/O)器件和低电压(LV)器件(如逻辑器件)。高电压(HV)阱14形成用于编程和擦除NVM阵列的各单元的电路部分(如高电压晶体管)。所示出的HV阱14是n阱。可替换或附加地，半导体器件可以在深n型隔离阱内包括HV p阱。I/O阱20形成半导体器件10的I/O电路部分。所示出的I/O阱20是n阱。可替换或附加地，半导体器件可以在深n型隔离阱内包括I/O p阱。在一个实施例中，I/O阱20是双栅极氧化物(DGO)阱。
二氧化硅层22提供隧道介电层。可用其它电介质作氧化物层22，如氮氧化硅、氧化铪、氧化铝、氧化镧或硅酸镧。介电层22例如已经通过氧化或化学汽相沉积而形成在衬底12上。在一个实施例中，底介电层的厚度为5纳米，但在其它实施例中可以是其它厚度。
参照图2，(例如硅、铝、金、锗或硅与锗的合金或者其它类型的导电材料或者掺杂或未掺杂的半导体材料的)纳米簇层24例如通过化学汽相沉积技术、气溶胶沉积技术、旋涂技术、或自组装技术(如对薄膜退火以形成纳米簇)形成在氧化物层22上。在一个实施例中，纳米簇24是硅纳米晶体。在纳米簇用于非易失性存储器的实施例中，该纳米簇具有大小为5到7纳米的1X10^12cm^2的平面密度。在一些实施例中，纳米簇的大小是10-100埃。但在其它实施例中的纳米簇可以具有其它大小和/或其它密度。在一个实施例中，纳米簇24以通常等于簇的平均大小的平均距离分隔开。该平均距离在一个这样的实施例中大于4纳米。尽管所示出的纳米簇24具有均匀的大小和分布，在实际应用中纳米簇24会具有非均匀的大小和非均匀的分布。纳米簇24将用于在半导体器件10的非易失性存储器的晶体管(参见图16)中实现电荷存储位置。
沉积了纳米簇24之后，在纳米晶体24上形成介电材料层(如二氧化硅层、氮氧化硅层、氧化铪层、氧化铝层、氧化镧层和硅酸镧层)(例如通过化学汽相沉积)以形成控制介电层26。在一个实施例中，二氧化硅层沉积在纳米簇上。可替换地，诸如氮氧化硅、氧化铪、氧化铝、氧化镧或硅酸镧的其它电介质可用于层26。在另一实施例中，二氧化硅、氮化硅和二氧化硅的氧化物-氮化物-氧化物(ONO)叠层可用于层26。在一个实施例中，介电层26的厚度大约是5-15纳米，但在其它实施例中可以是其它厚度。
在一些实施例中，底介电层22、纳米簇24和控制介电层26可以通过将离子(如硅或锗)注入介电材料层(未示出)并紧接着对该离子退火以便在该介电材料层中形成纳米晶体的方式形成。在其它实施例中，底介电层22、纳米簇24和控制介电层26可以通过对两个介电材料层之间的富含硅的氧化物层重新结晶以形成纳米簇的方式形成。在其它实施例中，纳米簇可以实施为位于底介电层之上的多个层。在其它实施例中，纳米簇通过沉积纳米簇材料的薄非晶形层(如1-5纳米)来形成，其中在随后的退火过程中对产生的结构进行退火。
参照图3，掺杂的多晶硅层28形成在介电层26上。一部分多晶硅层28将用作NVM位单元的栅电极。该多晶硅层可以现场掺杂(在沉积过程中)或通过注入掺杂(在沉积之后)。可以使用其它栅电极材料如金属。在沉积了栅电极28之后沉积防反射涂层(ARC)。在示出的实施例中，氮化硅层30提供了防反射涂层。
参照图4，掩模层32(如光致抗蚀剂)形成在氮化物层30上。掩模层32保护NVM阱18上面的栅极叠层，并从半导体器件10的其它区域中暴露出层30、28、26、24和22的部分。随后去除氮化物层30、多晶硅层28、介电层26和纳米簇层24。接着也去除层22的部分。在一个实施例中，采用活性离子蚀刻来去除层30、28、26、24和22。
参照图5，已去除掩模层32来暴露氮化物，并且剩余的隧道介电层22的被暴露部分也被去除以暴露衬底。在隧道介电层22是二氧化硅的实施例中，可以使用稀释的氢氟酸通过湿蚀刻来执行该去除。
参照图6，形成了高电压器件氧化物层34。例如可以通过在氧或蒸汽中的氧化来生长HV氧化物层34。一个示例性的氧化物层34是厚度在5到15纳米之间的二氧化硅。氧化物层35附随地在氮化物层30上生长，典型地具有更小的厚度。在该侵蚀性的氧化步骤过程中，氮化物层30用作扩散阻挡层并保护下面的纳米簇24、多晶硅层28和隧道介电层22不被有害地氧化。如果允许出现，这种氧化可能不利地影响NVM器件的性能，因为纳米簇的编程和擦除对介电层22的厚度和纳米簇的大小非常敏感。
接着，通过注入衬底12来形成用于一般逻辑电路的低电压器件阱37。通过掩模步骤打开低电压区之后接着执行传统的注入过程。HV氧化物层34用作低电压阱注入物的牺牲氧化物。逻辑阱通常通过快速热退火过程来激活。
在形成逻辑阱37之后，在HV氧化物层34上形成掩模层36(如光致抗蚀剂)以保护HV器件阱14上面的HV氧化物层的部分，并暴露HV氧化物层的其余部分。
参照图7，使用稀释的氢氟酸通过湿蚀刻去除HV氧化物层34的被暴露部分。氧化物层35伴随着层34的被暴露部分而被去除。在去除HV氧化物层34、35的被暴露部分之后，还去除掩模层36。
参照图8，形成I/O器件氧化物层38。尽管可以使用其他方法，氧化物层38通常通过在氧中的氧化来生长。可以使用诸如N2O的其它氧化合物。一个示例性氧化物层38是二氧化硅。I/O氧化物层38通常比HV氧化物层34稍微薄一点，其厚度在4到8纳米之间。薄氧化物层39附随地在氮化物层30上生长。HV氧化物层34在I/O氧化物层38的生长过程中自然加厚。在该氧化步骤过程中，氮化物层30还是用作扩散阻挡层并保护下面的纳米簇24和隧道介电层22不被有害地氧化。如果允许出现，这种氧化可能不利地影响NVM器件的性能，因为纳米簇的编程和擦除对介电层22的厚度和纳米簇的大小非常敏感。
参照图9，在I/O氧化物层38上形成掩模层40(如光致抗蚀剂)以保护分别在HV器件阱14和I/O器件阱20上的HV氧化物层34和I/O氧化物层38的部分，并暴露I/O氧化物层的其它部分。接着，例如利用稀释氢氟酸的湿蚀刻来去除I/O氧化物层38的被暴露部分。伴随着也去除氮化物层30上面的薄氧化物层39。
参照图10，从HV氧化物层34和I/O氧化物层38上面去除光致抗蚀剂层40。形成低电压(LV)氧化物层42。尽管可以使用其他方法，氧化物层42典型地通过在氧气、N2O或NO中的氧化而生长。一个示例性的氧化物层42是二氧化硅。LV氧化物层42通常比HV氧化物层34和I/O氧化物层38稍微薄一点，其厚度在1.5到3纳米之间。非常薄的氧化物层43可以附随地在氮化物层30上生长。HV氧化物层34和I/O氧化物层38可以在LV氧化物层42的生长过程中自然加厚。在该氧化步骤过程中，氮化物层30还是用作扩散阻挡层并保护下面的纳米簇24和隧道介电层22不被氧化。
参照图11，在衬底12上形成掺杂的多晶硅层44。在所示出的实施例中，多晶硅层44沉积在LV氧化物层42、HV氧化物层34、I/O氧化物层38和伴随氧化物层43上面。多晶硅层44部分将用作HV、LV和I/O器件的栅电极。当多晶硅用作外围器件和NVM阵列器件的栅电极时，典型地，这两层的厚度大致相等。在其它实施例中，具有合适厚度的不同材料可用于外围和NVM阵列的栅电极。多晶硅层44可以现场掺杂(在沉积过程中)或通过注入掺杂(在沉积之后)。可以使用其它栅电极材料如金属。在沉积了栅电极44之后沉积防反射涂层(ARC)。在示出的实施例中，氮化硅层46提供了防反射涂层。
参照图12，掩模层48(如光致抗蚀剂)形成在外围器件上的氮化物层46上面并用于形成这种器件的栅极的图案，之后例如使用各向异性等离子蚀刻来去除层44和46的被暴露部分。在该栅极图案形成过程中，去除多晶硅层44和氮化物层46覆盖在NVM区上面的部分，同时允许保留LV、HV和I/O器件的栅电极(如层44的部分)。使用对层43和30有选择性的活性离子蚀刻的结果是基本上完成了从NVM阵列区上面去除栅电极材料层44和ARC层46，同时形成I/O、HV和LV器件的栅电极的图案。
参照图13，去除了掩模层48。掩模层50(如光致抗蚀剂)形成在对应于HV阱14、I/O阱20、LV阱37和其它区域的外围器件区域上。该掩模层用于形成NVM阵列器件的栅电极的图案，并用于保护半导体器件10的外围部分。
参照图14，去除被掩模层50暴露的各层的各部分(例如通过非选择性、各向异性、定时的等离子蚀刻)。例如去除被暴露的部分氧化物层43、氮化物ARC层30、栅极层28、控制介电层26和纳米簇层24。隧道介电层22的一部分也被去除。
参照图15，去除了掩模层50。利用湿蚀刻工艺去除低电压氧化物层42、高电压氧化物层34、NVM隧道介电层22和I/O氧化物层38的任何剩余的被暴露部分。在NVM ARC层30上的非常薄的氧化物层43也被去除。在所有氧化物层34、38、42都是二氧化硅的实施例中，可以采用稀释的氢氟酸湿洗来执行该去除。
参照图16，完成NVM单元和外围器件。在形成如图15所述的所有栅电极之后，用标准CMOS处理技术来形成源极/漏极外延、侧壁间隔物和源极/漏极区。如图所示，60和62表示HV器件的源极/漏极区和外延，64和66表示NVM单元的源极/漏极区和外延，68和70表示I/O器件的源极/漏极区和外延，72和74表示LV器件的源极/漏极区和外延。侧壁间隔物52对应于HV器件，侧壁间隔物54对应于NVM单元器件，侧壁间隔物56对应于I/O器件，侧壁间隔物58对应于LV器件。
在另一实施例中，在形成如图10所示的LV氧化物层42之后，可以如图17所示在衬底12上形成掺杂的多晶硅层44。在所示出的实施例中，多晶硅层44沉积在LV氧化物层42、HV氧化物层34、I/O氧化物层38和伴随氧化物层43上。多晶硅层44的部分将用作HV、LV和I/O器件的栅电极。在该实施例中，在这一阶段不需要防反射涂层(ARC)，因为随后的蚀刻是针对大面积而不是针对临界尺寸的。
参照图18，在HV、I/O和LV区上形成掩模层80(如光致抗蚀剂)并形成图案，并且暴露NVM阱区域。在图19中，利用例如干蚀刻、湿蚀刻或其组合在NVM区域上蚀刻多晶硅层44、薄氧化物层43和氮化物层30。在一个实施例中，当检测出材料的化学性质有变化时停止蚀刻。在图20中，去除掩模层80(例如通过等离子灰工艺或过氧硫酸抗蚀剂剥离(piranha resist strip))，ARC层82保形地沉积在多晶硅层44和28上。在所示的实施例中，氮化硅用于提供防反射涂层。在图21中，在HV、I/O、LV、NVM区上形成掩模层84。在图22中，执行干蚀刻以去除ARC层82和下面的多晶硅层44和28，由此暴露了介电层26、34、38、42。在图23中，去除掩模层84(如同上文中关于掩模层80的讨论一样)，并通过去除(例如蚀刻)介电层26、34、38、42和层24的被暴露部分来继续形成栅电极。在去除ARC层82之后，继续以类似于根据图16描述的方式进行处理。该可替换的实施例提供了两个掩模中只有一个具有临界尺寸的优点，该优点会带来成本和制造上的优势。
上述说明意欲描述本发明的至少一个实施例。上述说明不是要限定本发明的范围。而本发明的范围限定在下面的权利要求书中。因此本发明的其它实施例包括了上述说明的其它变形、修改、增加和/或改进。
在一个实施例中，提供了一种用于形成纳米簇电荷存储器件的方法。提供衬底。该衬底具有与纳米簇电荷存储器件关联的第一掺杂阱和与没有纳米簇的半导体器件关联的第二掺杂阱。形成第一栅极叠层，其覆盖在第一掺杂阱上，并具有形成第一栅极叠层中的栅电极的第一导电栅极材料层。第一导电栅极材料层覆盖多个内嵌在第一栅极介电层中的纳米簇。第一导电栅极材料层位于一部分第二导电栅极材料层之下。使用覆盖在第二掺杂阱上的一部分第二导电栅极材料层作为第二栅极叠层中的栅电极，形成覆盖在第二掺杂阱上的第二栅极叠层。去除第二导电栅极材料层中覆盖在第一导电栅极材料层上的部分。
在另一实施例中，通过掩盖所有远离第一掺杂阱的区域并选择性地蚀刻第二导电栅极材料层，去除第二导电栅极材料层中覆盖第一导电栅极材料层的那一部分。在另一实施例中，利用掺杂的多晶硅、金属或金属合金形成第一导电栅极材料层和第二导电栅极材料层。在另一实施例中，第一导电栅极材料层是用不同于第二导电栅极材料层的材料实现的。
在另一实施例中，通过形成覆盖并包围纳米簇层的栅极氧化物层和第二栅极氧化物层来形成第一栅极介电层。第一栅极介电层和第一导电栅极材料层形成为覆盖在第一掺杂阱和第二掺杂阱两者上。利用湿蚀刻和干蚀刻的组合从覆盖第二掺杂阱的区域中选择性地蚀刻第一导电栅极材料层、第一栅极介电层和纳米簇层。
在另一实施例中，通过形成覆盖一部分第二掺杂阱的第二栅极介电层和第二导电栅极材料层来形成第二栅极叠层。第二导电栅极材料层覆盖第二栅极介电层。在另一实施例中，第二栅极介电层由二氧化硅或氮氧化硅形成。
在另一实施例中，氮化物层形成在第一栅极叠层中并覆盖第一导电栅极材料，并且位于一部分第一导电栅极材料和第二导电栅极材料之间。氧化物层形成在该氮化物层之上并与该氮化物层物理接触。该氮化物层和氧化物层在去除第二导电栅极材料时用作蚀刻终止层。该氮化物层还在第一栅极叠层中形成栅电极时用作防反射涂层。
在另一实施例中，第一栅极介电层由包含铪、镧、铝、硅中至少一种的化合物的氧化物或氮氧化物形成。
在另一实施例中，内嵌在覆盖第一掺杂阱和第二掺杂阱的第一栅极介电层中的多个纳米簇是通过形成掺杂或未掺杂的半导体纳米晶体层、金属纳米晶体层、两种或更多种掺杂或未掺杂半导体的纳米晶体层、或金属合金纳米晶体层来形成的。
在另一实施例中，第一源极和第一漏极形成在第一栅极叠层周围和第一掺杂阱内部，以形成电荷存储器件作为非易失性存储器(NVM)晶体管。第二源极和第二漏极形成在第二栅极叠层周围和第二掺杂阱内部，以形成外围晶体管。
在另一实施例中，从第二栅极叠层形成半导体器件。该半导体器件使得能够对纳米簇电荷存储器件充电和放电。
在另一实施例中，一种方法包括以下步骤：提供衬底；在衬底中形成第一掺杂阱和第二掺杂阱；形成内嵌在覆盖第一掺杂阱和第二掺杂阱的第一栅极介电层中的纳米簇层；形成覆盖纳米簇层的第一导电栅极材料层；形成覆盖第一导电栅极材料层的氮化物层；通过形成图案并从没有覆盖第一掺杂阱的区域中去除氮化物层、第一导电栅极材料层、纳米簇层而形成覆盖第一掺杂阱的存储叠层；形成覆盖第二掺杂阱的第二栅极介电层，该第二栅极介电层没有纳米簇；形成覆盖第二栅极介电层和存储叠层的第二导电栅极材料层；形成覆盖第二导电栅极材料层的防反射涂层；在从存储叠层中去除第二导电栅极材料层的同时，对第二导电栅极材料层进行图案形成以形成具有第二导电栅极材料层作为其栅电极的第一栅极叠层；通过去除一部分存储叠层形成覆盖第一掺杂阱的第二栅极叠层，该第二栅极叠层利用第一导电栅极材料层作为具有纳米簇的电荷存储器件的栅电极。
在另一实施例中，该方法还包括以下步骤：在第一栅极叠层周围和第二掺杂阱内部形成第一源极和第一漏极以形成晶体管；在第二栅极叠层周围和第一掺杂阱内部形成第二源极和第二漏极以完成电荷存储器件的形成。
在另一实施例中，该方法还包括步骤：形成掺杂多晶硅、金属或金属合金的第一导电栅极材料层。
在另一实施例中，该方法还包括步骤：形成掺杂多晶硅、金属或金属合金的第二导电栅极材料层(44)。
在另一实施例中，该方法还包括步骤：通过形成掺杂或未掺杂的半导体纳米晶体层、金属纳米晶体层、两种或更多种掺杂或未掺杂的半导体的纳米晶体层、或金属合金纳米晶体层来形成内嵌在覆盖第一掺杂阱和第二掺杂阱的第一栅极介电层中的纳米簇层。
在另一实施例中，该方法还包括步骤：用包含铪、镧、铝、硅中至少一种的化合物的氧化物或氮氧化物形成第一栅极介电层。
在另一实施例中，该方法还包括步骤：用二氧化硅或氮氧化硅形成第二栅极介电层。
在另一实施例中，一种用于形成纳米簇电荷存储器件的方法包括以下步骤：提供具有与纳米簇电荷存储器件关联的存储器掺杂阱和与没有纳米簇的半导体器件关联的外围掺杂阱的衬底；形成内嵌在覆盖该存储器掺杂阱的第一栅极介电层中的纳米簇层；形成覆盖纳米簇层的第一栅极材料层；对纳米簇层和第一栅极材料层进行图案形成从而只在存储器掺杂阱上存在；在形成第一栅极材料层之后形成覆盖外围掺杂阱并且覆盖纳米簇层和第一栅极材料层的第二栅极材料层；通过从除了覆盖外围掺杂阱的预定外围区域之外的区域中去除第二栅极材料层而形成外围器件栅极叠层；随后通过对覆盖存储器掺杂阱的纳米簇层和第一栅极材料层进行图案形成来形成纳米簇电荷存储器件栅极叠层，其中即使第一栅极材料层在第二栅极材料层之前形成，电荷存储器件栅极叠层也在形成外围器件栅极叠层之后形成。
在另一实施例中，该方法还包括在去除覆盖第一栅极材料层的第二栅极材料层的过程中形成直接覆盖第一栅极材料层的蚀刻终止层以检测终点。
在另一实施例中，一种形成纳米簇电荷存储器件的方法包括：提供具有与纳米簇电荷存储器件关联的存储器掺杂阱和与没有纳米簇的半导体器件关联的外围掺杂阱的衬底；形成内嵌在覆盖该存储器掺杂阱的第一栅极介电层中的纳米簇层；形成覆盖纳米簇层的第一栅极材料层；对纳米簇层和第一栅极材料层进行图案形成从而只在存储器掺杂阱上存在；在形成第一栅极材料层之后形成覆盖外围掺杂阱并且覆盖纳米簇层和第一栅极材料层的第二栅极材料层；从除了覆盖外围掺杂阱的预定外围区域之外的区域中去除第二栅极材料层；利用掩模在基本上相同的时刻选择性地形成外围器件栅极叠层和纳米簇电荷存储栅极。
这里描述的很多器件可以概念化为具有用于控制电流在第一电流操作端和第二电流操作端之间的流动的控制端。这种器件的一个例子是晶体管。晶体管的控制端的合适条件导致电流从第一电流操作端流向第二电流操作端/从第二电流操作端流向第一电流操作端。同样，尽管场效应晶体管(FET)通常描述为具有漏极、栅极和源极，但在大多数这种器件中漏极可以和源极互换。这是因为晶体管的布局和半导体处理通常是对称的。
由于上述详细的描述是示例性的，当描述“一个实施例”时是表示示例性实施例。因此，术语“一个”在本文中的使用不是要表示有一个并仅有一个实施例可以具有所描述的特征。而是其它很多实施例可以并且通常都具有示例性的“一个实施例”所描述的特征。因此，如同上面使用的那样，当在一个实施例的语境中描述本发明时，该一个实施例是本发明的多个可能实施例中的一个。
虽然上面为防止误解而说明了“一个实施例”在该详细说明中的使用，本领域的技术人员应当理解如果在权利要求书中要引入特定数量的权利要求元素，这样的意图将清楚地在该权利要求中写明，在没有这样的明示的情况下没有或不打算有这样的限制。例如在权利要求书中，当权利要求元素被描述为具有“一个”特征，这就意味着该元素将被限制为一个并仅有一个所述特征。此外，当在权利要求书中将权利要求元素描述为包括“一(a)”特征，这并不意味着该元素被限制为一个并仅有一个所述特征。此外，例如，包括“一”特征的涉及装置或方法的权利要求包括一个或多个正在讨论的特征。也就是说，由于正在讨论的装置或方法包括一特征，涉及该装置或方法的权利要求不管是装置还是方法都包括其它类似特征。对申请人在此采用的权利要求的特征使用的“一”是非限制性的、介绍性的冠词，与过去很多法庭所采纳的解释相同，尽管也可以找到相反的反常案件或先例。类似地，当在权利要求书中将权利要求元素描述为包括上述特征(如“所述”特征)，则表明不能仅通过定冠词的相同使用就将该元素限于一个并只有一个所述特征。
此外，权利要求书中的引导性短语如“至少一个”和“一个或多个”不应当解释为表示通过不定冠词引入的另一权利要求元素将任何包含所引入的权利要求元素的特定权利要求限制为只包含一个这种元素的发明，即使一些权利要求包括引导性短语“一个或多个”或“至少一个”和不定冠词。对于定冠词的用法也一样。
基于这里的教导，本领域的技术人员可以容易地实施提供在此公开的结构和方法所需要的步骤，并能理解过程参数、材料、尺寸和步骤顺序只是作为示例给出的，为了达到期望的结构可以进行变化，以及做出本发明范围内的修订。在此公开的实施例的变化和修订可以基于这里给出的描述做出，而不会脱离在权利要求书中给出的本发明的精神和范围。
虽然示出和描述了本发明的具体实施例，对本领域的技术人员来说很容易基于这里的教导而使用各种修改、替换结构和等价物而不脱离本发明要求保护的范围。因此，所附权利要求书在其范围内涵盖了所有这样的在本发明的真实精神和范围内的更改、修订等等。此外，应当理解，本发明只受所附权利要求的限制。上述说明不是要呈现本发明实施例的完全的清单。除非清楚表达，否则这里呈现的每个例子都是非限制性或非排他性的例子，不管在每个例子中是否同时表达了非限制性、非排他性或类似的术语。尽管在此试图勾勒出一些示例性实施例及其示例性变形，其它实施例和/或变形也在所附权利要求所限定的本发明的范围内。
Claims (12)
1.一种用于形成纳米簇电荷存储器件的方法，包括：
提供具有与纳米簇电荷存储器件关联的第一掺杂阱和与没有纳米簇的半导体器件关联的第二掺杂阱的衬底；
形成第一栅极叠层，该第一栅极叠层覆盖在第一掺杂阱上并具有形成第一栅极叠层中的栅电极的第一导电栅极材料层，第一导电栅极材料层覆盖多个内嵌在第一栅极介电层中的纳米簇；
形成覆盖第二掺杂阱的第二栅极叠层，其中使用第二导电栅极材料层中覆盖第二掺杂阱的部分作为第二栅极叠层中的栅电极，去除第二导电栅极材料层中覆盖在第一栅极叠层中的第一导电栅极材料层上的部分。
2.根据权利要求1所述的方法，还包括：
通过掩盖所有远离所述第一掺杂阱的区域并选择性地蚀刻所述第二导电栅极材料层，去除第二导电栅极材料层中覆盖所述第一导电栅极材料层的那一部分。
3.根据权利要求1所述的方法，还包括：
利用掺杂的多晶硅、金属或金属合金形成所述第一导电栅极材料层和所述第二导电栅极材料层。
4.根据权利要求3所述的方法，还包括：
用不同于第二导电栅极材料层的材料实现所述第一导电栅极材料层。
5.根据权利要求1所述的方法，还包括：
形成第一栅极介电层，所述第一栅极介电层包括第一栅极氧化物层和所述第一栅极氧化物层上的第二栅极氧化物层，其中第二栅极氧化物层覆盖并包围所述纳米簇层，其中所述第一栅极介电层和第一导电栅极材料层形成为覆盖在第一掺杂阱和第二掺杂阱两者上；
利用湿蚀刻和干蚀刻的组合从覆盖第二掺杂阱的区域中选择性地蚀刻第一导电栅极材料层、第一栅极介电层和纳米簇层。
6.根据权利要求1所述的方法，还包括：
通过形成覆盖一部分第二掺杂阱的第二栅极介电层和所述第二导电栅极材料层来形成所述第二栅极叠层，所述第二导电栅极材料层覆盖该第二栅极介电层。
7.根据权利要求6所述的方法，还包括：
由二氧化硅或氮氧化硅形成所述第二栅极介电层。
8.根据权利要求1所述的方法，还包括：
在第一栅极叠层中形成氮化物层，该氮化物层覆盖所述第一导电栅极材料，并且位于一部分第一导电栅极材料和第二导电栅极材料之间；
形成覆盖该氮化物层并与该氮化物层物理接触的氧化物层，该氮化物层和氧化物层在去除所述第二导电栅极材料时用作蚀刻终止层，该氮化物层还在形成所述第一栅极叠层中的栅电极时用作防反射涂层。
9.根据权利要求1所述的方法，还包括：
由包含铪、镧、铝、硅中至少一种的化合物的氧化物或氮氧化物形成所述第一栅极介电层。
10.根据权利要求1所述的方法，还包括：
通过形成掺杂或未掺杂的半导体纳米晶体层、金属纳米晶体层、两种或更多种掺杂或未掺杂的半导体的纳米晶体层、或金属合金纳米晶体层来形成内嵌在覆盖所述第一掺杂阱和第二掺杂阱的所述第一栅极介电层中的多个纳米簇。
11.根据权利要求1所述的方法，还包括：
在所述第一栅极叠层周围和所述第一掺杂阱内部形成第一源极和第一漏极，以形成电荷存储器件作为非易失性存储器(NVM)晶体管；
在所述第二栅极叠层周围和所述第二掺杂阱内部形成第二源极和第二漏极，以形成外围晶体管。
12.根据权利要求1所述的方法，还包括：
从所述第二栅极叠层形成半导体器件，该半导体器件使得能够对纳米簇电荷存储器件充电和放电。
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