JP2005203798A - 少なくとも5面チャンネル型finfetトランジスタ及びその製造方法 - Google Patents
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Abstract
【解決手段】ベースと、ベース上に形成された半導体本体であって、本体上で多角形の輪郭を提供する5面またはそれ以上の面を有するチャンネル領域を介して、両側にソース/ドレイン領域を有するように長手方向に配置している半導体本体と、本体のチャンネル領域上にあるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、からなることを特徴とする多面チャンネル型FinFETトランジスタ。
【選択図】図1
Description
"Tri−Gate Fully−Depleted CMOS Transistors:Fabrication,Design and Layout",B.Doyle et al,Symposium on VLSI Technology Digest of Technical Papers,pp.133−134,2002
10 基板
12 素子分離領域
20 本体
22、24、26 結晶面
40 ゲート絶縁膜
44 ソース/ドレイン領域
50 ゲート電極
Claims (40)
- ベースと、
前記ベース上に形成された半導体本体であって、前記本体上で少なくとも5つの平面を有するチャンネル領域を介して、両側にソース/ドレイン領域を有するように長手方向に配置している半導体本体と、
前記本体のチャンネル領域上にあるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、からなることを特徴とする少なくとも5面チャンネル型FinFETトランジスタ。 - 前記ベースは、
水平部とそれから垂直に延長するピンとを有する逆T字型の半導体構造と、
前記逆T字型の半導体構造の水平部上に形成された1つまたはそれ以上の素子分離構造であって、前記ピン上で前記1つまたはそれ以上の素子分離構造内にリセスを限定するように前記ピン上に延長している素子分離構造と、を含み、
前記本体の前記チャンネル領域は前記リセス上に位置しており、
前記半導体本体は前記リセス内で下に延長して、少なくとも一部を満たす柄部を有することを特徴とする請求項1に記載のFinFETトランジスタ。 - 前記1つまたはそれ以上の素子分離構造内で、前記リセスを少なくとも部分的に満たすように形成された側壁スペーサを更に含み、前記側壁スペーサは、前記ピンの少なくとも一部が前記リセスに露出した状態となるサイズを有することを特徴とする請求項1に記載のFinFETトランジスタ。
- 前記ピン上に形成された側壁スペーサを更に含むことを特徴とする請求項1に記載のFinFETトランジスタ。
- 前記チャンネルはストレインされたことを特徴とする請求項1に記載のFinFETトランジスタ。
- 前記ベースはストレインを誘導する材料を含み、前記半導体本体はストレインされた材料を含むことを特徴とする請求項5に記載のFinFETトランジスタ。
- 前記半導体本体はストレインされた材料及びストレインを誘導する材料を含むことを特徴とする請求項5に記載のFinFETトランジスタ。
- 前記チャンネルの断面は少なくとも7つの平面を含むことを特徴とする請求項5に記載のFinFETトランジスタ。
- 前記ピン上に形成された側壁スペーサを更に含むことを特徴とする請求項8に記載のFinFETトランジスタ。
- 前記側壁スペーサは、前記ピンの少なくとも一部が前記リセスに露出した状態となるサイズを有することを特徴とする請求項9に記載のFinFETトランジスタ。
- 前記ベースは
垂直に延長しているピンと、上部で前記ピンが延長する肩部とを有するベース半導体構造と、
前記ベース半導体構造上に形成された1つまたはそれ以上の素子分離構造であって、前記ピン上で、前記1つまたはそれ以上の素子分離構造内にリセスを限定するように前記ピン上に延長している素子分離構造と、を含み、
前記本体の前記チャンネル領域は前記リセス上に位置しており、
前記半導体本体は、前記リセス内で下に延長して少なくとも一部を満たす柄部を有することを特徴とする請求項5に記載のFinFETトランジスタ。 - 前記ベースは、
SOI構造と、
前記SOI構造上に形成されたシリコンピンと、を含み、
前記チャンネル領域は前記ピン及びSOI構造上に形成されることを特徴とする請求項1に記載のFinFETトランジスタ。 - 前記チャンネルは少なくとも7つの平面を含むことを特徴とする請求項12に記載のFinFETトランジスタ。
- 前記チャンネルはストレインされたことを特徴とする請求項12に記載のFinFETトランジスタ。
- 前記ベースはストレインを誘導する材料を含み、前記半導体本体はストレインされた材料を含むことを特徴とする請求項14に記載のFinFETトランジスタ。
- 前記半導体本体は、ストレインされた材料及びストレインを誘導する材料を含むことを特徴とする請求項14に記載のFinFETトランジスタ。
- 前記チャンネル領域はシリコンより構成され、
前記少なくとも5つの平面は少なくとも2つの傾斜面を含み、
前記少なくとも2つの傾斜面は、{1,1,1}面及び{3,1,1}面のうち少なくとも1つを示すことを特徴とする請求項1に記載のFinFETトランジスタ。 - 前記チャンネルは、断面で少なくとも7つの平面を有し、
前記少なくとも7つの平面は少なくとも4つの傾斜面を含み、
前記少なくとも4つの傾斜面は{1,1,1}面及び{3,1,1}面を示すことを特徴とする請求項17に記載のFinFETトランジスタ。 - 前記傾斜面のうち、相互隣接した傾斜面は{1,1,1}面及び{3,1,1}面が交互に存在することを特徴とする請求項18に記載のFinFETトランジスタ。
- 前記ピン上に形成された側壁スペーサを更に含むことを特徴とする請求項19に記載のFinFETトランジスタ。
- 前記側壁スペーサは、前記ピンのうち少なくとも一部を前記リセスに露出させるサイズを有することを特徴とする請求項19に記載のFinFETトランジスタ。
- 前記チャンネルは少なくとも7つの平面を含み、
前記ベースは、
SOI構造と、
前記SOI構造上に形成されたシリコンピンと、を含み、
前記チャンネル領域は、前記ピン及びSOI構造上に形成されていることを特徴とする請求項1に記載のFinFETトランジスタ。 - 前記チャンネルは、少なくとも7つの平面を含むことを特徴とする請求項1に記載のFinFETトランジスタ。
- 前記ベースは、
水平部とそれから垂直に延長するピンを有する逆T字型の半導体構造と、
前記半導体構造上に形成された1つまたはそれ以上の素子分離構造であって、前記ピン上で、前記1つまたはそれ以上の素子分離構造内にリセスを限定するように前記ピン上に延長している素子分離構造と、を含み、
前記本体の前記チャンネル領域は前記リセス上に位置しており、
前記半導体本体は、前記リセス内で下に延長して少なくとも一部を満たす柄部を有することを特徴とする請求項23に記載のFinFETトランジスタ。 - ベースを用意する段階と、
前記ベース上にピンを形成する段階と、
前記ベース上に半導体材料より構成され、チャンネル領域を含む本体をエピタキシャル成長させるが、少なくとも前記チャンネル領域は、前記本体の長手方向に対して交差する断面において、前記ベース上に5つまたはそれ以上の平面を有するように成長させる段階と、
前記半導体本体を長手方向で選択的にドープして、前記チャンネル領域が介されるソース/ドレイン領域を形成する段階と、
前記本体のチャンネル領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、を含むことを特徴とする請求項25に記載の少なくとも5面チャンネル型FinFETトランジスタの製造方法。 - 前記本体をエピタキシャル成長させる段階は、
前記本体でストレインされた半導体材料を誘導するために、エピタキシャル成長が発生する雰囲気の材料を変化させる段階を含むことを特徴とする請求項25に記載のFinFETトランジスタの製造方法。 - 前記半導体本体をエピタキシャル成長させる段階は、
前記ピン上にストレインを誘導する半導体材料及び、ストレインされた半導体材料を有する半導体本体を形成する段階を含むことを特徴とする請求項25に記載のFinFETトランジスタの製造方法。 - 前記半導体本体をエピタキシャル成長させる段階は、
ストレインを誘導する半導体材料を含むベースを形成する段階と、
前記ピン上にストレインされた半導体材料を有する半導体本体を形成する段階と、を含むことを特徴とする請求項25に記載のFinFETトランジスタの製造方法。 - 前記ピンを形成する段階は、
半導体基板を用意する段階と、
前記半導体基板上にマスクを形成する段階と、
前記マスク外側の半導体基板にトレンチを形成して、水平部とそれから垂直に延長するピンとを有する逆T字型半導体構造を形成する段階と、を含み、
前記ベースを形成する段階は、
前記トレンチを満たす素子分離構造を形成する段階と、
前記素子分離構造上にリセスが残ってピン上に位置する構造となるようにマスクを除去する段階と、を含み、
前記本体をエピタキシャル成長させる段階は、
前記ピン上でエピタキシャル成長を開始し、
未完成の本体で前記リセスを埋め込み、
5つまたはそれ以上の平面を有する本体が前記素子分離構造上に存在するように、前記リセスから前記未完成の本体を前記素子分離構造上に拡張させる段階を含むことを特徴とする請求項25に記載のFinFETトランジスタの製造方法。 - 前記ベースを用意する段階は、前記ピン上に側壁スペーサを形成する段階を更に含むことを特徴とする請求項29に記載のFinFETトランジスタの製造方法。
- 前記ベースを用意する段階は、
前記ピンの少なくとも一部を前記リセスに露出させるように、前記側壁スペーサのサイズを決定する段階を更に含むことを特徴とする請求項30に記載のFinFETトランジスタの製造方法。 - 前記ベースを用意する段階は、
半導体基板を用意する段階と、
前記半導体基板上にBOX構造を形成する段階と、を含み、
前記ピンを形成する段階は、前記BOX構造上にピンを位置させる段階を含み、
前記本体のエピタキシャル成長段階は、
前記ピン上でエピタキシャル成長を開始する段階と、
前記本体の5つまたはそれ以上の平面が前記BOX構造上に位置するように、未完成の本体を前記ピンから逸脱して前記BOX構造上に拡張させる段階と、を含むことを特徴とする請求項25に記載のFinFETトランジスタの製造方法。 - 前記本体はシリコンより構成され、
前記少なくとも5つの平面は少なくとも2つの傾斜面を含み、
前記少なくとも2つの傾斜面は、{1,1,1}面及び{3,1,1}のうち少なくとも1つを示すことを特徴とする請求項25に記載のFinFETトランジスタの製造方法。 - 前記本体をエピタキシャル成長させる段階は、
前記本体の断面が少なくとも7つの平面を含むように、エピタキシャル成長が発生する温度を変化させる段階を含むことを特徴とする請求項25に記載のFinFETトランジスタの製造方法。 - 前記本体はシリコンより構成され、
前記本体は断面で少なくとも7つの平面を有し、
前記少なくとも7つの平面は少なくとも4つの傾斜面を含み、
少なくとも4つの傾斜面は{1,1,1}面及び{3,1,1}面を示すことを特徴とする請求項34に記載のFinFETトランジスタの製造方法。 - 前記傾斜面のうち相互隣接した傾斜面は、{1,1,1}面及び{3,1,1}面が交互に存在することを特徴とする請求項35に記載のFinFETトランジスタの製造方法。
- ベースと、
前記ベース上に形成された半導体本体であって、前記本体上で多角形の輪郭を提供する5面またはそれ以上の面を有するチャンネル領域を介して、両側にソース/ドレイン領域を有するように長手方向に配置されている半導体本体と、
前記本体のチャンネル領域上にあるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、からなることを特徴とする多面チャンネル型FinFETトランジスタ。 - 前記多角形の輪郭は、6つまたはそれ以上の面を有することを特徴とする請求項37に記載の多面チャンネル型FinFETトランジスタ。
- ベースを用意する段階と、
前記ベース上にピンを形成する段階と、
前記半導体材料より構成され、前記ベース上で多角形の輪郭を提供する5つまたはそれ以上の面を有するチャンネル領域を含む本体を、前記ベース上にエピタキシャル成長させる段階と、
前記半導体本体を長手方向で選択的にドープして、前記チャンネル領域が介されるソース/ドレイン領域を形成する段階と、
前記本体のチャンネル領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、を含むことを特徴とする少なくとも5面チャンネル型FinFETトランジスタの製造方法。 - 前記多角形の輪郭は、6つまたはそれ以上の面を有することを特徴とする請求項39に記載の少なくとも5面チャンネル型FinFETトランジスタの製造方法。
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