JP5291736B2 - フィン型ｆｅｔを有する半導体装置およびその製造方法 - Google Patents

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Description

本発明は、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を有する半導体装置およびその製造方法に関し、特に、フィン型ＦＥＴ用の二重エピタキシャルプロセスを用いた半導体装置およびその製造方法に関するものである。
急速に発展している半導体装置の製造分野において、相補型金属酸化膜半導体（ＣＭＯＳ）のフィン型ＦＥＴデバイス（装置）は、多くのロジックおよびアプリケーションに望ましく、種々の異なるタイプの半導体装置に組み込まれている。フィン型ＦＥＴデバイスは、一般的に、基板の上面に対して垂直に形成され、かつ、高アスペクト比を有し、半導体トランジスタデバイスのチャネルおよびソース／ドレイン領域が形成された半導体フィンを含んでいる。フィンは分離された、隆起した構造である。ゲートは、フィンの側面に沿って上方に形成され、チャネルおよびソース／ドレイン領域の増加された表面積の利点を用いて、より早く、より信頼性のある、より良く制御された半導体トランジスタデバイスを製造している。
図１Ａは、従来のフィン型ＦＥＴ１００の等角図である。フィン１０５、１０６は、半導体基板１０１（図２参照）上に隆起した酸化物で形成される（oxide defined；ＯＤ）領域１０５、１０６を含む。フィン１０５、１０６は、シャロートレンチアイソレーション（ＳＴＩ）領域１０２によって相互に分離され、一対のシャロートレンチアイソレーション領域１０４の間に配置される。フィン１０５、１０６は、シャロートレンチアイソレーション領域１０２の上面の上方にステップ高１０７を有する。多結晶シリコンゲート電極１０８は、フィン１０５、１０６上に形成される。側壁スペーサ１１０は、各ゲート電極１１０の両側に形成され、低ドープドレイン（ＬＤＤ）注入領域（図示されていない）を形成する。
図１Ｂは、エピタキシャル成長のステップ後にフィン１０６が表面１０６ｅに隆起しているフィン１０６の１つを表している。フィン１０６の上部１０６ｅは、ほぼ５角形をしており、基板１０１（図２参照）の表面方向に延伸した横方向延伸１０６Ｌを有する。
図２は、シリコン酸化物のハードマスク１１２およびダミー側壁スペーサを形成した後で、エピタキシャル層を形成する前の図１Ａのフィン型ＦＥＴ１００のＸ方向（正面）およびＹ方向（側面）の正面図を表している。
図３は、二重エピタキシャルプロセス（dual epitaxial processing）を行った後の、図１Ａのフィン型ＦＥＴ１００のＸ方向（正面）およびＹ方向（側面）を表している。フォトレジスト（図示されていない）が、ＰＭＯＳ上に堆積され、第１のエピタキシャルプロセスは、ＮＭＯＳフィン１０６に行われ、ＮＭＯＳフィン型ＦＥＴのフィン１０６上にＳｉ、ＳｉＰ、またはＳｉＣ層１０６ｅを形成する。ＰＭＯＳは、シリコンの凹部の（silicon recess）プロセスによって形成され、ＮＭＯＳは、フォトレジストによってマスクされ（図示されていない）、シリコンは、ＰＭＯＳダミーフィン１０５からエッチングされて、第２のエピタキシャル形成ステップで成長されたシリコンゲルマニウム（ＳｉＧｅ）によって置き換えられる。よって、図３に表されるように、ＰＭＯＳのダミーフィン１０５は、固体（solid）のＳｉＧｅフィン１２４によって置き換えられる。
図３（ａ）に示されるように、ＰＭＯＳフィン１２４のエピタキシャルＳｉＧｅ横方向延伸１２４ＬおよびＮＭＯＳフィン１０６ｅの横方向延伸１０６Ｌは、互いに向き合って横向きに延伸し、隣接するフィンの横方向延伸間のウィンドウ（window）を減少する。
本発明は、フィン型電界効果トランジスタ（フィン型ＦＥＴ）を有する半導体装置において、エピタキシャル形成された半導体層の横方向延伸を減少し、素子サイズを小さくすることができる半導体装置およびその製造方法を提供する。
本発明の半導体装置の製造方法は、半導体基板上に延びる第１のフィンおよび第２のフィンを有し、その間にシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップを含んでいる。間隙は、ＳＴＩ領域の表面上の第１と第２のフィンとの間に形成（define）されている。第１の高さは、ＳＴＩ領域の上面と第１および第２のフィンの上面の間と定められている。流動性の誘電材料が、間隙内に堆積されている。誘電材料は、ＳＴＩ領域の表面上に上面を有し、誘電材料の上面と第１および第２のフィンの上面との間に第２の高さが定められている。第２の高さは、第１の高さより低い。第１および第２のフィンの延伸は、堆積のステップの後、第１および第２のフィン上でそれぞれ誘電体の上方にエピタキシャル形成される。
本発明の製造方法は、また、半導体基板上に延びる第１のフィンおよび第２のフィンを有し、その間にシャロートレンチアイソレーション（ＳＴＩ）領域を有するフィンを形成するステップを含んでいる。間隙は、ＳＴＩ領域の表面上の第１と第２のフィンとの間に定められる。第１の高さは、ＳＴＩ領域の上面と第１および第２のフィンの上面の間に定められる。第１および第２のフィンは、第１の縦方向を有する。第１のゲート電極は、第１のフィン上に形成される。第１のゲート電極は、第１の縦方向に垂直な第２の縦方向を有する。流動性シリコン酸化物またはシリコン窒化物の誘電材料が間隙内に堆積される。誘電材料は、ＳＴＩ領域の表面上に上面を有し、誘電材料の上面と第１および第２のフィンの上面との間に第２の高さを定められる。第２の高さは、第１の高さより低い。第１および第２のフィンの延伸は、堆積のステップの後、第１および第２のフィン上でそれぞれ誘電体の上方にエピタキシャル形成される。
本発明のフィン型ＦＥＴを有する半導体装置は、半導体基板上に延伸し、第１のフィンおよび第２のフィンと、その間にシャロートレンチアイソレーション（ＳＴＩ）領域を有している。間隙は、ＳＴＩ領域の表面上の第１と第２のフィンとの間に定められる。フィンは、第１の縦方向を有する。第１のゲート電極は、第１のフィン上にある。第１のゲート電極は、第１の縦方向に垂直な第２の縦方向を有する。流動性誘電材料層は、ＳＴＩ領域の上面に設けられ、ＳＴＩ領域の上面と第１および第２のフィンの上面との間の距離より小さい、誘電材料の上面と第１および第２のフィンの上面との間のステップ高を規定する。第１と第２のエピタキシャルＳｉＧｅの横方向フィンの延伸は、第１および第２のフィン上でそれぞれ誘電体の上方に設けられる。フィンの延伸は、誘電材料の表面の下方でフィンの側端を超えて横向きに延伸する。
本発明によれば、ＳＴＩ領域の表面に誘電材料層を形成していることにより、エピタキシャル形成される半導体層の横方向延伸を小さくすることができ、対向するＮＭＯＳとＰＭＯＳの横方向に延伸する半導体層の接触を避けることができるため、素子サイズを小さくすることができる。
従来のフィン型ＦＥＴの等角図である。 図１Ａのフィン型ＦＥＴのエピタキシャル成長のステップの後のデバイスのフィンの１つを表している。 図１Ａのフィン型ＦＥＴのフィンにＳｉＧｅエピタキシャル層を形成する前のフィン型ＦＥＴを表している。 図１Ａのフィン型ＦＥＴのフィンにＳｉＧｅエピタキシャル層の形成をした後のフィン型ＦＥＴを表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。 本発明の実施の形態によるフィン型ＦＥＴの形成の各段階を表している。
本発明の実施の形態の説明は、添付の図面と併せて解釈され、完全な明細書の一部であると考えられる。空間的に相対的な用語、例えば“下方”“上方”“水平”“垂直”“上の”“下の”“上”“下”“上部”“底部”などと、その派生語（例えば“水平に”“下方に”“上方に”など）は、明細書の記載において図に説明された、または表されたような方向を指すものと解釈される。これらの相対的な用語は、説明の便宜を図ったものであり、その装置が特定の方向で構成または動作されることを要求するものではない。例えば、“接続”および“相互接続”などの接続、接合などの用語は、記述されない限り、その中の構造物が介在物を介する構造によって、直接または間接的にもう１つのものと固定されるか、または取り付けられる関係、および可動な、または固定した接続または関係の両方も指している。
先進技術のノード（例えば２２ｎｍ以下）において、フィン型ＦＥＴのフィンにエピタキシャルＳｉＧｅを形成するのは、ＮＭＯＳとＰＭＯＳのトランジスタの隣接するフィンの横方向延伸間のウィンドウを狭めるため、深刻な場合、ブリッジ（ｂｒｉｄｇｉｎｇ）が発生する可能性があることが発明者により見出されている。ブリッジが形成されていなくても、隣接するフィンの延伸間のウィンドウ（空間）の狭まりは、能動素子のプロセスが完了した後、堆積される第１の層間誘電体（ＩＭＤ）層に空隙（ｖｏｉｄｓ）を発生させる可能性がある。このような空隙は、隣接するＰＭＯＳとＮＭＯＳのフィン延伸の下方、およびその間で生じ得る。
図４〜１５は、エピタキシャル形成されたＳｉＧｅの横方向延伸を減少する方法および構成の例を表している。流動性の誘電材料は、減圧化学気相成長（ＬＰＣＶＤ）プロセスによってＳＴＩ領域上に堆積され、ＳＴＩの上部とフィンＯＤの上部との間のこのステップ高を減少することで、ＳｉＧｅの目標量は、減少された横方向フィン延伸を有するフィンに形成され得る。よって、隣接するフィンの横方向延伸間のウィンドウの狭まりは、減少されるか、または避けられる。
各一対の隣接図（図４〜１５の各（ａ）と（ｂ））において、左の図（ａ）は、フィン２０５、２０６の縦方向がページ内に延伸した正面（図１ＡのＸ軸参照）図である。対応する右の図（ｂ）は、フィンの縦方向が図面の平面の左から右に延伸した側面（図１ＡのＹ軸参照）図である。
図４は、フィン２０５、２０６、多結晶シリコンゲート導体２０８、側壁スペーサ２１０、およびハードマスク２１２が設けられ、低ドープのドレイン（ＬＤＤ）のイオン注入が行われた後のＮＭＯＳおよびＰＭＯＳ構造を含むデバイス２００を表している。デバイス２００は、半導体基板２０１の上方の第１縦方向に延伸した第１のフィン２０５および第２のフィン２０６を含み、第１のフィン２０５と第２のフィン２０６との間にシャロートレンチアイソレーション（ＳＴＩ）領域２０２を有する。また、間隙２０７は、ＳＴＩ領域の表面上の第１と第２のフィン２０５、２０６との間に定められ、第１の高さ２０７ａは、ＳＴＩ領域２０２の上面と第１および第２のフィン２０５、２０６の上面の間に定められる。ゲート電極２０８は、第１および第２のフィン２０５、２０６の上方に形成される。ゲート電極２０８は、第１の縦方向に垂直な第２の縦方向を有する。薄いゲート誘電体層（図示されない）は、フィン２０５、２０６とゲート電極２０８の間に形成される。
半導体基板２０１は、バルクシリコン、バルクシリコンゲルマニウム（ＳｉＧｅ）、または他のIII−Ｖ族化合物基板であり得る。基板は、フィン２０５、２０６の間のＳＴＩ領域２０２を含んでいる。
ＳＴＩ形成は、一般的に、Ｓｉ基板に凹部を形成するのと、例えば低圧化学気相成長法（ＬＰＣＶＤ）またはプラズマ化学気相成長法（ＰＥＣＶＤ）などのＣＶＤプロセスを用いて酸化膜の形成を含み、次いで化学機械研磨（ＣＭＰ）を用いて、余分なＳＴＩ酸化膜を除去する。ＳＴＩ領域は、ＴＥＯＳ、ＳｉＯ、ＳｉＮなどで充填され得る。１つの実施の形態において、ＳＴＩ誘電体は、５００℃以上の温度で、ＬＰＣＶＤプロセスによって堆積される。ＳＴＩ形成の結果、ＳＴＩ領域２０２の上部とフィン２０５、２０６の上部との間にステップ高２０７ａ（第１の高さ）がある。
図５は、減圧化学気相成長（ＬＰＣＶＤ）プロセスによる、形状不敏感（non-topography sensitive）の流動性の誘電膜２１４の堆積を表している。誘電膜は、ＳＴＩ誘電体２０２の上部より高い高さを有し、かつスペース２０７を少なくとも部分的に充填する。いくつかの実施の形態において、誘電膜２１４が、まず堆積されて、フィンＯＤ２０５、２０６の上面上に平坦面２１４ｓを有する。誘電膜２１４は、例えば、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）であり得る。シリコンとＳｉＮｘの格子サイズの誤差により、窒化物材料の使用は、圧縮応力領域を形成することになり得、ＮＭＯＳ Ｉdsatに対して実質的な劣化もなく、キャリア移動度を向上させ、かつＰＭＯＳのドレイン飽和電流Ｉdsat特性を向上させるのに望ましい。同様に、他の実施の形態では、流動性の誘電体にＳｉＯｘを用いると、引張応力領域となり、ＮＭＯＳ特性を向上させ得る。
流動性のＣＶＤプロセスは、約２０℃の温度および約１００ｋＰａの圧力で行われ得る。堆積後、オゾンＯ3のキュアリングステップが、約２００℃の温度および約６００Ｔｏｒｒの圧力で約１０分、行われる。Ｏ2のプラズマ処理ステップは、約４００℃の温度で約２０秒行われ、流動性のＣＶＤの薄膜質の密度を高くする。Ｏ2のプラズマ処理後、１００：１の希薄されたフッ酸（ＨＦ）を用いたエッチング率は、約８０％減少することができる。堆積されたフィルム２１４の表面２１４ｓは、フィン２０５、２０６の上面より約１０ｎｍ高い、高さ２０７ｂを有する。
図６は、フィン２０５、２０６の上面の下方に流動性のＣＶＤ薄膜２１４の上面がバックエッチングされたエッチバックステップ後の構造２００を表している。このステップは、希釈フッ化水素酸（ＤＨＦ）、プラズマドライエッチ、または化学的ドライエッチ方法などの化学的ウェットエッチを用いて、ＣＶＤ薄膜２１４を部分的に除去するように行われ得る。これにより形成されたエッチバック薄膜２１４ｅが、図６に表されている。エッチバックプロセスは、フィン２０５、２０６の上面上のＣＶＤ薄膜２１４の上部分を除去し、ＳｉＧｅの凹部のソースドレインプロセスのためのフィンを準備し、薄膜をフィン２０５、２０６の上面の下方のレベルにまでさらにエッチバックし得る。
エッチバックステップは、誘電体材料の上面と第１および第２のフィン２０５、２０６の上面との間の第２の高さ２０７ｃを定める。第２の高さ２０７ｃは、第１の高さ２０７ａより小さい。第２の高さ２０７ｃは、十分な量で第１の高さ２０７ａより小さく、後に続くエピタキシャル形成のステップの間、第１および第２のフィンの延伸の結合を防ぐ。いくつかの実施の形態において、第１の高さに対する第２の高さの比は、約６７％以下である。ある実施の形態において、第１の高さに対する第２の高さの比は、約５０％である。
１つの実施例において、２０ｎｍの幅を有するフィン２０５、２０６では、初期ステップの高さ２０７ａは、３０ｎｍであり、第２の高さ２０７ａは、２０ｎｍである。よって、第１の高さ２０７ａに対する第２の高さ２０７ｃの比は、６７％である。もう１つの実施例において、２０ｎｍの幅を有するフィン２０５、２０６では、初期ステップの高さ２０７ａは、４０ｎｍであり、第２の高さ２０７ｃは、２０ｎｍである。よって、第２の高さ２０７ｃと第１の高さ２０７ａの比は、５０％である。
図７は、ダミー側壁（ＤＳＷ）の堆積を表し、後に続く選択的なエピタキシャル成長をさせる。まず、等方性の酸化物（ＳｉＯｘ）層２１６は、デバイス全体上に形成される。等方性の窒化物（ＳｉＮ）層２１８は、酸化物層２１６上に形成される。ＬＤＤアニールステップも行われる。
図８に表されるように、フォトレジスト２２０が、基板上に堆積され、フォトリソグラフィープロセスが行われ、ＮＭＯＳ上のフォトレジスト２２０を選択的に除去する。
次に、異方性エッチング（例えばドライエッチ）が、ＮＭＯＳゲート電極２０８に隣接して形成されたダミー側壁スペーサ以外の酸化物層２１６および窒化物層２１８を除去するように行われる。次いで、図９に示されるように、フォトレジスト２２０（例えば、アッシングによって）が除去される。
図１０は、二重エピタキシャルプロセスの第１の部分を表している。エピタキシャルＳｉ、ＳｉＰ、またはＳｉＣ層２０６ｅは、ＮＭＯＳのフィン２０６の露出した上端と側端上に成長される。流動性ＣＶＤ２１４ｅの上部とフィン２０６の上部との間の減少したステップ高（第２の高さ）２０７ｃ（図６（ａ））のため、フィン２０６のエピタキシャル成長は、横方向延伸距離１０９（図３（ａ））より小さい横方向延伸距離２０９（図１０（ａ））となる。いくつかの実施の形態において、エピタキシャル成長は、Ｓｉ、ＳｉＰ、またはＳｉＣ層２０６ｅの上部をＮＭＯＳシリコンフィン２０６の上部より約２０ｎｍ高くする。２０ｎｍ高いこの層２０６ｅは、図３（ａ）に示された層１０６ｅの対応する高さと同じであるが、図３（ａ）のステップ高１０７に対応する、減少されたステップ高２０７ｃにより、層２０６ｅ上の横方向延伸は、より小さい。
図１１において、窒化物層２１８は、異方性エッチング（例えばウェットエッチ）によって、選択的にエッチングされる。
図１２において、もう１つの等方性の窒化物層２２２がデバイス２００全体上に形成される。
次に、図１３に示されるように、フォトレジスト２２４が堆積され、かつ、フォトリソグラフィープロセスがＮＭＯＳ上のフォトレジスト２２４を残したまま、ＰＭＯＳ上のフォトレジストを除去する。
次いで、異方性エッチング（例えばドライエッチ）が、ＰＭＯＳフィン２０５の上部部分をエッチングするように行われ、ＰＭＯＳフィン２０５の上部部分に凹部２２３を形成する。このエッチングステップは、ＰＭＯＳのゲート上の窒化物２２２も除去する。図１４に表されたようにエッチングに続いて、フォトレジスト２２４が除去される（例えば、アッシングによって）。
次いで、第２のエピタキシャル成長ステップが行われ、ＰＭＯＳフィン２０５の上部にＳｉＧｅ２２４を成長させる。上述のＮＭＯＳの場合と同じように、ＰＭＯＳの横方向延伸は、ＰＭＯＳフィン延伸１２４Ｌの長さより小さい延伸の長さ２１１で、ＰＭＯＳフィン２０５の側端を超えて延伸する。ある実施の形態において、図１３（ｂ）に示されるように、エピタキシャル成長は、ＳｉＧｅ構造２２４の上部をＰＭＯＳシリコンフィン２０５の上部より約２０ｎｍ高くする。図１５に示されるように、窒化物のハードマスク２２２は、選択的なエッチングによって除去される。
次いで、ソース／ドレインのイオン注入が行われ、トランジスタが形成される。
表１は、異なる条件における横方向延伸間の比較を表している。５行の全ては、２０ｎｍのフィン幅に対応する。また、５行の全ては、エピタキシャルプロセスの前のフィンの初期の上面より２０ｎｍ高い、最後のＳｉＧｅの上面に対応している。公称間隙（nominal space）は、エピタキシャルプロセス前で、フィン２０５、２０６の間の約５０ｎｍである。
表１において、３行目は、図３の構造の公称条件（nominal conditions）に対応し、ＳＴＩ領域の上面とフィン１０６ｅ、１２４の上部との間に３０ｎｍのステップ高を有する。フィンの両側にある、ＳｉＧｅ成長による横方向延伸は、２４．７ｎｍである。５行目は、最悪の場合の条件（４０ｎｍのステップ高を有する）に対応する。フィンの両側にある、横方向延伸は、２８．２ｎｍである。この条件は、フィン延伸間のウィンドウの減少により、隣接のフィンの結合を招くか、またはＳｉＧｅの横方向延伸の下方に空隙（voids）を発生させる可能性がある。１行目は、図１５に対応し、流動性の誘電体層２１４ｅの上面とフィン２０５、２０６の上部との間のステップ高は、２０ｎｍだけである。横方向延伸は、２１．２ｎｍに減少して、隣接のフィン間の結合を防ぎ、かつ、フィンの間に十分なウィンドウ（空間）を残すため、フィン型ＦＥＴ上に順次に堆積されたエッチストップ層（図示されていない）およびＩＭＤ（図示されていない）がフィン延伸間の間隙に進入して充填し、ＩＭＤの空隙の形成を避けることができる。このステップ高さ（図４（ａ），図６（ａ）の２０７ａ，２０７ｃ）を小さくすることにより横方向延伸量が小さくなる理由は、図１５（ａ）において、ＮＭＯＳフィン２０６ｅの横方向延伸は、フィン２０６の突出する部分が高いほど多くなり、その一方、フィンの突出部分が減少することに伴い、横方向延伸の量が小さくなるからである。
Figure 0005291736
図４〜１５に示された実施の形態において、ＳｉＧｅの凹部のプロセスは、ＰＭＯＳ（ＰＭＯＳ ＳｉＧｅの凹部のソースドレイン、またはＰＳＳＤステップ）にだけ行われる。図１５に示されるように、ＰＳＳＤステップは、フィン２０５の上部の代わりに凹部を形成してより大きなＳｉＧｅの体積を得て、かつ、ＰＳＳＤエッチは、元のＳｉ表面上で停止する。
他の実施の形態（図示されていない）において、ＮＭＯＳ Ｓｉ、ＳｉＰ、またはＳｉＣの凹部のソースドレイン（ＮＳＳＤ）ステップがＮＭＯＳフィン２０６に実行され、ＮＭＯＳフィンの上部の代わりに凹部も形成する。ＮＳＳＤステップを有する実施の形態において、より大きなＳｉ、ＳｉＰ、またはＳｉＣの体積がＮＭＯＳに形成される。
他の実施の形態（図示されていない）において、単一のエピタキシャル成長のステップが用いられ、ＰＭＯＳフィンは、ＮＭＯＳフィンと同じ方法で処理される。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
１００ フィン型ＦＥＴ
１０１ 半導体基板
１０２ シャロートレンチアイソレーション（ＳＴＩ）領域
１０４ シャロートレンチアイソレーション領域
１０５ フィン
１０６ フィン
１０６ｅ Ｓｉ、ＳｉＰ、ＳｉＣ層
１０６Ｌ 横方向延伸
１０７ ステップ高
１０８ ゲート
１０９ 横方向延伸
１１０ 側壁スペーサ
１１２ ハードマスク
１２４ ＳｉＧｅ（フィン）
１２４Ｌ 横方向延伸
２００ 装置
２０１ 半導体基板
２０２ シャロートレンチアイソレーション領域
２０５ 第１のフィン
２０６ 第２のフィン
２０６ｅ Ｓｉ、ＳｉＰ、ＳｉＣ層
２０７ 間隙
２０７ａ 第１の高さ
２０７ｂ 高さ
２０７ｃ 第２の高さ
２０８ ゲート（ゲート導体）
２０９ 横方向延伸
２１０ 側壁スペーサ
２１１ 延伸の長さ
２１２ ハードマスク
２１４ 誘電膜
２１４ｅ エッチバック薄膜
２１４ｓ 平坦面
２１６ 酸化物層
２１８ 窒化物層
２２０ フォトレジスト
２２２ 窒化物層
２２３ 凹部
２２４ フォトレジスト
２２６ ＳｉＧｅ構造

Claims (10)

  1. フィン型電界効果トランジスタを有する半導体装置の製造方法であって、
    半導体基板上に延伸する第１のフィンおよび第２のフィンであって、前記第１のフィンと前記第２のフィンとの間にシャロートレンチアイソレーション（ＳＴＩ）領域を有し、前記ＳＴＩ領域の上面上の前記第１のフィンと前記第２のフィンとの間に間隙が定められ、前記ＳＴＩ領域の上面と前記第１のフィンおよび前記第２のフィンの上面との間に第１の高さが定められるように、前記第１のフィンおよび前記第２のフィンを形成するステップ、
    前記第１および第２のフィンの一部の上面および側面にゲート電極を形成した後に、流動性の誘電材料を前記間隙内に堆積させ、前記誘電材料は、前記ＳＴＩ領域の上面上に上面を有して、前記誘電材料の上面と前記第１および第２のフィンの上面との間を第２の高さとし、前記第２の高さは、前記第１の高さより低くなるように流動性の誘電材料を堆積するステップ、
    前記誘電材料の堆積のステップの後、前記第１および第２のフィンの露出している上面および側面でそれぞれ前記誘電材料の上方に、前記第１および第２のフィンの延伸をエピタキシャル成長で形成するステップを含む半導体装置の製造方法。
  2. 前記第２の高さは、前記エピタキシャル形成のステップの間、前記第１および第２のフィンの延伸の結合を防ぐのに十分な程度に、前記第１の高さより小さい請求項１記載の方法。
  3. 前記誘電材料の堆積のステップは、２０℃の温度および１００ｋＰａの圧力で行われる低圧化学気相成長（ＬＰＣＶＤ）プロセスを含む請求項１記載の方法。
  4. 前記誘電材料の堆積のステップ後、２００℃の温度および６００Ｔｏｒｒの圧力で１０分、オゾンの固化ステップを実行し、かつ４００℃の温度で２０秒、Ｏ2のプラズマ処理ステップを行うステップをさらに含む請求項３記載の方法。
  5. 前記第２の高さの前記第１の高さに対する割合は、５０％〜６７％の間である請求項１記載の方法。
  6. 前記エピタキシャル成長で形成するステップは、前記第１および第２のフィンの少なくとも１つの上面および側面にＳｉＧｅを成長させるステップを含む請求項１記載の方法。
  7. 前記第１および第２のフィンの１つの上面に、凹部を形成するステップをさらに含み、前記エピタキシャル成長で形成するステップは、ＳｉＧｅを成長させて前記凹部を充填するステップを含む請求項１に記載の方法。
  8. フィン型ＦＥＴを有する半導体装置であって、
    半導体基板上で、該半導体基板の上面視で第１の方向に延伸して形成される第１のフィンおよび第２のフィンであって、該第１および第２のフィンの間にシャロートレンチアイソレーション（ＳＴＩ）領域を有し、前記ＳＴＩ領域の上面上の前記第１と第２のフィンとの間に間隙が形成される第１および第２のフィン、
    前記第１および第２のフィン上にあり、前記第１の方向に垂直な第２の方向を有する第１のゲート電極、
    前記第１および第２のフィン、および前記第１のゲート電極に覆われずに露出している前記ＳＴＩ領域の上面に形成される流動性誘電材料層であって、該流動性誘電材料層の上面と前記第１および第２のフィンの上面との間の第２の高さが、前記ＳＴＩ領域の上面と前記第１および第２のフィンの上面との間の第１の高さより小さくなるように形成される流動性誘電材料層、
    前記流動性誘電材料層の上方にあり、かつ、それぞれ前記第１および第２のフィンの上面および側面で前記フィンが延伸し、前記流動性誘電材料層の上方で、前記フィンの側端を超えて延伸し、エピタキシャルＳｉＧｅからなる第１および第２のフィン延伸部
    を含むフィン型ＦＥＴを有する半導体装置。
  9. 前記第１および第２のフィンの少なくとも１つは、その上部分に凹部を有し、前記凹部は、エピタキシャルＳｉＧｅで充填される請求項８記載のフィン型ＦＥＴを有する半導体装置。
  10. 前記第２の高さの前記第１の高さに対する割合は、５０％〜６７％である請求項８記載のフィン型ＦＥＴを有する半導体装置。
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