CN103681272A - 一种鳍片场效应晶体管的制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 230000005669 field effect Effects 0.000 title abstract description 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 82
- 239000000463 material Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 239000012212 insulator Substances 0.000 description 9
- 238000000407 epitaxy Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910003465 moissanite Inorganic materials 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 235000011007 phosphoric acid Nutrition 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
本发明涉及一种鳍片场效应晶体管的制备方法，包括：提供半导体衬底，所述衬底包括依次层叠的支撑衬底、氧化物绝缘层、半导体材料层；在所述衬底上形成第一硬掩膜层；蚀刻去除部分第一硬掩膜层，以露出所述衬底；在所述露出的衬底上生长所述半导体材料并平坦化，以形成半导体外延层；在所述第一硬掩膜层和所述半导体外延层上形成第二硬掩膜层；图案化第二硬掩膜层，以在所述第一硬掩膜层上和所述半导体外延层上形成鳍片掩膜；以所述图案化了的第二硬掩膜层为掩膜，蚀刻所述第一硬掩膜层、半导体外延层和半导体材料层，以形成鳍片图案；蚀刻去除剩余的所述第一硬掩膜层和所述第二硬掩膜层，得到不同高度的鳍片。本发明所述方法更加简单、高效。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种鳍片场效应晶体管的制备方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。使用从通过如蚀刻掉一部分硅层而形成的基板延伸的薄垂直“鳍片”(或鳍片结构)制造典型的FinFET。将FinFET的沟道形成在所述垂直的鳍片中，在所述鳍片的上方形成环绕栅极，并通过栅极从两侧控制沟道。另外，在FinFET的凹陷源极/漏极(S/D)部分中的，利用选择性生长应变材料可用于提高载体迁移率。
相对于现有的平面晶体管，所述FinFET器件在静电控制方面具有更加优越的性能，因此被广泛应用。常规的FinFET器件的设备中FinFET晶体管中所述鳍片都具有相同的高度。为了进一步提高FinFET器件性能，可以制备具有不同高度的鳍片，现有技术中为了获得高度不同鳍片的场效应晶体管采用下述方法：如图1a所示，首先在半导体衬底10上形成氧化物层11，然后沉积半导体材料层12例如硅或者多晶硅，最后在所述半导体材料层上形成氮化硅层13以及图案化的掩膜层，蚀刻上述叠层形成开口露出所述半导体材料层，对所露出的半导体材料层进行氧化，形成二氧化硅层14，如图1b所示，去除所述掩膜层，再形成鳍片掩膜层15，如图1c所示，然后以鳍片掩膜层为掩膜蚀刻所述氮化物层13、半导体材料层12，如图1d所示，去除所述鳍片掩膜层14，得到鳍片，如图1e所示，最后形成栅极以及源漏如图1f所示，在该技术方案中通过对半导体材料层进行氧化改变半导体材料层的高度，以此为基底形成高度不同的鳍片，改变所述鳍片场效应晶体管的性能以及晶体管总通道的宽度，但是在所述方法中所述鳍片的高度、所述鳍片高度和所形成的沟道宽度之比都不容易控制，影响了鳍片场效应晶体管的性能以及产品的良率。
目前所述鳍片场效应晶体管制备过程中所述鳍片高度很难控制，现有制备方法还不能很好的解决该问题，影响了所述鳍片场效应晶体管的性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种鳍片场效应晶体管的制备方法，包括：
提供半导体衬底，所述衬底包括依次层叠的支撑衬底、氧化物绝缘层、半导体材料层；
在所述衬底上形成第一硬掩膜层；
蚀刻去除部分所述第一硬掩膜层，以露出所述衬底；
在所述露出的衬底上生长所述半导体材料并平坦化，以形成半导体外延层；
在所述第一硬掩膜层和所述半导体外延层上形成第二硬掩膜层；
图案化所述第二硬掩膜层，以在所述第一硬掩膜层上和所述半导体外延层上形成鳍片掩膜；
以所述图案化了的第二硬掩膜层为掩膜，蚀刻所述第一硬掩膜层、半导体外延层和半导体材料层，以形成鳍片图案；
蚀刻去除剩余的所述第一硬掩膜层和所述第二硬掩膜层，得到不同高度的鳍片。
作为优选，所述第一硬掩膜层为SiN层、A-C层、BN层和SiON层中的一种或多种。
作为优选，所述第二硬掩膜层为SiN层、A-C层、BN层和SiON层中的一种或多种。
作为优选，所述不同高度的鳍片用来形成多沟道鳍片场效应晶体管
作为优选，所述不同高度的鳍片分别用来形成多个不同的鳍片场效应晶体管。
作为优选，所述不同高度的鳍片的高度差为所述第一硬掩膜层的厚度。
作为优选，所述半导体材料层为Si、SiC或SiGe层。
作为优选，所述方法还包括在所述鳍片上形成环绕栅极的步骤。
作为优选，所述方法还包括在所述环绕栅极两侧形成源漏的步骤。
在本发明中通过在所述衬底上形成第一硬掩膜层后蚀刻去除部分，以露出所述半导体衬底，然后在露出的半导体衬底上外延生长半导体外延层，通过该步骤在所述衬底上设置了不同厚度的半导体材料层，最终形成不同高度的鳍片，所述鳍片的高度差为第一硬掩膜层的厚度，在制备器件过程中通过控制第一硬掩膜层的厚度便可控制所述鳍片的高度差，使得鳍片的高度更加容易控制，本发明所述方法更加简单、精确，进一步提高器件制备的效率和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-f为现有技术中制备FINFET的过程示意图；
图2a-f为本发明中制备FINFET的过程示意图；
图3为本发明中制备FINFET的工艺流程示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述鳍片场效应晶体管FinFET的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面结合图2a-f对本发明所述鳍片晶体管FinFET的制备方法做进一步的说明：
参照图2a，提供半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底201、氧化物绝缘层202以及半导体材料层203，其中所述顶部的半导体材料层为单晶硅层、多晶硅层、SiC或SiGe。由于SOI被制成器件有源区下方具有氧化物绝缘层202，该氧化物绝缘层202埋置于半导体基底层，从而使器件具有更加优异的性能，但并不局限于上述示例。
在所述半导体衬底上形成第一硬掩膜层204，然后图案化去除所述第一硬掩膜层的一端，露出所述半导体衬底，在一具体实施方式中，在所述绝缘体上硅（SOI）上沉积第一硬掩膜层，所述第一硬掩膜层优选为SiN、A-C、BN和SiON中的一种或者多种，所述第一硬掩膜层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在该步骤中所形成的第一硬掩膜层厚度决定了在后面形成的第一鳍片和第二鳍片的高度差，而且决定了两鳍片之间的高度比，因此所述第一硬掩膜层的厚度可以根据目标器件的要求进行选择，此外，所述第一鳍片和第二鳍片的高度还决定于所述绝缘体上硅（SOI）中顶层的半导体材料层；形成第一硬掩膜层204后，然后图案化所述地一硬掩膜层，蚀刻去除部分所述第一硬掩膜层，露出所述半导体衬底中的半导体材料层，以便在半导体衬底上不同区域形成不同厚度的半导体材料层。
参照图2b，在所述露出的半导体材料层上外延生长半导体材料，形成半导体外延层并平坦化，作为优选，所述半导体外延层选择和所述半导体材料层相同的材料，例如硅、多晶硅、SiC或SiGe，所述半导体外延层可以选用减压外延、低温外延、选择外延、液相外延、异质外延以及分子束外延，在本发明中优选选择外延，在进行外延生长过程中所述硅材料层或者多晶硅材料层仅在所述半导体材料层上生长，而不会在所述掩膜层上外延，使该过程更加简单，避免了外延后去除掩膜层上材料层。外延生长所述半导体材料层后，还包括一平坦化步骤，以保证所述外延的半导体材料层和所述第一硬掩膜层具有同样的高度，以获得平整的表面，在本发明中优选化学机械平坦化。
参照图2c，在所述第一硬掩膜层和外延生长的半导体材料层上沉积第二硬掩膜层205，具体地，所述第二硬掩膜层优选为SiN、A-C、BN和SiON中的一种或者多种，所述第二硬掩膜层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
参照图2d，图案化所述第二硬掩膜层，以在所述第一硬掩膜上以及半导体外延层上形成鳍片图案掩膜，在后续步骤中作为形成鳍片的蚀刻掩膜层，在本发明的具体实施方式中，首先在所述第二硬掩膜层上形成图案化的光刻胶层，所述光刻胶层上定义了所要形成鳍片形状，然后以所述光刻胶层为掩膜图案化所述第二硬掩膜层，最后去除光刻胶。
参照图2e，以所述图案化了的第二硬掩膜层为掩膜蚀刻所述半导体外延层或者第一硬掩膜层、半导体材料层，至所述氧化物绝缘层202，具体地，在该步骤中以所述图案化的第二硬掩膜层为掩膜，进行蚀刻，得到的鳍片图案20和20ˊ，其中所述鳍片图案20中从下往上依次为半导体材料层、第一硬掩膜层以及第二硬掩膜层，而在所述鳍片图案20从下往上为半导体材料层、第二硬掩膜层，所述鳍片图案20和20中相差一个第一硬掩膜层，因此在去除所述硬掩膜层后可以得到不同高度的鳍片，故可以通过所述第一硬掩膜层的厚度来控制所述鳍片的高度之差以及鳍片之间的高度比，相对于现有技术中的方法更加容易控制。
参照图2f，去除剩余的所述第一硬掩膜层和第二硬掩膜层，得到不同高度的鳍片，具体地，在本发明可以选用H3PO4溶液作为蚀刻液蚀刻剩余的硬掩膜，得到高度不一样的鳍片。
作为优选，所述方法还进一步包括在所述鳍片上形成环绕栅极的步骤，以形成类似图1f图案，作为优选，在形成栅极后还可以进一步包括形成源漏的步骤，其中所述栅极以及源漏形成均可以选用本领域常用方法。本发明所述方法中不同高度的鳍片用来形成多沟道鳍片场效应晶体管，还可以用来形成多个不同的鳍片场效应晶体管。
在本发明中通过在所述衬底上形成第一硬掩膜层后蚀刻去除部分，以露出所述半导体衬底，然后在露出的半导体衬底上外延生长半导体外延层，通过该步骤在所述衬底上设置了不同厚度的半导体材料层，最终形成不同高度的鳍片，所述鳍片的高度差为第一硬掩膜层的厚度，在制备器件过程中通过控制第一硬掩膜层的厚度便可控制所述鳍片的高度差，使得鳍片的高度更加容易控制，本发明所述方法更加简单、精确，进一步提高器件制备的效率和良率。
图3为本发明制备鳍片场效应晶体管的工艺流程图，包括以下步骤：
步骤301提供半导体衬底，所述衬底包括依次层叠的支撑衬底、氧化物绝缘层、半导体材料层；
步骤302在所述衬底上形成第一硬掩膜层；
步骤303蚀刻去除部分所述第一硬掩膜层，以露出所述衬底；
步骤304在所述露出的衬底上生长所述半导体材料并平坦化，以形成半导体外延层；
步骤305在所述第一硬掩膜层和所述半导体外延层上形成第二硬掩膜层；
步骤306图案化所述第二硬掩膜层，以在所述第一硬掩膜层上和所述半导体外延层上形成鳍片掩膜；
步骤307以所述图案化了的第二硬掩膜层为掩膜，蚀刻所述第一硬掩膜层、半导体外延层和半导体材料层，以形成鳍片图案；
步骤308蚀刻去除剩余的所述第一硬掩膜层和所述第二硬掩膜层，得到不同高度的鳍片。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种鳍片场效应晶体管的制备方法，包括：
提供半导体衬底，所述衬底包括依次层叠的支撑衬底、氧化物绝缘层、半导体材料层；
在所述衬底上形成第一硬掩膜层；
蚀刻去除部分所述第一硬掩膜层，以露出所述衬底；
在所述露出的衬底上生长所述半导体材料并平坦化，以形成半导体外延层；
在所述第一硬掩膜层和所述半导体外延层上形成第二硬掩膜层；
图案化所述第二硬掩膜层，以在所述第一硬掩膜层上和所述半导体外延层上形成鳍片掩膜；
以所述图案化了的第二硬掩膜层为掩膜，蚀刻所述第一硬掩膜层、半导体外延层和半导体材料层，以形成鳍片图案；
蚀刻去除剩余的所述第一硬掩膜层和所述第二硬掩膜层，得到不同高度的鳍片。
2.根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层为SiN层、A-C层、BN层和SiON层中的一种或多种。
3.根据权利要求1所述的方法，其特征在于，所述第二硬掩膜层为SiN层、A-C层、BN层和SiON层中的一种或多种。
4.根据权利要求1所述的方法，其特征在于，所述不同高度的鳍片用来形成多沟道鳍片场效应晶体管。
5.根据权利要求1所述的方法，其特征在于，所述不同高度的鳍片分别用来形成多个不同的鳍片场效应晶体管。
6.根据权利要求1所述的方法，其特征在于，所述不同高度的鳍片的高度差为所述第一硬掩膜层的厚度。
7.根据权利要求1所述的方法，其特征在于，所述半导体材料层为Si、SiC或SiGe层。
8.根据权利要求1所述的方法，其特征在于，所述方法还包括在所述鳍片上形成环绕栅极的步骤。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括在所述环绕栅极两侧形成源漏的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210324460.0A CN103681272A (zh) | 2012-09-04 | 2012-09-04 | 一种鳍片场效应晶体管的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210324460.0A CN103681272A (zh) | 2012-09-04 | 2012-09-04 | 一种鳍片场效应晶体管的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103681272A true CN103681272A (zh) | 2014-03-26 |
Family
ID=50318477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210324460.0A Pending CN103681272A (zh) | 2012-09-04 | 2012-09-04 | 一种鳍片场效应晶体管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103681272A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1925118A (zh) * | 2005-09-02 | 2007-03-07 | 联华电子股份有限公司 | 立体多栅极元件及其制造方法 |
| US20070257319A1 (en) * | 2006-05-05 | 2007-11-08 | Texas Instruments Incorporated | Integrating high performance and low power multi-gate devices |
| US20080122013A1 (en) * | 2006-11-06 | 2008-05-29 | International Business Machines Corporation | Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure |
| CN102194755A (zh) * | 2010-03-01 | 2011-09-21 | 台湾积体电路制造股份有限公司 | 鳍式场效晶体管及其制造方法 |
| CN102347350A (zh) * | 2010-07-30 | 2012-02-08 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
-
2012
- 2012-09-04 CN CN201210324460.0A patent/CN103681272A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1925118A (zh) * | 2005-09-02 | 2007-03-07 | 联华电子股份有限公司 | 立体多栅极元件及其制造方法 |
| US20070257319A1 (en) * | 2006-05-05 | 2007-11-08 | Texas Instruments Incorporated | Integrating high performance and low power multi-gate devices |
| US20080122013A1 (en) * | 2006-11-06 | 2008-05-29 | International Business Machines Corporation | Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure |
| CN102194755A (zh) * | 2010-03-01 | 2011-09-21 | 台湾积体电路制造股份有限公司 | 鳍式场效晶体管及其制造方法 |
| CN102347350A (zh) * | 2010-07-30 | 2012-02-08 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
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