CN105826194A - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，其中半导体器件的形成方法包括：在半导体衬底上形成并列排布的若干鳍部；在半导体衬底和鳍部上形成第一氧化硅层、及覆盖第一氧化硅层的缓冲应力层，缓冲应力层的材料能够避免缓冲应力层形成过程中的气体损伤鳍部；形成浅沟槽隔离结构，浅沟槽隔离结构低于鳍部；去除高于浅沟槽隔离结构的第一氧化硅层部分和缓冲应力层部分。在本技术方案中，缓冲应力层的材料能够避免缓冲应力层形成过程中的气体损伤鳍部，鳍部的形状不会产生较大变化。这样，在亚阈工作状态下，SS值和DIBL值均最小，鳍式场效应晶体管的栅极能够很好地控制鳍部中的亚阈电流，保持器件处于稳定的亚阈工作状态，半导体器件性能较佳。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。

背景技术

在半导体技术领域，平面MOS晶体管渐渐向三维(3D)鳍式场效应晶体管(FinFieldEffectTransistor，FinFET)器件结构过渡。FinFET包括：位于所述半导体衬底上的鳍部、横跨鳍部的栅极、位于栅极两侧鳍部中的源极和漏极。栅极可以从鳍部的两侧侧壁及上表面对鳍部进行控制，具有比平面MOS器件强得多对沟道的控制能力，能够很好的抑制短沟道效应。而且相对其它器件具有更好的集成电路生产技术的兼容性。

现有的一种包括若干鳍式场效应晶体管的半导体器件的形成方法包括：在半导体衬底上形成并列排布的若干鳍部；在所述鳍部上和半导体衬底上形成衬垫层，包括分别沉积第一氧化硅层、及位于第一氧化硅层上的第二氧化硅层，第一氧化硅层覆盖鳍部上表面及侧壁；接着，在相邻两鳍部之间形成浅沟槽隔离结构，以隔离两鳍部，浅沟槽隔离结构低于鳍部；之后，对鳍部进行离子注入形成阱区，形成横跨阱区的栅极及位于栅极两侧阱区中的源极和漏极。

浅沟槽隔离结构形成过程经历沉积和刻蚀步骤，在沉积过程中，衬垫层用于改善鳍部和半导体衬底与浅沟槽隔离结构的材料之间的界面特性。第一氧化硅层沉积过程的温度高，形成的第一氧化硅层的致密度高，且能够与鳍部和半导体衬底形成较好的应力适配，紧密粘附在一起。而第二氧化硅层沉积过程的温度低，形成的第二氧化硅层的致密度低，在浅沟槽隔离结构的沉积过程中作为吸收应力的缓冲应力层，避免鳍部遭到应力作用而被拉弯。

但是，使用上述现有技术形成的半导体器件性能不佳。

发明内容

本发明解决的问题是，使用现有的包括若干鳍式场效应晶体管的半导体器件形成方法形成的半导体器件性能不佳。

为解决上述问题，本发明提供一种半导体器件的形成方法，该半导体器件的形成方法包括：

提供半导体衬底；

在所述半导体衬底上形成并列排布的若干鳍部；

在所述半导体衬底和鳍部上形成第一氧化硅层、覆盖所述第一氧化硅层的缓冲应力层，所述第一氧化硅层还覆盖鳍部侧壁，所述缓冲应力层的材料能够避免缓冲应力层形成过程中的气体损伤鳍部；

在相邻两鳍部之间形成浅沟槽隔离结构，所述浅沟槽隔离结构低于所述鳍部，所述缓冲应力层能够所述缓冲浅沟槽隔离结构与缓冲应力层之间界面的应力；

去除高于所述浅沟槽隔离结构的第一氧化硅层部分和缓冲应力层部分。

可选地，所述缓冲应力层的材料为SiN、SiON、或SiCN。

可选地，所述缓冲应力层的材料为SiN，所述缓冲应力层的厚度范围为

可选地，使用原子层沉积工艺形成缓冲应力层。

可选地，使用原位蒸汽生成工艺形成所述第一氧化硅层。

可选地，在所述半导体衬底上形成并列排布的若干鳍部的方法包括：

在所述半导体衬底上形成掩膜层，定义出鳍部的位置；

以所述掩膜层为掩膜，刻蚀半导体衬底形成若干鳍部；

所述第一氧化硅层覆盖所述掩膜层。

可选地，所述掩膜层包括：第二氧化硅层及位于所述第二氧化硅层上的氮化硅层。

可选地，在所述半导体衬底上形成浅沟槽隔离结构的方法包括：

在所述缓冲应力层上形成浅沟槽隔离材料，所述浅沟槽隔离材料上表面高于所述鳍部上的缓冲应力层上表面；

去除高于所述氮化硅层的缓冲应力层部分及浅沟槽隔离材料部分；

以所述氮化硅层和剩余的缓冲应力层部分为掩膜，刻蚀部分厚度的浅沟槽隔离材料，剩余的浅沟槽隔离材料部分作为浅沟槽隔离结构。

可选地，使用流动化学气相沉积法形成浅沟槽隔离材料。

可选地，在所述流动化学气相沉积形成浅沟槽隔离材料过程的参数为：

反应气体包括硅烷胺和/或硅烷胺的衍生物、含氢气体、含氮气体和含氧气体；

所述硅烷氨和/或硅烷胺的衍生物的流量范围为1sccm～5000sccm，所述含氮气体、含氢气体和含氧气体的流量均为范围为1sccm～1000sccm，沉积反应腔内的压力范围为0.1Torr～10Torr，温度范围为20℃～200℃。

可选地，在使用流动化学气相沉积形成浅沟槽隔离材料后，对所述浅沟槽隔离材料进行退火处理。

可选地，去除高于所述浅沟槽隔离结构的缓冲应力层部分的方法包括：

以所述浅沟槽隔离结构为掩膜，刻蚀去除高于所述浅沟槽隔离结构的缓冲应力层部分；

所述缓冲应力层的材料为氮化硅，在刻蚀去除高于所述浅沟槽隔离结构的缓冲应力层部分时，还刻蚀去除所述氮化硅层。

可选地，在去除高于所述浅沟槽隔离结构的缓冲应力层部分之后，去除高于所述浅沟槽隔离结构的第一氧化硅层部分之前，还包括：

以所述第一氧化硅层和第二氧化硅层为保护层，对所述鳍部进行离子注入形成阱区，注入的离子穿过第一氧化硅层和第二氧化硅层扩散进入鳍部；

在去除高于所述浅沟槽隔离结构的第一氧化硅层部分的过程中，去除第二氧化硅层。

可选地，去除高于所述浅沟槽隔离结构的第一氧化硅层部分和缓冲应力层部分后，还包括：

在所述浅沟槽隔离结构上形成横跨鳍部的栅极、及位于所述鳍部与栅极之间的栅介质层；

在每个所述鳍部位于栅极两侧的阱区中形成源极和漏极，所述源极和漏极中的掺杂类型与阱区中的掺杂类型反型。

本发明还提供一种半导体器件，该半导体器件包括：

半导体衬底；

位于所述半导体衬底上的并列排布的若干鳍部；

位于相邻两鳍部之间的浅沟槽隔离结构，所述浅沟槽隔离结构低于鳍部；以及

位于所述浅沟槽隔离结构与半导体衬底和鳍部侧壁之间的第一氧化硅层；

位于所述浅沟槽隔离结构与第一氧化硅层之间的缓冲应力层，所述缓冲应力层的材料能够避免形成缓冲应力层过程中的气体损伤鳍部；

位于所述浅沟槽隔离结构上且横跨所述鳍部的栅极；

位于所述栅极与鳍部之间的栅介质层；

每个所述鳍部位于栅极两侧的部分中的源极和漏极。

可选地，所述缓冲应力层的材料为SiN、SiON、或SiCN。

可选地，所述缓冲应力层的材料为SiN，所述缓冲应力层的厚度范围为

与现有技术相比，本发明的技术方案具有以下优点：

虽然在第一氧化硅层的形成过程中，鳍部表面遭到些许损伤，但是缓冲应力层的材料能够避免形成缓冲应力层过程中的气体损伤鳍部，因此，鳍部的形状不会产生较大变化，其侧壁与上表面之间的夹角接近直角。这样，在亚阈工作状态，SS值和DIBL值均最小，鳍式场效应晶体管的栅极能够很好地控制鳍部中的亚阈电流，以保持半导体器件处于稳定的亚阈工作状态，半导体器件性能较佳。

附图说明

图1是现有技术的鳍部侧壁与其高度方向的夹角α分别与SS和DIBL之间的坐标图；

图2～12是本发明具体实施例的半导体器件在形成过程各个阶段的剖面图。

具体实施方式

发明人对现有技术存在的问题进行分析，发现：在第一氧化硅层和第二氧化硅层的沉积过程中，需要通入O₂。在第一氧化硅层沉积过程中，O₂会与鳍部表面的硅反应而消耗鳍部，在第二氧化硅层沉积过程中，O₂会穿过第一氧化硅层与硅反应而继续消耗鳍部，造成鳍部由下至上逐渐变细。

为本领域技术人员所知，亚阈值斜率(Sub-thresholdSlope，SS)和漏致势垒降低(DrainInducedBarrierLowering，DIBL)效应是表征鳍式场效应晶体管性能的重要参数。

晶体管的亚阈状态是指栅-源电压V_gs处在阈值电压V_T以下、又没有出现导电沟道的一种工作状态，此时在源-漏之间存在一股较小的亚阈电流，亚阈电流能够很好地受到栅-源电压的控制，所以亚阈状态的MOSFET在低电压、低功耗应用时很有利。亚阈值斜率用来表征指栅-源电压对于亚阈电流的影响状况(即亚阈特性的好坏)，斜率愈小，器件的开关(即在导通态和截止态之间的转换)速度就愈快，表明提供较小的栅-源电压就能有效控制亚阈电流，使器件在亚阈状态工作，节省功耗。

DIBL是指沟道中的电力线从漏区穿越到源区，并导致源极端势垒高度降低，从而源区注入到沟道的电子数量增加，结果漏极电流增加的一种不良现象。

参照图1，图1为鳍部侧壁与上表面的夹角α分别与SS和DIBL之间的坐标图，其中曲线A为鳍部高度为50nm时的α与SS之间的关系，曲线A′为鳍部高度为50nm时的α与DIBL之间的关系，对于高度相同的鳍部，当α为90°时，SS值和DIBL值均最小，表明栅极能够很好地控制亚阈电流。而当α小于90°时，鳍部由下至上逐渐变细，SS值随α减小而增大，表明需要提供较大的栅-源电压才能够控制亚阈电流，器件无法稳定维持亚阈状态而会提前从亚阈状态转化为阈值工作状态，其结果是增加功耗。同样地，在α小于90°时，DIBL值增大，漏极电流增加，源极势垒降低，栅-源电压增加，导致栅极无法有效控制器件正常工作。

因此，由于鳍部在第二氧化硅层形成过程中遭到较大损伤，而呈上细下粗的形状，造成半导体器件工作状态不稳定，进而性能不佳。

对此，发明人提出一种新的半导体器件的形成方法，以解决现有技术存在的问题。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图2，提供半导体衬底1，在半导体衬底1上形成有掩膜层2，掩膜层2包括：第二氧化硅层20和位于第二氧化硅层20上的氮化硅层21。

在本实施例中，半导体衬底1可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底。本领域技术人员可以根据需要选择衬底类型，因此半导体衬底1的类型不应成为限制本发明的保护范围的特征。本实施例中的半导体衬底1为硅衬底，因为在硅衬底上实施本技术方案要比在其他类型衬底上实施本技术方案成本低。

在本实施例中，使用化学气相沉积形成第二氧化硅层20及氮化硅层21，第二氧化硅层20分别与氮化硅层21和半导体衬底1之间形成稳定的原子配位，氮化硅层21能够稳定地粘附在第二氧化硅层20上，固位效果较佳。

参照图3，对掩膜层2进行图形化，图形化后的掩膜层2包括并列排布的若干条形线22，每个条形线22定义一个鳍部的位置。

在本实施例中，使用自对准双重图形化(Self-alignedDoublepatterning，简称SADP)方法对掩膜层2进行图形化。具体地，SADP方法包括：在掩膜层2上形成并列排布的若干牺牲层；在牺牲层沿所有牺牲层的排布方向的两侧侧壁形成侧墙，对应一个牺牲层形成有两个侧墙；以侧墙为掩膜，刻蚀去除牺牲层及继续刻蚀掩膜层2形成若干条形线22；最后，去除侧墙。这样，对应一个牺牲层形成两个条形线22。

参照图4，以图形化后的掩膜层2为掩膜，刻蚀半导体衬底1形成并列排布的鳍部10；

参照图5，在半导体衬底1和掩膜层2上形成第一氧化硅层30、位于第一氧化硅层30上的缓冲应力层31，第一氧化硅层30覆盖半导体衬底1、掩膜层2上表面及掩膜层2侧壁和鳍部10侧壁。其中，缓冲应力层31的材料能够避免形成缓冲应力层31过程中的气体损伤鳍部10。本实施例的缓冲应力层31的材料为SiN，因此在缓冲应力层31形成过程中无需通入O₂。

在本实施例中，缓冲应力层31的材料能够避免形成缓冲应力层31过程中的气体损伤鳍部10，因此，鳍部的形状不会产生较大变化，其侧壁与上表面之间的夹角接近直角。这样，在亚阈工作状态，SS值和DIBL值均最小，鳍式场效应晶体管的栅极能够很好地控制鳍部中的亚阈电流，以保持半导体器件处于稳定的亚阈工作状态，半导体器件性能较佳。

在本实施例中，第一氧化硅层30的材料为氧化硅，使用原位蒸汽生成工艺(In-situsteamgenerated，ISSG)在鳍部10上表面及侧壁以及半导体衬底1上表面形成第一氧化硅层30。采用原位蒸汽生成工艺可以改善第一氧化硅层30的均匀性，在一定程度上避免第一氧化硅层30在鳍部10上表面和侧壁、在鳍部10侧壁和半导体衬底1上表面的边角处产生缺陷，使得边角圆滑化。

需要说明的是，虽然在第一氧化硅层30的形成过程中，鳍部10表面会与O₂反应而遭到些许损伤，但与现有技术相比，缓冲应力层31形成过程不会再对鳍部10表面产生进一步损伤，能避免鳍部10的形状发生较大变化，使其侧壁与上表面之间的夹角接近90°。

使用ISSG工艺形成第一氧化硅层30的参数为：反应气体包括氢气和氧气，其中氧气用于对硅进行氧化，而氢填充第一氧化硅层30中的间隙，氧气的流量范围为1sccm～30sccm，氢气的流量范围为1.5sccm～15sccm；反应温度范围为700℃～1200℃，时间为1min～10min。在该过程中温度较高，沉积时间长，以确保第一氧化硅层30的致密度高，对鳍部10形成良好保护。

在本实施例中，缓冲应力层31的厚度范围为可在后续浅沟槽隔离结构形成过程中阻挡氧气扩散腐蚀鳍部10。如果缓冲应力层31的厚度小于缓冲应力层31在后续浅沟槽隔离结构形成过程中，将不能起到对氧气的阻挡作用；如果缓冲应力层31的厚度大于较厚的缓冲应力层31会在其与第一氧化硅层30的界面产生较大应力，而将鳍部10拉弯。

在本实施例中，使用原子层沉积工艺形成缓冲应力层31，通入的反应气体为Si₂Cl₂H₂和NH₃的混合气体，温度范围为350℃～600℃。在该过程中还通入稀释气体，如N₂、或He、Ar等惰性气体。缓冲应力层31与第一氧化硅层30之间的界面具有良好的应力适配，缓冲应力层31能够稳定地粘附在第一氧化硅层30上。除氮化硅外，在其他示例中，缓冲应力层的材料还可以是SiON、或SiCN。其中，SiON是用N₂O与Si₃N₄作为反应气体来制备，不会通入O₂，因此也不会损伤鳍部。

参照图6，在缓冲应力层31上形成浅沟槽隔离材料4，浅沟槽隔离材料4的上表面高于鳍部10上的缓冲应力层31上表面。具体可使用流动化学气相沉积(FlowableChemicalVaporDeposition，FCVD)形成。FCVD工艺能增强沉积原料的流动性，并形成液相的浅沟槽隔离材料4，液相的浅沟槽隔离材料4具有良好的填充性，能够较好地填充满相邻两鳍部10之间的空间，且浅沟槽隔离材料4中基本不会形成孔隙，致密性较好。

FCVD工艺可以采用高密度等离子体化学气相沉积(HDPCVD)系统、等离子体增强化学气相沉积(PECVD)系统或者次大气压化学气相沉积(SACVD)系统

在FCVD工艺中，形成浅沟槽隔离材料4的原料的流动性较强，其在流动过程中会产生较大的应力，而缓冲应力层31本身具有较大应力，能够有效缓冲并抵御这股应力，与浅沟槽隔离材料4形成较佳的应力适配，避免了鳍部10遭受应力损伤。

在FCVD过程，反应气体包括：硅烷胺和/或硅烷胺的衍生物，如硅烷、二硅烷、甲基硅烷、二甲基硅烷、三甲基硅烷、四甲基硅烷、正硅酸乙酯、三乙氧基硅烷、八甲基环四硅氧烷、四甲基二硅氧烷、四甲基环四硅氧烷、三甲硅烷基胺(TSA)、二甲硅烷基胺(DSA)中的一种或多种，作为反应前驱物；及含氢气体和含氮气体的混合气体，例如氮气、氢气、氨气；和含氧气体，如NO、N₂O、NO₂、O₃、O₂、H₂O、H₂O₂中的一种或几种。其中，硅烷胺和/或硅烷胺的衍生物流量范围为1sccm～5000sccm，以提供较快的反应速率；含氮气体、含氢气体和含氧气体的流量范围均为1sccm～1000sccm；沉积反应腔内的压力范围为0.1Torr～10Torr，温度范围为20℃～200℃。在FCVD过程中，还可通入Ar、He、Xe等惰性气体，惰性气体流速为1sccm～50000sccm。

在FCVD后，浅沟槽隔离材料4固化。还可进一步包括：对浅沟槽隔离材料进行高温退火，以增加其致密度。

参照图7，使用化学机械研磨工艺，去除高于氮化硅层21的第一氧化硅层部分、缓冲层部分以及浅沟槽隔离材料部分，露出氮化硅层21；

参照图8，以氮化硅层21和剩余的缓冲应力层31为掩膜，刻蚀部分厚度的浅沟槽隔离材料，剩余的浅沟槽隔离材料作为浅沟槽隔离结构40。

在本实施例中，形成浅沟槽隔离结构40的过程包括研磨和刻蚀两个步骤。在其他实施例中，还可以是：在形成浅沟槽隔离材料后，直接刻蚀浅沟槽隔离材料至露出氮化硅层，之后继续刻蚀浅沟槽隔离材料至得到高于浅沟槽隔离结构的鳍部部分的高度。

对于浅沟槽隔离材料刻蚀过程中的刻蚀气体，浅沟槽隔离材料相比于氮化硅具有较大的刻蚀选择比，因此氮化硅基本不会遭到刻蚀。

参照图9，以浅沟槽隔离结构40为掩膜，刻蚀去除氮化硅层21(参照图8)、高于第二氧化硅层20的第一氧化硅层部分和高于浅沟槽隔离结构40的缓冲应力层部分，露出鳍部10侧壁的第一氧化硅层30和上表面的第二氧化硅层20。其中，对于氮化硅层21和缓冲应力层刻蚀过程中的刻蚀气体，氮化硅相比于氧化硅具有较大刻蚀选择比，因此浅沟槽隔离结构40基本不会遭到刻蚀。

在该过程中，当刻蚀去除高于氮化硅层21上的第一氧化硅层部分时，也会刻蚀部分厚度的第二氧化硅层及浅沟槽隔离结构，但这不会影响到后续工艺。对此，可以在形成浅沟槽隔离结构和第二氧化硅层时，为本工艺步骤预留加工余量，以确保刻蚀后的第二氧化硅层和浅沟槽隔离结构的厚度不会影响后续工艺。

参照图10，以第一氧化硅层30和第二氧化硅层20为保护层，对鳍部10进行离子注入以形成阱区11，注入的离子穿过第一氧化硅层30和第二氧化硅层20扩散进入鳍部10，箭头表示离子注入的方向。第一氧化硅层30和第二氧化硅层20作为鳍部10表面的保护层，保护鳍部10表面免于被高速离子轰击而损伤。

对注入离子的类型，可根据待形成的鳍式场效应晶体管的类型来确定：若鳍式场效应晶体管为N型晶体管，则注入的离子为P型；若鳍式场效应晶体管为P型晶体管，则注入的离子为N型。鳍式场效应晶体管的类型与注入的离子类型反型。

参照图11，去除第二氧化硅层20和高于浅沟槽隔离结构40的第一氧化硅层30(参照图10)，露出浅沟槽隔离结构40上的鳍部上表面和侧壁。

参照图12，在浅沟槽隔离结构40上形成栅介质层5，栅介质层5覆盖高于浅沟槽隔离结构40的所有鳍部10的上表面、及所有鳍部10沿其排布方向的侧壁；

接着，在所述浅沟槽隔离结构40上形成横跨鳍部10、且包围栅介质层5的栅极(图中未示出)；

之后，在每个鳍部10位于栅极两侧的阱区中形成源极和漏极(图中未示出)，源极和漏极中的掺杂类型与阱区中的掺杂类型反型。根据待形成的鳍式场效应晶体管的类型，当源极和漏极中的掺杂类型为N型，待形成的鳍式场效应晶体管为N型；当源极和漏极中的掺杂类型为P型，待形成的鳍式场效应晶体管为P型。

参照图12，本发明还提供一种半导体器件，该半导体器件包括：

半导体衬底1；

位于半导体衬底1上的并列排布的若干鳍部10；

位于相邻两鳍部10之间的浅沟槽隔离结构40，浅沟槽隔离结构40低于鳍部10；以及

位于浅沟槽隔离结构40与半导体衬底1和鳍部10侧壁之间的第一氧化硅层30；

位于浅沟槽隔离结构40与第一氧化硅层30之间的缓冲应力层31，缓冲应力层31的材料能够避免形成缓冲应力层31过程中的气体损伤鳍部10；

位于浅沟槽隔离结构上且横跨鳍部10的栅极(图中未示出)；

位于栅极与鳍部10之间的栅介质层5；

每个鳍部10位于栅极两侧的部分中的源极和漏极(图中未示出)。

在本实施例中，缓冲应力层31的材料为SiN、SiON、或SiCN。

在本实施例中，缓冲应力层31的厚度范围

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成并列排布的若干鳍部；

在所述半导体衬底和鳍部上形成第一氧化硅层、覆盖所述第一氧化硅层的缓冲应力层，所述第一氧化硅层还覆盖鳍部侧壁，所述缓冲应力层的材料能够避免缓冲应力层形成过程中的气体损伤鳍部；

在相邻两鳍部之间形成浅沟槽隔离结构，所述浅沟槽隔离结构低于所述鳍部，所述缓冲应力层能够缓冲所述浅沟槽隔离结构与缓冲应力层之间界面的应力；

去除高于所述浅沟槽隔离结构的第一氧化硅层部分和缓冲应力层部分。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述缓冲应力层的材料为SiN、SiON、或SiCN。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述缓冲应力层的材料为SiN，所述缓冲应力层的厚度范围为

4.如权利要求3所述的半导体器件的形成方法，其特征在于，使用原子层沉积工艺形成缓冲应力层。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，使用原位蒸汽生成工艺形成所述第一氧化硅层。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述半导体衬底上形成并列排布的若干鳍部的方法包括：

在所述半导体衬底上形成掩膜层，定义出鳍部的位置；

以所述掩膜层为掩膜，刻蚀半导体衬底形成若干鳍部；

所述第一氧化硅层覆盖所述掩膜层。

7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述掩膜层包括：第二氧化硅层及位于所述第二氧化硅层上的氮化硅层。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，在所述半导体衬底上形成浅沟槽隔离结构的方法包括：

在所述缓冲应力层上形成浅沟槽隔离材料，所述浅沟槽隔离材料上表面高于所述鳍部上的缓冲应力层上表面；

去除高于所述氮化硅层的缓冲应力层部分及浅沟槽隔离材料部分；

以所述氮化硅层和剩余的缓冲应力层部分为掩膜，刻蚀部分厚度的浅沟槽隔离材料，剩余的浅沟槽隔离材料部分作为浅沟槽隔离结构。

9.如权利要求8所述的半导体器件的形成方法，其特征在于，使用流动化学气相沉积法形成浅沟槽隔离材料。

10.如权利要求9所述的半导体器件的形成方法，其特征在于，在所述流动化学气相沉积形成浅沟槽隔离材料过程的参数为：

反应气体包括硅烷胺和/或硅烷胺的衍生物、含氢气体、含氮气体和含氧气体；

所述硅烷氨和/或硅烷胺的衍生物的流量范围为1sccm～5000sccm，所述含氮气体、含氢气体和含氧气体的流量范围均为1sccm～1000sccm，沉积反应腔内的压力范围为0.1Torr～10Torr，温度范围为20℃～200℃。

11.如权利要求9所述的半导体器件的形成方法，其特征在于，在使用流动化学气相沉积形成浅沟槽隔离材料后，对所述浅沟槽隔离材料进行退火处理。

12.如权利要求8所述的半导体器件的形成方法，其特征在于，去除高于所述浅沟槽隔离结构的缓冲应力层部分的方法包括：

以所述浅沟槽隔离结构为掩膜，刻蚀去除高于所述浅沟槽隔离结构的缓冲应力层部分；

所述缓冲应力层的材料为氮化硅，在刻蚀去除高于所述浅沟槽隔离结构的缓冲应力层部分时，还刻蚀去除所述氮化硅层。

13.如权利要求12所述的半导体器件的形成方法，其特征在于，在去除高于所述浅沟槽隔离结构的缓冲应力层部分之后，去除高于所述浅沟槽隔离结构的第一氧化硅层部分之前，还包括：

以所述第一氧化硅层和第二氧化硅层为保护层，对所述鳍部进行离子注入形成阱区，注入的离子穿过第一氧化硅层和第二氧化硅层扩散进入鳍部；

在去除高于所述浅沟槽隔离结构的第一氧化硅层部分的过程中，去除第二氧化硅层。

14.如权利要求13所述的半导体器件的形成方法，其特征在于，去除高于所述浅沟槽隔离结构的第一氧化硅层部分和缓冲应力层部分后，还包括：

在所述浅沟槽隔离结构上形成横跨鳍部的栅极、及位于所述鳍部与栅极之间的栅介质层；

在每个所述鳍部位于栅极两侧的阱区中形成源极和漏极，所述源极和漏极中的掺杂类型与阱区中的掺杂类型反型。

15.一种半导体器件，其特征在于，包括：

半导体衬底；

位于所述半导体衬底上的并列排布的若干鳍部；

位于相邻两鳍部之间的浅沟槽隔离结构，所述浅沟槽隔离结构低于鳍部；以及

位于所述浅沟槽隔离结构与半导体衬底和鳍部侧壁之间的第一氧化硅层；

位于所述浅沟槽隔离结构与第一氧化硅层之间的缓冲应力层，所述缓冲应力层的材料能够避免形成缓冲应力层过程中的气体损伤鳍部；

位于所述浅沟槽隔离结构上且横跨所述鳍部的栅极；

位于所述栅极与鳍部之间的栅介质层；

每个所述鳍部位于栅极两侧的部分中的源极和漏极。

16.如权利要求15所述的半导体器件，其特征在于，所述缓冲应力层的材料为SiN、SiON、或SiCN。

17.如权利要求16所述的半导体器件，其特征在于，所述缓冲应力层的材料为SiN，所述缓冲应力层的厚度范围为