CN103137542A - 均匀浅沟槽隔离区域及其形成方法 - Google Patents

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Abstract

一种方法包括：同时对第一材料的第一表面和第二材料的第二表面实施等离子体处理，其中，第一材料不同于第二材料。第三材料形成在第一材料的经处理的第一表面上以及第二材料的经处理的第二表面上。第一、第二和第三材料可以分别包括硬掩模、半导体材料和氧化物。本发明还提供了均匀浅沟槽隔离区域及其形成方法。

Description

均匀浅沟槽隔离区域及其形成方法
技术领域
本发明一般地涉及半导体领域，更具体地来说，涉及均匀浅沟槽隔离区域及其形成方法。
背景技术
随着越来越多的集成电路的比例缩小以及越来越多的集成电路速度的苛刻要求，晶体管需要具有较高的驱动电流且具有越来越小的尺寸。由此开发了鳍式场效应晶体管(FinFET)。
在现有的FinFET形成工艺中，浅沟槽隔离(STI)区域被首先形成在半导体衬底中。然后，使STI区域凹陷。结果，两个相邻STI区域之间的部分半导体衬底在凹陷STI区域的顶面上方。半导体衬底的该部分由此形成半导体鳍，其上形成FinFET。
已经发现，STI区域会具有不均匀的特性。例如，STI区域的上部通常比下部具有更大的蚀刻速率。这导致控制STI区域的蚀刻的难度。用于减低STI区域上部的蚀刻速率的现有方法包括热退火。然而，热退火要求额外的热预算，并且会引起晶圆扭曲。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：对第一材料的第一表面和第二材料的第二表面实施等离子体处理，其中，所述第一材料不同于所述第二材料；以及在所述第一材料的经处理的第一表面上以及所述第二材料的经处理的第二表面上形成第三材料。
在该方法中，所述第一材料包括氮化硅，而所述第二材料包括晶体硅。
在该方法中，所述第三材料包括介电材料。
在该方法中，所述等离子体处理是各向同性的，以及其中，所述第二材料的第二表面包括第一表面部分和第二表面部分，所述第二表面部分垂直于所述第一表面部分，其中，所述等离子体处理的工艺气体的离子吸附至所述第一表面部分和所述第二表面部分，并且离子向所述第一表面部分的第一移动和离子向所述第二表面部分的第二移动都不是主要的。
该方法还包括：在半导体衬底的上方形成掩模层，其中，所述掩模层包括所述第一材料，并且所述半导体衬底包括所述第二材料；蚀刻所述掩模层和所述半导体衬底以形成沟槽，其中，对所述掩模层和所述半导体衬底的露出表面实施所述等离子体处理，以及其中，所述露出表面位于所述沟槽中；实施形成所述第三材料的步骤，其中，所述第三材料包括介电材料；以及实施化学机械抛光(CMP)以去除所述掩模层上方所述第三材料的多余部分。
在该方法中，使用工艺气体来实施所述等离子体处理，所述工艺气体选自基本上由CH4、N2、N2O、NH3、NF3、O2、H2、BF3、B2H6、PH3、AsH3和它们的组合所组成的组。
在该方法中，使用工艺气体来实施所述等离子体处理，以及其中，在所述等离子体处理期间，所述工艺气体的元素被注入所述第一材料和所述第二材料中。
在该方法中，使用工艺气体来实施所述等离子体处理，以及其中，在所述等离子体处理期间，将所述工艺气体的元素沉积在所述第一材料的第一表面和所述第二材料的第二表面上。
根据本发明的另一方面，提供了一种方法，包括：在半导体衬底的上方形成掩模层；图案化所述掩模层和所述半导体衬底，以形成延伸到所述掩模层和所述半导体衬底中的沟槽；以及对所述掩模层和所述半导体衬底实施等离子体处理以形成层，其中，通过从工艺气体中生成等离子体来实施所述等离子体处理，其中，所述工艺气体的离子包括：吸附至所述沟槽的底部的第一部分和吸附至所述沟槽的侧壁的第二部分以形成所述层，以及其中，所述层包括：第一部分，处于所述沟槽的底部并包括离子；和第二部分，位于所述沟槽的侧壁上并包括离子，其中，所述层的所述第一部分和所述第二部分具有基本相同的厚度。
在该方法中，在所述等离子体处理期间，利用负偏压使所述半导体衬底偏置。
在该方法中，将所述工艺气体的离子注入所述掩模层和所述半导体衬底中，以及其中，基本上没有离子沉积在所述掩模层和所述半导体衬底上。
在该方法中，将所述工艺气体的离子沉积在所述掩模层和所述半导体衬底上，以及其中，基本上没有离子注入所述掩模层和所述半导体衬底中。
该方法还包括：在所述等离子处理之后，在所述沟槽中沉积介电材料；执行化学机械抛光(CMP)以去除所述掩模层上方的所述介电材料的多余部分；使所述介电材料凹陷，以低于所述半导体衬底的顶面；以及去除所述掩模层。
在该方法中，使用工艺气体来实施所述等离子体处理，所述工艺气体选自基本上由CH4、N2、N2O、NH3、NF3、O2、H2、BF3、B2H6、PH3、AsH3和它们的组合所组成的组。
根据本发明的又一方面，提供了一种方法，包括：提供半导体衬底；在所述半导体衬底的上方形成掩模层；图案化所述掩模层和所述半导体衬底，以形成两个沟槽，其中，所述半导体衬底的部分和所述掩模层的部分位于所述两个沟槽之间；对所述掩模层的所述部分的第一表面和所述半导体衬底的所述部分的第二表面实施等离子体处理，其中，所述第一表面和所述第二表面为面对所述两个沟槽中的一个的侧壁表面；以及在所述等离子体处理之后，在所述两个沟槽中沉积介电材料。
在该方法中，在所述等离子体处理期间，将所述等离子体处理的工艺气体的离子同时注入所述半导体衬底的相对侧壁表面中，以及其中，相对侧壁表面位于所述两个沟槽的同一沟槽中。
在该方法中，所述掩模层包括氮化物，所述半导体衬底为硅衬底，以及其中，所述介电材料包括二氧化硅。
在该方法中，使用工艺气体来实施所述等离子体处理，所述工艺气体选自基本上由CH4、N2、N2O、NH3、NF3、O2、H2、BF3、B2H6、PH3、AsH3和它们的组合所组成的组。
该方法还包括：在所述等离子体处理期间，利用负偏压使所述半导体衬底偏置，其中，偏压具有大于约1.5kV的幅值。
该方法还包括：在所述等离子体处理期间，利用负偏压使所述半导体衬底偏置，其中，偏压具有小于约1.5kV的幅值。
附图说明
为了更加完整地理解实施例及其优点，现在将结合附图进行以下描述作为参考，其中：
图1至图7B是根据各个示例性实施例的制造浅沟槽隔离(STI)区域和鳍式场效应晶体管(FinFET)的过程中的中间阶段的截面图。
具体实施方式
以下详细讨论本发明实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用发明概念。所讨论的具体实施例仅仅是示例性的，而不用于限制本发明的范围。
提供用于形成浅沟槽隔离(STI)区域和鳍式场效应晶体管(FinFET)的方法。示出根据一些实施例的处于STI区域和FinFET制造的中间阶段。讨论实施例的变型例。在各个附图和所示实施例中，类似的参考标号用于指定类似元件。应该理解，尽管示例性实施例关于STI区域的形成，但实施例的概念可应用于两种不同材料(第二材料和第三材料)的表面上方任何其他材料(第一材料)的形成，使得第二材料和第三材料的特性均匀性可以更加均匀。因此，第一材料的特性可以更加均匀。
参照图1，提供半导体衬底20。在一些实施例中，半导体衬底20包括晶体硅。在半导体衬底20中还可以包括诸如碳、锗、镓、砷、氮、铟、磷等的其他材料。半导体衬底20可以为块状衬底或绝缘体上半导体(SOI)衬底。
垫层22和掩模层24可以形成在半导体衬底20上方。垫层22可以为包括氧化硅的薄膜，该垫层可以使用例如热氧化工艺来形成。垫层22可以起到半导体衬底20和掩模层24之间的粘合层的作用。垫层22还可以起到用于蚀刻掩模层24的蚀刻停止层的作用。在一些实施例中，掩模层24包括使用低压化学气相沉积(LPCVD)形成的氮化硅。在其他实施例中，掩模层24通过硅的热氮化、等离子体增强化学气相沉积(PECVD)或等离子体阳极氮化来形成。在后续光刻工艺期间，掩模层24用作硬掩模。光刻胶26形成在掩模层24上方，然后被图案化，在光刻胶26中形成开口28。
参照图2，通过开口28蚀刻掩模层24和垫层22，露出下面的半导体衬底20。然后，蚀刻露出的半导体衬底20，形成沟槽32。沟槽32之间的半导体衬底20的部分形成半导体带23。沟槽32可以为彼此平行的带(在附图图中)，并且相互紧密定位。然后去除光刻胶26。接下来，可以实施清洁以去除半导体衬底20的本征氧化物。可以使用稀释的氢氟(HF)酸实施清洁。
沟槽32的深度D可以在大约
Figure BDA0000134635480000051
和大约
Figure BDA0000134635480000052
之间，同时宽度W可以在大约
Figure BDA0000134635480000053
和大约
Figure BDA0000134635480000054
之间。在一些示例性实施例中，沟槽32的纵横比(D/W)大于约7.0。然而，本领域的技术人员应该意识到，在整个说明书中引用的尺寸和值仅仅是实例，并且可以进行改变以适应集成电路的不同规模。
参照图3A和图3B，对图2所示结构的露出表面实施等离子体处理，在一些实施例中，从基本上由CH4、N2、N2O、NH3、NF3、O2、H2、BF3、B2H6、PH3、AsH3和它们的组合组成的组中选择从中生成等离子体的工艺气体。在等离子体处理期间，可以提供例如射频(RF)电源的电源(未示出)以从工艺气体中生成等离子体。衬底20可以连接至DC偏压Vbias，使得工艺气体的离子可以吸附至半导体衬底20、垫层22和掩模层24的露出表面。在等离子体处理期间，DC偏压Vbias可以小于大约50kV。为了施加DC偏压Vbias，衬底20可以连接至DC偏压Vbias的负极端，同时电接地GND用作正极端。因此，衬底20可以负偏置。在一些示例性实施例中，在等离子体处理期间，衬底20处于大约0℃和大约500℃之间的温度。工艺气体的流速可以小于大约1000sccm。
在等离子体处理期间，工艺气体的元素(离子形式)可以注入图3所示露出区域中并且还可以沉积在图3所示露出区域上。在一些实施例中，注入和沉积可以同时发生，注入和沉积都不占等离子体处理的主导地位。可选地，注入和沉积中的一种占等离子体处理的主导地位。DC偏压Vbias可以影响注入是主要的还是沉积是主要的。当DC偏压Vbias的幅值大于阈值时，注入可以是主要的，而当DC偏压Vbias的幅值减小时，沉积效果变强并且注入效果变弱。最终，当DC偏压Vbias的幅值足够小时，沉积效果是主要的。在示例性实施例中，阈值可以在大约1.5kV左右。意识到，阈值可以根据各种因素变化，包括但不限于工艺气体的类型、用于实施等离子体处理的生产工具的类型等。
参照图3A，当注入效果占等离子体处理的主导地位时，掩模层24、垫层22和露出的半导体衬底20中的每一个的表面层都注入有工艺气体的元素。在一些实施例中，基本上不发生沉积。将所得到的注入表面层表示为层36。表面层36的厚度T1和T2可以在大约
Figure BDA0000134635480000061
和
Figure BDA0000134635480000062
之间，但是也可以得到不同的厚度。在所示实施例中，表面层36包括部分36A、36B和36C。部分36A是半导体衬底20的注入表面层部分。部分36B是垫层22的注入表面层部分。部分36C是掩模层24的注入表面层部分。表面层部分36A包括半导体衬底20的材料和工艺气体中的元素。表面层部分36B包括垫层22的材料和工艺气体中的元素。表面层部分36C包括掩模层24的材料和工艺气体中的元素。
参照图3B，当沉积效果占等离子体处理的主导地位时，将层38沉积在掩模层24、垫层22和半导体衬底20的每一个的表面上。在一些实施例中，基本上不发生注入，因此层38包括工艺气体中的元素，其可以包括C、H、N、O、F、B、P、As和它们的组合。层38的厚度T3和T4可以在大约
Figure BDA0000134635480000063
和大约
Figure BDA0000134635480000064
之间，但是也可以得到不同的厚度。注意，尽管可以初始沉积一些元素，但在后续热工艺中，一些元素可以脱气。例如，当工艺包括CH4时，所得到的层38可以包括碳和氢。然而，氢可以在后续热工艺中脱气(outgas)，而碳可以保留。
在等离子体处理期间，当沉积和注入都不是主要的时，图3A中的层36可以通过图3B所示的层38覆盖。
意识到，在等离子体处理期间，工艺气体的离子在它们到达掩模层24、垫层22和半导体衬底22之前基本上不加速。因此，注入和沉积基本上是各向同性的。可选地，针对掩模层24、垫层22和半导体衬底20的垂直表面注入可具有第一速率，针对相对的水平表面的注入可以具有第二速率，第一速率和第二速率可以基本上相互相等。类似地，掩模层24、垫层22和半导体衬底20的垂直表面和水平表面上的沉积速率(如图3A和图3B所示)可以基本上相互相等。结果，层36(图3A)和38(图3B)基本上共形。在一些示例性实施例中，厚度T1和T2(图3A)基本上相互接近，并且可以具有小于厚度T1和T2中的任一个的约20％的差异，或者小于大约10％的差异。类似地，厚度T3和T4(图3B)基本上相互接近，并且可以具有小于厚度T3和T4中的任一个的约20％的差异，或者小于大约10％的差异。
参照图4A和图4B，沟槽32填充有介电材料42。从图3A所示结构中获得图4A所示的结构，而从图3B所示结构中获得图4B所示的结构。介电材料42可以包括氧化硅，因此在下文被称为氧化物42，但是还可以使用其他介电材料，诸如SiN、SiC等。在一些实施例中，可以通过向沟槽32填充可回流的氧化硅来形成氧化物42。实施固化工艺以将可回流氧化硅转换为固体。氧化物42还可以使用高纵横比工艺(HARP)来形成，其中，对应的工艺气体可以包括原硅酸四乙酯(TEOS)和O3(臭氧)。
然后，实施化学机械抛光(CMP)以去除多余的氧化物42。去除氧化物42在掩模层24上方的部分。在图5A和图5B中示出得到的结构，其中，从图4A所示结构中获得图5A所示的结构，以及从图4B所示结构中获得图5B所示的结构。沟槽32中的氧化物42的剩余部分在下文中被称为STI区域46。
接下来，图5A和图5B所示结构被用于形成一个FinFET或多个FinFET的鳍。在图6A和图6B中分别示出所得到的结构，其中，从图5A所示结构中获得图6A所示结构，以及从图5B所示结构中获得图6B所示结构。如图6A和图6B所示，在蚀刻步骤中使STI区域46凹陷。半导体衬底20在剩余STI区域46的顶面上方突出的部分由此形成鳍60。鳍60的高度H’可以在大约15nm和大约50nm之间，但是高度H’还可以更大或更小。在图6A所示的实施例中，层36的露出部分可以保留而不被去除。在可选实施例中，去除层36的露出部分。在图6B所示实施例中，可以实施额外的剥离步骤以去除层38的露出部分。
在实施例中，通过实施等离子体处理，修改掩模层24和半导体衬底20的表面特性。返回参照图5A和图5B，部分46A是接近掩模层24的(STI区域46的)部分，而部分46B是接近衬底带23的(STI区域46的)部分。实验结果表面，通过实施等离子体处理，与没有通过等离子体处理形成的STI区域相比，STI区域46的部分46A和46B可以具有更加均匀的特性。例如，部分46A和46B的蚀刻速率彼此接近。因此，在图6A和图6B所示的后续蚀刻步骤中，容易控制蚀刻工艺。
根据一些实施例中，去除掩模层24和垫层22。在图7A和图7B中示出了所得到的结构。如果掩模层24由氮化硅形成，则掩模层24可以通过使用热H3PO4的湿式工艺来去除。当垫层22由氧化硅形成时，垫层22可以使用稀释的HF酸来去除。在可选实施例中，可以在图5A和图5B所示CMP步骤之后以及在STI区域46的凹陷(其为图6A和图6B所示凹陷步骤)之前，实施掩模层24和垫层22的去除。
图7A和图7B示出了分别由图6A和图6B所示结构形成的FinFET66。在图7A和图7B的每一个中，形成栅极介电层62以覆盖鳍60的顶面和侧壁。栅极介电层62可以通过热氧化形成，因此可以包括热氧化硅。在这些实施例中，栅极介电层62形成在鳍60的顶面上，但是没有形成在STI区域46的一些顶面上。可选地，栅极介电层62可以通过沉积步骤来形成，并且可以由高k材料形成。因此，栅极介电层62形成在鳍60的顶面上方和STI区域46的顶面上方。在一些实施例中，栅电极64覆盖多于一个的鳍60，使得所得到的FinFET 66包括多于一个的鳍60。在可选实施例中，每一个鳍60都可以用于形成一个FinFET。然后形成FinFET 66的剩余部件，包括源极和漏极区域以及源极和漏极硅化物区域(未示出)。这些部件的形成工艺在本领域是已知的，因此本文不进行重复。
在实施例中，通过对不同材料的表面(诸如图3A和图3B中的掩模层24和衬底20)实施等离子体处理，可以修改材料的表面特性。这反过来影响形成在不同材料表面上的后续形成材料的形成。因此，不同表面上的沉积材料部分具有更加均匀的特性。
根据实施例，一种方法包括：对第一材料的第一表面和第二材料的第二表面实施等离子体处理，其中，第一材料不同于第二材料。在第一材料的经处理的第一表面上以及第二材料的经处理的第二表面上形成第三材料。第一、第二和第三材料可以分别包括硬掩模、半导体材料和氧化物。
根据其他实施例，一种包括：在半导体衬底的上方形成掩模层；图案化掩模层和半导体衬底，以形成延伸到掩模层和半导体衬底中的沟槽；以及对掩模层和半导体衬底实施等离子体处理以形成层。通过从工艺气体中生成等离子体来实施等离子体处理，其中，工艺气体的离子包括吸附至沟槽底部的第一部分和吸附至沟槽侧壁的第二部分以形成该层。所形成的层包括：第一部分，处于沟槽的底部并包括离子；和第二部分，在沟槽的侧壁上并包括离子。该层的第一部分和第二部分具有基本相同的厚度。
根据又一些实施例，一种方法包括：提供半导体衬底；在半导体衬底的上方形成掩模层；以及图案化掩模层和半导体衬底，以形成两个沟槽，其中，半导体衬底的一部分和掩模层的一部分位于两个沟槽之间。该方法还包括：对掩模层的该部分的第一表面和半导体衬底的该部分的第二表面实施等离子体处理。第一表面和第二表面为面对两个沟槽中的一个的侧壁表面。在等离子体处理之后，在两个沟槽中沉积介电材料。然后，通过由半导体衬底一部分形成的鳍来形成FinFET。
尽管详细描述了实施例及其优点，但应该理解，在不背离由所附权利要求限定的实施例的主旨和范围的情况下，可以进行各种改变、替换和变化。此外，本申请的范围不限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。本领域的技术人员应该容易地从本发明中理解，可以根据公开利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求用于在它们的范围内包括这些工艺、机器、制造、物质组成、装置、方法或步骤。此外，每个权利要求都组成独立的实施例，并且各个权利要求和实施例的组合都在本发明的范围内。

Claims (10)

1.一种方法，包括：
对第一材料的第一表面和第二材料的第二表面实施等离子体处理，其中，所述第一材料不同于所述第二材料；
以及在所述第一材料的经处理的第一表面上以及所述第二材料的经处理的第二表面上形成第三材料。
2.根据权利要求1所述的方法，其中，所述第一材料包括氮化硅，而所述第二材料包括晶体硅。
3.根据权利要求1所述的方法，其中，所述第三材料包括介电材料。
4.根据权利要求1所述的方法，其中，所述等离子体处理是各向同性的，以及其中，所述第二材料的第二表面包括第一表面部分和第二表面部分，所述第二表面部分垂直于所述第一表面部分，其中，所述等离子体处理的工艺气体的离子吸附至所述第一表面部分和所述第二表面部分，并且离子向所述第一表面部分的第一移动和离子向所述第二表面部分的第二移动都不是主要的。
5.根据权利要求1所述的方法，还包括：
在半导体衬底的上方形成掩模层，其中，所述掩模层包括所述第一材料，并且所述半导体衬底包括所述第二材料；
蚀刻所述掩模层和所述半导体衬底以形成沟槽，其中，对所述掩模层和所述半导体衬底的露出表面实施所述等离子体处理，以及其中，所述露出表面位于所述沟槽中；
实施形成所述第三材料的步骤，其中，所述第三材料包括介电材料；
以及实施化学机械抛光(CMP)以去除所述掩模层上方所述第三材料的多余部分。
6.根据权利要求1所述的方法，其中，使用工艺气体来实施所述等离子体处理，所述工艺气体选自基本上由CH4、N2、N2O、NH3、NF3、O2、H2、BF3、B2H6、PH3、AsH3和它们的组合所组成的组。
7.根据权利要求1所述的方法，其中，使用工艺气体来实施所述等离子体处理，以及其中，在所述等离子体处理期间，所述工艺气体的元素被注入所述第一材料和所述第二材料中。
8.根据权利要求1所述的方法，其中，使用工艺气体来实施所述等离子体处理，以及其中，在所述等离子体处理期间，将所述工艺气体的元素沉积在所述第一材料的第一表面和所述第二材料的第二表面上。
9.一种方法，包括：
在半导体衬底的上方形成掩模层；
图案化所述掩模层和所述半导体衬底，以形成延伸到所述掩模层和所述半导体衬底中的沟槽；
以及对所述掩模层和所述半导体衬底实施等离子体处理以形成层，其中，通过从工艺气体中生成等离子体来实施所述等离子体处理，其中，所述工艺气体的离子包括：吸附至所述沟槽的底部的第一部分和吸附至所述沟槽的侧壁的第二部分以形成所述层，以及其中，所述层包括：
第一部分，处于所述沟槽的底部并包括离子；
和第二部分，位于所述沟槽的侧壁上并包括离子，其中，所述层的所述第一部分和所述第二部分具有基本相同的厚度。
10.一种方法，包括：
提供半导体衬底；
在所述半导体衬底的上方形成掩模层；
图案化所述掩模层和所述半导体衬底，以形成两个沟槽，其中，所述半导体衬底的部分和所述掩模层的部分位于所述两个沟槽之间；
对所述掩模层的所述部分的第一表面和所述半导体衬底的所述部分的第二表面实施等离子体处理，其中，所述第一表面和所述第二表面为面对所述两个沟槽中的一个的侧壁表面；
以及在所述等离子体处理之后，在所述两个沟槽中沉积介电材料。
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