JPH04368180A - 絶縁ゲート形電界効果トランジスタの構造およびその製造方法 - Google Patents
絶縁ゲート形電界効果トランジスタの構造およびその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート形電界効果ト
ランジスタに関するもので、特にチャネル幅が増大され
たＭＯＳ （ＭＯＳ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｏｍ
ｉｃｏｎｄｕｃｔｏｒ）形トランジスタの構造およびそ
の製造方法に関するものである。
ランジスタに関するもので、特にチャネル幅が増大され
たＭＯＳ （ＭＯＳ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｏｍ
ｉｃｏｎｄｕｃｔｏｒ）形トランジスタの構造およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】今日、半導体集積回路の集積度の増加趨
勢により、各素子の占める面積を減少させる努力が試み
られている。特に、半導体トランジスタの大きさはチッ
プの大きさとを決定する重要な要因である。しかし、半
導体トランジスタの大きさの減少は電流駆動能力の減少
を招き、半導体チップの動作特性を低下させる要因とな
る。
勢により、各素子の占める面積を減少させる努力が試み
られている。特に、半導体トランジスタの大きさはチッ
プの大きさとを決定する重要な要因である。しかし、半
導体トランジスタの大きさの減少は電流駆動能力の減少
を招き、半導体チップの動作特性を低下させる要因とな
る。
【０００３】即ち、ＭＯＳトランジスタの駆動電流ＩＤ
は次のように示される。 ＩＤ ＝Ｃ０ μ（Ｗ／Ｌ）〔（ＶＧ −ＶＴＨ）ＶＤ
−（１／２）ＶＤ ２ 〕……（１）但し、Ｃ０ は
ゲート絶縁膜の静電容量、μはキャリアの移動度、Ｌは
チャネル長、Ｗはチャネル幅、ＶＧ はゲート電圧、Ｖ
ＴＨはしきい電圧、ＶＤ はドレイン電圧を表す。
は次のように示される。 ＩＤ ＝Ｃ０ μ（Ｗ／Ｌ）〔（ＶＧ −ＶＴＨ）ＶＤ
−（１／２）ＶＤ ２ 〕……（１）但し、Ｃ０ は
ゲート絶縁膜の静電容量、μはキャリアの移動度、Ｌは
チャネル長、Ｗはチャネル幅、ＶＧ はゲート電圧、Ｖ
ＴＨはしきい電圧、ＶＤ はドレイン電圧を表す。
【０００４】（１）式から分かるように、駆動電流ＩＤ
の大きさは、印加されるゲート電圧ＶＧ とドレイン
電圧ＶＤ が一定な場合、チャネル長Ｌに反比例し、チ
ャネル幅Ｗに比例する。換言すると、駆動電流ＩＤ は
Ｗ／Ｌによって左右されるので、駆動電流ＩＤ を増加
させるためにはチャネル長Ｌに対してチャネル幅Ｗを大
きくしてやることが必要である。しかし、従来のトラン
ジスタの製造方法の場合、平坦な半導体基板に素子領域
を形成していたので、駆動電流ＩＤ を増加させるため
にトランジスタの占める面積が増加してしまうのは不可
避であった。 その結果、充分な電流駆動能力を確保しようとすると半
導体集積回路の集積度が減少し、反対に半導体集積回路
の高集積度を実現しようとすると電流駆動能力が減少し
てしまうという問題点があったのである。
の大きさは、印加されるゲート電圧ＶＧ とドレイン
電圧ＶＤ が一定な場合、チャネル長Ｌに反比例し、チ
ャネル幅Ｗに比例する。換言すると、駆動電流ＩＤ は
Ｗ／Ｌによって左右されるので、駆動電流ＩＤ を増加
させるためにはチャネル長Ｌに対してチャネル幅Ｗを大
きくしてやることが必要である。しかし、従来のトラン
ジスタの製造方法の場合、平坦な半導体基板に素子領域
を形成していたので、駆動電流ＩＤ を増加させるため
にトランジスタの占める面積が増加してしまうのは不可
避であった。 その結果、充分な電流駆動能力を確保しようとすると半
導体集積回路の集積度が減少し、反対に半導体集積回路
の高集積度を実現しようとすると電流駆動能力が減少し
てしまうという問題点があったのである。
【０００５】
【発明が解決しようとする課題】したがって本発明の目
的は、絶縁ゲート形電界効果トランジスタの構造および
その製造方法において、トランジスタが占める面積を増
加させずに電流駆動能力を増大させることができる構造
およびその製造方法を提供することにある。
的は、絶縁ゲート形電界効果トランジスタの構造および
その製造方法において、トランジスタが占める面積を増
加させずに電流駆動能力を増大させることができる構造
およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記のような目的を達成
するために本発明は、第１導電形の半導体基板上に酸化
膜からなる絶縁膜を形成した後に、その絶縁膜の所定領
域を基板の表面が露出するまで食刻して一つ以上の開口
部を形成してから、その基板の上面に選択的な成長工程
によるシリコンエピタキシャル層を所定の厚さで形成し
たり、第１導電形の半導体基板内に素子分離のための第
１トレンチを形成した後に、この第１トレンチの間に第
１トレンチより浅い深さの第２トレンチを一つ以上形成
したりして、チャネル領域が凹凸部をもつようにしたこ
とを特徴とする。
するために本発明は、第１導電形の半導体基板上に酸化
膜からなる絶縁膜を形成した後に、その絶縁膜の所定領
域を基板の表面が露出するまで食刻して一つ以上の開口
部を形成してから、その基板の上面に選択的な成長工程
によるシリコンエピタキシャル層を所定の厚さで形成し
たり、第１導電形の半導体基板内に素子分離のための第
１トレンチを形成した後に、この第１トレンチの間に第
１トレンチより浅い深さの第２トレンチを一つ以上形成
したりして、チャネル領域が凹凸部をもつようにしたこ
とを特徴とする。
【０００７】
【作用】このような構成とすることで本発明では、チャ
ネル領域の幅方向の表面積すなわち有効チャネル領域が
増大し、その結果、トランジスタが占める面積の増加な
しにチャネル幅を増加させることができ、トランジスタ
の電流駆動能力を増大させることが可能となる。
ネル領域の幅方向の表面積すなわち有効チャネル領域が
増大し、その結果、トランジスタが占める面積の増加な
しにチャネル幅を増加させることができ、トランジスタ
の電流駆動能力を増大させることが可能となる。
【０００８】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明の第１実施例によるＭＯＳトラ
ンジスタのレイアウト図である。本発明の第１実施例に
おいては一つのトランジスタ用の制限された面積内に４
個の開口部を形成する場合を説明する。
説明する。図１は本発明の第１実施例によるＭＯＳトラ
ンジスタのレイアウト図である。本発明の第１実施例に
おいては一つのトランジスタ用の制限された面積内に４
個の開口部を形成する場合を説明する。
【０００９】図１には、素子間分離領域２で囲まれてい
る素子領域６内に第１方向に平行に配列され、その第１
方向に垂直の第２方向に伸張された一つ以上の開口部４
と、第１方向に伸張されたゲート８と、ゲート８に平行
する金属配線１０と、素子領域６と金属配線１０を電気
的に接続するための接続領域１２とを図示している。
る素子領域６内に第１方向に平行に配列され、その第１
方向に垂直の第２方向に伸張された一つ以上の開口部４
と、第１方向に伸張されたゲート８と、ゲート８に平行
する金属配線１０と、素子領域６と金属配線１０を電気
的に接続するための接続領域１２とを図示している。
【００１０】図中の隣接する４個の接続領域１２が金属
配線１０によって接続されることによって、図１のＭＯ
Ｓトランジスタは一つのＭＯＳトランジスタとして動作
する。ここで、第１方向はＭＯＳトランジスタのチャネ
ル幅の方向であり、第２方向はチャネル長の方向である
。
配線１０によって接続されることによって、図１のＭＯ
Ｓトランジスタは一つのＭＯＳトランジスタとして動作
する。ここで、第１方向はＭＯＳトランジスタのチャネ
ル幅の方向であり、第２方向はチャネル長の方向である
。
【００１１】図２は、図１のＡ−Ａ′線から見た端面図
であって、ＭＯＳトランジスタのチャネル幅の方向であ
る第１方向の端面図である。図１と同じ名称に該当する
ものは同じ番号を使用している。
であって、ＭＯＳトランジスタのチャネル幅の方向であ
る第１方向の端面図である。図１と同じ名称に該当する
ものは同じ番号を使用している。
【００１２】図２、は第１導電形の半導体基板１４の上
面の所定領域に形成された酸化膜１５ａ、１５ｂと、酸
化膜１５ａと１５ｂの間の露出した基板１４の上面から
選択的に成長させたシリコンエピタキシャル層１６と、
シリコンエピタキシャル層１６の表面に形成されたゲー
ト絶縁膜１８およびゲート８とその上面の層間絶縁膜２
０とを図示している。ここで、シリコンエピタキシャル
層１６がトランジスタとして動作する素子領域である。 そして、酸化膜１５ａ、１５ｂの内、基板１４の両端に
形成された酸化膜１５ａは素子間分離酸化膜であり、そ
の間の酸化膜１５ｂは素子領域に凹凸を作るためにパタ
ーン形成された酸化膜である。
面の所定領域に形成された酸化膜１５ａ、１５ｂと、酸
化膜１５ａと１５ｂの間の露出した基板１４の上面から
選択的に成長させたシリコンエピタキシャル層１６と、
シリコンエピタキシャル層１６の表面に形成されたゲー
ト絶縁膜１８およびゲート８とその上面の層間絶縁膜２
０とを図示している。ここで、シリコンエピタキシャル
層１６がトランジスタとして動作する素子領域である。 そして、酸化膜１５ａ、１５ｂの内、基板１４の両端に
形成された酸化膜１５ａは素子間分離酸化膜であり、そ
の間の酸化膜１５ｂは素子領域に凹凸を作るためにパタ
ーン形成された酸化膜である。
【００１３】図３は図１のＢ−Ｂ′線から見た端面図で
あって、ＭＯＳトランジスタのチャネル長の方向である
第２方向の端面図である。図１と同じ名称に該当するも
のは同じ番号を使用している。
あって、ＭＯＳトランジスタのチャネル長の方向である
第２方向の端面図である。図１と同じ名称に該当するも
のは同じ番号を使用している。
【００１４】図３は、第１導電形の半導体基板１４の両
端に形成された酸化膜１５ａと、酸化膜１５ａの間のシ
リコンエピタキシャル層１６と、シリコンエピタキシャ
ル層１６内のチャネル領域によって所定距離離隔されて
形成されたソースおよびドレイン２２と、チャネル領域
の上面のゲート絶縁膜１８を中間層とするゲート８と、
ソースおよびドレイン２２と接続され、それ以外の領域
とは層間絶縁膜２０によって絶縁される金属配線１０と
を図示している。
端に形成された酸化膜１５ａと、酸化膜１５ａの間のシ
リコンエピタキシャル層１６と、シリコンエピタキシャ
ル層１６内のチャネル領域によって所定距離離隔されて
形成されたソースおよびドレイン２２と、チャネル領域
の上面のゲート絶縁膜１８を中間層とするゲート８と、
ソースおよびドレイン２２と接続され、それ以外の領域
とは層間絶縁膜２０によって絶縁される金属配線１０と
を図示している。
【００１５】図４〜図１１は図１の第１実施例の製造工
程図であって、図１乃至図３と同じ名称に該当するもの
は同じ番号を使用している。図４、図６、図８、図１０
は第１方向、即ちチャネル幅の方向の端面図を示し、図
５、図７、図９、図１１は第２方向、即ちチャネル長の
方向の端面図を示す。
程図であって、図１乃至図３と同じ名称に該当するもの
は同じ番号を使用している。図４、図６、図８、図１０
は第１方向、即ちチャネル幅の方向の端面図を示し、図
５、図７、図９、図１１は第２方向、即ちチャネル長の
方向の端面図を示す。
【００１６】まず、図４および図５で第１導電形の半導
体基板１４の上面に厚い酸化膜を形成する。その後に、
酸化膜の所定領域をパターン形成した後に基板１４の表
面が露出するまで食刻して、第１方向に直交して各々が
平行となるように配列され、第２方向に伸張された多数
個の開口部を形成する。ここで、基板１４の両端の広い
幅の酸化膜１５ａは素子間分離用として利用される。
体基板１４の上面に厚い酸化膜を形成する。その後に、
酸化膜の所定領域をパターン形成した後に基板１４の表
面が露出するまで食刻して、第１方向に直交して各々が
平行となるように配列され、第２方向に伸張された多数
個の開口部を形成する。ここで、基板１４の両端の広い
幅の酸化膜１５ａは素子間分離用として利用される。
【００１７】図６および図７で開口部によって露出した
基板１４の上面に選択的にシリコンエピタキシャル層１
６を形成する。このとき、シリコンエピタキシャル層１
６は絶縁膜１５ａ、１５ｂより厚くなるようにし、所望
の駆動電流の大きさに応じてその厚さは調節される。そ
して、シリコンエピタキシャル層１６はトランジスタの
ソース、ドレインおよびチャネル領域が形成される素子
領域として利用される。その後に、シリコンエピタキシ
ャル層１６の表面を酸化させてシリコン酸化膜からなる
ゲート絶縁膜１８を形成する。
基板１４の上面に選択的にシリコンエピタキシャル層１
６を形成する。このとき、シリコンエピタキシャル層１
６は絶縁膜１５ａ、１５ｂより厚くなるようにし、所望
の駆動電流の大きさに応じてその厚さは調節される。そ
して、シリコンエピタキシャル層１６はトランジスタの
ソース、ドレインおよびチャネル領域が形成される素子
領域として利用される。その後に、シリコンエピタキシ
ャル層１６の表面を酸化させてシリコン酸化膜からなる
ゲート絶縁膜１８を形成する。
【００１８】図８および図９で基板１４の全面に多結晶
シリコンを沈積させ、図１に図示のようにパターン形成
した後に光食刻工程を実施して第１方向に伸張されたゲ
ート８を形成する。その後に、ソースおよびドレインを
形成するために基板１４上部から第２導電形の不純物を
イオン注入する。
シリコンを沈積させ、図１に図示のようにパターン形成
した後に光食刻工程を実施して第１方向に伸張されたゲ
ート８を形成する。その後に、ソースおよびドレインを
形成するために基板１４上部から第２導電形の不純物を
イオン注入する。
【００１９】図１０および図１１で基板１４の全表面に
酸化膜からなる層間絶縁膜２０を形成する。このとき、
図８および図９の工程でイオン注入された不純物が拡散
されて図１１に図示のようにソースおよびドレイン２２
が形成される。その後、ソースおよびドレイン２２上部
の層間絶縁膜２０の所定領域に接続孔（コンタクトホー
ル）を形成してから金属配線１０を形成して工程を仕上
げる。
酸化膜からなる層間絶縁膜２０を形成する。このとき、
図８および図９の工程でイオン注入された不純物が拡散
されて図１１に図示のようにソースおよびドレイン２２
が形成される。その後、ソースおよびドレイン２２上部
の層間絶縁膜２０の所定領域に接続孔（コンタクトホー
ル）を形成してから金属配線１０を形成して工程を仕上
げる。
【００２０】図１２は本発明の第２実施例によるＭＯＳ
トランジスタのレイアウト図である。この第２実施例に
おいては一つのトランジスタ用の制限された面積内に４
個のトレンチを形成することによって基板表面に凹凸を
形成する場合を説明する。
トランジスタのレイアウト図である。この第２実施例に
おいては一つのトランジスタ用の制限された面積内に４
個のトレンチを形成することによって基板表面に凹凸を
形成する場合を説明する。
【００２１】図１２で、半導体基板３４の４端部に沿っ
て形成された素子分離領域である第１トレンチ２６と、
第１トレンチ２６で囲まれている素子領域の上部を横断
して第１方向に伸張されたゲート３８と、第１トレンチ
２６とゲート３８によって囲まれている領域で第１方向
に伸張された金属配線３０と、素子領域と金属配線３０
を電気的に接続するための接続領域３２とを図示してい
る。ここで、第１方向はＭＯＳトランジスタのチャネル
幅の方向であり、第２方向はチャネル長さの方向である
。
て形成された素子分離領域である第１トレンチ２６と、
第１トレンチ２６で囲まれている素子領域の上部を横断
して第１方向に伸張されたゲート３８と、第１トレンチ
２６とゲート３８によって囲まれている領域で第１方向
に伸張された金属配線３０と、素子領域と金属配線３０
を電気的に接続するための接続領域３２とを図示してい
る。ここで、第１方向はＭＯＳトランジスタのチャネル
幅の方向であり、第２方向はチャネル長さの方向である
。
【００２２】図１３は図１２のＣ−Ｃ′線から見た端面
図であって、ＭＯＳトランジスタのチャネル幅の方向で
ある第１方向の端面図である。図１２と同じ名称に該当
するものは同じ番号を使用している。
図であって、ＭＯＳトランジスタのチャネル幅の方向で
ある第１方向の端面図である。図１２と同じ名称に該当
するものは同じ番号を使用している。
【００２３】図１３は、第１導電形の半導体基板３４内
に相互に所定距離離隔されて第１深さで形成された第１
トレンチ２６と、第１トレンチ２６の間に第１深さより
浅い第２深さで形成された多数個の第２トレンチ２７と
、第２トレンチ２７によって凹凸が形成された基板３４
の表面に順次に積層されたゲート絶縁膜３６、ゲート３
８、層間絶縁膜４０とを図示している。図中、第１トレ
ンチ２６は素子間分離のためのものであり、第２トレン
チ２７は素子領域のチャネル幅の方向の表面積を増加さ
せるためのものである。
に相互に所定距離離隔されて第１深さで形成された第１
トレンチ２６と、第１トレンチ２６の間に第１深さより
浅い第２深さで形成された多数個の第２トレンチ２７と
、第２トレンチ２７によって凹凸が形成された基板３４
の表面に順次に積層されたゲート絶縁膜３６、ゲート３
８、層間絶縁膜４０とを図示している。図中、第１トレ
ンチ２６は素子間分離のためのものであり、第２トレン
チ２７は素子領域のチャネル幅の方向の表面積を増加さ
せるためのものである。
【００２４】図１４は図１２のＤ−Ｄ′線から見た端面
図であって、ＭＯＳトランジスタのチャネル長さの方向
である第２方向の端面図である。図１２と同じ名称に該
当するものは同じ番号を使用している。
図であって、ＭＯＳトランジスタのチャネル長さの方向
である第２方向の端面図である。図１２と同じ名称に該
当するものは同じ番号を使用している。
【００２５】図１４は、素子分離のための第１トレンチ
２６が形成された半導体基板３４内にチャネル領域によ
って所定距離離隔されて形成されたソースおよびドレイ
ン４２と、チャネル領域の上面のゲート絶縁膜３６を中
間層とするゲート３８と、ソースおよびドレイン４２と
接続され、それ以外の領域とは層間絶縁膜４０によって
絶縁される金属配線３０とを図示している。
２６が形成された半導体基板３４内にチャネル領域によ
って所定距離離隔されて形成されたソースおよびドレイ
ン４２と、チャネル領域の上面のゲート絶縁膜３６を中
間層とするゲート３８と、ソースおよびドレイン４２と
接続され、それ以外の領域とは層間絶縁膜４０によって
絶縁される金属配線３０とを図示している。
【００２６】図１５〜図２２は図１２の第２実施例の製
造工程図であって、図１２乃至図１４と同じ名称に該当
するものは同じ番号を使用している。図１５、図１７、
図１９、図２１は第１方向、即ちチャネル幅の方向の端
面図を示し、図１６、図１８、図２０、図２２は第２方
向、即ちチャネル長の方向の端面図を示す。
造工程図であって、図１２乃至図１４と同じ名称に該当
するものは同じ番号を使用している。図１５、図１７、
図１９、図２１は第１方向、即ちチャネル幅の方向の端
面図を示し、図１６、図１８、図２０、図２２は第２方
向、即ちチャネル長の方向の端面図を示す。
【００２７】図１５および図１６で第１導電形の半導体
基板３４内に素子間分離のために第１トレンチ２６を第
１深さで形成する。この工程で素子間分離のための各種
の方法の中トレンチを実施する理由は、後述の工程で素
子領域に他のトレンチが形成されるためである。即ち、
素子領域間の電気的な絶縁のためには素子領域に形成さ
れるトレンチの深さより素子間分離のためのトレンチの
方が深いことが要求される。ところが、従来のＬＯＣＯ
Ｓ構造ではその厚さに限界があり、素子間分離領域とし
て厚さが不十分である。そこで、十分な素子間分離領域
の厚さがとれるトレンチによって素子間分離領域を形成
する。
基板３４内に素子間分離のために第１トレンチ２６を第
１深さで形成する。この工程で素子間分離のための各種
の方法の中トレンチを実施する理由は、後述の工程で素
子領域に他のトレンチが形成されるためである。即ち、
素子領域間の電気的な絶縁のためには素子領域に形成さ
れるトレンチの深さより素子間分離のためのトレンチの
方が深いことが要求される。ところが、従来のＬＯＣＯ
Ｓ構造ではその厚さに限界があり、素子間分離領域とし
て厚さが不十分である。そこで、十分な素子間分離領域
の厚さがとれるトレンチによって素子間分離領域を形成
する。
【００２８】その後に、図１７および図１８で第１トレ
ンチ２６の内部を絶縁物質で満した後に第１トレンチ２
６で囲まれている素子領域内に、第１方向に直交して各
々が平行となるように配列され、第２方向に伸張された
第２トレンチ２７を第２深さで形成する。勿論、第２深
さは第１深さより浅くなっている。
ンチ２６の内部を絶縁物質で満した後に第１トレンチ２
６で囲まれている素子領域内に、第１方向に直交して各
々が平行となるように配列され、第２方向に伸張された
第２トレンチ２７を第２深さで形成する。勿論、第２深
さは第１深さより浅くなっている。
【００２９】図１９および図２０で基板３４の全面に酸
化膜からなるゲート絶縁膜３６と多結晶シリコン層を順
次に形成する。その後に、図１２に図示のようにパター
ン形成した後に光食刻工程を実施して第１方向に伸張さ
れたゲート３８を形成する。そして、ソースおよびドレ
イン４２を形成するために基板３４の上部から第２導電
形の不純物をイオン注入する。
化膜からなるゲート絶縁膜３６と多結晶シリコン層を順
次に形成する。その後に、図１２に図示のようにパター
ン形成した後に光食刻工程を実施して第１方向に伸張さ
れたゲート３８を形成する。そして、ソースおよびドレ
イン４２を形成するために基板３４の上部から第２導電
形の不純物をイオン注入する。
【００３０】図２１および図２２で基板３４の全表面に
酸化膜からなる層間絶縁膜４０を形成する。このとき、
図１９および図２０の工程でイオン注入された不純物が
拡散されて図２２に図示のようにソースおよびドレイン
４２が形成される。その後、ソースおよびドレイン４２
の上面の所定領域に接続孔（コンタクトホール）を形成
してから、金属配線１０を形成して工程を仕上げる。
酸化膜からなる層間絶縁膜４０を形成する。このとき、
図１９および図２０の工程でイオン注入された不純物が
拡散されて図２２に図示のようにソースおよびドレイン
４２が形成される。その後、ソースおよびドレイン４２
の上面の所定領域に接続孔（コンタクトホール）を形成
してから、金属配線１０を形成して工程を仕上げる。
【００３１】上記の図面においては第２トレンチ２７を
梯形に形成したが、本発明の他の実施例においては第１
トレンチより浅いものであれば他の形態も可能であるこ
とを通常の知識をもつものなら容易に理解することがで
きる。
梯形に形成したが、本発明の他の実施例においては第１
トレンチより浅いものであれば他の形態も可能であるこ
とを通常の知識をもつものなら容易に理解することがで
きる。
【００３２】一方、図１乃至図１１に図示の本発明の第
１実施例においては、各々の接続領域を金属配線に連結
させることによって一つのＭＯＳトランジスタが４個の
開口部をもつようにした。しかし本発明の他の実施例に
おいては、接続領域に接続される金属配線を各々分離し
たり、所定個数だけ相互に連結させることによってトラ
ンジスタの個数を調整することができる。
１実施例においては、各々の接続領域を金属配線に連結
させることによって一つのＭＯＳトランジスタが４個の
開口部をもつようにした。しかし本発明の他の実施例に
おいては、接続領域に接続される金属配線を各々分離し
たり、所定個数だけ相互に連結させることによってトラ
ンジスタの個数を調整することができる。
【００３３】図２３〜図２５は従来技術および本発明に
よる素子の断面図である。図２３は従来技術によるＭＯ
Ｓトランジスタのチャネル幅の方向の断面図であって、
ＬＯＣＯＳ構造によるフィールド酸化膜４６が形成され
た半導体基板４４を図示している。図中のフィールド酸
化膜４６の間の間隔Ｗ１がチャネル幅である。
よる素子の断面図である。図２３は従来技術によるＭＯ
Ｓトランジスタのチャネル幅の方向の断面図であって、
ＬＯＣＯＳ構造によるフィールド酸化膜４６が形成され
た半導体基板４４を図示している。図中のフィールド酸
化膜４６の間の間隔Ｗ１がチャネル幅である。
【００３４】図２３から理解することができるように、
従来ではチャネル幅の方向に基板の表面が平坦であるの
で、基板の面積がそのままチャネル幅の限界として作用
する。即ち、実際動作時の有効チャネルの幅はレイアウ
ト図上のチャネル幅と一致する。
従来ではチャネル幅の方向に基板の表面が平坦であるの
で、基板の面積がそのままチャネル幅の限界として作用
する。即ち、実際動作時の有効チャネルの幅はレイアウ
ト図上のチャネル幅と一致する。
【００３５】図２４は本発明の第１実施例によるＭＯＳ
トランジスタのチャネル幅方向の断面図であって、図１
乃至図１１による実施例を簡単に示したものであり、第
１導電形の半導体基板１４上に選択的にシリコンエピタ
キシャル層１６を形成した場合を図示している。この場
合シリコンエピタキシャル層１６の屈曲された表面がチ
ャネルの幅として利用される。
トランジスタのチャネル幅方向の断面図であって、図１
乃至図１１による実施例を簡単に示したものであり、第
１導電形の半導体基板１４上に選択的にシリコンエピタ
キシャル層１６を形成した場合を図示している。この場
合シリコンエピタキシャル層１６の屈曲された表面がチ
ャネルの幅として利用される。
【００３６】要するに、素子間分離領域の間の素子領域
幅、換言するとレイアウト図上のチャネル幅はＷ１で従
来と同一であるが、実際動作時の有効チャネル幅Ｗ２は
次式のようになる。即ち、 Ｗ２ ＝４ａ＋８ｃ……（２） である。この（２）式で、Ｃ＝（ｂ／２）×（１／ＣＯ
Ｓ θ１ ）となるのは図より明らかである。一方、レ
イアウト図上のチャネル幅Ｗ１は次のように示すことが
できる。 Ｗ１＝４ａ＋４ｂ……（３） （２）式と（３）式の差を求めてみると、 ΔＷ＝Ｗ
２ −Ｗ１ ＝８ｃ−４ｂ
＝４｛（ｂ／ＣＯＳ θ１ ）−ｂ｝
＝４ｂ｛（１−ＣＯＳ
θ１ ）／ＣＯＳ θ１ ｝……（４）である。この
（４）式から（１−ＣＯＳ θ１ ）／ＣＯＳ θ１
は常に０より大きな値をもつので、θ１ を調節するこ
とによって駆動電流の大きさを調節できることを理解し
得る。
幅、換言するとレイアウト図上のチャネル幅はＷ１で従
来と同一であるが、実際動作時の有効チャネル幅Ｗ２は
次式のようになる。即ち、 Ｗ２ ＝４ａ＋８ｃ……（２） である。この（２）式で、Ｃ＝（ｂ／２）×（１／ＣＯ
Ｓ θ１ ）となるのは図より明らかである。一方、レ
イアウト図上のチャネル幅Ｗ１は次のように示すことが
できる。 Ｗ１＝４ａ＋４ｂ……（３） （２）式と（３）式の差を求めてみると、 ΔＷ＝Ｗ
２ −Ｗ１ ＝８ｃ−４ｂ
＝４｛（ｂ／ＣＯＳ θ１ ）−ｂ｝
＝４ｂ｛（１−ＣＯＳ
θ１ ）／ＣＯＳ θ１ ｝……（４）である。この
（４）式から（１−ＣＯＳ θ１ ）／ＣＯＳ θ１
は常に０より大きな値をもつので、θ１ を調節するこ
とによって駆動電流の大きさを調節できることを理解し
得る。
【００３７】図２５は本発明の第２実施例によるＭＯＳ
トランジスタのチャネル幅の方向の断面図であって、図
１２乃至図２２による実施例を簡単に示したものであり
、第１導電形の半導体基板３４内の素子領域にトレンチ
２７を形成することによってチャネル幅の方向に屈曲を
作った場合を図示している。
トランジスタのチャネル幅の方向の断面図であって、図
１２乃至図２２による実施例を簡単に示したものであり
、第１導電形の半導体基板３４内の素子領域にトレンチ
２７を形成することによってチャネル幅の方向に屈曲を
作った場合を図示している。
【００３８】この場合にも素子間分離領域の間の素子領
域幅、即ちレイアウト図上のチャネル幅はＷ１ で従来
と同一であるが、実際動作時の有効チャネル幅Ｗ３は次
のようになる。即ち、 Ｗ３ ＝８ｄ＋８ｅ……（５） である。（５）式でｅ＝ｆ／ＣＯＳ θ２ であること
は図より明らかである。一方、レイアウト図上のチャネ
ル幅Ｗ１ は次のように示すことができる。 Ｗ１ ＝８ｄ＋８ｆ……（６） （５）式と（６）式の差を求めてみると、 ΔＷ＝Ｗ
３ −Ｗ１ ＝８ｅ−８ｆ
＝８｛（ｆ／ＣＯＳ θ２ ）−ｆ｝
＝８ｆ｛（１−ＣＯＳ
θ２ ）／ＣＯＳ θ２ ｝……（７）となる。この
（７）式から、トレンチ２７形成時の基板表面とトレン
チの傾斜辺が成す角θ２ を調節することによって、駆
動電流の大きさを調節できることを理解し得る。尚、θ
２ を９０°とした場合、Ｗ３ ＝Ｗ１ ＋８ｇである
ので、ΔＷ＝８ｇになる。
域幅、即ちレイアウト図上のチャネル幅はＷ１ で従来
と同一であるが、実際動作時の有効チャネル幅Ｗ３は次
のようになる。即ち、 Ｗ３ ＝８ｄ＋８ｅ……（５） である。（５）式でｅ＝ｆ／ＣＯＳ θ２ であること
は図より明らかである。一方、レイアウト図上のチャネ
ル幅Ｗ１ は次のように示すことができる。 Ｗ１ ＝８ｄ＋８ｆ……（６） （５）式と（６）式の差を求めてみると、 ΔＷ＝Ｗ
３ −Ｗ１ ＝８ｅ−８ｆ
＝８｛（ｆ／ＣＯＳ θ２ ）−ｆ｝
＝８ｆ｛（１−ＣＯＳ
θ２ ）／ＣＯＳ θ２ ｝……（７）となる。この
（７）式から、トレンチ２７形成時の基板表面とトレン
チの傾斜辺が成す角θ２ を調節することによって、駆
動電流の大きさを調節できることを理解し得る。尚、θ
２ を９０°とした場合、Ｗ３ ＝Ｗ１ ＋８ｇである
ので、ΔＷ＝８ｇになる。
【００３９】
【発明の効果】上述のように本発明は、ＭＯＳトランジ
スタにおけるチャネル幅の方向に、基板に凹凸を形成す
ることによって、従来と同一なレイアウト面積のままで
チャネル幅を増加させることができ、駆動能力を増大で
きる効果がある。のみならず、屈曲の形態と個数を調節
することによって、所望の大きさの電流の駆動能力を容
易に得ることができる効果もある。
スタにおけるチャネル幅の方向に、基板に凹凸を形成す
ることによって、従来と同一なレイアウト面積のままで
チャネル幅を増加させることができ、駆動能力を増大で
きる効果がある。のみならず、屈曲の形態と個数を調節
することによって、所望の大きさの電流の駆動能力を容
易に得ることができる効果もある。
【図１】本発明の第１実施例を示す半導体基板上部から
見たレイアウト図である。
見たレイアウト図である。
【図２】図１の素子をＡ−Ａ′線から見た端面図である
。
。
【図３】図１の素子をＢ−Ｂ′線から見た端面図である
。
。
【図４】本発明の第１実施例による素子の素子分離用の
酸化膜の製造工程図である。
酸化膜の製造工程図である。
【図５】本発明の第１実施例による素子の素子分離用の
酸化膜の製造工程図である。
酸化膜の製造工程図である。
【図６】本発明の第１実施例による素子のシリコンエピ
タキシャル層及びゲート絶縁膜の製造工程図である。
タキシャル層及びゲート絶縁膜の製造工程図である。
【図７】本発明の第１実施例による素子のシリコンエピ
タキシャル層及びゲート絶縁膜の製造工程図である。
タキシャル層及びゲート絶縁膜の製造工程図である。
【図８】本発明の第１実施例による素子のゲート形成及
び不純物のイオン注入の製造工程図である。
び不純物のイオン注入の製造工程図である。
【図９】本発明の第１実施例による素子のゲート形成及
び不純物のイオン注入の製造工程図である。
び不純物のイオン注入の製造工程図である。
【図１０】本発明の第１実施例による素子の層間絶縁膜
の製造工程図である。
の製造工程図である。
【図１１】本発明の第１実施例による素子の層間絶縁膜
の製造工程図である。
の製造工程図である。
【図１２】本発明の第２実施例を示す半導体基板上部か
ら見たレイアウト図である。
ら見たレイアウト図である。
【図１３】図１の素子をＣ−Ｃ′線から見た端面図であ
る。
る。
【図１４】図１の素子をＤ−Ｄ′線から見た端面図であ
る。
る。
【図１５】本発明の第２実施例による素子の素子間分離
用の第１トレンチの製造工程図である。
用の第１トレンチの製造工程図である。
【図１６】本発明の第２実施例による素子の素子間分離
用の第１トレンチの製造工程図である。
用の第１トレンチの製造工程図である。
【図１７】本発明の第２実施例による素子の第２トレン
チの製造工程図である。
チの製造工程図である。
【図１８】本発明の第２実施例による素子の第２トレン
チの製造工程図である。
チの製造工程図である。
【図１９】本発明の第２実施例による素子のゲート絶縁
膜及びゲートの形成そして不純物のイオン注入の製造工
程図である。
膜及びゲートの形成そして不純物のイオン注入の製造工
程図である。
【図２０】本発明の第２実施例による素子のゲート絶縁
膜及びゲートの形成そして不純物のイオン注入の製造工
程図である。
膜及びゲートの形成そして不純物のイオン注入の製造工
程図である。
【図２１】本発明の第２実施例による素子の層間絶縁膜
の製造工程図である。
の製造工程図である。
【図２２】本発明の第２実施例による素子の層間絶縁膜
の製造工程図である。
の製造工程図である。
【図２３】従来技術によるＬＯＣＯＳ構造をもった素子
の機能を説明するための断面概略図である。
の機能を説明するための断面概略図である。
【図２４】本発明の第１実施例による素子の機能を説明
するための断面概略図である。
するための断面概略図である。
【図２５】本発明の第２実施例による素子の機能を説明
するための断面概略図である。
するための断面概略図である。
８……ゲート
１４……半導体基板
１５ａ…酸化膜
１５ｂ…酸化膜
１６……シリコンエピタキシャル層
１８……ゲート絶縁膜
２０……層間絶縁膜
Claims (18)
- 【請求項１】 第１導電形の半導体基板と、基板の素
子領域内のチャネル領域によって相互に所定距離隔され
た拡散領域と、チャネル領域の上部で所定方向に伸張さ
れた導電層とを具備する絶縁ゲート形電界効果トランジ
スタにおいて、チャネル領域が所定方向に平行に配列さ
れた一つ以上の凹凸部を有することを特徴とする絶縁ゲ
ート形電界効果トランジスタ。 - 【請求項２】 絶縁ゲート形電界効果トランジスタに
おいて、第１導電形の半導体基板と、所定方向に平行に
配列された一つ以上の開口部を具備して基板上に形成さ
れた絶縁層と、この絶縁層の各開口部を満たし、かつ少
なくとも絶縁層より厚くされた半導体層と、その半導体
層の上部で所定方向に伸張された導電層と、その導電層
の下部に該当する領域を除外した半導体層に形成された
拡散領域とを具備したことを特徴とする絶縁ゲート形電
界効果トランジスタ。 - 【請求項３】 半導体層がシリコンエピタキシャル層
からなる請求項２記載の絶縁ゲート形電界効果トランジ
スタ。 - 【請求項４】 所定の拡散領域の上面に金属配線接続
のための接続孔を具備した請求項２記載の絶縁ゲート形
電界効果トランジスタ。 - 【請求項５】 絶縁ゲート形電界効果トランジスタに
おいて、第１導電形の半導体基板と、その基板に形成さ
れ、所定方向に平行に配列された一つ以上のトレンチと
、基板の全面に形成された絶縁膜と、その絶縁膜の上面
で所定方向に伸張された導電層と、その導電層の下部に
該当する領域を除外して基板に形成された拡散領域とを
具備したことを特徴とする絶縁ゲート形電界効果トラン
ジスタ。 - 【請求項６】 一つ以上のトレンチが形成された領域
を囲む素子分離用のトレンチをさらに具備した請求項５
記載の絶縁ゲート形電界効果トランジスタ。 - 【請求項７】 素子分離用のトレンチが、少なくとも
上記の平行に配列された一つ以上のトレンチより深くな
っている請求項６記載の絶縁ゲート形電界効果トランジ
スタ。 - 【請求項８】 絶縁ゲート形電界効果トランジスタの
製造方法において、第１導電形の半導体基板の上面に第
１絶縁膜を形成した後に、基板の表面が露出するまで第
１絶縁膜の所定領域を選択的に食刻して、所定方向に平
行に配列された一つ以上の開口部を形成する第１工程と
、その開口部によって露出した基板の上面に、少なくと
も第１絶縁膜より厚いシリコンエピタキシャル層を形成
する第２工程と、このシリコンエピタキシャル層の上面
に第２絶縁膜を形成する第３工程と、第２絶縁膜の上面
に第１導電層を形成した後にパターン形成して、開口部
の上部に所定方向に伸張されたゲートを形成する第４工
程と、基板の上部から第２導電形の不純物をイオン注入
する第５工程とが順次に行なわれることを特徴とする絶
縁ゲート形電界効果トランジスタの製造方法。 - 【請求項９】 第５工程の後、基板の全面に第３絶縁
膜を形成する第６工程と、所定の拡散領域の上面の第３
絶縁膜を食刻して接続孔を形成する第７工程と、基板の
上面に接続孔と接続する第２導電層を形成した後にパタ
ーン形成する第８工程とをさらに具備した請求項８記載
の絶縁ゲート形電界効果トランジスタの製造方法。 - 【請求項１０】 第１、第２、第３絶縁膜が酸化膜で
ある請求項８記載の絶縁ゲート形電界効果トランジスタ
の製造方法。 - 【請求項１１】 第２絶縁膜がシリコンエピタキシャ
ル層を酸化させることによるものである請求項１０記載
の絶縁ゲート形電界効果トランジスタの製造方法。 - 【請求項１２】 シリコンエピタキシャル層の厚さを
調節することによってＭＯＳトランジスタのチャネル幅
を調節するようにした請求項８記載の絶縁ゲート形電界
効果トランジスタの製造方法。 - 【請求項１３】 絶縁ゲート形電界効果トランジスタ
の製造方法において、第１導電形の半導体基板内に素子
領域を囲む第１深さの第１トレンチを形成した後に、そ
の第１トレンチの内部を絶縁物質で満す第１工程と、素
子領域に、所定方向に平行に配列された一つ以上の第２
トレンチを第２深さで形成する第２工程と、基板の上面
に第１絶縁膜を形成する第３工程と、この第１絶縁膜の
上面に第１導電層を形成した後にパターン形成して第１
および第２トレンチ上部で所定方向に伸張されたゲート
を形成する第４工程と、基板の上部から第２導電形の不
純物をイオン注入する第５工程とが順次に行なわれるこ
とを特徴とする絶縁ゲート形電界効果トランジスタの製
造方法。 - 【請求項１４】 第５工程後に、基板の全面に第２絶
縁膜を形成する第６工程と、第２絶縁膜の所定領域を食
刻して接続孔を形成する第７工程と、基板の上面にその
接続孔と接続する第２導電層を形成した後にパターン形
成する第８工程とをさらに具備した請求項１３記載の絶
縁ゲート形電界効果トランジスタの製造方法。 - 【請求項１５】 第１および第２絶縁膜が酸化膜であ
る請求項１４記載の絶縁ゲート形電界効果トランジスタ
の製造方法。 - 【請求項１６】 第１導電層が多結晶シリコンである
請求項１３記載の絶縁ゲート形電界効果トランジスタの
製造方法。 - 【請求項１７】 第１深さが第２深さより深くなって
いる請求項１３記載の絶縁ゲート形電界効果トランジス
タの製造方法。 - 【請求項１８】 第２トレンチの形態と個数を調節す
ることによって絶縁ゲート形電界効果トランジスタの電
流駆動能力を調節するようにした請求項１３記載の絶縁
ゲート形電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910009066A KR920022546A (ko) | 1991-05-31 | 1991-05-31 | 모오스 트랜지스터의 구조 및 그 제조방법 |
| KR9066/1991 | 1991-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368180A true JPH04368180A (ja) | 1992-12-21 |
Family
ID=19315297
Family Applications (1)
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