JP2007266392A - ３次元形状を有する半導体部材を加工する方法およびこの方法を用いて形成されたトランジスタ - Google Patents

３次元形状を有する半導体部材を加工する方法およびこの方法を用いて形成されたトランジスタ Download PDF

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Abstract

【課題】３次元形状を有する半導体部材を可及的に安価に加工することを可能にする。
【解決手段】突起部を有する半導体部材上にプラトー部を形成する工程と、上記プラトー部に、自己組織化材料またはその溶液を選択的に塗布し、自己組織化材料膜を形成する工程と、上記自己組織化材料膜に潜像を自己組織的に作成する工程と、上記潜像をエッチングによって現像し自己組織化材料膜のパターンを形成する工程と、前記パターンをマスクとして前記半導体部材を加工する工程と、を備えている。
【選択図】図１

Description

本発明は、３次元形状を有する半導体部材を加工する方法およびこの方法を用いて形成されたトランジスタに関する。
従来、ロジックやメモリ等の半導体部品の製造においては、シリコンなどの平面基板上に、酸化や堆積によって所望の層を形成しながら、レジストと露光装置、エッチングやドーピングを用いてそれらを所望な形状（電極や配線）へとパターンを形成する、いわゆる半導体リソグラフィーによる手法が用いられてきている。それら半導体部品の基本的な構成単位には多くはトランジスタが用いられており、上記手法を用いて、ソース、ゲート、ドレインの３電極と付随回路を形成することが基本的なものとなっている。
一方、超ＬＳＩに代表されるように、その高速化、高密度化要求に答えるために、トランジスタに要求される寸法は微細化につれて、その加工のための光源は短波長化の一途をたどっている。例えば、ハロゲン系のガスレーザーを用いたリソグラフィーやＥＵＶ領域の光を用いて、およそ数十ｎｍ程度までの加工寸法の微細化が達成されている。しかしながら、これらの光源の短波長化や、各プロセスにおける加工寸法の微細化は、プロセスコストや装置コストを増大させ、「加工できても、商品としてのコストが非常に高く」なる可能性が強まっている。特に露光装置が、反射光学系や、電子線などの真空装置が必要となる、加工寸法３０ｎｍあたりからは、製造コストは対数的に増大するものと予想されている。そのため、これまでの２次元的なデバイス構造を３次元化し、デバイスの高密度化を達成しようとする動きがある（例えば、非特許文献１参照）。ただしこれらのデバイスの作成は基本的に平面リソグラフィーの積み重ねによって行っているため、コスト的メリットは少なく、また３次元的構造の加工は極めて難しかった。
一方、従来のリソグラフィー工程に代わる簡便なパターン形成方法として、ブロックコポリマーやグラフトコポリマーなど、自己組織的に形成されるミクロ相分離膜を用いる方法が知られている。（例えば、非特許文献２参照）。この方法においては、まず、基板上にミクロ相分離膜を形成し、ミクロ相分離構造の特定の相を選択的に除去して多孔質膜を形成する。得られた多孔質膜をエッチングマスクとして用いてミクロ相分離構造を基板に転写する。これよって、微細なパターンが形成される。こうしたパターン形成方法は、簡便で低コストで、かつ数十ｎｍ程度の微細なパターンを形成することができる。
しかしながら、この方法でトランジスタ電極などの所望の形状を形成することは難しい。なぜならば、発生するパターンは、通常、ドットやライン状のパターンは形成可能ではあるが、基板上の位置制御が難しいからである。そこで、これらのパターンの位置を制御する手法として、自己組織的に発生するパターンのまわりに、パターンを整列させるためのガイドとなるような溝を形成し、それらのパターンを配列させる手法が考案されている（例えば、特許文献１参照）。ただし、これらの手法を用いた場合、基本的に配列のガイドとなるパターンは平面リソグラフィーやナノインプリント法によって形成されるため、基本的には平面状の加工にしか適用できない。このため、同様に凹凸などの３次元形状を有する半導体の加工は困難であった。
一方、近年、ＭＥＭＳ(Micro Electro Mechanical Systems)マルチプローブメモリ媒体が注目されている。その一例として、ＩＢＭ社が開発した“Millipede”が知られている（例えば、非特許文献３参照）。これは有機ポリマー材料からなる媒体に熱的に記録するメモリであって、信号再生は記録の有無によって生じるカンチレバー抵抗器の抵抗変化を検出することによって行う。１チップに１０００本のカンチレバーを設置して、これらを同時にパラレル処理することが想定されている。チップは１バッチ作製される。記録密度においては既にＨＤＤのレベルを遥かに凌ぐ１．１４ Ｔｂｉｔｓ／ｉｎ２が実証されているが、転送速度が現行のＨＤＤと比較して１／１０程度以下と非常に遅いことが欠点である。
日経マイクロデバイス２００５年４月号ｎｏ．２３８、ｐｐ６０ Miri Park, Christopher Harrison, Paul M.Charkin,Ric hard, A.Register,Douglas H.Adamson, SCIENCE VOL.276 30/MAY 1997、p1401-1404 特開２００３−１５５３６５号公報 P.Vettiger, G.Cross, M.Despont, U.Drecher, U.During, B.Gotsmann, W.Haberle, W.M.A. Lantz, H.E.Rothuien, R.Stuzs and G.K.Binning,IEEE Trans. Nanotechnol. Vol.1, No.1 March 2002, p39-55
以上説明したように、従来の技術では、可及的に安価に３次元形状を有する半導体部材を形成または加工することは困難であった。
本発明は、上記事情を考慮してなされたものであって、３次元形状を有する半導体部材を可及的に安価に加工することのできる方法およびこの方法によって加工されたトランジスタを提供することを目的とする。
本発明の第１の態様による３次元形状を有する半導体部材を加工する方法は、突起部を有する半導体部材上にプラトー部を形成する工程と、前記プラトー部に、自己組織化材料またはその溶液を選択的に塗布し、自己組織化材料膜を形成する工程と、前記自己組織化材料膜に潜像を自己組織的に作成する工程と、前記潜像をエッチングによって現像し自己組織化材料膜のパターンを形成する工程と、前記パターンをマスクとして前記半導体部材を加工する工程と、を備えたことを特徴とする。
また、本発明の第２実施形態によるトランジスタは、上記方法を用いて前記プラトー部に形成されたソースおよびドレインを備えていることを特徴とする。
本発明によれば、３次元形状を有する半導体部材を可及的に安価に加工することができる。
本発明の実施形態を以下に図面を参照して説明する。
本発明の一実施形態による３次元形状を有する半導体部材の加工方法の手順を図１に示す。まず、本実施形態の加工方法は、基板上に形成された３次元形状を有する半導体部材上にプラトー部を形成する工程（ステップＳ１）と、プラトー部に自己組織化材料またはこの自己組織化材料を含む溶液を塗布し、自己組織化材料膜を形成する工程（ステップＳ２）と、自己組織化材料膜に１乃至１０個の潜像を形成する工程（ステップＳ３）と、上記潜像をエッチングによって現像し、開口部を有するパターンを上記自己組織化材料膜に形成する工程（ステップＳ４）と、上記パターンの開口部を利用して上記半導体部材を加工する工程（ステップＳ５）と、を備えている。
ここで、プラトー部とは、平坦性を有し、隣接する他の半導体部位からは平面的に独立する部位を示す。かかるプラトー部は実質的に塗布される材料を保持できる有限の広さを有する平面であれば、必ずしも基板面に対して平行である必要はなく、基板面を傾けることによって実質的にプラトー部とみなすことが可能であり、極端な場合、基板面に対して垂直であっても良い。かかるプラトー部は、引き続き塗布する自己組織化材料を塗布又は保持するのに十分たる平坦面が望ましいが、液体が滑り落ちない程度の凹凸形状が若干存在してもかまわない。好ましくは、極力平坦か、若干の凹構造が望ましい。
上記プラトー部は、塗布する自己組織化材料あるいはその溶液に対して、親和性を有し、液体を載せることができることが重要となる。そのためには、プラトー部と自己組織化材料あるいはその溶液との塗布時での接触角は、少なくとも３０度以下であることが望ましい。かかる接触角を調整するには、プラトー部の表面をプラズマ処理やＵＶ処理、過酸化水素と酸などの薬液による酸化、オゾン処理などで、表面を酸化させたりする手法を一般的に用いることができる。さらには、ごく薄い界面活性剤層を塗布したりしてこれを改善できる。さらには、自己組織化材料を塗布する溶媒を変えて親水性を変化させこれを調整することも可能である。
かかるプラトー部を形成するには、一般のリソグラフィー的な手法を用いることができる。ここで形成するプラトー部の典型的なサイズは、中に数ナノメーター〜数十ナノメーターのパターンを１乃至１０個程度を発生させ、これらの組み合わせによって同一プラトー上に電極を作成する観点から、２００ｎｍ〜２０ｎｍのサイズのものを好適に用いることができ、２００ｎｍ〜１００ｎｍのサイズのものはＫｒＦ露光、１００ｎｍ〜３０ｎｍのサイズのものはＡｒＦ露光、５０ｎｍ〜２０ｎｍのサイズのものはＥＵＶやＥＢ露光を用いたリソグラフィーなどを用いることができる。なかでも、本手法を用いて効果的なのは、露光機器コストの比較的安価なレーザー露光で加工できるサイズが望ましい。あるいは、半導体基板上にイオンをドープし、他の部分を塩基性のエッチング液で、溶解させると、ドープした場所を平坦面として、ピラミッド形状の３次元構造が形成されうる。これは、針先などの加工に好適に用いられる。
かかるプラトー部は、液体が保持されれば必ずしも構造体の先端部のみならず、３次元構造体の中間部における平坦な構造、もしくは壁面、構造の底面などいかなる部分であってもかまわない。
かかるプラトー部は極端な場合、基板面に対して垂直であるが、かかる場合は、通常の半導体リソグラフィーによって形成されたトレンチなどの形成方法を好適に使用できる。
かかる構造への自己組織化材料またはその塗布については、ディッピング法、ソフトプリント法、転写スタンプ法、インクジェット法、カンチレバーなどを用いた液滴の吸着転送法、蒸着法などが上げられる。特に３次元起伏形状が激しい基板に関してはディッピング法、２次元形状に若干の凹凸、傾斜部、壁面などの場合ソフトプリント法、転写スタンプ法などによる転写手法が好適に用いられる。
通常、γを表面張力とすると、例えば半径ｒ程度のプラトー部に付着した液体の表面張力は２πｒγで表される。一方、プラトー部をさかさまにしたとき、保持された液体にかかる重力（１／３）π（ｒ−ｈ）２（２ｒ−ｈ）ρｇであらわされる。ここで、ｈは液面の高さ、ρは液体の密度、ｇは重力加速度である。通常の有機物や水では、密度は０．７〜１．３であり、かつ溶液の一般的な表面張力は１５ｍＮ／ｍ〜７０ｍＮ／ｍ程度である。このため、プラトー部表面を濡らすことのできる液体（接触角９０度未満）を用いれば、１００ｎｍ〜１０ｎｍ程度のサイズの微細プラトー部に一旦液体が付着さえできれば、十分に保持されうる。ただしこの時、近傍に同様なプラトー部があると、液滴同士が結合し、所望な膜を形成できない。したがってディッピング法で塗布する場合は各プラトー部間の距離は極力離れている方が望ましく、より具体的には、プラトー部のサイズ以上の間隔があることが望ましい。また、微細なプラトー部であればあるほど、表面張力は小さなもの（例えばアルコール類など）を用い、さらには部分塗布することが望ましいものとなる。
上記部分塗布においては、上記液滴間の結合を防止するため、ソフトプリント法、転写スタンプ法、インクジェット法、カンチレバーなどを用いた液滴の転送法などが好適に用いられる。特に壁面に塗布する場合、ソフトプリント法が好適に用いられる。
ソフトプリント法とは、ジメチルシロキサンを重合させた、柔軟性のある転写媒体に、自己組織化材料を塗布して、目的とする基板面や、プラトー部に転写塗布する手法であり、特に表面の凹凸構造が激しい場合、好ましいものとなる。
かかる自己組織化材料またはその溶液において好適に用いられる溶液の粘度としては、ディッピング法やインクジェット法のように直接塗布を行う場合は０．１ｍＰａ・ｓ〜数ｍＰａ・ｓのものが望ましく、ソフトプリント法や転写スタンプ法など転写を用いる場合は数ｍＰａ・ｓ〜１００ｍＰａ・ｓのものが望ましい。但し、比較的粘度の高い溶液は、塗布後に、速乾性が高いと、形成される膜厚が不均一になる。そのため、比較的沸点の高い溶媒を用いてこれを塗布することによってより均一な膜を形成することができるので望ましいものとなる。
かかる自己組織化材料における塗布溶媒は、通常は沸点１００度以上、より好ましくは１５０度以上の沸点を有し、有る程度、乾燥までの時間を有するものが良い。なぜならば、乾燥までの時間が早すぎると膜質が均一にならず、乾燥までの時間が長すぎると特定部分の膜厚が不均一になる傾向があるからである。具体的にはかかる溶媒としては、例えばシクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトンなどのケトン系溶媒、メチルセロルブ、メチルセロソルブアセテート、エチルセロソルブアセテート、ブチルセロソルブアセテートなどのセロソルブ系溶媒、酢酸エチル、酢酸ブチル、酢酸イソアミル、γ−ブチロラクトンなどのエステル系溶媒、プロピレングリコールモノメチルエーテルアセテートなどのグリコール系溶媒、ジメチルスルホキシド、ヘキサメチルホスホリックトリアミドジメチルホルムアミド、Ｎ−メチルピロリドンなどの含窒素系溶媒や、溶解性向上のためこれらにジメチルスルホキシドジメチルホルムアルデヒド、Ｎ−メチルピロリジノン等を添加した混合溶媒を用いることができる。また、メチルプロピオン酸メチル等のプロピオン酸誘導体、乳酸エチル等の乳酸エステル類やＰＧＭＥＡ（プロピレングリコールモノエチルアセテート）等も、低毒性であり好ましく用いられ得る。なお、本実施形態において、このような溶媒は単独または２種以上を混合して用いることができ、さらにイソプロピルアルコール、エチルアルコール、メチルアルコール、ブチルアルコール、ｎ−ブチルアルコール、ｓ−ブチルアルコール、ｔ−ブチルアルコール、イソブチルアルコールなどの脂肪族アルコールや、トルエン、キシレンなどの芳香族溶媒が含有されていても構わない。
かかる溶媒中の自己組織化材料の濃度は、材料の溶解性などもあって一概に規定できないが、通常、例えば円形状のプラトー部に対して半球上の液もりが典型的に行われる。また、形成する膜の厚さは、発生するパターンサイズに応じてパターンサイズと同程度、少なくとも１／２程度の膜厚が要求される、したがって、例えばパターンサイズがプラトーの１／３程度の場合、溶液の濃度は２５％〜５０％程度で濃いほうが望ましく、さらにパターンサイズが小さく、プラトー部の面積が小さくなるにしたがって希薄な濃度に調整することが必要となる。一般的に、１００ｎｍ〜５０ｎｍ程度のプラトー部に光リソグラフィーで形成しにくい４０ｎｍ〜１０ｎｍのパターンを発生させる場合、溶液の濃度は少なくとも５％〜５０％、より好ましくは１０％〜４０％程度の範囲になる。
かかるプラトー部の周辺部は、上記塗布液に関して接触角が大きい状態であるもののほうが、隣接パターンやプラトー部への液体のまわりこみを抑えるため望ましい。かかる接触角は塗布時点での温度条件で、少なくとも基板面に対して６０度以上、より好ましくは９０度以上であることが望ましい。このような表面を達成するためには、よい撥油性のフッ素系の界面活性剤などでプラトー部をコートすることが望ましい。
かかるプラトー部を作成するのに際し、プラトー部は必ずしも半導体基板と同質のものである必要はなく、Ｓｉ酸化膜や窒化膜、他のＧａ、Ｔａ、Ｔｉ、Ａｌ、ＡｌＳｉ、ＳｉＣ，Ｃｕ、Ａｕ、Ａｇ他のメタル化やその酸化物、窒化物、合金材料で形成されていても良く、さらにはプラトー部を感光性材料のような有機物で形成しても良い。かかる有機物の台座はさらに表面にシリコンやＳＯＧのような薄膜を塗布し、その上面をプラトー部として自己組織化でパターンを形成し、上層のパターンを順次下層に転写していくいわゆる「多層プロセス」を実施してもかまわない。
次に、上記プラトー部の形状についてより詳細に述べる。
プラトー部の形状は、一般に、円形、楕円形、長方形、正方形、三角形、ひし形、などの形状が列挙される。かかる形状のうち、プラトー部の形状に沿って自己組織化材料が塗布され、その端部を参照にして配列パターンが形成されうる。他の配線とのアライメントを考慮すると、円状の形状よりも、配列の方向が制御できる楕円や長方形などが望ましい。
一方、例えばドットなどの円形形状自己組織化パターンは、通常は三角格子状に配列しやすいため、プラトー部の形状は三角形やひし形の形状であることが、自己組織化パターンの精度を向上させるうえでより好ましいものとなる。また、シリンダー状の自己組織化パターンは、プラトーのパターンの対称性が良いと、周辺形状に添って同心形状を形成しやすい。また、プラトー部の長辺が長いと直線状のパターンを形成することが可能である。この時の長辺と短辺の比は少なくとも３以上が望ましい。
かかるプラトー部における、自己組織化材料の発生するパターンの数は、その後の電極形成にあわせて、１乃至１０程度のパターンを発生する。プラトー部に１個のトランジスタを形成する場合、必要なパターン数は数個であるため、発生するパターンの数は１乃至４個である。
このような形状と形成されるパターンの例を、図２乃至図５に例示する。図２（ａ）乃至図２（ｆ）は円形のプラトー部に形成されるパターン（斜線で示す）の例を示し、図３（ａ）乃至図３（ｆ）は三角形のプラトー部に形成されるパターン（斜線で示す）の例を示し、図４（ａ）乃至図４（ｅ）は四角形（菱形）のプラトー部に形成されるパターン（斜線で示す）の例を示し、図５（ａ）乃至図５（ｄ）は四角形（長方形）のプラトー部に形成されるパターン（斜線で示す）の例を示す。
かかる形状の中でも、図４（ａ）乃至図４（ｅ）に示す菱形形状のプラトー部がゲートのアライメントも含めて最も形成が簡単である。かかるパターンサイズは、所望の回路線幅に応じて一概に決められないが、通常、数ｎｍ〜５０ｎｍ程度である。後述のようにこれらのパターン幅は、ブロックコポリマーの分子量によって規定される。
かかるプラトー部の形状加工に関しては、先ほど述べたように通常のリソグラフィー手法であるエッチングを用いたり、ドーピングとウエットエッチを用いて形成することが可能なほか、ＣＭＰのような球状シリカと界面活性剤を用いた平坦研磨などを組み合わせて用いることができる。カンチレバーの場合、針先を研磨基板上に走査して、平坦化するようなことも可能である。
次に自己組織化材料について述べる。
本実施形態に用いることのできる自己組織化に関して、ブロックコポリマーやグラフトコポリマーにおけるミクロ相分離を用いたパターンや、コアセルベーション法、エマルジョンテンプレーティング法などによって形成された微細パターンを用いる手法、特定の均一なサイズを有するナノ粒子の配列など、さまざまな手法を用いることができる。ただし、ここでは発生するパターンの数を厳密に規定する必要があるため、特定の分子量を有するブロックコポリマーを使用することが望ましい。
ブロックコポリマーとは、複数のポリマー鎖を部分構成成分（ブロック）とするコポリマーをさす。部分構成成分たるポリマー鎖は多くの場合ホモポリマーである。ブロックコポリマーの代表例は、直鎖型の分子鎖形態をとっているもので、繰り返し単位Ａを有するＡポリマー鎖と繰り返し単位Ｂを有するＢポリマー鎖とが末端同士で化学的に結合した、−（ＡＡ・・ＡＡ）−（ＢＢ・・ＢＢ）−という構造を有するＡ−Ｂ型ジブロックコポリマーである。また、３種類以上のポリマー鎖が結合したブロックコポリマーでもよい。トリブロックコポリマーの場合、Ａ−Ｂ−Ａ型、Ｂ−Ａ−Ｂ型、またはＡ−Ｂ−Ｃ型のいずれでもよい。あるいは、ブロックコポリマーはスター型の分子鎖形態をとっていてもよい。スター型の分子鎖形態としては、例えば、ブロックコポリマー鎖が中心から放射状に延びたもの、および中心からそれぞれ異なるポリマー鎖が延びたものなどが挙げられる。ブロックが４つ以上の（Ａ−Ｂ）ｎ型または（Ａ−Ｂ−Ａ）ｎ型などのブロックコポリマーを用いることもできる。ブロックコポリマー中には、ランダムコポリマーからなるポリマー鎖が含まれていてもよい。こうしたブロックコポリマーとしては、例えば、−（ＡＡ・・ＡＡ）−（ＢＣＢＢＢＣＢＣＢＣＢ・・ＣＢＢ）−のように少なくとも１つのブロックがランダムコポリマーからなるポリマー鎖であるブロックコポリマーや、さらには−（ＡＢＢＡＡ・・・ＡＡＢＡＢＢ）−（ＣＤＣＣＤＣＤＤ・・・ＤＤＣ）−のように、ランダムコポリマー同士のブロックコポリマーでも用いることができる。
一方、グラフトコポリマーは、あるポリマーの主鎖に他のポリマー鎖が側鎖として結合した構造を有するものであり、数種類のポリマーを側鎖にぶら下げることができる。また、Ａ−Ｂ型、Ａ−Ｂ−Ａ型、またはＢ−Ａ−Ｂ型などのブロックコポリマーに側鎖としてＣポリマー鎖が結合したようなブロックコポリマーとグラフトコポリマーとの組み合わせでもよい。
上述したようなブロックコポリマーあるいはグラフトコポリマーを用いることによって、海島構造、シリンダー構造、バイコンティニュアス構造、ラメラ構造、あるいは海島構造の海相がシリンダー構造になっているなど、いくつかの構造が階層的に組み合わされたミクロ相分離構造が形成される。さらには、例えばＦｒａｎｋ Ｂａｔｅｓら（フィジックス トゥデイ誌、１９９９年２月号、３２〜３８頁）が述べているような構造など様々な構造を取り得る。通常、基板上にドット状のパターンを形成できる海島構造、ライン状のパターンを形成できるシリンダー構造、あるいはラメラ構造が用いられる。こうしたパターンを形成可能であるとともに合成も容易なことから、本発明においてはジブロックコポリマーが最も好ましい。例えば特開２００１−１５１８３４号公報に例示されるジブロックコポリマーなどが好適に用いられる。
ミクロ相分離構造の形態は、ブロックあるいはグラフトコポリマーを構成する各ポリマー鎖からなる各相の体積比により決定される。体積比は、各ポリマー鎖の分子量を変化させることによって調整することができる。あるいは、各ポリマー鎖のホモポリマーを、ブロックあるいはグラフトポリマーに添加して、体積比を調整してもよい。ただし、ホモポリマーの添加量はブロックコポリマーあるいはグラフトコポリマーに対して５０重量％以下であることが好ましく、１０重量％以下であることがより好ましい。ホモポリマーを過剰に添加した場合には、ミクロ相分離構造が乱れて、規則的なパターンを形成するのが困難になるおそれがある。
ブロックコポリマーあるいはグラフトコポリマーの各ポリマー鎖の分子量は、次のようにして変化させることができる。まず、１０ｎｍ以下のドメインサイズとしたい相（ミクロドメイン）を構成するポリマー鎖の分子量を所望のドメインサイズになるよう調整する。その後、所望のミクロ相分離構造となるように、それ以外の相を構成するポリマー鎖の分子量を決定する。例えば、ポリマー鎖の分子量が約１万の場合にはドメインサイズが約１０ｎｍ程度となり、ポリマー鎖の分子量をさらに小さくすることによって、１０ｎｍ以下のドメインを形成することができる。
ミクロ相分離構造の形態は上述したように各相の体積比で決まり、各相の体積比は各ポリマー鎖の分子量比で調整することができる。例えばジブロックコポリマーの場合、二つのポリマー鎖の分子量の比率の目安は、ドット構造の場合には１：９程度であり、シリンダー構造の場合には２：８程度である。また、本願実施例ではでは使用していないがバイコンティニュアス構造の場合には４：６程度であり、ラメラ構造の場合には５：５程度である。ただし、各ポリマー鎖の溶解度パラメータの差の大きさによって、この比率は大きく変動することがある。一般には、後述する極性基が導入されたポリマー鎖の分子量を上述の比率よりも大きめにした方が良好な結果が得られることが多い。
より微細なパターンを形成するためには上述したようなブロックコポリマーあるいはグラフトコポリマー中の少なくとも１種のポリマー鎖には、カーボネート基、ラクトニル基、ニトリル基、ヒドロキシル基、酸性基および塩基性基等からから選択される極性基が導入されうる。酸性基としては、より具体的にはカルボキシル基、スルホキシル基、ホスホキシル基、シラノール基、およびフェノール性水酸基などが挙げられる。塩基性基としては、例えばアミノ基およびピリジル基などが挙げられる。こうした酸性基や塩基性基が導入されたポリマー鎖の例としては、酸性基が導入されたポリマー鎖としては、例えばポリアクリル酸、ポリメタクリル酸、ポリ（スチレンスルホン酸）、およびポリ（ヒドロキシスチレン）などが挙げられる。塩基性基が導入されたポリマー鎖としては、例えばポリ（２−ビニルピリジン）、およびポリ（４−ビニルピリジン）などが挙げられる。極性基や酸性基あるいは塩基性基のポリマー鎖に対する導入率は、１０％以上が好ましく、５０％以上が望ましい。酸性基あるいは塩基性基の導入率が小さすぎる場合には、塩を形成したところで、ポリマー鎖間の相互作用パラメータの差を大きくすることが困難となる。なお、逆に導入率があまり大きすぎると、塩を形成せずとも相互作用パラメータの差が大きくなりすぎ、塗布性などが悪化するおそれがある。このことを考慮すると、酸性基または塩基性基のポリマー鎖に対する導入率の上限は、２００％程度とすることが望まれる。ここで、導入率とは下式で表わされる。
導入率（％）＝（ポリマー鎖中の酸性基又は塩基性基の数）／（ポリマー鎖の重合度）×１００
酸性基または塩基性基を有するポリマー鎖は、他のポリマー鎖と組み合わされて、本実施形態で用いられるブロックコポリマーあるいはグラフトコポリマーが構成される。他のポリマー鎖は、塩が形成されたポリマー鎖との相互作用パラメータの差を大きくするために非極性で、構成モノマー単位の双極子モーメントが小さいことが望ましい。しかしながら、あまり双極子モーメントが小さく低極性の場合には、塩に変化する前の酸性基あるいは塩基性基を有するポリマー鎖との相互作用パラメータの差が大きくなりすぎる。それゆえ、溶媒への溶解性が低下して良好な薄膜を形成することが困難になる。これらを考慮すると、酸性や塩基性の側鎖を有するブロックコポリマーにおいては、かかる酸性、塩基性ポリマーと非イオン性の極性ポリマーであるポリメチルアクリレート、ポリメチルメタクリレートなどのポリアクリル酸エステル誘導体、ポリアクリロニトリルおよびポリメタクリロニトリルなどが共重合体として良好に用いられる。また、ポリビニルピリジン類と組み合わせるポリマー鎖としては、ポリスチレン誘導体も良好に用いることができる。
ブロックコポリマーあるいはグラフトコポリマーを構成する好ましいポリマー鎖の組み合わせとしては、例えば以下のようなものが挙げられる。
ポリアクリル酸誘導体ポリマーとポリアクリル酸エステル誘導体ポリマーとの組み合わせとしては、ポリアクリル酸＋ポリメチルメタクリレート、ポリメタクリル酸＋ポリメチルメタクリレート、ポリメタクリル酸＋ポリ（ヒドロキシエチルメタクリレート）、ポリメタクリル酸＋ポリ（フェニルメタクリレート）、およびポリメタクリル酸＋ポリ（ナフチルメタクリレート）が挙げられる。
ポリ（ヒドロキシスチレン）誘導体ポリマーとポリアクリル酸エステル誘導体ポリマーとの組み合わせとしては、例えば、ポリ（４−ヒドロキシスチレン）＋ポリメチルメタクリレートが挙げられる。
ポリ（ビニルピリジン）誘導体ポリマーとポリアクリル酸エステル誘導体ポリマーとの組み合わせとしては、ポリ（４−ビニルピリジン）＋ポリメチルメタクリレート、ポリ（２−ビニルピリジン）＋ポリメチルメタクリレートが挙げられる。
ポリ（ビニルピリジン）誘導体ポリマーとポリスチレン誘導体ポリマーとの組み合わせとしては、ポリ（４−ビニルピリジン）＋ポリスチレン、ポリ（４−ビニルピリジン）＋ポリ（α―メチルスチレン）が挙げられる。
Ａ−Ｂ−Ｃ型のトリブロックコポリマーのように３種類以上のポリマー鎖を含む場合には、その内の１つのポリマー鎖を含フッ素ポリマー鎖とすることが望まれる。含フッ素ポリマー鎖は、通常の炭素系ポリマー鎖やケイ素系ポリマー鎖と良好に相分離することができる。そこで、酸性基あるいは塩基性基を有するポリマー鎖と、非イオン性の極性の炭素系あるいはケイ素系ポリマー鎖と、含フッ素ポリマー鎖との３種のポリマー鎖を組み合わせたものが好ましい。含フッ素ポリマー鎖としては特に限定されないが、例えばフッ素化したアルキル基、アリール基、アラルキル基をエステル部に有するポリアクリルエステル誘導体、およびポリメタクリルエステル誘導体などが用いられる。より具体的には、２，２，２−トリフルオロエチルメタクリレート、２，２，３，３−トテラフルオロプロピルメタクリレート、２，２，３，３，３−ペンタフルオロプロピルメタクリレート、１，１，１，３，３，３−ヘキサフルオロイソプロピルメタクリレート、２，２，３，４，４，４−ヘキサフルオロブチルメタクリレート、および２，２，３，３，４，４，４−ヘプタフルオロブチルメタクリレートなどを重合したポリメタクリル酸エステル誘導体が挙げられる。
また、ポリマー鎖の少なくとも１種がランダムコポリマー鎖であるものとしては、例えば、メタクリル酸エステル、アクリロニトリル、ビニルカルバゾールなどとスチレンとのランダムコポリマー鎖を有するブロックコポリマーあるいはグラフトコポリマーなどが用いられる。こうしたコポリマーは、多くの場合リビングラジカル重合によって合成することができる。
かかるブロックコポリマーはミクロ相分離工程を経て、構造の濃淡で表される（潜像）パターンへと変換されうる。これらは、通常、ブロックコポリマーあるいはグラフトコポリマーを構成する各ポリマー鎖それぞれのガラス転移点温度よりも高い温度で、成形体を加熱処理することによって形成することができる。例えば、ポリスチレンまたはポリ（４−ビニルピリジン）とポリメチルメタクリレートとを含有するジブロックコポリマーの場合には、１２０℃〜１５０℃程度で０．１時間〜１０時間程度の加熱処理を施すことによって、ミクロ相分離構造が形成される。酸化などによるポリマー鎖の劣化を防止するために、窒素ガスやアルゴンガスなどの不活性ガス、あるいは水素ガスなどの還元性ガスの雰囲気下で加熱処理を行なうことが好ましい。
成形体中に可塑剤が添加されている場合には、ガラス転移点温度以下の温度で加熱処理を施してミクロ相分離させることもできる。可塑剤としては、例えば、Ｎ，Ｎ−ジメチルアセトアミド、Ｎ−メチルピロリジノン、ジメチルスルホキシド、トリグライム、キシレン、およびテトラソン等の高沸点溶媒を用いればそのまま残留するため使用できる。あるいは、長鎖アルキル基を有するエステル類、具体的には、芳香族エステルや脂肪酸エステルなどが用いられる。より具体的には、フタル酸エステル系可塑剤、例えばジメチルフタレート、ジブチルフタレート、ジ−２−エチルヘキシルフタレート、ジオクチルフタレート、ジイソノニルフタレートなど；トリメリット酸系可塑剤、例えばオクチルトリメリテートなど；ピロメリット酸系可塑剤、例えばオクチルピロメリテートなど；およびアジピン酸系可塑剤、例えばアジピン酸ジブトキシエチル、アジピン酸ジメトキシエチル、アジピン酸ジブチルジグリコール、およびアジピン酸ジアルキレングリコールなど、通常一般的に用いられる可塑剤を用いてもよい。また界面活性剤として知られる多くの化合物も可塑剤として働くものが多い。例えばパーフルオロカーボン骨格を有するエステル化合物のようなノニオン系界面活性剤などはその効果が著しい。熱処理時間を短縮できる点からも、可塑剤を添加することは有利である。
さらに、成形体中に酸化防止剤を添加することもでき、ここで使用し得る酸化防止剤としては、例えば、３，５−ジ−ｔｅｒｔ−ブチル−４−ヒドロキシトルエンなどのフェノール系酸化防止剤、リン系酸化防止剤、スルフィド誘導体などの硫黄系酸化防止剤、ビス（２，２，６，６−テトラメチルピペリジニル−４）セバケートなどのピペリジン系化合物に代表されるＨＡＬＳ（Hindered Amine Light Stabilizer）系酸化防止剤等が挙げられる。ミクロ相分離構造を乱すことなく効果を充分に得るためには、可塑剤や酸化防止剤などの添加剤の含有量は、ブロックあるいはグラフトコポリマーに対して０．１重量％〜２０重量％の範囲であることが好ましい。
場合によっては、加熱処理を施すことなく、室温で短時間放置することによってミクロ相分離構造を形成または変化させることも可能である。具体的には、ポリマー鎖のガラス転移点温度が室温以下の場合には、室温で０．１時間〜１０時間程度放置することによって、ブロックコポリマーまたはグラフトコポリマーのミクロ相分離構造が形成または変化する。かかる場合は加工によって、その構造が熱的に変形する可能性があるため、放射線などにより出来上がった構造を固定化する必要がある。
ミクロ相分離構造を形成する際に、ポリマーの成形体に力学的な外場を印加して、あるいは加熱処理する際に成形体中に温度勾配を形成するなどして、ミクロ相分離構造を特定方向に配向させることもできる。かかる手法は、ブロックコポリマーシリンダをライン状に配向させるのに好適に使用できる。
かかる自己組織化材料を用いた場合、後述のようにパターンの現像はひき続くドライエッチングによって達成される。この場合、エッチングガスはＣＦ４などのフルオロカーボン系ガス、酸素、窒素など用いることができるが、通常、形成されたパターンのエッチング比がとりやすいことから、酸素プラズマ系のガスが好適に用いられる。これらエッチングは、パターン形成を行うのに十分であって、さらに所望の電極幅になるまで、オーバーエッチするなど、細部の寸法コントロールにも使用されうる。
そのため、ブロックコポリマーは、ドライエッチング速度の比が、１．５倍以上程度と大きなポリマー鎖の組み合わせが好ましく、例えば芳香族系ポリマー鎖とアクリル樹脂系ポリマー鎖との組み合わせが挙げられる。より具体的には、ポリ（４−ビニルピリジン）とポリメチルメタクリレートのような、ポリ（ビニルピリジン）誘導体ポリマーとポリアクリル酸エステル誘導体ポリマーとの組み合わせや、ポリアクリル酸誘導体ポリマーとポリスチレン誘導体ポリマーとの組み合わせ、あるいはポリ（ヒドロキシスチレン）誘導体ポリマーとポリアクリル酸エステル誘導体ポリマーとの組み合わせが挙げられる。また、ポリジヘキシルシランなどのポリシラン類、ポリジメチルシロキサンなどのポリシロキサン類、ポリ（４−トリメチルシリルスチレン）、ポリ（４−ペンタメチルジシリルスチレン）などのシリル化ポリスチレン誘導体などの含ケイ素ポリマー鎖と非含ケイ素ポリマー鎖とを組み合わせた場合にも、ドライエッチング速度の差を大きくすることができる。特に、シリル化ポリスチレン誘導体ポリマーとポリ（ビニルピリジン）誘導体ポリマーとの組み合わせは、均質で非常に規則正しいミクロ相分離構造を形成しやすく、優れている。
こうしたブロックコポリマーあるいはグラフトコポリマーは、リビングアニオン重合、リビングカチオン重合、リビングラジカル重合、グループトランスファ（Group Transfer）重合などのリビング重合や、マクロマーを用いた重合、ポリマー側鎖を重合開始点としたグラフトコポリマーの重合など様々な方法を用いて合成することができる。
またさらに、現像工程に引き続いて基板等の下地の微細加工を行なう場合には、エッチングマスクとして用いられる膜は、下地に対してエッチング耐性を有することが要求される。例えば、下地としてのシリコン基板やガラス基板などをドライエッチングにより加工する場合には、エッチングマスクとして用いる膜と下地とのエッチング選択比は、２以上程度であることが好ましい。無電解めっきやスパッターのような成膜技術のような堆積技術と組み合わせて配線形成してもかまわない。
特定のポリマー鎖を選択的にエッチングして現像する方法は特に限定されず、公知の技術を用いることができる。例えば、ポリマー鎖をオゾン暴露や光照射、電子線照射などによって分解する方法、熱分解して除去する方法なども挙げることができる。
かかる手法によって形成されたパターンは、さらに下地に転写されるか、またはブロックコポリマーの自己組織パターンをマスクにして、所望の不純物を拡散せしめ、トランジスタ等の電極を作成することができる。かかる不純物としてはＢ（ホウ素）、Ｃ（炭素）、Ｐ（リン）、ＢＦ２、Ａｓ（ヒ素）、Ｉｎ（インジウム）、Ｓｂ（アンチモン）などがあげられる。これらのドーピングは、例えば日本真空技術 ＩＭＸシリーズなどで代表されるインプラ装置を用いて達成される。自己組織化ジブロックコポリマーのような薄膜で、これらのインプラに耐えるマスク材となりうるには、有機物がチャージアップしやすい条件でインプラを行うと、比較的選択比がとりやすい。さらに、ゲートにおけるコントラストを形成するために、多層化プロセスなどを用いてより短ゲート効果を押さえることも可能である。
ゲート電極は、カンチレバーが電荷感受型であれば、明示的にゲート極を形成しないでも先端が突出していればそれでかまわず、さらにはプラトー部にあらかじめｐ−Ｓｉ膜を形成したりしてゲート電極形成させたり、特開２００２−２４１５３２号公報に示されるような自己組織化膜を用い、形成されるパターンに選択的に金属を吸着せしめ、それらを核として、ＣＮＴ（カーボンナノチューブ）などを電極として成長させることも可能である。
本発明の実施形態を、実施例を参照して更に詳細に説明する。
（実施例１）
本発明の実施例１は、カンチレバー針先にトランジスタを形成する方法である。
（プラトー部の形成工程）
まず、図６（ａ）に示すようにシリコン基板２上に電子線用レジスト３を塗布する。続いて、図６（ｂ）に示すようにレジスト３に電子ビーム４を照射し、露光することにより長軸が５０ｎｍ〜１００ｎｍの楕円形状の開口５が例えば１００個（図面上では１個）、マトリクス上に配置されたレジストパターン３ａを作成する（図６（ｃ）参照）。その後、このレジストパターン３ａをマスクとして、ＦＩＢ(Focused Ion Beam)を用いて６０ｋｅＶのＰイオンを５×１０１４ｃｍ−２の面密度で照射し、シリコン基板２にＮ型半導体領域６を形成する。
次に、図７（ａ）に示すようにレジストパターン３ａを剥離し、その後、図７（ｂ）に示すように１１５℃に加熱されたヒドラジン一水溶液（Ｎ２Ｈ４・Ｈ２Ｏ）にシリコン基板２を８秒間浸漬し、引き上げる。この結果、図７（ｃ）に示すように、シリコン基板２の表面に半導体領域６を頂点とするピラミッド構造８が形成された。なお、図７（ｃ）はシリコン基板２のピラミッド構造８を拡大した斜視図を示す。このピラミッド構造８の頂面がプラトー部１０となる。このピラミッド構造８をカンチレバーの先端部として使用する。
次に、図８（ａ）に示すように基板２の表面にＡｕ（金）を蒸着してＡｕ膜１２を形成する。その後、図８（ｂ）、（ｃ）に示すように、スタンパー１４に形成されたパターンを、ソフトプリントリソグラフィーを用いて、ピラミッド構造８上にアルカンチオールのパターン１６を転写する。図８（ｃ）はパターン１６が転写された後のピラミッド構造８の拡大斜視図である。
次に、図９（ａ）、（ｂ）に示すように、パターン１６をマスクとしてＡｕ膜１２をパターニングし、Ａｕからなる配線１２ａをピラミッド構造８の頂面１０に延在するように形成した。配線１２ａに欠陥がある場合はＦＩＢを用いて整形した。その後、ピラミッド構造の頂面１０の楕円部分の余分なＡｕ膜も除去し、プラトー部１０を形成した。図９（ｂ）はプラトー部１０を形成した後のピラミッド構造８の拡大斜視図である。
次に、図１０（ａ）に示すように、分子量１０万のポリスチレン（ＰＳ）と、ポリメチルメタクリレート（ＰＭＭＡ）が９：１のジブロックコポリマーＡの１０％乳酸エチル溶液を注意深く、ピラミッド構造８のプラトー部１０に接触させて、静かに引き上げることにより、プラトー部１０にジブロックコポリマーＡの１０％乳酸エチル溶液の液適１８を残置させる。その後、プラトー部１０に液適１８が残置された基板を４５℃のオーブン中で乾燥することにより、図１０（ｂ）に示すようにプラトー部１０上にジブロックコポリマー膜１８ａを形成した。
（プラトー部の自己組織化工程）
次に、プラトー部１０上にポリマー膜１８ａが形成された基板２を窒素雰囲気中で、２１０℃、４時間のアニールを行い、ジブロックコポリマー膜１８ａのＰＳとＰＭＭＡの相分離を行った。これにより、図１１に示すように、プラトー部１０にはＰＳからなる相１８ａ１と、ＰＭＭＡからなる２つのドット（潜像）１８ａ２を有するパターンが自己組織的に形成される。なお、図１１はプラトー部１０の拡大斜視図である。
（プラトー部のエッチング工程とインプラ工程）
次に、図１２（ａ）に示すようにＯ２プラズマを用い、その流量が３０ｓｃｃｍ、圧力が１３．３Ｐａ（１００ｍＴｏｒｒ）、パワーが１００Ｗのエッチング条件でＲＩＥ(Reactive Ion Etching)法を用いてエッチングすることにより、ＰＭＭＡからなるドット（潜像）１８ａ２を完全に除去、すなわち潜像を現像し、そのドット跡に開口１８ａ３を形成した。続いて、図１２（ｂ）に示すように、ＲＩＥを用いてオーバーエッチングを行い、開口１８ａ３の径を大きくした。このとき、２つの開口１８ａ３の最短距離は数ｎｍであった。その後、図１２（ｃ）に示すように、イオンインプラ装置を用いてＢイオンを６０ＫｅＶ、１×１０１４ ｉｏｎｓ／ｃｍ２で照射し、プラトー部１０の開口１８ａ３に対応する領域にソース領域２０およびドレイン領域２１を形成する。
次に、図１３に示すように、Ｏ２のアッシャー洗浄を行うことによりポリマー膜１８ａをプラトー部１０から剥離した。すると、配線１２ａに接続されたソース領域２０とドレイン領域２１が形成されたプラトー部１０が得られる。
（プラトー部のマスク）
次に、図１４（ａ）に示すように、プラトー部１０に分子量４０万のＰＳとＰＭＭＡが１：９のジブロックコポリマーＢ（２０％シクロヘキサノン溶液）２２を塗布する。その後、前述したと同様に４５℃のオーブン中で乾燥することにより、図１４（ｂ）に示すようにプラトー部１０上にジブロックコポリマー膜２２ａを形成した。続いて、窒素雰囲気中で、２１０℃、４時間のアニールを行い、ブロックコポリマー膜２２ａのＰＳとＰＭＭＡの相分離を行った。すると、ＰＳからなる相とＰＭＭＡからなる１つのドット（潜像）を有するパターン（図示せず）が形成される。この潜像はプラトー部１０に形成されたソース領域２０とドレイン領域２１に跨って設けられる。その後、同様にＯ２プラズマを用い、その流量が３０ｓｃｃｍ、圧力が１３．３Ｐａ（１００ｍＴｏｒｒ）、パワーが１００Ｗのエッチング条件で上記パターンにＲＩＥを施すことにより、ＰＳからなる領域を完全に除去した。これにより、図１４（ｃ）に示すように、ＰＭＭＡからなるドット２２ａ１のみがプラトー部１０上に残置される。
（プラトー部の先端細化）
ＣＦ４ガスを用いその流量が１４ｓｃｃｍ、圧力が１．３Ｐａ（１０ｍＴｏｒｒ）、パワーが２００Ｗのエッチング条件で、ＰＭＭＡからなる上記ドット２２ａ１をマスクとしてピラミッド構造８にＲＩＥを施すことにより、プラトー部の径を１０ｎｍ程度までに小さくし、ピラミッド構造８ａを尖らせる（図１５参照）。
このようにして作成されたカンチレバーアレイをさらに所望の針形状に加工した後、電流測定を行った。すると、図１６に示すように、ゲート電極３２が形成された静電記録型メディア３０における信号をスキャンしたところ、信号の状態が、約２０％の電流変化となって現れ、その分解能は３ｎｍ程度であることがわかった。このことは、これらのカンチレバーアレイが、静電感知型のトランジスタとして機能し、数ｎｍの記録密度で信号を読み出せることが分かった。
以上説明したように本実施例によれば、価格の高い製造装置を用いることなく３次元形状を有する半導体部材を加工することが可能となり、安価な加工方法を得ることができる。
（実施例２）
なお、実施例１では、プラトー部１０の形状は楕円形であったが、三角形であってもよい。これを図１７（ａ）乃至図１９（ｃ）を参照して説明する。図１７（ａ）に示すように、Ａｕからなる配線（図示せず）が形成されたピラミッド構造８の三角形の形状のプラトー部１０にジブロックポリマーＡの溶液１８をディッピング塗布する（図１７（ｂ）参照）。なお、プラトー部１０の三角形の一辺の大きさは３０ｎｍであり、ジブロックポリマーＡの分子量は８万である。
次に、実施例１と同様に、乾燥させることにより、プラトー部１０上にジブロックポリマー膜１８ａを形成する（図１８（ａ）参照）。なお、図１８（ａ）はプラトー部の平面図を示す。続いて、実施例１と同様に、窒素雰囲気中でアニールを行うことにより、ジブロックポリマー膜１８ａのＰＳとＰＭＭＡの相分離を行う。すると、ＰＳからなる相と、ＰＭＭＡからなる３つのドット（潜像）を有するパターンが自己組織的に形成される。本実施例では、プラトー部１０に平面形状が三角形であるため、ドットは３個形成される。その後、ＲＩＥを行うことにより、ＰＭＭＡを除去すると、図１８（ｂ）に示すように、ＰＳからなる相１８ａ１にＰＭＭＡが除去された跡に形成される開口１８ａ３を有するパターンが形成される。そして、図１８（ｃ）に示すように、開口１８ａ３をオーバーエッチングし、開口間の距離を縮めておく。
次に、開口１８ａ３がオーバーエッチングされたパターンをマスクとして不純物、例えばＢイオンをプラトー部に注入し、ソース領域２０およびドレイン領域２１を形成する（図１９（ａ）参照）。続いて、ジブロックポリマー膜１８ａを除去すると、図１９（ｂ）に示すように、配線（図示しない）に接続されたソース領域２０とドレイン領域２１が形成されたプラトー部１０が得られる。その後、実施例１と同様に、プラトー部１０上にジブロックコポリマーＢを塗布し、乾燥させることにより、プラトー部１０上にジブロックコポリマー膜を形成する。なお、ジブロックポリマーＢの分子量は１６万である。続いて、実施例１と同様に、窒素雰囲気中でアニールを行うことにより、ジブロックコポリマー膜のＰＳとＰＭＭＡの相分離を行う。すると、実施例１と同様にＰＳからなる相と、ＰＭＭＡからなる１つのドット（潜像）を有するパターン（図示せず）が自己組織的に形成される。この潜像はプラトー部１０に形成されたソース領域２０と２つのドレイン領域２１に跨って形成される。続いて、ＰＳ相を完全に除去すると、図１９（ｃ）に示すように、プラトー部１０上にＰＭＭＡからなるドット２２ａ１のみが残置される。実施例１と同様にドット２２ａ１をマスクとしてＲＩＥを施すことにより、プラトー部１０の小さく、ピラミッド構造８の先端を尖らせる。
本実施例においては、ドレインが２個あるので、それぞれのドレインの双方の電流変化を検出するようにした。その結果、実施例１に比べて、電流変化が３５％上昇したカンチレバーを得ることができた。本実施例のカンチレバーも、静電感知型のトランジスタとして機能し、数ｎｍの記録密度で信号を読み出せることがわかった。
以上説明したように本実施例によれば、価格の高い製造装置を用いることなく３次元形状を有する半導体部材を加工することが可能となり、安価な加工方法を得ることができる。
（実施例３）
なお、実施例１では、プラトー部１０の形状は楕円形であったが、四角形であってもよい。これを図２０（ａ）乃至図２２（ｃ）を参照して説明する。図２０（ａ）に示すように、Ａｕからなる配線（図示せず）が形成されたピラミッド構造８の三角形の形状のプラトー部１０にジブロックポリマーＡの溶液１８をディッピング塗布する（図２０（ｂ）参照）。なお、プラトー部１０の四角形の一辺の大きさは２０ｎｍであり、実施例１と同様にジブロックポリマーＡの分子量は１０万である。
次に、実施例１と同様に、乾燥させることにより、プラトー部１０上にジブロックポリマー膜１８ａを形成する（図２１（ａ）参照）。なお、図２１（ａ）はプラトー部の平面図を示す。続いて、実施例１と同様に、窒素雰囲気中でアニールを行うことにより、ジブロックポリマー膜１８ａのＰＳとＰＭＭＡの相分離を行う。すると、ＰＳからなる相と、ＰＭＭＡからなる２つのドット（潜像）を有するパターンが自己組織的に形成される。本実施例では、プラトー部１０に平面形状が四角形であるため、ドットは２個形成される。その後、ＲＩＥを行うことにより、ＰＭＭＡを除去すると、図２１（ｂ）に示すように、ＰＳからなる相１８ａ１にＰＭＭＡが除去された跡に形成される開口１８ａ３を有するパターンが形成される。そして、図２１（ｃ）に示すように、開口１８ａ３をオーバーエッチングし、開口間の距離を縮めておく。
次に、開口１８ａ３がオーバーエッチングされたパターンをマスクとして不純物、例えばＢイオンをプラトー部に注入し、ソース領域２０およびドレイン領域２１を形成する（図２２（ａ）参照）。続いて、ジブロックポリマー膜１８ａを除去すると、図２２（ｂ）に示すように、配線（図示しない）に接続されたソース領域２０とドレイン領域２１が形成されたプラトー部１０が得られる。その後、実施例１と同様に、プラトー部１０上にジブロックコポリマーＢを塗布し、乾燥させることにより、プラトー部１０上にジブロックコポリマー膜を形成する。なお、実施例１と同様にジブロックポリマーＢの分子量は４０万である。続いて、実施例１と同様に、窒素雰囲気中でアニールを行うことにより、ジブロックコポリマー膜のＰＳとＰＭＭＡの相分離を行う。すると、実施例１と同様にＰＳからなる相と、ＰＭＭＡからなる１つのドット（潜像）を有するパターン（図示せず）が自己組織的に形成される。この潜像はプラトー部１０に形成されたソース領域２０とドレイン領域２１とに跨って形成される。続いて、ＰＳ相を完全に除去すると、図２２（ｃ）に示すように、プラトー部１０上にＰＭＭＡからなるドット２２ａ１のみが残置される。実施例１と同様にドット２２ａ１をマスクとしてＲＩＥを施すことにより、プラトー部１０の小さく、ピラミッド構造８の先端を尖らせる。このようにして実施例１と同様に先端にトランジスタを有する半導体チップを得ることができた。
実施例１と同様に、電流信号の測定を行ったところ、実施例１と同様の結果を得た。本実施例のカンチレバーも、静電感知型のトランジスタとして機能し、数ｎｍの記録密度で信号を読み出せることがわかった。
以上説明したように本実施例によれば、価格の高い製造装置を用いることなく３次元形状を有する半導体部材を加工することが可能となり、安価な加工方法を得ることができる。
（実施例４）
次に、本発明の実施例４による３次元トランジスタアレイの製造方法を説明する。
（壁面部の形成工程）
まず、図２３に示すように、シリコン基板３０上にアクリル系ＡｒＦレジスト（ＪＳＲ製）を塗布し、開口数（ＮＡ）が０．６５のＡｒＦステッパーを用いて、幅５０ｎｍのラインパターンをレジストに描画し、その後、レジストをオーバー現像してスリム化させ、２５ｎｍ幅、高さ１００ｎｍの孤立した２個のラインパターンを有するレジストパターン（図示せず）を得た。これらの２個のラインパターンのピッチは２００ｎｍであった。このレジストパターンをマスクとしてＣＦ４のエッチングガスを用いて異方的にエッチングすることにより、シリコン基板４０上に転写し、その後、上記レジストパターンを除去する。すると、幅２０ｎｍ、高さ８０ｎｍの孤立したシリコンからなるラインパターン４２が２００ｎｍのピッチで形成された基板４０が得られる（図２３参照）。
次に、図２４に示すように、基板４０の全面にレジストを塗布し、パターニングすることにより、パターン４２とは直交する方向に形成されたレジストパターン４４が得られる。続いて、図２５に示すように、Ａｌからなるメタル層４６ａとＳｉＯ２からなる絶縁層４６ｂとをＰＥＣＶＤ（正式名称をご教示下さい）で交互に成膜し、その後、ＣＭＰ(Chemical Mechanical Polishing)で平坦化する。
次に、図２６に示すように、リフトオフによって、中央のレジスト４４を除去することにより、し、メタル層４６ａと絶縁層４６ｂとが積層された層状の電極４６を上記ラインパターン４２の両側に形成した。
（自己組織化膜の塗布工程）
このラインパターン４２が埋め込まれるように、ジメチルシロキサンのトルエン溶液を塗布し、乾燥させることにより、ソフトプリントの逆スタンプ形状の鋳型（図示せず）を得た。この鋳型に、分子量が１０万で、ＰＭＭＡ：ＰＳの組成比が２：８であるシブロックコポリマーのシクロヘキサノン溶液を一旦塗布した後、圧力０．５Ｇｐａで上記ラインパターン４２上に転写し、約１０ｎｍ厚のシブロックコポリマー膜４８をラインパターンの露出している壁面に形成した（図２７、図２８参照）。このシブロックコポリマーは、シリンダー状に自己組織化する特性を有している。なお、図２８は、図２７の側面、すなわち矢印の示す方向からみた側面図である。
（自己組織化工程１）
次に、窒素雰囲気中で、２１０℃、４時間のアニールを行い、図２９に示すように、ジブロックコポリマー膜４８のＰＳからなる相４８ａとＰＭＭＡからなる相４８ｂの相分離を行い、相分離したパターンを形成した。なお、図２９も図２８と同様に側面図である。相分離したパターンは、ラインパターン４２の壁面に、基板４０の面に並行に配向し、ピッチが３０ｎｍであった。すなわち、本実施例においては、プラトー部はラインパターン４２の壁面であり、基板４０の面に垂直となっている。
（エッチング）
次に、図３０に示すようにＯ２プラズマを用い、流量が３０ｓｃｃｍ、圧力が６．５Ｐａ（５０ｍＴｏｒｒ）、パワーが１００ＷでＲＩＥすることにより、ＰＭＭＡからなる相４８ｂを完全に除去した。引き続き、ＣＦ４プラズマを用い、流量が３０ｓｃｃｍ、圧力が１３．３Ｐａ（１００ｍＴｏｒｒ）、パワーが１００ＷでＲＩＥすることにより、等方的にエッチングし、シリコンからなるパターン４２に、ＰＭＭＡからなる相４８ｂの跡に対応する位置に貫通した開口部４９を形成する。
（ゲート電極の作製）
次に、図３１に示すように、全面にレジスト５０を塗布し、このレジスト５０にゲート部の開口に相当する５０ｎｍのトレンチ５２を形成する。なお、トレンチ５２の幅（図３１上では横方向の長さ）は、図２４に示すレジストパターン４４の厚みよりも狭い。続いて、図２５で説明した同様に、メタル層５４ａと絶縁膜５４ｂとを交互に堆積し、ＣＭＰした後、レジスト５０をリフトオフしてゲート電極に接続された配線５４を作製した（図３２参照）。
（インプラとパッシベーション）
次に、図３３に示すように、開口４９を利用して全面にイオンインプラ装置を用いてＢイオンを６０ＫｅＶ、１ｘ１０１４ ｉｏｎｓ／ｃｍ２で照射し、ソースとドレインを形成した。最後に全面を軽く酸化して、ポリイミドでコーティングしトランジスタを形成した。図３２の左側がソースＳとなり、中央がゲートＧ、右側がドレインＤとなっている。
このようにして作成された、６個のトランジスタアレイの動作を確認したところ、特性のばらつきはあるもののいずれもオン−オフ比が１０３以上のトランジスタとして機能することが確認された。
本実施例も価格の高い製造装置を用いていないので、３次元形状を有する半導体部材を可及的に安価に加工することができる。
以上詳述したように、本発明の各実施例によれば、３次元的な凹凸構造を有する半導体や、センサーの針先のような先端部など、従来の光リソグラフィーで加工ができないような部位に、自己組織化によって微細なトランジスタ電極などの基本回路単位を形成することができる。
また、ＭＥＭＳメモリにおいてポリマーへの熱記録から、電荷に記録再生原理を変更し、その検出にＦＥＴセンサーを有するカンチレバーを作成すれば、より高速で高密度のＭＥＭＳプローブメモリが実現できると考えられるが、一度に千本もの針先にナノサイズのトランジスタを形成するには、従来のリソグラフィー手法では加工寸法が厳しく高コストで、かつ先端のために実質的に加工できない。ＭＥＭＳメモリにおいて一度に千本もの針先にナノサイズのトランジスタを形成するには、従来のリソグラフィー手法では実質的に加工できなかった。しかし、上記実施例の方法を用いれば、光リソグラフィーなどの手法を用いず、安価で、有効な製造方法を得ることができる。
本発明の一実施形態による３次元形状を有する半導体部材の加工方法の加工手順を示すフローチャート。 円形のプラトー部に形成される自己組織化パターンの例を示す図。 三角形のプラトー部に形成される自己組織化パターンの例を示す図。 菱型のプラトー部に形成される自己組織化パターンの例を示す図。 長方形のプラトー部に形成される自己組織化パターンの例を示す図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する断面図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が楕円形状のカンチレバー針先へのトランジスタの動作を説明する図。 プラトー部が三角形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が三角形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が三角形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が四角形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が四角形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 プラトー部が四角形状のカンチレバー針先へのトランジスタの形成方法を説明する図。 ３次元トランジスタアレイの形成方法を説明する斜視図。 ３次元トランジスタアレイの形成方法を説明する斜視図。 ３次元トランジスタアレイの形成方法を説明する斜視図。 ３次元トランジスタアレイの形成方法を説明する斜視図。 ３次元トランジスタアレイの形成方法を説明する斜視図。 ３次元トランジスタアレイの形成方法を説明する側面図。 ３次元トランジスタアレイの形成方法を説明する側面図。 ３次元トランジスタアレイの形成方法を説明する側面図。 ３次元トランジスタアレイの形成方法を説明する側面図。 ３次元トランジスタアレイの形成方法を説明する側面図。 ３次元トランジスタアレイの形成方法を説明する側面図。
符号の説明
２ シリコン基板
３ レジスト層
３ａ レジストパターン
４ 電子ビーム
５ 開口
６ Ｎ型半導体領域
８ ピラミッド構造
１０ プラトー部
１２ Ａｕ膜
１２ａ Ａｕ配線
１４ スタンパー
１６ アルカンチオールのパターン
１８ ジブロックコポリマーＡの溶液
１８ａ ジブロックコポリマー膜
１８ａ１ ＰＳ相
１８ａ２ ＰＭＭＡ相
１８ａ３ 開口
２０ ソース
２１ ドレイン
２２ ジブロックコポリマーＢ溶液
２２ａ ジブロックコポリマー膜
２２ａ１ ＰＭＭＡ相
３０ 静電記録型媒体
３２ ゲート

Claims (7)

  1. 突起部を有する半導体部材上にプラトー部を形成する工程と、
    前記プラトー部に、自己組織化材料またはその溶液を選択的に塗布し、自己組織化材料膜を形成する工程と、
    前記自己組織化材料膜に潜像を自己組織的に作成する工程と、
    前記潜像をエッチングによって現像し自己組織化材料膜のパターンを形成する工程と、
    前記パターンをマスクとして前記半導体部材を加工する工程と、
    を備えたことを特徴とする３次元形状を有する半導体部材を加工する方法。
  2. 前記プラトー部は前記突起部の頂面であることを特徴とする請求項１記載の３次元形状を有する半導体部材を加工する方法。
  3. 前記突起部は半導体基板上に形成されたものであり、前記プラトー部は前記突起部の側面であり、前記側面は前記基板の面に実質的に垂直であることを特徴とする請求項１記載の３次元形状を有する半導体部材を加工する方法。
  4. 前記自己組織化材料は、ディッピング法によって塗布されることを特徴とする請求項１または２記載の３次元形状を有する半導体部材を加工する方法。
  5. 前記自己組織化材料は、ソフトプリント法によって塗布されることを特徴とする請求項１または３記載の３次元形状を有する半導体部材を加工する方法。
  6. 前記プラトー部の周辺が、自己組織化材料またはその溶液に対して６０度以上の接触角を有する膜で被覆されており、かつ自己組織化材料がジブロックコポリマーまたはグラフトコポリマーであることを特徴とする請求項１乃至５のいずれかに記載の３次元形状を有する半導体部材を加工する方法。
  7. 請求項１乃至６のいずれかに記載の方法を用いて前記プラトー部に形成されたソースおよびドレインを備えているトランジスタ。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178428A (ja) * 2011-02-25 2012-09-13 Toshiba Corp パターンデータ生成装置、パターンデータ生成方法、及びパターン形成方法
KR20140101309A (ko) * 2013-02-08 2014-08-19 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 블록 코폴리머 조성물 및 그의 관련 방법
KR20140101306A (ko) * 2013-02-08 2014-08-19 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 블록 코폴리머 제제와 이와 관련한 방법
KR20140101310A (ko) * 2013-02-08 2014-08-19 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 자기조립 제어 코폴리머 조성물 및 관련 방법
US9384980B2 (en) 2014-07-01 2016-07-05 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04223340A (ja) * 1990-03-23 1992-08-13 Siliconix Inc 電界効果トランジスタの製造方法
JPH04368180A (ja) * 1991-05-31 1992-12-21 Samsung Electron Co Ltd 絶縁ゲート形電界効果トランジスタの構造およびその製造方法
JPH06333941A (ja) * 1993-05-19 1994-12-02 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JPH08227994A (ja) * 1994-12-20 1996-09-03 Toshiba Microelectron Corp 半導体装置の製造方法
JP2001151834A (ja) * 1999-06-07 2001-06-05 Toshiba Corp パターン形成材料、多孔質構造体の製造方法、パターン形成方法、電気化学セル、中空糸フィルター、多孔質カーボン構造体の製造方法、キャパシタの製造方法、および燃料電池の触媒層の製造方法
JP2001189466A (ja) * 1999-12-28 2001-07-10 Toshiba Corp スイッチング素子の製造方法、スイッチング素子及びスイッチング素子アレイ
JP2002241532A (ja) * 2001-02-16 2002-08-28 Toshiba Corp パターン形成方法
JP2003155365A (ja) * 2001-11-22 2003-05-27 Toshiba Corp 加工方法及び成形体
JP2003218383A (ja) * 2002-01-18 2003-07-31 Toshiba Corp 半導体発光素子及びその製造方法
JP2004260003A (ja) * 2003-02-26 2004-09-16 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04223340A (ja) * 1990-03-23 1992-08-13 Siliconix Inc 電界効果トランジスタの製造方法
JPH04368180A (ja) * 1991-05-31 1992-12-21 Samsung Electron Co Ltd 絶縁ゲート形電界効果トランジスタの構造およびその製造方法
JPH06333941A (ja) * 1993-05-19 1994-12-02 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JPH08227994A (ja) * 1994-12-20 1996-09-03 Toshiba Microelectron Corp 半導体装置の製造方法
JP2001151834A (ja) * 1999-06-07 2001-06-05 Toshiba Corp パターン形成材料、多孔質構造体の製造方法、パターン形成方法、電気化学セル、中空糸フィルター、多孔質カーボン構造体の製造方法、キャパシタの製造方法、および燃料電池の触媒層の製造方法
JP2001189466A (ja) * 1999-12-28 2001-07-10 Toshiba Corp スイッチング素子の製造方法、スイッチング素子及びスイッチング素子アレイ
JP2002241532A (ja) * 2001-02-16 2002-08-28 Toshiba Corp パターン形成方法
JP2003155365A (ja) * 2001-11-22 2003-05-27 Toshiba Corp 加工方法及び成形体
JP2003218383A (ja) * 2002-01-18 2003-07-31 Toshiba Corp 半導体発光素子及びその製造方法
JP2004260003A (ja) * 2003-02-26 2004-09-16 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178428A (ja) * 2011-02-25 2012-09-13 Toshiba Corp パターンデータ生成装置、パターンデータ生成方法、及びパターン形成方法
KR20140101309A (ko) * 2013-02-08 2014-08-19 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 블록 코폴리머 조성물 및 그의 관련 방법
KR20140101306A (ko) * 2013-02-08 2014-08-19 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 블록 코폴리머 제제와 이와 관련한 방법
KR20140101310A (ko) * 2013-02-08 2014-08-19 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 자기조립 제어 코폴리머 조성물 및 관련 방법
JP2014152332A (ja) * 2013-02-08 2014-08-25 Rohm & Haas Electronic Materials Llc 誘導自己組織化共重合組成物および関連方法
JP2014152331A (ja) * 2013-02-08 2014-08-25 Rohm & Haas Electronic Materials Llc ブロック共重合体配合物およびそれに関する方法
JP2014169436A (ja) * 2013-02-08 2014-09-18 Rohm & Haas Electronic Materials Llc ブロック共重合体組成物及びそれに関連する方法
KR102188296B1 (ko) * 2013-02-08 2020-12-08 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 자기조립 제어 코폴리머 조성물 및 관련 방법
KR102193316B1 (ko) 2013-02-08 2020-12-22 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 블록 코폴리머 제제와 이와 관련한 방법
KR102193322B1 (ko) 2013-02-08 2020-12-22 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 블록 코폴리머 조성물 및 그의 관련 방법
US9384980B2 (en) 2014-07-01 2016-07-05 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device

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