TWI502648B - 多閘極電晶體元件之製作方法 - Google Patents

Description

多閘極電晶體元件之製作方法

本發明有關於一種具有多閘極電晶體元件之製作方法，尤指一種具有昇高式源極/汲極(raised source/drain)之多閘極電晶體元件之製作方法。

當元件發展至65奈米技術世代後，使用傳統平面式的金氧半導體(metal-oxide-semiconductor，MOS)電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體(Fin Field effect transistor，FinFET)元件取代平面電晶體元件之解決途徑。

請參閱第1圖，第1圖係為一習知FinFET元件之立體示意圖。如第1圖所示，習知FinFET元件100係先利用蝕刻等方式圖案化一矽覆絕緣基板102表面之單晶矽層，以於矽覆絕緣基板102中形成一魚鰭狀的矽薄膜(圖未示)，並於矽薄膜上形成包覆部分矽薄膜的高介電常數(high-K)絕緣層104，而閘極106係包覆高介電常數絕緣層104與矽薄膜上，最後再藉由離子佈植製程與回火製程等步驟於未被閘極106包覆之魚鰭狀的矽薄膜中形成源極/汲極108。由於FinFET元件100的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性。此外，由於FinFET元件100的特殊結構，傳統隔離技術如淺溝隔離(shallow trench isolation)等係可省卻。更重要的是，由於FinFET元件100的立體結構增加了閘極106與魚鰭狀之矽基體的接觸面積，因此可增加閘極106對於通道區域的載子控制，從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering，DIBL)效應以及短通道效應(short channel effect)。此外，由於FinFET元件100中同樣長度的閘極106具有更大的通道寬度，因此可獲得加倍的汲極驅動電流。

然而，由於FinFET元件100的源極/汲極108仍然是利用離子佈植製作，因此無法避免地會對魚鰭狀之矽薄膜的晶格(lattice)造成損壞。雖然在後續回火製程時，可利用高溫修補離子佈植時造成的晶格損壞，但足夠修補晶格損壞的高溫會影響高介電常數絕緣層104的穩定性。換句話說，由於高介電常數絕緣層104的低熱預算(thermal budget)考量，會導致離子佈植時造成的晶格損壞無法獲得足夠的高溫修補。因此，目前仍需要可解決上述兩難的多閘極電晶體元件之製作方法。

因此，本發明之一目的係在於提供一避免離子佈植造成晶格損壞之多閘極電晶體元件之製作方法。

根據本發明所提供之申請專利範圍，係提供一種多閘極電晶體元件之製作方法，該方法首先提供一半導體基底，且該半導體基底上形成有一第一圖案化半導體層。接下來於該半導體基底上依序形成一閘極介電層與一閘極層，且該閘極介電層與該閘極層係覆蓋部分該第一圖案化半導體層。隨後移除部分該第一圖案化半導體層形成一第二圖案化半導體層，而在形成該第二圖案化半導體層後，係進行一選擇性磊晶成長(selective epitaxial growth，SEG)製程，於該第二圖案化半導體層表面形成一磊晶層。

根據本發明所提供之多閘極電晶體元件之製作方法，係於第二圖案化半導體層表面利用SEG製程形成包含具有導電型式之摻雜質的磊晶層，用以作為多閘極電晶體元件之昇高式源極/汲極。由於本發明所提供之多閘極電晶體元件之製作方法係利用SEG製程取代習知的離子佈植製程與回火製程，因此可避免離子佈植製程損壞第二圖案化半導體層的晶格，以及可避免回火製程等高熱預算製程對介電層造成的不良影響。此外，藉由形成於第二圖案化半導體層表面的磊晶層，可更有效率地提供應力(strain stress)予多閘極電晶體元件通道區，故可更提升通道區的載子遷移率，進而提升多閘極電晶體元件的效能。

請參閱第2圖至第7圖，第2圖至第7圖係本發明所提供之多閘極電晶體元件之製作方法之一第一較佳實施例之示意圖。如第2圖所示，本較佳實施例首先提供一半導體基底200，半導體基底200可包含一矽覆絕緣(silicon-on-insulator，SOI)基底。如熟習該技藝之人士所知，SOI基底由下而上可依序包含一矽基底202、一底部氧化(bottom oxide，BOX)層204、以及形成於底部氧化層204上的半導體層(圖未示)，如一具單晶結構的矽層。然而為了提供較好的散熱與接地效果，並有助於降低成本與抑制雜訊，本較佳實施例提供之半導體基底200係可包含一塊矽(bulk silicon)基底。

請繼續參閱第2圖。接下來於半導體基底200上形成一圖案化硬遮罩208，用以定義至少一多閘極電晶體元件之鰭片部分(fin)。隨後進行一蝕刻製程，用以移除半導體基底200的半導體層，而於半導體基底200上形成至少一第一圖案化半導體層206，第一圖案化半導體層206係如第2圖所示至少包含一多閘極電晶體元件之鰭片部分206a。鰭片部分206a具有一寬度d₁ 與一高度h₁ ，而寬度d₁ 與高度h₁ 具有一比例，該比例可為1：1~1：1.5。另外請參閱第3圖，第3圖為本發明之一變化型之示意圖。在此變化型中，第一圖案化半導體層206包含複數個鰭片部分206a與至少一連接墊(landing pad)部分206b。連接墊部分206b係如第3圖所示電性連接各鰭片部分206a前、後端的至少一端，並在後續完成多閘極電晶體元件之製作後，可於連接墊部分206b形成源極/汲極的接觸插塞。另外請重新參閱第2圖，當本較佳實施例應用於塊矽基板上時，第一圖案化半導體層206係形成於塊矽基板上，而第一圖案化半導體層206底部與半導體基板200接觸的部分，如第2圖中圓圈206c所圈示的部分則可選擇性形成一凹陷處(圖未示)，甚或於凹陷處形成一墊氧化層，以縮小第一圖案化半導體層206與塊矽基板接觸的面積，並藉以降低漏電流。

請參閱第4圖。接下來於半導體基底200上依序形成一介電層(圖未示)、一閘極形成層(圖未示)與一圖案化硬遮罩213。隨後圖案化上述介電層與閘極形成層，而於半導體基底200上形成覆蓋部分第一圖案化半導體層206的一閘極介電層210與一閘極層212。如第4圖所示，閘極介電層210與閘極層212之延伸方向係與鰭片部分206a之延伸方向垂直，且閘極介電層210與閘極層212係覆蓋部分鰭片部分206a的側壁。閘極介電層210可包含習知介電材料如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)等介電材料。而在本較佳實施例中，閘極介電層210更可包含高介電常數(high-K)材料，例如氧化鉿(HfO)、矽酸鉿(HfSiO)或、鋁、鋯、鑭等金屬的金屬氧化物或金屬矽酸鹽(metal silicates)等，但不限於此。另外，當本較佳實施例之閘極介電層210採用high-K材料時，本發明可與金屬閘極(metal gate)製程整合，以提供足以匹配high-K閘極介電層的控制電極。據此，閘極層212可配合金屬閘極的前閘極(gate-first)製程或後閘極(gate-last)製程採用不同的材料。舉例來說，當本較佳實施例與前閘極製程整合時，閘極層212係可包含金屬如鉭(Ta)、鈦(Ti)、釕(Ru)、鉬(Mo)、或上述金屬之合金、金屬氮化物如氮化鉭(TaN)、氮化鈦(TiN)、氮化鉬(MoN)等、金屬碳化物如碳化鉭(TaC)等。且該等金屬之選用係以所欲獲得的多閘極電晶體元件之導電形式為原則，即以滿足N型或P型電晶體所需功函數要求的金屬為選用原則，且閘極層212可為單層結構或複合層(multi-layered)結構。而當本較佳實施例與後閘極製程整合時，閘極層212係作為一虛置閘極(dummy gate)，其可包含半導體材料如多晶矽等。

請繼續參閱第4圖。在本較佳實施例中，由於第一圖案化半導體層206之頂部係由圖案化硬遮罩208覆蓋，因此無法形成通道區(channel region)。換句話說，本較佳實施例中電晶體的通道區係形成於僅有閘極層212與閘極介電層210覆蓋鰭片部分206a之處，即第一圖案化半導體層206之兩相對側壁之處，因此本較佳實施例所提供的多閘極電晶體元件係為一雙閘極(double-gate)電晶體元件。

請參閱第5圖。在完成閘極介電層210與閘極層212之製作後，本較佳實施例係可依需要利用斜角離子佈植等方式於第一圖案化半導體層206內形成一源極/汲極延伸區域(source/drain extension region) 214(示於第7圖)。而在形成源極/汲極延伸區域214之後，係於閘極層212與閘極介電層210之兩相對側壁形成側壁子215，側壁子215可以是單層結構或複合層結構。

請繼續參閱第5圖。接下來，利用合適的蝕刻方法移除部分第一圖案化半導體層206，而形成一第二圖案化半導體層216。值得注意的是，由於第一圖案化半導體層206的頂部仍由圖案化硬遮罩208所保護，因此僅有其側壁被移除。如第5圖所示，蝕刻後獲得的第二圖案化半導體層216之寬度d₂ 係小於圖案化硬遮罩208與第一圖案化半導體層206之寬度d₁ 。舉例來說，第二圖案化半導體層216之寬度d₂ 係比覆蓋於閘極介電層210與閘極層212下的第一圖案化半導體層206之寬度d₁ 小100～200埃(angstrom)，但不限於此。

請參閱第6圖。在形成第二圖案化半導體層216之後，係進行一選擇性磊晶成長(selective epitaxial growth，SEG)製程，於第二圖案化半導體層216表面形成一磊晶層218，磊晶層218係作為多閘極電晶體元件之源極/汲極。至此，係完成本較佳實施例所提供之雙閘極電晶體元件250之製作。由於SEG製程中，磊晶層218僅會沿矽材料表面成長，因此本較佳實施例中磊晶層218僅成長於第二圖案化半導體層216之側壁。另外在SEG製程中係可依據多閘極電晶體元件的導電型式加入晶格常數不同於第二圖案化半導體層216之晶格常數的材料，同時更於SEG製程中加入具有導電型式的摻雜質(dopant)。詳細地說，當本較佳實施例之雙閘極電晶體元件250為一PMOS電晶體元件時，SEG製程中係加入矽鍺(SiGe)和硼(B)，因此磊晶層218係包含SiGeB，其中鍺之濃度約為30-50%。而當本較佳實施例之雙閘極電晶體元件250為一NMOS電晶體元件時，SEG製程中係加入矽碳(SiC)和磷(P)或砷(As)，因此磊晶層218係包含SiCP，其中碳之濃度小於3%。根據本較佳實施例，由於SEG製程中同時加入具有導電型式的摻雜質，因此形成磊晶層218後不需再使用任何離子佈植製程來摻入源極/汲極所需的摻雜質。

另外，在本較佳實施例中，亦不限在形成第二圖案化半導體層216之後，先利用一離子佈植製程將具有導電型式的摻雜質植入第二圖案化半導體層216中，以於第二圖案化半導體層216內形成摻雜區(圖未示)。隨後再進行上述SEG製程，於第二圖案化半導體層216之表面形成磊晶層218，並在SEG製程中加入晶格常數不同於第二圖案化半導體層216之晶格常數的材料。而磊晶層218即作為多閘極電晶體元件之源極/汲極。

請繼續參閱第6圖與第7圖，其中第7圖為第6圖中沿A-A’切線獲得之剖面示意圖；另外，為了明確繪示磊晶層218與閘極介電層210之高度關係，第6圖中原本被側壁子215所遮覆的閘極介電層210與閘極層212以及第一圖案化半導體層206係以虛線表示。此外，第7圖中更將第一圖案化半導體層206之表面以虛線211表示，用以作為閘極介電層210、第二圖案化半導體層216與磊晶層218等膜層的高度比較基準線。如第6圖與第7圖所示，本較佳實施例中磊晶層218係凸出於第二圖案化半導體層216，更重要的是，磊晶層218之表面亦凸出於閘極介電層210。以第一圖案化半導體層206之表面211為比較基準，可知本案磊晶層218之表面與閘極介電層210具有一高度差D，高度差D約為50-200埃，也就是說磊晶層218之表面比閘極介電層210之表面凸出50-200埃。由於第二圖案化半導體層216之寬度d₂ 小於第一圖案化半導體層206之寬度d₁ ，因此以第一圖案化半導體層206之表面211為比較基準，可知本案之磊晶層218係由低於第一圖案化半導體層206，即低於閘極介電層210之處成長，據此係可藉由形成於鰭片部分206a的磊晶層218所提供之應力改善通道區的載子遷移率。另外，由於磊晶層218係凸出於第二圖案化半導體層216之表面，且高於閘極介電層210，因此本較佳實施例所提供之磊晶層218可作為雙閘極電晶體250之昇高式源極/汲極。而凸出的磊晶層218更可於後續金屬矽化物(silicide)製程中提供足夠的消耗空間，避免金屬矽化物過度消耗磊晶層218而鑽入第二圖案化半導體層216或第一圖案化半導體層206內造成漏電等不良的影響。

而在完成本較佳實施例所提供之雙閘極電晶體元件250之後，係可於半導體基底200上形成一內層介電(inter-layer dielectric，ILD)層(圖未示)。如前所述，當本較佳實施例與金屬閘極之後閘極製程整合時，更可於形成內層介電層後移除作為虛置閘極的閘極層212，並於其內依雙閘極電晶體元件250之電性需求填入滿足N型或P型電晶體所需功函數要求的金屬，以及具低電阻值或較佳填洞能力的金屬。另外，本較佳實施例亦可與後閘極介電層(high-K last)製程整合，即於移除閘極層212後亦將閘極介電層210移除，而於其內重新形成一具有高介電常數材料之閘極介電層。由於上述製程係為熟習該項技藝之人士所熟知，故於此皆不再贅述。

根據本第一較佳實施例所提供之多閘極電晶體元件之製作方法，係於第二圖案化半導體層216表面利用SEG製程形成包含具有導電型式之摻雜質的磊晶層218，用以作為雙閘極電晶體元件250之昇高式源極/汲極。由於本較佳實施例所提供之多閘極電晶體元件之製作方法係利用SEG製程取代習知的離子佈植製程與回火製程，因此可避免損壞第二圖案化半導體層216的晶格，以及可避免回火製程等高熱預算對閘極介電層210造成的不良影響。此外，本第一較佳實施例中形成於第二圖案化半導體層216表面的磊晶層218，可提供應力予雙閘極電晶體元件250的通道區。相較於習知技術中未移除第一圖案化半導體層206，而直接於第一圖案化半導體層206表面形成高於閘極介電層210的磊晶層，本第一較佳實施例之磊晶層218係由低於第一圖案化半導體層206，即低於閘極介電層210之處成長，直至高於閘極介電層210，因此更可有效地提升通道區的載子遷移率，進而更提升雙閘極電晶體元件250的效能。

請參閱第8圖至第10圖，第8圖至第10係本發明所提供之多閘極電晶體元件之製作方法之一第二較佳實施例之示意圖。首先值得注意的是，第二較佳實施例中各元件所包含之材料選擇係同於第一較佳實施例，因此熟習該項技藝之人士係可參酌第一較佳實施例而得知，故該等材料係不再於第二較佳實施例中贅述。另外，第二較佳實施例中與第一較佳實施例相同之步驟與元件符號說明亦沿用第一較佳實施例之圖式與元件符號說明，而不多加贅述。首先請參閱第2圖。本較佳實施例首先亦提供一半導體基底200，半導體基底200可包含一矽覆絕緣基底。如前所述，SOI基底由下而上可依序包含一矽基底202、一底部氧化層204、以及形成於底部氧化層204上的半導體層(圖未示)，如一具單晶結構的矽層。然而為了提供較好的散熱與接地效果，並有助於降低成本與抑制雜訊，本較佳實施例提供之半導體基底200係可包含一塊矽基底。隨後，於半導體基底200上形成一圖案化硬遮罩208，用以定義至少一多閘極電晶體元件之鰭片部分。

請參閱第2圖與第8圖。接下來係進行一蝕刻製程，用以移除半導體基底200的半導體層，而於半導體基底200上形成至少一第一圖案化半導體層206。第一圖案化半導體層206可如第2圖所示，至少包含一鰭片部分206a。另外，本較佳實施例亦可形成一如第3圖所示之具有複數個鰭片部分206a與至少一連接墊部分206b的第一圖案化半導體層206。接下來如第8圖所示，在形成第一圖案化半導體層206之後，係移除圖案化硬遮罩208，隨後進行一圓角化(rounding)步驟，用以圓角化第一圖案化半導體層206之頂部，尤其是圓角化鰭片部分206a之頂部，而獲得一如第8圖所示之具有弧形頂部之第一圖案化半導體層306，用以作為多閘極電晶體元件之鰭片部分306a。如前所述，鰭片部分306a具有一寬度d₁ 與一高度h₁ ，寬度d₁ 與高度h₁ 具有一比例，該比例可為1：1~1：1.5。同理，當本較佳實施例應用於塊矽基板上時，第一圖案化半導體層306係形成於塊矽基板上，而第一圖案化半導體層306底部與半導體基板200接觸的部分，如第8圖中圓圈306c所圈示的部分形成一凹陷處(圖未示)，甚或於凹陷處形成墊氧化層，以縮小第一圖案化半導體層306與塊矽基板接觸的面積，並藉以降低漏電流。

請繼續參閱第8圖。接下來於半導體基底200上依序形成一介電層(圖未示)、一閘極形成層(圖未示)與一圖案化硬遮罩213，隨後藉由圖案化上述介電層與閘極形成層，而於半導體基底200上形成一覆蓋部分第一圖案化半導體層306的閘極介電層210與閘極層212。如第8圖所示，閘極介電層210與閘極層212之延伸方向係與鰭片部分306a之延伸方向垂直，且閘極介電層210與閘極層212係覆蓋部分鰭片部分306a的側壁。值得注意的是，在本較佳實施例中，由於圖案化硬遮罩208已被移除，因此電晶體通道區係形成於任何閘極層212與閘極介電層210覆蓋鰭片部分306a之處，即第一圖案化半導體層306之兩相對側壁及其弧形頂部。由此可知本較佳實施例所提供之多閘極電晶體元件係為一三閘極(tri-gate)電晶體元件。另外值得注意的是，由於第一圖案化半導體層306之頂部經過圓角化而具有圓滑的弧形頂部，因此本較佳實施例所提供之三閘極電晶體元件更可避免習知如第1圖所示鰭式場效電晶體之具矩形截面之魚鰭狀矽薄膜的尖角放電等問題。

請參閱第9圖。在完成閘極介電層210與閘極層212之製作後，本較佳實施例係可依需要利用離子佈植等方式於第一圖案化半導體層306內形成一源極/汲極延伸區域(示於第7圖)214。而在形成源極/汲極延伸區域214之後，係於閘極層212與閘極介電層210之兩相對側壁形成側壁子(亦示於第7圖)215，側壁子215可以是單層結構或複合層結構。接下來，利用合適的蝕刻方法係除部分第一圖案化半導體層306，而形成另一第二圖案化半導體層316，第二圖案化半導體層316有一高度h₃ 與一寬度d₃ 。值得注意的是，在本較佳實施例中第一圖案化半導體層306的側壁與頂部皆被蝕刻，因此蝕刻後的第二圖案化半導體層316係如第9圖所示，其高度h₃ 與寬度d₃ 係小於該第一圖案化半導體層306之高度h₁ 與寬度d₁ 。舉例來說，第二圖案化半導體層316之高度h₃ 係比第一圖案化半導體層306之高度h₁ 小50～100埃；而寬度d₃ 係比第一圖案化半導體層306之寬度d₁ 小100～200埃，但不限於此。整體來說，第二圖案化半導體層316的尺寸係小於被閘極介電層210與閘極層212覆蓋的第一圖案化半導體層306的尺寸。如第9圖所示，為了明確揭露第二圖案化半導體層316與第一圖案化半導體層306的高度與寬度差異，第9圖中係將第一圖案化半導體層306以虛線表示。

請參閱第10圖。在形成第二圖案化半導體層316之後，係進行一SEG製程，於第二圖案化半導體層316表面形成一磊晶層318。由於SEG製程中，磊晶層318會沿矽材料表面成長，因此本較佳實施例中磊晶層318係成長於第二圖案化半導體層316之兩側壁與弧形頂部，以作為多閘極電晶體元件之源極/汲極。至此，係完成本較佳實施例所提供之三閘極電晶體元件350之製作。如前所述，在SEG製程中係可依據多閘極電晶體元件的導電型式加入晶格常數不同於第二圖案化半導體層316之晶格常數的材料，同時更於SEG製程中加入具有導電型式的摻雜質(dopant)。根據本較佳實施例，由於SEG製程中同時加入具有導電型式的摻雜質，因此形成磊晶層318後不需再使用任何離子佈植製程來摻入源極/汲極所需的摻雜質。

如前所述，另外，在本較佳實施例中，亦不限在形成第二圖案化半導體層316之後，先利用一離子佈植製程將具有導電型式的摻雜質植入第二圖案化半導體層316中，以於第二圖案化半導體層316內形成摻雜區(圖未示)。隨後再進行上述SEG製程，於第二圖案化半導體316之表面形成磊晶層318，並在SEG製程中加入晶格常數不同於第二圖案化半導體層316之晶格常數的材料。而磊晶層318即作為多閘極電晶體元件之源極/汲極。

另外，亦可參閱第10圖與第7圖，其中第7圖為第10圖中沿A-A’切線獲得之剖面示意圖。值得注意的是，第7圖中更將第一圖案化半導體層306之表面以虛線211表示，用以作為閘極介電層210、第二圖案化半導體層316與磊晶層318等膜層的高度比較基準線。在本較佳實施例中，磊晶層318係凸出於第二圖案化半導體層316，更重要的是，以第一圖案化半導體層306之表面211為比較基準，可知本案的磊晶層318之表面係高於閘極介電層210，且磊晶層318之表面與閘極介電層210具有一高度差D，此高度差D亦為50-200埃，也就是說磊晶層318之表面比閘極介電層210之表面高出50-200埃。由於第二圖案化半導體層316之寬度d₃ 小於第一圖案化半導體層306之寬度d₁ ，因此，以第一圖案化半導體層306之表面211為比較基準，可知本案磊晶層318係由低於第一圖案化半導體層306，即低於閘極介電層210之處成長，直至高於閘極介電層210。據此，係可藉由形成於鰭片部分306a的磊晶層318所提供之應力改善通道區的載子遷移率。另外，由於磊晶層318係成長直至高於閘極介電層210，因此本較佳實施例所提供之磊晶層318可作為三閘極電晶體350之昇高式源極/汲極。另外，凸出的磊晶層318係可於後續金屬矽化物(silicide)製程中提供足夠的消耗空間，避免金屬矽化物過度消耗磊晶層318而鑽入第二圖案化半導體層316或第一圖案化半導體層306內造成漏電等不良的影響。

如前所述，在完成本較佳實施例所提供之三閘極電晶體350元件之後，係可於半導體基底200上形成一內層介電層(圖未示)。如前所述，當本較佳實施例與金屬閘極之後閘極製程整合時，更可於形成內層介電層後移除作為虛置閘極的閘極層212，並於其內依雙閘極電晶體元件之電性需求填入滿足N型或P型電晶體所需功函數要求的金屬以及具低電阻值或較佳填洞能力的金屬等導體。另外，本較佳實施例亦可與後閘極介電層製程整合，即於移除閘極層212後亦將閘極介電層210移除，而於其內重新形成一具有高介電常數材料之閘極介電層。由於上述製程係為熟習該項技藝之人士所熟知，因此於此皆不再贅述。

根據本第二較佳實施例所提供之多閘極電晶體元件之製作方法，係於第二圖案化半導體層316表面利用SEG製程形成包含具有導電型式之摻雜質的磊晶層318，用以作為三閘極電晶體元件350之昇高式源極/汲極。由於本較佳實施例所提供之多閘極電晶體元件之製作方法係利用SEG製程取代習知的離子佈植製程與回火製程，因此可避免損壞第二圖案化半導體層316的晶格，以及可避免回火製程等高熱預算對閘極介電層210造成的不良影響。此外，本第二較佳實施例中形成於第二圖案化半導體層316表面的磊晶層318，可提供應力予三閘極電晶體元件350的通道區。相較於習知技術中未移除第一圖案化半導體層306，而直接於第一圖案化半導體層306表面形成高於閘極介電層210的磊晶層，本第二較佳實施例之磊晶層318係由低於第一圖案化半導體層306，即低於閘極介電層210之處成長，直至高於閘極介電層210，因此更可有效地提升通道區的載子遷移率，進而更提升三閘極電晶體元件350的效能。

綜上所述，根據本發明所提供之多閘極電晶體元件之製作方法，係於第二圖案化半導體層表面利用SEG製程形成包含具有導電型式之摻雜質的磊晶層，用以作為多閘極電晶體元件之源極/汲極。由於本發明所提供之多閘極電晶體元件之製作方法係利用SEG製程取代習知的離子佈植製程與回火製程，因此可避免損壞第二圖案化半導體層的晶格，以及可避免回火製程等高熱預算對介電層造成的不良影響。此外，藉由形成於第二圖案化半導體層表面的磊晶層，可提供應力予多閘極電晶體元件通道區，故可更提升通道區的載子遷移率，進而更提升多閘極電晶體元件的效能。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．鰭式場效電晶體元件

102．．．矽覆絕緣基板

104．．．高介電常數絕緣層

106．．．閘極

108．．．源極/汲極

200．．．半導體基底

202．．．矽基底

204．．．底部氧化層

206．．．第一圖案化半導體層

206a．．．鰭片部分

206b．．．連接墊部分

206c．．．圓圈

208．．．圖案化硬遮罩

210．．．閘極介電層

211．．．第一圖案化半導體層表面

212．．．閘極層

213．．．圖案化硬遮罩

214．．．源極/汲極延伸區域

215．．．側壁子

216．．．第二圖案化半導層

218．．．磊晶層

250．．．雙閘極電晶體元件

306．．．第一圖案化半導體層

306a．．．鰭片部分

306c．．．圓圈

316‧‧‧第二圖案化半導體層

318‧‧‧磊晶層

350‧‧‧三閘極電晶體元件

第1圖係為一習知FinFET元件之立體示意圖；

第2圖至第7圖係本發明所提供之多閘極電晶體元件之製作方法之一第一較佳實施例之示意圖，其中第3圖為本較佳實施例之一變化型之示意圖；

第7圖為第6圖與第10圖中沿A-A’切線獲得之剖面示意圖；以及

第8圖至第10圖係本發明所提供之多閘極電晶體元件之製作方法之一第二較佳實施例之示意圖。

206/306．．．第一圖案化半導體層

210．．．閘極介電層

212．．．閘極層

214．．．源極/汲極延伸區域

215．．．側壁子

216/316．．．第二圖案化半導體層

218/318．．．磊晶層

250．．．雙閘極電晶體元件

350．．．三閘極電晶體元件

Claims (16)

1. 一種多閘極電晶體元件之製作方法，包含：提供一半導體基底，該半導體基底上形成有一圖案化硬遮罩；透過該圖案化硬遮罩移除部份該半導體基底，以形成一第一圖案化半導體層；移除該圖案化硬遮罩以及圓角化(rounding)該第一圖案化半導體層；於該半導體基底上依序形成一閘極介電層與一閘極層，且該閘極介電層與該閘極層係覆蓋部分該第一圖案化半導體層；移除部分該第一圖案化半導體層形成一第二圖案化半導體層；以及進行一選擇性磊晶成長製程，於該第二圖案化半導體層表面形成一磊晶層。
2. 如申請專利範圍第1項所述之方法，其中該半導體基底包含矽覆絕緣(silicon-on-insulator，SOI)基底或塊矽(bulk silicon)基底。
3. 如申請專利範圍第1項所述之方法，其中該閘極介電層包含一高介電常數材料。
4. 如申請專利範圍第1項所述之方法，其中該第二圖案化半導體層之高度與寬度係小於該第一圖案化半導體層之高度與寬度。
5. 如申請專利範圍第1項所述之方法，其中該第一圖案化半導體層至少包含一鰭片部分。
6. 如申請專利範圍第1項所述之方法，其中該第一圖案化半導體層至少包含一鰭片部分與一連接墊(landing pad)部分。
7. 如申請專利範圍第1項所述之方法，其中該磊晶層係凸出於該第二圖案化半導體層，且該磊晶層之表面高於該閘極介電層。
8. 如申請專利範圍第7項所述之方法，其中該磊晶層之表面高於該閘極介電層約50-200埃(angstrom)。
9. 如申請專利範圍第1項所述之方法，其中該磊晶層包含具有一導電型式之摻雜質(dopant)。
10. 如申請專利範圍第9項所述之方法，其中該磊晶層至少 包含矽鍺(SiGe)與一P型導電型式之摻雜質。
11. 如申請專利範圍第10項所述之方法，其中該P型導電型式之摻雜質包含硼(B)。
12. 如申請專利範圍第9項所述之方法，其中該磊晶層至少包含矽碳(SiC)與一N型導電型式之摻雜質。
13. 如申請專利範圍第12項所述之方法，其中該N型導電型式之摻雜質包含磷(P)或砷(As)。
14. 如申請專利範圍第9項所述之方法，其中該摻雜質係於SEG製程中加入。
15. 如申請專利範圍第9項所述之方法，更包含一離子佈植製程，進行於形成該第二圖案化半導體層之後，用以於該第二圖案化半導體層內植入該摻雜質。
16. 一種多閘極電晶體元件之製作方法，包含：提供一半導體基底，該半導體基底上形成有一圖案化硬遮罩；透過該圖案化硬遮罩移除部份該半導體基底，以形成至少一第一圖案化半導體層； 於該半導體基底上依序形成一閘極介電層與一閘極層，該閘極介電層與該閘極層覆蓋部分該圖案化硬遮罩與部份該第一圖案化半導體層，且該圖案化硬遮罩係夾設於該閘極介電層與該第一圖案化半導體層之頂部之間；移除部分該第一圖案化半導體層形成一第二圖案化半導體層；以及進行一選擇性磊晶成長製程，於該第二圖案化半導體層表面形成一磊晶層。