KR102258113B1 - 전계 효과 트랜지스터 및 그것을 이용한 메모리 및 반도체 회로 - Google Patents

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Abstract

본 발명은, 미세화한 반도체 집적회로에서 이용되는 오프 전류가 작은 전계 효과 트랜지스터(FET)를 제공한다.
절연 표면에 대략 수직으로 형성된 두께가 1 nm 이상 30 nm 이하의 박편 형상의 산화물 반도체와, 상기 산화물 반도체를 덮어 형성된 게이트 절연막과, 상기 게이트 절연막을 덮어 형성된 스트라이프 형상의 폭 10 nm 이상 100 nm 이하의 게이트를 가지는 전계 효과 트랜지스터로서, 이 구성에서는, 박편 형상의 산화물 반도체의 삼면을 게이트가 덮게 되기 때문에, 소스, 드레인으로부터 주입되는 전자를 효율적으로 배제하여, 소스와 드레인 사이를 거의 공핍화 영역으로 할 수 있고, 오프 전류를 저감할 수 있다.

Description

전계 효과 트랜지스터 및 그것을 이용한 메모리 및 반도체 회로{FIELD-EFFECT TRANSISTOR, AND MEMORY AND SEMICONDUCTOR CIRCUIT INCLUDING THE SAME}
본 발명은, 전계 효과 트랜지스터 및 그것을 이용한 반도체 장치에 관한 것이다.
종래, 반도체 집적회로 등에 이용되는 전계 효과 트랜지스터(이하, FET)는 실리콘 등의 반도체에 의해 형성되어 왔다(예를 들면, 비특허문헌 1 참조). 근년, 밴드 갭이 2.5 전자 볼트 이상의 산화물 반도체를 이용한 전계 효과 트랜지스터가 보고되고 있다. 특히, 반도체층 중의 도너 농도를 매우 낮게 함으로써, 그 오프 전류를 통상의 방법에서는 측정할 수 없는 레벨에까지 저하할 수 있는 것이 분명해졌다(예를 들면, 특허문헌 1 참조).
예를 들면, 실리콘을 이용한 FET에서는, 채널폭 1μm 당의 오프 전류는 통상 1×10－15 A/m 이상인 것에 대하여, 인듐-갈륨-아연계 산화물(In－Ga－Zn계 산화물) 반도체를 이용한 FET에서는 1×10－18 A/m 이하로 할 수 있다. 이것은 밴드 갭이 크기 때문에 진성 반도체에서는 열여기 캐리어가 매우 저농도가 되기 때문이고, 밴드 갭이 3 전자 볼트 이상이면, 이론적인 오프 전류의 하한은 1×10－31 A/m 이하가 된다.
이러한 오프 전류가 매우 낮은 FET를, 1개의 FET와 1개의 커패시터에 의해 구성되는 다이나믹 랜덤 액세스 메모리(1T1C형 DRAM)에 이용하면, 리프레시의 간격을 충분히 길게 할 수 있다. 이상적으로는 리프레시를 반영구적으로 행하지 않아도, 데이터를 보유할 수 있다(특허문헌 2 참조).
또한, 2개의 트랜지스터와 1개의 커패시터에 의해 구성되는 게인 셀형 메모리(gain cell memory)(특허문헌 3 참조)에 이용하면, 반영구적으로 불휘발의 메모리로 할 수 있다. 또한, 지금까지 제안되어 온 게인 셀형 메모리는 대용량의 커패시터가 불필요하기 때문에, 1T1C형 DRAM의 결점을 보충하는 것으로서 생각되어 왔지만, 많은 경우, 오프 전류를 충분히 작게 할 수 없기 때문에, 실용화되는 일은 없었다.
미국 특허 공개 제 2011/0148455호 명세서 미국 특허 공개 제 2011/0156027호 명세서 미국 특허 제 7468901호 명세서
Hisamoto et al. "A Folded-channel MOSFET for Deep-sub-tenth Micron Era", IEDM Tech. Dig., pp. 1032-1034, 1998.
그러나, 본 발명자의 연구 결과, 이러한 매우 낮은 오프 전류는 채널 길이가 충분히 긴 경우에 달성할 수 있지만, 채널 길이가 100 nm 이하가 되면, 단채널 효과에 의해 실현이 곤란하다는 것을 알 수 있었다.
그 이유를 도 10을 이용하여 설명한다. 도 10(A)는 채널 길이가 충분히 긴 경우이다. 막 위의 산화물 반도체(201a)에는 오믹 접촉하는 소스(204a), 드레인(205a)으로부터 전자(캐리어)가 주입된다. 그러나, 게이트(203a)의 일함수를 5.2 전자 볼트 이상으로 함으로써, 그들 전자를 산화물 반도체(201a)로부터 배제하여, 넓은 영역에 걸쳐 전자가 없는 공핍화 영역(206a)을 형성할 수 있다.
공핍화 영역(206a)이 존재함으로써, 소스(204a)와 드레인(205a) 간의 전류를 저지할 수 있고, 그 결과, 매우 낮은 오프 전류를 실현할 수 있다. 이러한 전자를 배제하는 작용은 게이트 절연막(202a)이 얇고, 유전율이 높을수록, 또한, 게이트(203a)의 일함수가 클수록 효과적이다.
도 10(B)는 산화물 반도체의 두께를 바꾸지 않고, 채널 길이만을 짧게 한 경우이다. 이 경우에는, 특히 산화물 반도체(201b) 아래의 부분(게이트 절연막(202b)의 반대측)에서 게이트의 작용이 미치지 않고, 전자의 농도를 충분히 작게 할 수 없다. 즉, 산화물 반도체(201b) 중, 게이트(203b)측에는 공핍화 영역(206b)이 형성되지만, 산화물 반도체(201b) 아래의 부분에까지 미치지 않는다. 그 결과, 소스(204b)와 드레인(205b) 간의 전류를 충분히 저지할 수 없는 것이다.
이러한 문제는 산화물 반도체(201b)를 가능한 한 얇게 하는 방법에 의해 해결할 수 있는 경우가 있다. 그러나, 두께가 1 nm 미만이면 산화물 반도체(201b)의 반도체 특성에 문제가 생기는 일이 있다. 특히, 산화물 반도체(201b)가 어떠한 결정 구조를 가지는 경우에는, 필요한 결정성을 얻을 수 없는 일도 있다.
실리콘을 이용한 FET에서도, 채널 길이가 짧아지는 것에 의한 오프 전류의 상승이나 서브 스레시홀드 특성의 악화는 단채널 효과로서 알려져 있지만, 산화물 반도체에서는 보다 현저하게 된다. 그것은, 실리콘을 이용한 FET에서는 소스와 채널 형성 영역, 혹은 드레인과 채널 형성 영역의 사이를 PN 접합에 의해 분리할 수 있지만, 산화물 반도체에서는 채널을 소스 혹은 드레인으로부터 분리하기 위해 PN 접합을 형성하는 것이 곤란하기 때문이다.
일반적으로, 실리콘을 이용한 FET에서는 예를 들면, 소스와 드레인을 고농도의 N형으로 하는 경우, 채널 형성 영역도 적당한 농도의 P형으로 한다. 이와 같이 하여 형성되는 PN 접합에 의해, 소스나 드레인으로부터 채널에 전자가 주입되는 것을 방지할 수 있다. 채널 형성 영역의 P형 불순물의 농도가 높으면, 전자의 주입을 방지하는 작용이 강해진다. 이 때문에, 실리콘을 이용한 FET에서는 채널 길이가 짧아지면 채널 형성 영역의 불순물 농도를 높게 하여 단채널 효과를 억제할 수 있다.
이에 대하여, 많은 경우, 산화물 반도체에서는 실리콘과 같이 도핑에 의해 반도체의 형(도전형)을 제어하는 것은 곤란하고, 예를 들면, 산화인듐 등의 인듐을 포함하는 산화물, 혹은 산화아연과 같이 아연을 포함하는 산화물에서는 N형 반도체는 제작할 수 있지만, P형 반도체는 제작할 수 없다. 따라서, 실리콘을 이용한 FET와 같이 채널 형성 영역을 고농도의 P형으로 하는 방법은 채용할 수 없다.
미세화를 진행시킴에 있어서는, 채널 길이를 짧게 하는 것은 필수이며, 단채널로도 충분히 낮은 오프 전류를 얻을 수 있는 것이 바람직하다. 본 발명의 일 양태는 상기와 같은 단채널화에 따른 오프 전류의 상승을 회피할 수 있는 FET를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 양태는 충분히 미세화된 FET를 제공하는 것을 과제로 한다. 또한, 본 발명의 일 양태는 FET를 가지는 반도체 장치를 제공하는 것을 과제로 한다. 또한, 본 발명의 일 양태는 FET 혹은 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다. 본 발명에서는 이상의 과제의 적어도 하나를 해결한다.
본 발명의 일 양태는 두께가 1 nm 이상 30 nm 이하, 바람직하게는 3 nm 이상 5 nm 이하이고, 높이가 최소 가공 선폭(Feature Size)의 1배 이상이고, 절연 표면에 대략 수직으로 형성된 박편 형상의 산화물 반도체와, 산화물 반도체를 덮어 형성된 게이트 절연막과, 게이트 절연막을 덮어 형성된 스트라이프 형상의 폭 10 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 30 nm 이하의 게이트를 가지는 FET이다. 또한, 본 명세서에서 「대략 수직」이란, 대상이 되는 면에 대하여, 70°이상 110°이하의 각도를 가지는 경우를 말한다.
또한, 본 발명의 일 양태는 두께가 1 nm 이상 30 nm 이하, 바람직하게는 3 nm 이상 5 nm 이하이고, 높이가 최소 가공 선폭의 1배 이상이고, 절연 표면에 대략 수직으로 형성된 박편 형상의 산화물 반도체와, 산화물 반도체의 적어도 3개의 면에 접하는 소스 및 드레인과, 산화물 반도체를 덮어 형성된 게이트 절연막을 가지는 FET이다. 여기서, 소스와 드레인의 간격은 10 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 30 nm 이하의 FET로 하면 좋다.
상기에서, 산화물 반도체는 산화인듐, 산화아연, 산화주석을 이용할 수 있다. 또한, 2원계 금속 산화물인, 예를 들면, In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물, In－Sn계 산화물, 혹은 In－Ga계 산화물 등을 이용할 수도 있다. 여기서, 예를 들면, In－Ga계 산화물이란, 인듐(In)과 갈륨(Ga)을 각각 5 원자% 이상 포함하는 산화물이라는 의미이며, 그 외의 원소가 포함되어 있어도 좋다.
예를 들면, In－Zn계 산화물을 이용하는 경우, 인듐(In)과 아연(Zn)을 In/Zn = 0.5∼50, 바람직하게는 In/Zn = 1∼20, 더욱 바람직하게는 In/Zn = 1.5∼15의 비율로 포함하는 산화물 타겟을 이용하여 산화물 반도체를 형성할 수 있다. 또한, In－Zn계 산화물의 형성에 이용하는 타겟은, 원자수비가 In：Zn：O = x：y：z일 때, z＞1.5x＋y로 하면 좋다. 또한, 인듐의 비율을 높게 함으로써, FET의 이동도를 향상시킬 수 있다.
마찬가지로, 산화물 반도체로서 3원계 금속 산화물인, In－Ga－Zn계 산화물, In－Sn－Zn계 산화물, In－Al－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, 혹은 Sn－Al－Zn계 산화물 등을 이용할 수 있다. 또한, 4원계 금속 산화물인 In－Sn－Ga－Zn계 산화물을 이용해도 좋다.
여기서, 예를 들면, In－Ga－Zn계 산화물이란 인듐(In)과 갈륨(Ga)과 아연(Zn)을 각각 3.3 원자% 이상 포함하는 산화물이라는 의미이며, 그 외의 원소가 포함되어 있어도 좋다. 또한, In－Sn－Ga－Zn계 산화물에서는 인듐(In)과 주석(Sn)과 갈륨(Ga)과 아연(Zn)을 각각, 2.5 원자% 이상 포함하는 산화물이라는 의미이며, 그 외의 원소가 포함되어 있어도 좋다.
또한, 상기에서 산화물 반도체는 결정성을 가지는 영역을 가져도 좋다. 또한, 그 영역의 결정은 c축이 산화물 반도체면에 대략 수직이면 좋다. 특히 FET의 채널이 형성되는 영역(표면 위에 게이트가 형성되는 영역 혹은 게이트가 덮는 영역)은 결정성을 가지는 것이 바람직하다.
이러한 결정은 ab면에 수직인 방향에서 볼 때, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 가지고, 또한, c축 방향으로 금속 원자가 층상(層狀)으로 배열한 상(相), 또는 c축 방향으로 금속 원자와 산소 원자가 층상으로 배열한 상을 가져도 좋다. 이와 같이 표면에 대하여, c축이 대략 수직인 결정을 가지는 산화물 반도체를 C 축 배열 결정성 산화물 반도체(Axis Aligned Crystalline Oxide Semiconductor(CAAC－OS))라고 한다.
또한, 상기에서 산화물 반도체의 일부는, 질소, 붕소 혹은 인을 가지는 영역을 가져도 좋고, 특히, 그들 영역은 이온 주입법 등의 수단에 의해 게이트를 마스크로 하여 자기 정합적으로 형성되어도 좋다. 또한, 산화물 반도체의 전부 혹은 일부에는 니켈 혹은 구리와 같은 전자를 흡수하는 작용을 가지는 금속 원소 혹은 과산화물을 형성하는 작용을 가지는 금속 원소를 0.1 원자% 내지 5 원자% 가져도 좋다.
또한, 상기에서, 게이트 절연막은 산화실리콘, 산화탄탈, 산화하프늄, 산화알루미늄, 산화이트륨, 산화랜턴, 규산하프늄, 산질화실리콘, 질화실리콘으로부터 선택된 하나 이상의 재료를 포함해도 좋다.
또한, 상기에서, 게이트 절연막은 구성하는 산소 이외의 원소 중 50 원자% 이상이 실리콘, 탄탈, 하프늄, 알루미늄, 이트륨, 랜턴으로부터 선택된 하나 이상의 원소인 산화물로 이루어져도 좋다.
또한, 본 명세서에서 금속 원소란, 희가스 원소, 수소, 붕소, 탄소, 질소, 16족 원소(산소 등), 17족 원소(불소 등), 실리콘, 인, 게르마늄, 비소, 안티몬 이외의 모든 원소이다. 또한, 산화물이란, 금속 원소 이외의 원소에 차지하는 산소의 비율이 50 원자% 이상의 화합물을 말한다.
본 발명의 다른 일 양태는, 상기의 FET를 하나 이상 이용한 메모리이다. 메모리로서는 1T1C형 RAM 및 게인 셀형 메모리를 들 수 있다. 또한, 본 발명의 다른 일 양태는 상기의 FET를 이용하여 형성된 레지스터를 가지는 중앙 연산 처리 회로(CPU), 혹은 그 외의 반도체 집적회로(LSI) 등의 반도체 회로이다.
상기의 구성에서는, 박편 형상의 산화물 반도체의 삼면을 게이트가 덮게 된다. 따라서, 소스, 드레인으로부터 산화물 반도체에 주입되는 전자를 효율적으로 배제하여, 소스와 드레인 사이의 부분의 대부분을 공핍화 영역으로 할 수 있고, 오프 전류를 저감할 수 있다.
도 1은 본 발명의 일 양태의 FET의 예를 설명한 도면이다.
도 2은 본 발명의 일 양태의 FET의 예를 설명한 도면이다.
도 3은 본 발명의 일 양태의 FET의 예를 설명한 도면이다.
도 4는 본 발명의 일 양태의 FET의 예를 설명한 도면이다.
도 5는 본 발명의 일 양태의 FET의 예를 설명한 도면이다.
도 6은 본 발명의 일 양태의 FET의 예를 설명한 도면이다.
도 7은 본 발명의 일 양태의 FET의 예를 설명한 도면이다.
도 8은 본 발명의 일 양태의 FET의 제작 방법의 예를 설명한 도면이다.
도 9는 본 발명의 일 양태의 FET의 제작 방법의 예를 설명한 도면이다.
도 10은 종래의 일 양태의 FET의 예를 설명한 도면이다.
도 11은 본 발명의 일 양태를 설명한 도면이다.
도 12는 본 발명의 일 양태를 설명한 도면이다.
도 13은 본 발명의 일 양태의 FET와 종래의 FET의 특성의 비교를 설명한 도면이다.
도 14는 본 발명의 일 양태의 응용예를 설명한 도면이다.
도 15는 본 발명의 일 양태의 응용예를 설명한 도면이다.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 양태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
도 1 내지 도 4에 본 실시형태의 FET의 형상의 개념도를 나타낸다. 도 1은 FET의 사시도이며, 도 2는 면 X에서의 단면도, 도 3은 면 Y에서의 단면도, 도 4는 면 Z에서의 단면도이다. 도 1 내지 도 4에 나타낸 FET는 절연 표면(100)에 접하고, 두께(t)가 1 nm 이상 30 nm 이하, 바람직하게는 3 nm 이상 5 nm 이하, 높이(h)가, 5 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하의 박편 형상의 산화물 반도체(101)를 가진다.
산화물 반도체(101)는 결정 구조를 가지는 것이 바람직하고, 상술한 CAAC－OS인 것이 바람직하다. 이 경우, 산화물 반도체(101)는 바닥면 이외에 적어도 복수의 면을 가지지만, 각각의 면에 수직이 되도록 복수의 결정이 배치하는 것이 바람직하다. 이러한 결정 상태를 얻으려면, 박편 형상의 비정질의 산화물 반도체를 형성한 후, 적절한 온도 및 분위기에서 가열 처리하면 좋다.
또한, 산화물 반도체(101)의 일부에는, 소스(104), 드레인(105)이 접하여 형성된다. 소스(104), 드레인(105)에는 알루미늄, 마그네슘, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐 등의 금속 재료, 혹은 이들 금속 재료를 주성분으로 하는 합금 재료의 층을 이용할 수 있다. 합금 재료의 층으로서는, 예를 들면 Cu－Mg－Al 합금 재료의 층을 이용할 수 있다. 또는 그들의 금속 질화물을 이용해도 좋다.
그리고, 산화물 반도체(101), 소스(104), 드레인(105)을 덮어, 산화물 반도체(101)와 접하여 형성되는 게이트 절연막(102)을 가진다. 게이트 절연막(102)은 단층 혹은 2층 이상의 적층 구조를 가지고, 산화실리콘, 산화탄탈, 산화하프늄, 산화알루미늄, 산화이트륨, 산화랜턴, 규산하프늄, 산질화실리콘, 질화실리콘으로부터 선택된 재료를 이용하여 형성하면 좋다.
게이트(103)는 게이트 절연막(102)을 덮어 형성되고, 게이트 절연막(102)에 접하여도 좋고, 접하지 않아도 좋다. 또한, 게이트(103)는 스트라이프 형상이며, 본 실시형태의 FET에서는 소스(104), 드레인(105)의 일부와 중첩되도록 형성한다. 이 FET의 채널 길이는 소스(104)와 드레인(105) 사이의 간격 L1로 정의할 수 있다(도 2 및 도 3 참조).
또한, 채널폭은 산화물 반도체(101)의 3개의 면의 길이의 합(거의, 2h＋t)으로 정의할 수 있다(도 4 참조). h는 회로의 최소 가공 선폭과는 관계없이 크게 할 수 있으므로, 채널폭은 채널 길이에 비해 충분히 크게 할 수 있다. 따라서, FET의 온 전류가 커진다.
게이트(103)는 단층 혹은 2층 이상의 적층 구조를 가지고, 백금, 팔라듐, 오스뮴, 등의 백금계 귀금속 혹은 텅스텐, 몰리브덴, 티탄으로부터 선택된 금속, 혹은 그들의 질화물, 인듐을 가지는 금속 질화물 혹은 금속 산질화물, 아연을 가지는 금속 질화물 혹은 금속 산질화물, p형 실리콘 등을 이용하면 좋다. 특히, 그 일함수가 5.2 전자 볼트 이상인 재료를 게이트 절연막(102)에 면(面)하여 형성하는 것이 바람직하다. 예를 들면, 질화인듐은 일함수가 5.6 전자 볼트이므로 매우 적합하다.
이러한 일함수가 큰 재료는 저항율이 높은 것이 많지만, 그러한 경우에는 일함수가 큰 재료를 게이트 절연막(102)에 면하여 형성하고, 그 위에 도전성이 보다 양호한 재료를 적절한 두께로 형성하면 좋다. 도전성이 보다 양호한 재료에 대해서는 일함수에 관한 제약은 없다.
도 4에 나타낸 바와 같이, 산화물 반도체(101)는 게이트(103)에 의해 삼면을 게이트에 의해 둘러싸고 있다. 이 때문에, 소스, 드레인으로부터 산화물 반도체(101)에 주입되는 전자를 효율적으로 배제하여, 소스와 드레인 사이에 공핍화 영역(106)을 형성할 수 있어, 오프 전류를 저감할 수 있다. 또한, FET가 점유하는 면적에 상관없이, FET의 채널폭을 크게 할 수 있으므로, 집적도를 높게 유지한 채로, 고속의 반도체 회로를 구성할 수 있다.
(실시형태 2)
도 5에 본 실시형태의 FET를 나타낸다. 도 5(A)는 도 2에 상당하는 X면에서의 단면도이며, 도 5(B)는 도 3에 상당하는 Y면에서의 단면도이다. 또한, 본 실시형태의 FET의 도 4에 상당하는 Z면에서의 단면도는 도 4와 같다.
본 실시형태의 FET는 절연 표면(100)에 접하는 산화물 반도체(101)를 가진다. 또한, 산화물 반도체(101)의 일부에는, 소스(104), 드레인(105)이 접하여 형성된다. 그리고, 산화물 반도체(101), 소스(104), 드레인(105)을 덮고, 산화물 반도체(101)와 접하여 형성되는 게이트 절연막(102)을 가진다. 또한 게이트 절연막(102)을 덮어 게이트(103)가 형성된다. 본 실시형태에서는, 게이트(103)가 소스(104) 및 드레인(105)과 중첩되지 않도록 형성하는 점에서 실시형태 1에 나타내는 FET와 다르다.
도 5에 나타낸 FET에서는 게이트(103)가 소스(104)와도 드레인(105)과도 중첩되지 않는 구조로 했지만, 어느 한쪽만이 중첩되는 구조여도 좋다. 도 5에 나타낸 FET에서도, 채널 길이는 소스(104)와 드레인(105)의 간격 L2로 정의되지만, 채널 길이에는 소스(104)와 게이트(103) 혹은 드레인(105)과 게이트(103)가 중첩되지 않은 부분(오프셋 영역)도 포함된다. 도 5(B)에 나타낸 오프셋 영역의 폭(x)은 게이트(103)와 소스(104) 및 게이트(103)와 드레인(105) 사이의 리크 전류를 방지하는데 있어서는 10 nm 이상인 것이 바람직하다.
일반적으로 소스와 드레인 사이에 오프셋 영역이 형성되면, 온 전류가 저하되지만, 본 실시형태의 FET는 실시형태 1의 FET와 마찬가지로, 채널폭(W)이 회로의 최소 가공 선폭과는 상관없이 크게 할 수 있고, 온 전류가 충분히 크기 때문에, 오프셋 영역에 의한 감소분을 상쇄할 수 있다.
또한, 특히, 오프셋 영역의 폭(x)이 10 nm 이상 30 nm 이하, 바람직하게는 10 nm 이상 20 nm 이하이면, 온 전류의 감소는 충분히 작다. 또한 상기 크기의 오프셋 영역을 형성함으로써, 공핍화 영역(106)을 넓힐 수 있고, 보다 단채널 효과를 억제할 수 있다. 또한, 게이트(103)와 소스(104) 혹은 드레인(105)과의 기생 용량을 삭감할 수 있다.
또한, 게이트 절연막이 얇은 경우에도, 상기의 구조의 FET에서는 게이트(103)와 소스(104) 혹은 게이트(103)와 드레인(105) 간의 오프 상태에서의 리크 전류를 삭감할 수 있다. 이 경우의 리크 전류는 주로 터널 효과에 의한 것이므로, 이하에서는 터널 전류라고 한다. 도 5에 나타낸 바와 같이, 공핍화 영역(106)이 게이트(103)와 소스(104) 혹은 게이트(103)와 드레인(105)의 중간 정도까지 퍼져 있다.
이러한 상황에서는, 예를 들면, 소스(104)와 게이트(103) 사이의 터널 전류는 공핍화 영역(106)과 게이트 절연막(102)이라는 2개의 장벽을 넘을 필요가 있다. 소스(104)에서 본 공핍화 영역(106)의 장벽 높이는 산화물 반도체(101)의 밴드 갭의 반 혹은 그 이상이며, 예를 들면, 산화물 반도체의 밴드 갭이 3.2 전자 볼트이면, 1.6 전자 볼트이다.
이것은 전형적인 절연물인 산화실리콘의 장벽 높이(4 전자 볼트 정도 혹은 그것 이하)와 비교하면 작지만, 터널 전류를 삭감하려면, 장벽이 긴 것은 장벽이 높은 것과 같은 정도 혹은 그 이상으로 유효하기 때문에, 공핍화 영역(106)이 충분히 퍼지고, 장벽이 긴 경우에는 터널 전류는 충분히 저감할 수 있다.
예를 들면, 실시형태 1의 FET에서는 오프셋 영역이 형성되지 않기 때문에, 소스(104)와 게이트(103) 사이의 터널 전류는 게이트 절연막(102)의 두께에 따라 결정된다. 따라서, 터널 전류를 소스와 드레인 간에 흐르는 전류와 동등 혹은 보다 작게 하려면, 게이트 절연막(102)의 물리적인 두께를 5 nm 이상으로 하는 것이 요구된다. 게이트 절연막(102)의 두께가 5 nm 미만에서는, 터널 전류의 기여가 커져, 터널 전류를 포함하는 오프 전류를 저감할 수 없게 된다.
특히, 실시형태 1의 FET에서는 소스(104)와 게이트(103)가 중첩되어 있는 면적이 크기 때문에, 현실적으로는 게이트 절연막(102)의 물리적인 두께를 10 nm 이상으로 하는 것이 요구된다. 이와 같이, 게이트 절연막(102)이 두꺼워지면 FET의 온 전류(즉, 스위칭 속도)가 저하된다.
한편, 본 실시형태의 FET에서는, (1) 도 5(B)에 나타낸 바와 같이, 공핍화 영역(106)의 단(端)으로부터 게이트(103)의 단부까지의 거리(y)와 게이트 절연막(102)의 두께의 합이 5 nm 이상인 것, 혹은, (2) 공핍화 영역(106)의 단으로부터 게이트(103)까지의 거리가 5 nm 이상인 것의 어느 조건을 만족하면 좋다.
예를 들면, 거리(y)가 5 nm 이면, 게이트 절연막(102)의 두께는 0이어도, 오프 상태에서의 소스(104)와 게이트(103) 사이의 터널 전류를 충분히 저지할 수 있다. 그러나, 온 상태에서는 게이트 절연막(102)의 두께가 유한하지 않으면 FET의 정상적인 동작을 할 수 없기 때문에, 현실적으로는, 게이트 절연막(102)의 두께는 0.5 nm 이상 5 nm 미만, 바람직하게는 0.5 nm 이상 2 nm 이하로 하면 좋다.
게이트 절연막(102)의 두께는 온 상태에서의 리크 전류의 크기를 감안하여 결정하면 좋다. 소비 전력을 억제하는데 있어서는, 게이트 절연막(102)을 두껍게 하는 것이 바람직하고, 또한, 고속 동작이 필요한 경우에는 게이트 절연막을 얇게 하는 것이 바람직하다. 예를 들면, 메모리와 같이, 온 상태의 기간이 오프 상태의 기간의 1만 분의 1 이하의 용도라면, 게이트 절연막을 얇게 해도 소비 전력이 현격히 증가하는 일은 없다.
(실시형태 3)
도 6에 본 실시형태의 FET를 나타낸다. 도 6(A)는 도 2에 상당하는 X면에서의 단면도이며, 도 6(B)는 도 3에 상당하는 Y면에서의 단면도이다. 또한, 본 실시형태의 FET의 도 4에 상당하는 Z면에서의 단면도는 도 4와 같다. 본 실시형태의 FET는 절연 표면(100)에 접하는 산화물 반도체(101)를 가진다.
또한, 산화물 반도체(101)의 일부에는 소스(104), 드레인(105)이 접하여 형성된다. 그리고, 산화물 반도체(101), 소스(104), 드레인(105)을 덮어, 산화물 반도체(101)와 접하여 형성되는 게이트 절연막(102)을 가진다. 또한, 게이트 절연막(102)을 덮어 게이트(103)가 형성된다. 또한, 게이트(103)가 소스(104) 및 드레인(105)과 중첩되지 않게 형성하는 점에서 실시형태 2에 나타낸 FET와 같다.
본 실시형태의 FET는 산화물 반도체(101) 중에, N형 영역(107) 및 N형 영역(108)을 가지는 점에서, 실시형태 2의 FET와 다르다. N형 영역(107) 및 N형 영역(108)은 게이트(103), 소스(104), 드레인(105)을 마스크로 하여 질소, 붕소, 인 등을 이온 주입법 등의 수단으로 산화물 반도체(101)에 도입하면 좋다. 또한, N형 영역(107) 및 N형 영역(108) 중의 질소, 붕소 혹은 인의 농도는 1×1018 cm－3 이상 1×1022 cm－3 이하, 바람직하게는 1×1018 cm－3 이상 1×1020 cm－3 이하로 하면 좋다.
도 6에 나타낸 FET에서는, 2개의 N형 영역을 가지는 구조로 했지만, 어느 한쪽만을 가지는 구조여도 좋다. 도 6에 나타낸 FET에서, 채널 길이는 실질적으로는 게이트의 폭(L3)으로 정의할 수 있다. 본 실시형태의 FET는 실시형태 2의 FET보다 온 전류를 크게 할 수 있고, 또한, 실시형태 1의 FET보다 게이트(103)와 소스(104) 혹은 드레인(105)과의 기생 용량을 삭감할 수 있다.
(실시형태 4)
도 7에 본 실시형태의 FET를 나타낸다. 도 7(A)는 도 2에 상당하는 X면에서의 단면도이며, 도 7(B)는 도 3에 상당하는 Y면에서의 단면도이다. 또한, 본 실시형태의 FET의 도 4에 상당하는 Z면에서의 단면도는 도 4와 같다. 본 실시형태의 FET는 절연 표면(100)에 접하는 산화물 반도체(101)를 가진다.
또한, 산화물 반도체(101)의 일부에는 소스(104), 드레인(105)이 접하여 형성된다. 또한, 산화물 반도체(101)의 일부를 덮는 게이트 절연막(102)을 가진다. 게이트 절연막(102)의 단부는 소스(104) 혹은 드레인(105)과 접하여도 좋다.
또한, 게이트 절연막(102)을 덮어 게이트(103)가 형성된다. 또한, 게이트(103)의 단부에 접하여 측벽 절연물(109) 및 측벽 절연물(110)이 형성되고, 측벽 절연물(109)은 소스(104)와, 측벽 절연물(110)은 드레인(105)과 접하도록 형성된다. 측벽 절연물(109) 및 측벽 절연물(110)은 각각 소스(104) 및 드레인(105)이 게이트(103)와 접촉하는 것을 막는다.
본 실시형태의 FET는 산화물 반도체(101) 중에, N형 영역(107) 및 N형 영역(108)을 가진다. N형 영역(107) 및 N형 영역(108)은 게이트(103)를 마스크로 하여, 질소, 붕소, 인 등을 이온 주입법 등의 수단으로 산화물 반도체(101)에 도입하면 좋다. 또한, N형 영역(107) 및 N형 영역(108) 중의 질소, 붕소 혹은 인의 농도는 1×1018 cm－3 이상 1×1022 cm－3 이하, 바람직하게는 1×1018 cm－3 이상 1×1020 cm－3 이하로 하면 좋다.
도 7에 나타낸 FET에서 채널 길이는 실질적으로는 게이트의 폭(L4)으로 정의할 수 있다. 본 실시형태의 FET는 산화물 반도체(101) 중 소스(104) 혹은 드레인(105)이 중첩되어 있는 부분도 N형 영역(107) 및 N형 영역(108)으로 되어 있기 때문에, 실시형태 3의 FET보다 온 전류를 크게 할 수 있고, 또한, 실시형태 1의 FET보다 게이트(103)와 소스(104) 혹은 드레인(105)과의 기생 용량을 삭감할 수 있다.
도 7에 나타낸 FET와 도 10(C)에 나타낸 평면형(플래너형) FET의 특성(드레인 전류(ID)의 게이트 전위(VG) 의존성)을 계산한 결과를 이하에 나타낸다. 여기서, 도 7에 나타낸 FET에서는 L4 = t = x1 = x2 = 30 nm, h = 50 nm로 했다. 즉, 도 7에 나타낸 FET에서는 채널 길이는 30 nm이며, 채널폭은 130 nm이다. 또한 도 10(C)에 나타낸 FET에서 L5 = x1 = x2 = 30 nm, 산화물 반도체(201c)의 두께(d)를 30 nm, 채널폭은 130 nm로 했다.
또한, 도 7에 나타낸 FET와 도 10(C)에 나타낸 FET에서, 게이트 절연막(102) 및 게이트 절연막(202c)의 비유전률은 4.1, 게이트 절연막(102) 및 게이트 절연막(202c)의 두께는 5 nm, 게이트(103) 및 게이트(203c)의 일함수는 5.5 전자 볼트, 산화물 반도체(101) 및 산화물 반도체(201c)의 밴드 갭을 3.15 전자 볼트, 산화물 반도체(101) 및 산화물 반도체(201c)의 전자 친화력을 4.6 전자 볼트, 산화물 반도체(101) 및 산화물 반도체(201c)의 비유전률을 15, N형 영역(107), N형 영역(108), N형 영역(207) 및 N형 영역(208)의 저항율을 0.3 Ω·cm, 소스(104) 및 소스(204c) 및 드레인(105) 및 드레인(205c)의 일함수를 4.6 전자 볼트로 했다.
계산은 시놉시스사(Synopsys, Inc.)제 디바이스 시뮬레이터, Sentaurus Device를 사용했다. 계산 결과를 도 13(A)에 나타낸다. 또한, 소스의 전위는 0 V, 드레인의 전위는 ＋1 V이다. 도 13(A)에서, 구조 A는 도 10(C)에 나타낸 FET의 것이며, 구조 B는 도 7에 나타낸 FET의 것이다.
도면으로부터 알 수 있는 바와 같이, 구조 A의 FET에서는 특히 오프 전류를 충분히 작게 하지 못하고, 게이트의 전위를 -3 V로 해도 드레인 전류는 10－14 A 이상이다. 이에 대하여, 구조 B에서는 게이트의 전위를 -1 V로 했을 때, 드레인 전류는 10－18 A 이하가 되어, 충분히 오프 전류를 작게 할 수 있다.
같은 계산을 FET의 사이즈를 바꾸어 행하였다. 도 7에 나타낸 FET에서는 L4 = x1 = x2 = 30 nm, t = 5 nm, h = 15 nm로 했다. 즉, 도 7에 나타낸 FET에서는 채널 길이는 30 nm 이며, 채널폭은 35 nm 이다. 또한, 도 10(C)에 나타낸 FET에서 L5 = x1 = x2 = 30 nm, d = 5 nm, 채널폭은 35 nm로 했다. 그 결과를 도 13(B)에 나타낸다. 또한, 소스의 전위는 0 V, 드레인의 전위는 ＋1 V이다.
도 13(B)에서, 구조 A는 도 10(C)에 나타낸 FET의 것이며, 구조 B는 도 7에 나타낸 FET의 것이다. 산화물 반도체(201c)의(채널 길이에 대한) 박막화에 의해, 구조 A의 FET에서도 오프 전류가 저하되고 있지만, 그렇더라도 구조 B보다는 크고, 예를 들면, 게이트의 전위가 0 V인 경우, 구조 B에서는 드레인 전류가 10－20 A 이하인 것에 대하여, 구조 A에서는 드레인 전류가 10－18 A 정도이다.
채널 길이와 산화물 반도체(101) 혹은 산화물 반도체(201c)의 두께(t)의 비율(L/t)은 도 13(A)에서는 1인 것에 대하여, 도 13(B)에서는 6이다. 구조 A의 FET가 도 13(B)에 나타낸 바와 같이 나름대로 양호한 특성을 나타낸 것은 산화물 반도체(201c)의 채널 길이가 변하지않은 채, 얇아진 것에 의해 단채널 효과가 완화되었기 때문이다.
구조 B의 FET에서도 이러한 산화물 반도체(101)의 상대적인 박막화에 의해 단채널 효과는 완화할 수 있다. 추가하여, 플래너형 FET에서는 충분한 특성이 얻어지지 않는 L/t가 2 이하의 구조에서도, 구조 B의 FET에서는 충분한 특성이 얻어지는 것이 특징이다.
(실시형태 5)
도 8 및 도 9를 이용하여 본 실시형태의 FET의 제작 방법을 설명한다. 도 8 및 도 9는 FET의 각 제작 공정의 3개의 단면을 표기한 것으로, 비특허문헌 1의 ㄷ도 1에 상당한다. 또한, 이하의 설명에서는, 공지의 반도체 제작 기술 혹은 특허문헌 1, 특허문헌 2를 참조할 수 있다.
먼저, 도 8(A)에 나타낸 바와 같이, 절연 표면(100) 위에 박편 형상의 산화물 반도체(101)를 형성한다. 산화물 반도체의 두께(t)는 1 nm 이상 30 nm 이하, 바람직하게는 3 nm 이상 5 nm 이하, 높이(h)는 5 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하로 하면 좋다. 또한, 폭(w)은 임의의 값으로 할 수 있지만, 집적도를 높이기 위해서는, 최소 가공 선폭(F)의 2배 내지 5배로 하면 좋다. 또한, 1개의 산화물 반도체(101)에 복수의 FET를 형성하는 경우는 예외로 한다.
도 8(A)에 나타낸 산화물 반도체(101)는 박편 형상의 직방체이며, 6개의 면을 가진다. 이 중, 하나의 면(바닥면)은 절연 표면(100)에 포함된다. 또한, 하나의 면은 절연 표면(100)과 전혀 접하지 않는다. 이하, 이 면을 α면이라고 부른다. 또한, 다른 4개의 면은 면의 일부(하나의 변)가 절연 표면(100)과 접하고 있지만, 이 중, 면적이 큰 2개의 면을 β면, 다른 2개의 면을 γ면이라고 부른다.
또한, 도 8(A)에서는 산화물 반도체(101)를 완전한 직방체로서 도시하고 있지만, 그 외의 형상이어도 좋다. 예를 들면, 산화물 반도체(101)의 어느 단면에 있어서 코너가 특정의 곡률 반경을 가지는 곡면이어도 좋다. 그 경우, α면과 β면, γ면간의 경계는 분명하지 않는 것도 있다. 또한, 바닥면이 α면보다 넓어도 좋고, 혹은 바닥면이 α면보다 좁아도 좋다.
산화물 반도체(101)를 형성한 후, 250℃ 내지 750℃에서 열처리를 행하여도 좋다. 이 열처리는 바람직하게는 수증기 농도가 매우 낮은 초건조 공기(이슬점이 -60℃ 이하, 바람직하게는 -80℃ 이하)나, 고순도의 산소 가스, 고순도의 질소 가스(어느 것도 순도가 6N 이상(불순물 농도는 1 ppm 이하), 바람직하게는 7N 이상(불순물 농도는 0.1 ppm 이하)) 분위기하, 혹은 1 Pa 이하의 고진공 환경하에서 행하는 것이 바람직하다.
이러한 분위기에서 열처리를 행하면, 산화물 반도체(101)로부터 수소가 이탈한다. 수소는, 특히 밴드 갭이 3 전자 볼트 이상이고, 전자 친화력이 4 전자 볼트 이상인 산화물 반도체에서는 도너가 되므로, 그 농도를 낮게 하는 것이 FET의 오프 전류를 작게 하는데 있어서 바람직하다.
산화물 반도체(101)의 재료에 따라서는, 상기의 열처리에 의해, 각면에 대하여 c축이 수직인 결정 구조를 나타내는 일이 있다.
또한, 산화물 반도체(101)를 고진공과 같은 환원적인 분위기에서 열처리하면, 수소와 동시에 산소의 일부도 소실된다. 산화물 반도체에서는 산소 결손도 도너가 되므로, 이것을 보충하는 것이 바람직하고, 그를 위해서는, 계속하여, 산화성 분위기에서 열처리하는 것이 바람직하다.
또한, 산소 결손에 의한 캐리어(이 경우는 전자) 농도의 상승을 억제하기 위해서는, 산화물 반도체(101)에 전자를 흡수하는 성질이 있는 니켈이나 구리를 0.1 원자% 내지 5 원자% 함유시켜도 좋다.
다음에 산화물 반도체(101)를 덮어 게이트 절연막(102)을 형성한다. 게이트 절연막(102)의 두께 및 유전율은 트랜지스터의 특성을 결정하는데 있어서 중요한 요소이며, 0.5 nm 이상 20 nm 이하, 바람직하게는 0.5 nm 이상 10 nm 이하로 하면 좋다. 실시형태 2에 설명한 바와 같이 적절한 길이의 오프셋 영역을 형성한 경우에는, 터널 전류를 억제할 수 있기 때문에, 게이트 절연막(102)의 물리적인 두께를 2 nm 이하로 할 수 있다.
게이트 절연막(102)에는, 산화실리콘, 질화실리콘, 산질화실리콘, 산화알루미늄, 산화하프늄, 산화랜턴, 산화지르코늄, 산화탄탈 등의 공지의 재료를 이용하면 좋다.
그 후, 게이트 절연막(102)을 덮어, 제 1 도전성 재료막을 형성한다. 제 1 도전성 재료막 중, 게이트 절연막(102)에 접하는 부분에는 일함수가 5.2 전자 볼트 이상의 재료(예를 들면, 백금, 오스뮴, 팔라듐 등의 백금계 귀금속이나 질화인듐 혹은 산질화인듐(In－O－N), 산질화 인듐 갈륨(In－Ga－O－N), 산질화 인듐 아연(In－Zn－O－N), 산질화 인듐 갈륨 아연(In－Ga－Zn－O－N) 등)를 이용하면 좋다. 또한, 제 1 도전성 재료막의 그 외의 부분은 알루미늄, 구리, 티탄, 텅스텐 등의 도전성이 높은 금속 재료를 주성분으로 하는 재료로 구성하면 좋다.
또한, 제 1 도전성 재료막 위에 제 1 절연성 재료막을 형성한다. 제 1 연성 재료막에는 산화실리콘, 질화실리콘, 산질화실리콘, 산화알루미늄 등을 이용하면 좋다.
그리고, 도 8(B)에 나타낸 바와 같이, 제 1 도전성 재료막 및 제 1 절연성 재료막을 에칭하여, 스트라이프 형상으로, 산화물 반도체(101)의 α면의 일부 및 β면의 일부를 덮는 게이트(103) 및 게이트(103) 위의 배리어 절연물(111)을 형성한다.
그 후, 이온 주입법 등의 수단에 의해, 게이트(103) 및 배리어 절연물(111)을 마스크로 하여 산화물 반도체(101)에 인을 주입한다. 인 대신에 질소나 붕소를 주입해도 좋다. 어느 경우도 산화물 반도체(101)는 N형을 나타낸다. 필요에 따라서, 이온을 주입한 후, 250℃ 내지 750℃에서 열처리해도 좋다. 최적의 열처리 온도 및 분위기는 주입하는 원소에 따라 다르다.
산화물 반도체(101)의 높이(h)가 100 nm를 넘는 경우에는, 산화물 반도체(101)에 이들 이온을 균질하게 주입할 수 없는 경우가 있기 때문에, 산화물 반도체(101)의 높이는 100 nm 이하로 하는 것이 바람직하다. 또한, 실시형태 2에 설명한 오프셋 영역을 형성하는 경우에는 이 이온 주입 공정을 생략한다.
그 후, 게이트 절연막(102) 및 게이트(103), 배리어 절연물(111)을 덮어, 제 2 절연성 재료막을 형성한다. 제 2 절연성 재료막은 제 1 절연성 재료막에 이용하는 재료 혹은 그것들과 같은 재료에서 선택하면 좋지만, 제 1 절연성 재료막은 에칭 레이트가 다른 것이 바람직하다. 또한, 제 2 절연성 재료막은 게이트 절연막(102)과 에칭 특성이 비슷한 것이 바람직하다.
그 후, 이방성 에칭법에 의해, 도 9(A)에 나타낸 바와 같이, 게이트(103) 및 배리어 절연물(111)의 측면에 측벽 절연물(109) 및 측벽 절연물(110)을 형성한다. 측벽의 폭은 5 nm 이상, 바람직하게는 10 nm 이상으로 하면 좋다. 이때, 게이트 절연막(102) 중 측벽 절연물(109) 및 측벽 절연물(110), 게이트(103)로 덮이지 않은 부분도 에칭하여, 산화물 반도체(101)를 노출시킨다.
이때, 도 9(A)에 나타낸 바와 같이 산화물 반도체(101)(N형 영역(107) 및 N형 영역(108))도 그 상부가 에칭되는 경우(오버 에칭)가 있다. 이것은 제 2 절연성 재료막과 산화물 반도체(101)의 에칭 레이트비를 충분히 크게 할 수 없기 때문이다.
특히, 제 2 절연성 재료막을 산화실리콘, 산질화실리콘으로 하는 경우에는, 드라이 에칭에서의 에칭 레이트가 인듐을 포함하는 산화물 반도체 혹은 아연을 포함하는 산화물 반도체와 큰 차이 없기 때문에, 어떻게 해서라도 산화물 반도체(101)가 에칭되게 된다.
이것은 본 실시형태에서 취급하는 FET에 한정하지 않고, 도 10(C)에 나타낸 플래너형의 FET에서도 마찬가지로 문제가 된다. 특히, 도 10(C)에 나타낸 플래너형 FET에서는 상술한 바와 같이, 오프 전류를 충분히 낮게 하기 위해서는 산화물 반도체(201c)를 매우 얇게 하는 것이 요구된다. 그 경우에는, 에칭 조건의 허용 범위가 엄격해져, 허용 범위로부터 벗어나면 측벽 절연물이나 게이트(203c)로 덮인 부분 이외의 대부분의 부분의 산화물 반도체(201c)가 소실되는 일도 있다.
한편, 본 실시형태의 FET에서는 예를 들면, 산화물 반도체(101)의 높이를 충분히 크게 할 수 있으므로, 다소, 산화물 반도체(101)가 에칭되었다고 하더라도, FET의 제작이 실패하는 일은 없다.
일반적으로, 일정한 넓이가 있는 면내에서의 에칭에서는, 에칭 속도가 부분에 따라 다른 경우가 있다. 도 10(C)에 나타낸 플래너형 FET에서는, 그 면내의 모든 장소에서, 산화물 반도체(201c)의 오버 에칭을 산화물 반도체(201c)의 두께에 대하여 충분히 작게 하는 것은 매우 어렵고, 수율 저하의 큰 요인이 된다.
본 실시형태의 FET에서는, 산화물 반도체(101)의 오버 에칭은 산화물 반도체(101)의 두께(t)가 아니고, 높이(h)에 대하여 충분히 작게 하면 좋고, 높이(h)는 두께(t)의 수배 혹은 그 이상이 되므로, 에칭 조건이 보다 넓게 허용되고, 수율도 높다.
다음에, 제 2 도전성 재료막을 형성하고, 이것을 에칭하여, 도 9(B)에 나타낸 바와 같이, 소스(104), 드레인(105)을 형성한다. 소스(104), 드레인(105)은 노출한 산화물 반도체(101)에 접하여 형성된다. 도 9(B)에서는, 소스(104), 드레인(105)은 산화물 반도체(101)의 α면, β면 및 γ면에 접하도록 형성되지만, 반드시 γ면에 접할 필요는 없다.
산화물 반도체(101)는 대기에 접하면 물을 흡수하여 열화하기 때문에, FET가 외기(外氣)와 접촉하는 것을 방지하기 위해 배리어성이 있는 적절한 절연성 재료(질화규소, 산화알루미늄, 질화알루미늄 등)의 막을 형성해도 좋다. 또한, 이상 나타낸 FET에서는, 산화물 반도체(101)의 대부분의 부분이 게이트(103), 소스(104) 및 드레인(105)으로 덮이는 구조가 되기 때문에, 플래너형 FET에 비하면 내구성이 높다.
(실시형태 6)
이상의 실시형태에서는, FET를 절연 표면 위에 형성하는 예를 나타냈지만, 일부가 도전성인 표면의 위에 FET를 형성해도 좋다. 그 경우에는, 하층과 전기적인 접속이 가능하게 된다. 도 11에 그러한 FET와 그것을 이용한 반도체 회로(메모리 셀)의 예를 나타낸다.
도 11에는, 1개의 트랜지스터와 1개의 커패시터로 이루어지는 랜덤 액세스 메모리(RAM)의 구조의 예를 나타낸 것이다. 같은 회로를 실리콘 반도체를 이용한 FET로 구성한 경우에는, 1T1C형 DRAM이라고 불린다. 실리콘 반도체를 이용한 FET에서는, 오프 전류가 크기 때문에, 수십 밀리 세컨드마다 데이터를 재기입(리프레시)할 필요가 있기 때문이다.
그러나, 위에서 설명한 바와 같이, 산화물 반도체를 이용한 FET에서는, 오프 전류가 실리콘 반도체를 이용한 FET보다 충분히 작게 할 수 있기 때문에, 실질적으로는 리프레시가 불필요한 경우가 있다. 그 경우, DRAM이라고 칭하는 것은 적절하지 않으므로, 이하에서는 단지 RAM 혹은, 다른 구조의 RAM과 구별하는 의미에서는, 1T1C형 RAM이라고 칭한다.
도 11에 나타낸 RAM의 메모리 셀 및 그 외의 회로의 구성을 설명한다. 도 11에 나타낸 반도체 회로는 실리콘 반도체 기판 표면에 형성된 단결정 실리콘 반도체를 이용한 트랜지스터를 가지는 드라이버 회로부(114), 메모리 셀의 셀 트랜지스터(115), 메모리 셀의 커패시터(116), 및 메모리 셀과 드라이버 회로부 사이에 설치된 비트선(113)을 가진다. 비트선(113)은 각종 도전성 재료를 이용하여 구성하면 좋다. 비트선(113)은 드라이버 회로부(114)와 전기적으로 접속된다.
메모리 셀의 셀 트랜지스터에는, 실시형태 2에 나타낸 오프셋 영역을 가지는 FET를 사용한다. 그 제작 방법 및 상세한 구조는 실시형태 5도 참조할 수 있다. 여기에서는, 도 5(B)에 나타낸 단면도에 상당하는 단면도를 표시하지만, 다른 면에서의 단면도는 실시형태 2를 참조로 하면 좋다. 또한, 실시형태 2에 나타낸 FET에 한정하지 않고, 그 외의 실시형태에 나타낸 FET를 사용해도 좋다.
FET는 층간 절연물(112), 및 비트선(113)과 전기적으로 접속하는 도전성 영역(113a) 위에 형성되고, 산화물 반도체(101), 게이트 절연막(102), 게이트(103), 소스(104), 드레인(105)을 가진다. 산화물 반도체(101)의 일부, 및 소스(104)의 일부는 도전성 영역(113a)과 접한다. 도전성 영역(113a)의 표면은 평탄한 것이 바람직하다. 한편, 드레인(105)은 도전성 영역(113a)과는 접하지 않는다. 또한, 드레인(105)은 접속 전극(117)을 통하여, 커패시터(116)에 접속된다.
커패시터(116)는 하부 전극(118), 커패시터 절연막(119), 상부 전극(120)에 의해 구성된다. 또한, 커패시터의 구성에 관해서는, 이것에 한정하지 않고, 공지의 각종 스택형 커패시터의 구조를 적용할 수 있다. 하부 전극(118), 커패시터 절연막(119), 상부 전극(120)의 재료나 두께, 크기 등에 관해서도, 공지의 각종 스택형 커패시터의 것을 적용할 수 있다.
(실시형태 7)
본 실시형태에서는, 실시형태 2의 FET를 소위 게인 셀형 메모리에 적용한 예에 대하여 설명한다. 또한, 사용하는 FET는 실시형태 2의 것에 한정하지 않고, 실시형태 1, 실시형태 3 내지 5의 것을 이용해도 좋다.
게인 셀형 메모리란, 예를 들면, 특허문헌 3에 기재되어 있는 메모리로, 전형적으로는, 2개의 트랜지스터(기입 트랜지스터와 판독 트랜지스터)와 1개의 커패시터로 이루어진다. 그 외에 3개의 트랜지스터로 이루어지는 것, 1개의 트랜지스터와 1개의 다이오드와 1개의 커패시터로 이루어지는 것, 등이 있다.
2개의 트랜지스터와 1개의 커패시터를 포함하는 메모리 셀의 회로도는 도 12(B)에 나타낸다. 즉, 기입 트랜지스터(127)의 게이트는 기입 워드선에, 커패시터(126)의 한쪽의 전극은 판독 워드선에, 기입 트랜지스터(127)의 소스와 판독 트랜지스터(128)의 소스는 비트선에, 기입 트랜지스터(127)의 드레인과 커패시터(126)의 다른 한쪽의 전극은 판독 트랜지스터(128)의 게이트에, 그리고, 판독 트랜지스터(128)의 드레인은 전원선에 접속된다.
또한, 게인 셀형 메모리에 있어서도, 실리콘 반도체를 이용한 FET로 구성한 경우에는, 빈번한 리프레시가 필요했었기 때문에, 통상은 게인 셀형 DRAM이라고 칭해지고 있다.
게인 셀형 메모리는 커패시터(126)의 용량을 DRAM의 커패시터에 비해 충분히 작게 할 수 있다고 하여 연구가 계속되어 왔다. DRAM에서는 필요한 커패시터의 용량이 비트선의 기생 용량의 상대비로 결정되는 것에 대하여, 게인 셀형 메모리에서는, 판독 트랜지스터(128)의 게이트 용량과의 상대비로 결정된다.
커패시터(126)의 용량을 작게 할 수 있으면, 그 충방전에 필요로 하는 시간, 즉, 스위칭 시간을 단축할 수 있다. DRAM에서는 커패시터의 충방전이 율속(律速)이 되어, 동작 스피드의 제약이 있는 것에 대하여, 게인 셀형 메모리에서는 디자인 룰의 축소와 함께 판독 트랜지스터(128)의 게이트 용량과 커패시터(126)의 용량이 같은 비율로 작아지기 때문에, 매우 고속으로 응답하는 메모리를 제작할 수 있다.
구체적으로는, 디자인 룰이 1/10이 되면(FET의 치수가 세로·가로·높이와의 1/10이 되면), 커패시터(126)의 용량은 1/10이 되고, FET의 온 저항도 1/10이 되기 때문에, 스위칭에 필요로 하는 시간은 1/100이 된다. 한편, DRAM에서는 FET의 온 저항이 1/10이 되어도, 커패시터의 용량은 변함없기 때문에, 스위칭 시간은 1/10이 되는 것에 그친다. 즉, 게인 셀형 메모리에서는 DRAM보다 10배의 고속화가 가능하다.
이와 같이 우수한 특성이 기대되는 게인 셀형 메모리이지만, FET의 오프 전류를 충분히 억제할 수 없기 때문에, 실용화하지 않았다. 일반적으로 디자인 룰이 1/10이 되어도 FET의 오프 전류가 1/10이 되는 일은 없고, 오히려, 다른 다양한 요인에 의해, 리크 전류가 증가하는 경우가 있다.
예를 들면, 오프 상태에서 PN 접합을 이용하여, 소스 드레인간을 절연하는 FET라면, 미세화와 함께 PN 접합에서의 밴드간 터널에 의한 리크가 현저하게 된다. 또한, 밴드 갭이 작은(1.5 전자 볼트 미만) 반도체에서는, 열여기 캐리어의 영향도 무시할 수 없다. 오프 전류를 억제할 수 없다면 커패시터의 용량을 줄이는 것은 어렵다.
게인 셀형 메모리의 기입 트랜지스터(127)를 공지의 실리콘 반도체를 이용한 FET로 구성한 경우에는 트랜지스터를 2개 이용하는 것의 효과는 소실된다. 예를 들면, 커패시터(126)의 용량이 통상의 DRAM과 같이 10 fF 정도라고 하면, 실리콘 반도체를 이용한 FET에서는 오프시의 리크 전류는 최저라도 10－14 A 정도이기 때문에, 1초 정도로 커패시터(126)에 축적된 전하는 소실된다. 따라서, 통상의 DRAM과 마찬가지로 1초간에 수십회의 리프레시 동작이 필요하게 된다.
DRAM보다 하나 여분으로 트랜지스터를 형성하는데 같은 용량의 커패시터를 사용하는 것은 비용에 알맞지 않기 때문에, 커패시터의 용량을 저감할 필요가 있다. DRAM에서는 비트선의 기생 용량과의 상대비의 관계로부터 커패시터의 용량을 작게 하면, 판독에서 에러가 생기지만, 게인 셀형 메모리에서는 커패시터의 용량을 1/10로 해도, 데이터를 읽어낼 수 있다.
그러나, 실리콘 반도체를 이용한 FET에서는, 비교적 오프 전류가 크기 때문에, 커패시터의 용량이 1/10이 되면, 리프레시의 간격도 1/10이 된다. 그 만큼, 소비 전력이 증대하는 데다, 메모리에의 액세스도 제약을 받는다. 마찬가지로 커패시터의 용량이 1/100이 되면, 리프레시의 간격이 1/100이 되어, 실용적이지 않다. 종래에는, 기입 트랜지스터(127)의 리크 전류를 충분히 저감하는 수단이 없었기 때문에, 이러한 게인 셀형 메모리가 실용화되는 일은 없었다.
기입 트랜지스터(127)를, 산화물 반도체를 채널에 이용한 FET로 형성하면 그 오프 전류가 매우 작아진다. 오프 전류가 충분히 작아지면, 게인 셀형 메모리는 매우 유망한 메모리 셀이 된다. 즉, 커패시터(126)의 용량은 기입 트랜지스터(127)나 판독 트랜지스터(128)의 게이트 용량과 동일한 정도까지 작게 할 수 있으므로, DRAM과 같은 특수한 형상(스택형이나 트렌치형)의 커패시터를 형성할 필요는 없고, 설계의 자유도가 넓어져, 공정도 간단하게 된다. 그리고, 위에서 설명한 바와 같이 고속 동작이 가능한 메모리가 된다.
예를 들면, 오프 전류를 실리콘 트랜지스터의 경우의 100만 분의 1(10－20 A 정도)로 하면, 만일 커패시터가 DRAM의 천 분의 1이었다고 해도, 리프레시의 간격은 DRAM의 천배(즉, 1분에 1번)로 족하다. 오프 전류가 보다 작고, 예를 들면, 10－24 A 이하이면, 수일에 한 번의 리프레시로 족하다.
기입 시에는, 상기와 같이 DRAM에 비해 현격히 작은 용량의 커패시터로의 충전이기 때문에, 기입 트랜지스터(127)의 특성은 그렇게 뛰어난 것이 아니어도 현재의 DRAM과 동일한 정도 혹은 그 이상의 것이 된다. 예를 들면, 커패시터(126)의 용량이 DRAM의 커패시터의 용량의 천 분의 1이면, 기입 트랜지스터(127)도 온 전류(혹은 이동도)는 DRAM의 트랜지스터의 천 분의 1이면 된다.
만일 기입 트랜지스터(127)의 이동도가 실리콘 반도체를 이용한 트랜지스터의 1/100의 이동도라고 하더라도, 통상의 DRAM의 10배의 속도로 기입을 실행할 수 있다. 위에서 설명한 바와 같이, 고속성은 디자인 룰의 축소와 함께 현저하게 된다.
또한, 기입 트랜지스터(127)의 오프 전류가 충분히 작아져, 리프레시가 실질적으로 불필요하게 되면, 불휘발성 메모리로서의 측면도 강해진다. 리프레시가 불필요하면, RAM으로서 뿐만 아니라, 게인 셀형 메모리를 NAND 구조를 가지는 메모리에 적용할 수 있다. NAND 구조에 의해 집적도를 높이는 것도 가능하게 된다.
본 실시형태의 게인 셀형 메모리의 개요를 도 12(A)에 나타낸다. 판독 트랜지스터(128)는 게이트(121)와 소스(123), 드레인(122)을 가진다. 드레인(122)은 전원선으로서 기능하거나, 전원선에 접속되고, 바람직하게는 워드선 방향으로 연장된다. 또한, 소스(123)는 기입 트랜지스터(127)의 소스(104)와 접속된다.
기입 트랜지스터(127)는 실시형태 2에 설명한 FET를 이용한다. 그러나, 이것에 한정하지 않고, 실시형태 1, 실시형태 3 내지 실시형태 5에 설명한 FET를 이용해도 좋다. 또한, 도 12(A)에 나타낸 도면은 도 5(B)에 상당하는 것이다.
기입 트랜지스터(127)는 층간 절연물(112) 위에, 산화물 반도체(101), 게이트 절연막(102), 게이트(103), 소스(104), 드레인(105)을 가지고, 드레인(105)은 판독 트랜지스터(128)의 게이트(121)와 접한다. 또한, 게이트(103)는 기입 워드선 혹은 그 일부로서 기능한다. 판독 트랜지스터(128)의 게이트(121)는 기입 트랜지스터(127)의 드레인(105)과 전기적으로 접속하고, 기입 트랜지스터(127)의 게이트(103)와 소스(104)는 전기적으로 접속하지 않는 구조로 하는 것이 바람직하다.
또한, 소스(104)에는 비트선을 접속한다. 또한, 드레인(105)과 중첩되도록 하여, 게이트 절연막(102)을 통하여 판독 워드선(124)이 형성된다. 판독 워드선(124)과 드레인(105)과 게이트 절연막(102)에서 커패시터(126)가 형성된다. 판독 워드선(124)은 게이트(103)와 마찬가지로, 산화물 반도체(101)의 측면을 드레인(105) 위로부터 덮는 형상이 된다.
이 때문에, 판독 워드선(124)의 폭을 L6으로 하면, 커패시터(126)의 면적(판독 워드선(124)과 드레인(105)이 중첩되는 부분의 면적)은 (2h＋t)×L6보다 커진다. 한편, 판독 트랜지스터(128)의 게이트(121)의 게이트 면적은 L6×L6 정도이다. 산화물 반도체의 높이(h)는 회로의 최소 가공 선폭에 제약되는 일 없이 크게 할 수 있으므로, 결과적으로, 커패시터(126)의 용량을 판독 트랜지스터(128)의 게이트 용량의 2배 혹은 그 이상으로 할 수 있다. 이것은, 데이터의 판독을 행할 때에 에러가 일어나기 어려워지는 것을 의미한다.
도 12(A)에 나타낸 구조의 메모리 셀을 제작하려면 이하와 같이 행하면 좋다. 먼저, 단결정 실리콘 반도체를 이용하여, 판독 트랜지스터(128)의 게이트(121), 소스(123), 드레인(122)을 제작하고, 그 위에 층간 절연물(112)을 형성한다. 그리고, 그 표면을 평탄화하여, 게이트(121)를 노출시킨다.
그 후, 박편 형상의 산화물 반도체(101)를 형성하고, 층간 절연물(112)에 판독 트랜지스터(128)의 소스(123)에 이르는 컨택트홀을 형성한다. 그리고, 산화물 반도체(101)의 일부를 덮어, 소스(104), 드레인(105)을 형성한다. 드레인(105)은 판독 트랜지스터(128)의 게이트(121)와 소스(104)는 마찬가지로 소스(123)와 접하도록 한다.
그리고, 게이트 절연막(102)을 형성한다. 또한, 게이트 절연막(102)을 덮어, 게이트(103), 판독 워드선(124)을 형성한다. 그 후, 소스(104)에 이르는 컨택트홀을 형성하여 비트선(125)을 형성한다.
본 실시형태에 설명한 게인 셀형 메모리는, DRAM과는 달리, 데이터의 판독 시에 신호의 증폭 과정이나 그것을 위한 회로가 불필요한 것을 이용하여, 각종 반도체 회로의 레지스터(일시적으로 데이터를 기억하는 메모리 장치)로서 이용할 수 있다.
통상의 반도체 회로 중의 레지스터는 6개의 트랜지스터를 이용한 플립플롭 회로로 구성된다. 그 때문에, 레지스터의 점유 면적이 커지지만, 본 실시형태에 설명한 게인 셀형 메모리는 2개의 트랜지스터와 1개의 커패시터에 의해 형성되고, 더하여, 2개의 트랜지스터는 입체적으로 배치되기 때문에, 종래의 레지스터보다 점유 면적이 작아진다.
또한, 플립플롭 회로를 이용한 레지스터는 전원이 두절되면 데이터를 소실하고, 전원이 복구한 후에도 원 상태를 재현할 수 없는 것에 대하여, 본 실시형태에 설명한 게인 셀형 메모리는 일정한 기간, 데이터를 보유할 수 있으므로, 전원이 복구된 후, 신속하게 원 상태를 재현할 수 있다.
이 특성을 이용하면, 반도체 회로로서 연산을 하지 않는 시간이 약간이라도 있다면, 바로 전원의 공급을 정지하고, 연산이 필요한 경우에 다시 전원을 공급함으로써, 소비 전력을 저감할 수 있다. 예를 들면, 화상 처리 및 출력 회로에 있어서는, 17 밀리 세컨드에 한 번, 화상 데이터를 처리하여 송출하지만, 그에 필요한 시간은 1 밀리 세컨드 이하이며, 나머지의 16 밀리 세컨드 이상의 시간은 회로의 전원을 꺼 두어도 좋다. 이와 같이 함으로써, 회로의 소비 전력을 저감할 수 있다.
보다 대규모 반도체 회로인 CPU에서는 복수의 회로가 각각 연산을 행하지만, 상시, 모든 회로가 연산을 행하고 있는 것은 아니고, 단지 대기하고 있는 회로도 많다. 그러한 회로에는 전원을 공급하지 않는 것에 의해 소비 전력을 큰폭으로 저감할 수 있다. 그러한 회로의 레지스터는 본 실시형태에 설명한 게인 셀형 메모리를 이용하여 구성함으로써, 순식간에 회로에의 전원의 공급 및 차단을 실행할 수 있다.
(실시형태 8)
이하에서는, 실시형태 6 혹은 실시형태 7에 설명한 메모리의 이용예에 대하여 도 14를 참조하여 설명한다. 도 14는 마이크로 프로세서의 구성예를 나타내는 블럭도이다. 도 14에 나타낸 마이크로 프로세서는 CPU(301), 메인 메모리(302), 클록 콘트롤러(303), 캐시 콘트롤러(304), 시리얼 인터페이스(305), I/O 포트(306), 단자(307), 인터페이스(308), 캐시 메모리(309) 등이 형성되어 있다. 물론, 도 14에 나타낸 마이크로 프로세서는, 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 마이크로 프로세서는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
CPU(301)를 보다 고속으로 동작시키려면, 그에 알맞은 정도의 고속의 메모리를 필요로 한다. 그러나, CPU(301)의 동작 스피드에 있던 액세스 타임을 가지는 고속의 대용량 메모리를 사용한 경우, 일반적으로 비용이 높아지게 된다. 따라서 대용량의 메인 메모리(302) 외에, 메인 메모리(302)보다 소용량이지만 고속의 메모리인 SRAM 등의 캐시 메모리(309)를 CPU(301)와 메인 메모리(302)의 사이에 개재시킨다. CPU(301)가 캐시 메모리(309)에 액세스함으로써, 메인 메모리(302)의 스피드에 의하지 않고, 고속으로 동작하는 것이 가능하게 된다.
도 14에 나타낸 마이크로 프로세서에서는, 메인 메모리(302)에 상술한 메모리를 이용할 수 있다. 상기 구성에 의해, 집적도가 높은 마이크로 프로세서, 신뢰성이 높은 마이크로 프로세서를 실현할 수 있다.
또한, 메인 메모리(302)에는, CPU(301)로 실행되는 프로그램이 격납되어 있다. 그리고 예를 들면 실행 초기에, 메인 메모리(302)에 격납되어 있는 프로그램은 캐시 메모리(309)에 다운로드된다. 다운로드되는 프로그램은 메인 메모리(302)에 격납되어 있는 것에 한정되지 않고, 다른 외부에 부착된 메모리로부터 다운로드할 수도 있다. 캐시 메모리(309)는 CPU(301)로 실행되는 프로그램을 격납할 뿐만 아니라, 워크 영역으로서도 기능하고, CPU(301)의 계산 결과 등을 일시적으로 격납한다.
또한, CPU는 단수에 한정되지 않고, 복수 제공하여도 좋다. CPU를 복수 제공하여 병렬 처리를 행함으로써, 동작 속도의 향상을 도모할 수 있다. 그 경우, CPU간의 처리 속도가 제각각이라면 처리 전체로 보았을 때에 문제가 일어나는 경우가 있으므로, 슬레이브가 되는 각 CPU의 처리 속도의 밸런스를 마스터가 되는 CPU에서 취하도록 해도 좋다.
또한, 여기에서는 마이크로 프로세서를 예시했지만, 상술한 메모리는 마이크로 프로세서의 메인 메모리에 그 용도가 한정되는 것은 아니다. 예를 들면 표시 장치의 구동 회로에 이용되는 비디오 RAM이나, 화상 처리 회로에 필요한 대용량 메모리로서의 용도도 바람직하다. 그 외, 다양한 시스템 LSI에서도, 대용량 혹은 소형 용도의 메모리로서 이용할 수 있다.
(실시형태 9)
본 실시형태에서는, 실시형태 6 혹은 실시형태 7에 설명한 메모리를 가지는 반도체 장치의 예에 대하여 설명한다. 이 반도체 장치는, 본 발명의 일 양태에 관한 메모리를 이용함으로써, 소형화를 실현하는 것이 가능하다. 특히, 휴대용의 반도체 장치의 경우, 본 발명의 일 양태에 관한 메모리를 이용함으로써 소형화가 실현되면, 사용자의 사용 편이성이 향상된다는 메리트를 얻을 수 있다.
본 발명의 일 양태에 관한 메모리는 표시 장치, 노트형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD：Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용할 수 있다.
그 외에, 본 발명의 일 양태에 관한 메모리를 이용할 수 있는 반도체 장치로서 휴대전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 예금 지급기(ATM), 자동 판매기 등을 들 수 있다. 이것들 반도체 장치의 구체적인 예를 도 15에 나타낸다.
도 15(A)는 휴대형 게임기이며, 하우징(401), 하우징(402), 표시부(403), 표시부(404), 마이크로폰(405), 스피커(406), 조작 키(407), 스타일러스(408) 등을 가진다. 본 발명의 일 양태에 관한 메모리는 휴대형 게임기의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적회로에 본 발명의 일 양태에 관한 메모리를 이용함으로써, 콤팩트한 휴대형 게임기를 제공할 수 있다. 또한, 도 15(A)에 나타낸 휴대형 게임기는 2개의 표시부(403) 및 표시부(404)를 가지고 있지만, 휴대형 게임기가 가지는 표시부의 수는 이것에 한정되지 않는다.
도 15(B)는 휴대전화이며, 하우징(411), 표시부(412), 음성 입력부(413), 음성 출력부(414), 조작 키(415), 수광부(416) 등을 가진다. 수광부(416)에 있어서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 로드할 수 있다. 본 발명의 일 양태에 관한 메모리는 휴대전화의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대전화의 구동을 제어하기 위한 집적회로에 본 발명의 일 양태에 관한 메모리를 이용함으로써, 콤팩트한 휴대전화를 제공할 수 있다.
도 15(C)는 휴대 정보 단말이며, 하우징(421), 표시부(422), 조작 키(423) 등을 가진다. 도 15(C)에 나타낸 휴대 정보 단말은 모뎀이 하우징(421)에 내장되어 있어도 좋다. 본 발명의 일 양태에 관한 메모리는 휴대 정보 단말의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대 정보 단말의 구동을 제어하기 위한 집적회로에 본 발명의 일 양태에 관한 메모리를 이용함으로써, 콤팩트한 휴대 정보 단말을 제공할 수 있다.
100：절연 표면 101：산화물 반도체
102：게이트 절연막 103：게이트
104：소스 105：드레인
106：공핍화 영역 107：N형 영역
108：N형 영역 109：측벽 절연물
110：측벽 절연물 111：배리어 절연물
112：층간 절연물 113：비트선
113a：도전성 영역 114：드라이버 회로부
115：셀 트랜지스터 116：커패시터
117：접속 전극 118：하부 전극
119：커패시터 절연막 120：상부 전극
121：게이트 122：드레인
123：소스 124：판독 워드선
125：비트선 126：커패시터
127：기입 트랜지스터 128：판독 트랜지스터
201a：산화물 반도체 201b：산화물 반도체
201c：산화물 반도체 202a：게이트 절연막
202b：게이트 절연막 202c：게이트 절연막
203a：게이트 203b：게이트
203c：게이트 204a：소스
204b：소스 204c：소스
205a：드레인 205b：드레인
205c：드레인 206a：공핍화 영역
206b：공핍화 영역 207：N형 영역
208：N형 영역 301：CPU
302：메인 메모리 303：클록 콘트롤러
304：캐시 콘트롤러 305：시리얼 인터페이스
306：I/O 포트 307：단자
308：인터페이스 309：캐시 메모리
401：하우징 402：하우징
403：표시부 404：표시부
405：마이크로폰 406：스피커
407：조작 키 408：스타일러스
411：하우징 412：표시부
413：음성 입력부 414：음성 출력부
415：조작 키 416：수광부
421：하우징 422：표시부
423：조작 키

Claims (16)

  1. 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터는:
    기판 위의 산화물 반도체로서, 바닥면을 포함하고, 상기 산화물 반도체의 높이는 상기 트랜지스터의 채널 길이 방향에 수직인 방향을 따라 상기 바닥면에서 상기 산화물 반도체의 길이보다 큰, 상기 산화물 반도체;
    상기 산화물 반도체와 접촉하는 소스 전극;
    상기 산화물 반도체와 접촉하는 드레인 전극;
    상기 산화물 반도체, 상기 소스 전극, 및 상기 드레인 전극을 덮는 게이트 절연막; 및
    상기 게이트 절연막 위에 있고 상기 게이트 절연막과 접촉하는 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 소스 전극과 부분적으로 중첩되고,
    상기 게이트 전극은 상기 드레인 전극과 부분적으로 중첩되는, 반도체 장치.
  2. 반도체 장치에 있어서,
    결정성 실리콘을 포함하는 채널 형성 영역을 포함하는 제 1 트랜지스터;
    제 2 트랜지스터로서, 상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되는, 상기 제 2 트랜지스터; 및
    한 쌍의 전극을 포함하는 커패시터로서, 상기 한 쌍의 전극 중 하나는 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되는, 상기 커패시터를 포함하고,
    상기 제 2 트랜지스터는:
    산화물 반도체로서, 바닥면을 포함하고, 상기 산화물 반도체의 높이는 상기 제 2 트랜지스터의 채널 길이 방향에 수직인 방향을 따라 상기 바닥면에서 상기 산화물 반도체의 길이보다 큰, 상기 산화물 반도체;
    상기 산화물 반도체와 접촉하는 소스 전극;
    상기 산화물 반도체와 접촉하는 드레인 전극;
    상기 산화물 반도체, 상기 소스 전극, 및 상기 드레인 전극을 덮는 게이트 절연막; 및
    상기 게이트 절연막 위에 있고 상기 게이트 절연막과 접촉하는 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 소스 전극과 부분적으로 중첩되고,
    상기 게이트 전극은 상기 드레인 전극과 부분적으로 중첩되는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 결정성 실리콘은 단결정 실리콘인, 반도체 장치.
  4. 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터는:
    기판 위의 산화물 반도체로서, 바닥면을 포함하고, 상기 산화물 반도체의 높이는 상기 트랜지스터의 채널 길이 방향에 수직인 방향을 따라 상기 바닥면에서 상기 산화물 반도체의 길이보다 큰, 상기 산화물 반도체;
    상기 산화물 반도체와 접촉하는 소스 전극;
    상기 산화물 반도체와 접촉하는 드레인 전극;
    상기 산화물 반도체, 상기 소스 전극, 및 상기 드레인 전극을 덮는 게이트 절연막; 및
    상기 게이트 절연막 위에 있고 상기 게이트 절연막과 접촉하는 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 소스 전극과 부분적으로 중첩되고,
    상기 게이트 전극은 상기 드레인 전극과 부분적으로 중첩되고,
    상기 산화물 반도체는 결정들을 포함하는 제 1 영역을 포함하고,
    상기 제 1 영역에서 상기 결정들의 c축들은 상기 산화물 반도체의 상기 바닥면에 수직인, 반도체 장치.
  5. 삭제
  6. 반도체 장치에 있어서,
    트랜지스터를 포함하는 회로를 포함하고, 상기 트랜지스터는:
    기판 위의 산화물 반도체로서, 바닥면을 포함하고, 상기 산화물 반도체의 높이는 상기 트랜지스터의 채널 길이 방향에 수직인 방향을 따라 상기 바닥면에서 상기 산화물 반도체의 길이보다 큰, 상기 산화물 반도체;
    상기 산화물 반도체와 접촉하는 소스 전극;
    상기 산화물 반도체와 접촉하는 드레인 전극;
    상기 산화물 반도체, 상기 소스 전극, 및 상기 드레인 전극을 덮는 게이트 절연막; 및
    상기 게이트 절연막 위에 있고 상기 게이트 절연막과 접촉하는 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 소스 전극과 부분적으로 중첩되고,
    상기 게이트 전극은 상기 드레인 전극과 부분적으로 중첩되는, 반도체 장치.
  7. 제 1 항, 제 2 항, 제 4 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 산화인듐, 산화아연, 산화주석, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Sn계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물, In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, 및 In-Sn-Ga-Zn계 산화물 중 어느 하나를 포함하는, 반도체 장치.
  8. 제 1 항, 제 2 항, 제 4 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 산화물 반도체의 코너 부분은 곡면을 가지는, 반도체 장치.
  9. 제 1 항, 제 2 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 결정성을 가지는, 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 2 항에 따른 제 2 트랜지스터를 셀 트랜지스터로서 포함하는 랜덤 액세스 메모리.
  14. 제 2 항에 따른 제 2 트랜지스터를 기입 트랜지스터로서 포함하는 메모리.
  15. 제 1 항, 제 4 항, 및 제 6 항 중 어느 한 항에 따른 트랜지스터를 셀 트랜지스터로서 포함하는 랜덤 액세스 메모리.
  16. 제 1 항, 제 4 항, 및 제 6 항 중 어느 한 항에 따른 트랜지스터를 기입 트랜지스터로서 포함하는 메모리.
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