JP6161431B2 - 半導体装置 - Google Patents

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法などに関する。または、本発明は、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器などに関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。

絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。

トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。

近年は、酸化物半導体膜が注目されている。例えば、インジウム、ガリウムおよび亜鉛を有する非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。

酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタのチャネル形成領域に用いることができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。

ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。

特開２００６−１６５５２８号公報 特開２０１２−２５７１８７号公報

電気特性の優れたトランジスタを提供することを課題の一とする。または、微細な構造を有するトランジスタを提供することを課題の一とする。または、オン電流の高いトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。

または、オフ時の電流の小さい、トランジスタを提供することを課題の一とする。または、高い電界効果移動度を有するトランジスタを提供することを課題の一とする。または、歩留まり高いトランジスタを提供することを課題の一とする。または、当該トランジスタを有する半導体装置などを提供することを課題の一とする。または、新規な半導体装置などを提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様に係る半導体装置は、例えば、絶縁表面を有する基板上の酸化物半導体膜と、酸化物半導体膜と接するソース電極およびドレイン電極と、酸化物半導体膜上、ソース電極上およびドレイン電極上のゲート絶縁膜と、ソース電極上、ドレイン電極上およびゲート絶縁膜上にあり、かつ酸化物半導体膜の側面と向かい合う、第１のゲート電極および第２のゲート電極と、を有する。

なお、第１のゲート電極上および第２のゲート電極上に過剰酸素を含む保護絶縁膜を有すると好ましい。

または、本発明の一態様に係る半導体装置は、例えば、絶縁表面を有する基板上の酸化物半導体膜と、酸化物半導体膜と接するソース電極およびドレイン電極と、酸化物半導体膜上、ソース電極上およびドレイン電極上のゲート絶縁膜と、ソース電極上、ドレイン電極上およびゲート絶縁膜上にあり、かつ酸化物半導体膜の側面と向かい合う第１のゲート電極と、酸化物半導体膜上、ソース電極上、ドレイン電極上および第１のゲート電極上の絶縁膜と、絶縁膜上にあり、かつ酸化物半導体膜の側面と向かい合う第２のゲート電極と、を有する。

または、本発明の一態様に係る半導体装置は、例えば、絶縁表面を有する基板上の酸化物半導体膜と、酸化物半導体膜と接するソース電極およびドレイン電極と、酸化物半導体膜上、ソース電極上およびドレイン電極上のゲート絶縁膜と、ソース電極上、ドレイン電極上およびゲート絶縁膜上にあり、かつ酸化物半導体膜の側面と向かい合う第１のゲート電極と、酸化物半導体膜上、ソース電極上、ドレイン電極上、ゲート絶縁膜上および第１のゲート電極上の電荷蓄積膜と、電荷蓄積膜上にあり、かつ酸化物半導体膜の側面と向かい合う第２のゲート電極と、を有する。

なお、第１のゲート電極と第２のゲート電極とが重なる領域を有すると好ましい。

なお、チャネル長が１００ｎｍ以下、チャネル幅が４０ｎｍ以下、かつ酸化物半導体膜の厚さが３０ｎｍ以上であると好ましい。

なお、酸化物半導体膜は、インジウムを含むと好ましい。また、基板と酸化物半導体膜との間にインジウムを含む酸化物膜を有すると好ましい。また、酸化物半導体膜とゲート絶縁膜との間にインジウムを含む酸化物膜を有すると好ましい。

なお、第１のゲート電極および第２のゲート電極に、異なる電位を印加できると好ましい。

電気特性の優れたトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、オン電流の高いトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。

または、オフ時の電流の小さい、トランジスタを提供することができる。または、高い電界効果移動度を有するトランジスタを提供することができる。または、歩留まり高いトランジスタを提供することができる。または、当該トランジスタを有する半導体装置などを提供することができる。または、新規な半導体装置などを提供することができる。

本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図およびタイミングチャート。 本発明の一態様に係る半導体記憶装置の一例を示すブロック図および回路図。 本発明の一態様に係るＣＰＵの一例を示すブロック図。 本発明の一態様に係る電子機器の一例を示す図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

なお、ある一つの実施の形態の中で述べる内容は、その実施の形態で述べる別の内容、または／および、一つ若しくは複数の別の実施の形態で述べる内容に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。

なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。

なお、半導体膜の不純物とは、例えば、半導体膜を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体膜にキャリアトラップが形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体膜が酸化物半導体膜である場合、半導体膜の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、不純物の混入によって酸素欠損を形成する場合がある。また、半導体膜がシリコン膜である場合、半導体膜の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

また、本明細書において、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合と、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合とがある。また、過剰酸素を含む絶縁膜は、例えば、加熱処理によって酸素を放出する機能を有する絶縁膜である。

また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

＜トランジスタの構造および作製方法についての説明＞
以下では、トランジスタの構造および作製方法について説明する。

本発明の一態様に係るトランジスタは、例えば、以下に示す一以上の特徴を有する。例えば、微細な構造であってもスイッチング特性の得られるトランジスタである。または、例えば、３次元的な電流の経路を有することにより、オン電流を大きくしたトランジスタである。または、例えば、効果的にゲート電界を印加することにより、オフ電流を小さくしたトランジスタである。または、例えば、効果的にゲート電界を印加することにより、微細化に伴う電気特性の悪化を抑制したトランジスタである。または、例えば、しきい値電圧の制御性の高いトランジスタである。

＜トランジスタ構造（１）＞
本発明の一態様に係るトランジスタの一例について説明する。

図１は、トランジスタの上面図および断面図である。図１（Ａ）は、トランジスタの上面図を示す。図１（Ａ）において、一点鎖線Ａ１−Ａ２に対応する断面図を図１（Ｂ）に示す。また、図１（Ａ）において、一点鎖線Ａ３−Ａ４に対応する断面図を図１（Ｃ）に示す。

上面図である図１（Ａ）において、酸化物半導体膜１０６がゲート電極１０４ａまたはゲート電極１０４ｂと重なる領域で、ソース電極１１６ａとドレイン電極１１６ｂとの間隔をチャネル長という。また、酸化物半導体膜１０６がゲート電極１０４ａまたはゲート電極１０４ｂと重なる領域で、ソース電極１１６ａとドレイン電極１１６ｂとの中間地点を結んだ線の長さをチャネル幅という。したがって、図１（Ａ）において、チャネル幅は一点鎖線Ａ３−Ａ４の方向における酸化物半導体膜１０６のゲート電極１０４ａおよびゲート電極１０４ｂと重なる領域の長さである。

なお、半導体装置の集積度を高めるためには、トランジスタのサイズを縮小することが好ましい。例えば、チャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、さらに好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下とする。また、チャネル幅は、１００ｎｍ以下、好ましくは６０ｎｍ以下、さらに好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下とする。このような微細なトランジスタにおいては、電気特性の悪化などの不具合を生じる場合がある。しかしながら、本発明の一態様に係るトランジスタは、微細化に伴う電気特性の悪化を抑制できるため、集積度の高い半導体装置を実現することができる。

チャネル長方向の断面図である図１（Ｂ）において、トランジスタは、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上の酸化物半導体膜１０６と、下地絶縁膜１０２上および酸化物半導体膜１０６上のソース電極１１６ａおよびドレイン電極１１６ｂと、酸化物半導体膜１０６上、ソース電極１１６ａ上およびドレイン電極１１６ｂ上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上の保護絶縁膜１１８と、を有する。

チャネル幅方向の断面図である図１（Ｃ）において、トランジスタは、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上の酸化物半導体膜１０６と、下地絶縁膜１０２上および酸化物半導体膜１０６上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上のゲート電極１０４ａおよびゲート電極１０４ｂと、ゲート絶縁膜１１２上、ゲート電極１０４ａ上およびゲート電極１０４ｂ上の保護絶縁膜１１８と、を有する。

なお、トランジスタは、保護絶縁膜１１８を有さなくても構わない場合がある。また、トランジスタは、下地絶縁膜１０２を有さなくても構わない場合がある。

なお、チャネル幅方向の断面図である図１（Ｃ）において、トランジスタは、ゲート電極１０４ａおよびゲート電極１０４ｂによって、酸化物半導体膜１０６の側面側からも電界が印加される構造となっている。トランジスタのチャネル幅が小さいほど（例えば、１００ｎｍ以下、６０ｎｍ以下または４０ｎｍ以下である場合）、酸化物半導体膜１０６の側面側からの電界による寄与は大きくなる。そのため、トランジスタのオン特性（トランジスタをオンにしたときの電流（オン電流）や電界効果移動度など）およびオフ特性（トランジスタをオフにしたときの電流（オフ電流）など）は向上する。また、パンチスルー現象を抑制できるため、チャネル長の小さい、微細化されたトランジスタにおいても、電気特性の悪化を抑制し、ノーマリーオフの電気特性を得ることができる。このように、当該トランジスタは、電気特性の優れたトランジスタである。

なお、ゲート電極１０４ａおよびゲート電極１０４ｂを、同じ電位としても構わない。その場合、ゲート電極１０４ａ、ゲート電極１０４ｂの一方のみを設けた場合と比べて、高いオン電流を得ることができる。例えば、ゲート電極１０４ａとゲート電極１０４ｂとが接するように配置しても構わない。

または、ゲート電極１０４ａおよびゲート電極１０４ｂに、異なる電位を印加しても構わない。例えば、ゲート電極１０４ｂをソース電極１１６ａと同じ電位とし、ゲート電極１０４ａによってトランジスタのスイッチングを制御する構成としても構わない。ゲート電極１０４ｂをソース電極１１６ａと同じ電位にすることで、ゲート電極１０４ａ、ゲート電極１０４ｂの一方のみを設けた場合と比べて、トランジスタの電気特性のばらつきを低減することができる。

または、ゲート電極１０４ｂによってトランジスタのしきい値電圧を調整し、ゲート電極１０４ａによってトランジスタのスイッチングを制御する構成としても構わない。例えば、ゲート電極１０４ｂをソース電極よりも低い電位にすることで、トランジスタのしきい値電圧をプラス方向に変動させることができる。または、例えば、ゲート電極１０４ｂをソース電極よりも高い電位にすることで、トランジスタのしきい値電圧をマイナス方向に変動させることができる。このとき、トランジスタのしきい値電圧を、半導体装置に含まれるトランジスタごとに異ならせても構わない。半導体装置に含まれるトランジスタごとに異なるしきい値電圧を与えることで、半導体装置の消費電力を低減することができる場合がある。

ゲート電極１０４ａは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。

ゲート電極１０４ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。

なお、ゲート電極１０４ａおよびゲート電極１０４ｂは、同種の導電膜であってもよい。例えば、ゲート電極１０４ａおよびゲート電極１０４ｂは、同一工程を経て設けられた導電膜が分割されたものであってもよい。

図１（Ｂ）および図１（Ｃ）に示すように、下地絶縁膜１０２は、酸化物半導体膜１０６と重なる領域が厚く、重ならない領域が薄くなっている。これは、酸化物半導体膜１０６のエッチング時や、酸化物半導体膜１０６が形成された後の工程における薬液処理、プラズマ処理などによって下地絶縁膜１０２がエッチングされるためである。なお、下地絶縁膜１０２がエッチングされる条件によっては、下地絶縁膜１０２の厚い領域は、酸化物半導体膜１０６と重なる領域の外側または内側となる場合がある。つまり、下地絶縁膜１０２の薄い領域が、酸化物半導体膜１０６と重なる領域の内側にある場合もある。ただし、下地絶縁膜１０２の厚さの異なる領域は、全てにおいて上記のような形状とならなくてもよく、例えば、半導体装置内またはトランジスタ内において、下地絶縁膜１０２の厚い領域が酸化物半導体膜１０６と重なる領域の外側まである箇所と、下地絶縁膜１０２の薄い領域が酸化物半導体膜１０６と重なる領域の内側まである箇所と、を有しても構わない。

例えば、下地絶縁膜１０２が厚さの異なる領域を有することにより、ゲート電極１０４ａまたは／およびゲート電極１０４ｂを、酸化物半導体膜１０６の下面よりも下まで配置することができる場合がある。このような構造では、ゲート電極１０４ａまたは／およびゲート電極１０４ｂによって、酸化物半導体膜１０６の側面または／および下面からも電界が印加される。そのため、酸化物半導体膜１０６の各方位から効果的に電界を印加でき、高いオン電流と、低いオフ電流と、微細化に伴う電気特性の悪化の抑制と、を実現することが可能となる。特に、酸化物半導体膜１０６が厚いほど、上面および下面からの電界よりも側面からの電界の寄与が大きくなる。酸化物半導体膜１０６の厚さの好ましい範囲については後述する。

なお、図１（Ｃ）において、下地絶縁膜１０２の厚い領域の厚さから、下地絶縁膜１０２の薄い領域の厚さ、およびゲート絶縁膜１１２の厚さの和を差し引いた長さを迫り出し量（ひさし長さともいう。）と呼ぶ。該迫り出し量は、チャネル幅の０．０５倍以上３倍以下、好ましくは０．１倍以上３倍以下、さらに好ましくは０．２倍以上２．５倍以下、より好ましくは０．５倍以上２倍以下、特に好ましくは１倍以上１．５倍以下とすればよい。例えば、該迫り出し量を、１．５ｎｍ以上３００ｎｍ以下、好ましくは３ｎｍ以上３００ｎｍ以下、さらに好ましくは６ｎｍ以上２５０ｎｍ以下、より好ましくは１５ｎｍ以上２００ｎｍ以下、特に好ましくは３０ｎｍ以上１５０ｎｍとすればよい。

該迫り出し量が大きいほど、酸化物半導体膜１０６の下面から印加される電界が効果的になる。したがって、該迫り出し量が大きいほど、トランジスタのオン電流は大きくなり、オフ電流は小さくなり、トランジスタの微細化に伴う電気特性の悪化は抑制される。なお、一定の範囲においては、該迫り出し量が大きいほど、オン電流を効果的に大きくし、かつオフ電流を効果的に小さくし、微細化に伴う電気特性の悪化を効果的に抑制することができるが、一定の範囲を超えた場合には該迫り出し量を大きくしていくことに対する寄与が小さくなっていく。例えば、生産時におけるばらつきなどを小さくするためには、該迫り出し量を一定の範囲より大きくして、該迫り出し量のばらつきの影響を低減した方が好ましい場合がある。なお、該迫り出し量を大きくするためには、下地絶縁膜１０２を厚くし、かつエッチング量を増やさなくてはならなくなるため、生産性の低下の観点からは、必要以上に該迫り出し量を大きくし過ぎない方が好ましい場合もある。したがって、該迫り出し量は、上述したような好ましい範囲を有する。

下地絶縁膜１０２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

下地絶縁膜１０２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした積層膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンの密度が３×１０^１７個／ｃｍ^３以下、好ましくは５×１０^１６個／ｃｍ^３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放出量は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて測定すればよい。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。

または、下地絶縁膜１０２は、例えば、１層目を窒化シリコン膜とし、２層目を第１の酸化シリコン膜とし、３層目を第２の酸化シリコン膜とした積層膜とすればよい。この場合、第１の酸化シリコン膜または／および第２の酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。第１の酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０^１７個／ｃｍ^３以下、好ましくは５×１０^１６個／ｃｍ^３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。

下地絶縁膜１０２を積層膜とすることにより、各層の物性を利用することで下地絶縁膜１０２の薄い領域の厚さ、厚い領域の厚さを均一に制御できる場合がある。その場合、下地絶縁膜１０２の薄い領域と厚い領域とで、異なる層構造となる。例えば、下地絶縁膜１０２の薄い領域は単層構造となり、厚い領域は積層構造となる場合がある。

過剰酸素を含む酸化シリコン膜とは、加熱処理などによって酸素を放出する機能を有する酸化シリコン膜をいう。また、過剰酸素を含む絶縁膜は、加熱処理などによって酸素を放出する機能を有する絶縁膜である。

過剰酸素を含む絶縁膜は、酸化物半導体膜１０６中の酸素欠損を低減することができる。酸化物半導体膜１０６中で酸素欠損は、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、電子を生成することがある。したがって、酸化物半導体膜１０６中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。

ここで、加熱処理によって酸素を放出する膜は、ＴＤＳ分析によって１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上または１×１０^２０ａｔｏｍｓ／ｃｍ^３以上の酸素（酸素原子数に換算）を放出することもある。

または、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７個／ｃｍ^３以上であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。

または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。

以下では、酸化物半導体膜１０６について説明する。

酸化物半導体膜１０６の厚さは、チャネル幅の０．５倍以上、好ましくは１倍以上、さらに好ましくは１．５倍以上、より好ましくは２倍以上とする。図１に示したトランジスタは、酸化物半導体膜１０６の側面にゲート電極１０４ａおよびゲート電極１０４ｂからの電界が印加されるため、酸化物半導体膜１０６を厚くした場合でも良好なスイッチング特性が得られる。したがって、スケーリング則に沿った、酸化物半導体膜１０６の薄膜化が不要となる場合がある。酸化物半導体膜１０６は、厚いほど側面の面積が増大し、トランジスタのオン電流を大きくなる。

酸化物半導体膜１０６の厚さは、例えば、１０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上３００ｎｍ以下、さらに好ましくは４０ｎｍ以上２００ｎｍ以下、より好ましくは６０ｎｍ以上１５０ｎｍ以下とする。酸化物半導体膜１０６が厚いほどトランジスタのオン電流を大きくすることができるが、厚すぎると形状不良の原因となり、半導体装置の歩留まりを低下させてしまう場合がある。したがって、半導体装置の歩留まりを高く、かつトランジスタのオン電流を大きくするためには、酸化物半導体膜１０６を上述の厚さとすることが好ましい。なお、酸化物半導体膜１０６が厚い場合、オフ電流が大きくなることや、電気特性が悪化（例えば、ノーマリーオン化）する場合がある。本発明の一態様に係るトランジスタにおいては、酸化物半導体膜１０６の側面からも電界が印加されることにより、酸化物半導体膜１０６が厚くなることに起因したトランジスタの不良を抑制することができる。

酸化物半導体膜１０６は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜１０６は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体膜１０６は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。

ただし、酸化物半導体膜１０６は、インジウムを含む酸化物に限定されない。酸化物半導体膜１０６は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。

また酸化物半導体膜１０６は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体膜１０６のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

なお、酸化物半導体膜１０６をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。

酸化物半導体膜１０６をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、などとすればよい。

酸化物半導体膜１０６をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。

以下では、酸化物半導体膜１０６中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜１０６中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜１０６のキャリア密度は、１×１０^１７個／ｃｍ^３未満、１×１０^１５個／ｃｍ^３未満、または１×１０^１３個／ｃｍ^３未満とする。酸化物半導体膜１０６中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。

例えば、酸化物半導体膜１０６中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体膜１０６と下地絶縁膜１０２との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、酸化物半導体膜１０６とゲート絶縁膜１１２との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

また、酸化物半導体膜１０６中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜１０６の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜１０６中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜１０６の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体膜１０６の水素濃度を低減するために、下地絶縁膜１０２の水素濃度を低減すると好ましい。下地絶縁膜１０２の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜１０６の窒素濃度を低減するために、下地絶縁膜１０２の窒素濃度を低減すると好ましい。下地絶縁膜１０２の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体膜１０６の水素濃度を低減するために、ゲート絶縁膜１１２の水素濃度を低減すると好ましい。ゲート絶縁膜１１２の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜１０６の窒素濃度を低減するために、ゲート絶縁膜１１２の窒素濃度を低減すると好ましい。ゲート絶縁膜１１２の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

以下では、酸化物半導体膜１０６に適用可能な酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有してもよい。

酸化物半導体膜１０６は、酸化物半導体膜の積層膜であってもよい。例えば、酸化物半導体膜１０６は、２層構造、３層構造であってもよい。

例えば、酸化物半導体膜１０６が３層構造の場合について説明する。

２層目（中層）は、上述の酸化物半導体膜１０６についての記載を参照する。１層目（下層）および３層目（上層）は、１層目を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。２層目を構成する酸素以外の元素一種以上、または二種以上から１層目および３層目が構成されるため、１層目と２層目との界面、および２層目と３層目との界面において、界面準位が形成されにくい。

なお、１層目がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、２層目がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、３層目がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、３層目は、１層目と同種の酸化物を用いても構わない。

ここで、１層目と２層目との間には、１層目と２層目との混合領域を有する場合がある。また、２層目と３層目との間には、２層目と３層目との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、１層目、２層目および３層目の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

２層目は、１層目および３層目よりも電子親和力の大きい酸化物を用いる。例えば、２層目として、１層目および３層目よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

このとき、導電膜１０４に電界を印加すると、１層目、２層目、３層目のうち、電子親和力の大きい２層目にチャネルが形成される。

また、トランジスタのオン電流のためには、３層目の厚さは小さいほど好ましい。例えば、３層目は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、３層目は、チャネルの形成される２層目へ、ゲート絶縁膜１１２を構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、３層目は、ある程度の厚さを有することが好ましい。例えば、３層目の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。

また、信頼性を高めるためには、１層目は厚く、３層目は薄いことが好ましい。具体的には、１層目の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。１層目の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁膜１０２と１層目との界面からチャネルの形成される２層目までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、１層目の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。

例えば、２層目と１層目との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、２層目と３層目との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

また、２層目の水素濃度を低減するために、１層目および３層目の水素濃度を低減すると好ましい。１層目および３層目の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、２層目の窒素濃度を低減するために、１層目および３層目の窒素濃度を低減すると好ましい。１層目および３層目の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

ゲート電極１０４ａまたは／およびゲート電極１０４ｂの迫り出し量は、２層目に対して適用される。即ち、３層構造においては、下地絶縁膜１０２の厚い領域の厚さ、および１層目の厚さの和から、下地絶縁膜１０２の薄い領域の厚さ、およびゲート絶縁膜１１２の厚さの和を差し引いた長さを迫り出し量と呼ぶ。

上述の３層構造は一例である。例えば、１層目または３層目のない２層構造としても構わない。

図１に示すソース電極１１６ａおよびドレイン電極１１６ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。なお、ソース電極１１６ａおよびドレイン電極１１６ｂの形成によって、酸化物半導体膜１０６の上面がえぐれた形状となる場合がある。

ゲート絶縁膜１１２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

ゲート絶縁膜１１２は、酸化シリコン膜または酸化窒化シリコン膜を用いると好ましい。特に、具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０^１７個／ｃｍ^３以下、好ましくは５×１０^１６個／ｃｍ^３以下である酸化シリコン膜または酸化窒化シリコン膜を用いると好ましい。また、酸化シリコン膜または酸化窒化シリコン膜は、過剰酸素を含むと好ましい。

保護絶縁膜１１８は、例えば、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

保護絶縁膜１１８は、酸化シリコン膜または酸化窒化シリコン膜を用いると好ましい。特に、具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０^１７個／ｃｍ^３以下、好ましくは５×１０^１６個／ｃｍ^３以下である酸化シリコン膜または酸化窒化シリコン膜を用いると好ましい。また、酸化シリコン膜または酸化窒化シリコン膜は、過剰酸素を含むと好ましい。

保護絶縁膜１１８が過剰酸素を含む絶縁膜である場合、過剰酸素が放出することにより酸化物半導体膜１０６の酸素欠損を低減することができる場合がある。なお、図１に示すトランジスタは、ゲート電極１０４ａおよびゲート電極１０４ｂの間を酸素が通り抜けることができるため、効果的に酸化物半導体膜１０６の酸素欠損を低減できる構造といえる。

または、保護絶縁膜１１８は、例えば、窒化シリコン膜を有する。この場合、窒化シリコン膜は窒化酸化シリコン膜でも構わない。窒化シリコン膜は、水素ガスおよびアンモニアガスの放出量が少ないと好ましい。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しないと好ましい。

または、保護絶縁膜１１８は、例えば、酸化アルミニウム膜を有する。酸化アルミニウム膜は、水素ガスの放出量が少ないと好ましい。水素ガスの放出量は、ＴＤＳ分析にて測定すればよい。また、酸化アルミニウム膜は、水素、水および酸素を透過しない、またはほとんど透過しないと好ましい。

保護絶縁膜１１８は、例えば、１層目に過剰酸素を含む絶縁膜を用い、２層目に酸素、水素および水を透過しない、またはほとんど透過しない絶縁膜を用いると好ましい。この場合、１層目から放出される酸素が酸化物半導体膜１０６の酸素欠損を効果的に低減することができる。また、２層目が酸素や不純物を透過しないことにより、過剰酸素の外方拡散を抑制し、かつ不純物の酸化物半導体膜１０６への混入を低減することができる。

保護絶縁膜１１８、ゲート絶縁膜１１２、下地絶縁膜１０２の少なくともいずれかが過剰酸素を含む絶縁膜を含む場合、酸化物半導体膜１０６の酸素欠損が低減され、トランジスタに安定した電気特性を付与することができる。

基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。

また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

＜トランジスタ構造（１）の作製方法＞
以下では、トランジスタ構造（１）の作製方法の一例について説明する。

図２および図３には、図１（Ｂ）および図１（Ｃ）に対応する断面図を示す。

まず、基板１００を準備する。

次に、下地絶縁膜１０２となる絶縁膜を成膜する。下地絶縁膜１０２となる絶縁膜は、下地絶縁膜１０２として示した絶縁膜から選択して成膜すればよい。下地絶縁膜１０２となる絶縁膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。

または、基板１００としてシリコンウェハを用いた場合、下地絶縁膜１０２となる絶縁膜は、熱酸化法によって形成してもよい。

次に、下地絶縁膜１０２となる絶縁膜の表面を平坦化するために、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。ＣＭＰ処理を行うことで、下地絶縁膜１０２となる絶縁膜の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化物半導体膜１０６の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。

次に、下地絶縁膜１０２となる絶縁膜に酸素を添加することにより、過剰酸素を含む絶縁膜を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

次に、酸化物半導体膜１０６となる酸化物半導体膜を成膜する。酸化物半導体膜１０６となる酸化物半導体膜は、酸化物半導体膜１０６として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜１０６となる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

なお、酸化物半導体膜１０６となる酸化物半導体膜を成膜した後で、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜１０６となる酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜１０６となる酸化物半導体膜から水素や水などの不純物を除去することができる。

次に、酸化物半導体膜１０６となる酸化物半導体膜上にマスクを形成する。

なお、マスクには、ハードマスクおよびレジストマスクの積層マスクを用いればよい。ハードマスクは、酸化物半導体膜１０６となる酸化物半導体膜と選択的エッチングが可能な層である。ハードマスクとして、例えば、タングステン、モリブデン、チタンおよびタンタルを一種以上含む、単体、窒化物または合金を単層で、または積層で用いればよい。または、ハードマスクとして、酸化シリコン、酸化窒化シリコンおよび窒化シリコンを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

レジストマスクは、感光性を有する有機物層または無機物層を用いればよい。レジストマスクは、スピンコート法などを用いて成膜すればよい。

次に、フォトマスクを用いて、レジストマスクに光を照射する。当該光としては、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、レジストマスクに照射する光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。

次に、基板１００を現像液に浸して、レジストマスクの露光された領域を、除去または残存させる。

次に、レジストマスクを用いてハードマスクをエッチングする。

なお、ここでは、ハードマスク上にレジストマスクを形成した場合について説明したが、これに限定されない。例えば、ハードマスクとレジストマスクとの密着性を向上させるために、ハードマスク上に有機物からなるコート膜などを形成してもよい。また、特に微細な加工が要求されない場合、ハードマスクを設けなくてもよい場合がある。その場合、レジストマスクに照射する光として、高圧水銀灯のｇ線またはｉ線などを用いてもよい。

次に、レジストマスクを除去する。レジストマスクの除去は、プラズマ処理、薬液処理などで行えばよい。好ましくはプラズマアッシングによって除去する。

次に、ハードマスクを用いて酸化物半導体膜１０６となる酸化物半導体膜の一部をエッチングし、島状の酸化物半導体膜１０６を形成する。このとき、下地絶縁膜１０２となる絶縁膜の一部をハーフエッチングすることで、下地絶縁膜１０２とする。

酸化物半導体膜１０６の一部をエッチングする方法としては、ドライエッチング処理を用いると好ましい。当該ドライエッチング処理は、例えば、メタンおよび希ガスを含む雰囲気で行えばよい。

次に、ハードマスクを除去する（図２（Ａ１）および図２（Ａ２）参照。）。ハードマスクの除去としては、ドライエッチング処理を用いると好ましい。当該ドライエッチング処理は、例えば、ハードマスクがタングステン層の場合、四フッ化炭素および酸素を含む雰囲気で行えばよい。

次に、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を成膜する。該導電膜は、ソース電極１１６ａおよびドレイン電極１１６ｂとして示した導電膜から選択して成膜すればよい。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、フォトリソグラフィ法などにより、該導電膜を加工し、ソース電極１１６ａおよびドレイン電極１１６ｂを形成する（図２（Ｂ１）および図２（Ｂ２）参照。）。このとき、下地絶縁膜１０２、酸化物半導体膜１０６を僅かにエッチングする場合がある。フォトリソグラフィ法などについては、酸化物半導体膜１０６の形成に関する説明を参酌する。

次に、ゲート絶縁膜１１２および導電膜１０４を順に成膜する（図３（Ａ１）および図３（Ａ２）参照。）。ゲート絶縁膜１１２は、ゲート絶縁膜１１２として示した絶縁膜から選択して成膜すればよい。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。また、導電膜１０４は、ゲート電極１０４ａおよびゲート電極１０４ｂとして示した導電膜から選択して成膜すればよい。導電膜１０４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、フォトリソグラフィ法などにより、導電膜１０４を加工し、ゲート電極１０４ａおよびゲート電極１０４ｂを形成する。フォトリソグラフィ法などについては、酸化物半導体膜１０６の形成に関する説明を参酌する。

次に、保護絶縁膜１１８を成膜する（図３（Ｂ１）および図３（Ｂ２）参照。）。保護絶縁膜１１８は、保護絶縁膜１１８として示した絶縁膜を用いて成膜すればよい。保護絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理で示した条件から選択して行うか、第１の加熱処理よりも低温で行えばよい。第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。

以上のようにして、図１に示したトランジスタを作製することができる。

＜トランジスタ構造（２）＞
本発明の一態様に係るトランジスタの異なる一例について説明する。

図４は、トランジスタの上面図および断面図である。図４（Ａ）は、トランジスタの上面図を示す。図４（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応する断面図を図４（Ｃ）に示す。

図４に示すトランジスタは、図１に示したトランジスタと比べて、例えば、チャネルの形成される酸化物半導体膜とゲート絶縁膜との間に、さらに酸化物半導体膜を有する点が異なる。したがって、図４に示すトランジスタは、ゲート絶縁膜とチャネルの形成される酸化物半導体膜とが接しない（離れている）点が異なるため、不純物などの混入が起こりにくい構造である。

上面図である図４（Ａ）において、酸化物半導体膜２０６ｂがゲート電極２０４ａまたはゲート電極２０４ｂと重なる領域で、ソース電極２１６ａとドレイン電極２１６ｂとの間隔をチャネル長という。また、酸化物半導体膜２０６ｂがゲート電極２０４ａまたはゲート電極２０４ｂと重なる領域で、ソース電極２１６ａとドレイン電極２１６ｂとの中間地点を結んだ線の長さをチャネル幅という。したがって、図４（Ａ）において、チャネル幅は一点鎖線Ｂ３−Ｂ４の方向におけるゲート電極２０４ａおよびゲート電極２０４ｂと重なる領域の酸化物半導体膜２０６ｂの長さである。

チャネル長方向の断面図である図４（Ｂ）において、トランジスタは、基板２００上の下地絶縁膜２０２と、下地絶縁膜２０２上の酸化物半導体膜２０６ａと、酸化物半導体膜２０６ａ上の酸化物半導体膜２０６ｂと、下地絶縁膜２０２上および酸化物半導体膜２０６ｂ上のソース電極２１６ａおよびドレイン電極２１６ｂと、酸化物半導体膜２０６ｂ上、ソース電極２１６ａ上およびドレイン電極２１６ｂ上の保護絶縁膜２１８と、保護絶縁膜２１８上の保護絶縁膜２０８と、を有する。

チャネル幅方向の断面図である図４（Ｃ）において、トランジスタは、基板２００上の下地絶縁膜２０２と、下地絶縁膜２０２上の酸化物半導体膜２０６ａと、酸化物半導体膜２０６ａ上の酸化物半導体膜２０６ｂと、下地絶縁膜２０２上および酸化物半導体膜２０６ｂ上の酸化物半導体膜２０７ａおよび酸化物半導体膜２０７ｂと、酸化物半導体膜２０７ａ上のゲート絶縁膜２１２ａと、酸化物半導体膜２０７ｂ上のゲート絶縁膜２１２ｂと、ゲート絶縁膜２１２ａ上のゲート電極２０４ａと、ゲート絶縁膜２１２ｂ上のゲート電極２０４ｂと、酸化物半導体膜２０６ｂ上、ゲート電極２０４ａ上およびゲート電極２０４ｂ上の保護絶縁膜２１８と、保護絶縁膜２１８上の保護絶縁膜２０８と、を有する。

なお、トランジスタは、保護絶縁膜２０８を有さなくても構わない場合がある。また、トランジスタは、保護絶縁膜２１８を有さなくても構わない場合がある。また、トランジスタは、下地絶縁膜２０２を有さなくても構わない場合がある。また、トランジスタは、酸化物半導体膜２０６ａを有さなくても構わない場合がある。

なお、図４（Ｃ）において、酸化物半導体膜２０７ａおよび酸化物半導体膜２０７ｂは繋がっていても構わない。その場合、図４（Ｂ）において、酸化物半導体膜２０６ｂ上、ソース電極２１６ａ上およびドレイン電極２１６ｂ上にも酸化物半導体膜２０７ａおよび酸化物半導体膜２０７ｂが配置される。また、ゲート絶縁膜２１２ａおよびゲート絶縁膜２１２ｂは繋がっていても構わない。その場合、図４（Ｂ）において、酸化物半導体膜２０６ｂ上、ソース電極２１６ａ上およびドレイン電極２１６ｂ上にもゲート絶縁膜２１２ａおよびゲート絶縁膜２１２ｂが配置される。

なお、チャネル幅方向の断面図である図４（Ｃ）において、トランジスタは、ゲート電極２０４ａおよびゲート電極２０４ｂによって、酸化物半導体膜２０６ｂの側面側からも電界が印加される構造となっている。トランジスタのチャネル幅が小さいほど（例えば、１００ｎｍ以下、６０ｎｍ以下または４０ｎｍ以下である場合）、酸化物半導体膜２０６ｂの側面側からの電界による寄与は大きくなる。そのため、トランジスタのオン特性およびオフ特性は向上する。また、パンチスルー現象を抑制できるため、チャネル長の小さい、微細化されたトランジスタにおいても、電気特性の悪化を抑制し、ノーマリーオフの電気特性を得ることができる。このように、当該トランジスタは、電気特性の優れたトランジスタである。

なお、ゲート電極２０４ａおよびゲート電極２０４ｂを、同じ電位としても構わない。その場合、ゲート電極２０４ａ、ゲート電極２０４ｂの一方のみを設けた場合と比べて、高いオン電流を得ることができる。例えば、ゲート電極２０４ａとゲート電極２０４ｂとが接するように配置しても構わない。

または、ゲート電極２０４ａおよびゲート電極２０４ｂに、異なる電位を印加しても構わない。例えば、ゲート電極２０４ｂをソース電極２１６ａと同じ電位とし、ゲート電極２０４ａによってトランジスタのスイッチングを制御する構成としても構わない。ゲート電極２０４ｂをソース電極２１６ａと同じ電位にすることで、ゲート電極２０４ａ、ゲート電極２０４ｂの一方のみを設けた場合と比べて、トランジスタの電気特性のばらつきを低減することができる。

または、ゲート電極２０４ｂによってトランジスタのしきい値電圧を調整し、ゲート電極２０４ａによってトランジスタのスイッチングを制御する構成としても構わない。例えば、ゲート電極２０４ｂをソース電極よりも低い電位にすることで、トランジスタのしきい値電圧をプラス方向に変動させることができる。または、例えば、ゲート電極２０４ｂをソース電極よりも高い電位にすることで、トランジスタのしきい値電圧をマイナス方向に変動させることができる。このとき、トランジスタのしきい値電圧を、半導体装置に含まれるトランジスタごとに異ならせても構わない。半導体装置に含まれるトランジスタごとに異なるしきい値電圧を与えることで、半導体装置の消費電力を低減することができる場合がある。

ゲート電極２０４ａは、ゲート電極１０４ａについての記載を参照する。

ゲート電極２０４ｂは、ゲート電極１０４ｂについての記載を参照する。

図４（Ｂ）および図４（Ｃ）に示すように、下地絶縁膜２０２は、酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｂと重なる領域が厚く、重ならない領域が薄くなっている。これは、酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｂのエッチング時や、酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｂが形成された後の工程における薬液処理、プラズマ処理などによって下地絶縁膜２０２がエッチングされるためである。なお、下地絶縁膜２０２がエッチングされる条件によっては、下地絶縁膜２０２の厚い領域は、酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｂと重なる領域の外側または内側となる場合がある。つまり、下地絶縁膜２０２の薄い領域が、酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｂと重なる領域の内側にある場合もある。ただし、下地絶縁膜２０２の厚さの異なる領域は、全てにおいて上記のような形状とならなくてもよく、例えば、半導体装置内またはトランジスタ内において、下地絶縁膜２０２の厚い領域が酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｂと重なる領域の外側まである箇所と、下地絶縁膜２０２の薄い領域が酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｂと重なる領域の内側まである箇所と、を有しても構わない。

例えば、下地絶縁膜２０２が厚さの異なる領域を有することにより、ゲート電極２０４ａまたは／およびゲート電極２０４ｂを、酸化物半導体膜２０６ｂの下面よりも下まで配置することができる場合がある。このような構造では、ゲート電極２０４ａまたは／およびゲート電極２０４ｂによって、酸化物半導体膜２０６ｂの側面または／および下面からも電界が印加される。そのため、酸化物半導体膜２０６ｂの各方位から効果的に電界を印加でき、高いオン電流と、低いオフ電流と、微細化に伴う電気特性の悪化の抑制と、を実現することが可能となる。特に、酸化物半導体膜２０６ｂが厚いほど、上面および下面からの電界よりも側面からの電界の寄与が大きくなる。

なお、図４（Ｃ）において、下地絶縁膜２０２の厚い領域の厚さ、および酸化物半導体膜２０６ａの厚さの和から、下地絶縁膜２０２の薄い領域の厚さ、酸化物半導体膜２０７ａ（または酸化物半導体膜２０７ｂ）およびゲート絶縁膜２１２ａ（またはゲート絶縁膜２１２ｂ）の厚さの和を差し引いた長さを迫り出し量と呼ぶ。該迫り出し量は、チャネル幅の０．０５倍以上３倍以下、好ましくは０．１倍以上３倍以下、さらに好ましくは０．２倍以上２．５倍以下、より好ましくは０．５倍以上２倍以下、特に好ましくは１倍以上１．５倍以下とすればよい。例えば、該迫り出し量を、１．５ｎｍ以上３００ｎｍ以下、好ましくは３ｎｍ以上３００ｎｍ以下、さらに好ましくは６ｎｍ以上２５０ｎｍ以下、より好ましくは１５ｎｍ以上２００ｎｍ以下、特に好ましくは３０ｎｍ以上１５０ｎｍとすればよい。

該迫り出し量が大きいほど、酸化物半導体膜２０６ｂの下面から印加される電界が効果的になる。したがって、該迫り出し量が大きいほど、トランジスタのオン電流は大きくなり、オフ電流は小さくなり、トランジスタの微細化に伴う電気特性の悪化は抑制される。なお、一定の範囲においては、該迫り出し量が大きいほど、オン電流を効果的に大きくし、かつオフ電流を効果的に小さくし、微細化に伴う電気特性の悪化を効果的に抑制することができるが、一定の範囲を超えた場合には該迫り出し量を大きくしていくことに対する寄与が小さくなっていく。例えば、生産時におけるばらつきなどを小さくするためには、該迫り出し量を一定の範囲より大きくして、該迫り出し量のばらつきの影響を低減した方が好ましい場合がある。なお、該迫り出し量を大きくするためには、下地絶縁膜２０２または／および酸化物半導体膜２０６ａを厚くし、かつエッチング量を増やさなくてはならなくなるため、生産性の低下の観点からは、必要以上に該迫り出し量を大きくし過ぎない方が好ましい場合もある。したがって、該迫り出し量は、上述したような好ましい範囲を有する。

下地絶縁膜２０２は、下地絶縁膜１０２についての記載を参照する。

酸化物半導体膜２０６ａは、３層構造とした場合の酸化物半導体膜１０６における１層目の記載を参照する。酸化物半導体膜２０６ｂは、３層構造とした場合の酸化物半導体膜１０６における２層目の記載を参照する。酸化物半導体膜２０７ａおよび酸化物半導体膜２０７ｂは、３層構造とした場合の酸化物半導体膜１０６における３層目の記載を参照する。

酸化物半導体膜２０６ｂの厚さは、チャネル幅の０．５倍以上、好ましくは１倍以上、さらに好ましくは１．５倍以上、より好ましくは２倍以上とする。図４に示したトランジスタは、酸化物半導体膜２０６ｂの側面にゲート電極２０４ａおよびゲート電極２０４ｂからの電界が印加されるため、酸化物半導体膜２０６ｂを厚くした場合でも良好なスイッチング特性が得られる。したがって、スケーリング則に沿った、酸化物半導体膜２０６ｂの薄膜化が不要となる場合がある。酸化物半導体膜２０６ｂは、厚いほど側面の面積が増大し、トランジスタのオン電流を大きくなる。

酸化物半導体膜２０６ｂの厚さは、例えば、１０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上３００ｎｍ以下、さらに好ましくは４０ｎｍ以上２００ｎｍ以下、より好ましくは６０ｎｍ以上１５０ｎｍ以下とする。酸化物半導体膜２０６ｂが厚いほどトランジスタのオン電流を大きくすることができるが、厚すぎると形状不良の原因となり、半導体装置の歩留まりを低下させてしまう場合がある。したがって、半導体装置の歩留まりを高く、かつトランジスタのオン電流を大きくするためには、酸化物半導体膜２０６ｂを上述の厚さとすることが好ましい。なお、酸化物半導体膜２０６ｂが厚い場合、オフ電流が大きくなることや、電気特性が悪化（例えば、ノーマリーオン化）する場合がある。本発明の一態様に係るトランジスタにおいては、酸化物半導体膜２０６ｂの側面からも電界が印加されることにより、酸化物半導体膜２０６ｂが厚くなることに起因したトランジスタの不良を抑制することができる。

図４に示すソース電極２１６ａおよびドレイン電極２１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂについての記載を参照する。なお、ソース電極２１６ａおよびドレイン電極２１６ｂの形成によって、酸化物半導体膜２０６ｂの上面がえぐれた形状となる場合がある。

ゲート絶縁膜２１２ａおよびゲート絶縁膜２１２ｂは、ゲート絶縁膜１１２についての記載を参照する。

保護絶縁膜２１８は、例えば、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

保護絶縁膜２１８は、酸化シリコン膜または酸化窒化シリコン膜を用いると好ましい。特に、具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０^１７個／ｃｍ^３以下、好ましくは５×１０^１６個／ｃｍ^３以下である酸化シリコン膜または酸化窒化シリコン膜を用いると好ましい。また、酸化シリコン膜または酸化窒化シリコン膜は、過剰酸素を含むと好ましい。

保護絶縁膜２１８が過剰酸素を含む絶縁膜である場合、過剰酸素が放出することにより酸化物半導体膜２０６ｂの酸素欠損を低減することができる場合がある。なお、図４に示すトランジスタは、ゲート電極２０４ａおよびゲート電極２０４ｂの間を酸素が通り抜けることができるため、効果的に酸化物半導体膜２０６ｂの酸素欠損を低減できる構造といえる。

保護絶縁膜２０８は、例えば、窒化シリコン膜を有する。この場合、窒化シリコン膜は窒化酸化シリコン膜でも構わない。窒化シリコン膜は、水素ガスおよびアンモニアガスの放出量が少ないと好ましい。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しないと好ましい。

または、保護絶縁膜２０８は、例えば、酸化アルミニウム膜を有する。酸化アルミニウム膜は、水素ガスの放出量が少ないと好ましい。水素ガスの放出量は、ＴＤＳ分析にて測定すればよい。また、酸化アルミニウム膜は、水素、水および酸素を透過しない、またはほとんど透過しないと好ましい。

保護絶縁膜２１８および保護絶縁膜２０８をこのような構造とすることで、保護絶縁膜２１８から放出される酸素が酸化物半導体膜２０６ｂの酸素欠損を効果的に低減することができる。例えば、保護絶縁膜２０８が酸素や不純物を透過しないことにより、過剰酸素の外方拡散を抑制し、かつ不純物の酸化物半導体膜２０６ｂへの混入を低減することができる。

なお、保護絶縁膜２１８と保護絶縁膜２０８との積層順を入れ替えても構わない。

基板２００は、基板１００についての記載を参照する。

＜トランジスタ構造（２）の作製方法＞
以下では、トランジスタ構造（２）の作製方法の一例について説明する。

図５および図６には、図４（Ｂ）および図４（Ｃ）に対応する断面図を示す。

まず、基板２００を準備する。

次に、下地絶縁膜２０２となる絶縁膜を成膜する。下地絶縁膜２０２となる絶縁膜は、下地絶縁膜２０２として示した絶縁膜から選択して成膜すればよい。下地絶縁膜２０２となる絶縁膜の成膜方法は、下地絶縁膜１０２となる絶縁膜の成膜方法についての記載を参照する。

次に、下地絶縁膜２０２となる絶縁膜に酸素を添加することにより、過剰酸素を含む絶縁膜を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

次に、酸化物半導体膜２０６ａとなる酸化物半導体膜を成膜する。酸化物半導体膜２０６ａとなる酸化物半導体膜は、酸化物半導体膜２０６ａとして示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜２０６ａとなる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、酸化物半導体膜２０６ｂとなる酸化物半導体膜を成膜する。酸化物半導体膜２０６ｂとなる酸化物半導体膜は、酸化物半導体膜２０６ｂとして示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜２０６ｂとなる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

なお、酸化物半導体膜２０６ｂとなる酸化物半導体膜を成膜した後で、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜２０６ｂとなる酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜２０６ｂとなる酸化物半導体膜から水素や水などの不純物を除去することができる。

次に、酸化物半導体膜２０６ｂとなる酸化物半導体膜、および酸化物半導体膜２０６ａとなる酸化物半導体膜を加工し、島状の酸化物半導体膜２０６ｂおよび酸化物半導体膜２０６ａを形成する。酸化物半導体膜２０６ｂおよび酸化物半導体膜２０６ａを形成する方法は、酸化物半導体膜１０６を形成する方法についての記載を参照する。このとき、下地絶縁膜２０２となる絶縁膜の一部をハーフエッチングすることで、下地絶縁膜２０２とする。

次に、ソース電極２１６ａおよびドレイン電極２１６ｂを形成する（図５（Ａ１）および図５（Ａ２）参照。）。ソース電極２１６ａおよびドレイン電極２１６ｂの形成方法は、ソース電極１１６ａおよびドレイン電極１１６ｂの形成方法についての記載を参照する。

次に、酸化物半導体膜２０７、絶縁膜２１２および導電膜２０４を順に成膜する（図５（Ｂ１）および図５（Ｂ２）参照。）。酸化物半導体膜２０７は、酸化物半導体膜２０７ａおよび酸化物半導体膜２０７ｂとして示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜２０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。絶縁膜２１２は、ゲート絶縁膜２１２ａおよびゲート絶縁膜２１２ｂとして示した絶縁膜から選択して成膜すればよい。絶縁膜２１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。また、導電膜２０４は、ゲート電極２０４ａおよびゲート電極２０４ｂとして示した導電膜から選択して成膜すればよい。導電膜２０４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、フォトリソグラフィ法などにより、導電膜２０４、絶縁膜２１２および酸化物半導体膜２０７を加工し、ゲート電極２０４ａ、ゲート電極２０４ｂ、ゲート絶縁膜２１２ａ、ゲート絶縁膜２１２ｂ、酸化物半導体膜２０７ａおよび酸化物半導体膜２０７ｂを形成する（図６（Ｂ１）および図６（Ｂ２）参照。）。

次に、保護絶縁膜２０８を成膜する。保護絶縁膜２０８は、保護絶縁膜２０８として示した絶縁膜を用いて成膜すればよい。保護絶縁膜２０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、保護絶縁膜２１８を成膜する（図６（Ｂ１）および図６（Ｂ２）参照。）。保護絶縁膜２１８は、保護絶縁膜２１８として示した絶縁膜を用いて成膜すればよい。保護絶縁膜２１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理で示した条件から選択して行うか、第１の加熱処理よりも低温で行えばよい。第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。

以上のようにして、図４に示したトランジスタを作製することができる。

＜トランジスタ構造（３）＞
本発明の一態様に係るトランジスタの一例について説明する。

図７は、トランジスタの上面図および断面図である。図７（Ａ）は、トランジスタの上面図を示す。図７（Ａ）において、一点鎖線Ｃ１−Ｃ２に対応する断面図を図７（Ｂ）に示す。また、図７（Ａ）において、一点鎖線Ｃ３−Ｃ４に対応する断面図を図７（Ｃ）に示す。

図７に示すトランジスタは、図１に示したトランジスタと比べて、例えば、二つのゲート電極の一部が重なる点が異なる。また、例えば、二つのゲート電極で、ゲート絶縁膜が別である点が異なる。したがって、図７に示すトランジスタは、ソース電極およびドレイン電極の間に配置される酸化物半導体膜の領域が、二つのゲート電極のいずれかと重なる。

上面図である図７（Ａ）において、酸化物半導体膜３０６がゲート電極３０４ａまたはゲート電極３０４ｂと重なる領域で、ソース電極３１６ａとドレイン電極３１６ｂとの間隔をチャネル長という。また、酸化物半導体膜３０６がゲート電極３０４ａまたはゲート電極３０４ｂと重なる領域で、ソース電極３１６ａとドレイン電極３１６ｂとの中間地点を結んだ線の長さをチャネル幅という。したがって、図７（Ａ）において、チャネル幅は一点鎖線Ｃ３−Ｃ４の方向における酸化物半導体膜３０６の長さである。

なお、半導体装置の集積度を高めるためには、トランジスタのサイズを縮小することが好ましい。例えば、チャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、さらに好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下とする。また、チャネル幅は、１００ｎｍ以下、好ましくは６０ｎｍ以下、さらに好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下とする。このような微細なトランジスタにおいては、電気特性の悪化などの不具合を生じる場合がある。しかしながら、本発明の一態様に係るトランジスタは、微細化に伴う電気特性の悪化を抑制できるため、集積度の高い半導体装置を実現することができる。

チャネル長方向の断面図である図７（Ｂ）において、トランジスタは、基板３００上の下地絶縁膜３０２と、下地絶縁膜３０２上の酸化物半導体膜３０６と、下地絶縁膜３０２上および酸化物半導体膜３０６上のソース電極３１６ａおよびドレイン電極３１６ｂと、酸化物半導体膜３０６上、ソース電極３１６ａ上およびドレイン電極３１６ｂ上のゲート絶縁膜３１２ａと、ゲート絶縁膜３１２ａ上のゲート電極３０４ａと、ソース電極３１６ａ上、ドレイン電極３１６ｂ上およびゲート電極３０４ａ上のゲート絶縁膜３１２ｂと、ゲート絶縁膜３１２ｂ上のゲート電極３０４ｂと、ゲート絶縁膜３１２ｂ上およびゲート電極３０４ｂ上の保護絶縁膜３１８と、を有する。なお、図７（Ｂ）において、ゲート絶縁膜３１２ｂは、ソース電極３１６ａ上または／およびドレイン電極３１６ｂ上に配置されなくても構わない。

チャネル幅方向の断面図である図７（Ｃ）において、トランジスタは、基板３００上の下地絶縁膜３０２と、下地絶縁膜３０２上の酸化物半導体膜３０６と、下地絶縁膜３０２上および酸化物半導体膜３０６上にあり、酸化物半導体膜３０６の一部を露出するよう配置されたゲート絶縁膜３１２ａと、ゲート絶縁膜３１２ａ上のゲート電極３０４ａと、下地絶縁膜３０２上、酸化物半導体膜３０６上およびゲート電極３０４ａ上のゲート絶縁膜３１２ｂと、ゲート絶縁膜３１２ｂ上のゲート電極３０４ｂと、ゲート絶縁膜３１２ｂ上およびゲート電極３０４ｂ上の保護絶縁膜３１８と、を有する。なお、図７（Ｃ）において、ゲート絶縁膜３１２ｂは、ゲート電極３０４ａを覆って配置しているが、これに限定されない。例えば、ゲート絶縁膜３１２ｂは、ゲート電極３０４ａの一部を露出するよう配置されても構わない。

なお、トランジスタは、保護絶縁膜３１８を有さなくても構わない場合がある。また、トランジスタは、下地絶縁膜３０２を有さなくても構わない場合がある。

なお、チャネル幅方向の断面図である図７（Ｃ）において、トランジスタは、ゲート電極３０４ａおよびゲート電極３０４ｂによって、酸化物半導体膜３０６の側面側からも電界が印加される構造となっている。トランジスタのチャネル幅が小さいほど（例えば、１００ｎｍ以下、６０ｎｍ以下または４０ｎｍ以下である場合）、酸化物半導体膜３０６の側面側からの電界による寄与は大きくなる。そのため、トランジスタのオン特性およびオフ特性は向上する。また、パンチスルー現象を抑制できるため、チャネル長の小さい、微細化されたトランジスタにおいても、電気特性の悪化を抑制し、ノーマリーオフの電気特性を得ることができる。このように、当該トランジスタは、電気特性の優れたトランジスタである。

なお、ゲート電極３０４ａおよびゲート電極３０４ｂを、同じ電位としても構わない。その場合、ゲート電極３０４ａ、ゲート電極３０４ｂの一方のみを設けた場合と比べて、高いオン電流を得ることができる。例えば、ゲート電極３０４ａとゲート電極３０４ｂとが接するように配置しても構わない。

または、ゲート電極３０４ａおよびゲート電極３０４ｂに、異なる電位を印加しても構わない。例えば、ゲート電極３０４ｂをソース電極３１６ａと同じ電位とし、ゲート電極３０４ａによってトランジスタのスイッチングを制御する構成としても構わない。ゲート電極３０４ｂをソース電極３１６ａと同じ電位にすることで、ゲート電極３０４ａ、ゲート電極３０４ｂの一方のみを設けた場合と比べて、トランジスタの電気特性のばらつきを低減することができる。

または、ゲート電極３０４ａをソース電極３１６ａと同じ電位とし、ゲート電極３０４ｂによってトランジスタのスイッチングを制御する構成としても構わない。ゲート電極３０４ａをソース電極３１６ａと同じ電位にすることで、ゲート電極３０４ａ、ゲート電極３０４ｂの一方のみを設けた場合と比べて、トランジスタの電気特性のばらつきを低減することができる。

または、ゲート電極３０４ｂによってトランジスタのしきい値電圧を調整し、ゲート電極３０４ａによってトランジスタのスイッチングを制御する構成としても構わない。例えば、ゲート電極３０４ｂをソース電極よりも低い電位にすることで、トランジスタのしきい値電圧をプラス方向に変動させることができる。または、例えば、ゲート電極３０４ｂをソース電極よりも高い電位にすることで、トランジスタのしきい値電圧をマイナス方向に変動させることができる。このとき、トランジスタのしきい値電圧を、半導体装置に含まれるトランジスタごとに異ならせても構わない。半導体装置に含まれるトランジスタごとに異なるしきい値電圧を与えることで、半導体装置の消費電力を低減することができる場合がある。

または、ゲート電極３０４ａによってトランジスタのしきい値電圧を調整し、ゲート電極３０４ｂによってトランジスタのスイッチングを制御する構成としても構わない。例えば、ゲート電極３０４ａをソース電極よりも低い電位にすることで、トランジスタのしきい値電圧をプラス方向に変動させることができる。または、例えば、ゲート電極３０４ａをソース電極よりも高い電位にすることで、トランジスタのしきい値電圧をマイナス方向に変動させることができる。このとき、トランジスタのしきい値電圧を、半導体装置に含まれるトランジスタごとに異ならせても構わない。半導体装置に含まれるトランジスタごとに異なるしきい値電圧を与えることで、半導体装置の消費電力を低減することができる場合がある。

ゲート電極３０４ａは、ゲート電極１０４ａについての記載を参照する。

ゲート電極３０４ｂは、ゲート電極１０４ｂについての記載を参照する。

なお、ゲート電極３０４ａおよびゲート電極３０４ｂは、同種の導電膜であってもよい。

図７（Ｂ）および図７（Ｃ）に示すように、下地絶縁膜３０２は、酸化物半導体膜３０６と重なる領域が厚く、重ならない領域が薄くなっている。これは、酸化物半導体膜３０６のエッチング時や、酸化物半導体膜３０６が形成された後の工程における薬液処理、プラズマ処理などによって下地絶縁膜３０２がエッチングされるためである。なお、下地絶縁膜３０２がエッチングされる条件によっては、下地絶縁膜３０２の厚い領域は、酸化物半導体膜３０６と重なる領域の外側または内側となる場合がある。つまり、下地絶縁膜３０２の薄い領域が、酸化物半導体膜３０６と重なる領域の内側にある場合もある。ただし、下地絶縁膜３０２の厚さの異なる領域は、全てにおいて上記のような形状とならなくてもよく、例えば、半導体装置内またはトランジスタ内において、下地絶縁膜３０２の厚い領域が酸化物半導体膜３０６と重なる領域の外側まである箇所と、下地絶縁膜３０２の薄い領域が酸化物半導体膜３０６と重なる領域の内側まである箇所と、を有しても構わない。

例えば、下地絶縁膜３０２が厚さの異なる領域を有することにより、ゲート電極３０４ａまたは／およびゲート電極３０４ｂを、酸化物半導体膜３０６の下面よりも下まで配置することができる場合がある。このような構造では、ゲート電極３０４ａまたは／およびゲート電極３０４ｂによって、酸化物半導体膜３０６の側面または／および下面からも電界が印加される。そのため、酸化物半導体膜３０６の各方位から効果的に電界を印加でき、高いオン電流と、低いオフ電流と、微細化に伴う電気特性の悪化の抑制と、を実現することが可能となる。特に、酸化物半導体膜３０６が厚いほど、上面および下面からの電界よりも側面からの電界の寄与が大きくなる。

なお、図７（Ｃ）において、下地絶縁膜３０２の厚い領域の厚さから、下地絶縁膜３０２の薄い領域の厚さ、およびゲート絶縁膜３１２ａの厚さの和を差し引いた長さをゲート電極３０４ａの迫り出し量と呼ぶ。該迫り出し量は、チャネル幅の０．０５倍以上３倍以下、好ましくは０．１倍以上３倍以下、さらに好ましくは０．２倍以上２．５倍以下、より好ましくは０．５倍以上２倍以下、特に好ましくは１倍以上１．５倍以下とすればよい。例えば、該迫り出し量を、１．５ｎｍ以上３００ｎｍ以下、好ましくは３ｎｍ以上３００ｎｍ以下、さらに好ましくは６ｎｍ以上２５０ｎｍ以下、より好ましくは１５ｎｍ以上２００ｎｍ以下、特に好ましくは３０ｎｍ以上１５０ｎｍとすればよい。

同様に、図７（Ｃ）において、下地絶縁膜３０２の厚い領域の厚さから、下地絶縁膜３０２の薄い領域の厚さ、およびゲート絶縁膜３１２ｂの厚さの和を差し引いた長さをゲート電極３０４ｂの迫り出し量と呼ぶ。該迫り出し量は、チャネル幅の０．０５倍以上３倍以下、好ましくは０．１倍以上３倍以下、さらに好ましくは０．２倍以上２．５倍以下、より好ましくは０．５倍以上２倍以下、特に好ましくは１倍以上１．５倍以下とすればよい。例えば、該迫り出し量を、１．５ｎｍ以上３００ｎｍ以下、好ましくは３ｎｍ以上３００ｎｍ以下、さらに好ましくは６ｎｍ以上２５０ｎｍ以下、より好ましくは１５ｎｍ以上２００ｎｍ以下、特に好ましくは３０ｎｍ以上１５０ｎｍとすればよい。

迫り出し量が大きいほど、酸化物半導体膜３０６の下面から印加される電界が効果的になる。したがって、迫り出し量が大きいほど、トランジスタのオン電流は大きくなり、オフ電流は小さくなり、トランジスタの微細化に伴う電気特性の悪化は抑制される。なお、一定の範囲においては、迫り出し量が大きいほど、オン電流を効果的に大きくし、かつオフ電流を効果的に小さくし、微細化に伴う電気特性の悪化を効果的に抑制することができるが、一定の範囲を超えた場合には迫り出し量を大きくしていくことに対する寄与が小さくなっていく。例えば、生産時におけるばらつきなどを小さくするためには、迫り出し量を一定の範囲より大きくして、迫り出し量のばらつきの影響を低減した方が好ましい場合がある。なお、迫り出し量を大きくするためには、下地絶縁膜３０２を厚くし、かつエッチング量を増やさなくてはならなくなるため、生産性の低下の観点からは、必要以上に迫り出し量を大きくし過ぎない方が好ましい場合もある。したがって、迫り出し量は、上述したような好ましい範囲を有する。

下地絶縁膜３０２は、下地絶縁膜１０２についての記載を参照する。

酸化物半導体膜３０６は、酸化物半導体膜１０６についての記載を参照する。

図７に示すソース電極３１６ａおよびドレイン電極３１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂについての記載を参照する。なお、ソース電極３１６ａおよびドレイン電極３１６ｂの形成によって、酸化物半導体膜３０６の上面がえぐれた形状となる場合がある。

ゲート絶縁膜３１２ａは、ゲート絶縁膜１１２についての記載を参照する。

ゲート絶縁膜３１２ｂは、ゲート絶縁膜１１２についての記載を参照する。

なお、ゲート絶縁膜３１２ａはゲート絶縁膜３１２ｂと同程度の厚さとしてもよい。または、ゲート絶縁膜３１２ａはゲート絶縁膜３１２ｂよりも厚くしてもよい。または、ゲート絶縁膜３１２ｂはゲート絶縁膜３１２ａよりも厚くしてもよい。

保護絶縁膜３１８は、保護絶縁膜１１８についての記載を参照する。

基板３００は、基板１００についての記載を参照する。

＜トランジスタ構造（３）の作製方法＞
以下では、トランジスタ構造（３）の作製方法の一例について説明する。

図８および図９には、図７（Ｂ）および図７（Ｃ）に対応する断面図を示す。

まず、基板３００を準備する。

次に、下地絶縁膜３０２となる絶縁膜を成膜する。下地絶縁膜３０２となる絶縁膜は、下地絶縁膜３０２として示した絶縁膜から選択して成膜すればよい。下地絶縁膜３０２となる絶縁膜の成膜方法は、下地絶縁膜１０２となる絶縁膜の成膜方法についての記載を参照する。

次に、下地絶縁膜３０２となる絶縁膜に酸素を添加することにより、過剰酸素を含む絶縁膜を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

次に、酸化物半導体膜３０６となる酸化物半導体膜を成膜する。酸化物半導体膜３０６となる酸化物半導体膜は、酸化物半導体膜３０６として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜３０６となる酸化物半導体膜の成膜方法は、酸化物半導体膜１０６となる酸化物半導体膜の成膜方法についての記載を参照する。

なお、酸化物半導体膜３０６となる酸化物半導体膜を成膜した後で、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜３０６となる酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜３０６となる酸化物半導体膜から水素や水などの不純物を除去することができる。

次に、酸化物半導体膜３０６となる酸化物半導体膜を加工し、島状の酸化物半導体膜３０６を形成する。酸化物半導体膜３０６の形成方法は、酸化物半導体膜１０６の形成方法についての記載を参照する。このとき、下地絶縁膜３０２となる絶縁膜の一部をハーフエッチングすることで、下地絶縁膜３０２とする。

次に、ソース電極３１６ａおよびドレイン電極３１６ｂを形成する（図８（Ａ１）および図８（Ａ２）参照。）。ソース電極３１６ａおよびドレイン電極３１６ｂの形成方法は、ソース電極１１６ａおよびドレイン電極１１６ｂの形成方法についての記載を参照する。

次に、絶縁膜３１２および導電膜３０４を順に成膜する（図８（Ｂ１）および図８（Ｂ２）参照。）。絶縁膜３１２は、ゲート絶縁膜３１２ａとして示した絶縁膜から選択して成膜すればよい。絶縁膜３１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。また、導電膜３０４は、ゲート電極３０４ａとして示した導電膜から選択して成膜すればよい。導電膜３０４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、フォトリソグラフィ法などにより、導電膜３０４および絶縁膜３１２を加工し、酸化物半導体膜３０６の一部を露出させるようゲート電極３０４ａおよびゲート絶縁膜３１２ａを形成する（図９（Ａ１）および図９（Ａ２）参照。）。

次に、ゲート絶縁膜３１２ｂを成膜する。ゲート絶縁膜３１２ｂは、ゲート絶縁膜３１２ｂとして示した絶縁膜から選択して成膜すればよい。ゲート絶縁膜３１２ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、ゲート電極３０４ｂとなる導電膜を成膜する。ゲート電極３０４ｂとなる導電膜は、ゲート電極３０４ｂとして示した導電膜から選択して成膜すればよい。ゲート電極３０４ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、フォトリソグラフィ法などにより、ゲート電極３０４ｂとなる導電膜を加工してゲート電極３０４ｂを形成する。

次に、保護絶縁膜３１８を成膜する（図９（Ｂ１）および図９（Ｂ２）参照。）。保護絶縁膜３１８は、保護絶縁膜３１８として示した絶縁膜を用いて成膜すればよい。保護絶縁膜３１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理で示した条件から選択して行うか、第１の加熱処理よりも低温で行えばよい。第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。ただし、第２の加熱処理は、絶縁膜３１２を成膜した後、ゲート電極３０４ａを形成した後、またはゲート絶縁膜３１２ｂを成膜した後などに行っても構わない。

以上のようにして、図７に示したトランジスタを作製することができる。

＜トランジスタ構造（４）＞
本発明の一態様に係るトランジスタの一例について説明する。

図１０は、トランジスタの上面図および断面図である。図１０（Ａ）は、トランジスタの上面図を示す。図１０（Ａ）において、一点鎖線Ｄ１−Ｄ２に対応する断面図を図１０（Ｂ）に示す。また、図１０（Ａ）において、一点鎖線Ｄ３−Ｄ４に対応する断面図を図１０（Ｃ）に示す。

図１０に示すトランジスタは、図７に示したトランジスタと比べて、例えば、ゲート電極の一方とゲート絶縁膜との間に電荷蓄積膜を有してもよい点が異なる。図１０に示すトランジスタは、電荷蓄積膜に電荷が捕獲されることによって、トランジスタのしきい値電圧を調整することができる。電荷蓄積膜に捕獲された電荷は、例えば、意図的にデトラップさせない限り半永久的に保持される。そのため、トランジスタのしきい値電圧の調整のために常にゲート電極の一方に電位を印加しなくても構わない場合がある。

上面図である図１０（Ａ）において、酸化物半導体膜４０６がゲート電極４０４ａまたはゲート電極４０４ｂと重なる領域で、ソース電極４１６ａとドレイン電極４１６ｂとの間隔をチャネル長という。また、酸化物半導体膜４０６がゲート電極４０４ａまたはゲート電極４０４ｂと重なる領域で、ソース電極４１６ａとドレイン電極４１６ｂとの中間地点を結んだ線の長さをチャネル幅という。したがって、図１０（Ａ）において、チャネル幅は一点鎖線Ｄ３−Ｄ４の方向における酸化物半導体膜４０６の長さである。

なお、半導体装置の集積度を高めるためには、トランジスタのサイズを縮小することが好ましい。例えば、チャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、さらに好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下とする。また、チャネル幅は、１００ｎｍ以下、好ましくは６０ｎｍ以下、さらに好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下とする。このような微細なトランジスタにおいては、電気特性の悪化などの不具合を生じる場合がある。しかしながら、本発明の一態様に係るトランジスタは、微細化に伴う電気特性の悪化を抑制できるため、集積度の高い半導体装置を実現することができる。

チャネル長方向の断面図である図１０（Ｂ）において、トランジスタは、基板４００上の下地絶縁膜４０２と、下地絶縁膜４０２上の酸化物半導体膜４０６と、下地絶縁膜４０２上および酸化物半導体膜４０６上のソース電極４１６ａおよびドレイン電極４１６ｂと、酸化物半導体膜４０６上、ソース電極４１６ａ上およびドレイン電極４１６ｂ上のゲート絶縁膜４１２ａと、ゲート絶縁膜４１２ａ上のゲート電極４０４ａと、ソース電極４１６ａ上、ドレイン電極４１６ｂ上、ゲート絶縁膜４１２ａ上およびゲート電極４０４ａ上のゲート絶縁膜４１２ｂと、ゲート絶縁膜４１２ｂ上のゲート電極４０４ｂと、ゲート絶縁膜４１２ｂ上およびゲート電極４０４ｂ上の保護絶縁膜４１８と、を有する。なお、図１０（Ｂ）において、ゲート絶縁膜４１２ｂは、ソース電極４１６ａ上または／およびドレイン電極４１６ｂ上に配置されなくても構わない。

チャネル幅方向の断面図である図１０（Ｃ）において、トランジスタは、基板４００上の下地絶縁膜４０２と、下地絶縁膜４０２上の酸化物半導体膜４０６と、下地絶縁膜４０２上および酸化物半導体膜４０６上のゲート絶縁膜４１２ａと、ゲート絶縁膜４１２ａ上のゲート電極４０４ａと、ゲート絶縁膜４１２ａ上およびゲート電極４０４ａ上のゲート絶縁膜４１２ｂと、ゲート絶縁膜４１２ｂ上のゲート電極４０４ｂと、ゲート絶縁膜４１２ｂ上およびゲート電極４０４ｂ上の保護絶縁膜４１８と、を有する。なお、図１０（Ｃ）において、ゲート絶縁膜４１２ｂは、ゲート電極４０４ａを覆って配置しているが、これに限定されない。例えば、ゲート絶縁膜４１２ｂは、ゲート電極４０４ａの一部を露出するよう配置されても構わない。

なお、トランジスタは、保護絶縁膜４１８を有さなくても構わない場合がある。また、トランジスタは、下地絶縁膜４０２を有さなくても構わない場合がある。

なお、チャネル幅方向の断面図である図１０（Ｃ）において、トランジスタは、ゲート電極４０４ａおよびゲート電極４０４ｂによって、酸化物半導体膜４０６の側面側からも電界が印加される構造となっている。トランジスタのチャネル幅が小さいほど（例えば、１００ｎｍ以下、６０ｎｍ以下または４０ｎｍ以下である場合）、酸化物半導体膜４０６の側面側からの電界による寄与は大きくなる。そのため、トランジスタのオン特性およびオフ特性は向上する。また、パンチスルー現象を抑制できるため、チャネル長の小さい、微細化されたトランジスタにおいても、電気特性の悪化を抑制し、ノーマリーオフの電気特性を得ることができる。このように、当該トランジスタは、電気特性の優れたトランジスタである。

なお、ゲート電極４０４ａおよびゲート電極４０４ｂを、同じ電位としても構わない。その場合、ゲート電極４０４ａ、ゲート電極４０４ｂの一方のみを設けた場合と比べて、高いオン電流を得ることができる。例えば、ゲート電極４０４ａとゲート電極４０４ｂとが接するように配置しても構わない。

または、ゲート電極４０４ａおよびゲート電極４０４ｂに、異なる電位を印加しても構わない。例えば、ゲート電極４０４ｂをソース電極４１６ａと同じ電位とし、ゲート電極４０４ａによってトランジスタのスイッチングを制御する構成としても構わない。ゲート電極４０４ｂをソース電極４１６ａと同じ電位にすることで、ゲート電極４０４ａ、ゲート電極４０４ｂの一方のみを設けた場合と比べて、トランジスタの電気特性のばらつきを低減することができる。

または、ゲート電極４０４ａをソース電極４１６ａと同じ電位とし、ゲート電極４０４ｂによってトランジスタのスイッチングを制御する構成としても構わない。ゲート電極４０４ａをソース電極４１６ａと同じ電位にすることで、ゲート電極４０４ａ、ゲート電極４０４ｂの一方のみを設けた場合と比べて、トランジスタの電気特性のばらつきを低減することができる。

または、ゲート電極４０４ｂによってトランジスタのしきい値電圧を制御し、ゲート電極４０４ａによってトランジスタのスイッチングを制御する構成としても構わない。例えば、ゲート電極４０４ｂをソース電極よりも低い電位にすることで、トランジスタのしきい値電圧をプラス方向に変動させることができる。または、例えば、ゲート電極４０４ｂをソース電極よりも高い電位にすることで、トランジスタのしきい値電圧をマイナス方向に変動させることができる。このとき、トランジスタのしきい値電圧を、半導体装置に含まれるトランジスタごとに異ならせても構わない。半導体装置に含まれるトランジスタごとに異なるしきい値電圧を与えることで、半導体装置の消費電力を低減することができる場合がある。

または、ゲート電極４０４ａによってトランジスタのしきい値電圧を制御し、ゲート電極４０４ｂによってトランジスタのスイッチングを制御する構成としても構わない。例えば、ゲート電極４０４ａをソース電極よりも低い電位にすることで、トランジスタのしきい値電圧をプラス方向に変動させることができる。または、例えば、ゲート電極４０４ａをソース電極よりも高い電位にすることで、トランジスタのしきい値電圧をマイナス方向に変動させることができる。このとき、トランジスタのしきい値電圧を、半導体装置に含まれるトランジスタごとに異ならせても構わない。半導体装置に含まれるトランジスタごとに異なるしきい値電圧を与えることで、半導体装置の消費電力を低減することができる場合がある。

ゲート絶縁膜４１２ａは、ゲート絶縁膜１１２についての記載を参照する。

ゲート絶縁膜４１２ｂは、ゲート絶縁膜１１２についての記載を参照する。

または、ゲート絶縁膜４１２ｂは、電荷蓄積領域を有する膜（電荷蓄積膜）であってもよい。電荷蓄積膜は、一定以上の電圧が印加されることによって、電荷を捕獲することができる膜である。電荷蓄積膜は、例えば、窒素を含む領域を有する。例えば、窒化シリコン、窒化酸化シリコン、窒化ゲルマニウム、窒化酸化ゲルマニウム、窒化アルミニウム、窒化酸化アルミニウムなどを含む領域を有する。また、電荷蓄積膜中の電荷蓄積領域の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とする。

なお、電荷蓄積領域は、絶縁膜中に電気的に浮くように配置する。例えば、電荷蓄積膜は、絶縁領域によって電荷蓄積領域が挟まれた構造であってもよい。例えば、電荷蓄積膜は、絶縁膜の積層の間に電荷蓄積領域を有する構造であってもよい。

電荷蓄積膜にマイナスの電荷を捕獲させるためには、例えば、ゲート電極４０４ｂにプラスの電圧として１Ｖ以上１０Ｖ以下、好ましくは１．５Ｖ以上５Ｖ以下程度を印加すればよい。また、電荷蓄積膜にプラスの電荷を捕獲させるためには、例えば、ゲート電極４０４ｂにマイナスの電圧として−１０Ｖ以上−１Ｖ以下、好ましくは−５Ｖ以上−１．５Ｖ以下程度を印加すればよい。電荷蓄積膜にマイナスの電荷を捕獲させることで、トランジスタのしきい値電圧をプラス方向に変動させることができる。また、電荷蓄積膜にプラスの電荷を捕獲させることで、トランジスタのしきい値電圧をマイナス方向に変動させることができる。

なお、ゲート絶縁膜４１２ａはゲート絶縁膜４１２ｂと同程度の厚さとしてもよい。または、ゲート絶縁膜４１２ａはゲート絶縁膜４１２ｂよりも厚くしてもよい。または、ゲート絶縁膜４１２ｂはゲート絶縁膜４１２ａよりも厚くしてもよい。

ゲート電極４０４ａは、ゲート電極１０４ａについての記載を参照する。

ゲート電極４０４ｂは、ゲート電極１０４ｂについての記載を参照する。

なお、ゲート電極４０４ａおよびゲート電極４０４ｂは、同種の導電膜であってもよい。

図１０（Ｂ）および図１０（Ｃ）に示すように、下地絶縁膜４０２は、酸化物半導体膜４０６と重なる領域が厚く、重ならない領域が薄くなっている。これは、酸化物半導体膜４０６のエッチング時や、酸化物半導体膜４０６が形成された後の工程における薬液処理、プラズマ処理などによって下地絶縁膜４０２がエッチングされるためである。なお、下地絶縁膜４０２がエッチングされる条件によっては、下地絶縁膜４０２の厚い領域は、酸化物半導体膜４０６と重なる領域の外側または内側となる場合がある。つまり、下地絶縁膜４０２の薄い領域が、酸化物半導体膜４０６と重なる領域の内側にある場合もある。ただし、下地絶縁膜４０２の厚さの異なる領域は、全てにおいて上記のような形状とならなくてもよく、例えば、半導体装置内またはトランジスタ内において、下地絶縁膜４０２の厚い領域が酸化物半導体膜４０６と重なる領域の外側まである箇所と、下地絶縁膜４０２の薄い領域が酸化物半導体膜４０６と重なる領域の内側まである箇所と、を有しても構わない。

例えば、下地絶縁膜４０２が厚さの異なる領域を有することにより、ゲート電極４０４ａまたは／およびゲート電極４０４ｂを、酸化物半導体膜４０６の下面よりも下まで配置することができる場合がある。このような構造では、ゲート電極４０４ａまたは／およびゲート電極４０４ｂによって、酸化物半導体膜４０６の側面または／および下面からも電界が印加される。そのため、酸化物半導体膜４０６の各方位から効果的に電界を印加でき、高いオン電流と、低いオフ電流と、微細化に伴う電気特性の悪化の抑制と、を実現することが可能となる。特に、酸化物半導体膜４０６が厚いほど、上面および下面からの電界よりも側面からの電界の寄与が大きくなる。

なお、図１０（Ｃ）において、下地絶縁膜４０２の厚い領域の厚さから、下地絶縁膜４０２の薄い領域の厚さ、およびゲート絶縁膜４１２ａの厚さの和を差し引いた長さをゲート電極４０４ａの迫り出し量と呼ぶ。該迫り出し量は、チャネル幅の０．０５倍以上３倍以下、好ましくは０．１倍以上３倍以下、さらに好ましくは０．２倍以上２．５倍以下、より好ましくは０．５倍以上２倍以下、特に好ましくは１倍以上１．５倍以下とすればよい。例えば、該迫り出し量を、１．５ｎｍ以上３００ｎｍ以下、好ましくは３ｎｍ以上３００ｎｍ以下、さらに好ましくは６ｎｍ以上２５０ｎｍ以下、より好ましくは１５ｎｍ以上２００ｎｍ以下、特に好ましくは３０ｎｍ以上１５０ｎｍとすればよい。

同様に、図１０（Ｃ）において、下地絶縁膜４０２の厚い領域の厚さから、下地絶縁膜４０２の薄い領域の厚さ、ゲート絶縁膜４１２ａの厚さ、およびゲート絶縁膜４１２ｂの厚さの和を差し引いた長さをゲート電極４０４ｂの迫り出し量と呼ぶ。該迫り出し量は、チャネル幅の０．０５倍以上３倍以下、好ましくは０．１倍以上３倍以下、さらに好ましくは０．２倍以上２．５倍以下、より好ましくは０．５倍以上２倍以下、特に好ましくは１倍以上１．５倍以下とすればよい。例えば、該迫り出し量を、１．５ｎｍ以上３００ｎｍ以下、好ましくは３ｎｍ以上３００ｎｍ以下、さらに好ましくは６ｎｍ以上２５０ｎｍ以下、より好ましくは１５ｎｍ以上２００ｎｍ以下、特に好ましくは３０ｎｍ以上１５０ｎｍとすればよい。

ただし、図１０（Ｃ）において、ゲート電極４０４ａの迫り出し量は、ゲート電極４０４ｂの迫り出し量よりも大きい。

迫り出し量が大きいほど、酸化物半導体膜４０６の下面から印加される電界が効果的になる。したがって、迫り出し量が大きいほど、トランジスタのオン電流は大きくなり、オフ電流は小さくなり、トランジスタの微細化に伴う電気特性の悪化は抑制される。なお、一定の範囲においては、迫り出し量が大きいほど、オン電流を効果的に大きくし、かつオフ電流を効果的に小さくし、微細化に伴う電気特性の悪化を効果的に抑制することができるが、一定の範囲を超えた場合には迫り出し量を大きくしていくことに対する寄与が小さくなっていく。例えば、生産時におけるばらつきなどを小さくするためには、迫り出し量を一定の範囲より大きくして、迫り出し量のばらつきの影響を低減した方が好ましい場合がある。なお、迫り出し量を大きくするためには、下地絶縁膜４０２を厚くし、かつエッチング量を増やさなくてはならなくなるため、生産性の低下の観点からは、必要以上に迫り出し量を大きくし過ぎない方が好ましい場合もある。したがって、迫り出し量は、上述したような好ましい範囲を有する。

下地絶縁膜４０２は、下地絶縁膜１０２についての記載を参照する。

酸化物半導体膜４０６は、酸化物半導体膜１０６についての記載を参照する。

図１０に示すソース電極４１６ａおよびドレイン電極４１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂについての記載を参照する。なお、ソース電極４１６ａおよびドレイン電極４１６ｂの形成によって、酸化物半導体膜４０６の上面がえぐれた形状となる場合がある。

保護絶縁膜４１８は、保護絶縁膜１１８についての記載を参照する。

基板４００は、基板１００についての記載を参照する。

＜トランジスタ構造（４）の作製方法＞
以下では、トランジスタ構造（４）の作製方法の一例について説明する。

図１１および図１２には、図１０（Ｂ）および図１０（Ｃ）に対応する断面図を示す。

まず、基板４００を準備する。

次に、下地絶縁膜４０２となる絶縁膜を成膜する。下地絶縁膜４０２となる絶縁膜は、下地絶縁膜４０２として示した絶縁膜から選択して成膜すればよい。下地絶縁膜４０２となる絶縁膜の成膜方法は、下地絶縁膜１０２となる絶縁膜の成膜方法についての記載を参照する。

次に、下地絶縁膜４０２となる絶縁膜に酸素を添加することにより、過剰酸素を含む絶縁膜を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

次に、酸化物半導体膜４０６となる酸化物半導体膜を成膜する。酸化物半導体膜４０６となる酸化物半導体膜は、酸化物半導体膜４０６として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜４０６となる酸化物半導体膜の成膜方法は、酸化物半導体膜１０６となる酸化物半導体膜の成膜方法についての記載を参照する。

なお、酸化物半導体膜４０６となる酸化物半導体膜を成膜した後で、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜４０６となる酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜４０６となる酸化物半導体膜から水素や水などの不純物を除去することができる。

次に、酸化物半導体膜４０６となる酸化物半導体膜を加工し、島状の酸化物半導体膜４０６を形成する。酸化物半導体膜４０６の形成方法は、酸化物半導体膜１０６の形成方法についての記載を参照する。このとき、下地絶縁膜４０２となる絶縁膜の一部をハーフエッチングすることで、下地絶縁膜４０２とする。

次に、ソース電極４１６ａおよびドレイン電極４１６ｂを形成する（図１１（Ａ１）および図１１（Ａ２）参照。）。ソース電極４１６ａおよびドレイン電極４１６ｂの形成方法は、ソース電極１１６ａおよびドレイン電極１１６ｂの形成方法についての記載を参照する。

次に、ゲート絶縁膜４１２ａを成膜する。ゲート絶縁膜４１２ａは、ゲート絶縁膜４１２ａとして示した絶縁膜から選択して成膜すればよい。ゲート絶縁膜４１２ａの成膜方法は、絶縁膜３１２の成膜方法についての記載を参照する。

次に、ゲート電極４０４ａを形成する（図１１（Ｂ１）および図１１（Ｂ２）参照。）。ゲート電極４０４ａの形成方法は、ゲート電極３０４ａの形成方法についての記載を参照する。

次に、ゲート絶縁膜４１２ｂを成膜する（図１２（Ａ１）および図１２（Ａ２）参照。）。ゲート絶縁膜４１２ｂは、ゲート絶縁膜４１２ｂとして示した絶縁膜、または電荷蓄積膜から選択して成膜すればよい。ゲート絶縁膜４１２ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、ゲート電極４０４ｂを形成する。ゲート電極４０４ｂの形成方法は、ゲート電極３０４ｂの形成方法についての記載を参照する。

次に、保護絶縁膜４１８を成膜する（図１２（Ｂ１）および図１２（Ｂ２）参照。）。保護絶縁膜４１８は、保護絶縁膜４１８として示した絶縁膜を用いて成膜すればよい。保護絶縁膜４１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理で示した条件から選択して行うか、第１の加熱処理よりも低温で行えばよい。第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。ただし、第２の加熱処理は、ゲート絶縁膜４１２ａを成膜した後、ゲート電極４０４ａを形成した後、またはゲート絶縁膜４１２ｂを成膜した後などに行っても構わない。

以上のようにして、図１０に示したトランジスタを作製することができる。
＜応用製品について＞
以下では、上述した半導体装置を用いた応用製品について説明する。

上述したトランジスタは、例えば、メモリ、ＣＰＵ、表示装置など様々な用途に用いることができる。

＜メモリ１＞
以下では、発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動作について、図１３を参照して説明する。

なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。

図１３（Ａ）は、メモリセル５００の一例を示す回路図である。

図１３（Ａ）に示すメモリセル５００では、トランジスタ５１１と、トランジスタ５１２と、トランジスタ５１３と、容量素子５１４と、を示している。なおメモリセル５００は、図１３では、図示を省略しているが、実際にはマトリクス状に複数設けられている。

トランジスタ５１１は、ゲートに、書き込みワード線ＷＷＬが接続される。また、トランジスタ５１１は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ５１１は、ソースおよびドレインの他方に、フローティングノードＦＮが接続される。

トランジスタ５１２は、ゲートに、フローティングノードＦＮが接続される。また、トランジスタ５１２は、ソースおよびドレインの一方に、トランジスタ５１３のソースおよびドレインの一方が接続される。また、トランジスタ５１２は、ソースおよびドレインの他方に、電源線ＳＬが接続される。

トランジスタ５１３は、ゲートに、読み出しワード線ＲＷＬが接続される。また、トランジスタ５１２は、ソースおよびドレインの他方に、ビット線ＢＬが接続される。

容量素子５１４は、一方の電極に、フローティングノードＦＮが接続される。また、容量素子５１４は、他方の電極に、固定電位が与えられる。

書き込みワード線ＷＷＬには、ワード信号が与えられる。

ワード信号は、ビット線ＢＬの電圧をフローティングノードＦＮに与えるために、トランジスタ５１１を導通状態とする信号である。

なお、書き込みワード線ＷＷＬに与えられるワード信号を制御することで、フローティングノードＦＮの電位が、ビット線ＢＬの電圧に応じた電位となることを、メモリセルにデータを書き込む、という。また、読み出しワード線ＲＷＬに与えられる読み出し信号を制御することで、ビット線ＢＬの電圧が、フローティングノードＦＮの電位に応じた電圧となることを、メモリセルからのデータを読み出す、という。

ビット線ＢＬには、多値のデータが与えられる。またビット線ＢＬには、データを読み出すための、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}が与えられる。

多値のデータは、ｋビット（ｋは２以上の整数）のデータである。具体的には、２ビットのデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。

ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}は、データを読み出すために、ビット線ＢＬに与えられる電圧である。また、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}が与えられた後、ビット線ＢＬは電気的に浮遊状態となる。また、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}は、ビット線ＢＬの初期化を行うために与えられる電圧である。

読み出しワード線ＲＷＬには、読み出し信号が与えられる。

読み出し信号は、メモリセルからデータを選択的に読み出すために、トランジスタ５１３のゲートに与えられる信号である。

フローティングノードＦＮは、容量素子５１４の一方の電極、トランジスタ５１１のソースおよびドレインの他方の電極、およびトランジスタ５１２のゲートを接続する配線上のいずれかのノードに相当する。

フローティングノードＦＮの電位は、ビット線ＢＬによって与えられる、多値のデータに基づく電位である。また、フローティングノードＦＮは、トランジスタ５１１を非導通状態とすることで、電気的に浮遊状態となる。

電源線ＳＬには、ビット線ＢＬに与えられるディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}よりも高いプリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}が与えられる。

電源線ＳＬの電圧は、少なくともメモリセル５００からデータを読み出す期間に、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}であればよい。そのため、メモリセル５００にデータを書き込む期間、または／およびデータの読み出しや書き込みを行わない期間では、電源線ＳＬの電圧をディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}とし、ビット線ＢＬと電源線ＳＬとが等電位となる構成としてもよい。当該構成により、ビット線ＢＬと電源線ＳＬとの間にわずかに流れる貫通電流を低減することができる。

また別の構成として、電源線ＳＬは、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}とした定電圧を与える構成としてもよい。当該構成により、電源線ＳＬの電圧を、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}とディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}とで切り換えなくてよいため、電源線ＳＬの充放電に要する消費電力を削減することができる。

電源線ＳＬに与えられるプリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}は、ビット線ＢＬに与えられるディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}を、トランジスタ５１２およびトランジスタ５１３を介した充電により変化させる電圧である。

トランジスタ５１１は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。なお、トランジスタ５１１は、ｎチャネル型のトランジスタとして、説明を行うものとする。

トランジスタ５１１は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。

図１３（Ａ）に示すメモリセル５００の構成では、非導通状態を保持することで、書き込んだデータに基づく電位を保持している。そのため、フローティングノードＦＮでの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流の低いトランジスタが用いられることが特に好ましい。なお、オフ電流の低いトランジスタのオフ電流を評価する方法は後述する。

トランジスタ５１１は、オフ電流の低いトランジスタとし、非導通状態を保持することで、メモリセル５００を不揮発性のメモリとすることができる。よって、一旦、メモリセル５００に書き込まれたデータは、再度、トランジスタ５１１を導通状態とするまで、フローティングノードＦＮに保持し続けることができる。

トランジスタ５１２は、フローティングノードＦＮの電位にしたがって、ソースとドレインとの間にドレイン電流Ｉｄを流す機能を有する。なお、図１３（Ａ）に示すメモリセル５００の構成で、トランジスタ５１２のソースとドレインとの間に流れるドレイン電流Ｉｄは、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ５１２は、第２のトランジスタともいう。また、トランジスタ５１２は、ｎチャネル型のトランジスタとして説明を行う。

トランジスタ５１３は、読み出しワード線ＲＷＬの電位にしたがって、ソースとドレインとの間にドレイン電流Ｉｄを流す機能を有する。なお、図１３（Ａ）に示すメモリセル５００の構成で、トランジスタ５１３のソースとドレインとの間に流れるドレイン電流Ｉｄは、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ５１３は、第３のトランジスタともいう。また、トランジスタ５１３は、ｎチャネル型のトランジスタとして説明を行う。

なおトランジスタ５１２およびトランジスタ５１３には、しきい値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、しきい値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容されるしきい値電圧の差が２０ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。しきい値電圧のばらつきは小さければ小さいほど好ましいが、前述した単結晶シリコンで形成されているトランジスタであっても、しきい値電圧の差が２０ｍＶ程度残りうる。

次に、図１３（Ａ）に示すメモリセル５００の動作を説明する。

図１３（Ｂ）に示すタイミングチャートは、図１３（Ａ）で示した書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、フローティングノードＦＮ、ビット線ＢＬ、および電源線ＳＬに与えられる各信号の変化について示すものである。

図１３（Ｂ）に示すタイミングチャートでは、初期状態である期間Ｔ１、データを読み出すためにビット線ＢＬの充電を行う期間Ｔ２、を示している。

図１３（Ｂ）に示す期間Ｔ１では、ビット線ＢＬの放電を行う。このとき、書き込みワード線ＷＷＬは、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｌレベルの電位が与えられる。また、フローティングノードＦＮは、多値のデータに対応する電位が保持される。またビット線ＢＬは、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}が与えられる。また、電源線ＳＬは、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}が与えられる。

なお図１３（Ｂ）では、多値のデータの一例として、２ビットのデータ、すなわち４値のデータを示している。具体的に図１３（Ｂ）では、４値のデータ（Ｖ_００、Ｖ_０１、Ｖ_１０、Ｖ_１１）を示しており、４段階の電位で表すことができる。

ビット線ＢＬは、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}が与えられた後、電気的に浮遊状態となる。すなわち、ビット線ＢＬは、電荷の充電または放電により電位の変動が生じる状態となる。この浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフにすることで実現することができる。

次に、図１３（Ｂ）に示す期間Ｔ２では、データを読み出すためにビット線ＢＬの充電を行う。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｈレベルの電位が与えられる。また、フローティングノードＦＮは、前の期間に引き続き、多値のデータに対応する電位が保持される。またビット線ＢＬは、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}がフローティングノードＦＮの電位にしたがって上昇する。また、電源線ＳＬは、前の期間に引き続き、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}が与えられる。

読み出しワード線ＲＷＬの電位の変化にしたがって、トランジスタ５１３が導通状態となる。そのため、トランジスタ５１２のソースおよびドレインの一方の電位が下降して、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}となる。

トランジスタ５１２はｎチャネル型のトランジスタであり、トランジスタ５１２のソースおよびドレインの一方の電位が下降してディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}となることで、ゲートとソースとの間の電圧（ゲート電圧）の絶対値が大きくなる。このゲート電圧の上昇にしたがってトランジスタ５１２およびトランジスタ５１３では、ソースとドレインとの間にドレイン電流Ｉｄが流れる。

トランジスタ５１２およびトランジスタ５１３にドレイン電流Ｉｄが流れることで、電源線ＳＬの電荷がビット線ＢＬに充電される。トランジスタ５１２のソースの電位、およびビット線ＢＬの電位は、充電により上昇する。トランジスタ５１２のソースの電位が上昇することで、トランジスタ５１２のゲート電圧が徐々に小さくなる。

期間Ｔ２で流れるドレイン電流Ｉｄは、トランジスタ５１２のしきい値電圧となるゲート電圧で流れなくなる。そのため、ビット線ＢＬは、電位の上昇が進行し、トランジスタ５１２のゲート電圧がしきい値電圧となった時点で充電が完了し、定電位となる。このときのビット線ＢＬの電位は、概ねフローティングノードＦＮの電位としきい値電圧との差となる。

つまり、充電により変化するビット線ＢＬの電位は、フローティングノードＦＮの電位の高低を反映した形で得ることができる。この電位の違いを多値のデータの判定に用いることで、メモリセル５００に書き込まれた多値のデータを読み出すことができる。

したがって、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことができる。

＜メモリ２＞
以下では、メモリ１と異なる半導体装置の回路構成およびその動作について、図１４を参照して説明する。

図１４（Ａ）には、本発明の一態様である半導体装置として、記憶装置６００を示す。図１４（Ａ）に示す記憶装置６００は、記憶素子部６０２と、第１の駆動回路６０４と、第２の駆動回路６０６と、を有する。

記憶素子部６０２には、記憶素子６０８がマトリクス状に複数配置されている。図１４（Ａ）に示す例では、記憶素子部６０２には記憶素子６０８が５行６列に配置されている。

第１の駆動回路６０４および第２の駆動回路６０６は、記憶素子６０８への信号の供給を制御し、読み取り時には記憶素子６０８からの信号を取得する。例えば、第１の駆動回路６０４をワード線駆動回路とし、第２の駆動回路６０６をビット線駆動回路とする。ただし、これに限定されず、第１の駆動回路６０４をビット線駆動回路とし、第２の駆動回路６０６をワード線駆動回路としてもよい。

なお、第１の駆動回路６０４および第２の駆動回路６０６は、それぞれ記憶素子６０８と配線により電気的に接続されている。

記憶素子６０８は、揮発性メモリと、不揮発性メモリと、を有する。記憶素子６０８の具体的な回路構成の一例を図１４（Ｂ）に示す。図１４（Ｂ）に示す記憶素子６０８は、第１の記憶回路６１０と、第２の記憶回路６１２と、を有する。

第１の記憶回路６１０は、第１のトランジスタ６１４と、第２のトランジスタ６１６と、第３のトランジスタ６１８と、第４のトランジスタ６２０と、第５のトランジスタ６２２と、第６のトランジスタ６２４と、を有する。

まず、第１の記憶回路６１０の構成について説明する。第１のトランジスタ６１４のソースおよびドレインの一方は、第１の端子６３０に電気的に接続され、第１のトランジスタ６１４のゲートは、第２の端子６３２に電気的に接続されている。第２のトランジスタ６１６のソースおよびドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第２のトランジスタ６１６のソースおよびドレインの他方は、第１のトランジスタ６１４のソースおよびドレインの他方と、第３のトランジスタ６１８のソースおよびドレインの一方と、第１のデータ保持部６４０に電気的に接続されている。第３のトランジスタ６１８のソースおよびドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。第２のトランジスタ６１６のゲートと第３のトランジスタ６１８のゲートは、第２のデータ保持部６４２に電気的に接続されている。

そして、第４のトランジスタ６２０のソースおよびドレインの一方は、第３の端子６３４に電気的に接続され、第４のトランジスタ６２０のゲートは、第４の端子６３６に電気的に接続されている。第５のトランジスタ６２２のソースおよびドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第５のトランジスタ６２２のソースおよびドレインの他方は、第４のトランジスタ６２０のソースおよびドレインの他方と、第６のトランジスタ６２４のソースおよびドレインの一方と、第２のデータ保持部６４２に電気的に接続されている。第６のトランジスタ６２４のソースおよびドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。第５のトランジスタ６２２のゲートと第６のトランジスタ６２４のゲートは、第１のデータ保持部６４０に電気的に接続されている。

第１のトランジスタ６１４、第３のトランジスタ６１８、第４のトランジスタ６２０および第６のトランジスタ６２４は、ｎチャネル型のトランジスタである。

第２のトランジスタ６１６および第５のトランジスタ６２２は、ｐチャネル型のトランジスタである。

第１の端子６３０は、ビット線に電気的に接続されている。第２の端子６３２は、第１のワード線に電気的に接続されている。第３の端子６３４は、反転ビット線に電気的に接続されている。第４の端子６３６は、第１のワード線に電気的に接続されている。

以上説明した構成を有することで、第１の記憶回路６１０は、ＳＲＡＭを構成している。即ち、第１の記憶回路６１０は、揮発性メモリである。本発明の一態様である記憶装置６００では、第１の記憶回路６１０に設けられた第１のデータ保持部６４０および第２のデータ保持部６４２が第２の記憶回路６１２に電気的に接続されている。

第２の記憶回路６１２は、第７のトランジスタ６２６と、第８のトランジスタ６２８と、を有する。

次に、第２の記憶回路６１２の構成について説明する。第７のトランジスタ６２６のソースおよびドレインの一方は、第２のデータ保持部６４２に電気的に接続され、第７のトランジスタ６２６のソースおよびドレインの他方は、第１の容量素子６４８の一方の電極に電気的に接続されている。第１の容量素子６４８の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている。第８のトランジスタ６２８のソースおよびドレインの一方は、第１のデータ保持部６４０に電気的に接続され、第８のトランジスタ６２８のソースおよびドレインの他方は、第２の容量素子６５０の一方の電極に電気的に接続されている。第２の容量素子６５０の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている。第７のトランジスタ６２６のゲートと第８のトランジスタ６２８のゲートは、第５の端子６３８に電気的に接続されている。

第５の端子６３８は、第２のワード線に電気的に接続されている。なお、第１のワード線と第２のワード線は、一方の動作にしたがって他方の信号が制御される構成であってもよいし、各々が独立に制御される構成であってもよい。

第７のトランジスタ６２６と第８のトランジスタ６２８は、オフ電流の低いトランジスタである。なお、図１４（Ｂ）に例示する構成では、第７のトランジスタ６２６と第８のトランジスタ６２８は、ｎチャネル型のトランジスタであるが、これに限定されない。

第７のトランジスタ６２６と第１の容量素子６４８の一方の電極の間には、第３のデータ保持部６４４が形成されている。第８のトランジスタ６２８と第２の容量素子６５０の一方の電極の間には、第４のデータ保持部６４６が形成されている。第７のトランジスタ６２６と第８のトランジスタ６２８のオフ電流が小さいため、第３のデータ保持部６４４および第４のデータ保持部６４６の電荷は、長時間保持される。即ち、第２の記憶回路６１２は、不揮発性メモリである。

第７のトランジスタ６２６と第８のトランジスタ６２８では、オフ電流の低いトランジスタである。

上記したように、第１の記憶回路６１０は揮発性メモリであり、第２の記憶回路６１２は不揮発性メモリであり、第１の記憶回路６１０のデータ保持部である第１のデータ保持部６４０および第２のデータ保持部６４２は、第２の記憶回路６１２のデータ保持部である第３のデータ保持部６４４および第４のデータ保持部６４６に、オフ電流の低いトランジスタを介して電気的に接続されている。したがって、オフ電流の低いトランジスタのゲート電位を制御することで、第１の記憶回路６１０のデータを第２の記憶回路６１２のデータ保持部に退避させることができる。また、オフ電流のトランジスタを用いることで、記憶素子６０８への電力の供給がない場合であっても、第３のデータ保持部６４４および第４のデータ保持部６４６には、長期にわたって記憶内容を保持することができる。

このように、図１４（Ｂ）に示す記憶素子６０８は、揮発性メモリのデータを不揮発性メモリに退避させることができる。

また、第１の記憶回路６１０はＳＲＡＭを構成するため、高速動作が要求される。他方、第２の記憶回路６１２では電力の供給を停止した後の長期間のデータ保持が要求される。このような構成は、第１の記憶回路６１０を高速動作可能なトランジスタを用いて形成し、第２の記憶回路６１２をオフ電流の低いトランジスタを用いて形成することによって実現することができる。例えば、第１の記憶回路６１０をシリコンを用いたトランジスタで形成し、第２の記憶回路６１２を酸化物半導体膜を用いたトランジスタで形成すればよい。

本発明の一態様である記憶装置６００において、第１のトランジスタ６１４および第４のトランジスタ６２０をオンして、揮発性メモリである第１の記憶回路６１０のデータ保持部にデータを書き込む際に、第２の記憶回路６１２に含まれる第７のトランジスタ６２６および第８のトランジスタ６２８がオンしていると、第１の記憶回路６１０のデータ保持部（第１のデータ保持部６４０および第２のデータ保持部６４２）が所定の電位を保持するためには、第２の記憶回路６１２に含まれる第１の容量素子６４８および第２の容量素子６５０に電荷を蓄積すればよい。したがって、第１の記憶回路６１０のデータ保持部にデータを書き込む際に、第７のトランジスタ６２６と第８のトランジスタ６２８がオンしていると、記憶素子６０８の高速動作を阻害する。また、第２の記憶回路６１２をシリコンを用いたトランジスタで形成すると、オフ電流を十分に小さくすることが難しく、第２の記憶回路６１２に長期にわたって記憶内容を保持することが困難である。

そこで、本発明の一態様である半導体装置では、第１の記憶回路６１０のデータ保持部（揮発性メモリ）にデータを書き込む際には、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタ（即ち、第７のトランジスタ６２６および第８のトランジスタ６２８）をオフしておく。これによって、記憶素子６０８の高速動作を実現する。また、第１の記憶回路６１０のデータ保持部への書き込みおよび読み出しを行わない際（即ち、第１のトランジスタ６１４および第４のトランジスタ６２０がオフの状態）には、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタをオンする。

記憶素子６０８の揮発性メモリへのデータの書き込みの具体的な動作を以下に示す。まず、オンされている第７のトランジスタ６２６および第８のトランジスタ６２８をオフする。次いで、第１のトランジスタ６１４および第４のトランジスタ６２０をオンして、第１の記憶回路６１０のデータ保持部（第１のデータ保持部６４０および第２のデータ保持部６４２）に所定の電位を供給した後、第１のトランジスタ６１４および第４のトランジスタ６２０をオフする。その後、第７のトランジスタ６２６および第８のトランジスタ６２８をオンする。これによって、第２の記憶回路６１２のデータ保持部には、第１の記憶回路６１０のデータ保持部に保持されたデータに対応したデータが保持される。

なお、少なくとも第１の記憶回路６１０のデータ保持部へのデータの書き込みのために、第１のトランジスタ６１４および第４のトランジスタ６２０をオンする際には、第２の記憶回路６１２に含まれる第７のトランジスタ６２６および第８のトランジスタ６２８をオフとする。ただし、第１の記憶回路６１０のデータ保持部からのデータの読み出しのために、第１のトランジスタ６１４および第４のトランジスタ６２０をオンする際には、第２の記憶回路６１２に含まれる第７のトランジスタ６２６および第８のトランジスタ６２８はオフとしてもよいし、オンとしてもよい。

また、記憶素子６０８への電力の供給を停止する場合には、記憶素子６０８への電力の供給を停止する直前に、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタ（即ち、第７のトランジスタ６２６および第８のトランジスタ６２８）をオフして、第２の記憶回路６１２に保持されたデータを不揮発化する。揮発性メモリへの電力の供給が停止される直前に第７のトランジスタ６２６と第８のトランジスタ６２８をオフする手段は、第１の駆動回路６０４および第２の駆動回路６０６に搭載してもよいし、これらの駆動回路を制御する別の制御回路に設けられていてもよい。

なお、ここで、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配された第７のトランジスタ６２６および第８のトランジスタ６２８のオンまたはオフは、記憶素子ごとに行ってもよいし、記憶素子部６０２をいくつかに区分けしたブロックごとに行ってもよい。

第１の記憶回路６１０をＳＲＡＭとして動作させる際に、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタをオフするため、第２の記憶回路６１２に含まれる第１の容量素子６４８および第２の容量素子６５０への電荷の蓄積を行うことなく第１の記憶回路６１０にデータを保持することが可能となるため、記憶素子６０８を高速に動作させることができる。

また、本発明の一態様である記憶装置６００では、記憶装置６００への電力の供給を停止する（記憶装置６００の電源を遮断する）前に、最後にデータを書き換えた記憶素子６０８が有する、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタのみをオンしてもよい。このとき、最後にデータを書き換えた記憶素子６０８のアドレスを外部メモリに記憶しておくと、スムーズに退避させることができる。

ただし、本発明の一態様である半導体装置の駆動方法は上記説明に限定されるものではない。

以上説明したように、記憶装置６００を高速動作させることができる。また、データの退避を一部の記憶素子のみで行うため、消費電力を抑えることができる。

なお、ここでは、揮発性メモリとしてＳＲＡＭを用いたが、これに限定されず、他の揮発性メモリを用いてもよい。

＜ＣＰＵ＞
図１５は、上述したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。

図１５（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したメモリを用いることができる。

図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図１５（Ｂ）または図１５（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１５（Ｂ）および図１５（Ｃ）の回路の説明を行う。

図１５（Ｂ）および図１５（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチング素子に、上述したトランジスタを用いた記憶装置である。

図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１５（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図１５（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。

また、図１５（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。

なお、本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、実施の形態の一部また全部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。

＜設置例＞
図１６（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声を出力することが可能である。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上述したメモリやＣＰＵを用いることが可能である。

図１６（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１には、上述したトランジスタを用いたＣＰＵが含まれる。

図１６（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１６（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上述したトランジスタを用いたＣＰＵが含まれることで、エアコンディショナーを省電力化できる。

図１６（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１６（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上述したトランジスタを用いたＣＰＵが含まれることで、電気冷凍冷蔵庫８３００を省電力化できる。

図１６（Ｂ）および図１６（Ｃ）において、電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上述したトランジスタを用いたＣＰＵが含まれることで、電気自動車９７００を省電力化できる。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

なお、本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、実施の形態の一部また全部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。

１００ 基板
１０２ 下地絶縁膜
１０４ 導電膜
１０４ａ ゲート電極
１０４ｂ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１８ 保護絶縁膜
２００ 基板
２０２ 下地絶縁膜
２０４ 導電膜
２０４ａ ゲート電極
２０４ｂ ゲート電極
２０６ａ 酸化物半導体膜
２０６ｂ 酸化物半導体膜
２０７ 酸化物半導体膜
２０７ａ 酸化物半導体膜
２０７ｂ 酸化物半導体膜
２０８ 保護絶縁膜
２１２ 絶縁膜
２１２ａ ゲート絶縁膜
２１２ｂ ゲート絶縁膜
２１６ａ ソース電極
２１６ｂ ドレイン電極
２１８ 保護絶縁膜
３００ 基板
３０２ 下地絶縁膜
３０４ 導電膜
３０４ａ ゲート電極
３０４ｂ ゲート電極
３０６ 酸化物半導体膜
３１２ 絶縁膜
３１２ａ ゲート絶縁膜
３１２ｂ ゲート絶縁膜
３１６ａ ソース電極
３１６ｂ ドレイン電極
３１８ 保護絶縁膜
４００ 基板
４０２ 下地絶縁膜
４０４ａ ゲート電極
４０４ｂ ゲート電極
４０６ 酸化物半導体膜
４１２ａ ゲート絶縁膜
４１２ｂ ゲート絶縁膜
４１６ａ ソース電極
４１６ｂ ドレイン電極
４１８ 保護絶縁膜
５００ メモリセル
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ 容量素子
６００ 記憶装置
６０２ 記憶素子部
６０４ 駆動回路
６０６ 駆動回路
６０８ 記憶素子
６１０ 記憶回路
６１２ 記憶回路
６１４ トランジスタ
６１６ トランジスタ
６１８ トランジスタ
６２０ トランジスタ
６２２ トランジスタ
６２４ トランジスタ
６２６ トランジスタ
６２８ トランジスタ
６３０ 端子
６３２ 端子
６３４ 端子
６３６ 端子
６３８ 端子
６４０ データ保持部
６４２ データ保持部
６４４ データ保持部
６４６ データ保持部
６４８ 容量素子
６５０ 容量素子
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカー部
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (7)

1. 絶縁表面を有する基板上の酸化物半導体膜と、
   前記酸化物半導体膜と接するソース電極およびドレイン電極と、
   前記酸化物半導体膜上、前記ソース電極上および前記ドレイン電極上のゲート絶縁膜と、
   前記ソース電極上、前記ドレイン電極上および前記ゲート絶縁膜上にあり、かつ前記酸化物半導体膜の側面と向かい合う第１のゲート電極と、
   前記酸化物半導体膜上、前記ソース電極上、前記ドレイン電極上、前記ゲート絶縁膜上および前記第１のゲート電極上の電荷蓄積膜と、
   前記電荷蓄積膜上にあり、かつ前記酸化物半導体膜の側面と向かい合う第２のゲート電極と、を有することを特徴とする半導体装置。
2. 請求項１において、
   前記第１のゲート電極と前記第２のゲート電極とが重なる領域を有することを特徴とする半導体装置。
3. 請求項１または請求項２において、
   チャネル長が１００ｎｍ以下、チャネル幅が４０ｎｍ以下、かつ前記酸化物半導体膜の厚さが３０ｎｍ以上であることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記酸化物半導体膜は、インジウムを含むことを特徴とする半導体装置。
5. 請求項４において、
   前記基板と前記酸化物半導体膜との間にインジウムを含む酸化物膜を有することを特徴とする半導体装置。
6. 請求項４または請求項５において、
   前記酸化物半導体膜と前記ゲート絶縁膜との間にインジウムを含む酸化物膜を有することを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記第１のゲート電極および前記第２のゲート電極に、異なる電位を印加できることを特徴とする半導体装置。

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