KR102234236B1 - 반도체 장치 - Google Patents

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Abstract

고속 동작 가능하거나 응력에 대하여 높은 강도를 갖는 반도체 장치를 제공한다. 본 발명의 일 형태는, 채널 형성 영역, 및 상기 채널 형성 영역을 개재한 한 쌍의 불순물 영역을 포함하는 반도체막; 절연막을 개재하여 상기 채널 형성 영역의 측부 및 상부와 중첩되는 게이트 전극; 및 상기 한 쌍의 불순물 영역의 측부 및 상부와 접하는 소스 전극 및 드레인 전극을 포함하는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 특성을 이용한 반도체 장치에 관한 것이다.
휴대용 전자 기기에 사용되는 반도체 표시 장치는 화소부 이외의 면적을 축소하는 것(즉, 슬림 베젤화함)이 요구되고 있다. 화소부, 및 구동 회로들의 일부 또는 모두를 하나의 기판 위에 형성함으로써 얻어지는 시스템-온-패널(system-on-panel)은 슬림 베젤화를 달성하기 위한 유효한 수단의 하나이다.
이하에 기재된 특허문헌 1은 표시부 및 주변 회로들이 하나의 기판 위에 형성된 시스템-온-패널 표시 장치를 개시(開示)한다.
일본 공개 특허 제2009-151293호
한편, 액티브-매트릭스 반도체 표시 장치의 화소수는, 선명도 및 해상도가 더 높은 화상을 표시하기 위하여 증가되고 있다. 따라서, 주사선 구동 회로 및 신호선 구동 회로 등의 구동 회로에는 더 빠른 속도의 동작이 요구된다. 특히, 신호선 구동 회로는, 하나의 라인의 화소가 선택될 때 상기 라인의 모든 화소에 화상 신호를 공급할 필요가 있으므로, 주사선 구동 회로보다 활씬 높은 구동 주파수를 갖는다.
더구나, 반도체 장치의 기판에 플라스틱 등의 가요성 재료를 사용하면 반도체 장치의 적용 범위를 넓힐 수 있다. 가요성 기판을 사용하는 경우, 유리 기판 등 가요성이 떨어지는 기판을 사용하는 경우에 비하여, 응력에 대한 저항이 높은 것이 반도체 소자에 요구된다.
상술한 기술적 배경의 관점에서, 본 발명의 일 형태의 목적은 고속으로 동작할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 응력에 대하여 높은 강도를 갖는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 목적은 신규 반도체 장치를 제공하는 것이다. 또한, 이들 목적의 기재는 다른 목적들의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 이들 목적 모두를 달성할 필요는 없다. 다른 목적들이, 명세서, 도면, 청구항 등의 기재로부터 명백해지며 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태에 따른 반도체 장치는, 채널 형성 영역, 및 상기 채널 형성 영역을 개재(介在)한 한 쌍의 불순물 영역을 포함하는 반도체막; 상기 채널 형성 영역에서의 상기 반도체막의 측부 및 상부를 덮는 절연막; 상기 절연막을 개재하여 상기 채널 형성 영역에서의 상기 반도체막의 측부 및 상부와 중첩되는 게이트 전극; 및 상기 한 쌍의 불순물 영역에서의 상기 반도체막의 측부 및 상부와 접하는 소스 전극 및 드레인 전극을 포함한다.
본 발명의 일 형태에 따른 반도체 장치는, 제 1 게이트 전극; 상기 제 1 게이트 전극을 덮는 제 1 절연막; 상기 제 1 절연막을 개재하여 상기 제 1 게이트 전극과 중첩되는 채널 형성 영역과, 상기 채널 형성 영역을 개재한 한 쌍의 불순물 영역을 포함하는 반도체막; 상기 채널 형성 영역에서의 상기 반도체막의 측부 및 상부를 덮는 제 2 절연막; 상기 제 2 절연막을 개재하여 상기 반도체막의 측부 및 상부와 중첩되는 제 2 게이트 전극; 및 상기 한 쌍의 불순물 영역에서의 상기 반도체막의 측부 및 상부와 접하는 소스 전극 및 드레인 전극을 포함한다.
본 발명의 일 형태에 따른 반도체 장치는, 제 1 게이트 전극; 상기 제 1 게이트 전극을 덮는 제 1 절연막; 상기 제 1 절연막을 개재하여 상기 제 1 게이트 전극과 중첩되는 채널 형성 영역과, 상기 채널 형성 영역을 개재한 한 쌍의 불순물 영역을 포함하는 반도체막; 상기 채널 형성 영역에서의 상기 반도체막의 측부 및 상부를 덮는 제 2 절연막; 상기 제 2 절연막을 개재하여 상기 반도체막의 측부 및 상부와 중첩되며, 상기 제 1 절연막 및 상기 제 2 절연막에 포함되는 개구부를 통하여 상기 제 1 게이트 전극에 접속되는 제 2 게이트 전극; 및 상기 한 쌍의 불순물 영역에서의 상기 반도체막의 측부 및 상부와 접하는 소스 전극 및 드레인 전극을 포함한다.
본 발명의 일 형태에 따르면, 고속으로 동작할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 응력에 대하여 높은 강도를 갖는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치, 신규 표시 장치, 신규 발광 장치 등을 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과들의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 목적 모두를 달성할 필요는 없다. 다른 효과들이, 명세서, 도면, 청구항 등의 기재로부터 명백해지며 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
도 1의 (A)~(D)는 트랜지스터의 구조를 도시한 도면.
도 2의 (A)~(D)는 트랜지스터의 구조를 도시한 도면.
도 3의 (A)~(D)는 트랜지스터의 구조를 도시한 도면.
도 4의 (A)~(D)는 트랜지스터의 구조를 도시한 도면.
도 5의 (A)~(D)는 트랜지스터의 구조를 도시한 도면.
도 6의 (A)~(D)는 트랜지스터의 구조를 도시한 도면.
도 7의 (A)~(D)는 트랜지스터의 구조를 도시한 도면.
도 8은 트랜지스터의 구조를 도시한 도면.
도 9는 트랜지스터의 구조를 도시한 도면.
도 10의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 도면.
도 11의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 도면.
도 12의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 도면.
도 13의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 도면.
도 14의 (A)~(C)는 각각 반도체 표시 장치의 구조를 도시한 도면.
도 15는 화소의 상면도.
도 16은 발광 장치의 단면도.
도 17의 (A) 및 (B)는 순서 회로의 구조를 나타낸 도면.
도 18은 신호선 구동 회로의 구성을 도시한 도면.
도 19는 주사선 구동 회로의 구성을 도시한 도면.
도 20은 발광 장치의 투시도.
도 21의 (A)~(F)는 각각 전자 기기를 도시한 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자에게 용이하게 이해된다. 따라서, 본 발명은 이하의 실시형태의 설명에 한정되어 해석되지 말아야 한다.
또한, 본 발명의 일 형태는, 예를 들어 집적 회로, RF 태그, 및 반도체 표시 장치 등 트랜지스터를 사용한 어느 반도체 장치를 그 범주에 포함한다. 집적 회로는 마이크로프로세서, 화상 처리 회로, DSP(digital signal processor), 마이크로컨트롤러 등을 포함하는 LSI(large scale integrated circuit), 및 FPGA(field programmable gate array)나 CPLD(complex PLD) 등의 PLD(programmable logic device)를 그 범주에 포함한다. 또한, 반도체 표시 장치는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자가 각 화소에 제공된 발광 장치, 전자 페이퍼, DMD(digital micromirror device), PDP(plasma display panel), FED(field emission display), 및 구동 회로에 트랜지스터가 포함된 다른 반도체 표시 장치를 그 범주에 포함한다.
본 명세서에서, 반도체 표시 장치는, 액정 소자 또는 발광 소자 등의 표시 소자가 각 화소에 제공된 패널, 컨트롤러를 포함하는 IC 등이 상기 패널에 탑재된 모듈을 그 범주에 포함한다. 또한, 본 발명의 일 형태에 따른 반도체 표시 장치의 범주에는, 반도체 표시 장치의 제작 공정에서 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판도 포함된다. 상기 소자 기판에서, 복수의 화소 각각에는, 트랜지스터, 화소 전극 및 공통 전극 등 표시 소자에 사용되는 전극, 및 용량 소자가 제공된다.
또한, 본 발명의 일 형태에 따른 반도체 표시 장치는, 손가락이나 스타일러스 등으로 가리킨 위치를 검출하고 위치 정보를 포함하는 신호를 생성할 수 있는 위치 입력 장치인 터치 패널을 포함하여도 좋다.
또한, 본 명세서에서 "접속"이라는 용어는 전기적인 접속을 뜻하고, 전류, 전압, 또는 전위가 공급되거나 전송될 수 있는 구성의 경우에 상당한다. 따라서, 하나의 회로와 다른 회로가 접속되는 구성은 이들이 직접 접속되는 구성을 반드시 가리킬 필요는 없고, 전류, 전압, 및 전위가 공급되거나 전송될 수 있게 이들이 배선, 저항 소자, 다이오드, 또는 트랜지스터 등의 소자를 통하여 간접적으로 접속되는 구성도 포함한다. 또한, 하나의 소자와 다른 소자가 접속되는 구성은 이들이 직접 접속되는 구성을 반드시 가리킬 필요는 없고, 전류, 전압, 또는 전위가 공급되거나 전송될 수 있게 이들이 배선, 저항 소자, 다이오드, 또는 트랜지스터 등의 소자를 통하여 간접적으로 접속되는 구성도 포함한다. 또한, 회로도에서는 다른 구성요소들이 서로 접속될 때도, 실제로는 배선의 일부가 전극으로서 기능하는 경우 등 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우가 있다. 본 명세서에서 "접속"이라는 용어는, 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우도 뜻한다.
또한, 트랜지스터의 "소스"는 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 상기 반도체막에 접속되는 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 "드레인"은 상기 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 접속되는 드레인 전극을 뜻한다. "게이트"는 게이트 전극을 뜻한다.
트랜지스터의 "소스" 및 "드레인"이라는 용어는 트랜지스터의 채널의 형태 또는 단자에 인가되는 전위의 레벨에 따라 서로 바뀔 수 있다. 일반적으로, n채널 트랜지스터에서, 저전위가 인가되는 단자는 소스라고 불리고, 고전위가 인가되는 단자는 드레인이라고 불린다. 또한, p채널 트랜지스터에서, 저전위가 인가되는 단자는 드레인이라고 불리고, 고전위가 인가되는 단자는 소스라고 불린다. 본 명세서에서, 편의상 소스 및 드레인이 고정된다고 추정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 및 드레인의 명칭은 서로 바뀐다.
<트랜지스터의 구조예 1>
도 1의 (A)~(D)는 본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터(10)의 구조예를 도시한 것이다. 도 1의 (A)는 트랜지스터(10)의 평면도이다. 또한, 트랜지스터(10)의 레이아웃을 명확하게 하기 위하여, 도 1의 (A)에서 각종 절연막들을 생략하였다. 도 1의 (B)에는 도 1의 (A)에 도시된 트랜지스터(10)의 회로 부호를 나타내었다. 도 1의 (C)는 도 1의 (A)의 평면도에서의 파선 A1-A2를 따른 단면도이다. 도 1의 (D)는 도 1의 (A)의 평면도에서의 파선 B1-B2를 따른 단면도이다.
도 1의 (A), (C), 및 (D)에 도시된 트랜지스터(10)는 절연 표면을 갖는 기판(11) 위에 반도체막(12)을 포함한다. 반도체막(12)은 채널 형성 영역(12a), 및 채널 형성 영역(12a)을 개재한 불순물 영역(12b 및 12c)을 포함한다. 또한, 트랜지스터(10)는 게이트 절연막으로서 기능하며 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부를 덮는 절연막(13)을 포함한다. 또한, 트랜지스터(10)는 도 1의 (B)에서 회로 부호로 가리킨 게이트 전극(FG)으로서 기능하며, 절연막(13)을 개재하여 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 중첩되는 도전막(17)을 포함한다. 또한, 트랜지스터(10)는 도 1의 (B)에서 회로 부호로 가리킨 소스 전극(S) 및 드레인 전극(D)으로서 기능하며, 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 접속되는 도전막(14 및 15)을 포함한다.
또한, 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 표면, 측면, 상면, 및/또는 바닥면의 적어도 일부(또는 전부)에 제공된다.
또는, 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 표면, 측면, 상면, 및/또는 바닥면의 적어도 일부(또는 전부)와 접한다. 또는 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 적어도 일부(또는 전부)와 접한다.
또는, 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 표면, 측면, 상면, 및/또는 바닥면의 적어도 일부(또는 전부)에 전기적으로 접속된다. 또는 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 적어도 일부(또는 전부)에 전기적으로 접속된다.
또는, 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 표면, 측면, 상면, 및/또는 바닥면의 적어도 일부(또는 전부)에 근접하여 제공된다. 또는 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 적어도 일부(또는 전부)에 근접하여 제공된다.
또는, 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 표면, 측면, 상면, 및/또는 바닥면의 적어도 일부(또는 전부) 옆에 제공된다. 또는 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 적어도 일부(또는 전부) 옆에 제공된다.
또는, 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 표면, 측면, 상면, 및/또는 바닥면의 적어도 일부(또는 전부)의 비스듬한 위쪽에 제공된다. 또는 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 적어도 일부(또는 전부)의 비스듬한 위쪽에 제공된다.
또는, 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 표면, 측면, 상면, 및/또는 바닥면의 적어도 일부(또는 전부) 위쪽에 제공된다. 또는 도전막(14)(및/또는 도전막(15))의 적어도 일부(또는 전부)는 반도체막(12)의 적어도 일부(또는 전부) 위쪽에 제공된다.
도 1의 (A), (C), 및 (D)는 반도체막(12), 절연막(13), 및 도전막(17) 위에 절연막(16)이 제공되고, 절연막(16) 위에 도전막(14 및 15)이 제공된 예를 도시한 것이다. 또한, 도 1의 (A), (C), 및 (D)에서, 도전막(14 및 15)은 절연막(16)의 개구부(18 및 19)를 통하여 불순물 영역(12b 및 12c)에 각각 접속된다.
도 1의 (A)~(D)에 도시된 바와 같이, 본 발명의 일 형태에 따른 트랜지스터(10)에서, 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 도전막(17)이 서로 중첩됨으로써, 채널 형성 영역(12a)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 따라서, 반도체막(12)의 채널 형성 영역(12a)이 차지하는 기판 상의 면적을 축소할 수 있고, 트랜지스터(10)에서 이동하는 캐리어의 양을 증가시킬 수 있다. 이 결과, 트랜지스터(10)의 온 전류가 증가되고, 트랜지스터(10)의 전계 효과 이동도도 증가된다. 채널 폭 방향에서의 채널 형성 영역(12a)에서의 반도체막(12)의 길이(채널 폭)를 W, 채널 형성 영역(12a)에서의 반도체막(12)의 두께를 T로 가정하면, 채널 폭 W에 대한 두께 T의 비율에 상당하는 종횡비(aspect ratio)가 높을 때, 캐리어가 흐르는 영역이 넓어진다. 따라서, 트랜지스터(10)의 온 전류가 더 증가되고 트랜지스터(10)의 전계 효과 이동도가 더 증가된다. 또한, 본 명세서에서, 종횡비란 반도체층의 바닥면의 짧은 변의 길이(채널 폭 W)에 대한 반도체막의 두께(T)의 비율(T/W)을 말한다.
벌크의 반도체 기판을 사용한 트랜지스터의 경우와 달리, 박막인 반도체막(12)을 사용한 트랜지스터(10)의 경우, 종횡비는 반도체막(12)의 높은 결정성이 확보될 수 있을 정도인 것이 바람직하다. 반도체막(12)이 실리콘을 포함하는 경우 또는 반도체막(12)이 실리콘 및 저마늄을 포함하는 경우, 반도체막(12)의 높은 결정성을 확보하는 것을 고려하면, 구체적으로 두께 T는 5nm 이상 150nm 이하인 것이 바람직하고, 20nm 이상 100nm 이하인 것이 더 바람직하다. 두께 T가 상술한 범위 내에 포함된다고 가정하여, 유리 기판을 사용한 경우에 노광 장치(exposure apparatus)의 해상도가 수 μm 정도인 것을 고려하면, 구체적인 종횡비는 0.05 이상 10 이하인 것이 바람직하고, 0.1 이상 5 이하인 것이 더 바람직하고, 1 이상 5 이하인 것이 더욱 바람직하다.
채널 길이 방향이란 불순물 영역(12b과 12c) 사이에서 캐리어가 가장 짧은 거리로 이동하는 방향을 말한다. 채널 폭 방향이란 채널 길이 방향에 수직인 방향을 말한다.
또한, 도 1의 (A)~(D)에 도시된 바와 같이, 본 발명의 일 형태에 따른 트랜지스터(10)에서, 도전막(14 및 15)이 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 각각 접속된다. 따라서, 도전막(14 및 15)이 반도체막(12)의 상부에만 접속된 경우에 비하여, 도전막(14 및 15) 각각이 불순물 영역(12b 및 12c)과 접하는 면적을 크게 할 수 있다. 따라서, 도전막(14 및 15)과 불순물 영역(12b 및 12c) 사이의 접촉 저항을 저감할 수 있고, 결과적으로 트랜지스터(10)의 온 전류를 증가시킬 수 있다.
<트랜지스터의 구조예 2>
다음에, 도 1의 (A)~(D)에서의 구조예와 다른 본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터(10)의 구조예를 도 2의 (A)~(D)에 도시하였다. 도 2의 (A)는 트랜지스터(10)의 평면도이다. 또한, 트랜지스터(10)의 레이아웃을 명확하게 하기 위하여, 도 2의 (A)에서 각종 절연막들을 생략하였다. 도 2의 (B)는 도 2의 (A)에 도시된 트랜지스터(10)의 회로 부호를 나타낸다. 도 2의 (C)는 도 2의 (A)의 평면도에서의 파선 A1-A2를 따른 단면도이다. 도 2의 (D)는 도 2의 (A)의 평면도에서의 파선 B1-B2를 따른 단면도이다.
도 2의 (A), (C), 및 (D)에 도시된 트랜지스터(10)는 절연 표면을 갖는 기판(11) 위에, 도 2의 (B)에서 회로 부호로 가리킨 게이트 전극(BG)으로서 기능하는 도전막(20)을 포함한다. 또한, 트랜지스터(10)는 게이트 절연막으로서 기능하며 도전막(20)을 덮는 절연막(21)을 포함한다. 또한, 트랜지스터(10)는 절연막(21)을 개재하여 도전막(20)과 중첩되는 반도체막(12)을 포함한다. 반도체막(12)은 채널 형성 영역(12a), 및 채널 형성 영역(12a)을 개재한 불순물 영역(12b 및 12c)을 포함한다. 또한, 트랜지스터(10)는 게이트 절연막으로서 기능하며 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부를 덮는 절연막(13)을 포함한다. 또한, 트랜지스터(10)는 도 2의 (B)에서 회로 부호로 가리킨 게이트 전극(FG)으로서 기능하며, 절연막(13)을 개재하여 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 중첩되는 도전막(17)을 포함한다. 도전막(17)은 절연막(13) 및 절연막(21)의 개구부(22 및 23)를 통하여 도전막(20)에 접속된다. 또한, 트랜지스터(10)는 도 2의 (B)에서 회로 부호로 가리킨 소스 전극(S) 및 드레인 전극(D)으로서 기능하며, 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 접속되는 도전막(14 및 15)을 포함한다.
도 2의 (A), (C), 및 (D)는 반도체막(12), 절연막(13), 및 도전막(17) 위에 절연막(16)이 제공되고, 절연막(16) 위에 도전막(14 및 15)이 제공된 예를 도시한 것이다. 또한, 도 2의 (A), (C), 및 (D)에서, 도전막(14 및 15)은 절연막(16)의 개구부(18 및 19)를 통하여 불순물 영역(12b 및 12c)에 각각 접속된다.
도 2의 (A), (C), 및 (D)는 개구부(22) 및 개구부(23)가 반도체막(12)을 개재하여 서로 대향하는 예를 도시한 것이다.
도 2의 (A)~(D)에 도시된 바와 같이, 본 발명의 일 형태에 따른 트랜지스터(10)에서, 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 도전막(17)이 서로 중첩됨으로써, 채널 형성 영역(12a)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 따라서, 반도체막(12)의 채널 형성 영역(12a)이 차지하는 기판 상의 면적을 축소할 수 있고, 트랜지스터(10)에서 이동하는 캐리어의 양을 증가시킬 수 있다. 이 결과, 트랜지스터(10)의 온 전류가 증가되고, 트랜지스터(10)의 전계 효과 이동도도 증가된다. 채널 폭 방향에서의 채널 형성 영역(12a)에서의 반도체막(12)의 길이(채널 폭)를 W, 채널 형성 영역(12a)에서의 반도체막(12)의 두께를 T로 가정하면, 채널 폭 W에 대한 두께 T의 비율에 상당하는 종횡비가 높을 때, 캐리어가 흐르는 영역이 넓어진다. 따라서, 트랜지스터(10)의 온 전류가 더 증가되고 트랜지스터(10)의 전계 효과 이동도가 더 증가된다.
상술한 바와 같이, 박막인 반도체막(12)을 사용한 트랜지스터(10)의 경우, 종횡비는 반도체막(12)의 높은 결정성이 확보될 수 있을 정도인 것이 바람직하다. 반도체막(12)이 실리콘을 포함하는 경우 또는 반도체막(12)이 실리콘 및 저마늄을 포함하는 경우, 반도체막(12)의 높은 결정성을 확보하는 것을 고려하면, 구체적으로 두께 T는 5nm 이상 150nm 이하인 것이 바람직하고, 20nm 이상 100nm 이하인 것이 더 바람직하다. 두께 T가 상술한 범위 내에 포함된다고 가정하여, 유리 기판을 사용한 경우에 노광 장치의 해상도가 수 μm 정도인 것을 고려하면, 구체적인 종횡비는 0.05 이상 10 이하인 것이 바람직하고, 0.1 이상 5 이하인 것이 더 바람직하고, 1 이상 5 이하인 것이 더욱 바람직하다.
또한, 도 2의 (A)~(D)에 도시된 바와 같이, 본 발명의 일 형태에 따른 트랜지스터(10)에서, 도전막(14 및 15)이 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 각각 접속된다. 따라서, 도전막(14 및 15)이 반도체막(12)의 상부에만 접속된 경우에 비하여, 도전막(14 및 15) 각각이 불순물 영역(12b 및 12c)과 접하는 면적이 크게 될 수 있다. 따라서, 도전막(14 및 15)과 불순물 영역(12b 및 12c) 사이의 접촉 저항을 저감할 수 있고, 결과적으로 트랜지스터(10)의 온 전류를 증가시킬 수 있다.
도 2의 (A)~(D)에 도시된 트랜지스터(10)에서는, 게이트 전극(FG)으로서 기능하는 도전막(17)으로부터 먼 반도체막(12)의 표면 근방(백 채널 영역 측)에 게이트 전극(BG)으로서 기능하는 도전막(20)이 제공된다. 도전막(20)은 도전막(17)에 접속된다. 상술한 구조는 도 2의 (A)~(D)에서 트랜지스터(10)의 백 채널 영역에 고정 전하가 발생되는 것을 방지할 수 있어, 오프 전류를 저감할 수 있다. 또한, 도 2의 (A)~(D)의 트랜지스터(10)에서, 도전막(20)이 도전막(17)에 접속되기 때문에, 도 1의 (A)~(D)에서의 트랜지스터(10)에 비하여, 캐리어가 이동하는 영역이 큰 면적에 이르므로 온 전류를 증가시킬 수 있다.
또한, 도 2의 (A)~(D)의 트랜지스터(10)에서는, 채널 형성 영역(12a) 아래에 위치하도록 도전막(20)이 반도체막(12) 아래에 제공되고, 채널 형성 영역(12a)과 중첩되도록 도전막(17)이 반도체막(12) 위에 제공된다. 따라서, 반도체막(12)이 도전막(17) 및 도전막(20)에 의하여 위 및 아래로부터 지지되기 때문에, 도 1의 (A)~(D)에서의 트랜지스터(10)에 비하여, 트랜지스터(10)는 응력에 대하여 높은 강도를 가질 수 있다.
<트랜지스터의 구조예 3>
도 1의 (A)~(D) 및 도 2의 (A)~(D)는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(14) 및 도전막(15)이 절연막(16) 위에 제공되고, 도전막(14) 및 도전막(15)이 절연막(16)의 개구부들을 통하여 불순물 영역(12b) 및 불순물 영역(12c)에 각각 접속된 트랜지스터(10)의 예를 도시한 것이다. 본 발명의 일 형태에 따른 트랜지스터(10)에서 절연막(16)은 도전막(14) 및 도전막(15) 위에 제공되어도 좋다.
도 3의 (A)~(D)에 도시된 트랜지스터(10)의 구조는 절연막(16)이 도전막(14) 및 도전막(15) 위에 제공된 점에서 도 1의 (A)~(D)에서의 트랜지스터(10)와 상이하다. 도 3의 (A)는 트랜지스터(10)의 평면도이다. 또한, 트랜지스터(10)의 레이아웃을 명확하게 하기 위하여, 도 3의 (A)에서 각종 절연막들을 생략하였다. 도 3의 (B)에는 도 3의 (A)에 도시된 트랜지스터(10)의 회로 부호를 나타내었다. 도 3의 (C)는 도 3의 (A)의 평면도에서의 파선 A1-A2를 따른 단면도이다. 도 3의 (D)는 도 3의 (A)의 평면도에서의 파선 B1-B2를 따른 단면도이다.
도 3의 (A), (C), 및 (D)에 도시된 트랜지스터(10)는 도 3의 (B)에서 회로 부호로 가리킨 소스 전극(S) 및 드레인 전극(D)으로서 기능하며, 불순물 영역(12b) 및 불순물 영역(12c)에서의 반도체막(12)의 측부 및 상부에 접속되는 도전막(14) 및 도전막(15)을 포함한다. 도 3의 (A), (C), 및 (D)에서, 반도체막(12), 절연막(13), 도전막(17), 도전막(14), 및 도전막(15) 위에 절연막(16)이 제공된다.
도 4의 (A)~(D)에서의 트랜지스터(10)의 구조는 절연막(16)이 도전막(14) 및 도전막(15) 위에 제공된 점에서 도 2의 (A)~(D)에서의 트랜지스터(10)와 상이하다. 도 4의 (A)는 트랜지스터(10)의 평면도이다. 또한, 트랜지스터(10)의 레이아웃을 명확하게 하기 위하여, 도 4의 (A)에서 각종 절연막들을 생략하였다. 도 4의 (B)는 도 4의 (A)에 도시된 트랜지스터(10)의 회로 부호를 나타낸다. 도 4(C)는 도 4의 (A)의 평면도에서의 파선 A1-A2를 따른 단면도이다. 도 4의 (D)는 도 4의 (A)의 평면도에서의 파선 B1-B2를 따른 단면도이다.
도 4의 (A), (C), 및 (D)에 도시된 트랜지스터(10)는 도 4의 (B)에서 회로 부호로 가리킨 소스 전극(S) 및 드레인 전극(D)으로서 기능하며, 불순물 영역(12b) 및 불순물 영역(12c)에서의 반도체막(12)의 측부 및 상부에 접속되는 도전막(14) 및 도전막(15)을 포함한다. 도 4의 (A), (C), 및 (D)에서, 반도체막(12), 절연막(13), 도전막(17), 도전막(14), 및 도전막(15) 위에 절연막(16)이 제공된다.
도 1의 (A)~(D) 및 도 2의 (A)~(D)에서의 트랜지스터(10)와 같이, 도 3의 (A)~(D) 및 도 4의 (A)~(D)의 트랜지스터(10)에서는, 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 도전막(17)이 서로 중첩됨으로써, 채널 형성 영역(12a)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 따라서, 반도체막(12)의 채널 형성 영역(12a)이 차지하는 기판 상의 면적을 축소할 수 있고, 트랜지스터(10)에서 이동하는 캐리어의 양을 증가시킬 수 있다. 이 결과, 트랜지스터(10)의 온 전류가 증가되고, 트랜지스터(10)의 전계 효과 이동도도 증가된다. 채널 폭 방향에서의 채널 형성 영역(12a)에서의 반도체막(12)의 길이(채널 폭)를 W, 채널 형성 영역(12a)에서의 반도체막(12)의 두께를 T로 가정하면, 채널 폭 W에 대한 두께 T의 비율에 상당하는 종횡비가 높을 때, 캐리어가 흐르는 영역이 넓어진다. 따라서, 트랜지스터(10)의 온 전류가 더 증가되고 트랜지스터(10)의 전계 효과 이동도가 더 증가된다.
상술한 바와 같이, 박막인 반도체막(12)을 사용한 트랜지스터(10)의 경우, 종횡비는 반도체막(12)의 높은 결정성이 확보될 수 있을 정도인 것이 바람직하다. 반도체막(12)이 실리콘을 포함하는 경우 또는 반도체막(12)이 실리콘 및 저마늄을 포함하는 경우, 반도체막(12)의 높은 결정성을 확보하는 것을 고려하면, 구체적으로 두께 T는 5nm 이상 150nm 이하인 것이 바람직하고, 20nm 이상 100nm 이하인 것이 더 바람직하다. 두께 T가 상술한 범위 내에 포함된다고 가정하여, 유리 기판을 사용한 경우에 노광 장치의 해상도가 수 μm 정도인 것을 고려하면, 구체적인 종횡비는 0.05 이상 10 이하인 것이 바람직하고, 0.1 이상 5 이하인 것이 더 바람직하고, 1 이상 5 이하인 것이 더욱 바람직하다.
또한, 도 1의 (A)~(D) 및 도 2의 (A)~(D)에 도시된 트랜지스터(10)와 같이, 도 3의 (A)~(D) 및 도 4의 (A)~(D)에 도시된 트랜지스터(10)에서도, 도전막(14 및 15)이 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 각각 접속된다. 따라서, 도전막(14 및 15)이 반도체막(12)의 상부에만 접속된 경우에 비하여, 도전막(14 및 15) 각각이 불순물 영역(12b 및 12c)과 접하는 면적이 크게 될 수 있다. 따라서, 도전막(14 및 15)과 불순물 영역(12b 및 12c) 사이의 접촉 저항을 저감할 수 있고, 결과적으로 트랜지스터(10)의 온 전류를 증가시킬 수 있다.
도 4의 (A)~(D)에 도시된 트랜지스터(10)에서도, 게이트 전극(BG)으로서 기능하는 도전막(20)은 백 채널 영역 측에 제공된다. 도전막(20)은 도전막(17)에 접속된다. 상술한 구조는 도 4의 (A)~(D)에서 트랜지스터(10)의 백 채널 영역에 고정 전하가 발생되는 것을 방지할 수 있어, 오프 전류를 저감할 수 있다. 또한, 도 4의 (A)~(D)의 트랜지스터(10)에서, 도전막(20)이 도전막(17)에 접속되기 때문에, 도 1의 (A)~(D)에서의 트랜지스터(10)에 비하여, 캐리어가 이동하는 영역이 큰 면적에 이르므로 온 전류를 증가시킬 수 있다.
또한, 도 4의 (A)~(D)의 트랜지스터(10)에서는, 채널 형성 영역(12a) 아래에 위치하도록 도전막(20)이 반도체막(12) 아래에 제공되고, 채널 형성 영역(12a)과 중첩되도록 도전막(17)이 반도체막(12) 위에 제공된다. 따라서, 반도체막(12)이 도전막(17) 및 도전막(20)에 의하여 위 및 아래로부터 지지되기 때문에, 도 1의 (A)~(D)에서의 트랜지스터(10)에 비하여, 트랜지스터(10)는 응력에 대하여 높은 강도를 가질 수 있다.
<트랜지스터의 구조예 4>
도 2의 (A)~(D) 및 도 4의 (A)~(D)에서의 트랜지스터(10)는 각각 도전막(17)이 도전막(20)에 접속된 예이다. 본 발명의 일 형태에 따른 트랜지스터(10)에서, 도전막(17)은 도전막(20)과 전기적으로 절연되어도 좋다.
도 5의 (A)~(D)에 도시된 트랜지스터(10)는 도전막(17)이 도전막(20)과 전기적으로 절연되는 점에서 도 2의 (A)~(D)에서의 트랜지스터(10)와 상이하다. 도 5의 (A)는 트랜지스터(10)의 평면도이다. 또한, 트랜지스터(10)의 레이아웃을 명확하게 하기 위하여, 도 5의 (A)에서 각종 절연막들을 생략하였다. 도 5의 (B)에는 도 5의 (A)에 도시된 트랜지스터(10)의 회로 부호를 나타내었다. 도 5의 (C)는 도 5의 (A)의 평면도에서의 파선 A1-A2를 따른 단면도이다. 도 5의 (D)는 도 5의 (A)의 평면도에서의 파선 B1-B2를 따른 단면도이다.
도 5의 (A), (C), 및 (D)에 도시된 트랜지스터(10)는 도 5의 (B)에서 회로 부호로 가리킨 게이트 전극(BG)으로서 기능하는 도전막(20)을 포함한다. 또한, 트랜지스터(10)는 도 5의 (B)에서 회로 부호로 가리킨 게이트 전극(FG)으로서 기능하며, 절연막(13)을 개재하여 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 중첩되는 도전막(17)을 포함한다. 도 5의 (A), (C), 및 (D)에 도시된 바와 같이, 도전막(17)은 도전막(20)과 전기적으로 절연된다.
도 2의 (A)~(D) 및 도 4의 (A)~(D)의 트랜지스터(10)와 같이, 도 5의 (A)~(D)의 트랜지스터(10)에서 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 도전막(17)이 서로 중첩됨으로써, 채널 형성 영역(12a)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 따라서, 반도체막(12)의 채널 형성 영역(12a)이 차지하는 기판 상의 면적을 축소할 수 있고, 트랜지스터(10)에서 이동하는 캐리어의 양을 증가시킬 수 있다. 이 결과, 트랜지스터(10)의 온 전류가 증가되고, 트랜지스터(10)의 전계 효과 이동도도 증가된다. 채널 폭 방향에서의 채널 형성 영역(12a)에서의 반도체막(12)의 길이(채널 폭)를 W, 채널 형성 영역(12a)에서의 반도체막(12)의 두께를 T로 가정하면, 채널 폭 W에 대한 두께 T의 비율에 상당하는 종횡비가 높을 때, 캐리어가 흐르는 영역이 넓어진다. 따라서, 트랜지스터(10)의 온 전류가 더 증가되고 트랜지스터(10)의 전계 효과 이동도가 더 증가된다.
상술한 바와 같이, 박막인 반도체막(12)을 사용한 트랜지스터(10)의 경우, 종횡비는 반도체막(12)의 높은 결정성이 확보될 수 있을 정도인 것이 바람직하다. 반도체막(12)이 실리콘을 포함하는 경우 또는 반도체막(12)이 실리콘 및 저마늄을 포함하는 경우, 반도체막(12)의 높은 결정성을 확보하는 것을 고려하면, 구체적으로 두께 T는 5nm 이상 150nm 이하인 것이 바람직하고, 20nm 이상 100nm 이하인 것이 더 바람직하다. 두께 T가 상술한 범위 내에 포함된다고 가정하여, 유리 기판을 사용한 경우에 노광 장치의 해상도가 수 μm 정도인 것을 고려하면, 구체적인 종횡비는 0.05 이상 10 이하인 것이 바람직하고, 0.1 이상 5 이하인 것이 더 바람직하고, 1 이상 5 이하인 것이 더욱 바람직하다.
또한, 도 2의 (A)~(D) 및 도 4의 (A)~(D)에 도시된 트랜지스터(10)와 같이, 도 5의 (A)~(D)에 도시된 트랜지스터(10)에서도 도전막(14 및 15)이 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 각각 접속된다. 따라서, 도전막(14 및 15)이 반도체막(12)의 상부에만 접속된 경우에 비하여, 도전막(14 및 15) 각각이 불순물 영역(12b 및 12c)과 접하는 면적이 크게 될 수 있다. 따라서, 도전막(14 및 15)과 불순물 영역(12b 및 12c) 사이의 접촉 저항을 저감할 수 있고, 결과적으로 트랜지스터(10)의 온 전류를 증가시킬 수 있다.
도 5의 (A)~(D)에 도시된 트랜지스터(10)에서, 백 채널 영역 측에 게이트 전극(BG)으로서 기능하는 도전막(20)이 제공된다. 따라서, 도 5의 (A)~(D)의 트랜지스터(10)에서는, 도전막(20)에 소정의 전위를 공급함으로써 백 채널 영역에 고정 전하가 발생되는 것을 억제할 수 있어, 오프 전류를 저감할 수 있다. 또한, 도 5의 (A)~(D)의 트랜지스터(10)에서는, 도전막(17)에 공급되는 전위에 의하여 트랜지스터(10)의 문턱 전압을 원하는 값으로 제어할 수 있다.
또한, 도 5의 (A)~(D)의 트랜지스터(10)에서는, 채널 형성 영역(12a) 아래에 위치하도록 도전막(20)이 반도체막(12) 아래에 제공되고, 채널 형성 영역(12a)과 중첩되도록 도전막(17)이 반도체막(12) 위에 제공된다. 따라서, 반도체막(12)이 도전막(17) 및 도전막(20)에 의하여 위 및 아래로부터 지지되기 때문에, 도 1의 (A)~(D)에서의 트랜지스터(10)에 비하여, 트랜지스터(10)는 응력에 대하여 높은 강도를 가질 수 있다.
도 5의 (A)~(D)는, 도 2의 (A)~(D)에서의 트랜지스터(10)와 같이, 소스 전극 및 드레인 전극으로서 기능하는 도전막(14) 및 도전막(15)이 절연막(16) 위에 제공되고, 도전막(14) 및 도전막(15)이 절연막(16)의 개구부들을 통하여 불순물 영역(12b) 및 불순물 영역(12c)에 각각 접속된 트랜지스터(10)의 구조예를 도시한 것이다. 또한, 본 발명의 일 형태에서는, 도 4의 (A)~(D)에서의 트랜지스터(10)와 같이, 도 5의 (A)~(D)의 트랜지스터(10)에서 절연막(16)이 도전막(14) 및 도전막(15) 위에 제공되어도 좋다.
<트랜지스터의 구조예 5>
다음에, 도전막(20)에 전기적으로 접속된 도전막이 도전막(17)과 같은 층에 제공된 트랜지스터(10)의 구조예를 도 6의 (A)~(D)에 도시하였다. 도 6의 (A)는 트랜지스터(10)의 평면도이다. 또한, 트랜지스터(10)의 레이아웃을 명확하게 하기 위하여, 도 6의 (A)에서 각종 절연막들을 생략하였다. 도 6의 (B)는 도 6의 (A)에 도시된 트랜지스터(10)의 회로 부호를 나타낸다. 도 6의 (C)는 도 6의 (A)의 평면도에서의 파선 A1-A2를 따른 단면도이다. 도 6의 (D)는 도 6의 (A)의 평면도에서의 파선 B1-B2를 따른 단면도이다.
도 6의 (A), (C), 및 (D)에 도시된 트랜지스터(10)는 절연 표면을 갖는 기판(11) 위에, 도 6의 (B)에서 회로 부호로 가리킨 게이트 전극(BG)으로서 기능하는 도전막(20)을 포함한다. 또한, 트랜지스터(10)는 게이트 절연막으로서 기능하며 도전막(20)을 덮는 절연막(21)을 포함한다. 또한, 트랜지스터(10)는 절연막(21)을 개재하여 도전막(20)과 중첩되는 반도체막(12)을 포함한다. 반도체막(12)은 채널 형성 영역(12a), 및 채널 형성 영역(12a)을 개재한 불순물 영역(12b 및 12c)을 포함한다. 또한, 트랜지스터(10)는 게이트 절연막으로서 기능하며 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부를 덮는 절연막(13)을 포함한다. 또한, 트랜지스터(10)는 도 6의 (B)에서 회로 부호로 가리킨 게이트 전극(FG)으로서 기능하며, 절연막(13)을 개재하여 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 중첩되는 도전막(17)을 포함한다. 또한, 트랜지스터(10)는 도 6의 (B)에서 회로 부호로 가리킨 소스 전극(S) 및 드레인 전극(D)으로서 기능하며, 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 접속되는 도전막(14 및 15), 및 도전막(17)에 접속된 도전막(24)을 포함한다.
도 6의 (A), (C), 및 (D)는 반도체막(12), 절연막(13), 및 도전막(17) 위에 절연막(16)이 제공되고, 절연막(16) 위에 도전막(14, 15, 및 24)이 제공된 예를 도시한 것이다. 또한, 도전막(14) 및 도전막(15)은 개구부(18) 및 개구부(19)를 통하여 불순물 영역(12b) 및 불순물 영역(12c)에 각각 접속되고, 도전막(24)은 절연막(16)의 개구부(25)를 통하여 도전막(17)에 접속된다.
또한, 도 6의 (A), (C), 및 (D)에서 개구부(28) 및 개구부(29)가 반도체막(12)을 개재하여 서로 대향한다.
또한, 도 6의 (A), (C), 및 (D)에서, 도전막(17)과 같은 층에, 구체적으로는 절연막(13) 위에 도전막(26) 및 도전막(27)이 제공된다. 도전막(26) 및 도전막(27)은 절연막(13) 및 절연막(21)의 개구부(28) 및 개구부(29)를 통하여 도전막(20)에 접속된다.
도 6의 (A)~(D)에 도시된 바와 같이, 본 발명의 일 형태에 따른 트랜지스터(10)에서, 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 도전막(17)이 서로 중첩됨으로써, 채널 형성 영역(12a)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 따라서, 반도체막(12)의 채널 형성 영역(12a)이 차지하는 기판 상의 면적을 축소할 수 있고, 트랜지스터(10)에서 이동하는 캐리어의 양을 증가시킬 수 있다. 이 결과, 트랜지스터(10)의 온 전류가 증가되고, 트랜지스터(10)의 전계 효과 이동도도 증가된다. 채널 폭 방향에서의 채널 형성 영역(12a)에서의 반도체막(12)의 길이(채널 폭)를 W, 채널 형성 영역(12a)에서의 반도체막(12)의 두께를 T로 가정하면, 채널 폭 W에 대한 두께 T의 비율에 상당하는 종횡비가 높을 때, 캐리어가 흐르는 영역이 넓어진다. 따라서, 트랜지스터(10)의 온 전류가 더 증가되고 트랜지스터(10)의 전계 효과 이동도가 더 증가된다.
상술한 바와 같이, 박막인 반도체막(12)을 사용한 트랜지스터(10)의 경우, 종횡비는 반도체막(12)의 높은 결정성이 확보될 수 있을 정도인 것이 바람직하다. 반도체막(12)이 실리콘을 포함하는 경우 또는 반도체막(12)이 실리콘 및 저마늄을 포함하는 경우, 반도체막(12)의 높은 결정성을 확보하는 것을 고려하면, 구체적으로 두께 T는 5nm 이상 150nm 이하인 것이 바람직하고, 20nm 이상 100nm 이하인 것이 더 바람직하다. 두께 T가 상술한 범위 내에 포함된다고 가정하여, 유리 기판을 사용한 경우에 노광 장치의 해상도가 수 μm 정도인 것을 고려하면, 구체적인 종횡비는 0.05 이상 10 이하인 것이 바람직하고, 0.1 이상 5 이하인 것이 더 바람직하고, 1 이상 5 이하인 것이 더욱 바람직하다.
또한, 도 6의 (A)~(D)에 도시된 바와 같이, 본 발명의 일 형태에 따른 트랜지스터(10)에서, 도전막(14 및 15)이 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 각각 접속된다. 따라서, 도전막(14 및 15)이 반도체막(12)의 상부에만 접속된 경우에 비하여, 도전막(14 및 15) 각각이 불순물 영역(12b 및 12c)과 접하는 면적이 크게 될 수 있다. 따라서, 도전막(14 및 15)과 불순물 영역(12b 및 12c) 사이의 접촉 저항을 저감할 수 있고, 결과적으로 트랜지스터(10)의 온 전류를 증가시킬 수 있다.
도 6의 (A)~(D)에 도시된 트랜지스터(10)에서, 백 채널 영역 측에 게이트 전극(BG)으로서 기능하는 도전막(20)이 제공된다. 따라서, 도 6의 (A)~(D)의 트랜지스터(10)에서는, 도전막(20)에 접속된 도전막(26) 또는 도전막(27)을 통하여 도전막(20)에 소정의 전위를 공급함으로써 백 채널 영역에 고정 전하가 발생되는 것을 억제할 수 있어, 오프 전류를 저감할 수 있다. 또한, 도 6의 (A)~(D)의 트랜지스터(10)에서는, 도전막(17)에 공급되는 전위에 의하여 트랜지스터(10)의 문턱 전압을 원하는 값으로 제어할 수 있다.
또한, 도 6의 (A)~(D)의 트랜지스터(10)에서는, 채널 형성 영역(12a) 아래에 위치하도록 도전막(20)이 반도체막(12) 아래에 제공되고, 채널 형성 영역(12a)과 중첩되도록 도전막(17)이 반도체막(12) 위에 제공된다. 따라서, 반도체막(12)이 도전막(17) 및 도전막(20)에 의하여 위 및 아래로부터 지지되기 때문에, 도 1의 (A)~(D)에서의 트랜지스터(10)에 비하여, 트랜지스터(10)는 응력에 대하여 높은 강도를 가질 수 있다.
<트랜지스터의 구조예 6>
도 2의 (A)~(D)에서의 트랜지스터(10)는, 반도체막(12)을 개재하여 서로 대향하는 개구부(22) 및 개구부(23)를 통하여 도전막(17)이 도전막(20)에 접속된 예를 도시한 것이다. 본 발명의 일 형태에 따른 트랜지스터(10)에서는, 반도체막(12)의 한쪽에 존재하는 개구부를 통하여 도전막(17)이 도전막(20)에 접속되어도 좋다.
도 7의 (A)~(D)에서의 트랜지스터(10)는, 반도체막(12)의 한쪽에 존재하는 개구부(22)를 통하여 도전막(17)이 도전막(20)에 접속되는 점에서 도 2의 (A)~(D)에서의 트랜지스터(10)와 상이하다. 도 7의 (A)는 트랜지스터(10)의 평면도이다. 또한, 트랜지스터(10)의 레이아웃을 명확하게 하기 위하여, 도 7의 (A)에서 각종 절연막들을 생략하였다. 도 7의 (B)에는 도 7의 (A)에 도시된 트랜지스터(10)의 회로 부호를 나타내었다. 도 7의 (C)는 도 7의 (A)의 평면도에서의 파선 A1-A2를 따른 단면도이다. 도 7의 (D)는 도 7의 (A)의 평면도에서의 파선 B1-B2를 따른 단면도이다.
구체적으로, 도 7의 (A), (C), 및 (D)의 트랜지스터(10)에서는, 도 7의 (B)에서 회로 부호로 가리킨 게이트 전극(FG)으로서 기능하는 도전막(17)이, 절연막(13 및 21)의 개구부(22)를 통하여, 도 7의 (B)에서 회로 부호로 가리킨 게이트 전극(BG)으로서 기능하는 도전막(20)에 접속된다.
또한, 도 7의 (A)~(D)는, 도 2의 (A)~(D)에 도시된 트랜지스터(10)와 같이, 소스 전극 및 드레인 전극으로서 기능하는 도전막(14) 및 도전막(15)이 절연막(16) 위에 제공되고, 도전막(14) 및 도전막(15)이 절연막(16)의 개구부들을 통하여 불순물 영역(12b) 및 불순물 영역(12c)에 각각 접속된 트랜지스터(10)의 구조예를 도시한 것이다. 또한, 본 발명의 일 형태에서는, 도 4의 (A)~(D)에서의 트랜지스터(10)와 같이, 도 7의 (A)~(D)의 트랜지스터(10)에서 절연막(16)이 도전막(14) 및 도전막(15) 위에 제공되어도 좋다.
도 1의 (A)~(D) 및 도 2의 (A)~(D)에서의 트랜지스터(10)와 같이, 도 7의 (A)~(D)의 트랜지스터(10)에서 채널 형성 영역(12a)에서의 반도체막(12)의 측부 및 상부와 도전막(17)이 서로 중첩됨으로써, 채널 형성 영역(12a)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 따라서, 반도체막(12)의 채널 형성 영역(12a)이 차지하는 기판 상의 면적을 저감할 수 있고, 트랜지스터(10)에서 이동하는 캐리어의 양을 증가시킬 수 있다. 이 결과, 트랜지스터(10)의 온 전류가 증가되고, 트랜지스터(10)의 전계 효과 이동도도 증가된다. 채널 폭 방향에서의 채널 형성 영역(12a)에서의 반도체막(12)의 길이(채널 폭)를 W, 채널 형성 영역(12a)에서의 반도체막(12)의 두께를 T로 가정하면, 채널 폭 W에 대한 두께 T의 비율에 상당하는 종횡비가 높을 때, 캐리어가 흐르는 영역이 넓어진다. 따라서, 트랜지스터(10)의 온 전류가 더 증가되고 트랜지스터(10)의 전계 효과 이동도가 더 증가된다.
상술한 바와 같이, 박막인 반도체막(12)을 사용한 트랜지스터(10)의 경우, 종횡비는 반도체막(12)의 높은 결정성이 확보될 수 있을 정도인 것이 바람직하다. 반도체막(12)이 실리콘을 포함하는 경우 또는 반도체막(12)이 실리콘 및 저마늄을 포함하는 경우, 반도체막(12)의 높은 결정성을 확보하는 것을 고려하면, 구체적으로 두께 T는 5nm 이상 150nm 이하인 것이 바람직하고, 20nm 이상 100nm 이하인 것이 더 바람직하다. 두께 T가 상술한 범위 내에 포함된다고 가정하여, 유리 기판을 사용한 경우에 노광 장치의 해상도가 수 μm 정도인 것을 고려하면, 구체적인 종횡비는 0.05 이상 10 이하인 것이 바람직하고, 0.1 이상 5 이하인 것이 더 바람직하고, 1 이상 5 이하인 것이 더욱 바람직하다.
또한, 도 1의 (A)~(D) 및 도 2의 (A)~(D)에 도시된 트랜지스터(10)와 같이, 도 7의 (A)~(D)에 도시된 트랜지스터(10)에서도 도전막(14 및 15)이 불순물 영역(12b 및 12c)에서의 반도체막(12)의 측부 및 상부에 각각 접속된다. 따라서, 도전막(14 및 15)이 반도체막(12)의 상부에만 접속된 경우에 비하여, 도전막(14 및 15) 각각이 불순물 영역(12b 및 12c)과 접하는 면적이 크게 될 수 있다. 따라서, 도전막(14 및 15)과 불순물 영역(12b 및 12c) 사이의 접촉 저항을 저감할 수 있고, 결과적으로 트랜지스터(10)의 온 전류를 증가시킬 수 있다.
도 2의 (A)~(D)에서의 트랜지스터(10)와 같이, 도 7의 (A)~(D)에 도시된 트랜지스터(10)에서도, 백 채널 영역 측에 게이트 전극(BG)으로서 기능하는 도전막(20)이 제공된다. 도전막(20)은 도전막(17)에 접속된다. 상술한 구조는 도 7의 (A)~(D)에서의 트랜지스터(10)의 백 채널 영역에 고정 전하가 발생되는 것을 방지할 수 있어, 오프 전류를 저감할 수 있다. 또한, 도 7의 (A)~(D)의 트랜지스터(10)에서, 도전막(20)이 도전막(17)에 접속되기 때문에, 도 1의 (A)~(D)에서의 트랜지스터(10)에 비하여, 캐리어가 이동하는 영역이 큰 면적에 이르므로 온 전류를 증가시킬 수 있다.
또한, 도 7의 (A)~(D)의 트랜지스터(10)에서는, 채널 형성 영역(12a) 아래에 위치하도록 도전막(20)이 반도체막(12) 아래에 제공되고, 채널 형성 영역(12a)과 중첩되도록 도전막(17)이 반도체막(12) 위에 제공된다. 따라서, 반도체막(12)이 도전막(17) 및 도전막(20)에 의하여 위 및 아래로부터 지지되기 때문에, 도 1의 (A)~(D)에서의 트랜지스터(10)에 비하여, 트랜지스터(10)는 응력에 대하여 높은 강도를 가질 수 있다.
또한, 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D) 중 어느 것의 기판(11)과 트랜지스터(10) 사이에 다양한 반도체 소자가 제공되어도 좋다. 이 경우, 트랜지스터(10)는 반도체 소자를 덮는 절연막 위에 제공될 수 있다.
도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D) 중 어느 것의 트랜지스터(10)에서, 도전막(14 및 15)이 불순물 영역(12b 및 12c)에 접속된 상태는 도전막(14 및 15)이 불순물 영역(12b 및 12c)과 직접 접하는 상태만을 뜻하는 것이 아니다. 예를 들어, 이 접속 상태는 전기적 접속을 유지할 정도로 작은 두께를 갖는 자연 산화물막 등의 절연막이 도전막(14 및 15)과 불순물 영역(12b 및 12c) 사이에 제공된 상태를 포함한다.
도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D) 중 어느 것의 트랜지스터(10)에서, 반도체막(12)은 채널 형성 영역(12a), 불순물 영역(12b), 및 불순물 영역(12c)에 더하여, 반도체에 하나의 도전형을 부여하는 불순물을 불순물 영역(12b 및 12c)보다 낮은 농도로 갖는 LDD(lightly doped drain) 영역을 포함하여도 좋다. LDD 영역은 채널 형성 영역(12a)과 불순물 영역(12b) 사이 또는 불순물 영역(12c)과 채널 형성 영역(12a) 사이에 제공할 수 있다.
도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D) 중 어느 것의 트랜지스터(10)는, 채널 길이 방향의 단면도, 즉 파선 A1-A2를 따른 단면도에서, 도전막(17)의 단부가 채널 형성 영역(12a)과 불순물 영역(12b 및 12c) 각각 사이의 경계와 중첩되는 예이다. 다만, 본 발명의 일 형태에서, 도전막(17)이 채널 형성 영역(12a)과 불순물 영역(12b) 사이의 경계 또는 채널 형성 영역(12a)과 불순물 영역(12c) 사이의 경계와 중첩되어도 좋다. 이 경우, 도전막(17)은 절연막(13)을 개재하여 불순물 영역(12b)의 일부 또는 불순물 영역(12c)의 일부와 중첩된다. 또는, 본 발명의 일 형태에서, 도전막(17)의 단부가 채널 형성 영역(12a)과 중첩되어도 좋다. 이 경우, 도전막(17)은 절연막(13)을 개재하여 채널 형성 영역(12a)의 일부와 중첩되지 않는다. 또는, 반도체막(12)에 LDD 영역이 제공되는 경우에는, 도전막(17)이 절연막(13)을 개재하여 LDD 영역의 일부와 중첩되어도 좋다.
<트랜지스터의 구조예 7>
도 8은 직렬로 접속된 복수의 트랜지스터(10)를 도시한 평면도의 예이다. 복수의 트랜지스터(10) 각각은 도 2의 (A)~(D)에 도시된 트랜지스터(10)에 상당한다.
또한 본 명세서에서, 트랜지스터들이 서로 직렬로 접속되고 있는 상태는, 예를 들어 제 1 트랜지스터의 소스 및 드레인 중 한쪽만이 제 2 트랜지스터의 소스 및 드레인 중 한쪽에만 접속되고 있는 상태를 뜻한다. 또한, 트랜지스터들이 병렬로 접속되고 있는 상태는, 제 1 트랜지스터의 소스 및 드레인 중 한쪽이 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽이 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 접속되고 있는 상태를 뜻한다.
구체적으로 도 8은, 트랜지스터(10a~10c)를 나타내는 3개의 트랜지스터(10)가 직렬로 접속된 상태를 도시한 것이다. 다만, 트랜지스터(10)의 레이아웃을 명확하게 하기 위하여, 도 8에서 절연막들을 생략하였다.
트랜지스터(10a~10c)는 반도체막(12)을 공유한다. 트랜지스터(10a)는 소스 전극 및 드레인 전극으로서 기능하는 도전막(30) 및 도전막(31)을 포함한다. 트랜지스터(10b)는 소스 전극 및 드레인 전극으로서 기능하는 도전막(31) 및 도전막(32)을 포함한다. 트랜지스터(10c)는 소스 전극 및 드레인 전극으로서 기능하는 도전막(32) 및 도전막(33)을 포함한다. 또한, 도전막(30~33)은 각각 도 2의 (A)~(D)에서의 트랜지스터(10)에 포함되는 도전막(14) 및 도전막(15) 중 하나에 상당한다.
트랜지스터(10a)의 게이트 전극으로서 기능하는 도전막(17a)은 개구부(18a) 및 개구부(19a)를 통하여 게이트 전극(BG)으로서 기능하는 도전막(20)에 접속된다. 트랜지스터(10b)의 게이트 전극으로서 기능하는 도전막(17b)은 개구부(18b) 및 개구부(19b)를 통하여 게이트 전극(BG)으로서 기능하는 도전막(20)에 접속된다. 트랜지스터(10c)의 게이트 전극으로서 기능하는 도전막(17c)은 개구부(18c) 및 개구부(19c)를 통하여 게이트 전극(BG)으로서 기능하는 도전막(20)에 접속된다.
도 9는 도 8에서의 트랜지스터(10a~10c)의 투시도를 도시한 것이다. 또한 도 9에서, 트랜지스터(10a~10c)의 형상을 명확하게 하기 위하여, 게이트 절연막으로서 기능하는 절연막들 중, 도전막(17a~17c)과 반도체막(12) 사이에 제공된 절연막들을 절연막(13a~13c)으로 하고, 절연막(13a~13c) 이외의 절연막들은 생략하였다. 또한, 도 9에서 도전막(30~33)은 생략하였다.
도 8 및 도 9는 직렬로 접속된 트랜지스터(10a~10c)에 각각 포함되는 도전막(17a~17c) 모두가 도전막(20)에 접속되는 예를 도시한 것이지만, 도전막(17a~17c)은, 전기적으로 서로 절연된 복수의 도전막(20)에 접속되어도 좋다.
<제작 방법>
도 2의 (A)~(D)에서의 트랜지스터(10)와 같은 구조를 가지며 n채널 트랜지스터인 트랜지스터(10N) 및 도 2의 (A)~(D)에서의 트랜지스터(10)와 같은 구조를 가지며 p채널 트랜지스터인 트랜지스터(10P)를 예로서 사용하여, 트랜지스터(10)의 구체적인 제작 방법을 도 10의 (A) 및 (B), 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 및 도 13의 (A) 및 (B)를 참조하여 설명한다. 또한, 도 10의 (A) 및 (B), 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 및 도 13의 (A) 및 (B)에서, 트랜지스터(10P)가 형성되는 영역의 채널 길이 방향에서의 단면이 파선 C1-C2를 따른 단면도에 상당한다. 트랜지스터(10N)가 형성되는 영역의 채널 길이 방향에서의 단면이 파선 C3-C4를 따른 단면도에 상당하고, 채널 폭 방향에서의 단면이 파선 C5-C6을 따른 단면도에 상당한다.
우선, 도 10의 (A)에 도시된 바와 같이, 내열성을 갖는 기판(300) 위에 절연막(301)을 형성한 후에, 절연막(301) 위에 게이트 전극(BG)으로서 각각 기능하는 도전막(302) 및 도전막(303)을 형성한다.
기판(300)으로서는 나중의 제작 공정을 견딜 수 있을 정도의 높은 내열성을 갖는 기판이 바람직하고, 예를 들어 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판 등이 사용된다.
절연막(301)은, 나중에 형성되는 반도체막(306) 및 반도체막(307)에 기판(300)에 포함된 알칼리 금속 및 알칼리 토금속이 확산되는 것을 억제함으로써, 트랜지스터(10P) 및 트랜지스터(10N)의 전기 특성에 대한 악영향을 방지하는 기능을 갖는다. 절연막(301)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 또는 질화산화 실리콘 등의 절연성 재료를 사용하여 CVD법, 스퍼터링법 등에 의하여 형성한다.
도전막(302 및 303)은 각각, 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐으로부터 선택된 1종류 이상을 포함하는 도전막의 단층 또는 적층을 사용하여 형성할 수 있다. 예를 들어, 도전막(302 및 303)은, 질화 텅스텐막 위에 구리막을 적층한 도전막, 또는 단층의 텅스텐막일 수 있다. 본 실시형태에서는, 두께 200nm의 텅스텐막을 도전막(302 및 303)으로서 사용한다.
다음에, 도 10의 (B)에 도시된 바와 같이, 도전막(302) 및 도전막(303) 위에 절연막(304)을 형성하고, 절연막(304) 위에 반도체막(305)을 형성한다.
절연막(304)은, 플라즈마 CVD법, 스퍼터링법 등에 의한 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 또는 산화질화 실리콘의 단층 또는 적층을 사용하여 형성할 수 있다. 적층을 사용하는 경우에는, 예를 들어 기판(300) 측으로부터 산화 실리콘막, 질화 실리콘막, 및 산화 실리콘막을 이 순서대로 적층하여 형성한 3층 구조가 바람직하다.
절연막(304)을 형성한 후에, 반도체막(305)을 대기에 노출시키지 않도록 형성하는 것이 바람직하다. 반도체막(305)의 두께는 5nm 이상 150nm 이하인 것이 바람직하고, 20nm 이상 100nm 이하인 것이 더 바람직하다. 반도체막(305)은 비정질 반도체 및 다결정 반도체 중 어느 것이어도 좋다. 반도체로서 실리콘뿐만 아니라 실리콘 저마늄도 사용할 수 있다. 실리콘 저마늄을 사용하는 경우, 저마늄의 농도는 약 0.01atomic% 이상 4.5atomic% 이하인 것이 바람직하다.
반도체막(305)은 다양한 기술 중 어느 것에 의하여 결정화하여도 좋다. 결정화의 다양한 기술의 예에는 레이저 빔을 사용하는 레이저 결정화법 및 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여도 좋다. 기판(300)으로서 석영 기판 등 내열성이 우수한 기판을 사용하는 경우, 전기가열로를 사용하는 열 결정화법, 적외광을 사용하는 램프 어닐 결정화법, 촉매 원소를 사용하는 결정화법, 및 약 950℃에서의 고온 어닐 중 어느 것을 조합하여 사용하여도 좋다.
반도체막(305)에 대하여, p형 도전성을 부여하는 불순물 원소 또는 n형 도전성을 부여하는 불순물 원소가 낮은 농도로 첨가되는 채널 도핑을 수행하여도 좋다. p형 불순물 원소로서 붕소(B), 알루미늄(Al) 갈륨(Ga) 등을 사용할 수 있다. n형 도전성을 부여하는 불순물 원소로서 인(P), 비소(As) 등을 사용할 수 있다. 예를 들어, 불순물 원소로서 붕소(B)를 사용하는 경우, 붕소가 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하의 농도로 반도체막(305)에 포함되도록 채널 도핑을 수행한다.
다음에, 도 11의 (A)에 도시된 바와 같이, 반도체막(305)을 에칭 등에 의하여 가공하여 절연막(304) 위에 섬 형상의 반도체막(306 및 307)을 형성한다. 반도체막(306)은 절연막(304)을 개재하여 도전막(302)과 중첩되고, 반도체막(307)은 절연막(304)을 개재하여 도전막(303)과 중첩된다.
이어서, 도 11의 (B)에 도시된 바와 같이, 반도체막(306) 및 반도체막(307)을 덮도록 절연막(308)을 형성한다. 절연막(308)은 플라즈마 CVD법, 스퍼터링법 등에 의한 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 또는/및 산화질화 실리콘의 단층 또는 적층을 사용하여 형성할 수 있다. 적층을 사용하는 경우에는, 예를 들어 기판(300) 측으로부터 산화 실리콘막, 질화 실리콘막, 및 산화 실리콘막을 이 순서대로 적층하여 형성한 3층 구조가 바람직하다.
절연막(308)은 고밀도 플라즈마 처리를 수행함으로써 반도체막(306 및 307)의 표면을 산화 또는 질화하여 형성하여도 좋다. 고밀도 플라즈마 처리는 예를 들어 He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소의 혼합 가스를 사용하여 수행한다. 이 경우, 마이크로파의 도입에 의하여 플라즈마의 여기를 수행하면, 전자 온도가 낮고 고밀도의 플라즈마를 생성할 수 있다. 이와 같은 고밀도 플라즈마에 의하여 생성된 산소 라디칼(OH 라디칼을 포함하는 경우가 있음) 또는 질소 라디칼(NH 라디칼을 포함하는 경우가 있음)에 의하여 반도체막의 표면이 산화 또는 질화되어, 두께가 1nm 이상 20nm 이하, 대표적으로는 5nm 이상 10nm 이하인 절연막이 반도체막과 접하도록 형성된다. 절연막(308)으로서 두께 5nm 이상 10nm 이하의 상기 절연막을 사용한다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고체 반응으로 진행되기 때문에, 게이트 절연막과 반도체막 사이의 계면 준위 밀도를 굉장히 낮출 수 있다. 또한, 고밀도 플라즈마 처리에 의하여 반도체막을 직접 산화 또는 질화하여, 형성되는 절연막의 두께의 편차를 억제할 수 있다. 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리에 의하여 고상 반응으로 반도체막의 표면을 산화함으로써, 빠른 산화를 결정립계에서만 방지할 수 있어, 균일성이 좋고 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의하여 형성된 절연막이 트랜지스터의 게이트 절연막의 일부 또는 전체에 포함되면, 트랜지스터의 특성 편차를 억제할 수 있다.
다음에, 도 12의 (A)에 도시된 바와 같이, 절연막(308) 위에 도전막을 형성하고 나서, 이 도전막을 소정의 형상을 갖도록 가공(패터닝)하여, 섬 형상의 반도체막(306 및 307) 위에 도전막(309 및 310)을 형성한다. 도전막(309 및 310)은 각각, 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐으로부터 선택된 1종류 이상을 포함하는 도전막의 단층 또는 적층을 사용하여 형성할 수 있다. 도전막(309 및 310)은 CVD법, 스퍼터링법 등에 의하여 형성할 수 있다.
다음에, 도 12의 (B)에 도시된 바와 같이, 반도체막(306)을 덮도록 레지스트(311)를 형성하고, 레지스트(311) 및 도전막(310)을 마스크로 사용하여 n형 도전성을 부여하는 불순물 원소(대표적으로는 P 또는 As)를 반도체막(307)에 첨가한다. 상기 불순물 원소의 첨가는, 예를 들어 반도체막(307)의 불순물 농도가 1×1019atoms/cm3 이상 1×1020atoms/cm3 이하가 되도록 60keV 이상 100keV 이하의 가속 전압에서 이온 주입법에 의하여 수행할 수 있다. 상기 불순물의 첨가에 의하여, 반도체막(307)에 한 쌍의 불순물 영역(312)이 형성된다.
그리고, 도 13의 (A)에 도시된 바와 같이, 반도체막(307)을 덮도록 레지스트(313)를 형성하고, 레지스트(313) 및 도전막(309)을 마스크로 사용하여 p형 도전성을 부여하는 불순물 원소(대표적으로는 B)를 반도체막(306)에 첨가한다. 상기 불순물 원소의 첨가는, 예를 들어 반도체막(306)의 불순물 농도가 1×1019atoms/cm3 이상 1×1020atoms/cm3 이하가 되도록 20keV 이상 40keV 이하의 가속 전압에서 이온 주입법에 의하여 수행할 수 있다. 상기 불순물의 첨가에 의하여, 반도체막(306) 에 한 쌍의 불순물 영역(314)이 형성된다.
다음에, 도 13의 (B)에 도시된 바와 같이, 기판(300)을 덮도록 절연막(320)을 형성하고, 절연막(320)에 개구부를 형성하고, 개구부를 통하여 불순물 영역(312)과 접하는 도전막(321) 및 개구부를 통하여 불순물 영역(314)과 접하는 도전막(322)을 형성한다.
절연막(320)은 실리콘막, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 및 평탄성이 높은 유기 수지 등의 유기 재료를 포함하는 막 중 어느 것의 단층 또는 적층을 사용하여 플라즈마 CVD법, 스퍼터링법 등에 의하여 형성한다. 본 실시형태에서는, 두께 100nm의 산화 실리콘막을 플라즈마 CVD법에 의하여 형성한다.
도전막(321 및 322)은 각각, 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐으로부터 선택된 1종류 이상을 포함하는 도전막의 단층 또는 적층을 사용하여 형성할 수 있다.
그 후, 가열 처리에 의하여 불순물 영역을 활성화하여도 좋다. 예를 들어, 550℃, 질소 분위기에서 4시간 동안 가열 처리함으로써 상기 활성화를 수행할 수 있다.
또는, 수소를 포함하는 질화 실리콘막을 두께 100nm로 형성하고, 410℃로, 질소 분위기에서 1시간 동안 가열 처리를 수행하여 반도체막(306 및 307)을 수소화하여도 좋다. 또는, 300℃~450℃의 온도로, 수소를 포함하는 분위기에서 1~12시간 동안 가열 처리를 수행하여 반도체막(306 및 307)을 수소화하여도 좋다. 가열 처리는 열 어닐링법, 레이저 어닐링법, RTA법 등에 의하여 수행할 수 있다. 가열 처리를 통하여, 수소화뿐만 아니라, 반도체막에 첨가된 불순물 원소의 활성화도 수행할 수 있다. 수소화를 위한 또 다른 방법으로서, 플라즈마 수소화(플라즈마에 의하여 여기된 수소를 사용함)를 수행하여도 좋다. 이 수소화 공정에서, 열적으로 여기된 수소를 사용하여 댕글링 본드를 종단할 수 있다.
상술한 연속되는 공정을 거쳐, p채널 트랜지스터(10P) 및 n채널 트랜지스터(10N)가 형성된다.
또한, 상술한 방법에 의하여 형성된 트랜지스터(10P) 및 트랜지스터(10N)를, 별도로 준비된 플라스틱 기판 등의 가요성 기판 상에 옮겨도 좋다. 반도체 소자는 다양한 방법으로 다른 기판에 옮길 수 있다. 옮기는 방법의 예에는, 기판과 반도체 소자 사이에 금속 산화물막을 제공하고, 결정화에 의하여 상기 금속 산화물막을 취약화하여 반도체 소자를 분리하고 옮기는 방법; 기판과 반도체 소자 사이에 수소를 포함하는 비정질 실리콘막을 제공하고, 레이저 빔 조사 또는 에칭에 의하여 상기 비정질 실리콘막을 제거하여 반도체 소자를 기판으로부터 분리하여 옮기는 방법; 반도체 소자가 제공된 기판을 기계적인 절삭 또는 용액이나 가스를 사용한 에칭에 의하여 제거하여 반도체 소자를 기판에서 잘라 내고 옮기는 방법 등이 포함된다.
이 경우, 플라스틱 기판의 재료의 예로서, 폴리에틸렌테레프탈레이트(PET)로 대표되는 폴리에스터, 폴리에터설폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에터에터케톤(PEEK), 폴리설폰(PSF), 폴리에터이미드(PEI), 폴리아릴레이트(PAR), 폴리뷰틸렌테레프탈레이트(PBT), 폴리이미드, 아크릴로나이트릴-뷰타다이엔-스타이렌 수지, 폴리염화바이닐, 폴리프로필렌, 폴리아세트산바이닐, 아크릴 수지 등을 들 수 있다.
<반도체 표시 장치의 구조예>
다음에, 본 발명의 반도체 장치의 일 형태에 상당하는 반도체 표시 장치의 구조예에 대하여 설명한다.
도 14의 (A)에 도시된 반도체 표시 장치(70)에서, 화소부(71)는 복수의 화소(55), 화소(55)를 행마다 선택하는 배선(GL)(배선(GL1~GLy; y는 자연수)), 및 선택된 화소(55)에 화상 신호를 공급하는 배선(SL)(배선(SL1~SLx; x는 자연수))을 포함한다. 배선(GL)으로의 신호 공급은 주사선 구동 회로(72)에 의하여 제어된다. 배선(SL)으로의 화상 신호 공급은 신호선 구동 회로(73)에 의하여 제어된다. 복수의 화소(55)는 각각 배선(GL)들 중 적어도 하나 및 배선(SL)들 중 적어도 하나에 접속된다.
또한, 화소부(71) 내의 배선의 종류 및 개수는 화소(55)의 구조, 개수, 및 위치에 의하여 결정된다. 구체적으로, 도 14의 (A)에 도시된 화소부(71)에서, 일례로서 화소(55)는 x열y행의 매트릭스로 배열되고, 배선(SL1~SLx) 및 배선(GL1~GLy)은 화소부(71) 내에 제공된다.
도 14의 (A)에는 주사선 구동 회로(72), 신호선 구동 회로(73), 및 화소부(71)가 하나의 기판 위에 형성된 경우를 예로서 도시하였지만, 신호선 구동 회로(73)의 일부 또는 모두가 화소부(71)가 형성된 기판과는 다른 기판 위에 형성되어도 좋다. 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에 도시된 트랜지스터(10)는 주사선 구동 회로(72), 신호선 구동 회로(73), 및 화소부(71) 중 어느 것에 사용할 수 있다.
도 14의 (B)는 화소(55)의 구성예를 도시한 것이다. 화소(55) 각각은 액정 소자(60), 액정 소자(60)로의 화상 신호 공급을 제어하는 트랜지스터(56), 및 액정 소자(60)의 화소 전극과 공통 전극 사이의 전압을 유지하는 용량 소자(57)를 포함한다. 액정 소자(60)는 화소 전극, 공통 전극, 및 화소 전극과 공통 전극 사이의 전압이 인가되는 액정 재료를 포함하는 액정층을 포함한다.
트랜지스터(56)는 액정 소자(60)의 화소 전극에 배선(SL)의 전위를 공급하는지 여부를 제어한다. 액정 소자(60)의 공통 전극에는 소정의 전위가 인가된다.
트랜지스터(56)와 액정 소자(60) 사이의 접속에 대하여 이하에서 구체적으로 설명한다. 도 14의 (B)에서, 트랜지스터(56)의 게이트는 배선(GL1~GLy) 중 어느 하나에 접속된다. 트랜지스터(56)의 소스 및 드레인 중 한쪽은 배선(SL1~SLx) 중 어느 하나에 접속되고, 다른 쪽은 액정 소자(60)의 화소 전극에 접속된다.
액정 소자(60)의 투과율은, 액정층에 포함되는 액정 분자의 배열이 화소 전극과 공통 전극 사이에 인가되는 전압의 레벨에 따라 변화될 때 변화된다. 따라서, 화소 전극에 공급되는 화상 신호의 전위에 의하여 액정 소자(60)의 투과율이 제어될 때, 그레이 스케일 이미지를 표시할 수 있다. 화소부(71)에 포함되는 복수의 화소(55) 각각에서, 액정 소자(60)의 그레이레벨이 화상 데이터를 포함하는 화상 신호에 따라 조절되므로, 화소부(71)에 화상이 표시된다.
도 14의 (B)에는, 화소(55)로의 화상 신호 공급을 제어하는 스위치로서 하나의 트랜지스터(56)를 사용하는 예를 도시하였다. 그러나, 하나의 스위치로서 기능하는 복수의 트랜지스터를 화소(55)에 사용하여도 좋다.
도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것의 온 전류를 크게 할 수 있다. 따라서, 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 트랜지스터(56)로서 사용함으로써, 화소(55)에 화상 신호를 고속 공급할 수 있어, 화소(55)의 화질을 높일 수 있다. 또한, 도 2의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것의 오프 전류를 작게 할 수 있다. 따라서, 도 2의 (A)~(D), 및 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 트랜지스터(56)로서 사용하면, 트랜지스터(56)를 통하여 전하가 누설되는 것을 방지하여, 액정 소자(60)와 용량 소자(57)에 공급된 화상 신호의 전위를 더 확실히 유지할 수 있다. 결과적으로, 하나의 프레임 기간 내에서의 전하 누설로 인한 액정 소자(60)의 투과율의 변화를 억제할 수 있으므로, 표시 화상의 질을 향상시킬 수 있다.
이어서, 도 14의 (C)는 화소(55)의 또 다른 예를 도시한 것이다. 화소(55)는 화소(55)로의 화상 신호 공급을 제어하는 트랜지스터(95), 발광 소자(98), 발광 소자(98)에 공급되는 전류의 값을 화상 신호에 따라 제어하는 트랜지스터(96), 및 화상 신호의 전위를 유지하는 용량 소자(97)를 포함한다.
발광 소자(98)의 예에는, 발광 다이오드(LED) 또는 유기 발광 다이오드(OLED) 등, 전류 또는 전압에 의하여 휘도가 제어되는 소자가 포함된다. 예를 들어, OLED는 적어도 EL층, 양극, 및 음극을 포함한다. EL층은 양극과 음극 사이의 단층 또는 복수의 층을 사용하여 형성되고, 그들 중 적어도 하나는 발광 물질을 포함하는 발광층이다.
양극과 음극 사이의 전위차가 발광 소자(98)의 문턱 전압 이상일 때 공급되는 전류에 의하여 EL층으로부터 일렉트로루미네선스가 얻어진다. 일렉트로루미네선스로서는, 단일항 들뜬 상태로부터 기저 상태로 돌아올 때의 발광(형광) 및 삼중항 들뜬 상태로부터 기저 상태로 돌아올 때의 발광(인광)이 있다.
발광 소자(98)의 양극 및 음극 중 하나의 전위는 화소(55)에 공급되는 화상 신호에 따라 제어된다. 양극 및 음극 중 화상 신호에 따라 전위가 제어되는 하나는 화소 전극으로서 사용되고, 다른 하나는 공통 전극으로서 사용된다. 발광 소자(98)의 공통 전극에는 소정의 전위가 인가되고, 발광 소자(98)의 휘도는 화소 전극과 공통 전극 사이의 전위차에 의하여 결정된다. 따라서, 화상 신호의 전위에 의하여 발광 소자(98)의 휘도가 제어되어, 발광 소자(98)는 그레이레벨을 표현할 수 있다. 화소부에 포함되는 복수의 화소(55) 각각에서, 발광 소자(98)의 그레이레벨이 화상 데이터를 포함하는 화상 신호에 따라 조절되므로, 화소부(71)에 화상이 표시된다.
다음에, 화소(55)에 포함되는 트랜지스터(95), 트랜지스터(96), 용량 소자(97), 및 발광 소자(98) 사이의 접속에 대하여 설명한다.
트랜지스터(95)의 소스 및 드레인 중 한쪽은 배선(SL)에 접속되고, 다른 쪽은 트랜지스터(96)의 게이트에 접속된다. 트랜지스터(95)의 게이트는 배선(GL)에 접속된다. 트랜지스터(96)의 소스 및 드레인 중 한쪽은 전원선(VL)에 접속되고, 다른 쪽은 발광 소자(98)에 접속된다. 구체적으로, 트랜지스터(96)의 소스 및 드레인 중 다른 쪽은 발광 소자(98)의 양극 및 음극 중 어느 하나에 접속된다. 발광 소자(98)의 양극 및 음극 중 다른 하나에는 소정의 전위가 인가된다.
도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것의 온 전류를 크게 할 수 있다. 따라서, 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 트랜지스터(95)로서 사용함으로써, 화소(55)에 화상 신호를 고속 공급할 수 있어, 화소(55)의 화질을 높일 수 있다. 또한, 도 2의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것의 오프 전류를 작게 할 수 있다. 따라서, 도 2의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 트랜지스터(95)로서 사용하면, 트랜지스터(95)를 통하여 전하가 누설되는 것을 방지하여, 용량 소자(97)에 공급된 화상 신호의 전위를 더 확실히 유지할 수 있다. 결과적으로, 하나의 프레임 기간 내에서의 전하 누설로 인한 발광 소자(98)의 휘도의 변화를 억제할 수 있으므로, 표시 화상의 질을 향상시킬 수 있다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있고 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치의 예에는, 전자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체인, EL(electroluminescent) 소자(예를 들어 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, 전기 습윤 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용한 표시 장치, DMD(digital micromirror device), DMS(digital micro shutter), IMOD(interferometric modulator display), 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브가 포함된다. 또한, EL 소자를 갖는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식의 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어 투과형 액정 디스플레이, 반사 투과형(transflective) 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 페이퍼가 있다.
<화소의 구조>
다음에, 도 14의 (A)에 도시된 반도체 표시 장치(70)의 일례인 발광 장치에서의 화소(55)의 구조예에 대하여 설명한다. 도 15는 도 14의 (C)에서의 화소(55)의 상면도의 일례이다. 화소(55)의 레이아웃을 명확하게 하기 위하여, 절연막들 및 발광 소자(98)는 도 15에서 생략하였다.
도 15에서의 화소(55)는 트랜지스터(95), 트랜지스터(96), 및 용량 소자(97)를 포함한다. 도 15는, 도 1의 (A)~(D)에서의 트랜지스터(10)와 같은 구조를 갖는 트랜지스터(95) 및 트랜지스터(96)를 발광 장치에 사용하는 예를 나타낸 것이지만, 본 발명의 일 형태에서는, 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 발광 장치에 사용할 수 있다.
트랜지스터(95)는 게이트 전극으로서 기능하는 도전막(501), 반도체막(502), 및 반도체막(502)에 접속되며 소스 전극 또는 드레인 전극으로서 기능하는 도전막(503)을 포함한다. 도전막(501)은 도 14의 (C)에 도시된 배선(GL)으로서 기능한다. 도전막(503)은 도 14의 (C)에 도시된 배선(SL)으로서 기능한다.
용량 소자(97)는 반도체막(502), 도전막(504), 및 반도체막(502)과 도전막(504) 사이에 제공된 절연막(미도시)을 포함한다. 도전막(504)은 도전막(503)과 같은 층에 위치하는 도전막(505)에 접속된다.
트랜지스터(96)는 게이트 전극으로서 기능하는 도전막(506), 반도체막(507), 및 반도체막(507)에 접속되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(508) 및 도전막(509)을 포함한다. 또한, 도전막(509)은 도 14의 (C)에서의 발광 소자(98)의 화소 전극에 접속된다. 도전막(506)은 도전막(510)을 통하여 반도체막(502)에 접속된다. 도전막(508)은 도전막(511)에 접속된다. 도전막(511)은 도 14의 (C)에서의 배선(VL)으로서 기능한다.
양극 또는 음극으로서 기능하는 전극에는, 예를 들어 금속, 합금, 전기 도전성 화합물, 및 이들의 혼합물을 사용할 수 있다. 구체적으로는, 산화 인듐-산화 주석(ITO: indium tin oxide), 실리콘 또는 산화 실리콘을 포함하는 산화 인듐-산화 주석, 산화 인듐-산화 아연(indium zinc oxide), 산화 텅스텐 및 산화 아연을 포함하는 산화 인듐, 금(Au), 백금(Pt), 니켈(Ni), 텅스텐(W), 크로뮴(Cr), 몰리브데넘(Mo), 철(Fe), 코발트(Co), 구리(Cu), 팔라듐(Pd), 및 타이타늄(Ti)을 사용할 수 있다. 또한, 주기율표의 1족 또는 2족에 속하는 원소, 예를 들어 리튬(Li) 또는 세슘(Cs) 등의 알칼리 금속, 칼슘(Ca) 또는 스트론튬(Sr) 등의 알칼리 토금속, 마그네슘(Mg), 이러한 원소를 포함하는 합금(MgAg, AlLi), 유로퓸(Eu) 또는 이터븀(Yb) 등의 희토류 금속, 이러한 원소를 포함하는 합금, 그래핀 등을 사용할 수 있다. 상기로부터 선택된 재료를 적절히 사용하여 최적의 두께로 전극을 형성함으로써, 톱 이미션 구조, 보텀 이미션 구조, 또는 듀얼 이미션 구조를 선택적으로 형성할 수 있다.
본 발명의 일 형태에 따른 발광 장치에는, 백색 등의 단색의 광을 발하는 발광 소자와 컬러 필터의 조합을 사용하여 풀 컬러 화상을 표시하는 컬러 필터 방식을 채용할 수 있다. 또는, 상이한 색조의 광을 발하는 복수의 발광 소자를 사용하여 풀 컬러 화상을 표시하는 방법을 채용할 수 있다. 이 방법은, 발광 소자에서 한 쌍의 전극 사이에 각각 위치하는 EL층들을 그들의 상당하는 색으로 따로따로 착색하기 때문에 독립 화소 방식(separate coloring method)이라고 한다.
독립 화소 방식에서는, 일반적으로 금속 마스크 등의 마스크를 사용하여 증착에 의하여 EL층들을 따로따로 성막한다. 따라서, 화소의 사이즈는 증착에 의한 EL층들의 독립 성막의 정밀도에 의존한다. 한편, 독립 화소 방식과 달리, 컬러 필터 방식에서는 EL층들을 따로따로 형성할 필요가 없다. 따라서, 컬러 필터 방식의 경우에는 독립 화소 방식에 비하여, 화소 사이즈를 쉽게 축소할 수 있고, 고선명도의 화소부를 형성할 수 있다.
톱 이미션 구조에서는, 발광 소자로부터 발해지는 광이 배선, 트랜지스터, 또는 용량 소자 등의 소자로 차단되지 않기 때문에, 화소로부터의 광 추출 효율을 보텀 이미션 구조의 경우보다 높게 할 수 있다. 따라서, 톱 이미션형 발광 장치는, 발광 소자에 낮은 전류값이 공급되어도 높은 휘도를 가질 수 있고, 발광 소자의 수명이 연장되는 이점을 갖는다.
본 발명의 일 형태에서, 발광 장치는 EL층으로부터 발해지는 광이 발광 소자 내에서 공진하는 마이크로캐비티(미소 광 공진기) 구조를 가져도 좋다. 마이크로캐비티 구조에 의하여, 발광 소자로부터의 특정 파장을 갖는 광의 광 추출 효율을 높일 수 있으므로, 화소부의 휘도 및 색순도를 향상시킬 수 있다.
<발광 장치의 단면 구조>
도 16은 본 발명의 일 형태에 따른 반도체 장치에 상당하는 발광 장치에서의 화소부의 단면 구조의 예를 도시한 것이다.
구체적으로는, 도 16에서의 발광 장치는 기판(400) 위에 트랜지스터(42)를 포함한다. 도 16은 도 2의 (A)~(D)에서의 트랜지스터(10)와 같은 구조를 갖는 트랜지스터(42)를 발광 장치에 사용한 예를 나타낸 것이지만, 본 발명의 일 형태에서 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 발광 장치에 사용할 수 있다.
트랜지스터(42) 위에는 절연막(420)이 제공되고, 절연막(420) 위에는 도전막(424)이 제공된다. 도전막(424)은 절연막(420)의 개구부를 통하여 트랜지스터(42)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(404)에 접속된다.
절연막(420) 및 도전막(424) 위에는 절연막(425)이 제공된다. 절연막(425)은 도전막(424)과 중첩되는 영역에 개구부를 갖는다. 절연막(425) 위에서, 절연막(425)의 개구부의 위치와 다른 위치에 절연막(426)이 제공된다. 절연막(425 및 426) 위에는 EL층(427) 및 도전막(428)이 순차적으로 적층된다. 도전막(424 및 428)이 EL층(427)을 개재하여 서로 중첩되는 부분이 발광 소자(43)로서 기능한다. 도전막(424 및 428) 중 하나는 양극으로서 기능하고, 도전막(424 및 428) 중 다른 하나는 음극으로서 기능한다.
발광 장치는 발광 소자(43)를 개재하여 기판(400)과 대향하는 기판(430)을 포함한다. 기판(430) 위, 즉 발광 소자(43)에 가까운 기판(430) 표면 위에는, 광을 블로킹하는 기능을 갖는 블로킹막(431)이 제공된다. 블로킹막(431)은 발광 소자(43)와 중첩되는 영역에 개구부를 포함한다. 발광 소자(43)와 중첩되는 개구에서, 특정 파장 범위의 가시광을 투과시키는 착색층(432)이 기판(430) 위에 제공된다.
<순서 회로의 구성예>
다음에, 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 사용한 순서 회로의 구성예에 대하여 설명한다.
도 17의 (A)는 순서 회로(80)에 접속되는 각종 배선의 위치를 개략적으로 도시한 것이다. 도 17의 (B)는 순서 회로(80)의 회로 구성의 예를 도시한 것이다. 도 17의 (B)에서의 순서 회로(80)는 p채널 트랜지스터(81~85) 및 n채널 트랜지스터(86~90)를 포함한다. 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10)의 구조 중 어느 것을 트랜지스터(81~90)에 적용할 수 있다.
순서 회로(80)에서, 트랜지스터(81), 트랜지스터(82), 트랜지스터(86), 및 트랜지스터(87)는 배선(c1) 및 배선(c2)에 공급되는 신호에 따라 신호의 출력 여부가 제어되는 클럭드 인버터를 형성한다.
구체적으로는, 트랜지스터(81)의 게이트는 배선(c2)에 접속되고, 트랜지스터(81)의 소스 및 드레인 중 한쪽은 배선(74)에 접속되고, 트랜지스터(81)의 소스 및 드레인 중 다른 쪽은 트랜지스터(82)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(82)의 게이트는 배선(in)에 접속되고, 트랜지스터(82)의 소스 및 드레인 중 다른 쪽은 트랜지스터(85)의 게이트 및 트랜지스터(90)의 게이트에 접속된다. 트랜지스터(87)의 게이트는 배선(c1)에 접속되고, 트랜지스터(87)의 소스 및 드레인 중 한쪽은 배선(75)에 접속되고, 트랜지스터(87)의 소스 및 드레인 중 다른 쪽은 트랜지스터(86)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(86)의 게이트는 배선(in)에 접속되고, 트랜지스터(86)의 소스 및 드레인 중 다른 쪽은 트랜지스터(85)의 게이트 및 트랜지스터(90)의 게이트에 접속된다.
순서 회로(80)에서, 트랜지스터(83), 트랜지스터(84), 트랜지스터(88), 및 트랜지스터(89)는 배선(c1) 및 배선(c2)에 공급되는 신호에 따라 신호의 출력 여부가 제어되는 클럭드 인버터를 형성한다.
구체적으로는, 트랜지스터(83)의 게이트는 배선(c1)에 접속되고, 트랜지스터(83)의 소스 및 드레인 중 한쪽은 배선(76)에 접속되고, 트랜지스터(83)의 소스 및 드레인 중 다른 쪽은 트랜지스터(84)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(84)의 게이트는 배선(out)에 접속되고, 트랜지스터(84)의 소스 및 드레인 중 다른 쪽은 트랜지스터(85)의 게이트 및 트랜지스터(90)의 게이트에 접속된다. 트랜지스터(89)의 게이트는 배선(c2)에 접속되고, 트랜지스터(89)의 소스 및 드레인 중 한쪽은 배선(77)에 접속되고, 트랜지스터(89)의 소스 및 드레인 중 다른 쪽은 트랜지스터(88)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(88)의 게이트는 배선(out)에 접속되고, 트랜지스터(88)의 소스 및 드레인 중 다른 쪽은 트랜지스터(85)의 게이트 및 트랜지스터(90)의 게이트에 접속된다.
순서 회로(80)에서, 트랜지스터(85) 및 트랜지스터(90)는 인버터를 형성한다.
구체적으로, 트랜지스터(85)의 소스 및 드레인 중 한쪽은 배선(78)에 접속되고, 트랜지스터(85)의 소스 및 드레인 중 다른 쪽은 배선(out)에 접속된다. 트랜지스터(90)의 소스 및 드레인 중 한쪽은 배선(79)에 접속되고, 트랜지스터(90)의 소스 및 드레인 중 다른 쪽은 배선(out)에 접속된다.
배선(75), 배선(77), 및 배선(79)에는 저레벨 전위(VSS)가 공급되고, 배선(74), 배선(76), 및 배선(78)에는 고레벨 전위(VDD)가 공급된다.
도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것의 온 전류를 크게 할 수 있다. 따라서, 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 순서 회로(80)의 트랜지스터(81~90) 중 어느 것으로서 사용함으로써 순서 회로(80)의 고속 동작을 가능하게 할 수 있다. 또한, 도 2의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것의 오프 전류를 작게 할 수 있다. 따라서, 도 2의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 트랜지스터(81~90) 중 어느 것으로서 사용함으로써, 배선(75, 77, 및 79) 사이 및 배선(74, 76, 및 78) 사이를 흐르는 누설 전류를 저감할 수 있어, 그 결과 순서 회로(80)의 소비 전력이 저감된다.
<구동 회로의 구성예>
다음에, 도 17의 (A) 및 (B)에 도시된 순서 회로(80)를 사용한 신호선 구동 회로의 구성예를 나타낸 블록도를 도 18에 도시하였다. 블록도는 독립 블록들에서 기능에 따라 분류된 소자들을 나타내지만, 그들의 기능에 따라 소자들을 완전히 구분하는 것은 실제로는 어려울 수 있고, 하나의 소자가 복수의 기능을 포함하는 경우가 있다.
도 18에 도시된 신호선 구동 회로에서, 복수의 순서 회로(80)를 사용하여 시프트 레지스터가 형성된다. 복수의 순서 회로(80) 각각에서, 스타트 펄스 신호(SSP), 또는 전단(previous stage)의 순서 회로(80)에 접속된 배선(out)의 신호가 배선(in)에 입력된다. 배선(c1) 및 배선(c2) 중 하나에는 클럭 신호(SCK)가 입력되고, 배선(c1) 및 배선(c2) 중 다른 하나에는 클럭 신호(SCK)의 논리값을 반전하여 얻어진 클럭 신호(SCKb)가 입력된다.
복수의 순서 회로(80) 각각의 배선(in)에 입력되는 신호 및 배선(out)에 입력되는 신호는 복수의 NAND(40) 중 대응하는 하나에 포함되는 한 쌍의 입력 단자에 입력된다. 복수의 NAND(40) 각각의 출력 단자로부터 출력되는 신호는 복수의 NOR(41) 중 대응하는 하나의 한 쌍의 입력 단자 중 한쪽에 입력된다. 또한, 복수의 NAND(40) 각각의 출력 단자로부터 출력되는 신호는 버퍼(44)를 통하여, 복수의 NOR(41) 중 대응하는 하나의 한 쌍의 입력 단자 중 다른 쪽에 입력된다. 복수의 NOR(41) 각각의 출력 단자로부터 출력되는 신호는 버퍼(45)를 통하여, 복수의 트랜스미션 게이트(47) 중 대응하는 하나의 제 1 단자에 입력된다. 또한, 복수의 NOR(41) 각각의 출력 단자로부터 출력되는 신호는 버퍼(46)를 통하여, 복수의 트랜스미션 게이트(47) 중 대응하는 하나의 제 2 단자에 입력된다.
각 트랜스미션 게이트(47)는, 제 1 단자 및 제 2 단자에 입력되는 신호에 따라, 트랜스미션 게이트(47)의 입력 단자에 입력되는 화상 신호(Video)의 공급을 제어하는 기능을 갖는다.
다음에, 도 19는 도 17의 (A) 및 (B)에서의 순서 회로(80)를 사용한 주사선 구동 회로의 구성예를 나타낸 블록도이다.
도 19에 도시된 신호선 구동 회로에서, 복수의 순서 회로(80)를 사용하여 시프트 레지스터가 형성된다. 복수의 순서 회로(80) 각각에서, 스타트 펄스 신호(GSP), 또는 전단의 순서 회로(80)에 접속된 배선(out)의 신호가 배선(in)에 입력된다. 배선(c1) 및 배선(c2) 중 하나에는 클럭 신호(GCK)가 입력되고, 배선(c1) 및 배선(c2) 중 다른 하나에는 클럭 신호(GCK)의 논리값을 반전하여 얻어진 클럭 신호(GCKb)가 입력된다.
복수의 순서 회로(80) 각각의 배선(in)에 입력되는 신호 및 배선(out)에 입력되는 신호는 복수의 NAND(48) 중 대응하는 하나의 한 쌍의 입력 단자에 입력된다. 복수의 NAND(48) 각각의 출력 단자로부터 출력되는 신호는 복수의 NOR(49) 중 대응하는 하나의 한 쌍의 입력 단자 중 한쪽에 입력된다. 복수의 NOR(49) 각각의 한 쌍의 입력 단자 중 다른 쪽에는 신호(PWC)가 입력된다. 구체적으로는, 도 19는 하나의 NAND(48)의 출력 단자로부터 출력되는 신호가 6개의 NOR(49) 각각의 한 쌍의 입력 단자 중 한쪽에 입력되는 예를 나타낸 것이다. 6개의 NOR(49) 각각의 한 쌍의 입력 단자 중 다른 쪽에는 신호(PWC1~PWC6)가 입력된다. 복수의 NOR(49)의 출력 단자로부터 출력되는 신호는 버퍼(50)를 통하여 복수의 배선(GL)에 입력된다.
또한, 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에 도시된 트랜지스터(10) 중 어느 것을 순서 회로(80)뿐만 아니라, 도 18의 신호선 구동 회로에 포함되는 각종 회로 및 도 19의 주사선 구동 회로에 포함되는 각종 회로에도 사용할 수 있다. 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것의 온 전류를 크게 할 수 있다. 따라서, 도 1의 (A)~(D), 도 2의 (A)~(D), 도 3의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 신호선 구동 회로 또는 주사선 구동 회로에 포함되는 회로에 사용함으로써, 신호선 구동 회로 또는 주사선 구동 회로의 고속 동작을 가능하게 한다. 또한, 도 2의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것의 오프 전류를 작게 할 수 있다. 따라서, 도 2의 (A)~(D), 도 4의 (A)~(D), 도 5의 (A)~(D), 도 6의 (A)~(D), 및 도 7의 (A)~(D)에서의 트랜지스터(10) 중 어느 것을 신호선 구동 회로 또는 주사선 구동 회로에 포함되는 회로에 사용함으로써, 신호선 구동 회로 또는 주사선 구동 회로의 소비 전력을 저감할 수 있다.
<발광 장치의 외관>
도 20은 본 발명의 반도체 장치의 일 형태에 상당하는 발광 장치의 외관의 예를 도시한 투시도이다. 도 20에 나타낸 발광 장치는 패널(1601); 컨트롤러, 전원 회로, 화상 처리 회로, 화상 메모리, CPU 등을 포함하는 회로 기판(1602); 및 접속부(1603)를 포함한다. 패널(1601)은 복수의 화소를 포함하는 화소부(1604), 복수의 화소를 행마다 선택하는 구동 회로(1605), 및 선택된 행의 화소로의 화상 신호(Sig) 공급을 제어하는 구동 회로(1606)를 포함한다.
회로 기판(1602)으로부터 접속부(1603)를 통하여 다양한 신호 및 전원 전위가 패널(1601)에 입력된다. 접속부(1603)로서는, FPC(flexible printed circuit) 등을 사용할 수 있다. 접속부(1603)로서 COF 테이프를 사용하는 경우, 회로 기판(1602) 내의 회로의 일부, 또는 패널(1601)에 포함되는 구동 회로(1605) 또는 구동 회로(1606)의 일부를, 별도로 준비한 칩에 형성하고, 이 칩을 COF(chip on film)에 의하여 COF 테이프에 접속하여도 좋다.
<전자 기기의 구조예>
본 발명의 일 형태에 따른 반도체 장치는 표시 장치, 노트북 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로는, DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생된 화상을 표시하기 위한 디스플레이를 갖는 장치)에 사용할 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치를 포함할 수 있는 전자 기기로서는, 휴대 전화, 휴대용 게임기, 게인 정보 단말기, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 21의 (A)~(F)는 이들 전자 기기의 구체적인 예를 나타낸 것이다.
도 21의 (A)는 하우징(5001), 표시부(5002), 지지대(5003) 등을 포함하는 표시 장치를 나타낸 것이다. 표시부(5002) 또는 각종 회로에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다. 표시 장치의 범주에는 개인 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 표시 장치 등, 정보를 표시하기 위한 모든 표시 장치가 포함된다.
도 21의 (B)는 하우징(5101), 표시부(5102), 조작 키(5103) 등을 포함하는 휴대 정보 단말기를 나타낸 것이다. 표시부(5102) 또는 각종 회로에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다.
도 21의 (C)는 곡면을 갖는 하우징(5701), 표시부(5702) 등을 포함하는 표시 장치를 나타낸 것이다. 표시부(5702) 또는 각종 회로에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다. 본 발명의 일 형태에 따른 반도체 장치에 가요성 기판을 사용하면, 곡면을 갖는 하우징(5701)에 의하여 지지된 표시부(5702)로서 상기 반도체 장치를 사용할 수 있다. 그 결과, 플렉시블하고 가벼운 사용하기 쉬운 표시 장치를 제공할 수 있다.
도 21의 (D)는 하우징(5301), 하우징(5302), 표시부(5303), 표시부(5304), 마이크로폰(5305), 스피커(5306), 조작 키(5307), 스타일러스(5308) 등을 포함하는 휴대용 게임기를 나타낸 것이다. 표시부(5303), 표시부(5304), 또는 각종 회로에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다. 또한, 도 21의 (D)에 나타낸 휴대용 게임기는 2개의 표시부(표시부(5303 및 5304))를 포함하지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 21의 (E)는 하우징(5601), 표시부(5602) 등을 포함하는 전자 서적 리더를 나타낸 것이다. 표시부(5602) 또는 각종 회로에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다. 가요성 기판을 사용하면 표시부는 가요성을 가질 수 있어, 플렉시블하고 가벼운 사용하기 쉬운 전자 서적 리더를 제공할 수 있다.
도 21의 (F)는 하우징(5901)에 표시부(5902), 마이크로폰(5907), 스피커(5904), 카메라(5903), 외부 접속 포트(5906), 및 조작 버튼(5905)을 포함하는 휴대 전화를 나타낸 것이다. 표시부(5902) 또는 각종 회로에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 가요성 기판 위에 제공하면, 도 21의 (F)에 도시된 바와 같이 곡면을 갖는 표시부(5902)로서 상기 반도체 장치를 사용할 수 있다.
1: 구조예, 2: 구조예, 3: 구조예, 4: 구조예, 5: 구조예, 6: 구조예, 7: 구조예, 10: 트랜지스터, 10a: 트랜지스터, 10b: 트랜지스터, 10c: 트랜지스터, 10N: 트랜지스터, 10P: 트랜지스터, 11: 기판, 12: 반도체막, 12a: 채널 형성 영역, 12b: 불순물 영역, 12c: 불순물 영역, 13: 절연막, 13a: 절연막, 13c: 절연막, 14: 도전막, 15: 도전막, 16: 절연막, 17: 도전막, 17a: 도전막, 17b: 도전막, 17c: 도전막, 18: 개구부, 18a: 개구부, 18b: 개구부, 18c: 개구부, 19: 개구부, 19a: 개구부, 19b: 개구부, 19c: 개구부, 20: 도전막, 21: 절연막, 22: 개구부, 23: 개구부, 24: 도전막, 25: 개구부, 26: 도전막, 27: 도전막, 28: 개구부, 29: 개구부, 30: 도전막, 31: 도전막, 32: 도전막, 33: 도전막, 40: NAND, 42: 트랜지스터, 43: 발광 소자, 44: 버퍼, 45: 버퍼, 46: 인버터, 47: 트랜스미션 게이트, 48: NAND, 50: 버퍼, 55: 화소, 56: 트랜지스터, 57: 용량 소자, 60: 액정 소자, 70: 반도체 표시 장치, 71: 화소부, 72: 주사선 구동 회로, 73: 신호선 구동 회로, 74: 배선, 75: 배선, 76: 배선, 77: 배선, 78: 배선, 79: 배선, 80: 순서 회로, 81: 트랜지스터, 82: 트랜지스터, 83: 트랜지스터, 84: 트랜지스터, 85: 트랜지스터, 86: 트랜지스터, 87: 트랜지스터, 88: 트랜지스터, 89: 트랜지스터, 90: 트랜지스터, 95: 트랜지스터, 96: 트랜지스터, 97: 용량 소자, 98: 발광 소자, 300: 기판, 301: 절연막, 302: 도전막, 303: 도전막, 304: 절연막, 305: 반도체막, 306: 반도체막, 307: 반도체막, 308: 절연막, 309: 도전막, 310: 도전막, 311: 레지스트, 312: 불순물 영역, 313: 레지스트, 314: 불순물 영역, 320: 절연막, 321: 도전막, 322: 도전막, 400: 기판, 404: 도전막, 420: 절연막, 424: 도전막, 425: 절연막, 426: 절연막, 427: EL층, 428: 도전막, 430: 기판, 431: 블로킹막, 432: 착색층, 501: 도전막, 502: 반도체막, 503: 도전막, 504: 도전막, 505: 도전막, 506: 도전막, 507: 반도체막, 508: 도전막, 509: 도전막, 510: 도전막, 511: 도전막, 1601: 패널, 1602: 회로 기판, 1603: 접속부, 1604: 화소부, 1605: 구동 회로, 1606: 구동 회로, 5001: 하우징, 5002: 표시부, 5003: 지지대, 5101: 하우징, 5102: 표시부, 5103: 조작 키, 5301: 하우징, 5302: 하우징, 5303: 표시부, 5304: 표시부, 5305: 마이크로폰, 5306: 스피커, 5307: 조작 키, 5308: 스타일러스, 5601: 하우징, 5602: 표시부, 5701: 하우징, 5702: 표시부, 5901: 하우징, 5902: 표시부, 5903: 카메라, 5904: 스피커, 5905: 버튼, 5906: 외부 접속 포트, 5907: 마이크로폰
본 출원은 2013년 9월 13일에 일본 특허청에 출원된 일련 번호 2013-190275의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (16)

  1. 반도체 장치에 있어서,
    기판 위의 제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위에 있으며, 제 1 불순물 영역, 제 2 불순물 영역, 및 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 채널 형성 영역을 포함하는 반도체막;
    상기 반도체막의 제 1 측면 및 상기 제 1 측면과 대향하는 제 2 측면과 중첩되는 제 2 게이트 전극;
    상기 반도체막의 제 3 측면과 접하는 소스 전극;
    상기 반도체막의 상기 제 3 측면과 대향하는 제 4 측면과 접하는 드레인 전극; 및
    상기 반도체막의 상기 제 1 측면 및 상기 제 2 측면과 중첩되는 제 2 절연막을 포함하고,
    상기 반도체막은 실리콘을 포함하고,
    상기 반도체막의 종횡비는 0.05 이상 10 이하이고,
    상기 종횡비는 상기 반도체막의 바닥면의 짧은 변의 길이에 대한 상기 반도체막의 두께의 비율이고,
    상기 제 2 절연막은 개구를 포함하고,
    상기 개구는 상기 제 1 게이트 전극보다 내측에 있는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 게이트 전극 위에 접하는 도전막을 더 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 게이트 전극은 상기 제 2 게이트 전극과 전기적으로 절연되는, 반도체 장치.
  7. 삭제
  8. 삭제
  9. 반도체 장치에 있어서,
    기판 위의 제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위에 있으며, 제 1 불순물 영역, 제 2 불순물 영역, 및 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 채널 형성 영역을 포함하는 반도체막;
    상기 반도체막의 제 1 측면 및 상기 제 1 측면과 대향하는 제 2 측면과 각각 중첩되는, 상기 반도체막 위의 제 2 게이트 전극, 제 3 게이트 전극, 및 제 4 게이트 전극;
    상기 반도체막의 제 3 측면과 접하는 소스 전극;
    상기 반도체막의 상기 제 3 측면과 대향하는 제 4 측면과 접하는 드레인 전극; 및
    상기 반도체막의 상기 제 1 측면 및 상기 제 2 측면과 중첩되는 제 2 절연막을 포함하고,
    상기 반도체막은 실리콘을 포함하고,
    상기 반도체막의 종횡비는 0.05 이상 10 이하이고,
    상기 종횡비는 상기 반도체막의 바닥면의 짧은 변의 길이에 대한 상기 반도체막의 두께의 비율이고,
    상기 제 2 절연막은 개구를 포함하고,
    상기 개구는 상기 제 1 게이트 전극보다 내측에 있는, 반도체 장치.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 소스 전극은 상기 반도체막의 상면, 상기 제 1 측면, 및 상기 제 2 측면과 접하고,
    상기 드레인 전극은 상기 반도체막의 상기 상면, 상기 제 1 측면, 및 상기 제 2 측면과 접하는, 반도체 장치.
  11. 제 1 항 또는 제 9 항에 있어서,
    상기 반도체막은 저마늄을 더 포함하는, 반도체 장치.
  12. 제 1 항 또는 제 9 항에 있어서,
    상기 기판은 가요성 기판인, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 제 2 게이트 전극, 상기 제 3 게이트 전극, 및 상기 제 4 게이트 전극 위에 접하는 도전막을 더 포함하는, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제 1 게이트 전극은 상기 제 2 게이트 전극, 상기 제 3 게이트 전극, 및 상기 제 4 게이트 전극과 전기적으로 절연되는, 반도체 장치.
  15. 삭제
  16. 삭제
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