JP2015079952A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015079952A
JP2015079952A JP2014184839A JP2014184839A JP2015079952A JP 2015079952 A JP2015079952 A JP 2015079952A JP 2014184839 A JP2014184839 A JP 2014184839A JP 2014184839 A JP2014184839 A JP 2014184839A JP 2015079952 A JP2015079952 A JP 2015079952A
Authority
JP
Japan
Prior art keywords
transistor
film
conductive film
semiconductor film
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014184839A
Other languages
English (en)
Other versions
JP6345553B2 (ja
JP2015079952A5 (ja
Inventor
山崎 舜平
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014184839A priority Critical patent/JP6345553B2/ja
Publication of JP2015079952A publication Critical patent/JP2015079952A/ja
Publication of JP2015079952A5 publication Critical patent/JP2015079952A5/ja
Application granted granted Critical
Publication of JP6345553B2 publication Critical patent/JP6345553B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41791Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Surgical Instruments (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

【課題】高速動作を実現することができる半導体装置、または、応力に対する高い強度を有する半導体装置の提供
【解決手段】第1ゲート電極と、上記第1ゲート電極上の第1絶縁膜と、チャネル形成領域及び上記チャネル形成領域を間に挟んで位置する一対の不純物領域を有し、なおかつ、上記第1絶縁膜を間に挟んで上記チャネル形成領域が上記第1ゲート電極と重なる半導体膜と、上記チャネル形成領域における上記半導体膜の側部及び上部を覆う第2絶縁膜と、上記第2絶縁膜を間に挟んで、上記チャネル形成領域における上記半導体膜の側部及び上部と重なる第2ゲート電極と、一対の上記不純物領域における上記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極と、を有する半導体装置。
【選択図】図1

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体特性を利用した半導体装置に関する。
携帯型の電子機器などに用いられる半導体表示装置は、画素部以外の領域を狭くする(狭額縁化する)ことが求められている。駆動回路の一部または全てを画素部と同じ基板上に作製するシステムオンパネルは、狭額縁化を実現するのに有効な手段の一つである。
下記の特許文献1には、表示部と周辺回路部を同一基板上に形成するシステムオンパネル型の表示装置について開示されている。
2009−151293号公報
ところで、アクティブマトリクス型の半導体表示装置は、より高精細、高解像度の画像を表示するために、画素数が増える傾向にある。そのため、走査線駆動回路と信号線駆動回路などの駆動回路には、高速での駆動が要求されており、特に、信号線駆動回路は、各ラインの画素が選択されている間に、当該ライン内の全ての画素に画像信号を供給する必要があるため、その駆動周波数は走査線駆動回路に比べて遙かに高い。
また、半導体装置の基板として、プラスチックなどの可撓性を有する素材(フレキシブルな素材)を用いることで、半導体装置の利用形態の幅を広げることができる。然るに、フレキシブルな基板を用いる場合、ガラス基板などの可撓性に乏しい基板を用いる場合に比べて、応力に対する高い強度が半導体素子に要求される。
上述したような技術的背景のもと、本発明の一態様では、高速動作を実現することができる半導体装置の提供を、課題の一つとする。または、本発明の一態様では、応力に対する高い強度を有する半導体装置の提供を、課題の一つとする。または、本発明の一態様では、新規な半導体装置の提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、チャネル形成領域及び上記チャネル形成領域を間に挟んで位置する一対の不純物領域を有する半導体膜と、上記チャネル形成領域における上記半導体膜の側部及び上部を覆う絶縁膜と、上記絶縁膜を間に挟んで、上記チャネル形成領域における上記半導体膜の側部及び上部と重なるゲート電極と、一対の上記不純物領域における上記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極と、を有する。
本発明の一態様にかかる半導体装置は、第1ゲート電極と、上記第1ゲート電極上の第1絶縁膜と、チャネル形成領域及び上記チャネル形成領域を間に挟んで位置する一対の不純物領域を有し、なおかつ、上記第1絶縁膜を間に挟んで上記チャネル形成領域が上記第1ゲート電極と重なる半導体膜と、上記チャネル形成領域における上記半導体膜の側部及び上部を覆う第2絶縁膜と、上記第2絶縁膜を間に挟んで、上記チャネル形成領域における上記半導体膜の側部及び上部と重なる第2ゲート電極と、一対の上記不純物領域における上記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極と、を有する。
本発明の一態様にかかる半導体装置は、第1ゲート電極と、上記第1ゲート電極上の第1絶縁膜と、チャネル形成領域及び上記チャネル形成領域を間に挟んで位置する一対の不純物領域を有し、なおかつ、上記第1絶縁膜を間に挟んで上記チャネル形成領域が上記第1ゲート電極と重なる半導体膜と、上記チャネル形成領域における上記半導体膜の側部及び上部を覆う第2絶縁膜と、上記第2絶縁膜を間に挟んで、上記チャネル形成領域における上記半導体膜の側部及び上部と重なり、なおかつ、上記第1絶縁膜及び上記第2絶縁膜が有する開口部において上記第1ゲート電極と電気的に接続されている第2ゲート電極と、一対の上記不純物領域における上記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極と、を有する。
本発明の一態様により、高速動作を実現する半導体装置を提供することができる。本発明の一態様により、応力に対する高い強度を有する半導体装置を提供することができる。または、新規な半導体装置、表示装置、または、発光装置、などを提供することが出来る。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体表示装置の構成を示す図。 画素の上面図。 発光装置の断面図。 順序回路の構成を示す図。 信号線駆動回路の構成を示す図。 走査線駆動回路の構成を示す図。 発光装置の斜視図。 電子機器の図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様は、集積回路、RFタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、DSP(Digital Signal Processor)、マイクロコントローラを含むLSI(Large Scale Integrated Circuit)、FPGA(Field Programmable Gate Array)やCPLD(Complex PLD)などのプログラマブル論理回路(PLD:Programmable Logic Device)が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子(OLED)に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)など、トランジスタを駆動回路に有している半導体表示装置が、その範疇に含まれる。
なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを、その範疇に含む。さらに、本発明の一態様に係る半導体表示装置は、当該半導体表示装置を作製する過程において、表示素子が完成する前の一形態に相当する素子基板をその範疇に含み、当該素子基板は、トランジスタと、表示素子に用いられる画素電極または共通電極などの電極と、容量素子とを、複数の各画素に備える。
また、本発明の一態様に係る半導体表示装置には、指またはスタイラスなどが指し示した位置を検出し、その位置情報を含む信号を生成することができる位置入力装置であるタッチパネルが、構成要素に含まれていても良い。
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態にすることができるような回路構成になっている場合に相当する。従って、ある回路とある回路が接続している構成とは、直接接続している構成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している構成も、その範疇に含む。また、ある素子とある素子が接続している構成とは、直接接続している構成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している構成も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
〈トランジスタの構成例1〉
図1に、本発明の一態様にかかる半導体装置が有するトランジスタ10の構成を、一例として示す。図1(A)に、トランジスタ10の平面図を示す。なお、図1(A)では、トランジスタ10のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図1(B)に、図1(A)に示すトランジスタ10の回路図記号を示す。また、図1(A)に示した平面図の、破線A1−A2における断面図を図1(C)に示し、破線B1−B2における断面図を図1(D)に示す。
図1(A)、図1(C)、及び図1(D)に示すトランジスタ10は、絶縁表面を有する基板11上に、半導体膜12を有する。半導体膜12は、チャネル形成領域12aと、チャネル形成領域12aを間に挟んで位置する不純物領域12b及び不純物領域12cとを有する。また、トランジスタ10は、ゲート絶縁膜としての機能を有し、なおかつ、チャネル形成領域12aにおける半導体膜12の側部及び上部を覆う絶縁膜13を有する。また、トランジスタ10は、図1(B)の回路図記号に示すゲート電極(FG)としての機能を有し、なおかつ、絶縁膜13を間に挟んでチャネル形成領域12aにおける半導体膜12の側部及び上部と重なる導電膜17を有する。また、トランジスタ10は、図1(B)の回路図記号に示すソース電極(S)またはドレイン電極(D)としての機能を有し、なおかつ、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部にそれぞれ接続された導電膜14及び導電膜15とを有する。
なお、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の、表面、側面、上面、及び/又は、下面の少なくとも一部(又は全部)に設けられている。
または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の、表面、側面、上面、及び/又は、下面の少なくとも一部(又は全部)と、接触している。または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の少なくとも一部(又は全部)と、接触している。
または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の、表面、側面、上面、及び/又は、下面の少なくとも一部(又は全部)と、電気的に接続されている。または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の一部(又は全部)と、電気的に接続されている。
または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の、表面、側面、上面、及び/又は、下面の少なくとも一部(又は全部)に、近接して配置されている。または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の一部(又は全部)に、近接して配置されている。
または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の、表面、側面、上面、及び/又は、下面の少なくとも一部(又は全部)の横側に配置されている。または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の一部(又は全部)の横側に配置されている。
または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の、表面、側面、上面、及び/又は、下面の少なくとも一部(又は全部)の斜め上側に配置されている。または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の一部(又は全部)の斜め上側に配置されている。
または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の、表面、側面、上面、及び/又は、下面の少なくとも一部(又は全部)の上側に配置されている。または、導電膜14(及び/又は、導電膜15)の、少なくとも一部(又は全部)は、半導体膜12の一部(又は全部)の上側に配置されている。
また、図1(A)、図1(C)、及び図1(D)では、半導体膜12、絶縁膜13、導電膜17上に絶縁膜16が設けられており、絶縁膜16上に導電膜14及び導電膜15が設けられている場合を例示している。そして、図1(A)、図1(C)、及び図1(D)では、絶縁膜16に設けられた開口部18及び開口部19において、導電膜14及び導電膜15が不純物領域12b及び不純物領域12cに接続されている場合を例示している。
図1に示すように、本発明の一態様にかかるトランジスタ10では、チャネル形成領域12aにおける半導体膜12の側部及び上部と、導電膜17とが重なることで、チャネル形成領域12aの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導体膜12のチャネル形成領域12aにおける基板上の専有面積を小さく抑えつつ、トランジスタ10におけるキャリアの移動量が増加し、その結果、トランジスタ10のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域12aにおける半導体膜12のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域12aにおける半導体膜12の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ10のオン電流をより大きくすることができ、電界効果移動度もより高められる。なお、本明細書において、アスペクト比とは、半導体膜の底面の短辺の長さ(チャネル幅W)に対する半導体膜の膜厚(T)の比(T/W)のことを表す。
なお、バルクの半導体基板を用いたトランジスタの場合とは異なり、薄膜の半導体膜12を用いたトランジスタ10の場合、アスペクト比は、半導体膜12において結晶性の高さを確保することができる程度の高さであることが望ましい。半導体膜12がシリコンを含む場合、または、半導体膜12がシリコン及びゲルマニウムを含む場合、半導体膜12の結晶性の高さを確保することを考慮すると、具体的に、膜厚Tは5nm以上150nm以下であることが望ましく、20nm以上100nm以下であることがより望ましい。そして、膜厚Tの値が上記範囲内にあると仮定し、ガラス基板を用いた場合の露光装置の解像度が数μm程度であることを考慮すると、具体的なアスペクト比は0.05以上10以下であることが望ましく、0.1以上5以下であることがより望ましい。さらに、アスペクト比が1以上5以下であることがより望ましい。
なお、チャネル長方向とは、不純物領域12bと不純物領域12cの間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
また、図1に示すように、本発明の一態様にかかるトランジスタ10では、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部に、導電膜14及び導電膜15がそれぞれ接続されている。そのため、導電膜14及び導電膜15が半導体膜12の上部のみに接続されている場合に比べて、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cとがそれぞれ接する面積を、より大きく確保することができる。よって、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cの間の接触抵抗を小さく抑え、その結果、トランジスタ10のオン電流を高めることができる。
〈トランジスタの構成例2〉
次いで、図2に、本発明の一態様にかかる半導体装置が有するトランジスタ10の、図1とは異なる構成の一例を示す。図2(A)に、トランジスタ10の平面図を示す。なお、図2(A)では、トランジスタ10のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図2(B)に、図2(A)示すトランジスタ10の回路図記号を示す。また、図2(A)に示した平面図の、破線A1−A2における断面図を図2(C)に示し、破線B1−B2における断面図を図2(D)に示す。
図2(A)、図2(C)、及び図2(D)に示すトランジスタ10は、絶縁表面を有する基板11上に、図2(B)の回路図記号に示すゲート電極(BG)としての機能を有する導電膜20を有する。また、トランジスタ10は、ゲート絶縁膜としての機能を有し、なおかつ、導電膜20を覆う絶縁膜21を有する。また、トランジスタ10は、絶縁膜21を間に挟んで導電膜20と重なる半導体膜12を有する。半導体膜12は、チャネル形成領域12aと、チャネル形成領域12aを間に挟んで位置する不純物領域12b及び不純物領域12cとを有する。また、トランジスタ10は、ゲート絶縁膜としての機能を有し、なおかつ、チャネル形成領域12aにおける半導体膜12の側部及び上部を覆う絶縁膜13を有する。また、トランジスタ10は、図2(B)の回路図記号に示すゲート電極(FG)としての機能を有し、なおかつ、絶縁膜13を間に挟んでチャネル形成領域12aにおける半導体膜12の側部及び上部と重なる導電膜17を有する。導電膜17は、絶縁膜13及び絶縁膜21が有する開口部22及び開口部23において、導電膜20に接続されている。また、トランジスタ10は、図2(B)の回路図記号に示すソース電極(S)またはドレイン電極(D)としての機能を有し、なおかつ、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部にそれぞれ接続された導電膜14及び導電膜15とを有する。
また、図2(A)、図2(C)、及び図2(D)では、半導体膜12、絶縁膜13、導電膜17上に絶縁膜16が設けられており、絶縁膜16上に導電膜14及び導電膜15が設けられている場合を例示している。そして、図2(A)、図2(C)、及び図2(D)では、絶縁膜16に設けられた開口部18及び開口部19において、導電膜14及び導電膜15が不純物領域12b及び不純物領域12cに接続されている場合を例示している。
また、図2(A)、図2(C)、及び図2(D)では、開口部22及び開口部23が、半導体膜12を間に挟んで向かい合う位置に設けられている場合を例示している。
図2に示すように、本発明の一態様にかかるトランジスタ10では、チャネル形成領域12aにおける半導体膜12の側部及び上部と、導電膜17とが重なることで、チャネル形成領域12aの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導体膜12のチャネル形成領域12aにおける基板上の専有面積を小さく抑えつつ、トランジスタ10におけるキャリアの移動量が増加し、その結果、トランジスタ10のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域12aにおける半導体膜12のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域12aにおける半導体膜12の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ10のオン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜12を用いたトランジスタ10の場合、アスペクト比は、半導体膜12において結晶性の高さを確保することができる程度の高さであることが望ましい。半導体膜12がシリコンを含む場合、または、半導体膜12がシリコン及びゲルマニウムを含む場合、半導体膜12の結晶性の高さを確保することを考慮すると、具体的に、膜厚Tは5nm以上150nm以下であることが望ましく、20nm以上100nm以下であることがより望ましい。そして、膜厚Tの値が上記範囲内にあると仮定し、ガラス基板を用いた場合の露光装置の解像度が数μm程度であることを考慮すると、具体的なアスペクト比は0.05以上10以下であることが望ましく、0.1以上5以下であることがより望ましい。さらに、アスペクト比が1以上5以下であることがより望ましい。
また、図2に示すように、本発明の一態様にかかるトランジスタ10では、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部に、導電膜14及び導電膜15がそれぞれ接続されている。そのため、導電膜14及び導電膜15が半導体膜12の上部のみに接続されている場合に比べて、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cとがそれぞれ接する面積を、より大きく確保することができる。よって、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cの間の接触抵抗を小さく抑え、その結果、トランジスタ10のオン電流を高めることができる。
また、図2に示すトランジスタ10では、ゲート電極(FG)として機能する導電膜17から遠い側の、半導体膜12の表面近傍の領域(バックチャネル領域)側に、ゲート電極(BG)として機能する導電膜20が設けられている。なおかつ、導電膜20は導電膜17に接続されている。上記構成により、図2に示すトランジスタ10では、バックチャネル領域に固定電荷が生じるのを防ぎ、オフ電流を小さくすることができる。また、図2に示すトランジスタ10では、導電膜20が導電膜17に接続されていることで、図1に示すトランジスタ10に比べて、キャリアの移動する領域がより広い範囲に跨るため、オン電流をより大きくすることができる。
また、図2に示すトランジスタ10では、少なくともチャネル形成領域12aと重なるように、半導体膜12の下部に導電膜20が設けられており、チャネル形成領域12aと重なるように、半導体膜12の上部に導電膜17が設けられている。よって、半導体膜12の上下を導電膜17及び導電膜20により支持されているため、トランジスタ10は、図1に示すトランジスタ10に比べて、応力に対して高い強度を有すると言える。
〈トランジスタの構成例3〉
なお、図1及び図2に示すトランジスタ10では、ソース電極またはドレイン電極として機能する導電膜14及び導電膜15が絶縁膜16上に設けられており、絶縁膜16が有する開口部において、導電膜14及び導電膜15が不純物領域12b及び不純物領域12cとそれぞれ接続されている場合を例示している。本発明の一態様にかかるトランジスタ10は、導電膜14及び導電膜15上に絶縁膜16が設けられていても良い。
図3に示すトランジスタ10は、導電膜14及び導電膜15上に絶縁膜16が設けられている点において、図1に示すトランジスタ10と構成が異なる。図3(A)に、トランジスタ10の平面図を示す。なお、図3(A)では、トランジスタ10のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図3(B)に、図3(A)示すトランジスタ10の回路図記号を示す。また、図3(A)に示した平面図の、破線A1−A2における断面図を図3(C)に示し、破線B1−B2における断面図を図3(D)に示す。
図3(A)、図3(C)、及び図3(D)に示すトランジスタ10は、図3(B)の回路図記号に示すソース電極(S)またはドレイン電極(D)としての機能を有し、なおかつ、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部にそれぞれ接続された導電膜14及び導電膜15とを有する。そして、図3(A)、図3(C)、及び図3(D)では、半導体膜12、絶縁膜13、導電膜17、導電膜14及び導電膜15上に絶縁膜16が設けられている。
図4に示すトランジスタ10は、導電膜14及び導電膜15上に絶縁膜16が設けられている点において、図2に示すトランジスタ10と構成が異なる。図4(A)に、トランジスタ10の平面図を示す。なお、図4(A)では、トランジスタ10のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図4(B)に、図4(A)示すトランジスタ10の回路図記号を示す。また、図4(A)に示した平面図の、破線A1−A2における断面図を図4(C)に示し、破線B1−B2における断面図を図4(D)に示す。
図4(A)、図4(C)、及び図4(D)に示すトランジスタ10は、図4(B)の回路図記号に示すソース電極(S)またはドレイン電極(D)としての機能を有し、なおかつ、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部にそれぞれ接続された導電膜14及び導電膜15とを有する。そして、図4(A)、図4(C)、及び図4(D)では、半導体膜12、絶縁膜13、導電膜17、導電膜14及び導電膜15上に絶縁膜16が設けられている。
図3及び図4に示すトランジスタ10も、図1及び図2に示すトランジスタ10と同様に、チャネル形成領域12aにおける半導体膜12の側部及び上部と、導電膜17とが重なることで、チャネル形成領域12aの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導体膜12のチャネル形成領域12aにおける基板上の専有面積を小さく抑えつつ、トランジスタ10におけるキャリアの移動量が増加し、その結果、トランジスタ10のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域12aにおける半導体膜12のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域12aにおける半導体膜12の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ10のオン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜12を用いたトランジスタ10の場合、アスペクト比は、半導体膜12において結晶性の高さを確保することができる程度の高さであることが望ましい。半導体膜12がシリコンを含む場合、または、半導体膜12がシリコン及びゲルマニウムを含む場合、半導体膜12の結晶性の高さを確保することを考慮すると、具体的に、膜厚Tは5nm以上150nm以下であることが望ましく、20nm以上100nm以下であることがより望ましい。そして、膜厚Tの値が上記範囲内にあると仮定し、ガラス基板を用いた場合の露光装置の解像度が数μm程度であることを考慮すると、具体的なアスペクト比は0.05以上10以下であることが望ましく、0.1以上5以下であることがより望ましい。さらに、アスペクト比が1以上5以下であることがより望ましい。
また、図3及び図4に示すトランジスタ10も、図1及び図2に示すトランジスタ10と同様に、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部に、導電膜14及び導電膜15がそれぞれ接続されている。そのため、導電膜14及び導電膜15が半導体膜12の上部のみに接続されている場合に比べて、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cとがそれぞれ接する面積を、より大きく確保することができる。よって、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cの間の接触抵抗を小さく抑え、その結果、トランジスタ10のオン電流を高めることができる。
また、図4に示すトランジスタ10も、バックチャネル領域側に、ゲート電極(BG)として機能する導電膜20が設けられている。なおかつ、導電膜20は導電膜17に接続されている。上記構成により、図4に示すトランジスタ10では、バックチャネル領域に固定電荷が生じるのを防ぎ、オフ電流を小さくすることができる。また、図4に示すトランジスタ10では、導電膜20が導電膜17に接続されていることで、図1に示すトランジスタ10に比べて、キャリアの移動する領域がより広い範囲に跨るため、オン電流をより大きくすることができる。
また、図4に示すトランジスタ10では、少なくともチャネル形成領域12aと重なるように、半導体膜12の下部に導電膜20が設けられており、チャネル形成領域12aと重なるように、半導体膜12の上部に導電膜17が設けられている。よって、半導体膜12の上下を導電膜17及び導電膜20により支持されているため、トランジスタ10は、図1に示すトランジスタ10に比べて、応力に対して高い強度を有すると言える。
〈トランジスタの構成例4〉
なお、図2及び図4に示すトランジスタ10では、導電膜17が導電膜20に接続されている場合を例示している。本発明の一態様にかかるトランジスタ10は、導電膜17と導電膜20とが電気的に分離していても良い。
図5に示すトランジスタ10は、導電膜17と導電膜20とが電気的に分離している点において、図2に示すトランジスタ10と構成が異なる。図5(A)に、トランジスタ10の平面図を示す。なお、図5(A)では、トランジスタ10のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図5(B)に、図5(A)示すトランジスタ10の回路図記号を示す。また、図5(A)に示した平面図の、破線A1−A2における断面図を図5(C)に示し、破線B1−B2における断面図を図5(D)に示す。
図5(A)、図5(C)、及び図5(D)に示すトランジスタ10は、図5(B)の回路図記号に示すゲート電極(BG)としての機能を有する、導電膜20を有する。また、トランジスタ10は、図5(B)の回路図記号に示すゲート電極(FG)としての機能を有し、なおかつ、絶縁膜13を間に挟んでチャネル形成領域12aにおける半導体膜12の側部及び上部と重なる導電膜17を有する。そして、図5(A)、図5(C)、及び図5(D)に示すように、導電膜17と導電膜20とは、電気的に分離している。
図5に示すトランジスタ10も、図2及び図4に示すトランジスタ10と同様に、チャネル形成領域12aにおける半導体膜12の側部及び上部と、導電膜17とが重なることで、チャネル形成領域12aの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導体膜12のチャネル形成領域12aにおける基板上の専有面積を小さく抑えつつ、トランジスタ10におけるキャリアの移動量が増加し、その結果、トランジスタ10のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域12aにおける半導体膜12のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域12aにおける半導体膜12の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ10のオン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜12を用いたトランジスタ10の場合、アスペクト比は、半導体膜12において結晶性の高さを確保することができる程度の高さであることが望ましい。半導体膜12がシリコンを含む場合、または、半導体膜12がシリコン及びゲルマニウムを含む場合、半導体膜12の結晶性の高さを確保することを考慮すると、具体的に、膜厚Tは5nm以上150nm以下であることが望ましく、20nm以上100nm以下であることがより望ましい。そして、膜厚Tの値が上記範囲内にあると仮定し、ガラス基板を用いた場合の露光装置の解像度が数μm程度であることを考慮すると、具体的なアスペクト比は0.05以上10以下であることが望ましく、0.1以上5以下であることがより望ましい。さらに、アスペクト比が1以上5以下であることがより望ましい。
また、図5に示すトランジスタ10も、図2及び図4に示すトランジスタ10と同様に、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部に、導電膜14及び導電膜15がそれぞれ接続されている。そのため、導電膜14及び導電膜15が半導体膜12の上部のみに接続されている場合に比べて、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cとがそれぞれ接する面積を、より大きく確保することができる。よって、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cの間の接触抵抗を小さく抑え、その結果、トランジスタ10のオン電流を高めることができる。
また、図5に示すトランジスタ10は、バックチャネル領域側に、ゲート電極(BG)として機能する導電膜20が設けられている。よって、図5に示すトランジスタ10では、導電膜20に所定の電位を供給することで、バックチャネル領域に固定電荷が生じるのを防ぎ、オフ電流を小さくすることができる。また、図5に示すトランジスタ10では、導電膜17に供給する電位により、トランジスタ10の閾値電圧が所望の値になるよう制御することができる。
また、図5に示すトランジスタ10では、少なくともチャネル形成領域12aと重なるように、半導体膜12の下部に導電膜20が設けられており、チャネル形成領域12aと重なるように、半導体膜12の上部に導電膜17が設けられている。よって、半導体膜12の上下を導電膜17及び導電膜20により支持されているため、トランジスタ10は、図1に示すトランジスタ10に比べて、応力に対して高い強度を有すると言える。
なお、図5では、図2に示すトランジスタ10と同様に、ソース電極またはドレイン電極として機能する導電膜14及び導電膜15が絶縁膜16上に設けられており、絶縁膜16が有する開口部において、導電膜14及び導電膜15が不純物領域12b及び不純物領域12cとそれぞれ接続されているトランジスタ10の構成を例示している。ただし、本発明の一態様では、図5に示すトランジスタ10において、図4に示すトランジスタ10と同様に、導電膜14及び導電膜15上に絶縁膜16が設けられていても良い。
〈トランジスタの構成例5〉
次いで、導電膜17と同じ層に、導電膜20と電気的に接続された導電膜が設けられた、トランジスタ10の構成を、図6に一例として示す。図6(A)に、トランジスタ10の平面図を示す。なお、図6(A)では、トランジスタ10のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図6(B)に、図6(A)示すトランジスタ10の回路図記号を示す。また、図6(A)に示した平面図の、破線A1−A2における断面図を図6(C)に示し、破線B1−B2における断面図を図6(D)に示す。
図6(A)、図6(C)、及び図6(D)に示すトランジスタ10は、絶縁表面を有する基板11上に、図6(B)の回路図記号に示すゲート電極(BG)としての機能を有する、導電膜20を有する。また、トランジスタ10は、ゲート絶縁膜としての機能を有し、なおかつ、導電膜20を覆う絶縁膜21を有する。また、トランジスタ10は、絶縁膜21を間に挟んで導電膜20と重なる半導体膜12を有する。半導体膜12は、チャネル形成領域12aと、チャネル形成領域12aを間に挟んで位置する不純物領域12b及び不純物領域12cとを有する。また、トランジスタ10は、ゲート絶縁膜としての機能を有し、なおかつ、チャネル形成領域12aにおける半導体膜12の側部及び上部を覆う絶縁膜13を有する。また、トランジスタ10は、図6(B)の回路図記号に示すゲート電極(FG)としての機能を有し、なおかつ、絶縁膜13を間に挟んでチャネル形成領域12aにおける半導体膜12の側部及び上部と重なる導電膜17を有する。また、トランジスタ10は、図6(B)の回路図記号に示すソース電極(S)またはドレイン電極(D)としての機能を有し、なおかつ、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部にそれぞれ接続された導電膜14及び導電膜15と、導電膜17に接続された導電膜24とを有する。
また、図6(A)、図6(C)、及び図6(D)では、半導体膜12、絶縁膜13、導電膜17上に絶縁膜16が設けられており、絶縁膜16上に導電膜14、導電膜15、及び導電膜24が設けられている場合を例示している。そして、絶縁膜16に設けられた開口部18及び開口部19において、導電膜14及び導電膜15が不純物領域12b及び不純物領域12cに接続され、絶縁膜16に設けられた開口部25において、導電膜24が導電膜17に接続されている場合を例示している。
また、図6(A)、図6(C)、及び図6(D)では、開口部28及び開口部29が、半導体膜12を間に挟んで向かい合う位置に設けられている場合を例示している。
また、図6(A)、図6(C)、及び図6(D)では、導電膜17と同じ層に、具体的には絶縁膜13上に、導電膜26及び導電膜27を有する。導電膜26及び導電膜27は、絶縁膜13及び絶縁膜21が有する開口部28及び開口部29において、導電膜20に接続されている。
図6に示すように、本発明の一態様にかかるトランジスタ10では、チャネル形成領域12aにおける半導体膜12の側部及び上部と、導電膜17とが重なることで、チャネル形成領域12aの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導体膜12のチャネル形成領域12aにおける基板上の専有面積を小さく抑えつつ、トランジスタ10におけるキャリアの移動量が増加し、その結果、トランジスタ10のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域12aにおける半導体膜12のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域12aにおける半導体膜12の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ10のオン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜12を用いたトランジスタ10の場合、アスペクト比は、半導体膜12において結晶性の高さを確保することができる程度の高さであることが望ましい。半導体膜12がシリコンを含む場合、または、半導体膜12がシリコン及びゲルマニウムを含む場合、半導体膜12の結晶性の高さを確保することを考慮すると、具体的に、膜厚Tは5nm以上150nm以下であることが望ましく、20nm以上100nm以下であることがより望ましい。そして、膜厚Tの値が上記範囲内にあると仮定し、ガラス基板を用いた場合の露光装置の解像度が数μm程度であることを考慮すると、具体的なアスペクト比は0.05以上10以下であることが望ましく、0.1以上5以下であることがより望ましい。さらに、アスペクト比が1以上5以下であることがより望ましい。
また、図6に示すように、本発明の一態様にかかるトランジスタ10では、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部に、導電膜14及び導電膜15がそれぞれ接続されている。そのため、導電膜14及び導電膜15が半導体膜12の上部のみに接続されている場合に比べて、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cとがそれぞれ接する面積を、より大きく確保することができる。よって、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cの間の接触抵抗を小さく抑え、その結果、トランジスタ10のオン電流を高めることができる。
また、図6に示すトランジスタ10では、バックチャネル領域側に、ゲート電極(BG)として機能する導電膜20が設けられている。よって、図6に示すトランジスタ10では、導電膜20に接続された導電膜26または導電膜27を介して、導電膜20に所定の電位を供給することで、バックチャネル領域に固定電荷が生じるのを防ぎ、オフ電流を小さくすることができる。また、図6に示すトランジスタ10では、導電膜17に供給する電位により、トランジスタ10の閾値電圧が所望の値になるよう制御することができる。
また、図6に示すトランジスタ10では、少なくともチャネル形成領域12aと重なるように、半導体膜12の下部に導電膜20が設けられており、チャネル形成領域12aと重なるように、半導体膜12の上部に導電膜17が設けられている。よって、半導体膜12の上下を導電膜17及び導電膜20により支持されているため、トランジスタ10は、図1に示すトランジスタ10に比べて、応力に対して高い強度を有すると言える。
〈トランジスタの構成例6〉
なお、図2に示すトランジスタ10では、半導体膜12を間に挟んで向かい合う位置に設けられた、開口部22及び開口部23において、導電膜17が導電膜20に接続されている場合を例示している。本発明の一態様にかかるトランジスタ10は、半導体膜12の片側に存在する開口部において、導電膜17が導電膜20に接続されていても良い。
図7に示すトランジスタ10は、半導体膜12の片側に存在する開口部22において、導電膜17が導電膜20に接続されている点において、図2に示すトランジスタ10と構成が異なる。図7(A)に、トランジスタ10の平面図を示す。なお、図7(A)では、トランジスタ10のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図7(B)に、図7(A)示すトランジスタ10の回路図記号を示す。また、図7(A)に示した平面図の、破線A1−A2における断面図を図7(C)に示し、破線B1−B2における断面図を図7(D)に示す。
具体的に、図7(A)、図7(C)、及び図7(D)に示すトランジスタ10では、絶縁膜13及び絶縁膜21が有する開口部22において、図7(B)の回路図記号に示すゲート電極(FG)としての機能を有する導電膜17が、図7(B)の回路図記号に示すゲート電極(BG)としての機能を有する導電膜20に接続されている。
なお、図7では、図2に示すトランジスタ10と同様に、ソース電極またはドレイン電極として機能する導電膜14及び導電膜15が絶縁膜16上に設けられており、絶縁膜16が有する開口部において、導電膜14及び導電膜15が不純物領域12b及び不純物領域12cとそれぞれ接続されているトランジスタ10の構成を例示している。ただし、本発明の一態様では、図7に示すトランジスタ10において、図4に示すトランジスタ10と同様に、導電膜14及び導電膜15上に絶縁膜16が設けられていても良い。
図7に示すトランジスタ10も、図1及び図2に示すトランジスタ10と同様に、チャネル形成領域12aにおける半導体膜12の側部及び上部と、導電膜17とが重なることで、チャネル形成領域12aの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導体膜12のチャネル形成領域12aにおける基板上の専有面積を小さく抑えつつ、トランジスタ10におけるキャリアの移動量が増加し、その結果、トランジスタ10のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域12aにおける半導体膜12のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域12aにおける半導体膜12の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ10のオン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜12を用いたトランジスタ10の場合、アスペクト比は、半導体膜12において結晶性の高さを確保することができる程度の高さであることが望ましい。半導体膜12がシリコンを含む場合、または、半導体膜12がシリコン及びゲルマニウムを含む場合、半導体膜12の結晶性の高さを確保することを考慮すると、具体的に、膜厚Tは5nm以上150nm以下であることが望ましく、20nm以上100nm以下であることがより望ましい。そして、膜厚Tの値が上記範囲内にあると仮定し、ガラス基板を用いた場合の露光装置の解像度が数μm程度であることを考慮すると、具体的なアスペクト比は0.05以上10以下であることが望ましく、0.1以上5以下であることがより望ましい。さらに、アスペクト比が1以上5以下であることがより望ましい。
また、図7に示すトランジスタ10も、図1及び図2に示すトランジスタ10と同様に、不純物領域12b及び不純物領域12cにおける半導体膜12の側部及び上部に、導電膜14及び導電膜15がそれぞれ接続されている。そのため、導電膜14及び導電膜15が半導体膜12の上部のみに接続されている場合に比べて、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cとがそれぞれ接する面積を、より大きく確保することができる。よって、導電膜14及び導電膜15と不純物領域12b及び不純物領域12cの間の接触抵抗を小さく抑え、その結果、トランジスタ10のオン電流を高めることができる。
また、図7に示すトランジスタ10も、図2に示すトランジスタ10と同様に、バックチャネル領域側に、ゲート電極(BG)として機能する導電膜20が設けられている。なおかつ、導電膜20は導電膜17に接続されている。上記構成により、図7に示すトランジスタ10では、バックチャネル領域に固定電荷が生じるのを防ぎ、オフ電流を小さくすることができる。また、図7に示すトランジスタ10では、導電膜20が導電膜17に接続されていることで、図1に示すトランジスタ10に比べて、キャリアの移動する領域がより広い範囲に跨るため、オン電流をより大きくすることができる。
また、図7に示すトランジスタ10では、少なくともチャネル形成領域12aと重なるように、半導体膜12の下部に導電膜20が設けられており、チャネル形成領域12aと重なるように、半導体膜12の上部に導電膜17が設けられている。よって、半導体膜12の上下を導電膜17及び導電膜20により支持されているため、トランジスタ10は、図1に示すトランジスタ10に比べて、応力に対して高い強度を有すると言える。
なお、図1乃至図7に示すトランジスタ10と基板11の間には、各種の半導体素子が設けられていても良い。この場合、半導体素子を覆う絶縁膜上に、トランジスタ10を設ければ良い。
また、図1乃至図7に示すトランジスタ10において、導電膜14及び導電膜15と、不純物領域12b及び不純物領域12cとが接続された状態とは、導電膜14及び導電膜15と、不純物領域12b及び不純物領域12cとが直接接している状態だけを意味するものではない。例えば、電気的な接続を確保できる程度に小さい膜厚を有する、自然酸化膜などの絶縁膜が、導電膜14及び導電膜15と、不純物領域12b及び不純物領域12cとの間に設けられた状態も、接続された状態に含まれる。
また、図1乃至図7に示すトランジスタ10では、半導体膜12が、チャネル形成領域12a、不純物領域12b及び不純物領域12cに加えて、一導電型を半導体に付与する不純物を、不純物領域12b及び不純物領域12cよりも低濃度に含むLDD(Lightly Doped Drain)領域を有していても良い。LDD領域は、チャネル形成領域12aと不純物領域12bの間、もしくは、不純物領域12cとチャネル形成領域12aの間に設けることができる。
また、図1乃至図7に示すトランジスタ10では、チャネル長方向の断面図、すなわち破線A1−A2における断面図にて、チャネル形成領域12aと、不純物領域12b及び不純物領域12cとの境界が、導電膜17の端部と重なっている場合を例示している。ただし、本発明の一態様では、チャネル形成領域12aと不純物領域12bの境界、もしくはチャネル形成領域12aと不純物領域12cの境界が、導電膜17と重なるように位置していても良い。この場合、不純物領域12bの一部または不純物領域12cの一部が、絶縁膜13を間に挟んで導電膜17と重なる。或いは、本発明の一態様では、導電膜17の端部がチャネル形成領域12aと重なるように位置していても良い。この場合、チャネル形成領域12aの一部は、絶縁膜13を間に挟んで導電膜17と重ならない。また、LDD領域を半導体膜12に設ける場合は、LDD領域の一部が、絶縁膜13を間に挟んで導電膜17と重なっていても良い。
〈トランジスタの構成例7〉
次いで、図2で示したトランジスタ10が複数直列に接続されている場合の、複数のトランジスタ10の平面図を、図8に一例として示す。
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第1のトランジスタのソース及びドレインの一方のみが、第2のトランジスタのソース及びドレインの一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第1のトランジスタのソース及びドレインの一方が第2のトランジスタのソース及びドレインの一方に接続され、第1のトランジスタのソース及びドレインの他方が第2のトランジスタのソース及びドレインの他方に接続されている状態を意味する。
具体的に、図8では、トランジスタ10a乃至トランジスタ10cで示される3つのトランジスタ10が、直列に接続されている様子を示している。ただし、図8では、トランジスタ10のレイアウトを明確にするために、各種の絶縁膜を省略している。
トランジスタ10a乃至トランジスタ10cは、半導体膜12を共有している。そして、トランジスタ10aは、ソース電極またはドレイン電極として機能する導電膜30及び導電膜31を有する。トランジスタ10bは、ソース電極またはドレイン電極として機能する導電膜31及び導電膜32を有する。トランジスタ10cは、ソース電極またはドレイン電極として機能する導電膜32及び導電膜33を有する。なお、導電膜30乃至導電膜33のそれぞれは、図2で示すトランジスタ10が有する導電膜14及び導電膜15のいずれか一方に相当する。
そして、トランジスタ10aのゲート電極として機能する導電膜17aは、開口部18a及び開口部19aを介して、ゲート電極(BG)として機能する導電膜20に接続されている。また、トランジスタ10bのゲート電極として機能する導電膜17bは、開口部18b及び開口部19bを介して、ゲート電極(BG)として機能する導電膜20に接続されている。また、トランジスタ10cのゲート電極として機能する導電膜17cは、開口部18c及び開口部19cを介して、ゲート電極(BG)として機能する導電膜20に接続されている。
図9に、図8に示したトランジスタ10a乃至トランジスタ10cの斜視図を示す。ただし、図9では、トランジスタ10a乃至トランジスタ10cの形状を明確にするために、ゲート絶縁膜として機能する絶縁膜のうち、導電膜17a乃至導電膜17cと半導体膜12の間にそれぞれ存在する部分を、絶縁膜13a乃至絶縁膜13cとして示しており、絶縁膜13a乃至絶縁膜13c以外の各種の絶縁膜は省略している。また、図9では、導電膜30乃至導電膜33は省略している。
なお、図8及び図9では、直列に接続されたトランジスタ10a乃至トランジスタ10cがそれぞれ有する導電膜17a乃至導電膜17cが、全て導電膜20に接続されている場合を例示しているが、導電膜17a乃至導電膜17cが、互いに電気的に分離している複数の導電膜20に、それぞれ接続されていても良い。
〈作製方法〉
次いで、図2に示すトランジスタ10と同じ構造を有し、なおかつnチャネル型であるトランジスタ10Nと、図2に示すトランジスタ10と同じ構造を有し、なおかつpチャネル型であるトランジスタ10Pとを例に挙げて、トランジスタ10の具体的な作製方法について、図10乃至図13を用いて説明する。なお、図10乃至図13では、トランジスタ10Pが形成される領域の、チャネル長方向における断面図を破線C1−C2の範囲内に示し、トランジスタ10Nが形成される領域の、チャネル長方向における断面図を破線C3−C4の範囲内に示し、チャネル幅方向における断面図を破線C5−C6の範囲内に示す。
まず、図10(A)に示すように、耐熱性を有する基板300上に絶縁膜301を形成した後、ゲート電極(BG)として機能する導電膜302及び導電膜303を絶縁膜301上に形成する。
基板300としては、後の作製工程において耐えうる程度の耐熱性を有する基板が望ましく、例えば、ガラス基板、石英基板、セラミック基板、サファイア基板等が用いられる。
絶縁膜301は、基板300中に含まれるアルカリ金属やアルカリ土類金属が、後に形成される半導体膜306及び半導体膜307中に拡散するのを抑え、トランジスタ10P及びトランジスタ10Nの電気的特性に悪影響を及ぼすのを防ぐ機能を有する。絶縁膜301は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の絶縁性を有する材料を用いて形成する。
導電膜302及び導電膜303として、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを一種以上含む導電性材料でなる膜を1層または2層以上積層させて用いるとよい。例えば、導電膜302及び導電膜303として、窒化タングステン膜上に銅膜を積層した導電膜や、単層のタングステン膜を用いることができる。本実施の形態では、導電膜302及び導電膜303として、膜厚200nmのタングステン膜を用いるものとする。
次いで、図10(B)に示すように、導電膜302及び導電膜303上に絶縁膜304を形成した後、絶縁膜304上に半導体膜305を形成する。
絶縁膜304は、プラズマCVD法またはスパッタリング法などを用い、窒化珪素、酸化珪素、窒化酸化珪素または酸化窒化珪素を含む膜を、単層で、または積層させて形成することができる。積層する場合には、例えば、基板300側から酸化珪素膜、窒化珪素膜、酸化珪素膜の3層構造とするのが好ましい。
半導体膜305は、絶縁膜304を形成した後、大気に曝さずに形成することが望ましい。半導体膜305の膜厚は5nm以上150nm以下が望ましく、20nm以上100nm以下がより望ましい。なお、半導体膜305は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01atomic%以上4.5atomic%以下程度であることが好ましい。
半導体膜305は、様々な技術により結晶化しても良い。様々な結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板300として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950℃程度の高温アニールを組み合わせた結晶法を用いても良い。
なお、半導体膜305に対して、p型を付与する不純物元素又はn型を付与する不純物元素を低濃度に添加するチャネルドープを行っても良い。p型を付与する不純物元素として、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。n型を付与する不純物元素として、リン(P)やヒ素(As)等を用いることができる。例えば、不純物元素としてボロン(B)を用いる場合、当該ボロンが1×1016atoms/cm以上、5×1017atoms/cm以下の濃度で半導体膜305に含まれるよう、チャネルドープを行う。
次いで、図11(A)に示すように、半導体膜305の形状をエッチング等に加工することで、島状の半導体膜306及び半導体膜307を絶縁膜304上に形成する。半導体膜306は、絶縁膜304を間に挟んで導電膜302と重なっており、半導体膜307は、絶縁膜304を間に挟んで導電膜303と重なっている。
次いで、図11(B)に示すように、半導体膜306及び半導体膜307を覆うように、絶縁膜308を形成する。絶縁膜308は、プラズマCVD法またはスパッタリング法などを用い、窒化珪素、酸化珪素、窒化酸化珪素または酸化窒化珪素を含む膜を、単層で、または積層させて形成することができる。積層する場合には、例えば、基板300側から酸化珪素膜、窒化珪素膜、酸化珪素膜の3層構造とするのが好ましい。
絶縁膜308は、高密度プラズマ処理を行うことにより半導体膜306及び半導体膜307の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体膜の表面を酸化または窒化することにより、1nm以上、20nm以下、代表的には5nm以上、10nm以下の絶縁膜が半導体膜に接するように形成される。この5nm以上、10nm以下の絶縁膜を絶縁膜308として用いる。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜と半導体膜の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
次いで、図12(A)に示すように、絶縁膜308上に導電膜を形成した後、該導電膜を所定の形状に加工(パターニング)することで、島状の半導体膜306及び半導体膜307の上方に導電膜309及び導電膜310を形成する。導電膜309及び導電膜310として、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを一種以上含む導電性材料でなる膜を1層または2層以上積層させて用いるとよい。導電膜309及び導電膜310の形成にはCVD法、スパッタリング法等を用いることができる。
次いで、図12(B)に示すように、半導体膜306を覆うようにレジスト311を形成し、レジスト311と導電膜310とをマスクとして、半導体膜307にn型を付与する不純物元素(代表的にはPまたはAs)を添加する。上記不純物元素の添加は、例えば、半導体膜307に含まれる不純物の濃度が1×1019atoms/cm以上、1×1020atoms/cm以下になるように、加速電圧を60keV以上、100keV以下としてイオン注入法で行うことができる。上記不純物の添加により、半導体膜307に、一対の不純物領域312が形成される。
次いで、図13(A)に示すように、半導体膜307覆うようにレジスト313を形成し、レジスト313と導電膜309とをマスクとして、半導体膜306にp型を付与する不純物元素(代表的にはB)を添加する。上記不純物元素の添加は、例えば、半導体膜306に含まれる不純物の濃度が1×1019atoms/cm以上、1×1020atoms/cm以下になるように、加速電圧を20keV以上40keV以下としてイオン注入法で行うことができる。上記不純物の添加により、半導体膜306に、一対の不純物領域314が形成される。
次いで、図13(B)に示すように、基板300を覆うように絶縁膜320を形成してから、絶縁膜320に開口部を形成し、その後、開口部において不純物領域312に接する導電膜321と、開口部において不純物領域314に接する導電膜322とを形成する。
絶縁膜320は、プラズマCVD法やスパッタリング法等により、珪素膜、酸化珪素膜、酸化窒化珪素膜または窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成する。本実施の形態では、膜厚100nmの酸化珪素膜をプラズマCVD法によって形成する。
導電膜321及び導電膜322として、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを一種以上含む導電性材料からなる膜を1層または2層以上積層させて用いるとよい。
次いで、不純物領域の加熱処理による活性化を行っても良い。例えば、550℃、4時間、窒素雰囲気中において加熱処理を行うことで、上記活性化を実施することができる。
また、水素を含む窒化珪素膜を、100nmの膜厚に形成した後、410℃、1時間、窒素雰囲気中において加熱処理を行ない、半導体膜306及び半導体膜307を水素化する工程を行なっても良い。或いは、水素を含む雰囲気中で、300℃以上、450℃以下で1時間以上、12時間以下の加熱処理を行ない、半導体膜306及び半導体膜307を水素化する工程を行なっても良い。加熱処理には、熱アニール、レーザーアニール法またはRTA法などを用いることができる。加熱処理により、水素化のみならず、半導体膜に添加された不純物元素の活性化も行うことができる。また、水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。この水素化の工程により、熱的に励起された水素によりダングリングボンドを終端することができる。
上述した一連の工程により、pチャネル型のトランジスタ10Pと、nチャネル型のトランジスタ10Nとが形成される。
なお、上記方法を用いて作製されたトランジスタ10P及びトランジスタ10Nを、別途用意されたプラスチックなどの可撓性を有する基板上に移しても良い。半導体素子を別の基板に移し替えるには、様々な方法を用いることができる。例えば、基板と半導体素子の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、移す方法、基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、移す方法、半導体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで半導体素子を基板から切り離し、移す方法等が挙げられる。
この場合、プラスチック基板として、ポリエチレンテレフタレート(PET)に代表されるポリエステル、ポリエーテルスルホン(PES)、ポリエチレンナフタレート(PEN)、ポリカーボネート(PC)、ナイロン、ポリエーテルエーテルケトン(PEEK)、ポリスルホン(PSF)、ポリエーテルイミド(PEI)、ポリアリレート(PAR)、ポリブチレンテレフタレート(PBT)、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
〈半導体表示装置の構成例〉
次いで、本発明の半導体装置の一形態に相当する、半導体表示装置の構成例について説明する。
図14(A)に示す半導体表示装置70には、画素部71に、複数の画素55と、画素55を行毎に選択するための、配線GL1乃至配線GLy(yは2以上の自然数)で示される配線GLと、選択された画素55に画像信号を供給するための、配線SL1乃至配線SLx(xは2以上の自然数)で示される配線SLとが、設けられている。配線GLへの信号の供給は、走査線駆動回路72により制御されている。配線SLへの画像信号の供給は、信号線駆動回路73により制御されている。複数の画素55は、配線GLの少なくとも一つと、配線SLの少なくとも一つとに、それぞれ接続されている。
なお、画素部71に設けられる配線の種類及びその数は、画素55の構成、数及び配置によって決めることができる。具体的に、図14(A)に示す画素部71の場合、x列×y行の画素55がマトリクス状に配置されており、配線SL1乃至配線SLx、配線GL1乃至配線GLyが、画素部71内に配置されている場合を例示している。
なお、図14(A)では、走査線駆動回路72及び信号線駆動回路73が、画素部71とともに一の基板上に形成されている場合を例示しているが、信号線駆動回路73の一部または全てが、画素部71と異なる基板上に形成されていても良い。図1乃至図7に示したトランジスタ10は、走査線駆動回路72、信号線駆動回路73、または画素部71に用いることができる。
また、図14(B)に、画素55の構成を一例として示す。各画素55は、液晶素子60と、当該液晶素子60への画像信号の供給を制御するトランジスタ56と、液晶素子60の画素電極と共通電極間の電圧を保持するための容量素子57とを有する。液晶素子60は、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含んだ液晶層と、を有している。
トランジスタ56は、液晶素子60の画素電極に、配線SLの電位を与えるか否かを制御する。液晶素子60の共通電極には、所定の電位が与えられている。
以下、トランジスタ56と液晶素子60の具体的な接続構成について説明する。図14(B)では、トランジスタ56のゲートが、配線GL1から配線GLyのいずれか1つに接続されている。トランジスタ56のソース及びドレインの一方は、配線SL1から配線SLxのいずれか1つに接続され、トランジスタ56のソース及びドレインの他方は、液晶素子60の画素電極に接続されている。
液晶素子60では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶層に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子60は、画素電極に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。そして、画素部71が有する複数の画素55のそれぞれにおいて、液晶素子60の階調が画像情報を有する画像信号に従って調整されることで、画素部71に画像が表示される。
図14(B)では、画素55において、画像信号の画素55への供給を制御するスイッチとして、一のトランジスタ56を用いる場合を例示している。しかし、一のスイッチとして機能する、複数のトランジスタを、画素55に用いていても良い。
図1乃至図7に示したトランジスタ10はオン電流を大きくすることができる。よって、図1乃至図7に示したトランジスタ10をトランジスタ56として用いることで、画素55への画像信号の供給を高速に行うことができるので、画素55の画質を高めることができる。また、図2、図4乃至図7に示したトランジスタ10はオフ電流を小さくすることができる。よって、図2、図4乃至図7に示したトランジスタ10をトランジスタ56として用いることで、トランジスタ56を介して電荷がリークするのを防ぐことができ、液晶素子60及び容量素子57に与えられた画像信号の電位をより確実に保持することができる。その結果、1フレーム期間内において電荷のリークにより液晶素子60の透過率が変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。
次いで、図14(C)に、画素55の別の一例を示す。画素55は、画素55への画像信号の供給を制御するトランジスタ95と、発光素子98と、画像信号に従って発光素子98に供給する電流値を制御するトランジスタ96と、画像信号の電位を保持するための容量素子97と、を有する。
発光素子98は、LED(Light Emitting Diode)やOLED(Organic Light Emitting Diode)などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、OLEDは、EL層と、アノードと、カソードとを少なくとも有している。EL層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。
なお、EL層は、カソードとアノード間の電位差が、発光素子98の閾値電圧以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とが含まれる。
発光素子98のアノードとカソードのいずれか一方は、画素55に供給される画像信号に従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子98の共通電極には、所定の電位が与えられており、発光素子98の輝度は、画素電極と共通電極間の電位差によって定まる。よって、発光素子98は、画像信号の電位に従ってその輝度が制御されることで、階調を表示することができる。そして、画素部が有する複数の画素55のそれぞれにおいて、発光素子98の階調が画像情報を有する画像信号に従って調整されることで、画素部71に画像が表示される。
次いで、画素55が有する、トランジスタ95、トランジスタ96、容量素子97、発光素子98の接続構成について説明する。
トランジスタ95は、ソースまたはドレインの一方が配線SLに接続され、ソースまたはドレインの他方がトランジスタ96のゲートに接続されている。トランジスタ95のゲートは、配線GLに接続されている。トランジスタ96は、ソースまたはドレインの一方が電源線VLに接続され、ソースまたはドレインの他方が発光素子98に接続されている。具体的に、トランジスタ96のソースまたはドレインの他方は、発光素子98のアノードとカソードのいずれか一方に接続されている。発光素子98のアノードとカソードのいずれか他方には、所定の電位が与えられる。
図1乃至図7に示したトランジスタ10はオン電流を大きくすることができる。よって、図1乃至図7に示したトランジスタ10をトランジスタ95として用いることで、画素55への画像信号の供給を高速に行うことができるので、画素55の画質を高めることができる。また、図2、図4乃至図7に示したトランジスタ10はオフ電流を小さくすることができる。よって、図2、図4乃至図7に示したトランジスタ10をトランジスタ95として用いることで、トランジスタ95を介して電荷がリークするのを防ぐことができ、容量素子97に与えられた画像信号の電位をより確実に保持することができる。その結果、1フレーム期間内において電荷のリークにより発光素子98の輝度が変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、EL(エレクトロルミネッセンス)素子(有機物及び無機物を含むEL素子、有機EL素子、無機EL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)、MEMS(マイクロ・エレクトロ・メカニカル・システム)、デジタルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、IMOD(インターフェアレンス・モジュレーション)素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)又はSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
〈画素の構成〉
次いで、図14(A)に示した半導体表示装置70の一つである発光装置を例に挙げて、画素55の構成例について説明する。図15に、図14(C)に示した画素55の上面図を、一例として示す。なお、図15では、画素55のレイアウトを明確にするために、各種の絶縁膜と、発光素子98とを省略している。
図15に示す画素55は、トランジスタ95と、トランジスタ96と、容量素子97とを有する。なお、図15では、図1に示したトランジスタ10と同じ構造を採用したトランジスタ95及びトランジスタ96を、発光装置に用いた場合を例示しているが、本発明の一態様では、図1乃至図7にそれぞれ示したトランジスタ10のいずれであっても、発光装置に用いることができる。
トランジスタ95は、ゲート電極としての機能を有する導電膜501と、半導体膜502と、半導体膜502に接続され、ソース電極またはドレイン電極としての機能を有する導電膜503とを有する。導電膜501は、図14(C)に示す配線GLとしての機能を有する。また、導電膜503は、図14(C)に示す配線SLとしての機能を有する。
容量素子97は、半導体膜502と、導電膜504と、半導体膜502と導電膜504の間に設けられた絶縁膜(図示せず)とを有する。導電膜504は導電膜503と同じ層に配置された導電膜505に、接続されている。
トランジスタ96は、ゲート電極としての機能を有する導電膜506と、半導体膜507と、半導体膜507に接続され、ソース電極またはドレイン電極としての機能を有する導電膜508及び導電膜509とを有する。また、導電膜509は、図14(C)に示す発光素子98の画素電極に接続される。導電膜506は、導電膜510を介して半導体膜502に接続されている。導電膜508は、導電膜511に接続されており、導電膜511は、図14(C)に示す配線VLとしての機能を有する。
なお、アノードまたはカソードとなる電極には、金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、酸化インジウム−酸化スズ(ITO:Indium Tin Oxide)、珪素若しくは酸化珪素を含有した酸化インジウム−酸化スズ、酸化インジウム−酸化亜鉛(Indium Zinc Oxide)、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、チタン(Ti)の他、元素周期表の第1族または第2族に属する元素、すなわちリチウム(Li)やセシウム(Cs)等のアルカリ金属、およびカルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、マグネシウム(Mg)およびこれらを含む合金(MgAg、AlLi)、ユウロピウム(Eu)、イッテルビウム(Yb)等の希土類金属およびこれらを含む合金、その他、グラフェン等を用いることができる。そして、上記材料を適宜選択し、その膜厚を最適な値に設定することで、トップエミッション構造、ボトムエミッション構造、またはデュアルエミッション構造を作り分けることが可能となる。
また、本発明の一態様では、発光装置が、白色などの単色の光を発する発光素子と、カラーフィルタを組み合わせることで、フルカラー画像の表示を行うカラーフィルタ方式を採用していても良い。或いは、互いに異なる色相の光を発する複数の発光素子を用いて、フルカラー画像の表示を行う方式を採用することもできる。この方式は、発光素子が有する一対の電極間に設けられるEL層を、対応する色ごとに塗り分けるため、塗り分け方式と呼ばれる。
塗り分け方式の場合、EL層の塗り分けは、通常、メタルマスクなどのマスクを用いて、蒸着法で行われる。そのため、画素のサイズは蒸着法によるEL層の塗り分け精度に依存する。一方、カラーフィルタ方式の場合、塗り分け方式とは異なり、EL層の塗り分けを行う必要がない。よって、塗り分け方式の場合よりも、画素サイズの縮小化が容易であり、高精細の画素部を実現することができる。
また、トップエミッション構造の場合、発光素子から発せられる光を、配線、トランジスタ、容量素子などの各種素子によって遮られることがないため、ボトムエミッション構造に比べて、画素からの光の取り出し効率を高めることができる。よって、トップエミッション構造は、発光素子に供給する電流値を低く抑えても、高い輝度を得ることができるため、発光素子の長寿命化に有利である。
また、本発明の一態様では、発光装置が、EL層から発せられる光を発光素子内で共振させる、マイクロキャビティ(微小光共振器)構造を有していても良い。マイクロキャビティ構造により、特定の波長の光について、発光素子からの取り出し効率を高めることができるので、画素部の輝度と色純度を向上させることができる。
〈発光装置の断面構造〉
図16に、本発明の半導体装置の一形態に相当する、発光装置の画素部の断面構造を一例として示す。
具体的に、図16に示す発光装置は、基板400上にトランジスタ42を有する。なお、図16では、図2に示したトランジスタ10と同じ構造を採用したトランジスタ42を、発光装置に用いた場合を例示しているが、本発明の一態様では、図1乃至図7にそれぞれ示したトランジスタ10のいずれであっても、発光装置に用いることができる。
トランジスタ42上には絶縁膜420が設けられており、絶縁膜420上には導電膜424が設けられている。導電膜424は、絶縁膜420に設けられた開口部において、トランジスタ42のソース電極またはドレイン電極として機能する導電膜404に接続されている。
絶縁膜420及び導電膜424上には絶縁膜425が設けられている。絶縁膜425は、導電膜424と重なる位置に開口部を有する。また、絶縁膜425上において、絶縁膜425の開口部とは異なる位置に、絶縁膜426が設けられている。そして、絶縁膜425及び絶縁膜426上には、EL層427及び導電膜428が、順に積層するように設けられている。導電膜424及び導電膜428が、EL層427を間に挟んで重なり合う部分が、発光素子43として機能する。そして、導電膜424及び導電膜428は、一方がアノード、他方がカソードとして機能する。
また、発光装置は、発光素子43を間に挟んで基板400と対峙する、基板430を有する。基板430上、すなわち、基板430の発光素子43に近い側の面上には、光を遮蔽する機能を有する遮蔽膜431が設けられている。そして、遮蔽膜431は、発光素子43と重なる領域に開口部を有している。発光素子43に重なる開口部において、基板430上には特定の波長範囲の可視光を透過する着色層432が設けられている。
〈順序回路の構成例〉
次いで、図1乃至図7に示すトランジスタ10を用いた、順序回路の構成例について説明する。
図17(A)に、順序回路80に接続された各種配線の位置を、模式的に示す。また、図17(B)に、順序回路80の回路構成を一例として示す。図17(B)に示す順序回路80は、pチャネル型のトランジスタ81乃至トランジスタ85と、nチャネル型のトランジスタ86乃至トランジスタ90とを有する。トランジスタ81乃至トランジスタ90には、図1乃至図7に示すトランジスタ10の構造を適用することができる。
順序回路80において、トランジスタ81、トランジスタ82、トランジスタ86、及びトランジスタ87は、配線c1及び配線c2に供給される信号に従って信号の出力の有無が制御されるクロックドインバータを構成している。
具体的に、トランジスタ81は、ゲートが配線c2に接続され、ソース及びドレインの一方が配線74に接続され、ソース及びドレインの他方がトランジスタ82のソース及びドレインの一方に接続されている。トランジスタ82は、ゲートが配線inに接続され、ソース及びドレインの他方がトランジスタ85及びトランジスタ90のゲートに接続されている。トランジスタ87は、ゲートが配線c1に接続され、ソース及びドレインの一方が配線75に接続され、ソース及びドレインの他方がトランジスタ86のソース及びドレインの一方に接続されている。トランジスタ86は、ゲートが配線inに接続され、ソース及びドレインの他方がトランジスタ85及びトランジスタ90のゲートに接続されている。
また、順序回路80において、トランジスタ83、トランジスタ84、トランジスタ88、及びトランジスタ89は、配線c1及び配線c2に供給される信号に従って信号の出力の有無が制御されるクロックドインバータを構成している。
具体的に、トランジスタ83は、ゲートが配線c1に接続され、ソース及びドレインの一方が配線76に接続され、ソース及びドレインの他方がトランジスタ84のソース及びドレインの一方に接続されている。トランジスタ84は、ゲートが配線outに接続され、ソース及びドレインの他方がトランジスタ85及びトランジスタ90のゲートに接続されている。トランジスタ89は、ゲートが配線c2に接続され、ソース及びドレインの一方が配線77に接続され、ソース及びドレインの他方がトランジスタ88のソース及びドレインの一方に接続されている。トランジスタ88は、ゲートが配線outに接続され、ソース及びドレインの他方がトランジスタ85及びトランジスタ90のゲートに接続されている。
また、順序回路80において、トランジスタ85及びトランジスタ90はインバータを構成している。
具体的に、トランジスタ85は、ソース及びドレインの一方が配線78に接続され、ソース及びドレインの他方が配線outに接続されている。トランジスタ90は、ソース及びドレインの一方が配線79に接続され、ソース及びドレインの他方が配線outに接続されている。
また、配線75、配線77、及び配線79には、ローレベルの電位VSSが与えられ、配線74、配線76、及び配線78には、ハイレベルの電位VDDが与えられる。
図1乃至図7に示したトランジスタ10はオン電流を大きくすることができる。よって、図1乃至図7に示したトランジスタ10を順序回路80のトランジスタ81乃至トランジスタ90のいずれかに用いることで、順序回路80を高速に動作させることができる。また、図2、図4乃至図7に示したトランジスタ10はオフ電流を小さくすることができる。よって、図2、図4乃至図7に示したトランジスタ10を順序回路80のトランジスタ81乃至トランジスタ90のいずれかに用いることで、配線75、配線77、及び配線79と、配線74、配線76、及び配線78の間に流れるリーク電流を小さく抑えることができ、順序回路80の消費電力を低減させることができる。
〈駆動回路の構成例〉
次いで、図17に示した順序回路80を用いた信号線駆動回路の構成を、図18に一例としてブロック図で示す。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
図18に示す信号線駆動回路では、複数の順序回路80を用いてシフトレジスタが構成されている。そして、複数の順序回路80では、スタートパルス信号SSP、または前段の順序回路80に接続された配線outの信号が、配線inに入力される。配線c1及び配線c2の一方には、クロック信号SCKが入力され、配線c1及び配線c2の他方には、クロック信号SCKの論理値が反転されたクロック信号SCKbが入力される。
複数の順序回路80の配線inに入力される信号と、配線outに入力される信号は、複数のNAND40が有する一対の入力端子に、それぞれ入力される。複数のNAND40が有する出力端子から出力される信号は、複数のNOR41が有する一対の入力端子の一方に、それぞれ入力される。また、複数のNOR41が有する一対の入力端子の他方には、複数のNAND40が有する出力端子から出力される信号が、バッファ44を介して入力される。複数のNOR41が有する出力端子から出力される信号は、バッファ45を介して、複数のトランスミッションゲート47が有する第1端子に入力される。また、複数のNOR41が有する出力端子から出力される信号は、インバータ46を介して、複数のトランスミッションゲート47が有する第2端子に入力される。
トランスミッションゲート47は、第1端子及び第2端子に入力される信号に従って、入力端子に入力される画像信号Videoの配線SLへの供給を制御する機能を有する。
次いで、図17に示した順序回路80を用いた走査線駆動回路の構成を、図19に一例としてブロック図で示す。
図19に示す走査線駆動回路では、複数の順序回路80を用いてシフトレジスタが構成されている。そして、複数の順序回路80では、スタートパルス信号GSP、または前段の順序回路80に接続された配線outの信号が、配線inに入力される。配線c1及び配線c2の一方には、クロック信号GCKが入力され、配線c1及び配線c2の他方には、クロック信号GCKの論理値が反転されたクロック信号GCKbが入力される。
複数の順序回路80の配線inに入力される信号と、配線outに入力される信号は、複数のNAND48が有する一対の入力端子に、それぞれ入力される。複数のNAND48が有する出力端子から出力される信号は、複数のNOR49が有する一対の入力端子の一方に、それぞれ入力される。また、複数のNOR49が有する一対の入力端子の他方には、信号PWCがそれぞれ入力される。具体的に、図19では、一のNAND48が有する出力端子から出力される信号が、6つのNOR49が有する一対の入力端子の一方に、それぞれ入力される場合を例示している。そして、上記6つのNOR49が有する一対の入力端子の他方には、信号PWC1乃至信号PWC6がそれぞれ入力される場合を例示している。複数のNOR49が有する出力端子から出力される信号は、バッファ50を介して、複数の配線GLにそれぞれ入力される。
なお、図1乃至図7に示したトランジスタ10は、順序回路80のみならず、図18に示す信号線駆動回路を構成する各種回路、或いは、図19に示す走査線駆動回路を構成する各種回路に、用いることができる。図1乃至図7に示したトランジスタ10はオン電流を大きくすることができる。よって、図1乃至図7に示したトランジスタ10を、信号線駆動回路または走査線駆動回路を構成する各種回路に用いることで、信号線駆動回路または走査線駆動回を高速に動作させることができる。また、図2、図4乃至図7に示したトランジスタ10はオフ電流を小さくすることができる。よって、図2、図4乃至図7に示したトランジスタ10を信号線駆動回路または走査線駆動回路を構成する各種回路に用いることで、信号線駆動回路または走査線駆動回の消費電力を低減させることができる。
〈発光装置の外観〉
図20は、本発明の半導体装置の一形態に相当する、発光装置の外観の一例を示す、斜視図である。図20に示す発光装置は、パネル1601と、コントローラ、電源回路、画像処理回路、画像メモリ、CPUなどが設けられた回路基板1602と、接続部1603とを有している。パネル1601は、画素が複数設けられた画素部1604と、複数の画素を行ごとに選択する駆動回路1605と、選択された行内の画素への画像信号Sigの供給を制御する駆動回路1606とを有する。
回路基板1602から、接続部1603を介して、各種信号と、電源の電位とが、パネル1601に入力される。接続部1603には、FPC(Flexible Printed Circuit)などを用いることができる。また、接続部1603にCOFテープを用いる場合、回路基板1602内の一部の回路、或いはパネル1601が有する駆動回路1605や駆動回路1606の一部などを別途用意したチップに形成しておき、COF(Chip On Film)法を用いて当該チップをCOFテープに接続しておいても良い。
〈電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図21に示す。
図21(A)は表示装置であり、筐体5001、表示部5002、支持台5003等を有する。本発明の一態様に係る半導体装置は、表示部5002またはその他の各種回路に用いることができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図21(B)は携帯情報端末であり、筐体5101、表示部5102、操作キー5103等を有する。本発明の一態様に係る半導体装置は、表示部5102またはその他の各種回路に用いることができる。
図21(C)は表示装置であり、曲面を有する筐体5701、表示部5702等を有する。本発明の一態様に係る半導体装置は、表示部5702またはその他の各種回路に用いることができる。本発明の一態様に係る半導体装置に可撓性を有する基板を用いることで、曲面を有する筐体5701に支持された表示部5702に、当該半導体装置を用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
図21(D)は携帯型ゲーム機であり、筐体5301、筐体5302、表示部5303、表示部5304、マイクロホン5305、スピーカー5306、操作キー5307、スタイラス5308等を有する。本発明の一態様に係る半導体装置は、表示部5303、表示部5304、またはその他の各種回路に用いることができる。なお、図21(D)に示した携帯型ゲーム機は、2つの表示部5303と表示部5304とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図21(E)は電子書籍であり、筐体5601、表示部5602等を有する。本発明の一態様に係る半導体装置は、表示部5602またはその他の各種回路に用いることができる。そして、可撓性を有する基板を用いることで、表示部に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
図21(F)は携帯電話であり、筐体5901に、表示部5902、マイク5907、スピーカー5904、カメラ5903、外部接続部5906、操作用のボタン5905が設けられている。本発明の一態様に係る半導体装置は、表示部5902、またはその他の各種回路に用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板に形成した場合、図21(F)に示すような曲面を有する表示部5902に当該半導体装置を適用することが可能である。
1 構成例
2 構成例
3 構成例
4 構成例
5 構成例
6 構成例
7 構成例
10 トランジスタ
10a トランジスタ
10b トランジスタ
10c トランジスタ
10N トランジスタ
10P トランジスタ
11 基板
12 半導体膜
12a チャネル形成領域
12b 不純物領域
12c 不純物領域
13 絶縁膜
13a 絶縁膜
13c 絶縁膜
14 導電膜
15 導電膜
16 絶縁膜
17 導電膜
17a 導電膜
17b 導電膜
17c 導電膜
18 開口部
18a 開口部
18b 開口部
18c 開口部
19 開口部
19a 開口部
19b 開口部
19c 開口部
20 導電膜
21 絶縁膜
22 開口部
23 開口部
24 導電膜
25 開口部
26 導電膜
27 導電膜
28 開口部
29 開口部
30 導電膜
31 導電膜
32 導電膜
33 導電膜
40 NAND
42 トランジスタ
43 発光素子
44 バッファ
45 バッファ
46 インバータ
47 トランスミッションゲート
48 NAND
50 バッファ
55 画素
56 トランジスタ
57 容量素子
60 液晶素子
70 半導体表示装置
71 画素部
72 走査線駆動回路
73 信号線駆動回路
74 配線
75 配線
76 配線
77 配線
78 配線
79 配線
80 順序回路
81 トランジスタ
82 トランジスタ
83 トランジスタ
84 トランジスタ
85 トランジスタ
86 トランジスタ
87 トランジスタ
88 トランジスタ
89 トランジスタ
90 トランジスタ
95 トランジスタ
96 トランジスタ
97 容量素子
98 発光素子
300 基板
301 絶縁膜
302 導電膜
303 導電膜
304 絶縁膜
305 半導体膜
306 半導体膜
307 半導体膜
308 絶縁膜
309 導電膜
310 導電膜
311 レジスト
312 不純物領域
313 レジスト
314 不純物領域
320 絶縁膜
321 導電膜
322 導電膜
400 基板
404 導電膜
420 絶縁膜
424 導電膜
425 絶縁膜
426 絶縁膜
427 EL層
428 導電膜
430 基板
431 遮蔽膜
432 着色層
501 導電膜
502 半導体膜
503 導電膜
504 導電膜
505 導電膜
506 導電膜
507 半導体膜
508 導電膜
509 導電膜
510 導電膜
511 導電膜
1601 パネル
1602 回路基板
1603 接続部
1604 画素部
1605 駆動回路
1606 駆動回路
5001 筐体
5002 表示部
5003 支持台
5101 筐体
5102 表示部
5103 操作キー
5301 筐体
5302 筐体
5303 表示部
5304 表示部
5305 マイクロホン
5306 スピーカー
5307 操作キー
5308 スタイラス
5601 筐体
5602 表示部
5701 筐体
5702 表示部
5901 筐体
5902 表示部
5903 カメラ
5904 スピーカー
5905 ボタン
5906 外部接続部
5907 マイク

Claims (5)

  1. チャネル形成領域及び前記チャネル形成領域を間に挟んで位置する一対の不純物領域を有する半導体膜と、
    前記チャネル形成領域における前記半導体膜の側部及び上部を覆う絶縁膜と、
    前記絶縁膜を間に挟んで、前記チャネル形成領域における前記半導体膜の側部及び上部と重なるゲート電極と、
    一対の前記不純物領域における前記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極と、を有し、
    前記半導体膜のアスペクト比は、0.05以上10以下であり、
    前記アスペクト比は、前記半導体膜の底面の短辺の長さに対する前記半導体膜の膜厚の比であることを特徴とする半導体装置。
  2. 第1ゲート電極と、
    前記第1ゲート電極を覆う第1絶縁膜と、
    チャネル形成領域及び前記チャネル形成領域を間に挟んで位置する一対の不純物領域を有し、なおかつ、前記第1絶縁膜を間に挟んで前記チャネル形成領域が前記第1ゲート電極と重なる半導体膜と、
    前記チャネル形成領域における前記半導体膜の側部及び上部を覆う第2絶縁膜と、
    前記第2絶縁膜を間に挟んで、前記チャネル形成領域における前記半導体膜の側部及び上部と重なる第2ゲート電極と、
    一対の前記不純物領域における前記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極と、を有し、
    前記半導体膜のアスペクト比は、0.05以上10以下であり、
    前記アスペクト比は、前記半導体膜の底面の短辺の長さに対する前記半導体膜の膜厚の比であることを特徴とする半導体装置。
  3. 第1ゲート電極と、
    前記第1ゲート電極を覆う第1絶縁膜と、
    チャネル形成領域及び前記チャネル形成領域を間に挟んで位置する一対の不純物領域を有し、なおかつ、前記第1絶縁膜を間に挟んで前記チャネル形成領域が前記第1ゲート電極と重なる半導体膜と、
    前記チャネル形成領域における前記半導体膜の側部及び上部を覆う第2絶縁膜と、
    前記第2絶縁膜を間に挟んで、前記チャネル形成領域における前記半導体膜の側部及び上部と重なり、なおかつ、前記第1絶縁膜及び前記第2絶縁膜が有する開口部において前記第1ゲート電極と電気的に接続されている第2ゲート電極と、
    一対の前記不純物領域における前記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極と、を有し、
    前記半導体膜のアスペクト比は、0.05以上10以下であり、
    前記アスペクト比は、前記半導体膜の底面の短辺の長さに対する前記半導体膜の膜厚の比であることを特徴とする半導体装置。
  4. 請求項1乃至請求項3のいずれか1項において、
    前記半導体膜は、シリコン、若しくは、シリコン及びゲルマニウムを含む半導体装置。
  5. 請求項4において、
    前記半導体膜が結晶性を有する半導体装置。
JP2014184839A 2013-09-13 2014-09-11 発光装置 Active JP6345553B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014184839A JP6345553B2 (ja) 2013-09-13 2014-09-11 発光装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013190275 2013-09-13
JP2013190275 2013-09-13
JP2014184839A JP6345553B2 (ja) 2013-09-13 2014-09-11 発光装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018098378A Division JP6697025B2 (ja) 2013-09-13 2018-05-23 発光装置

Publications (3)

Publication Number Publication Date
JP2015079952A true JP2015079952A (ja) 2015-04-23
JP2015079952A5 JP2015079952A5 (ja) 2017-10-19
JP6345553B2 JP6345553B2 (ja) 2018-06-20

Family

ID=52665785

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2014184839A Active JP6345553B2 (ja) 2013-09-13 2014-09-11 発光装置
JP2018098378A Expired - Fee Related JP6697025B2 (ja) 2013-09-13 2018-05-23 発光装置
JP2020076489A Active JP7012775B2 (ja) 2013-09-13 2020-04-23 発光装置
JP2022005796A Active JP7266720B2 (ja) 2013-09-13 2022-01-18 発光装置
JP2023067568A Active JP7316476B2 (ja) 2013-09-13 2023-04-18 発光装置
JP2023115617A Active JP7342300B1 (ja) 2013-09-13 2023-07-14 発光装置
JP2023139950A Pending JP2023164487A (ja) 2013-09-13 2023-08-30 発光装置

Family Applications After (6)

Application Number Title Priority Date Filing Date
JP2018098378A Expired - Fee Related JP6697025B2 (ja) 2013-09-13 2018-05-23 発光装置
JP2020076489A Active JP7012775B2 (ja) 2013-09-13 2020-04-23 発光装置
JP2022005796A Active JP7266720B2 (ja) 2013-09-13 2022-01-18 発光装置
JP2023067568A Active JP7316476B2 (ja) 2013-09-13 2023-04-18 発光装置
JP2023115617A Active JP7342300B1 (ja) 2013-09-13 2023-07-14 発光装置
JP2023139950A Pending JP2023164487A (ja) 2013-09-13 2023-08-30 発光装置

Country Status (5)

Country Link
US (5) US9680026B2 (ja)
JP (7) JP6345553B2 (ja)
KR (4) KR102304337B1 (ja)
TW (4) TWI796742B (ja)
WO (1) WO2015037686A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186618B2 (en) 2015-03-18 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI695513B (zh) 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US10622318B2 (en) 2017-04-26 2020-04-14 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208777A (ja) * 1998-11-02 2000-07-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000299469A (ja) * 1999-02-12 2000-10-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
JP2006093715A (ja) * 2004-09-25 2006-04-06 Samsung Electronics Co Ltd 薄膜トランジスタの製造方法
JP2007013133A (ja) * 2005-06-02 2007-01-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
JP2011023695A (ja) * 2009-07-15 2011-02-03 Samsung Mobile Display Co Ltd 有機電界発光表示装置及びその製造方法
JP2012019120A (ja) * 2010-07-09 2012-01-26 Casio Comput Co Ltd トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
WO2012038999A1 (ja) * 2010-09-21 2012-03-29 パナソニック株式会社 薄膜トランジスタアレイ装置、薄膜トランジスタアレイ装置の製造方法
JP2012064603A (ja) * 2010-09-14 2012-03-29 Casio Comput Co Ltd トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250770A (ja) * 1990-02-28 1991-11-08 Sony Corp 半導体装置
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5807772A (en) * 1992-06-09 1998-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor device with bottom gate connected to source or drain
JPH065856A (ja) 1992-06-19 1994-01-14 Kawasaki Steel Corp 半導体装置
US6274887B1 (en) 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6777716B1 (en) 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
JP4925528B2 (ja) 2000-09-29 2012-04-25 三洋電機株式会社 表示装置
US6509616B2 (en) 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US6642085B1 (en) * 2000-11-03 2003-11-04 The Regents Of The University Of California Thin film transistors on plastic substrates with reflective coatings for radiation protection
JP2002196701A (ja) 2000-12-22 2002-07-12 Semiconductor Energy Lab Co Ltd 表示装置の駆動回路及び表示装置の駆動方法
JP2002358031A (ja) 2001-06-01 2002-12-13 Semiconductor Energy Lab Co Ltd 発光装置及びその駆動方法
JP4149168B2 (ja) 2001-11-09 2008-09-10 株式会社半導体エネルギー研究所 発光装置
JP4141292B2 (ja) 2002-03-15 2008-08-27 株式会社半導体エネルギー研究所 半導体装置
US6847050B2 (en) 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7612749B2 (en) 2003-03-04 2009-11-03 Chi Mei Optoelectronics Corporation Driving circuits for displays
JP4174737B2 (ja) 2003-03-26 2008-11-05 株式会社半導体エネルギー研究所 発光装置及び素子基板
EP1607931B1 (en) 2003-03-26 2014-01-08 Semiconductor Energy Laboratory Co., Ltd. Device substrate and light-emitting device
JP4425571B2 (ja) * 2003-06-11 2010-03-03 株式会社半導体エネルギー研究所 発光装置及び素子基板
JP4675584B2 (ja) 2003-06-30 2011-04-27 株式会社半導体エネルギー研究所 発光装置の駆動方法
US8552933B2 (en) 2003-06-30 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method of the same
JP4986391B2 (ja) 2003-10-28 2012-07-25 株式会社半導体エネルギー研究所 表示装置の作製方法
US7709843B2 (en) 2003-10-28 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same, and television receiver
KR100642491B1 (ko) 2003-12-26 2006-11-02 엘지.필립스 엘시디 주식회사 유기전계발광 소자
US20060166415A1 (en) * 2004-06-07 2006-07-27 Sharp Laboratories Of America, Inc. Two-transistor tri-state inverter
US7608490B2 (en) 2005-06-02 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4926426B2 (ja) 2005-08-12 2012-05-09 株式会社半導体エネルギー研究所 電子機器
JP2008071922A (ja) * 2006-09-14 2008-03-27 Toshiba Corp Xorゲート
JP2009151293A (ja) 2007-11-30 2009-07-09 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法、並びに電子機器
JP2009206306A (ja) 2008-02-28 2009-09-10 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法
US7985605B2 (en) 2008-04-17 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof
JP4582195B2 (ja) 2008-05-29 2010-11-17 ソニー株式会社 表示装置
KR101547326B1 (ko) * 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
JP5540503B2 (ja) 2008-12-25 2014-07-02 カシオ計算機株式会社 電子機器の製造方法及び短絡体
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
KR101835748B1 (ko) * 2009-10-09 2018-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치 및 이를 포함한 전자 기기
KR101819197B1 (ko) * 2010-02-05 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
KR101732988B1 (ko) * 2010-05-20 2017-05-08 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법
US8779433B2 (en) * 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102315245A (zh) 2010-07-09 2012-01-11 卡西欧计算机株式会社 晶体管构造体及发光装置
US8575610B2 (en) 2010-09-02 2013-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP2012059757A (ja) 2010-09-06 2012-03-22 Sony Corp 半導体装置の製造方法、半導体装置、表示装置、および電子機器
TW201218367A (en) 2010-09-14 2012-05-01 Casio Computer Co Ltd Transistor structure, manufacturing method of transistor structure, and light emitting apparatus
KR101348537B1 (ko) 2010-09-29 2014-01-07 파나소닉 주식회사 El 표시 패널, el 표시 장치 및 el 표시 패널의 제조 방법
CN102130009B (zh) * 2010-12-01 2012-12-05 北京大学深圳研究生院 一种晶体管的制造方法
US8928010B2 (en) * 2011-02-25 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device
US9099437B2 (en) 2011-03-08 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI627756B (zh) 2011-03-25 2018-06-21 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
KR101899477B1 (ko) * 2011-11-18 2018-09-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 유기 발광 표시장치
TWI569446B (zh) 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9029863B2 (en) 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10535735B2 (en) * 2012-06-29 2020-01-14 Intel Corporation Contact resistance reduced P-MOS transistors employing Ge-rich contact layer
KR102248765B1 (ko) 2012-11-30 2021-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208777A (ja) * 1998-11-02 2000-07-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000299469A (ja) * 1999-02-12 2000-10-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
JP2006093715A (ja) * 2004-09-25 2006-04-06 Samsung Electronics Co Ltd 薄膜トランジスタの製造方法
JP2007013133A (ja) * 2005-06-02 2007-01-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
JP2011023695A (ja) * 2009-07-15 2011-02-03 Samsung Mobile Display Co Ltd 有機電界発光表示装置及びその製造方法
JP2012019120A (ja) * 2010-07-09 2012-01-26 Casio Comput Co Ltd トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP2012064603A (ja) * 2010-09-14 2012-03-29 Casio Comput Co Ltd トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
WO2012038999A1 (ja) * 2010-09-21 2012-03-29 パナソニック株式会社 薄膜トランジスタアレイ装置、薄膜トランジスタアレイ装置の製造方法

Also Published As

Publication number Publication date
JP7316476B2 (ja) 2023-07-27
KR20210118226A (ko) 2021-09-29
WO2015037686A1 (en) 2015-03-19
US20170271526A1 (en) 2017-09-21
JP7342300B1 (ja) 2023-09-11
JP2018137482A (ja) 2018-08-30
US11508852B2 (en) 2022-11-22
JP2023090752A (ja) 2023-06-29
JP2023164487A (ja) 2023-11-10
KR102446991B1 (ko) 2022-09-26
TWI736362B (zh) 2021-08-11
TWI700814B (zh) 2020-08-01
KR20160054469A (ko) 2016-05-16
JP7266720B2 (ja) 2023-04-28
KR102234236B1 (ko) 2021-04-01
KR102304337B1 (ko) 2021-09-23
JP2022048208A (ja) 2022-03-25
JP7012775B2 (ja) 2022-01-28
US20240258433A1 (en) 2024-08-01
TW202107680A (zh) 2021-02-16
TWI657564B (zh) 2019-04-21
JP6345553B2 (ja) 2018-06-20
TW202211437A (zh) 2022-03-16
KR20220035281A (ko) 2022-03-21
TW201921650A (zh) 2019-06-01
US20210104633A1 (en) 2021-04-08
JP2020120126A (ja) 2020-08-06
US10797179B2 (en) 2020-10-06
JP2023133354A (ja) 2023-09-22
US20150357479A1 (en) 2015-12-10
TW201517249A (zh) 2015-05-01
US20230120322A1 (en) 2023-04-20
US9680026B2 (en) 2017-06-13
US11869977B2 (en) 2024-01-09
KR20210037731A (ko) 2021-04-06
KR102373901B1 (ko) 2022-03-15
JP6697025B2 (ja) 2020-05-20
TWI796742B (zh) 2023-03-21

Similar Documents

Publication Publication Date Title
JP7342300B1 (ja) 発光装置
JP2024099591A (ja) 半導体装置
JP2024111089A (ja) 半導体装置
TWI527225B (zh) 半導體裝置及其製造方法
TW201220293A (en) Method for driving liquid crystal display device
JP2022081513A (ja) 表示装置、電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170907

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180501

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180523

R150 Certificate of patent or registration of utility model

Ref document number: 6345553

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250