JP2023133354A - 発光装置 - Google Patents

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Abstract

Figure 2023133354000001
【課題】高速動作を実現することができる半導体装置、または、応力に対する高い強度を
有する半導体装置の提供
【解決手段】第１ゲート電極と、上記第１ゲート電極上の第１絶縁膜と、チャネル形成領
域及び上記チャネル形成領域を間に挟んで位置する一対の不純物領域を有し、なおかつ、
上記第１絶縁膜を間に挟んで上記チャネル形成領域が上記第１ゲート電極と重なる半導体
膜と、上記チャネル形成領域における上記半導体膜の側部及び上部を覆う第２絶縁膜と、
上記第２絶縁膜を間に挟んで、上記チャネル形成領域における上記半導体膜の側部及び上
部と重なる第２ゲート電極と、一対の上記不純物領域における上記半導体膜の側部及び上
部にそれぞれ接する、ソース電極及びドレイン電極と、を有する半導体装置。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明の一態様は、半導体特性を利用した半
導体装置に関する。
携帯型の電子機器などに用いられる半導体表示装置は、画素部以外の領域を狭くする（狭
額縁化する）ことが求められている。駆動回路の一部または全てを画素部と同じ基板上に
作製するシステムオンパネルは、狭額縁化を実現するのに有効な手段の一つである。
下記の特許文献１には、表示部と周辺回路部を同一基板上に形成するシステムオンパネル
型の表示装置について開示されている。
２００９－１５１２９３号公報
ところで、アクティブマトリクス型の半導体表示装置は、より高精細、高解像度の画像を
表示するために、画素数が増える傾向にある。そのため、走査線駆動回路と信号線駆動回
路などの駆動回路には、高速での駆動が要求されており、特に、信号線駆動回路は、各ラ
インの画素が選択されている間に、当該ライン内の全ての画素に画像信号を供給する必要
があるため、その駆動周波数は走査線駆動回路に比べて遙かに高い。
また、半導体装置の基板として、プラスチックなどの可撓性を有する素材（フレキシブル
な素材）を用いることで、半導体装置の利用形態の幅を広げることができる。然るに、フ
レキシブルな基板を用いる場合、ガラス基板などの可撓性に乏しい基板を用いる場合に比
べて、応力に対する高い強度が半導体素子に要求される。
上述したような技術的背景のもと、本発明の一態様では、高速動作を実現することができ
る半導体装置の提供を、課題の一つとする。または、本発明の一態様では、応力に対する
高い強度を有する半導体装置の提供を、課題の一つとする。または、本発明の一態様では
、新規な半導体装置の提供を、課題の一つとする。なお、これらの課題の記載は、他の課
題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全
てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載
から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以
外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、チャネル形成領域及び上記チャネル形成領域を間
に挟んで位置する一対の不純物領域を有する半導体膜と、上記チャネル形成領域における
上記半導体膜の側部及び上部を覆う絶縁膜と、上記絶縁膜を間に挟んで、上記チャネル形
成領域における上記半導体膜の側部及び上部と重なるゲート電極と、一対の上記不純物領
域における上記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極
と、を有する。
本発明の一態様にかかる半導体装置は、第１ゲート電極と、上記第１ゲート電極上の第１
絶縁膜と、チャネル形成領域及び上記チャネル形成領域を間に挟んで位置する一対の不純
物領域を有し、なおかつ、上記第１絶縁膜を間に挟んで上記チャネル形成領域が上記第１
ゲート電極と重なる半導体膜と、上記チャネル形成領域における上記半導体膜の側部及び
上部を覆う第２絶縁膜と、上記第２絶縁膜を間に挟んで、上記チャネル形成領域における
上記半導体膜の側部及び上部と重なる第２ゲート電極と、一対の上記不純物領域における
上記半導体膜の側部及び上部にそれぞれ接する、ソース電極及びドレイン電極と、を有す
る。
本発明の一態様にかかる半導体装置は、第１ゲート電極と、上記第１ゲート電極上の第１
絶縁膜と、チャネル形成領域及び上記チャネル形成領域を間に挟んで位置する一対の不純
物領域を有し、なおかつ、上記第１絶縁膜を間に挟んで上記チャネル形成領域が上記第１
ゲート電極と重なる半導体膜と、上記チャネル形成領域における上記半導体膜の側部及び
上部を覆う第２絶縁膜と、上記第２絶縁膜を間に挟んで、上記チャネル形成領域における
上記半導体膜の側部及び上部と重なり、なおかつ、上記第１絶縁膜及び上記第２絶縁膜が
有する開口部において上記第１ゲート電極と電気的に接続されている第２ゲート電極と、
一対の上記不純物領域における上記半導体膜の側部及び上部にそれぞれ接する、ソース電
極及びドレイン電極と、を有する。
本発明の一態様により、高速動作を実現する半導体装置を提供することができる。本発明
の一態様により、応力に対する高い強度を有する半導体装置を提供することができる。ま
たは、新規な半導体装置、表示装置、または、発光装置、などを提供することが出来る。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体表示装置の構成を示す図。 画素の上面図。 発光装置の断面図。 順序回路の構成を示す図。 信号線駆動回路の構成を示す図。 走査線駆動回路の構成を示す図。 発光装置の斜視図。 電子機器の図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用
いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ
、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイ
クロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、
半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を
各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒ
ｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ
（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、トランジスタを駆動回路に有
している半導体表示装置が、その範疇に含まれる。
なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画
素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモ
ジュールとを、その範疇に含む。さらに、本発明の一態様に係る半導体表示装置は、当該
半導体表示装置を作製する過程において、表示素子が完成する前の一形態に相当する素子
基板をその範疇に含み、当該素子基板は、トランジスタと、表示素子に用いられる画素電
極または共通電極などの電極と、容量素子とを、複数の各画素に備える。
また、本発明の一態様に係る半導体表示装置には、指またはスタイラスなどが指し示した
位置を検出し、その位置情報を含む信号を生成することができる位置入力装置であるタッ
チパネルが、構成要素に含まれていても良い。
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態にすることができるような回路構成になっている場合
に相当する。従って、ある回路とある回路が接続している構成とは、直接接続している構
成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能で
あるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続し
ている構成も、その範疇に含む。また、ある素子とある素子が接続している構成とは、直
接接続している構成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、
或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介し
て間接的に接続している構成も、その範疇に含む。また、回路図上は独立している構成要
素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機
能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本
明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っ
ている場合も、その範疇に含める。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。
〈トランジスタの構成例１〉
図１に、本発明の一態様にかかる半導体装置が有するトランジスタ１０の構成を、一例と
して示す。図１（Ａ）に、トランジスタ１０の平面図を示す。なお、図１（Ａ）では、ト
ランジスタ１０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、
図１（Ｂ）に、図１（Ａ）に示すトランジスタ１０の回路図記号を示す。また、図１（Ａ
）に示した平面図の、破線Ａ１－Ａ２における断面図を図１（Ｃ）に示し、破線Ｂ１－Ｂ
２における断面図を図１（Ｄ）に示す。
図１（Ａ）、図１（Ｃ）、及び図１（Ｄ）に示すトランジスタ１０は、絶縁表面を有する
基板１１上に、半導体膜１２を有する。半導体膜１２は、チャネル形成領域１２ａと、チ
ャネル形成領域１２ａを間に挟んで位置する不純物領域１２ｂ及び不純物領域１２ｃとを
有する。また、トランジスタ１０は、ゲート絶縁膜としての機能を有し、なおかつ、チャ
ネル形成領域１２ａにおける半導体膜１２の側部及び上部を覆う絶縁膜１３を有する。ま
た、トランジスタ１０は、図１（Ｂ）の回路図記号に示すゲート電極（ＦＧ）としての機
能を有し、なおかつ、絶縁膜１３を間に挟んでチャネル形成領域１２ａにおける半導体膜
１２の側部及び上部と重なる導電膜１７を有する。また、トランジスタ１０は、図１（Ｂ
）の回路図記号に示すソース電極（Ｓ）またはドレイン電極（Ｄ）としての機能を有し、
なおかつ、不純物領域１２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部
にそれぞれ接続された導電膜１４及び導電膜１５とを有する。
なお、導電膜１４（及び／又は、導電膜１５）の、少なくとも一部（又は全部）は、半導
体膜１２の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）に設け
られている。
または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一部（又は全部）は、半
導体膜１２の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）と、
接触している。または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一部（又
は全部）は、半導体膜１２の少なくとも一部（又は全部）と、接触している。
または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一部（又は全部）は、半
導体膜１２の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）と、
電気的に接続されている。または、導電膜１４（及び／又は、導電膜１５）の、少なくと
も一部（又は全部）は、半導体膜１２の一部（又は全部）と、電気的に接続されている。
または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一部（又は全部）は、半
導体膜１２の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）に、
近接して配置されている。または、導電膜１４（及び／又は、導電膜１５）の、少なくと
も一部（又は全部）は、半導体膜１２の一部（又は全部）に、近接して配置されている。
または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一部（又は全部）は、半
導体膜１２の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）の横
側に配置されている。または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一
部（又は全部）は、半導体膜１２の一部（又は全部）の横側に配置されている。
または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一部（又は全部）は、半
導体膜１２の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）の斜
め上側に配置されている。または、導電膜１４（及び／又は、導電膜１５）の、少なくと
も一部（又は全部）は、半導体膜１２の一部（又は全部）の斜め上側に配置されている。
または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一部（又は全部）は、半
導体膜１２の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）の上
側に配置されている。または、導電膜１４（及び／又は、導電膜１５）の、少なくとも一
部（又は全部）は、半導体膜１２の一部（又は全部）の上側に配置されている。
また、図１（Ａ）、図１（Ｃ）、及び図１（Ｄ）では、半導体膜１２、絶縁膜１３、導電
膜１７上に絶縁膜１６が設けられており、絶縁膜１６上に導電膜１４及び導電膜１５が設
けられている場合を例示している。そして、図１（Ａ）、図１（Ｃ）、及び図１（Ｄ）で
は、絶縁膜１６に設けられた開口部１８及び開口部１９において、導電膜１４及び導電膜
１５が不純物領域１２ｂ及び不純物領域１２ｃに接続されている場合を例示している。
図１に示すように、本発明の一態様にかかるトランジスタ１０では、チャネル形成領域１
２ａにおける半導体膜１２の側部及び上部と、導電膜１７とが重なることで、チャネル形
成領域１２ａの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導
体膜１２のチャネル形成領域１２ａにおける基板上の専有面積を小さく抑えつつ、トラン
ジスタ１０におけるキャリアの移動量が増加し、その結果、トランジスタ１０のオン電流
が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域１２ａにおけ
る半導体膜１２のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１２ａに
おける半導体膜１２の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するア
スペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１０の
オン電流をより大きくすることができ、電界効果移動度もより高められる。なお、本明細
書において、アスペクト比とは、半導体膜の底面の短辺の長さ（チャネル幅Ｗ）に対する
半導体膜の膜厚（Ｔ）の比（Ｔ／Ｗ）のことを表す。
なお、バルクの半導体基板を用いたトランジスタの場合とは異なり、薄膜の半導体膜１２
を用いたトランジスタ１０の場合、アスペクト比は、半導体膜１２において結晶性の高さ
を確保することができる程度の高さであることが望ましい。半導体膜１２がシリコンを含
む場合、または、半導体膜１２がシリコン及びゲルマニウムを含む場合、半導体膜１２の
結晶性の高さを確保することを考慮すると、具体的に、膜厚Ｔは５ｎｍ以上１５０ｎｍ以
下であることが望ましく、２０ｎｍ以上１００ｎｍ以下であることがより望ましい。そし
て、膜厚Ｔの値が上記範囲内にあると仮定し、ガラス基板を用いた場合の露光装置の解像
度が数μｍ程度であることを考慮すると、具体的なアスペクト比は０．０５以上１０以下
であることが望ましく、０．１以上５以下であることがより望ましい。さらに、アスペク
ト比が１以上５以下であることがより望ましい。
なお、チャネル長方向とは、不純物領域１２ｂと不純物領域１２ｃの間において、キャリ
アが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直
の方向を意味する。
また、図１に示すように、本発明の一態様にかかるトランジスタ１０では、不純物領域１
２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部に、導電膜１４及び導電
膜１５がそれぞれ接続されている。そのため、導電膜１４及び導電膜１５が半導体膜１２
の上部のみに接続されている場合に比べて、導電膜１４及び導電膜１５と不純物領域１２
ｂ及び不純物領域１２ｃとがそれぞれ接する面積を、より大きく確保することができる。
よって、導電膜１４及び導電膜１５と不純物領域１２ｂ及び不純物領域１２ｃの間の接触
抵抗を小さく抑え、その結果、トランジスタ１０のオン電流を高めることができる。
〈トランジスタの構成例２〉
次いで、図２に、本発明の一態様にかかる半導体装置が有するトランジスタ１０の、図１
とは異なる構成の一例を示す。図２（Ａ）に、トランジスタ１０の平面図を示す。なお、
図２（Ａ）では、トランジスタ１０のレイアウトを明確にするために、各種の絶縁膜を省
略している。また、図２（Ｂ）に、図２（Ａ）示すトランジスタ１０の回路図記号を示す
。また、図２（Ａ）に示した平面図の、破線Ａ１－Ａ２における断面図を図２（Ｃ）に示
し、破線Ｂ１－Ｂ２における断面図を図２（Ｄ）に示す。
図２（Ａ）、図２（Ｃ）、及び図２（Ｄ）に示すトランジスタ１０は、絶縁表面を有する
基板１１上に、図２（Ｂ）の回路図記号に示すゲート電極（ＢＧ）としての機能を有する
導電膜２０を有する。また、トランジスタ１０は、ゲート絶縁膜としての機能を有し、な
おかつ、導電膜２０を覆う絶縁膜２１を有する。また、トランジスタ１０は、絶縁膜２１
を間に挟んで導電膜２０と重なる半導体膜１２を有する。半導体膜１２は、チャネル形成
領域１２ａと、チャネル形成領域１２ａを間に挟んで位置する不純物領域１２ｂ及び不純
物領域１２ｃとを有する。また、トランジスタ１０は、ゲート絶縁膜としての機能を有し
、なおかつ、チャネル形成領域１２ａにおける半導体膜１２の側部及び上部を覆う絶縁膜
１３を有する。また、トランジスタ１０は、図２（Ｂ）の回路図記号に示すゲート電極（
ＦＧ）としての機能を有し、なおかつ、絶縁膜１３を間に挟んでチャネル形成領域１２ａ
における半導体膜１２の側部及び上部と重なる導電膜１７を有する。導電膜１７は、絶縁
膜１３及び絶縁膜２１が有する開口部２２及び開口部２３において、導電膜２０に接続さ
れている。また、トランジスタ１０は、図２（Ｂ）の回路図記号に示すソース電極（Ｓ）
またはドレイン電極（Ｄ）としての機能を有し、なおかつ、不純物領域１２ｂ及び不純物
領域１２ｃにおける半導体膜１２の側部及び上部にそれぞれ接続された導電膜１４及び導
電膜１５とを有する。
また、図２（Ａ）、図２（Ｃ）、及び図２（Ｄ）では、半導体膜１２、絶縁膜１３、導電
膜１７上に絶縁膜１６が設けられており、絶縁膜１６上に導電膜１４及び導電膜１５が設
けられている場合を例示している。そして、図２（Ａ）、図２（Ｃ）、及び図２（Ｄ）で
は、絶縁膜１６に設けられた開口部１８及び開口部１９において、導電膜１４及び導電膜
１５が不純物領域１２ｂ及び不純物領域１２ｃに接続されている場合を例示している。
また、図２（Ａ）、図２（Ｃ）、及び図２（Ｄ）では、開口部２２及び開口部２３が、半
導体膜１２を間に挟んで向かい合う位置に設けられている場合を例示している。
図２に示すように、本発明の一態様にかかるトランジスタ１０では、チャネル形成領域１
２ａにおける半導体膜１２の側部及び上部と、導電膜１７とが重なることで、チャネル形
成領域１２ａの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導
体膜１２のチャネル形成領域１２ａにおける基板上の専有面積を小さく抑えつつ、トラン
ジスタ１０におけるキャリアの移動量が増加し、その結果、トランジスタ１０のオン電流
が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域１２ａにおけ
る半導体膜１２のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１２ａに
おける半導体膜１２の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するア
スペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１０の
オン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜１２を用いたトランジスタ１０の場合、アスペ
クト比は、半導体膜１２において結晶性の高さを確保することができる程度の高さである
ことが望ましい。半導体膜１２がシリコンを含む場合、または、半導体膜１２がシリコン
及びゲルマニウムを含む場合、半導体膜１２の結晶性の高さを確保することを考慮すると
、具体的に、膜厚Ｔは５ｎｍ以上１５０ｎｍ以下であることが望ましく、２０ｎｍ以上１
００ｎｍ以下であることがより望ましい。そして、膜厚Ｔの値が上記範囲内にあると仮定
し、ガラス基板を用いた場合の露光装置の解像度が数μｍ程度であることを考慮すると、
具体的なアスペクト比は０．０５以上１０以下であることが望ましく、０．１以上５以下
であることがより望ましい。さらに、アスペクト比が１以上５以下であることがより望ま
しい。
また、図２に示すように、本発明の一態様にかかるトランジスタ１０では、不純物領域１
２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部に、導電膜１４及び導電
膜１５がそれぞれ接続されている。そのため、導電膜１４及び導電膜１５が半導体膜１２
の上部のみに接続されている場合に比べて、導電膜１４及び導電膜１５と不純物領域１２
ｂ及び不純物領域１２ｃとがそれぞれ接する面積を、より大きく確保することができる。
よって、導電膜１４及び導電膜１５と不純物領域１２ｂ及び不純物領域１２ｃの間の接触
抵抗を小さく抑え、その結果、トランジスタ１０のオン電流を高めることができる。
また、図２に示すトランジスタ１０では、ゲート電極（ＦＧ）として機能する導電膜１７
から遠い側の、半導体膜１２の表面近傍の領域（バックチャネル領域）側に、ゲート電極
（ＢＧ）として機能する導電膜２０が設けられている。なおかつ、導電膜２０は導電膜１
７に接続されている。上記構成により、図２に示すトランジスタ１０では、バックチャネ
ル領域に固定電荷が生じるのを防ぎ、オフ電流を小さくすることができる。また、図２に
示すトランジスタ１０では、導電膜２０が導電膜１７に接続されていることで、図１に示
すトランジスタ１０に比べて、キャリアの移動する領域がより広い範囲に跨るため、オン
電流をより大きくすることができる。
また、図２に示すトランジスタ１０では、少なくともチャネル形成領域１２ａと重なるよ
うに、半導体膜１２の下部に導電膜２０が設けられており、チャネル形成領域１２ａと重
なるように、半導体膜１２の上部に導電膜１７が設けられている。よって、半導体膜１２
の上下を導電膜１７及び導電膜２０により支持されているため、トランジスタ１０は、図
１に示すトランジスタ１０に比べて、応力に対して高い強度を有すると言える。
〈トランジスタの構成例３〉
なお、図１及び図２に示すトランジスタ１０では、ソース電極またはドレイン電極として
機能する導電膜１４及び導電膜１５が絶縁膜１６上に設けられており、絶縁膜１６が有す
る開口部において、導電膜１４及び導電膜１５が不純物領域１２ｂ及び不純物領域１２ｃ
とそれぞれ接続されている場合を例示している。本発明の一態様にかかるトランジスタ１
０は、導電膜１４及び導電膜１５上に絶縁膜１６が設けられていても良い。
図３に示すトランジスタ１０は、導電膜１４及び導電膜１５上に絶縁膜１６が設けられて
いる点において、図１に示すトランジスタ１０と構成が異なる。図３（Ａ）に、トランジ
スタ１０の平面図を示す。なお、図３（Ａ）では、トランジスタ１０のレイアウトを明確
にするために、各種の絶縁膜を省略している。また、図３（Ｂ）に、図３（Ａ）示すトラ
ンジスタ１０の回路図記号を示す。また、図３（Ａ）に示した平面図の、破線Ａ１－Ａ２
における断面図を図３（Ｃ）に示し、破線Ｂ１－Ｂ２における断面図を図３（Ｄ）に示す
。
図３（Ａ）、図３（Ｃ）、及び図３（Ｄ）に示すトランジスタ１０は、図３（Ｂ）の回路
図記号に示すソース電極（Ｓ）またはドレイン電極（Ｄ）としての機能を有し、なおかつ
、不純物領域１２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部にそれぞ
れ接続された導電膜１４及び導電膜１５とを有する。そして、図３（Ａ）、図３（Ｃ）、
及び図３（Ｄ）では、半導体膜１２、絶縁膜１３、導電膜１７、導電膜１４及び導電膜１
５上に絶縁膜１６が設けられている。
図４に示すトランジスタ１０は、導電膜１４及び導電膜１５上に絶縁膜１６が設けられて
いる点において、図２に示すトランジスタ１０と構成が異なる。図４（Ａ）に、トランジ
スタ１０の平面図を示す。なお、図４（Ａ）では、トランジスタ１０のレイアウトを明確
にするために、各種の絶縁膜を省略している。また、図４（Ｂ）に、図４（Ａ）示すトラ
ンジスタ１０の回路図記号を示す。また、図４（Ａ）に示した平面図の、破線Ａ１－Ａ２
における断面図を図４（Ｃ）に示し、破線Ｂ１－Ｂ２における断面図を図４（Ｄ）に示す
。
図４（Ａ）、図４（Ｃ）、及び図４（Ｄ）に示すトランジスタ１０は、図４（Ｂ）の回路
図記号に示すソース電極（Ｓ）またはドレイン電極（Ｄ）としての機能を有し、なおかつ
、不純物領域１２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部にそれぞ
れ接続された導電膜１４及び導電膜１５とを有する。そして、図４（Ａ）、図４（Ｃ）、
及び図４（Ｄ）では、半導体膜１２、絶縁膜１３、導電膜１７、導電膜１４及び導電膜１
５上に絶縁膜１６が設けられている。
図３及び図４に示すトランジスタ１０も、図１及び図２に示すトランジスタ１０と同様に
、チャネル形成領域１２ａにおける半導体膜１２の側部及び上部と、導電膜１７とが重な
ることで、チャネル形成領域１２ａの側部と上部を含めた広い範囲においてキャリアが流
れる。そのため、半導体膜１２のチャネル形成領域１２ａにおける基板上の専有面積を小
さく抑えつつ、トランジスタ１０におけるキャリアの移動量が増加し、その結果、トラン
ジスタ１０のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル
形成領域１２ａにおける半導体膜１２のチャネル幅方向の長さ（チャネル幅）をＷ、チャ
ネル形成領域１２ａにおける半導体膜１２の膜厚をＴとすると、チャネル幅Ｗに対する膜
厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため
、トランジスタ１０のオン電流をより大きくすることができ、電界効果移動度もより高め
られる。
そして、上述したように、薄膜の半導体膜１２を用いたトランジスタ１０の場合、アスペ
クト比は、半導体膜１２において結晶性の高さを確保することができる程度の高さである
ことが望ましい。半導体膜１２がシリコンを含む場合、または、半導体膜１２がシリコン
及びゲルマニウムを含む場合、半導体膜１２の結晶性の高さを確保することを考慮すると
、具体的に、膜厚Ｔは５ｎｍ以上１５０ｎｍ以下であることが望ましく、２０ｎｍ以上１
００ｎｍ以下であることがより望ましい。そして、膜厚Ｔの値が上記範囲内にあると仮定
し、ガラス基板を用いた場合の露光装置の解像度が数μｍ程度であることを考慮すると、
具体的なアスペクト比は０．０５以上１０以下であることが望ましく、０．１以上５以下
であることがより望ましい。さらに、アスペクト比が１以上５以下であることがより望ま
しい。
また、図３及び図４に示すトランジスタ１０も、図１及び図２に示すトランジスタ１０と
同様に、不純物領域１２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部に
、導電膜１４及び導電膜１５がそれぞれ接続されている。そのため、導電膜１４及び導電
膜１５が半導体膜１２の上部のみに接続されている場合に比べて、導電膜１４及び導電膜
１５と不純物領域１２ｂ及び不純物領域１２ｃとがそれぞれ接する面積を、より大きく確
保することができる。よって、導電膜１４及び導電膜１５と不純物領域１２ｂ及び不純物
領域１２ｃの間の接触抵抗を小さく抑え、その結果、トランジスタ１０のオン電流を高め
ることができる。
また、図４に示すトランジスタ１０も、バックチャネル領域側に、ゲート電極（ＢＧ）と
して機能する導電膜２０が設けられている。なおかつ、導電膜２０は導電膜１７に接続さ
れている。上記構成により、図４に示すトランジスタ１０では、バックチャネル領域に固
定電荷が生じるのを防ぎ、オフ電流を小さくすることができる。また、図４に示すトラン
ジスタ１０では、導電膜２０が導電膜１７に接続されていることで、図１に示すトランジ
スタ１０に比べて、キャリアの移動する領域がより広い範囲に跨るため、オン電流をより
大きくすることができる。
また、図４に示すトランジスタ１０では、少なくともチャネル形成領域１２ａと重なるよ
うに、半導体膜１２の下部に導電膜２０が設けられており、チャネル形成領域１２ａと重
なるように、半導体膜１２の上部に導電膜１７が設けられている。よって、半導体膜１２
の上下を導電膜１７及び導電膜２０により支持されているため、トランジスタ１０は、図
１に示すトランジスタ１０に比べて、応力に対して高い強度を有すると言える。
〈トランジスタの構成例４〉
なお、図２及び図４に示すトランジスタ１０では、導電膜１７が導電膜２０に接続されて
いる場合を例示している。本発明の一態様にかかるトランジスタ１０は、導電膜１７と導
電膜２０とが電気的に分離していても良い。
図５に示すトランジスタ１０は、導電膜１７と導電膜２０とが電気的に分離している点に
おいて、図２に示すトランジスタ１０と構成が異なる。図５（Ａ）に、トランジスタ１０
の平面図を示す。なお、図５（Ａ）では、トランジスタ１０のレイアウトを明確にするた
めに、各種の絶縁膜を省略している。また、図５（Ｂ）に、図５（Ａ）示すトランジスタ
１０の回路図記号を示す。また、図５（Ａ）に示した平面図の、破線Ａ１－Ａ２における
断面図を図５（Ｃ）に示し、破線Ｂ１－Ｂ２における断面図を図５（Ｄ）に示す。
図５（Ａ）、図５（Ｃ）、及び図５（Ｄ）に示すトランジスタ１０は、図５（Ｂ）の回路
図記号に示すゲート電極（ＢＧ）としての機能を有する、導電膜２０を有する。また、ト
ランジスタ１０は、図５（Ｂ）の回路図記号に示すゲート電極（ＦＧ）としての機能を有
し、なおかつ、絶縁膜１３を間に挟んでチャネル形成領域１２ａにおける半導体膜１２の
側部及び上部と重なる導電膜１７を有する。そして、図５（Ａ）、図５（Ｃ）、及び図５
（Ｄ）に示すように、導電膜１７と導電膜２０とは、電気的に分離している。
図５に示すトランジスタ１０も、図２及び図４に示すトランジスタ１０と同様に、チャネ
ル形成領域１２ａにおける半導体膜１２の側部及び上部と、導電膜１７とが重なることで
、チャネル形成領域１２ａの側部と上部を含めた広い範囲においてキャリアが流れる。そ
のため、半導体膜１２のチャネル形成領域１２ａにおける基板上の専有面積を小さく抑え
つつ、トランジスタ１０におけるキャリアの移動量が増加し、その結果、トランジスタ１
０のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域
１２ａにおける半導体膜１２のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成
領域１２ａにおける半導体膜１２の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比
に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トラン
ジスタ１０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜１２を用いたトランジスタ１０の場合、アスペ
クト比は、半導体膜１２において結晶性の高さを確保することができる程度の高さである
ことが望ましい。半導体膜１２がシリコンを含む場合、または、半導体膜１２がシリコン
及びゲルマニウムを含む場合、半導体膜１２の結晶性の高さを確保することを考慮すると
、具体的に、膜厚Ｔは５ｎｍ以上１５０ｎｍ以下であることが望ましく、２０ｎｍ以上１
００ｎｍ以下であることがより望ましい。そして、膜厚Ｔの値が上記範囲内にあると仮定
し、ガラス基板を用いた場合の露光装置の解像度が数μｍ程度であることを考慮すると、
具体的なアスペクト比は０．０５以上１０以下であることが望ましく、０．１以上５以下
であることがより望ましい。さらに、アスペクト比が１以上５以下であることがより望ま
しい。
また、図５に示すトランジスタ１０も、図２及び図４に示すトランジスタ１０と同様に、
不純物領域１２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部に、導電膜
１４及び導電膜１５がそれぞれ接続されている。そのため、導電膜１４及び導電膜１５が
半導体膜１２の上部のみに接続されている場合に比べて、導電膜１４及び導電膜１５と不
純物領域１２ｂ及び不純物領域１２ｃとがそれぞれ接する面積を、より大きく確保するこ
とができる。よって、導電膜１４及び導電膜１５と不純物領域１２ｂ及び不純物領域１２
ｃの間の接触抵抗を小さく抑え、その結果、トランジスタ１０のオン電流を高めることが
できる。
また、図５に示すトランジスタ１０は、バックチャネル領域側に、ゲート電極（ＢＧ）と
して機能する導電膜２０が設けられている。よって、図５に示すトランジスタ１０では、
導電膜２０に所定の電位を供給することで、バックチャネル領域に固定電荷が生じるのを
防ぎ、オフ電流を小さくすることができる。また、図５に示すトランジスタ１０では、導
電膜１７に供給する電位により、トランジスタ１０の閾値電圧が所望の値になるよう制御
することができる。
また、図５に示すトランジスタ１０では、少なくともチャネル形成領域１２ａと重なるよ
うに、半導体膜１２の下部に導電膜２０が設けられており、チャネル形成領域１２ａと重
なるように、半導体膜１２の上部に導電膜１７が設けられている。よって、半導体膜１２
の上下を導電膜１７及び導電膜２０により支持されているため、トランジスタ１０は、図
１に示すトランジスタ１０に比べて、応力に対して高い強度を有すると言える。
なお、図５では、図２に示すトランジスタ１０と同様に、ソース電極またはドレイン電極
として機能する導電膜１４及び導電膜１５が絶縁膜１６上に設けられており、絶縁膜１６
が有する開口部において、導電膜１４及び導電膜１５が不純物領域１２ｂ及び不純物領域
１２ｃとそれぞれ接続されているトランジスタ１０の構成を例示している。ただし、本発
明の一態様では、図５に示すトランジスタ１０において、図４に示すトランジスタ１０と
同様に、導電膜１４及び導電膜１５上に絶縁膜１６が設けられていても良い。
〈トランジスタの構成例５〉
次いで、導電膜１７と同じ層に、導電膜２０と電気的に接続された導電膜が設けられた、
トランジスタ１０の構成を、図６に一例として示す。図６（Ａ）に、トランジスタ１０の
平面図を示す。なお、図６（Ａ）では、トランジスタ１０のレイアウトを明確にするため
に、各種の絶縁膜を省略している。また、図６（Ｂ）に、図６（Ａ）示すトランジスタ１
０の回路図記号を示す。また、図６（Ａ）に示した平面図の、破線Ａ１－Ａ２における断
面図を図６（Ｃ）に示し、破線Ｂ１－Ｂ２における断面図を図６（Ｄ）に示す。
図６（Ａ）、図６（Ｃ）、及び図６（Ｄ）に示すトランジスタ１０は、絶縁表面を有する
基板１１上に、図６（Ｂ）の回路図記号に示すゲート電極（ＢＧ）としての機能を有する
、導電膜２０を有する。また、トランジスタ１０は、ゲート絶縁膜としての機能を有し、
なおかつ、導電膜２０を覆う絶縁膜２１を有する。また、トランジスタ１０は、絶縁膜２
１を間に挟んで導電膜２０と重なる半導体膜１２を有する。半導体膜１２は、チャネル形
成領域１２ａと、チャネル形成領域１２ａを間に挟んで位置する不純物領域１２ｂ及び不
純物領域１２ｃとを有する。また、トランジスタ１０は、ゲート絶縁膜としての機能を有
し、なおかつ、チャネル形成領域１２ａにおける半導体膜１２の側部及び上部を覆う絶縁
膜１３を有する。また、トランジスタ１０は、図６（Ｂ）の回路図記号に示すゲート電極
（ＦＧ）としての機能を有し、なおかつ、絶縁膜１３を間に挟んでチャネル形成領域１２
ａにおける半導体膜１２の側部及び上部と重なる導電膜１７を有する。また、トランジス
タ１０は、図６（Ｂ）の回路図記号に示すソース電極（Ｓ）またはドレイン電極（Ｄ）と
しての機能を有し、なおかつ、不純物領域１２ｂ及び不純物領域１２ｃにおける半導体膜
１２の側部及び上部にそれぞれ接続された導電膜１４及び導電膜１５と、導電膜１７に接
続された導電膜２４とを有する。
また、図６（Ａ）、図６（Ｃ）、及び図６（Ｄ）では、半導体膜１２、絶縁膜１３、導電
膜１７上に絶縁膜１６が設けられており、絶縁膜１６上に導電膜１４、導電膜１５、及び
導電膜２４が設けられている場合を例示している。そして、絶縁膜１６に設けられた開口
部１８及び開口部１９において、導電膜１４及び導電膜１５が不純物領域１２ｂ及び不純
物領域１２ｃに接続され、絶縁膜１６に設けられた開口部２５において、導電膜２４が導
電膜１７に接続されている場合を例示している。
また、図６（Ａ）、図６（Ｃ）、及び図６（Ｄ）では、開口部２８及び開口部２９が、半
導体膜１２を間に挟んで向かい合う位置に設けられている場合を例示している。
また、図６（Ａ）、図６（Ｃ）、及び図６（Ｄ）では、導電膜１７と同じ層に、具体的に
は絶縁膜１３上に、導電膜２６及び導電膜２７を有する。導電膜２６及び導電膜２７は、
絶縁膜１３及び絶縁膜２１が有する開口部２８及び開口部２９において、導電膜２０に接
続されている。
図６に示すように、本発明の一態様にかかるトランジスタ１０では、チャネル形成領域１
２ａにおける半導体膜１２の側部及び上部と、導電膜１７とが重なることで、チャネル形
成領域１２ａの側部と上部を含めた広い範囲においてキャリアが流れる。そのため、半導
体膜１２のチャネル形成領域１２ａにおける基板上の専有面積を小さく抑えつつ、トラン
ジスタ１０におけるキャリアの移動量が増加し、その結果、トランジスタ１０のオン電流
が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域１２ａにおけ
る半導体膜１２のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１２ａに
おける半導体膜１２の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するア
スペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１０の
オン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜１２を用いたトランジスタ１０の場合、アスペ
クト比は、半導体膜１２において結晶性の高さを確保することができる程度の高さである
ことが望ましい。半導体膜１２がシリコンを含む場合、または、半導体膜１２がシリコン
及びゲルマニウムを含む場合、半導体膜１２の結晶性の高さを確保することを考慮すると
、具体的に、膜厚Ｔは５ｎｍ以上１５０ｎｍ以下であることが望ましく、２０ｎｍ以上１
００ｎｍ以下であることがより望ましい。そして、膜厚Ｔの値が上記範囲内にあると仮定
し、ガラス基板を用いた場合の露光装置の解像度が数μｍ程度であることを考慮すると、
具体的なアスペクト比は０．０５以上１０以下であることが望ましく、０．１以上５以下
であることがより望ましい。さらに、アスペクト比が１以上５以下であることがより望ま
しい。
また、図６に示すように、本発明の一態様にかかるトランジスタ１０では、不純物領域１
２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部に、導電膜１４及び導電
膜１５がそれぞれ接続されている。そのため、導電膜１４及び導電膜１５が半導体膜１２
の上部のみに接続されている場合に比べて、導電膜１４及び導電膜１５と不純物領域１２
ｂ及び不純物領域１２ｃとがそれぞれ接する面積を、より大きく確保することができる。
よって、導電膜１４及び導電膜１５と不純物領域１２ｂ及び不純物領域１２ｃの間の接触
抵抗を小さく抑え、その結果、トランジスタ１０のオン電流を高めることができる。
また、図６に示すトランジスタ１０では、バックチャネル領域側に、ゲート電極（ＢＧ）
として機能する導電膜２０が設けられている。よって、図６に示すトランジスタ１０では
、導電膜２０に接続された導電膜２６または導電膜２７を介して、導電膜２０に所定の電
位を供給することで、バックチャネル領域に固定電荷が生じるのを防ぎ、オフ電流を小さ
くすることができる。また、図６に示すトランジスタ１０では、導電膜１７に供給する電
位により、トランジスタ１０の閾値電圧が所望の値になるよう制御することができる。
また、図６に示すトランジスタ１０では、少なくともチャネル形成領域１２ａと重なるよ
うに、半導体膜１２の下部に導電膜２０が設けられており、チャネル形成領域１２ａと重
なるように、半導体膜１２の上部に導電膜１７が設けられている。よって、半導体膜１２
の上下を導電膜１７及び導電膜２０により支持されているため、トランジスタ１０は、図
１に示すトランジスタ１０に比べて、応力に対して高い強度を有すると言える。
〈トランジスタの構成例６〉
なお、図２に示すトランジスタ１０では、半導体膜１２を間に挟んで向かい合う位置に設
けられた、開口部２２及び開口部２３において、導電膜１７が導電膜２０に接続されてい
る場合を例示している。本発明の一態様にかかるトランジスタ１０は、半導体膜１２の片
側に存在する開口部において、導電膜１７が導電膜２０に接続されていても良い。
図７に示すトランジスタ１０は、半導体膜１２の片側に存在する開口部２２において、導
電膜１７が導電膜２０に接続されている点において、図２に示すトランジスタ１０と構成
が異なる。図７（Ａ）に、トランジスタ１０の平面図を示す。なお、図７（Ａ）では、ト
ランジスタ１０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、
図７（Ｂ）に、図７（Ａ）示すトランジスタ１０の回路図記号を示す。また、図７（Ａ）
に示した平面図の、破線Ａ１－Ａ２における断面図を図７（Ｃ）に示し、破線Ｂ１－Ｂ２
における断面図を図７（Ｄ）に示す。
具体的に、図７（Ａ）、図７（Ｃ）、及び図７（Ｄ）に示すトランジスタ１０では、絶縁
膜１３及び絶縁膜２１が有する開口部２２において、図７（Ｂ）の回路図記号に示すゲー
ト電極（ＦＧ）としての機能を有する導電膜１７が、図７（Ｂ）の回路図記号に示すゲー
ト電極（ＢＧ）としての機能を有する導電膜２０に接続されている。
なお、図７では、図２に示すトランジスタ１０と同様に、ソース電極またはドレイン電極
として機能する導電膜１４及び導電膜１５が絶縁膜１６上に設けられており、絶縁膜１６
が有する開口部において、導電膜１４及び導電膜１５が不純物領域１２ｂ及び不純物領域
１２ｃとそれぞれ接続されているトランジスタ１０の構成を例示している。ただし、本発
明の一態様では、図７に示すトランジスタ１０において、図４に示すトランジスタ１０と
同様に、導電膜１４及び導電膜１５上に絶縁膜１６が設けられていても良い。
図７に示すトランジスタ１０も、図１及び図２に示すトランジスタ１０と同様に、チャネ
ル形成領域１２ａにおける半導体膜１２の側部及び上部と、導電膜１７とが重なることで
、チャネル形成領域１２ａの側部と上部を含めた広い範囲においてキャリアが流れる。そ
のため、半導体膜１２のチャネル形成領域１２ａにおける基板上の専有面積を小さく抑え
つつ、トランジスタ１０におけるキャリアの移動量が増加し、その結果、トランジスタ１
０のオン電流が大きくなると共に電界効果移動度が高められる。特に、チャネル形成領域
１２ａにおける半導体膜１２のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成
領域１２ａにおける半導体膜１２の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比
に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トラン
ジスタ１０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
そして、上述したように、薄膜の半導体膜１２を用いたトランジスタ１０の場合、アスペ
クト比は、半導体膜１２において結晶性の高さを確保することができる程度の高さである
ことが望ましい。半導体膜１２がシリコンを含む場合、または、半導体膜１２がシリコン
及びゲルマニウムを含む場合、半導体膜１２の結晶性の高さを確保することを考慮すると
、具体的に、膜厚Ｔは５ｎｍ以上１５０ｎｍ以下であることが望ましく、２０ｎｍ以上１
００ｎｍ以下であることがより望ましい。そして、膜厚Ｔの値が上記範囲内にあると仮定
し、ガラス基板を用いた場合の露光装置の解像度が数μｍ程度であることを考慮すると、
具体的なアスペクト比は０．０５以上１０以下であることが望ましく、０．１以上５以下
であることがより望ましい。さらに、アスペクト比が１以上５以下であることがより望ま
しい。
また、図７に示すトランジスタ１０も、図１及び図２に示すトランジスタ１０と同様に、
不純物領域１２ｂ及び不純物領域１２ｃにおける半導体膜１２の側部及び上部に、導電膜
１４及び導電膜１５がそれぞれ接続されている。そのため、導電膜１４及び導電膜１５が
半導体膜１２の上部のみに接続されている場合に比べて、導電膜１４及び導電膜１５と不
純物領域１２ｂ及び不純物領域１２ｃとがそれぞれ接する面積を、より大きく確保するこ
とができる。よって、導電膜１４及び導電膜１５と不純物領域１２ｂ及び不純物領域１２
ｃの間の接触抵抗を小さく抑え、その結果、トランジスタ１０のオン電流を高めることが
できる。
また、図７に示すトランジスタ１０も、図２に示すトランジスタ１０と同様に、バックチ
ャネル領域側に、ゲート電極（ＢＧ）として機能する導電膜２０が設けられている。なお
かつ、導電膜２０は導電膜１７に接続されている。上記構成により、図７に示すトランジ
スタ１０では、バックチャネル領域に固定電荷が生じるのを防ぎ、オフ電流を小さくする
ことができる。また、図７に示すトランジスタ１０では、導電膜２０が導電膜１７に接続
されていることで、図１に示すトランジスタ１０に比べて、キャリアの移動する領域がよ
り広い範囲に跨るため、オン電流をより大きくすることができる。
また、図７に示すトランジスタ１０では、少なくともチャネル形成領域１２ａと重なるよ
うに、半導体膜１２の下部に導電膜２０が設けられており、チャネル形成領域１２ａと重
なるように、半導体膜１２の上部に導電膜１７が設けられている。よって、半導体膜１２
の上下を導電膜１７及び導電膜２０により支持されているため、トランジスタ１０は、図
１に示すトランジスタ１０に比べて、応力に対して高い強度を有すると言える。
なお、図１乃至図７に示すトランジスタ１０と基板１１の間には、各種の半導体素子が設
けられていても良い。この場合、半導体素子を覆う絶縁膜上に、トランジスタ１０を設け
れば良い。
また、図１乃至図７に示すトランジスタ１０において、導電膜１４及び導電膜１５と、不
純物領域１２ｂ及び不純物領域１２ｃとが接続された状態とは、導電膜１４及び導電膜１
５と、不純物領域１２ｂ及び不純物領域１２ｃとが直接接している状態だけを意味するも
のではない。例えば、電気的な接続を確保できる程度に小さい膜厚を有する、自然酸化膜
などの絶縁膜が、導電膜１４及び導電膜１５と、不純物領域１２ｂ及び不純物領域１２ｃ
との間に設けられた状態も、接続された状態に含まれる。
また、図１乃至図７に示すトランジスタ１０では、半導体膜１２が、チャネル形成領域１
２ａ、不純物領域１２ｂ及び不純物領域１２ｃに加えて、一導電型を半導体に付与する不
純物を、不純物領域１２ｂ及び不純物領域１２ｃよりも低濃度に含むＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を有していても良い。ＬＤＤ領域は、チャネル形成
領域１２ａと不純物領域１２ｂの間、もしくは、不純物領域１２ｃとチャネル形成領域１
２ａの間に設けることができる。
また、図１乃至図７に示すトランジスタ１０では、チャネル長方向の断面図、すなわち破
線Ａ１－Ａ２における断面図にて、チャネル形成領域１２ａと、不純物領域１２ｂ及び不
純物領域１２ｃとの境界が、導電膜１７の端部と重なっている場合を例示している。ただ
し、本発明の一態様では、チャネル形成領域１２ａと不純物領域１２ｂの境界、もしくは
チャネル形成領域１２ａと不純物領域１２ｃの境界が、導電膜１７と重なるように位置し
ていても良い。この場合、不純物領域１２ｂの一部または不純物領域１２ｃの一部が、絶
縁膜１３を間に挟んで導電膜１７と重なる。或いは、本発明の一態様では、導電膜１７の
端部がチャネル形成領域１２ａと重なるように位置していても良い。この場合、チャネル
形成領域１２ａの一部は、絶縁膜１３を間に挟んで導電膜１７と重ならない。また、ＬＤ
Ｄ領域を半導体膜１２に設ける場合は、ＬＤＤ領域の一部が、絶縁膜１３を間に挟んで導
電膜１７と重なっていても良い。
〈トランジスタの構成例７〉
次いで、図２で示したトランジスタ１０が複数直列に接続されている場合の、複数のトラ
ンジスタ１０の平面図を、図８に一例として示す。
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１
のトランジスタのソース及びドレインの一方のみが、第２のトランジスタのソース及びド
レインの一方のみに接続されている状態を意味する。また、トランジスタが並列に接続さ
れている状態とは、第１のトランジスタのソース及びドレインの一方が第２のトランジス
タのソース及びドレインの一方に接続され、第１のトランジスタのソース及びドレインの
他方が第２のトランジスタのソース及びドレインの他方に接続されている状態を意味する
。
具体的に、図８では、トランジスタ１０ａ乃至トランジスタ１０ｃで示される３つのトラ
ンジスタ１０が、直列に接続されている様子を示している。ただし、図８では、トランジ
スタ１０のレイアウトを明確にするために、各種の絶縁膜を省略している。
トランジスタ１０ａ乃至トランジスタ１０ｃは、半導体膜１２を共有している。そして、
トランジスタ１０ａは、ソース電極またはドレイン電極として機能する導電膜３０及び導
電膜３１を有する。トランジスタ１０ｂは、ソース電極またはドレイン電極として機能す
る導電膜３１及び導電膜３２を有する。トランジスタ１０ｃは、ソース電極またはドレイ
ン電極として機能する導電膜３２及び導電膜３３を有する。なお、導電膜３０乃至導電膜
３３のそれぞれは、図２で示すトランジスタ１０が有する導電膜１４及び導電膜１５のい
ずれか一方に相当する。
そして、トランジスタ１０ａのゲート電極として機能する導電膜１７ａは、開口部１８ａ
及び開口部１９ａを介して、ゲート電極（ＢＧ）として機能する導電膜２０に接続されて
いる。また、トランジスタ１０ｂのゲート電極として機能する導電膜１７ｂは、開口部１
８ｂ及び開口部１９ｂを介して、ゲート電極（ＢＧ）として機能する導電膜２０に接続さ
れている。また、トランジスタ１０ｃのゲート電極として機能する導電膜１７ｃは、開口
部１８ｃ及び開口部１９ｃを介して、ゲート電極（ＢＧ）として機能する導電膜２０に接
続されている。
図９に、図８に示したトランジスタ１０ａ乃至トランジスタ１０ｃの斜視図を示す。ただ
し、図９では、トランジスタ１０ａ乃至トランジスタ１０ｃの形状を明確にするために、
ゲート絶縁膜として機能する絶縁膜のうち、導電膜１７ａ乃至導電膜１７ｃと半導体膜１
２の間にそれぞれ存在する部分を、絶縁膜１３ａ乃至絶縁膜１３ｃとして示しており、絶
縁膜１３ａ乃至絶縁膜１３ｃ以外の各種の絶縁膜は省略している。また、図９では、導電
膜３０乃至導電膜３３は省略している。
なお、図８及び図９では、直列に接続されたトランジスタ１０ａ乃至トランジスタ１０ｃ
がそれぞれ有する導電膜１７ａ乃至導電膜１７ｃが、全て導電膜２０に接続されている場
合を例示しているが、導電膜１７ａ乃至導電膜１７ｃが、互いに電気的に分離している複
数の導電膜２０に、それぞれ接続されていても良い。
〈作製方法〉
次いで、図２に示すトランジスタ１０と同じ構造を有し、なおかつｎチャネル型であるト
ランジスタ１０Ｎと、図２に示すトランジスタ１０と同じ構造を有し、なおかつｐチャネ
ル型であるトランジスタ１０Ｐとを例に挙げて、トランジスタ１０の具体的な作製方法に
ついて、図１０乃至図１３を用いて説明する。なお、図１０乃至図１３では、トランジス
タ１０Ｐが形成される領域の、チャネル長方向における断面図を破線Ｃ１－Ｃ２の範囲内
に示し、トランジスタ１０Ｎが形成される領域の、チャネル長方向における断面図を破線
Ｃ３－Ｃ４の範囲内に示し、チャネル幅方向における断面図を破線Ｃ５－Ｃ６の範囲内に
示す。
まず、図１０（Ａ）に示すように、耐熱性を有する基板３００上に絶縁膜３０１を形成し
た後、ゲート電極（ＢＧ）として機能する導電膜３０２及び導電膜３０３を絶縁膜３０１
上に形成する。
基板３００としては、後の作製工程において耐えうる程度の耐熱性を有する基板が望まし
く、例えば、ガラス基板、石英基板、セラミック基板、サファイア基板等が用いられる。
絶縁膜３０１は、基板３００中に含まれるアルカリ金属やアルカリ土類金属が、後に形成
される半導体膜３０６及び半導体膜３０７中に拡散するのを抑え、トランジスタ１０Ｐ及
びトランジスタ１０Ｎの電気的特性に悪影響を及ぼすのを防ぐ機能を有する。絶縁膜３０
１は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素、窒
化酸化珪素等の絶縁性を有する材料を用いて形成する。
導電膜３０２及び導電膜３０３として、アルミニウム、チタン、クロム、コバルト、ニッ
ケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタ
ングステンを一種以上含む導電性材料でなる膜を１層または２層以上積層させて用いると
よい。例えば、導電膜３０２及び導電膜３０３として、窒化タングステン膜上に銅膜を積
層した導電膜や、単層のタングステン膜を用いることができる。本実施の形態では、導電
膜３０２及び導電膜３０３として、膜厚２００ｎｍのタングステン膜を用いるものとする
。
次いで、図１０（Ｂ）に示すように、導電膜３０２及び導電膜３０３上に絶縁膜３０４を
形成した後、絶縁膜３０４上に半導体膜３０５を形成する。
絶縁膜３０４は、プラズマＣＶＤ法またはスパッタリング法などを用い、窒化珪素、酸化
珪素、窒化酸化珪素または酸化窒化珪素を含む膜を、単層で、または積層させて形成する
ことができる。積層する場合には、例えば、基板３００側から酸化珪素膜、窒化珪素膜、
酸化珪素膜の３層構造とするのが好ましい。
半導体膜３０５は、絶縁膜３０４を形成した後、大気に曝さずに形成することが望ましい
。半導体膜３０５の膜厚は５ｎｍ以上１５０ｎｍ以下が望ましく、２０ｎｍ以上１００ｎ
ｍ以下がより望ましい。なお、半導体膜３０５は、非晶質半導体であっても良いし、多結
晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いる
ことができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１ａｔ
ｏｍｉｃ％以上４．５ａｔｏｍｉｃ％以下程度であることが好ましい。
半導体膜３０５は、様々な技術により結晶化しても良い。様々な結晶化方法として、レー
ザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用
いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板３００
として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方
法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度
の高温アニールを組み合わせた結晶法を用いても良い。
なお、半導体膜３０５に対して、ｐ型を付与する不純物元素又はｎ型を付与する不純物元
素を低濃度に添加するチャネルドープを行っても良い。ｐ型を付与する不純物元素として
、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ｎ
型を付与する不純物元素として、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。例
えば、不純物元素としてボロン（Ｂ）を用いる場合、当該ボロンが１×１０１６ａｔｏｍ
ｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の濃度で半導体膜３０５に含まれ
るよう、チャネルドープを行う。
次いで、図１１（Ａ）に示すように、半導体膜３０５の形状をエッチング等に加工するこ
とで、島状の半導体膜３０６及び半導体膜３０７を絶縁膜３０４上に形成する。半導体膜
３０６は、絶縁膜３０４を間に挟んで導電膜３０２と重なっており、半導体膜３０７は、
絶縁膜３０４を間に挟んで導電膜３０３と重なっている。
次いで、図１１（Ｂ）に示すように、半導体膜３０６及び半導体膜３０７を覆うように、
絶縁膜３０８を形成する。絶縁膜３０８は、プラズマＣＶＤ法またはスパッタリング法な
どを用い、窒化珪素、酸化珪素、窒化酸化珪素または酸化窒化珪素を含む膜を、単層で、
または積層させて形成することができる。積層する場合には、例えば、基板３００側から
酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのが好ましい。
絶縁膜３０８は、高密度プラズマ処理を行うことにより半導体膜３０６及び半導体膜３０
７の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばＨ
ｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混
合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、
低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで
生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカ
ルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１ｎ
ｍ以上、２０ｎｍ以下、代表的には５ｎｍ以上、１０ｎｍ以下の絶縁膜が半導体膜に接す
るように形成される。この５ｎｍ以上、１０ｎｍ以下の絶縁膜を絶縁膜３０８として用い
る。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲ
ート絶縁膜と半導体膜の界面準位密度をきわめて低くすることができる。また高密度プラ
ズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのば
らつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理
を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化
が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成す
ることができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部ま
たは全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
次いで、図１２（Ａ）に示すように、絶縁膜３０８上に導電膜を形成した後、該導電膜を
所定の形状に加工（パターニング）することで、島状の半導体膜３０６及び半導体膜３０
７の上方に導電膜３０９及び導電膜３１０を形成する。導電膜３０９及び導電膜３１０と
して、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコ
ニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを一種以上含む導電性
材料でなる膜を１層または２層以上積層させて用いるとよい。導電膜３０９及び導電膜３
１０の形成にはＣＶＤ法、スパッタリング法等を用いることができる。
次いで、図１２（Ｂ）に示すように、半導体膜３０６を覆うようにレジスト３１１を形成
し、レジスト３１１と導電膜３１０とをマスクとして、半導体膜３０７にｎ型を付与する
不純物元素（代表的にはＰまたはＡｓ）を添加する。上記不純物元素の添加は、例えば、
半導体膜３０７に含まれる不純物の濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１
０２０ａｔｏｍｓ／ｃｍ３以下になるように、加速電圧を６０ｋｅＶ以上、１００ｋｅＶ
以下としてイオン注入法で行うことができる。上記不純物の添加により、半導体膜３０７
に、一対の不純物領域３１２が形成される。
次いで、図１３（Ａ）に示すように、半導体膜３０７覆うようにレジスト３１３を形成し
、レジスト３１３と導電膜３０９とをマスクとして、半導体膜３０６にｐ型を付与する不
純物元素（代表的にはＢ）を添加する。上記不純物元素の添加は、例えば、半導体膜３０
６に含まれる不純物の濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２０ａｔｏ
ｍｓ／ｃｍ３以下になるように、加速電圧を２０ｋｅＶ以上４０ｋｅＶ以下としてイオン
注入法で行うことができる。上記不純物の添加により、半導体膜３０６に、一対の不純物
領域３１４が形成される。
次いで、図１３（Ｂ）に示すように、基板３００を覆うように絶縁膜３２０を形成してか
ら、絶縁膜３２０に開口部を形成し、その後、開口部において不純物領域３１２に接する
導電膜３２１と、開口部において不純物領域３１４に接する導電膜３２２とを形成する。
絶縁膜３２０は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、
酸化窒化珪素膜または窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層また
は積層して形成する。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ
法によって形成する。
導電膜３２１及び導電膜３２２として、アルミニウム、チタン、クロム、コバルト、ニッ
ケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタ
ングステンを一種以上含む導電性材料からなる膜を１層または２層以上積層させて用いる
とよい。
次いで、不純物領域の加熱処理による活性化を行っても良い。例えば、５５０℃、４時間
、窒素雰囲気中において加熱処理を行うことで、上記活性化を実施することができる。
また、水素を含む窒化珪素膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒
素雰囲気中において加熱処理を行ない、半導体膜３０６及び半導体膜３０７を水素化する
工程を行なっても良い。或いは、水素を含む雰囲気中で、３００℃以上、４５０℃以下で
１時間以上、１２時間以下の加熱処理を行ない、半導体膜３０６及び半導体膜３０７を水
素化する工程を行なっても良い。加熱処理には、熱アニール、レーザーアニール法または
ＲＴＡ法などを用いることができる。加熱処理により、水素化のみならず、半導体膜に添
加された不純物元素の活性化も行うことができる。また、水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。この水素化の工
程により、熱的に励起された水素によりダングリングボンドを終端することができる。
上述した一連の工程により、ｐチャネル型のトランジスタ１０Ｐと、ｎチャネル型のトラ
ンジスタ１０Ｎとが形成される。
なお、上記方法を用いて作製されたトランジスタ１０Ｐ及びトランジスタ１０Ｎを、別途
用意されたプラスチックなどの可撓性を有する基板上に移しても良い。半導体素子を別の
基板に移し替えるには、様々な方法を用いることができる。例えば、基板と半導体素子の
間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、移
す方法、基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射または
エッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、移す方
法、半導体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除
去することで半導体素子を基板から切り離し、移す方法等が挙げられる。
この場合、プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表され
るポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ
）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、
ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、
ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチ
レン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げ
られる。
〈半導体表示装置の構成例〉
次いで、本発明の半導体装置の一形態に相当する、半導体表示装置の構成例について説明
する。
図１４（Ａ）に示す半導体表示装置７０には、画素部７１に、複数の画素５５と、画素５
５を行毎に選択するための、配線ＧＬ１乃至配線ＧＬｙ（ｙは２以上の自然数）で示され
る配線ＧＬと、選択された画素５５に画像信号を供給するための、配線ＳＬ１乃至配線Ｓ
Ｌｘ（ｘは２以上の自然数）で示される配線ＳＬとが、設けられている。配線ＧＬへの信
号の供給は、走査線駆動回路７２により制御されている。配線ＳＬへの画像信号の供給は
、信号線駆動回路７３により制御されている。複数の画素５５は、配線ＧＬの少なくとも
一つと、配線ＳＬの少なくとも一つとに、それぞれ接続されている。
なお、画素部７１に設けられる配線の種類及びその数は、画素５５の構成、数及び配置に
よって決めることができる。具体的に、図１４（Ａ）に示す画素部７１の場合、ｘ列×ｙ
行の画素５５がマトリクス状に配置されており、配線ＳＬ１乃至配線ＳＬｘ、配線ＧＬ１
乃至配線ＧＬｙが、画素部７１内に配置されている場合を例示している。
なお、図１４（Ａ）では、走査線駆動回路７２及び信号線駆動回路７３が、画素部７１と
ともに一の基板上に形成されている場合を例示しているが、信号線駆動回路７３の一部ま
たは全てが、画素部７１と異なる基板上に形成されていても良い。図１乃至図７に示した
トランジスタ１０は、走査線駆動回路７２、信号線駆動回路７３、または画素部７１に用
いることができる。
また、図１４（Ｂ）に、画素５５の構成を一例として示す。各画素５５は、液晶素子６０
と、当該液晶素子６０への画像信号の供給を制御するトランジスタ５６と、液晶素子６０
の画素電極と共通電極間の電圧を保持するための容量素子５７とを有する。液晶素子６０
は、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含
んだ液晶層と、を有している。
トランジスタ５６は、液晶素子６０の画素電極に、配線ＳＬの電位を与えるか否かを制御
する。液晶素子６０の共通電極には、所定の電位が与えられている。
以下、トランジスタ５６と液晶素子６０の具体的な接続構成について説明する。図１４（
Ｂ）では、トランジスタ５６のゲートが、配線ＧＬ１から配線ＧＬｙのいずれか１つに接
続されている。トランジスタ５６のソース及びドレインの一方は、配線ＳＬ１から配線Ｓ
Ｌｘのいずれか１つに接続され、トランジスタ５６のソース及びドレインの他方は、液晶
素子６０の画素電極に接続されている。
液晶素子６０では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶層に含
まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子６０は、画素電極
に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示する
ことができる。そして、画素部７１が有する複数の画素５５のそれぞれにおいて、液晶素
子６０の階調が画像情報を有する画像信号に従って調整されることで、画素部７１に画像
が表示される。
図１４（Ｂ）では、画素５５において、画像信号の画素５５への供給を制御するスイッチ
として、一のトランジスタ５６を用いる場合を例示している。しかし、一のスイッチとし
て機能する、複数のトランジスタを、画素５５に用いていても良い。
図１乃至図７に示したトランジスタ１０はオン電流を大きくすることができる。よって、
図１乃至図７に示したトランジスタ１０をトランジスタ５６として用いることで、画素５
５への画像信号の供給を高速に行うことができるので、画素５５の画質を高めることがで
きる。また、図２、図４乃至図７に示したトランジスタ１０はオフ電流を小さくすること
ができる。よって、図２、図４乃至図７に示したトランジスタ１０をトランジスタ５６と
して用いることで、トランジスタ５６を介して電荷がリークするのを防ぐことができ、液
晶素子６０及び容量素子５７に与えられた画像信号の電位をより確実に保持することがで
きる。その結果、１フレーム期間内において電荷のリークにより液晶素子６０の透過率が
変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。
次いで、図１４（Ｃ）に、画素５５の別の一例を示す。画素５５は、画素５５への画像信
号の供給を制御するトランジスタ９５と、発光素子９８と、画像信号に従って発光素子９
８に供給する電流値を制御するトランジスタ９６と、画像信号の電位を保持するための容
量素子９７と、を有する。
発光素子９８は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏ
ｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧に
よって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、
アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設
けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む
発光層を少なくとも含んでいる。
なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子９８の閾値電圧以上になっ
たときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミ
ネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態
から基底状態に戻る際の発光（リン光）とが含まれる。
発光素子９８のアノードとカソードのいずれか一方は、画素５５に供給される画像信号に
従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が
制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子９８の共通
電極には、所定の電位が与えられており、発光素子９８の輝度は、画素電極と共通電極間
の電位差によって定まる。よって、発光素子９８は、画像信号の電位に従ってその輝度が
制御されることで、階調を表示することができる。そして、画素部が有する複数の画素５
５のそれぞれにおいて、発光素子９８の階調が画像情報を有する画像信号に従って調整さ
れることで、画素部７１に画像が表示される。
次いで、画素５５が有する、トランジスタ９５、トランジスタ９６、容量素子９７、発光
素子９８の接続構成について説明する。
トランジスタ９５は、ソースまたはドレインの一方が配線ＳＬに接続され、ソースまたは
ドレインの他方がトランジスタ９６のゲートに接続されている。トランジスタ９５のゲー
トは、配線ＧＬに接続されている。トランジスタ９６は、ソースまたはドレインの一方が
電源線ＶＬに接続され、ソースまたはドレインの他方が発光素子９８に接続されている。
具体的に、トランジスタ９６のソースまたはドレインの他方は、発光素子９８のアノード
とカソードのいずれか一方に接続されている。発光素子９８のアノードとカソードのいず
れか他方には、所定の電位が与えられる。
図１乃至図７に示したトランジスタ１０はオン電流を大きくすることができる。よって、
図１乃至図７に示したトランジスタ１０をトランジスタ９５として用いることで、画素５
５への画像信号の供給を高速に行うことができるので、画素５５の画質を高めることがで
きる。また、図２、図４乃至図７に示したトランジスタ１０はオフ電流を小さくすること
ができる。よって、図２、図４乃至図７に示したトランジスタ１０をトランジスタ９５と
して用いることで、トランジスタ９５を介して電荷がリークするのを防ぐことができ、容
量素子９７に与えられた画像信号の電位をより確実に保持することができる。その結果、
１フレーム期間内において電荷のリークにより発光素子９８の輝度が変化するのを防ぎ、
それにより、表示する画像の質を向上させることができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な
素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては
、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ
素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど
）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電
子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレ
イ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマ
イクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯ
Ｄ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、
圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コ
ントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素
子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用い
た表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ
方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔ
ｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一
例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、
反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがあ
る。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどが
ある。
〈画素の構成〉
次いで、図１４（Ａ）に示した半導体表示装置７０の一つである発光装置を例に挙げて、
画素５５の構成例について説明する。図１５に、図１４（Ｃ）に示した画素５５の上面図
を、一例として示す。なお、図１５では、画素５５のレイアウトを明確にするために、各
種の絶縁膜と、発光素子９８とを省略している。
図１５に示す画素５５は、トランジスタ９５と、トランジスタ９６と、容量素子９７とを
有する。なお、図１５では、図１に示したトランジスタ１０と同じ構造を採用したトラン
ジスタ９５及びトランジスタ９６を、発光装置に用いた場合を例示しているが、本発明の
一態様では、図１乃至図７にそれぞれ示したトランジスタ１０のいずれであっても、発光
装置に用いることができる。
トランジスタ９５は、ゲート電極としての機能を有する導電膜５０１と、半導体膜５０２
と、半導体膜５０２に接続され、ソース電極またはドレイン電極としての機能を有する導
電膜５０３とを有する。導電膜５０１は、図１４（Ｃ）に示す配線ＧＬとしての機能を有
する。また、導電膜５０３は、図１４（Ｃ）に示す配線ＳＬとしての機能を有する。
容量素子９７は、半導体膜５０２と、導電膜５０４と、半導体膜５０２と導電膜５０４の
間に設けられた絶縁膜（図示せず）とを有する。導電膜５０４は導電膜５０３と同じ層に
配置された導電膜５０５に、接続されている。
トランジスタ９６は、ゲート電極としての機能を有する導電膜５０６と、半導体膜５０７
と、半導体膜５０７に接続され、ソース電極またはドレイン電極としての機能を有する導
電膜５０８及び導電膜５０９とを有する。また、導電膜５０９は、図１４（Ｃ）に示す発
光素子９８の画素電極に接続される。導電膜５０６は、導電膜５１０を介して半導体膜５
０２に接続されている。導電膜５０８は、導電膜５１１に接続されており、導電膜５１１
は、図１４（Ｃ）に示す配線ＶＬとしての機能を有する。
なお、アノードまたはカソードとなる電極には、金属、合金、電気伝導性化合物、および
これらの混合物などを用いることができる。具体的には、酸化インジウム－酸化スズ（Ｉ
ＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、珪素若しくは酸化珪素を含有した酸化イン
ジウム－酸化スズ、酸化インジウム－酸化亜鉛（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）
、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、金（Ａｕ）、白金（Ｐｔ）
、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（
Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）の他、元
素周期表の第１族または第２族に属する元素、すなわちリチウム（Ｌｉ）やセシウム（Ｃ
ｓ）等のアルカリ金属、およびカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカ
リ土類金属、マグネシウム（Ｍｇ）およびこれらを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユ
ウロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金、
その他、グラフェン等を用いることができる。そして、上記材料を適宜選択し、その膜厚
を最適な値に設定することで、トップエミッション構造、ボトムエミッション構造、また
はデュアルエミッション構造を作り分けることが可能となる。
また、本発明の一態様では、発光装置が、白色などの単色の光を発する発光素子と、カラ
ーフィルタを組み合わせることで、フルカラー画像の表示を行うカラーフィルタ方式を採
用していても良い。或いは、互いに異なる色相の光を発する複数の発光素子を用いて、フ
ルカラー画像の表示を行う方式を採用することもできる。この方式は、発光素子が有する
一対の電極間に設けられるＥＬ層を、対応する色ごとに塗り分けるため、塗り分け方式と
呼ばれる。
塗り分け方式の場合、ＥＬ層の塗り分けは、通常、メタルマスクなどのマスクを用いて、
蒸着法で行われる。そのため、画素のサイズは蒸着法によるＥＬ層の塗り分け精度に依存
する。一方、カラーフィルタ方式の場合、塗り分け方式とは異なり、ＥＬ層の塗り分けを
行う必要がない。よって、塗り分け方式の場合よりも、画素サイズの縮小化が容易であり
、高精細の画素部を実現することができる。
また、トップエミッション構造の場合、発光素子から発せられる光を、配線、トランジス
タ、容量素子などの各種素子によって遮られることがないため、ボトムエミッション構造
に比べて、画素からの光の取り出し効率を高めることができる。よって、トップエミッシ
ョン構造は、発光素子に供給する電流値を低く抑えても、高い輝度を得ることができるた
め、発光素子の長寿命化に有利である。
また、本発明の一態様では、発光装置が、ＥＬ層から発せられる光を発光素子内で共振さ
せる、マイクロキャビティ（微小光共振器）構造を有していても良い。マイクロキャビテ
ィ構造により、特定の波長の光について、発光素子からの取り出し効率を高めることがで
きるので、画素部の輝度と色純度を向上させることができる。
〈発光装置の断面構造〉
図１６に、本発明の半導体装置の一形態に相当する、発光装置の画素部の断面構造を一例
として示す。
具体的に、図１６に示す発光装置は、基板４００上にトランジスタ４２を有する。なお、
図１６では、図２に示したトランジスタ１０と同じ構造を採用したトランジスタ４２を、
発光装置に用いた場合を例示しているが、本発明の一態様では、図１乃至図７にそれぞれ
示したトランジスタ１０のいずれであっても、発光装置に用いることができる。
トランジスタ４２上には絶縁膜４２０が設けられており、絶縁膜４２０上には導電膜４２
４が設けられている。導電膜４２４は、絶縁膜４２０に設けられた開口部において、トラ
ンジスタ４２のソース電極またはドレイン電極として機能する導電膜４０４に接続されて
いる。
絶縁膜４２０及び導電膜４２４上には絶縁膜４２５が設けられている。絶縁膜４２５は、
導電膜４２４と重なる位置に開口部を有する。また、絶縁膜４２５上において、絶縁膜４
２５の開口部とは異なる位置に、絶縁膜４２６が設けられている。そして、絶縁膜４２５
及び絶縁膜４２６上には、ＥＬ層４２７及び導電膜４２８が、順に積層するように設けら
れている。導電膜４２４及び導電膜４２８が、ＥＬ層４２７を間に挟んで重なり合う部分
が、発光素子４３として機能する。そして、導電膜４２４及び導電膜４２８は、一方がア
ノード、他方がカソードとして機能する。
また、発光装置は、発光素子４３を間に挟んで基板４００と対峙する、基板４３０を有す
る。基板４３０上、すなわち、基板４３０の発光素子４３に近い側の面上には、光を遮蔽
する機能を有する遮蔽膜４３１が設けられている。そして、遮蔽膜４３１は、発光素子４
３と重なる領域に開口部を有している。発光素子４３に重なる開口部において、基板４３
０上には特定の波長範囲の可視光を透過する着色層４３２が設けられている。
〈順序回路の構成例〉
次いで、図１乃至図７に示すトランジスタ１０を用いた、順序回路の構成例について説明
する。
図１７（Ａ）に、順序回路８０に接続された各種配線の位置を、模式的に示す。また、図
１７（Ｂ）に、順序回路８０の回路構成を一例として示す。図１７（Ｂ）に示す順序回路
８０は、ｐチャネル型のトランジスタ８１乃至トランジスタ８５と、ｎチャネル型のトラ
ンジスタ８６乃至トランジスタ９０とを有する。トランジスタ８１乃至トランジスタ９０
には、図１乃至図７に示すトランジスタ１０の構造を適用することができる。
順序回路８０において、トランジスタ８１、トランジスタ８２、トランジスタ８６、及び
トランジスタ８７は、配線ｃ１及び配線ｃ２に供給される信号に従って信号の出力の有無
が制御されるクロックドインバータを構成している。
具体的に、トランジスタ８１は、ゲートが配線ｃ２に接続され、ソース及びドレインの一
方が配線７４に接続され、ソース及びドレインの他方がトランジスタ８２のソース及びド
レインの一方に接続されている。トランジスタ８２は、ゲートが配線ｉｎに接続され、ソ
ース及びドレインの他方がトランジスタ８５及びトランジスタ９０のゲートに接続されて
いる。トランジスタ８７は、ゲートが配線ｃ１に接続され、ソース及びドレインの一方が
配線７５に接続され、ソース及びドレインの他方がトランジスタ８６のソース及びドレイ
ンの一方に接続されている。トランジスタ８６は、ゲートが配線ｉｎに接続され、ソース
及びドレインの他方がトランジスタ８５及びトランジスタ９０のゲートに接続されている
。
また、順序回路８０において、トランジスタ８３、トランジスタ８４、トランジスタ８８
、及びトランジスタ８９は、配線ｃ１及び配線ｃ２に供給される信号に従って信号の出力
の有無が制御されるクロックドインバータを構成している。
具体的に、トランジスタ８３は、ゲートが配線ｃ１に接続され、ソース及びドレインの一
方が配線７６に接続され、ソース及びドレインの他方がトランジスタ８４のソース及びド
レインの一方に接続されている。トランジスタ８４は、ゲートが配線ｏｕｔに接続され、
ソース及びドレインの他方がトランジスタ８５及びトランジスタ９０のゲートに接続され
ている。トランジスタ８９は、ゲートが配線ｃ２に接続され、ソース及びドレインの一方
が配線７７に接続され、ソース及びドレインの他方がトランジスタ８８のソース及びドレ
インの一方に接続されている。トランジスタ８８は、ゲートが配線ｏｕｔに接続され、ソ
ース及びドレインの他方がトランジスタ８５及びトランジスタ９０のゲートに接続されて
いる。
また、順序回路８０において、トランジスタ８５及びトランジスタ９０はインバータを構
成している。
具体的に、トランジスタ８５は、ソース及びドレインの一方が配線７８に接続され、ソー
ス及びドレインの他方が配線ｏｕｔに接続されている。トランジスタ９０は、ソース及び
ドレインの一方が配線７９に接続され、ソース及びドレインの他方が配線ｏｕｔに接続さ
れている。
また、配線７５、配線７７、及び配線７９には、ローレベルの電位ＶＳＳが与えられ、配
線７４、配線７６、及び配線７８には、ハイレベルの電位ＶＤＤが与えられる。
図１乃至図７に示したトランジスタ１０はオン電流を大きくすることができる。よって、
図１乃至図７に示したトランジスタ１０を順序回路８０のトランジスタ８１乃至トランジ
スタ９０のいずれかに用いることで、順序回路８０を高速に動作させることができる。ま
た、図２、図４乃至図７に示したトランジスタ１０はオフ電流を小さくすることができる
。よって、図２、図４乃至図７に示したトランジスタ１０を順序回路８０のトランジスタ
８１乃至トランジスタ９０のいずれかに用いることで、配線７５、配線７７、及び配線７
９と、配線７４、配線７６、及び配線７８の間に流れるリーク電流を小さく抑えることが
でき、順序回路８０の消費電力を低減させることができる。
〈駆動回路の構成例〉
次いで、図１７に示した順序回路８０を用いた信号線駆動回路の構成を、図１８に一例と
してブロック図で示す。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独
立したブロックとして示しているが、実際の構成要素は機能ごとに完全に切り分けること
が難しく、一つの構成要素が複数の機能に係わることもあり得る。
図１８に示す信号線駆動回路では、複数の順序回路８０を用いてシフトレジスタが構成さ
れている。そして、複数の順序回路８０では、スタートパルス信号ＳＳＰ、または前段の
順序回路８０に接続された配線ｏｕｔの信号が、配線ｉｎに入力される。配線ｃ１及び配
線ｃ２の一方には、クロック信号ＳＣＫが入力され、配線ｃ１及び配線ｃ２の他方には、
クロック信号ＳＣＫの論理値が反転されたクロック信号ＳＣＫｂが入力される。
複数の順序回路８０の配線ｉｎに入力される信号と、配線ｏｕｔに入力される信号は、複
数のＮＡＮＤ４０が有する一対の入力端子に、それぞれ入力される。複数のＮＡＮＤ４０
が有する出力端子から出力される信号は、複数のＮＯＲ４１が有する一対の入力端子の一
方に、それぞれ入力される。また、複数のＮＯＲ４１が有する一対の入力端子の他方には
、複数のＮＡＮＤ４０が有する出力端子から出力される信号が、バッファ４４を介して入
力される。複数のＮＯＲ４１が有する出力端子から出力される信号は、バッファ４５を介
して、複数のトランスミッションゲート４７が有する第１端子に入力される。また、複数
のＮＯＲ４１が有する出力端子から出力される信号は、インバータ４６を介して、複数の
トランスミッションゲート４７が有する第２端子に入力される。
トランスミッションゲート４７は、第１端子及び第２端子に入力される信号に従って、入
力端子に入力される画像信号Ｖｉｄｅｏの配線ＳＬへの供給を制御する機能を有する。
次いで、図１７に示した順序回路８０を用いた走査線駆動回路の構成を、図１９に一例と
してブロック図で示す。
図１９に示す走査線駆動回路では、複数の順序回路８０を用いてシフトレジスタが構成さ
れている。そして、複数の順序回路８０では、スタートパルス信号ＧＳＰ、または前段の
順序回路８０に接続された配線ｏｕｔの信号が、配線ｉｎに入力される。配線ｃ１及び配
線ｃ２の一方には、クロック信号ＧＣＫが入力され、配線ｃ１及び配線ｃ２の他方には、
クロック信号ＧＣＫの論理値が反転されたクロック信号ＧＣＫｂが入力される。
複数の順序回路８０の配線ｉｎに入力される信号と、配線ｏｕｔに入力される信号は、複
数のＮＡＮＤ４８が有する一対の入力端子に、それぞれ入力される。複数のＮＡＮＤ４８
が有する出力端子から出力される信号は、複数のＮＯＲ４９が有する一対の入力端子の一
方に、それぞれ入力される。また、複数のＮＯＲ４９が有する一対の入力端子の他方には
、信号ＰＷＣがそれぞれ入力される。具体的に、図１９では、一のＮＡＮＤ４８が有する
出力端子から出力される信号が、６つのＮＯＲ４９が有する一対の入力端子の一方に、そ
れぞれ入力される場合を例示している。そして、上記６つのＮＯＲ４９が有する一対の入
力端子の他方には、信号ＰＷＣ１乃至信号ＰＷＣ６がそれぞれ入力される場合を例示して
いる。複数のＮＯＲ４９が有する出力端子から出力される信号は、バッファ５０を介して
、複数の配線ＧＬにそれぞれ入力される。
なお、図１乃至図７に示したトランジスタ１０は、順序回路８０のみならず、図１８に示
す信号線駆動回路を構成する各種回路、或いは、図１９に示す走査線駆動回路を構成する
各種回路に、用いることができる。図１乃至図７に示したトランジスタ１０はオン電流を
大きくすることができる。よって、図１乃至図７に示したトランジスタ１０を、信号線駆
動回路または走査線駆動回路を構成する各種回路に用いることで、信号線駆動回路または
走査線駆動回を高速に動作させることができる。また、図２、図４乃至図７に示したトラ
ンジスタ１０はオフ電流を小さくすることができる。よって、図２、図４乃至図７に示し
たトランジスタ１０を信号線駆動回路または走査線駆動回路を構成する各種回路に用いる
ことで、信号線駆動回路または走査線駆動回の消費電力を低減させることができる。
〈発光装置の外観〉
図２０は、本発明の半導体装置の一形態に相当する、発光装置の外観の一例を示す、斜視
図である。図２０に示す発光装置は、パネル１６０１と、コントローラ、電源回路、画像
処理回路、画像メモリ、ＣＰＵなどが設けられた回路基板１６０２と、接続部１６０３と
を有している。パネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素
を行ごとに選択する駆動回路１６０５と、選択された行内の画素への画像信号Ｓｉｇの供
給を制御する駆動回路１６０６とを有する。
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル
１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅ
ｄ Ｃｉｒｃｕｉｔ）などを用いることができる。また、接続部１６０３にＣＯＦテープ
を用いる場合、回路基板１６０２内の一部の回路、或いはパネル１６０１が有する駆動回
路１６０５や駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯＦ
（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに接続しておいても
良い。
〈電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録
媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用
いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電
子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２１に
示す。
図２１（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有
する。本発明の一態様に係る半導体装置は、表示部５００２またはその他の各種回路に用
いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、
広告表示用などの全ての情報表示用表示装置が含まれる。
図２１（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３
等を有する。本発明の一態様に係る半導体装置は、表示部５１０２またはその他の各種回
路に用いることができる。
図２１（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する
。本発明の一態様に係る半導体装置は、表示部５７０２またはその他の各種回路に用いる
ことができる。本発明の一態様に係る半導体装置に可撓性を有する基板を用いることで、
曲面を有する筐体５７０１に支持された表示部５７０２に、当該半導体装置を用いること
ができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
図２１（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、
表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタ
イラス５３０８等を有する。本発明の一態様に係る半導体装置は、表示部５３０３、表示
部５３０４、またはその他の各種回路に用いることができる。なお、図２１（Ｄ）に示し
た携帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型
ゲーム機が有する表示部の数は、これに限定されない。
図２１（Ｅ）は電子書籍であり、筐体５６０１、表示部５６０２等を有する。本発明の一
態様に係る半導体装置は、表示部５６０２またはその他の各種回路に用いることができる
。そして、可撓性を有する基板を用いることで、表示部に可撓性を持たせることができる
ので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
図２１（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、ス
ピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設
けられている。本発明の一態様に係る半導体装置は、表示部５９０２、またはその他の各
種回路に用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する
基板に形成した場合、図２１（Ｆ）に示すような曲面を有する表示部５９０２に当該半導
体装置を適用することが可能である。
１ 構成例
２ 構成例
３ 構成例
４ 構成例
５ 構成例
６ 構成例
７ 構成例
１０ トランジスタ
１０ａ トランジスタ
１０ｂ トランジスタ
１０ｃ トランジスタ
１０Ｎ トランジスタ
１０Ｐ トランジスタ
１１ 基板
１２ 半導体膜
１２ａ チャネル形成領域
１２ｂ 不純物領域
１２ｃ 不純物領域
１３ 絶縁膜
１３ａ 絶縁膜
１３ｃ 絶縁膜
１４ 導電膜
１５ 導電膜
１６ 絶縁膜
１７ 導電膜
１７ａ 導電膜
１７ｂ 導電膜
１７ｃ 導電膜
１８ 開口部
１８ａ 開口部
１８ｂ 開口部
１８ｃ 開口部
１９ 開口部
１９ａ 開口部
１９ｂ 開口部
１９ｃ 開口部
２０ 導電膜
２１ 絶縁膜
２２ 開口部
２３ 開口部
２４ 導電膜
２５ 開口部
２６ 導電膜
２７ 導電膜
２８ 開口部
２９ 開口部
３０ 導電膜
３１ 導電膜
３２ 導電膜
３３ 導電膜
４０ ＮＡＮＤ
４２ トランジスタ
４３ 発光素子
４４ バッファ
４５ バッファ
４６ インバータ
４７ トランスミッションゲート
４８ ＮＡＮＤ
５０ バッファ
５５ 画素
５６ トランジスタ
５７ 容量素子
６０ 液晶素子
７０ 半導体表示装置
７１ 画素部
７２ 走査線駆動回路
７３ 信号線駆動回路
７４ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
７９ 配線
８０ 順序回路
８１ トランジスタ
８２ トランジスタ
８３ トランジスタ
８４ トランジスタ
８５ トランジスタ
８６ トランジスタ
８７ トランジスタ
８８ トランジスタ
８９ トランジスタ
９０ トランジスタ
９５ トランジスタ
９６ トランジスタ
９７ 容量素子
９８ 発光素子
３００ 基板
３０１ 絶縁膜
３０２ 導電膜
３０３ 導電膜
３０４ 絶縁膜
３０５ 半導体膜
３０６ 半導体膜
３０７ 半導体膜
３０８ 絶縁膜
３０９ 導電膜
３１０ 導電膜
３１１ レジスト
３１２ 不純物領域
３１３ レジスト
３１４ 不純物領域
３２０ 絶縁膜
３２１ 導電膜
３２２ 導電膜
４００ 基板
４０４ 導電膜
４２０ 絶縁膜
４２４ 導電膜
４２５ 絶縁膜
４２６ 絶縁膜
４２７ ＥＬ層
４２８ 導電膜
４３０ 基板
４３１ 遮蔽膜
４３２ 着色層
５０１ 導電膜
５０２ 半導体膜
５０３ 導電膜
５０４ 導電膜
５０５ 導電膜
５０６ 導電膜
５０７ 半導体膜
５０８ 導電膜
５０９ 導電膜
５１０ 導電膜
５１１ 導電膜
１６０１ パネル
１６０２ 回路基板
１６０３ 接続部
１６０４ 画素部
１６０５ 駆動回路
１６０６ 駆動回路
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ 操作キー
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
５６０１ 筐体
５６０２ 表示部
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (5)

  1. 第１のトランジスタと、第２のトランジスタと、発光素子と、容量素子と、画像信号が入力される配線と、走査線と、電源線と、を画素に有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記配線と常に導通しており、
    前記第１のトランジスタのゲートは、前記走査線と常に導通しており、
    前記第２のトランジスタのソースまたはドレインの一方は、前記電源線と常に導通しており、
    前記第２のトランジスタは、前記画像信号に従って、前記発光素子への電流の供給を制御する機能を有し、
    前記容量素子は、前記第２のトランジスタのゲートの電位を保持する機能を有する発光装置であって、
    前記第１のトランジスタのチャネル形成領域を有し、かつ、前記容量素子の第１の電極としての機能を有する第１の半導体膜と、
    前記第２のトランジスタのチャネル形成領域を有する第２の半導体膜と、
    前記第１のトランジスタのゲートとしての機能を有し、前記走査線としての機能を有し、かつ、前記第１の半導体膜上に配置された第１の導電膜と、
    前記第１のトランジスタのソースまたはドレインの一方としての機能を有し、前記配線としての機能を有し、かつ、前記第１の半導体膜と重なりを有するように前記第１の半導体膜上に配置された第２の導電膜と、
    前記容量素子の第２の電極としての機能を有し、かつ、前記第１の半導体膜と重なりを有するように前記第１の導電膜と同層に配置された第３の導電膜と、
    前記電源線としての機能を有する第４の導電膜と、
    前記第２のトランジスタのソースまたはドレインの一方としての機能を有し、かつ、前記第４の導電膜と重なりを有するように前記第４の導電膜上に配置された第５の導電膜と、
    を有し、
    前記第５の導電膜は、前記第２のトランジスタのチャネル形成領域と重なりを有し、
    前記第５の導電膜は、前記第２の導電膜と同層に配置され、
    前記第５の導電膜は、前記第４の導電膜と常に導通しており、
    前記第１の導電膜は、前記第２の導電膜と交差する領域と、前記第４の導電膜と交差する領域と、を有し、
    前記第５の導電膜は、前記第２の導電膜と交差する領域と、前記第４の導電膜と交差する領域と、を有し、
    前記第３の導電膜は、前記第１の導電膜と重なりを有さず、
    前記第３の導電膜は、前記第４の導電膜と重なりを有さない、
    発光装置。
  2. 第１のトランジスタと、第２のトランジスタと、発光素子と、容量素子と、画像信号が入力される配線と、走査線と、電源線と、を画素に有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記配線と常に導通しており、
    前記第１のトランジスタのゲートは、前記走査線と常に導通しており、
    前記第２のトランジスタのソースまたはドレインの一方は、前記電源線と常に導通しており、
    前記第２のトランジスタは、前記画像信号に従って、前記発光素子への電流の供給を制御する機能を有し、
    前記容量素子は、前記第２のトランジスタのゲートの電位を保持する機能を有する発光装置であって、
    前記第１のトランジスタのチャネル形成領域を有し、かつ、前記容量素子の第１の電極としての機能を有する第１の半導体膜と、
    前記第２のトランジスタのチャネル形成領域を有する第２の半導体膜と、
    前記第１のトランジスタのゲートとしての機能を有し、前記走査線としての機能を有し、かつ、前記第１の半導体膜上に配置された第１の導電膜と、
    前記第１のトランジスタのソースまたはドレインの一方としての機能を有し、前記配線としての機能を有し、かつ、前記第１の半導体膜と重なりを有するように前記第１の半導体膜上に配置された第２の導電膜と、
    前記容量素子の第２の電極としての機能を有し、かつ、前記第１の半導体膜と重なりを有するように前記第１の導電膜と同層に配置された第３の導電膜と、
    前記電源線としての機能を有する第４の導電膜と、
    前記第２のトランジスタのソースまたはドレインの一方としての機能を有し、かつ、前記第４の導電膜と重なりを有するように前記第４の導電膜上に配置された第５の導電膜と、
    を有し、
    前記第５の導電膜は、前記第２のトランジスタのチャネル形成領域と重なりを有し、
    前記第５の導電膜は、前記第２の導電膜と同層に配置され、
    前記第５の導電膜は、前記第４の導電膜と常に導通しており、
    前記第１の導電膜は、前記第２の導電膜と交差する領域と、前記第４の導電膜と交差する領域と、を有し、
    前記第５の導電膜は、前記第２の導電膜と交差する領域と、前記第４の導電膜と交差する領域と、を有し、
    前記第３の導電膜は、前記第１の導電膜と重なりを有さず、
    前記第３の導電膜は、前記第４の導電膜と重なりを有さず、
    前記第３の導電膜は、前記第２の導電膜と重なりを有さない、
    発光装置。
  3. 請求項１又は請求項２において、
    前記第２のトランジスタは、前記電源線と前記発光素子とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているとき、前記画像信号に従って、前記発光素子への電流の供給を制御する機能を有する、
    発光装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１のトランジスタは、前記画素への前記画像信号の入力を制御する機能を有する、
    発光装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の半導体膜及び前記第２の半導体膜のそれぞれは、多結晶シリコンを含む、
    発光装置。
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