JP2022043114A - 半導体装置 - Google Patents

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博之 三宅
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Abstract

【課題】トランジスタのしきい値電圧のばらつきによる画素間の発光素子の輝度のばらつきを低減することが可能な半導体装置を提供する。【解決手段】第１乃至第４のスイッチは、導通状態を互いに独立して制御することが可能に設けられている。第１のスイッチ、第３のスイッチ、および第２のスイッチは、第１の配線と第３の配線間に直列に電気的に接続されている。第４のスイッチは、発光素子と第４の配線との間の導通状態を制御できる機能を有する。第１のトランジスタは、ゲートが第３のスイッチと第２のスイッチとが電気的に接続されているノードと電気的に接続され、ソースおよびドレインの一方が第２の配線と、他方が発光素子と電気的に接続されている。キャパシタは第１、第２の電極を有し、第１の電極は、第１のスイッチと第３のスイッチとが電気的に接続されているノードと電気的に接続され、第２の電極は、発光素子と電気的に接続されている。【選択図】図１

Description

本発明の一形態は、半導体装置、その駆動方法、およびその作製方法等に関する。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の
一形態の技術分野は、物、方法、または、製造方法に関する。または、本発明の一形態は
、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マタ
ー）に関する。そのため、より具体的に本明細書で開示する本発明の一形態の技術分野と
しては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装
置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。
発光素子を用いたアクティブマトリクス型の表示装置の画素について、メーカ毎に様々な
回路構成が提案されている。一般的に、画素には、発光素子、画素へのビデオ信号の入力
を制御するトランジスタ（スイッチング用トランジスタ）、および発光素子に供給する電
流を制御するトランジスタ（駆動用トランジスタ）が少なくとも設けられている。駆動用
トランジスタを流れるソース－ドレイン電流（以下、ドレイン電流と呼ぶ場合がある。）
を発光素子に供給することで、ドレイン電流の値に応じた輝度で発光素子を発光させてい
る。駆動用トランジスタのドレイン電流値は、ビデオ信号の電位により制御される。
そのため、表示装置の画面を構成する複数の画素において、駆動用トランジスタのしきい
値電圧にばらつきがあると、同じ電位のビデオ信号をこれらの画素に供給しても、発光素
子の輝度にばらつきが生じてしまう。複数の画素間での駆動用トランジスタのしきい値電
圧のばらつきは、表示装置の表示品位を低下させしまう原因の１つである。一方、アクテ
ィブマトリクス型の表示装置は高精細化のため多画素化が推し進められており、１つの表
示装置に数十万乃至数千万もの画素が設けられている。例えば、画素数は、解像度がＦｕ
ｌｌ－ＨＤであれば、１３６６×７６８×３（ＲＧＢ）＝１，０４９，０８８であり、８
ｋ４ｋ（スーパーハイビジョン）であれば、７，６８０×４，３２０×３（ＲＧＢ）＝３
３，１７７，６００である。このような多数の画素どうしで駆動用トランジスタのしきい
値電圧を完全に一致させるのは非常に困難である。そこで、しきい値電圧のばらつきの影
響を抑えるために、駆動用トランジスタのしきい値電圧を補正することが可能な画素が提
案されている（特許文献１、２参照）。
特開２０１２－２５６０３２号公報 特開２０１３－１３７４９８号公報
本発明の一形態の課題は、新規な半導体装置、または新規なその駆動方法、または新規な
その作製方法などを提供することにある。例えば、本発明の一形態の課題は、表示品位を
向上することが可能な半導体装置またはその駆動方法を提供すること、高精細な半導体装
置またはその駆動方法を提供すること、もしくは、画素ごとの輝度のばらつきを抑制する
ことが可能な半導体装置またはその駆動方法を提供すること、もしくは、端子数を削減す
ることが可能な半導体装置またはその駆動方法を提供すること、等である。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。また、本発明の一
形態は、例示したすべての課題を解決する必要はない。また、明細書、図面、請求項など
の記載から、例示以外の課題が自ずと明らかとなるものであり、これらの課題も本発明の
一形態の課題となり得る。
本発明の一形態は、第１のトランジスタと、第１および第２の電極を有する第１のキャパ
シタと、画素電極と、第１乃至第４のスイッチと、第１乃至第４の配線と、を有する半導
体装置であって、第１乃至第４のスイッチは、導通状態を互いに独立して制御することが
可能に設けられており、第１のスイッチ、第３のスイッチ、および第２のスイッチは、第
１の配線と第３の配線との間に直列に電気的に接続されており、第１のスイッチと第３の
スイッチとが電気的に接続されている第１のノードに、第１の電極が電気的に接続され、
第４のスイッチは、画素電極と第４の配線との間の導通状態を制御できる機能を有し、第
２の電極は、画素電極と電気的に接続され、第３のスイッチと第２のスイッチとが電気的
に接続されている第２のノードに、第１のトランジスタのゲートが電気的に接続され、第
１のトランジスタのソースおよびドレインの一方は、第２の配線と電気的に接続され、第
１のトランジスタのソースおよびドレインの他方は、画素電極と電気的に接続されている
ことを特徴とする半導体装置。
上記形態において、第１乃至第４のスイッチとして機能する第２乃至第５トランジスタを
設けてもよい。この場合、第１乃至第５のトランジスタは、チャネルが形成される領域を
含む酸化物半導体層を有していてもよい。または、上記形態において、画素電極を備える
発光素子を有していてもよい。
本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を
指す。トランジスタおよびダイオードなどの半導体素子をはじめ、半導体回路、演算装置
、記憶装置、撮像装置、表示装置、発光装置等は、半導体装置の一態様である。また、撮
像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、
有機薄膜太陽電池等を含む）、電子機器、電気機器、および機械装置等は、半導体装置を
有している場合がある。
本明細書において、表示装置や発光装置には、表示素子が形成されている画素を有するパ
ネル、および、駆動回路またはコントローラを含むＩＣ等を当該パネルに実装した態様の
モジュール等を、その範疇に含む。発光装置の場合、表示素子が発光素子で構成すること
ができる。また、表示装置や発光装置には、当該パネルを作製する過程における、パネル
が完成する前の一形態に相当する素子基板や、表示素子が完成する前の一形態に相当する
素子基板をその範疇に含む。例えば、素子基板には、トランジスタと、トランジスタを介
して電位または電流が供給される画素電極とが同一の基板に作製されている半導体装置を
含む。画素電極は表示素子を構成する電極に相当する。
本明細書等において、第１、第２、第３などの序数詞は、順序を表すだけではなく、構成
要素の混同を避けるために使用する場合がある。この場合、序数詞の使用は構成要素の個
数を限定するものではない。例えば、「第１の」を「第２の」または「第３の」などと適
宜置き換えて、発明の一形態を説明することができる。
本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」
とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って
、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、結晶が三方晶または菱面体晶である場合、その結晶を六方晶
系として表す。
本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹと
が電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹと
が直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装
置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所
定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に
示された接続関係以外のものも含むものとする。
回路において、構成要素が電気的に接続されているとは、電流、電圧または電位が、供給
可能、或いは伝送可能にすることができるような構成になっていることを含む。よって、
回路において、２つの構成要素が接続しているとは、それらが直接接続している回路構成
に限定されるものではなく、電流、電圧または電位が、供給可能、或いは伝送可能である
ように、配線、抵抗、ダイオード、トランジスタなどの素子を介して、それらが電気的に
接続している構成も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際に
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っている場合もある。本明細書において接続とは、このように、一の導電
膜が複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（また
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下
のように表現することができる。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これら
の表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、
Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）で
あるとする。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の
中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただ
し、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差の
ことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い
。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、
電圧を電位と読み替えてもよいこととする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ソー
スまたはドレインとして機能する２つの端子は、トランジスタのチャネル型および各端子
に与えられる電位の高低によって、一方がソースとして機能し、他方がドレインとして機
能する。ソースはキャリアを一般的に、ｎチャネル型トランジスタでは、低い電位が与え
られる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。逆に、
ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電
位が与えられる端子がソースと呼ばれる。以下では、回路構成やその動作の理解を容易に
するため、トランジスタの２つの端子の一方をソースに、他方をドレインに限定して説明
する場合がある。もちろん、駆動方法によっては、トランジスタの各端子に印加される電
圧の大小関係が変化し、ソースとドレインが入れ替わる場合がある。
以下では、回路構成やその動作の理解を容易にするため、トランジスタの２端子の一方を
ソースに、他方をドレインに限定して説明する場合がある。ｎチャネル型トランジスタの
場合、ハイレベル（Ｈレベル）の信号および電源電位が主として入力される端子（電極）
をドレインと呼び、ローレベル（Ｌレベル）の信号および電源電位が主として入力される
端子（電極）をソースと呼ぶことにする。ｐチャネル型トランジスタの場合は、その逆で
ある。もちろん、駆動方法によっては、トランジスタの各端子に印加される電圧の大小関
係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態に
おいて、トランジスタのソースとドレインの区別は、明細書での記載に限定されるもので
はない。
本発明の一形態において、スイッチとしては、様々な形態のものを用いることができる。
スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流
すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選
択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、
経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。
スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができ
る。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されな
い。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなど）、ダイオ
ード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（
Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎ
ｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジ
スタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例と
しては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エ
レクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械
的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制
御して動作する。
本発明の一形態において、素子として意図的に設けられるキャパシタのデバイス構造に特
段の制約はない。例えば、ＭＩＭ型のキャパシタを用いることも、ＭＯＳ型のキャパシタ
を用いることもできる。
本発明の一形態により、新規な半導体装置、または新規なその駆動方法、または新規なそ
の作製方法など提供をすることが可能になる。例えば、本発明の一形態により、表示品位
が向上された半導体装置またはその駆動方法を提供すること、高精細な半導体装置または
その駆動方法を提供すること、もしくは、画素ごとの輝度のばらつきを抑制することが可
能な半導体装置またはその駆動方法を提供すること、もしくは、端子数を削減することが
可能な半導体装置またはその駆動方法を提供すること、等が可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一
形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態につ
いて、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面
から自ずと明らかになるものである。
画素の構成の一例を示す回路図。 画素の構成の一例を示す回路図。 画素の駆動方法の一例を示すタイミングチャート。 Ａ、Ｂ：画素の動作の一例を示す回路図。 Ａ、Ｂ：画素の動作の一例を示す回路図。 画素の動作の一例を示す回路図。 表示装置の構成の一例を示すブロック図。 表示装置の構成の一例を示す分解斜視図。 Ａ－Ｄ：表示パネルの構成の一例を示す平面図。 表示パネル（素子基板）の構成の一例を示す図。 画素の構成の一例を示す回路図。 ゲートドライバ回路（ＧＤＬ、ＧＤＲ）の構成の一例を示す回路図。 Ａ：ＧＤＬ、ＧＤＲの基本回路（ＧＳＲ）の構成の一例を示すブロック図。Ｂ：同ダミー基本回路（ｄｕｍＧＳＲ）の構成の一例を示すブロック図。 ＧＳＲの構成の一例を示す回路図。 ｄｕｍＧＳＲの構成の一例を示す回路図。 Ａ：ＧＤＬ、ＧＤＲの基本回路（ＧｄＩＮＶ）の構成の一例を示すブロック図。Ｂ：ＧｄＩＮＶの構成の一例を示す回路図。 ＧＤＬ、ＧＤＲの駆動方法の一例を示すタイミングチャート。 回路ＳＳＤＣ１＿Ｏの構成の一例を示すブロック図。 回路ＳＳＤＣ１＿Ｅの構成の一例を示すブロック図。 Ａ：ＳＳＤＣ１＿Ｏ、ＳＳＤＣ１＿Ｅの基本回路（ＳＳＤ）の構成の一例を示すブロック図。Ｂ：ＳＳＤの構成の一例を示す回路図。 ＳＳＤおよび表示パネルの駆動方法の一例を示すタイミングチャート。 ＳＳＤおよび表示パネルの駆動方法の一例を示すタイミングチャート。 表示パネル（素子基板）の構成の一例を示すブロック図。 Ａ：基本回路（ＳＳＤ）の構成の一例を示すブロック図。Ｂ：ＳＳＤの構成の一例を示す回路図。 表示パネルの構成の一例を示す断面図。 Ａ、Ｂ：画素の構成の一例を示す平面図。 Ａ－Ｅ：素子基板の作製方法の一例を示す平面図。 Ａ－Ｅ：素子基板の作製方法の一例を示す平面図。 Ａ、Ｂ：トランジスタの構成の一例を示す平面図。Ｃ、Ｄ：トランジスタの構成の一例を示す断面図。 Ａ、Ｂ：トランジスタの構成の一例を示す平面図。 Ａ、Ｂ：トランジスタの構成の一例を示す断面図。 トランジスタの構成の一例を示す断面図。 Ａ－Ｄ：表示パネルの作製方法の一例を示す断面図。 Ａ、Ｂ：表示パネルの作製方法の一例を示す断面図。 Ａ－Ｄ：表示パネルの作製方法の一例を示す断面図。 Ａ、Ｂ：表示装置の構成の一例を説明する図。 表示装置の回路基板の構成の一例を説明する図。 Ａ－Ｅ：情報処理装置の構成の一例を説明する図。 Ａ－Ｆ：電子機器の構成の一例を説明する図。
以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明の
一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく
その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。
また、以下に複数の本発明の実施の形態を示すが、互いの実施の形態を適宜組み合わせる
ことが可能である。また、１つの実施の形態の中に、いくつかの構成例が示される場合は
、互い構成例を適宜組み合わせることが可能である。
本明細書において、発明の実施の形態の説明に用いられる図面において、同一部分または
同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合があ
る。
また、本明細書において、クロック信号ＣＬＫを、単に信号ＣＬＫ、ＣＬＫ等と省略して
記載する場合がある。これは、他の信号、電圧、電位、回路、および素子等についても同
様である。
（実施の形態１）
本実施の形態では、半導体装置の一例として、発光素子を有する発光装置について説明す
る。本実施の形態の発光装置は、表示装置として機能させることが可能である。
＜＜画素の構成例１＞＞
図１に、発光装置の画素の構成の一例を示す。図１に示すように、画素１０は、スイッチ
ＳＷ１、スイッチＳＷ３、スイッチＳＷ４、スイッチＳＷ５、トランジスタＭ２、キャパ
シタＣ１、および発光素子ＥＬ１を有する。画素１０は、配線ＳＬ、配線ＰＬａ、配線Ｐ
Ｌｂ、および配線ＰＬｃに電気的に接続されている。発光装置の画素部は、アレイ状に配
列された複数の画素１０を備える。
ＳＷ１の導通状態は信号Ｓａにより制御される。ＳＷ３の導通状態は信号Ｓｂにより制御
される。ＳＷ４の導通状態は信号Ｓｄにより制御される。スイッチＳＷ５の導通状態は信
号Ｓｃにより制御される。図１の例では、４つのスイッチ（ＳＷ１、ＳＷ３、ＳＷ４、Ｓ
Ｗ５）は、互いに異なる信号により、導通状態が制御される。
データ信号ＤＡＴＡは、階調を表す信号であり、配線ＳＬは、データ信号ＤＡＴＡを画素
１０に供給するための配線として機能することが可能である。配線ＰＬａ、配線ＰＬｂ、
および配線ＰＬｃは、それぞれ電位ＶＡ、電位Ｖ０、および電位Ｖ１を画素１０に供給す
るための配線として機能することが可能である。配線（ＰＬａ、ＰＬｂ、ＰＬｃ）を画素
１０に信号を供給する配線として機能させることも可能である。
図１に示すように、ノードＮ１は、信号ＤＡＴＡの入力ノードである。ノードＮ２はトラ
ンジスタＭ２のゲートである。ノードＮ３、ノードＮ４は、キャパシタＣ１の一対の端子
（電極）に相当するノードである。発光素子ＥＬ１は一対の端子（陽極および陰極）を有
しており、ノードＮ４は、発光素子ＥＬの１つの端子に相当する。発光素子のもう一方の
端子には、電位ＶＣが供給されている。
発光素子ＥＬ１としては、電流または電圧によって輝度を制御することが可能な素子を用
いることができる。発光素子ＥＬ１としては、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ
Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ
）などが代表的である。例えば、ＯＬＥＤの場合、発光素子ＥＬ１は、ＥＬ（エレクトロ
ルミネセンス）層、陽極および陰極を少なくとも有する。ＥＬ層は陽極と陰極の間に設け
られており、単層または複数の層で構成されている。ＥＬ層は、発光性の物質を含む層（
発光層）を少なくとも含む。
トランジスタＭ２のソースおよびドレインの一方は、配線ＰＬａに接続され、他方はノー
ドＮ４（ＥＬ１の端子の１つ）に接続されている。ＳＷ１、ＳＷ４およびＳＷ３は直列に
接続されている。スイッチＳＷ３とスイッチＳＷ４との接続部がトランジスタＭ２のゲー
ト（ノードＮ２）に接続されている。スイッチＳＷ１とスイッチＳＷ４との接続部がキャ
パシタＣ１の端子（ノードＮ３）に接続されている。
ＳＷ１は、配線ＳＬとノードＮ３間の導通状態を制御するスイッチとして機能する。ＳＷ
１により、信号ＤＡＴＡの画素１０への供給が制御される。ＳＷ３は、ノードＮ２と配線
ＰＬｂ間の導通状態を制御する。ＳＷ３は、ノードＮ２の電位を一定電位Ｖ０にリセット
するリセット回路の機能を有する。ＳＷ４は、ノードＮ３とノードＮ２間の導通状態を制
御するスイッチとして機能する。また、直列に接続されたＳＷ４およびＳＷ３でなるスイ
ッチ回路は、ノードＮ３の電位を一定電位（Ｖ０）にリセットするリセット回路として機
能することが可能である。ＳＷ５は、ノードＮ４と配線ＰＬｃ間の導通状態を制御する。
ＳＷ５は、ノードＮ４の電位を一定電位（Ｖ１）にリセットするリセット回路として機能
することが可能である。キャパシタＣ１は、ノードＮ４の電位を保持するための保持容量
として機能することが可能である。
トランジスタＭ２のドレイン電流（以下、「ドレイン電流Ｉｄ２」と呼ぶ場合がある。）
により、ノードＮ４の電位が変化する。これに伴い、発光素子ＥＬ１の一対の端子間の電
位差が変化し、この電位差が発光素子ＥＬ１のしきい値電圧ＶｔｈＥＬ以上となると、発
光素子ＥＬ１が発光する。ドレイン電流Ｉｄ２はノードＮ２の電位により制御される。ノ
ードＮ２の電位は、配線ＳＬから供給される信号ＤＡＴＡの電位に応じた値に制御される
。トランジスタＭ２は、駆動トランジスタに対応するトランジスタである。複数の画素１
０間でのトランジスタＭ２のしきい値電圧のばらつきは、これら画素１０間での輝度のば
らつきを生じさせる。そのため、画素１０は、トランジスタＭ２のしきい値電圧を補正す
る機能を有する。具体的には、スイッチＳＷ３－ＳＷ５およびキャパシタＣ１で構成され
る回路により、このしきい値電圧が補正される。スイッチＳＷ３－ＳＷ５およびキャパシ
タＣ１で構成される回路は、スイッチＳＷ３－ＳＷ５の導通状態を制御することで、トラ
ンジスタＭ２のゲート（ノードＮ２）に保持されている電荷を充電および放電する機能を
有する。以下、画素１０の具体的な回路構成を示し、画素１０の機能等を説明する。
＜画素の回路構成例＞
図２に、画素１０のより具体的な回路構成の一例を示す。図２の画素２０は、画素１０の
４つのスイッチ（ＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５）をトランジスタ（Ｍ１、Ｍ３、Ｍ４
、Ｍ５）で構成した回路に対応する。図２に示すように、画素２０は、５つのトランジス
タ（Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５）、キャパシタＣ１、および発光素子ＥＬ１を有する
。図２の例では、トランジスタＭ１－Ｍ５をｎチャネル型トランジスタとしている。発光
素子ＥＬ１の陽極がノードＮ４に対応する。発光素子ＥＬ１の陰極に電位ＶＣが供給され
る。後述するように、発光装置は、複数の画素２０がアレイ状に配列された画素部を有す
る。画素部において、各発光素子ＥＬ１の陰極は、１つのコモン電極で構成することが可
能である。この場合、コモン電極に電位ＶＣが供給される回路構成となる。
トランジスタＭ１のゲートは配線ＧＬａと接続され、トランジスタＭ３のゲートは配線Ｇ
Ｌｂと接続され、トランジスタＭ４のゲートは配線ＧＬｄと接続され、トランジスタＭ５
のゲートは配線ＧＬｃと接続されている。よって、トランジスタ（Ｍ１、Ｍ３、Ｍ４、Ｍ
５）の導通状態は、それぞれ、配線（ＧＬａ、ＧＬｂ、ＧＬｄ、ＧＬｃ）から入力される
信号により制御される。ここでは配線ＧＬａ、配線ＧＬｂ、配線ＧＬｃおよび配線ＧＬｄ
には、それぞれ、信号Ｓａ、信号Ｓｂ、信号Ｓｃおよび信号Ｓｄが入力される。
＜画素の駆動方法例＞
図３－図６を参照して、画素２０の駆動方法の一例を説明する。
図３に画素２０の駆動方法の一例を示す。図３はｋ行ｊ列に配置されている画素２０［ｋ
、ｊ］（ｋ、ｊは１以上の整数）の駆動方法を示すタイミングチャートである。図３には
、第ｋ行の配線（ＧＬａ［ｋ］、ＧＬｂ［ｋ］、ＧＬｃ［ｋ］）に入力される信号（Ｓａ
、Ｓｂ、Ｓｃ）、および第ｊ列の配線ＳＬ［ｊ］に入力される信号ＤＡＴＡを示している
。
なお、以下の説明でも、配線、画素、信号等を行番号および／または列番号を用いて識別
するため、［ｋ］、［ｋ、ｊ］のような識別記号を用いることとする。
図３に示すように、画素２０の動作は、期間Ｔ１、期間Ｔ２、期間Ｔ３および期間Ｔ４で
行われる４つの動作に大別される。これらの動作を図４－図６を参照して説明する。なお
、図４－図６では、画素２０の動作の理解を容易にするため、図１のように、４つのトラ
ンジスタ（Ｍ１、Ｍ３、Ｍ４、Ｍ５）をスイッチの回路記号で表している。また、トラン
ジスタＭ２のソース（Ｓ）およびドレイン（Ｄ）を区別することにする。ここでは、トラ
ンジスタＭ２において、配線ＰＬａに接続されている端子をドレインとし、発光素子ＥＬ
１の陽極（ノードＮ４）に接続されている端子をソースとする。
［期間Ｔ１：初期化動作］
期間Ｔ１は、画素２０のノードＮ１、Ｎ３、Ｎ４の電位を初期化する動作が行われる初期
化期間である。図４Ａには、初期化期間Ｔ１での画素２０の動作を示す。初期化期間Ｔ１
は、信号Ｓｃがハイレベルである期間に対応する。Ｔ１では、信号Ｓａがローレベルであ
り、信号Ｓｂ、ＳｃおよびＳｄがハイレベルである。なお、Ｔ１の何れかのタイミングで
、信号Ｓｂはローレベルからハイレベルに遷移すればよい。ここでは、信号Ｓｃと共に信
号Ｓｂをハイレベルにしている。初期化動作では、トランジスタＭ１は非導通状態となり
、トランジスタ（Ｍ３、Ｍ５、Ｍ４）は導通状態となる。トランジスタＭ３およびトラン
ジスタＭ４が導通状態となることで、ノードＮ２の電位Ｖｎ２およびノードＮ３の電位Ｖ
ｎ３は、Ｖ０にリセットされる。トランジスタＭ５が導通状態となることで、ノードＮ４
の電位Ｖｎ４はＶ１にリセットされる。
電位Ｖ０、Ｖ１、ＶＣは、下記式（１）、（２）を満たす値とする。なお、式（１）、（
２）において、Ｖｔｈ２はトランジスタＭ２のしきい値電圧であり、ＶｔｈＥＬは、発光
素子ＥＬ１のしきい値電圧である。発光素子のしきい値電圧とは、発光素子を発光状態と
する陰極と陽極間の電位差の最小値である。発光素子ＥＬ１の陰極と陽極間の電位差がＶ
ｔｈＥＬ以上となると、発光素子ＥＬ１は発光状態となる。
（Ｖ０－Ｖｔｈ２）－ＶＣ＜ＶｔｈＥＬ ・・・（１）
Ｖ０－Ｖｔｈ２＞Ｖ１ ・・・（２）
式（１）を満たすことにより、Ｔ１、Ｔ２およびＴ３において、発光素子ＥＬを非発光状
態にすることができる。また、式（２）を満たすことにより、期間Ｔ１において、トラン
ジスタＭ２のゲート－ソース間電圧Ｖｇｓ２はＶｔｈ２よりも大きくなるため、トランジ
スタＭ２を導通状態にすることができる。
［期間Ｔ２：しきい値電圧補正動作］
Ｔ２は、トランジスタＭ２のしきい値電圧の補正が行われる期間である。図４Ｂは、しき
い値電圧補正期間Ｔ２での画素２０の動作を説明する図である。Ｔ２では、信号Ｓｃがハ
イベルからローレベルに遷移し、その他の信号（Ｓａ、Ｓｂ、Ｓｄ）の電位レベルは変化
しない。トランジスタＭ５は、導通状態から非導通状態になる。他のトランジスタ（Ｍ１
、Ｍ３、Ｍ４）の状態はＴ１と同じである。Ｔ２では、トランジスタＭ３およびトランジ
スタＭ４の導通状態が維持されているため、Ｖｎ２、Ｖｎ３は変化せず、Ｖ０である。Ｖ
ｇｓ２がＶｔｈ２よりも高いため、トランジスタＭ２は導通状態であり、ドレイン電流Ｉ
ｄ２が流れる。このドレイン電流Ｉｄ２によりキャパシタＣ１が充電されるので、トラン
ジスタＭ２のソース（ノードＮ４）の電位Ｖｎ４が上昇する。Ｖｎ４の上昇に伴い、トラ
ンジスタＭ２のＶｇｓ２＝Ｖｎ２－Ｖｎ４が低下する。Ｖｇｓ２がＶｔｈ２まで低下する
と、トランジスタＭ２はドレイン電流Ｉｄ２が流れない状態となり、トランジスタＭ２の
ソース（ノードＮ４）の電位Ｖｎ４はＶ０－Ｖｔｈ２となる。
しきい値電圧補正動作は、発光期間（図６）に発光素子ＥＬ１に供給されるドレイン電流
Ｉｄ２を、Ｖｔｈ２の影響を受けない値とするための動作であり、図３の駆動方法例では
、トランジスタＭ２のソースの電位（Ｖｎ４）をＶｔｈ２に対応する電位にする動作とな
る。より具体的には、このソースの電位Ｖｎ４をある一定電位（Ｖ０）から、トランジス
タＭ２のしきい値電圧Ｖｔｈ２を除した電位にする動作である。
Ｔ２では、式（１）により、発光素子ＥＬ１の陽極と陰極間の電圧はＶｔｈＥＬを超えな
いため、発光素子ＥＬ１は非発光状態である。
［期間Ｔ３：データ書き込み動作］
期間Ｔ３は、画素２０にデータ信号ＤＡＴＡ［ｋ］を書き込む動作が行われる期間である
。具体的には、ノードＮ３の電位Ｖｎ３を信号ＤＡＴＡ［ｋ］に対応する電位Ｖｄａｔａ
にするための動作が行われる。図３および図５を参照して、この期間の画素２０の動作を
説明する。
図３の例では、Ｔ３の開始は、信号Ｓａの立ち上がり時であり、Ｔ３の終了は信号Ｓｄの
立上がり時である。期間ＴＨが、該当する行の一水平期間に対応し、期間ＴＨでは信号Ｓ
ａが常にハイレベルである。図５Ａは、期間ＴＨでの画素２０の状態を示している。図３
の例では、期間ＶＨが終了する前に、信号Ｓｂをハイレベルからローレベルに遷移させて
いる。また、期間ＴＨが終了してから、信号Ｓｄをローレベルからハイレベルに遷移させ
ている。これにより、期間Ｔ３の終了時点（図５Ｂ）で、ノードＮ３に書き込まれた電位
Ｖｎ３（＝Ｖｄａｔａ）の変動を抑えることができる。
Ｔ３では、まず、信号Ｓａがハイレベルになり、信号Ｓｄがローレベルになる。これによ
り、トランジスタＭ１が導通状態になり、トランジスタＭ４が非導通状態になり、ノード
Ｎ３にはデータ信号ＤＡＴＡ［ｋ］が書き込まれ、その電位Ｖｎ３は信号ＤＡＴＡ［ｋ］
の電位Ｖｄａｔａとなる。ノードＮ３の電位Ｖｎ３は、キャパシタＣ１により保持される
。トランジスタＭ３とトランジスタＭ５の状態は、Ｔ２と同じであるため、Ｖｎ２＝Ｖ０
、Ｖｎ４＝Ｖ０－Ｖｔｈ２である。よって、Ｖｇｓ２（＝Ｖｎ２－Ｖｎ４）はＶｔｈ２を
超えないため、トランジスタＭ２は非導通状態のままである。
ノードＮ３に信号ＤＡＴＡ［ｋ］を書き込んだ後、まず、信号Ｓｂをローレベルにして、
トランジスタＭ３を非導通状態にする。次いで、信号Ｓａをローレベルにしてトランジス
タＭ１を非導通状態にする。図５Ｂは、期間Ｔ３の終了時の画素２０の状態を示している
。図５Ｂに示すように、期間Ｔ３の終了時点では、トランジスタ（Ｍ１、Ｍ２、Ｍ４、Ｍ
５）は非導通状態であり、トランジスタＭ３は導通状態であり、ノードＮ３が電気的に浮
遊状態となる。なお、信号Ｓａがハイレベルからローレベルになるタイミングと、信号Ｓ
ｄがローレベルからハイレベルになるタイミングを同じにすることができる。
［期間Ｔ４：発光動作］
期間Ｔ４は、電位Ｖｄａｔａに対応した輝度で発光素子ＥＬ１を発光させる発光期間であ
る。図３および図６を参照して、この期間の画素２０の動作を説明する。
Ｔ４では、画素２０への入力信号（ＳａーＳｄ）のうち信号Ｓｄのみがハイレベルとなる
。トランジスタＭ４が導通状態となるため、トランジスタＭ２のゲートの電位Ｖｎ２がＶ
ｄａｔａとなる。トランジスタＭ２のゲート－ソース間電圧Ｖｇｓ２は、キャパシタＣ１
で保持され、その値は、Ｖｄａｔａ－（Ｖ０－Ｖｔｈ２）となる。下記式（３）に示すよ
うに、トランジスタＭ２のドレイン電流Ｉｄ２はＶｔｈ２に無関係な値となる。式（４）
に示すように、βは、トランジスタＭ２のサイズ（チャネル長Ｌ、チャネル幅Ｗ）、ゲー
ト容量ＣＯＸ、および電子移動度μによって決まる定数である。トランジスタＭ２がｐチ
ャネル型の場合、μはホール移動度が用いられる。
Ｉｄ２＝０．５β（Ｖｇｓ－Ｖｔｈ２）２
＝０．５β（Ｖｄａｔａ－Ｖ０＋Ｖｔｈ２－Ｖｔｈ２）２
＝０．５β（Ｖｄａｔａ－Ｖ０）２ ・・・（３）
β＝μＣＯＸ（Ｗ／Ｌ） ・・・（４）
式（３）で示されているように、発光素子ＥＬ１の発光動作時に、画素２０毎にＶｔｈ２
が異なっていても、トランジスタＭ２を流れるドレイン電流Ｉｄ２はその影響を受けない
値とすることができる。これは、トランジスタＭ２のしきい値電圧Ｖｔｈ２に依存しない
輝度で発光素子ＥＬ１を発光させることが可能であることを示している。つまり、本実施
の形態により、表示品位の優れた発光装置（表示装置）を提供することが可能になる。
図３の駆動方法例では、第ｋ行の画素２０でしきい値電圧補正が行われている期間Ｔ２で
は、第ｋ－１行の画素２０において、信号ＤＡＴＡ［ｋ－１］の書き込みが行われている
。このように、画素２０（画素１０）では、しきい値電圧補正動作とデータ書き込み動作
を異なる期間で行うことが可能になるため、画素２０（画素１０）を画素部に備えた発光
装置（表示装置）では、点順次駆動が可能となる。これについて、以下の実施の形態２に
おいて説明する。
（実施の形態２）
本実施の形態では、半導体装置の一例として、アクティブマトリクス型表示装置について
説明する。具体的には、画素１０を画素部に有するアクティブマトリクス型表示装置の構
成例および駆動方法例などについて説明する。
＜＜表示装置の構成例＞＞
図７は、表示装置の構成の一例を示すブロック図である。
図７に示すように、表示装置５０は、コントローラ５１、電源管理装置（ＰＭＵ）５２、
電源回路５３、画素部６０、ゲートドライバ回路６１、ソースドライバ回路６２等を有す
る。ここでは、ゲートドライバ回路６１とソースドライバ回路６２をまとめて周辺回路６
３と呼ぶ場合がある。
画素部６０は、アレイ状に配列された複数の画素６５、垂直方向に配列された複数の配線
６６、および水平方向に配列された複数の配線６７を有する。同じ行の画素６５はその行
の配線６６に接続され、同じ列の画素６５はその列の配線６７に接続されている。
コントローラ５１は、表示装置５０の制御を行う。コントローラ５１には、ビデオ信号、
および画面の書き換えを制御するための同期信号等が入力される。同期信号としては、例
えば水平同期信号、垂直同期信号、および基準クロック信号等があり、コントローラ５１
は、これらの信号から周辺回路６３の制御信号を生成する。また、コントローラ５１は、
ＰＭＵ５２の制御を行う。コントローラ５１または外部からの制御信号に基づいて、ＰＭ
Ｕ５２は、電源回路５３を制御する。
配線６６は、ゲートドライバ回路６１に接続されている。ゲートドライバ回路６１は、コ
ントローラ５１からの制御信号に従い、画素部６０に設けられたスイッチの導通状態を制
御する制御信号を配線６６に出力する機能を有する。配線６６は、画素１０の配線群（Ｇ
Ｌａ、ＧＬｂ、ＧＬｃ、ＧＬｄ）に対応する。配線６７はソースドライバ回路６２に接続
されている。ソースドライバ回路６２は、コントローラ５１から入力されたビデオ信号Ｄ
ＡＴＡを配線６７に出力する機能を有する。配線６７は、画素１０の配線ＳＬに対応する
配線である。
図８を参照して、表示装置５０のより具体的な構造を説明する。図８は、表示装置５０の
構成例を示す分解斜視図である。
図８に示すように、表示装置５０は、上部カバー５００１と下部カバー５００２との間に
、ＦＰＣ５００３が接続されているタッチパネルユニット５００４、ＦＰＣ５００５が接
続されている表示パネル５００６、フレーム５００９、プリント基板５０１０、およびバ
ッテリー５０１１を有する。なお、バッテリー５０１１、およびタッチパネルユニット５
００４等は設けられてない場合もある。上部カバー５００１および下部カバー５００２は
、タッチパネルユニット５００４および表示パネル５００６のサイズに合わせて、形状や
寸法を適宜変更することができる。
タッチパネルユニット５００４は、抵抗膜方式または静電容量方式のタッチパネルを表示
パネル５００６に重畳して用いることができる。また、表示パネル５００６の対向基板（
封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示
パネル５００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能で
ある。または、表示パネル５００６の各画素内にタッチセンサ用電極を設け、容量型式の
タッチパネルとすることも可能である。
フレーム５００９は、表示パネル５００６の保護機能の他、プリント基板５０１０の動作
により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレー
ム５００９は、放熱板の機能を有していてもよい。プリント基板５０１０は、電源回路、
ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力
を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー５０
１１による電源であってもよい。バッテリー５０１１は、商用電源を用いる場合には、省
略可能である。また、表示装置５０には、偏光板、位相差板、プリズムシートなどの部材
を追加して設けてもよい。
＜＜表示パネルの構成例＞＞
以下、図９を参照して、表示装置を構成する表示パネルの構成例を説明する。
図９Ａには、画素部６０と周辺回路６３が同一基板に集積されている構造の表示パネルの
構成例を示す。表示パネル７１は、基板８１、基板８２を有する。基板８１には、画素部
６０、周辺回路６３、および端子部８５が作製されている。図８Ａの例では、ゲートドラ
イバ回路６１は、ゲートドライバ回路６１Ｌとゲートドライバ回路６１Ｒの２つの回路に
分割されている。例えば、ゲートドライバ回路６１Ｌは、奇数行の配線６６に接続され、
それらの配線に信号を供給する。他方のゲートドライバ回路６１Ｒは偶数行の配線６６に
接続され、それらの配線６６に信号を供給する。
端子部８５には、画素部６０および周辺回路６３を、外部の回路に接続するための複数の
端子が形成されている。端子部８５には、ＦＰＣ（ＦＰＣ；Ｆｌｅｘｉｂｌｅ ｐｒｉｎ
ｔｅｄ ｃｉｒｃｕｉｔｓ）８６が接続されている。ここでは、端子部８５にＦＰＣ８６
を接続していない構造のデバイスも、表示パネルに含まれものとする。
シール部材８３により基板８１と基板８２は隙間（セルギャップ）が維持された状態で対
向している。また、図９Ａに示すように、周辺回路６３と重なるようにシール部材８３を
設けることにより、狭額縁の表示パネル７１とすることができる。
周辺回路６３の一部の回路をＩＣチップに組み込み、このＩＣチップを基板８１またはＦ
ＰＣ８６に実装することも可能である。そのような構成の表示パネルの一例を図９Ｂ－図
９Ｄに示す。
図９Ｂに示すように、表示パネル７２では、ソースドライバ回路６２が組み込まれている
ＩＣチップ９１が基板８１に実装されている。
図９Ｃおよび図９Ｄには、ソースドライバ回路６２の一部の回路を、ＩＣチップ９２に組
み込み、一部の回路９５を、画素部６０、ゲートドライバ（６１Ｌ、６１Ｒ）と共に基板
８１に集積した表示パネルを示す。図９Ｃの表示パネル７３では、ＩＣチップ９２は、Ｃ
ＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で基板８１に実装されている。図９Ｄに示す表
示パネル７４では、ＩＣチップは、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）方式でＦＰＣに
実装されている。なお、ＩＣチップ９１、ＩＣチップ９２の実装方法は特に限定されない
。また、ＴＣＰの代わりに、ＩＣチップをＳＯＦ（Ｓｙｓｔｅｍ ｏｎ Ｆｉｌｍ）に組
み込み、ＳＯＦを基板８１に取り付けてもよい。
表示パネル７１（図９Ａ）は、回路（６０、６１Ｌ、６１Ｒ、６２）が基板８１上に形成
されているので、外部に設けるＩＣチップ等の部品の数を削減できるため、コストの低減
を図ることができる。基板８１上に作製可能な半導体素子の性能の制約等の理由により、
周辺回路６３の全ての回路を画素部６０と共に作製できない場合がある。この場合、表示
パネル７２乃至７４のように、周辺回路６３の一部の回路をＩＣチップに組み込むことに
なる。このＩＣチップと基板８１上の周辺回路６３および／または画素部６０とを接続す
るには、基板８１に端子を設ける必要があるのでので、表示パネル７２乃至７４は、表示
パネル７１よりも基板８１上の端子数が増えてしまう。端子数の増加は、表示装置の狭額
縁化の妨げや、端子とＦＰＣとの接続工程による製造コストの増加につながる。
そこで、以下では、端子数を削減することが可能な表示パネルの構成例について説明する
。
＜＜表示パネルの構成例１＞＞
図１０に、表示パネルの構成例を示す。具体的には、図１０は、表示パネルを構成する素
子基板の構成例を説明する図である。表示パネル１００の素子基板１０１は、基板１１０
上に、画素部１２１、ゲートドライバ回路ＧＤＬ、ゲートドライバ回路ＧＤＲ、回路ＳＳ
ＤＣ１＿Ｅ、回路ＳＳＤＣ１＿Ｏ、端子部１１２Ｅおよび端子部１１２Ｏを有する。なお
、素子基板１０１において、画素部１２１以外の回路をまとめて周辺回路と呼ぶ場合があ
る。
画素部１２１は、アレイ状に配列された複数の画素２１を有する。端子部１１２Ｅは、回
路ＳＳＤＣ１＿Ｅと接続されている複数の端子１１１を有し、端子部１１２Ｏは、回路Ｓ
ＳＤＣ１＿Ｏと接続されている複数の端子１１１を有する。端子部１１２Ｅには、ソース
ドライバ回路を構成する１または複数のＩＣチップが接続される。端子部１１２Ｏも同様
である。
＜＜画素部、画素＞＞
図１０および図１１を参照して、画素部１２１および画素２１の構成の一例を説明する。
図１１は、画素２１の構成の一例を示す回路図である。図１１に示すように、画素２１は
、画素２０（図２）と同様回路構成を有しており、トランジスタ（Ｍ１－Ｍ３、Ｍ５）が
、ゲートに接続されているバックゲートを有する点が、画素２０と異なる。そのため、画
素２１も画素２０と同様に、図３のタイミングチャートに従って駆動することが可能であ
る。
トランジスタにゲートと接続されたバックゲートを設けることで、トランジスタのオン電
流を増加させることができる。また、トランジスタの電界効果移動度を向上させることが
できる。また、トランジスタのしきい値電圧など電気特性の変動を抑えることができる。
また、バックゲートを設けることで、トランジスタの強度を向上させることができる。つ
まり、トランジスタの支持基板の曲げ等の変形に対して、バックゲートが補強部材となっ
てトランジスタを壊れにくくすることができる。
画素部１２１は、複数の画素２１の配列に対応して、複数の配線（ＧＬａ、ＧＬｂ、ＧＬ
ｃ、ＧＬｄ）、および複数の配線（ＰＬａ、ＰＬｂ、ＰＬｃ）を有する。なお、図面の明
瞭化のため、図１０では、配線（ＧＬａ、ＧＬｂ、ＧＬｃ、ＧＬｄ）は、配線群ＧＬＳと
して示されており、配線（ＰＬａ、ＰＬｂ、ＰＬｃ）は省略されている。
図１０の例では、画素２１をサブ画素とし、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）で発光
する３つの画素２１で、単位画素３１（以下、画素３１と呼ぶ場合がある。）を構成する
構造の素子基板１０１を示している。画素部１２１には、ｎ行２ｍ列の画素２１が設けら
れている（ｎ、ｍは１以上の整数）。画素部１２１の同じ列には、同じ発光色の画素２１
が配置されており、縦方向（列方向）にＲＧＢストライプ配列となっている。
本明細書では、画素で表示される色を用いて構成要素を区別する場合、＿Ｒ、［Ｒ］、Ｒ
［１］等の識別記号を付すことにする。例えば、画素２１＿Ｒは赤色の画素２１を表す。
配線ＳＬ＿Ｇ［２］とは、緑色のデータ信号ＤＡＴＡ＿Ｇが入力される第２列の配線ＳＬ
を表している。なお、３ｎ本の配線ＳＬにおいて、発光色を区別しない場合、配線ＳＬ＿
Ｒ［ｋ］（ｋは１以上の整数）は、第３ｋ－２列の配線ＳＬ［３ｋ－２］となり、配線Ｓ
Ｌ＿Ｇ［ｋ］は第３ｋ－１列の配線ＳＬとなり、配線ＳＬ＿Ｂ［ｋ］は第３ｋ列の配線と
なる。また、共通の列番号を付された３つの配線（ＳＬ＿Ｒ［ｋ］、ＳＬ＿Ｇ［ｋ］、Ｓ
Ｌ＿Ｂ［ｋ］）を、まとめて、配線群ＳＬＳ［ｋ］と呼ぶ場合がある。
図１０の例では、配線群ＧＬＳ［ｋ］（ｋは、１≦ｋ≦ｎを満たす整数）は、ＧＤＬおよ
びＧＤＲの両方に接続されている。その他の構成例として、例えば、ＧＤＬおよびＧＤＲ
の何れか一方を設けることができる。例えば、奇数行の配線群ＧＬＳをＧＤＬに接続し、
偶数行の配線群ＧＬＳをＧＤＲに接続することもできる。ＳＳＤＣ１＿Ｏは、奇数列の配
線群ＳＬＳ［２ｈ－１］（ｈは、１≦ｈ≦ｍを満たす整数）に接続され、ＳＳＤＣ１＿Ｅ
は、偶数列の配線群ＳＬＳ［２ｈ］に接続されている。
＜＜周辺回路＞＞
次に、素子基板１０１の周辺回路の構成例、および駆動方法例について説明する。
＜＜ゲートドライバ回路ＧＤＬ、ＧＤＲ＞＞
図１１－図１７を参照して、ＧＤＬおよびＧＤＲの構成例、駆動方法例を説明する。図１
２は、ＧＤＬおよびＧＤＲの構成例を示す回路図である。ここでは、ＧＤＬおよびＧＤＲ
は同じ回路構成を有する。以下では、ＧＤＬについて述べるが、ＧＤＲについても同様で
ある。
ＧＤＬは、ｎ段の基本回路（ＧＳＲ）１３１、２段のダミー基本回路（ｄｕｍＧＳＲ）１
３２、およびｎ＋２個の基本回路（ＧｄＩＮＶ）１３１を有する。なお、以下の説明にお
いて、第ｈ段のＧＳＲ１３１を、ＧＳＲ［ｈ］と表記する場合がある。これは、他の回路
についても同様である。
シフトレジスタ１３０は、ｎ段のＧＳＲ１３１および２段のｄｕｍＧＳＲ１３２を有する
。ＧＤＬには、制御信号として、信号ＧＳＰ、信号ＩＮＩＲＥＳ、信号（ＧＰＷＣ１Ａ、
ＧＰＷＣ１Ｂ、ＧＰＷＣ１Ｃ、ＧＰＷＣ１Ｄ）、信号（ＧＰＷＣ３Ａ、ＧＰＷＣ３Ｂ、Ｇ
ＰＷＣ３Ｃ、ＧＰＷＣ３Ｄ）、信号（ＧＰＷＣ４Ａ、ＧＰＷＣ４Ｂ、ＧＰＷＣ４Ｃ、ＧＰ
ＷＣ４Ｄ）、並びに信号（ＧＣＬＫ１、ＧＣＬＫ２、ＧＣＬＫ３、ＧＣＬＫ４）が入力さ
れる。ＧＤＬは、これらの信号に従い複数のパルス信号を生成し、それらを配線群ＧＬＳ
［１］－ＧＬＳ［ｎ］に出力する機能を有する。
ＧＳＲ［１］には、ダミー配線（ＧＬａ［ｄｕｍ１］、ＧＬｄ［ｄｕｍ１］）、および配
線（ＧＬｂ［１］、ＧＬｃ［１］）が電気的に接続されている。ＧＳＲ［ｋ］（ｋは２以
上ｎ以下の整数）には、配線（ＧＬａ［ｋ－１］、ＧＬｄ［ｋ－１］、ＧＬｂ［ｋ］、Ｇ
Ｌｃ［ｋ］）が電気的に接続されている。初段のダミー回路（ｄｕｍＧＳＲ［１］）には
、配線（ＧＬａ［ｎ］、ＧＬｄ［ｎ］）、およびダミー配線（ＧＬｂ［ｄｕｍ１］、ＧＬ
ｃ［ｄｕｍ１］）が電気的に接続されている。ｄｕｍＧＳＲ［２］には、ダミー配線（Ｇ
Ｌａ［ｄｕｍ２］、ＧＬｄ［ｄｕｍ２］、ＧＬｂ［ｄｕｍ２］、ＧＬｃ［ｄｕｍ２］）が
接続されている。
ＧＳＲ１３１、およびｄｕｍＧＳＲ１３２は、ＧｄＩＮＶ１３３を介して配線ＧＬｄと電
気的に接続されている。ＧｄＩＮＶ１３３は、ＧＳＲ１３１またはｄｕｍＧＳＲ１３２か
ら入力される信号の反転信号を生成し、それを出力する機能を有する。
＜基本回路ＧＳＲ、ダミー基本回路ｄｕｍＧＳＲ＞
図１３Ａは、ＧＳＲ１３１の構成例を示すブロック図であり、図１３ＢはｄｕｍＧＳＲ１
３２の構成例を示すブロック図である。図１４はＧＳＲ１３１の構成例を示す回路図であ
り、図１５は、ｄｕｍＧＳＲ１３２の構成例を示す回路図である。
ＧＳＲ１３１には、高電源電位として、ＧＶＤＤが入力され低電源電位としてＧＶＳＳお
よびＧＶＥＥ１が入力されている。ＧＳＲ１３１は、入力ノード（ＬＩＮ、ＲＥＳ、ＲＩ
Ｎ、ＣＫ１、ＣＫ２、ＣＫ３、ＰＷＣ１、ＰＷＣ３、ＰＷＣ４）、出力ノード（ＳＲＯＵ
Ｔ、ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ４）、トランジスタ（Ｍｇ１－Ｍｇ２３）および
キャパシタＣｇ１を有する。ここでは、トランジスタ（Ｍｇ１－Ｍｇ２３）は、ｎチャネ
ル型トランジスタとし、これらにバックゲートを設けている。これらトランジスタ（Ｍｇ
１－Ｍｇ２３）のうちの１または複数のトランジスタに、バックゲートを有していないト
ランジスタを適用することもできる。
図１２に示すように、ＧＳＲ１３１の入力ノードＲＩＮは、２つ後段のＧＳＲ１３１の出
力ノードＳＧＯＵＴに接続されている。２つのｄｕｍＧＳＲ１３２は、それぞれ、ＧＳＲ
［ｎ－１］、ＧＳＲ［ｎ］の入力ノードＲＩＮに信号を出力するために設けられている。
そのため、ｄｕｍＧＳＲ１３２自体には入力ノードＲＩＮが不要であり、ｄｕｍＧＳＲ１
３２はＧＳＲ１３１から、入力端ＲＩＮおよびトランジスタＭｇ７を除いた回路に相当す
る。
ＧＳＲ１３１およびｄｕｍＧＳＲ１３２の端子ＲＥＳには、信号ＩＮＩＲＥＳが入力され
る。信号ＩＮＩＲＥＳは、出力ノード（ＳＲＯＵＴ、ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ
４）の電位レベルをローレベルにリセットするリセット信号として機能させることができ
る。初段のＧＳＲ１３１の入力ノードＬＩＮには、信号ＧＳＰが入力される。信号ＧＳＰ
はスタートパルス信号として機能させることができる。２段目以降のＧＳＲ１３１の入力
ノードＬＩＮは、前段のＧＳＲの出力ノードＳＧＯＵＴと接続されている。
＜基本回路ＧｄＩＮＶ＞
図１６Ａは、ＧｄＩＮＶ１３３の構成例を示すブロック図であり、図１６Ｂは同回路図で
ある。
ＧｄＩＮＶ１３３には、高電源電位としてＧＶＤＤが入力され、低電源電位としてＧＶＥ
Ｅ２が入力される。ＧｄＩＮＶ１３３は、入力ノード（ＩＮ、ＲＩＮ４）、出力ノードＯ
ＵＴ、トランジスタ（Ｍｇ３１－Ｍｇ３５）およびキャパシタＣｇ３１を有する。ここで
は、トランジスタ（Ｍｇ３１－Ｍｇ３５）をｎチャネル型トランジスタとしている。また
、これらにバックゲートを設けている。これらトランジスタ（Ｍｇ３１－Ｍｇ３５）の１
または複数のトランジスタを、バックゲートを有していないトランジスタとすることもで
きる。
＜＜ＧＤＬ、ＧＤＲの駆動方法例＞＞
図１７は、ＧＤＬ、ＧＤＲの駆動方法の一例を示すタイミングチャートである。図１７に
は、ＧＤＬおよびＧＤＲに入力される各種信号の波形が示されている。さらに、ＧＳＲ［
１］－ＧＳＲ［４］に電気的に接続されている配線への出力信号の波形が示されている。
具体的には、ダミー配線（ＧＬａ［ｄｕｍ１］、ＧＬｄ［ｄｕｍ１］）に出力される信号
（Ｓａ［ｄｕｍ１］、Ｓｄ［ｄｕｍ１］）、並びに、配線群ＧＬＳ［１］－［４］に出力
される信号（Ｓａ［１］－Ｓａ［３］、Ｓｂ［１］－Ｓｂ［４］、Ｓｃ［１］－Ｓｃ［４
］、Ｓｄ［３］－Ｓｄ［３］）の波形が示されている。
図１７の駆動方法例では、信号（ＧＰＷＣ４Ａ、ＧＰＷＣ４Ｂ、ＧＰＷＣ４Ｃ、ＧＰＷＣ
４Ｄ）は、それぞれ、信号（ＧＰＷＣ１Ａ、ＧＰＷＣ１Ｂ、ＧＰＷＣ１Ｃ、ＧＰＷＣ１Ｄ
）と同じ波形の信号が用いられている。また、図１７には、ＧｄＩＮＶ１３３が、配線Ｇ
Ｌａ［ｈ］に入力される信号Ｓａ［ｈ］の反転信号を生成し、信号Ｓｄ［ｈ］として配線
ＧＬｄ［ｈ］に出力していることが示されている。
＜＜回路ＳＳＤＣ１＿Ｅ、回路ＳＳＤＣ１＿Ｏ＞＞
以下、図１０、図１８－図２２を参照して、ＳＳＤＣ１＿ＥおよびＳＳＤＣ１＿Ｏの構成
例およびその駆動方法例等について説明する。
図１０に示すように、ＳＳＤＣ１＿Ｅ、回路ＳＳＤＣ１＿Ｏは、それぞれ、ｍ個の基本回
路（ＳＳＤ）１４１を有する。ＳＳＤ１４１は、デマルチプレクサの機能を有する回路で
ある。図１０の例では、ＳＳＤ１４１は、１つの入力ノードと３つの出力ノードを有して
おり、入力ノードに入力された信号を、３つの出力ノードの何れか１つに出力することが
できる機能を有する。ＳＳＤ１４１は、画素２１の配列に応じて設けられている。ここで
は３列（ＲＧＢ）に１個のＳＳＤ１４１が設けられているため、ＳＳＤＣ１＿ＥおよびＳ
ＳＤＣ１＿Ｏは、それぞれ、ｍ段のＳＳＤ１４１を有する。図１０の例では、素子基板１
０１には、２ｍ個のＳＳＤ１４１を、２つの回路（ＳＳＤＣ１＿Ｅ、ＳＳＤＣ１＿Ｏ）に
分けて設けているが、１つの回路として設けてもよいし、２以上の回路に分けて設けるこ
ともできる。
ＳＳＤ１４１の入力ノードは、配線ＤＴＬと接続され、配線ＤＴＬは、端子１１１と接続
されている。端子１１１は、ＩＣチップに組み込まれたソースドライバ回路に接続されて
いる。ＳＳＤ１４１の３つの出力ノードは、それぞれ、配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ
＿Ｂ）と接続されている。このような接続構造により、データ信号ＤＡＴＡは、端子１１
１および配線ＤＴＬを経て、ＳＳＤ１４１に入力される。ＳＳＤ１４１は、配線（ＳＬ＿
Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）の何れか１つの配線に、データ信号ＤＡＴＡを出力することが
可能である。
なお、図１０には、配線ＤＴＬと接続されている端子１１１のみが示されているが、端子
はこれに限らない。素子基板１０１には、このような端子１１１の他に、ＧＤＬ、ＧＤＲ
、画素部１２１、ＳＤＤＣ１＿Ｅ、およびＳＳＤＣ１＿Ｏに信号あるいは電位を供給する
ための端子が複数設けられている。
図１８にＳＳＤＣ１＿Ｅの構成の一例を示し、図１９にＳＳＤＣ１＿Ｏの構成の一例示す
。図１８および図１９に示すように、ＳＳＤＣ１＿ＥとＳＳＤＣ１＿Ｏとは、制御する配
線群ＳＬＳが奇数列あるいは偶数列であるかが相違しており、同様の回路構成を有する。
そのため、ＳＳＤＣ１＿ＯおよびＳＳＤＣ１＿Ｅで共通する構成要素（例えば信号や配線
）等を区別する場合は、識別記号”＿Ｅ”または”＿Ｏ”を付記することとする。
図１８に示すように、ＳＳＤＣ１＿Ｏは、配線（ＳＭＬ＿Ｒ＿Ｏ、ＳＭＬ＿Ｇ＿Ｏ、ＳＭ
Ｌ＿Ｂ＿Ｏ）、配線（ＰＲＬ＿Ｒ＿Ｏ、ＰＲＬ＿Ｇ＿Ｏ、ＰＲＬ＿Ｂ＿Ｏ）およびｍ段の
ＳＳＤ１４１を有する。図１９に示すように、ＳＳＤＣ１＿Ｅは、配線（ＳＭＬ＿Ｒ＿Ｅ
、ＳＭＬ＿Ｇ＿Ｅ、ＳＭＬ＿Ｂ＿Ｅ）、配線（ＰＲＬ＿Ｒ＿Ｅ、ＰＲＬ＿Ｇ＿Ｅ、ＰＲＬ
＿Ｂ＿Ｅ）およびｍ段のＳＳＤ１４１を有する。
ＳＳＤＣ１＿Ｏにおいて、配線（ＳＭＬ＿Ｒ＿Ｏ、ＳＭＬ＿Ｇ＿Ｏ、ＳＭＬ＿Ｂ＿Ｏ）に
は、それぞれ、信号（ＳＭＰ＿Ｒ＿Ｏ、ＳＭＰ＿Ｇ＿Ｏ、ＳＭＰ＿Ｂ＿Ｏ）が入力される
。信号（ＳＭＰ＿Ｒ＿Ｏ、ＳＭＰ＿Ｇ＿Ｏ、ＳＭＰ＿Ｂ＿Ｏ）は、配線（ＳＬ＿Ｒ、ＳＬ
＿Ｇ、ＳＬ＿Ｂ）のうち、配線ＤＴＬに接続される１つの配線を選択するための制御信号
として用いることが可能である。また、配線（ＰＲＬ＿Ｒ＿Ｏ、ＰＲＬ＿Ｇ＿Ｏ、ＰＲＬ
＿Ｂ＿Ｏ）には、それぞれ、信号（ＰＲＥ＿Ｒ＿Ｏ、ＰＲＥ＿Ｇ＿Ｏ、ＰＲＥ＿Ｂ＿Ｏ）
が入力される。信号（ＰＲＥ＿Ｒ＿Ｏ、ＰＲＥ＿Ｇ＿Ｏ、ＰＲＥ＿Ｂ＿Ｏ）は、配線（Ｓ
Ｌ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）をプリチャージするための制御信号として用いることが可
能である。図１９に示すように、ＳＳＤＣ１＿Ｅにおいてもこれら配線、信号については
同様のため、図１８の説明を援用する。
＜基本回路ＳＳＤ＞
図２０ＡにＳＳＤ１４１の構成の一例を示すブロック図を示し、図２０ＢにＳＳＤ１４１
の構成の一例を示す回路図を示す。
ＳＳＤ１４１は、データ信号ＤＡＴＡが入力される１つの入力ノードＤＩＮ、データ信号
ＤＡＴＡが出力される３つの出力ノード（ＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ３）、信号
（ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ、ＳＭＰ＿Ｂ、ＰＲＥ＿Ｒ、ＰＲＥ＿Ｇ、ＰＲＥ＿Ｂ）が入力
される６つの入力ノード、配線（ＳＭＬ＿Ｒ、ＳＭＬ＿Ｇ、ＳＭＬ＿Ｂ）、および配線（
ＰＲＬ＿Ｒ、ＰＲＬ＿Ｇ、ＰＲＬ＿Ｂ）を有する。配線（ＳＭＬ＿Ｒ、ＳＭＬ＿Ｇ、ＳＭ
Ｌ＿Ｂ）には信号（ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ、ＳＭＰ＿Ｂ）が入力される。配線（ＰＲＬ
＿Ｒ、ＰＲＬ＿Ｇ、ＰＲＬ＿Ｂ）には、信号（ＰＲＥ＿Ｒ、ＰＲＥ＿Ｇ、ＰＲＥ＿Ｂ）が
入力される。ノードＤＩＮには、配線ＤＴＬが接続され、データ信号ＤＡＴＡが入力され
る。出力ノード（ＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ３）には、それぞれ、配線（ＳＬ＿
Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）が接続される。ＳＳＤ１４１は、信号（ＳＭＰ＿Ｒ、ＳＭＰ＿
Ｇ、ＳＭＰ＿Ｂ）により制御される回路（ＳＭＰＣ）４１、および信号（ＰＲＥ＿Ｒ、Ｐ
ＲＥ＿Ｇ、ＰＲＥ＿Ｂ）により制御される回路（ＰＲＥＣ）４２を有する。
ＳＭＰＣ４１はデマルチプレクサとして機能させることが可能である。ＳＭＰＣ４１は、
３つのノード（ＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ３）から、入力信号（ＤＡＴＡ）を出
力するノードを選択することが可能な回路である。ＳＭＰＣ４１は、トランジスタ（Ｍｓ
１、Ｍｓ２、Ｍｓ３）を有する回路であり、トランジスタ（Ｍｓ１、Ｍｓ２、Ｍｓ３）は
、それぞれ、ノード（ＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ３）とノードＤＩＮとの間の導
通状態を制御するスイッチとして機能することが可能である。トランジスタ（Ｍｓ１、Ｍ
ｓ２、Ｍｓ３）のゲートは配線（ＳＭＬ＿Ｒ、ＳＭＬ＿Ｇ、ＳＭＬ＿Ｂ）と電気的に接続
されている。トランジスタ（Ｍｓ１、Ｍｓ２、Ｍｓ３）の導通状態は、信号（ＳＭＰ＿Ｒ
、ＳＭＰ＿Ｇ、ＳＭＰ＿Ｂ）により制御される。
ＰＲＥＣ４２は、ノード（ＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ３）の電位を制御すること
が可能な回路であり、例えば、プリチャージ回路として機能させることが可能である。Ｐ
ＲＥＣ４２は、トランジスタ（Ｍｒ１、Ｍｒ２、Ｍｒ３）を有する。トランジスタ（Ｍｒ
１、Ｍｒ２、Ｍｒ３）のゲートは配線（ＰＲＬ＿Ｒ、ＰＲＬ＿Ｇ、ＰＲＬ＿Ｂ）と電気的
に接続されている。トランジスタ（Ｍｒ１、Ｍｒ２、Ｍｒ３）の導通状態は、信号（ＰＲ
Ｅ＿Ｒ、ＰＲＥ＿Ｇ、ＰＲＥ＿Ｂ）により制御される。トランジスタＭｒ１は、ノードＤ
ＯＵＴ１と、電位ＶＰＲ＿Ｒが印加される配線との間の導通状態を制御するスイッチとし
て機能することができる。トランジスタＭｒ２は、ノードＤＯＵＴ２と、電位ＶＰＲ＿Ｇ
が印加される配線との間の導通状態を制御するスイッチとして機能することができる。ト
ランジスタＭｒ３は、ノードＤＯＵＴ３と、電位ＶＰＲ＿Ｂが印加される配線との間の導
通状態を制御するスイッチとして機能することができる。
図２０Ｂの例では、トランジスタ（Ｍｓ１、Ｍｓ２、Ｍｓ３）並びにトランジスタ（Ｍｒ
１、Ｍｒ２、Ｍｒ３）をｎチャネル型トランジスタとしているが、ｐチャネル型トランジ
スタとすることもできる。また、これらのトランジスタに、ゲートと接続されているバッ
クゲートを設けている。なお、これらのトランジスタ（Ｍｓ１、Ｍｓ２、Ｍｓ３、Ｍｒ１
、Ｍｒ２、Ｍｒ３）のうちの１または複数のトランジスタを、バックゲートを設けていな
いトランジスタとすることも可能である。
＜＜表示パネルの駆動方法例１＞＞
図２１、図２２のタイミングチャートを参照して、ＳＳＤ１４１の駆動方法例、および表
示パネル１００の駆動方法例を説明する。図２１には、ＳＳＤ１４１の入力信号（ＤＡＴ
Ａ、ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ、ＳＭＰ＿Ｂ、ＰＲＥ＿Ｒ、ＰＲＥ＿Ｇ、ＰＲＥ＿Ｂ）、お
よび第ｈ－１行、第ｈ行、および第ｈ＋１行の配線（ＧＬａ、ＧＬｂ、ＧＬｃ、ＧＬｄ）
への入力信号の波形が示されている。期間ＴＨ［ｈ－１］、ＴＨ［ｈ」、ＴＨ［ｈ＋１］
は、それぞれ、画素部１２１の第ｈ－１行、第ｈ行、第ｈ＋１行の一水平期間である。図
２２は、図２１を部分的に拡大したタイミングチャートに相当する。図２１には、さらに
、ゲートドライバ回路（ＧＤＬ、ＧＤＲ）に入力される信号（ＧＣＬＫ１、ＧＣＬＫ２、
ＧＣＬＫ３、ＧＣＬＫ４）の波形も示されている。
＜ＳＳＤ１４１の駆動方法例＞
一水平期間ＴＨにおいて、ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ、ＳＭＰ＿Ｂの何れか１つの信号がハ
イレベルとなる。ここでは、信号（ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ、ＳＭＰ＿Ｂ）により、トラ
ンジスタ（Ｍｓ１、Ｍｓ２、Ｍｓ３）が複数個同時に導通状態とならないようにＳＭＰＣ
４１は制御される。
配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）には、それぞれ、信号（ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ
、ＳＭＰ＿Ｂ）がハイレベルの期間に、配線ＤＴＬに入力されている信号ＤＡＴＡが入力
される。そのため、データ信号ＤＡＴＡの形式は、表示色ごとに分割（ＲＧＢ分割）され
た点順次形式となっている。具体的には、表示色に対応する信号（ＤＡＴＡ＿Ｒ、ＤＡＴ
Ａ＿Ｇ、ＤＡＴＡ＿Ｂ）が、それぞれ、画素（２１＿Ｒ、２１＿Ｇ、２１＿Ｂ）に書き込
まれるように、データ信号ＤＡＴＡはＤＡＴＡ＿Ｒ、ＤＡＴＡ＿Ｇ、ＤＡＴＡ＿Ｂの順に
分割されて、配線ＤＴＬに入力される。
画素２１の回路構成では、しきい値電圧補正動作とデータ書き込み動作が異なる期間で行
うことが可能である。つまり、ＳＳＤ１４１（ＳＳＤＣ１＿ＥおよびＳＳＤＣ１＿Ｏ）と
、画素２１との組み合わせにより、点順次駆動が可能で、また表示品位の優れた表示パネ
ル１００を提供することが可能になる。
図１０に示すように、表示パネル１００において、配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ
）の数は、それぞれ２ｍ本となる。ＳＳＤＣ１＿ＯおよびＳＳＤＣ１＿Ｅにより、一水平
期間ＶＨにおいて、信号ＤＡＴＡを書き込む配線として、まず、２ｍ本のＳＬ＿Ｒが同時
に選択され、信号ＤＡＴＡ＿Ｒが書き込まれる。次に、２ｍ本ＳＬ＿Ｇが同時に選択され
、信号ＤＡＴＡ＿Ｇが書き込まれ、最後に、２ｍ本のＳＬ＿Ｂが同時に選択され、信号Ｄ
ＡＴＡ＿Ｂが書き込まれる。つまり、表示パネル１００では、ＳＳＤＣ１＿ＯおよびＳＳ
ＤＣ１＿Ｅにより、２ｍ本のＳＬを同時にサンプリングすることが可能である。
図１０に示すように、表示パネル１００は、２ｍ×３（ＲＧＢ）本の配線ＳＬを有するが
、これら配線ＳＬにデータ信号ＤＡＴＡを入力するための端子１１１の数は、その３分の
１の２ｍ個である。つまり、ＳＳＤ１４１を設けることで、端子１１１の数を配線ＳＬの
数の３分の１にすることが可能になる。よって、ＳＳＤ１４１で、サンプリングできる配
線ＳＬの数がＮ本（Ｎは２以上の整数）であれば、端子１１１の数は、配線ＳＬの総数の
１／Ｎとすることができる。
また、ＳＳＤ１４１のＰＲＥＣ４２では、配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）に信号
ＤＡＴＡが書き込まれる前に、配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）の電位を所定の電
位（ＶＰＲ＿Ｒ、ＶＰＲ＿Ｇ、ＶＰＲ＿Ｂ）に昇圧するプリチャージが行われる。
ＰＲＥＣ４２では、信号（ＰＲＥ＿Ｒ＿Ｅ、ＰＲＥ＿Ｇ＿Ｅ、ＰＲＥ＿Ｂ＿Ｅ）によりト
ランジスタ（Ｍｒ１、Ｍｒ２、Ｍｒ３）が導通状態となると、配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ
、ＳＬ＿Ｂ）には、それぞれ、電位（ＶＰＲ＿Ｒ、ＶＰＲ＿Ｇ、ＶＰＲ＿Ｂ）が印加され
る。このようなプリチャージ動作を行うことで、信号（ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ、ＳＭＰ
＿Ｂ）がハイレベルの期間（ＳＳＤ１４１で配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）が選
択されている期間）に、配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）の電位を、それぞれデー
タ信号（ＤＡＴＡ＿Ｒ、ＤＡＴＡ＿Ｇ、ＤＡＴＡ＿Ｂ）に対応する電位により確実にする
ことができる。
配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）の電位をデータ信号ＤＡＴＡに対応する電位にす
ることに必要な時間に対して、配線（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）が選択されている
期間が十分長い場合は、ＳＳＤ１４１にＰＲＥＣ４２を設けなくてもよい。または、配線
（ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ）のうちの一部の配線のプリチャージ動作を行わないよ
うにすることも可能である。例えば、信号ＰＲＥ＿Ｒは、表示パネル１００を動作させて
いる期間も常にローレベルとすることができる。この場合、トランジスタＭｒ１（図１９
）は、非導通状態となり配線ＳＬ＿Ｒに対するプリチャージが行われないことになる。
＜＜表示パネルの構成例２＞＞
図１０には、３（ＲＧＢ）個の画素２１（サブ画素）で、１個の単位画素３１が構成され
ている例を示したが、単位画素はこれ限定されるものでない、サブ画素の数、サブ画素の
発光色、および単位画素内におけるサブ画素の配列等は、適宜設定することが可能である
。例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、黄（Ｙ）で発光する４個のサブ画素で、１個
の単位画素を構成することができる。以下、図２３に、このような単位画素を備えた表示
パネル１０２の構成の一例を示す。もちろん、単位画素を構成するサブ画素の表示色は、
これに限定されるものでない、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）とする
こともできる。
図２３は、表示パネル１０２を構成する素子基板１０３の構成の一例を示すブロック図で
ある。素子基板１０３は素子基板１０１と同様の構成を有する。表示パネル１０２は表示
パネル１００と同様に駆動することができる。以下、異なる点を示す。
素子基板１０３の画素部１２２は、単位画素３２がＲＧＢＹの４つの画素２１で構成され
ている。素子基板１０３には、ＳＳＤ２＿ＥおよびＳＳＤ２＿Ｏが設けられている。ＳＳ
Ｄ２＿ＥおよびＳＳＤ２＿Ｏは、それぞれｍ個の基本回路ＳＳＤ１４２を有する。
＜基本回路ＳＳＤ＞
図２４ＡはＳＳＤ１４２の構成の一例を示すブロック図であり、図２４Ｂは、同回路図で
ある。図２４Ｂに示すように、ＳＳＤ１４２は、回路（ＳＭＰＣ）４３および回路（ＰＲ
ＥＣ）４４を有する。ＳＭＰＣ４４は、ＳＭＰＣ４１と同様の機能を有しており、ＳＭＰ
Ｃ４１に、配線ＳＭＬ＿ＹおよびトランジスタＭｓ４を追加した回路に相当する。回路Ｐ
ＲＥＣ４４は、回路ＰＲＥＣ４２と同様の機能を有しており、ＰＲＥＣ４２に、配線ＰＲ
Ｌ＿ＹおよびトランジスタＭｒ４を追加した回路に相当する。
図２３に示すように、表示パネル１０２は、表示パネル１００よりも配線ＳＬの本数が２
ｍ本増加しているが、２ｍ個のＳＳＤ１４２を設けることで、端子１１１の数は表示パネ
ル１００と同じ２ｍ個とすることが可能である。
以上の通り、本実施の形態を適用することで、画素のトランジスタのしきい値電圧補正機
能を備え、かつ点順次駆動が可能な表示装置を提供することが可能になる。または、本実
施の形態を適用することで、端子数が削減された表示装置を提供することが可能になる。
上述したように、本実施の形態に係る表示パネルでは、画素部、その他の周辺回路を、同
じ導電型（単極性）のトランジスタで構成することが可能である。そのため、素子基板の
製造工程数が削減できるため、表示パネルの製造コストを下げることが可能である。
（実施の形態３）
本実施の形態では、半導体装置の一例として、アクティブマトリクス型表示装置について
説明する。一例として、実施の形態２に係る表示パネルのデバイス構造、またこの作製方
法などについて説明する。より具体的には、素子基板１０１が適用された表示パネル１０
０（図１０）の構成例、およびその作製方法例等について説明する。
（半導体素子のデバイス構造等について）
素子基板１０１を構成するトランジスタ等の半導体素子のデバイス構造について、特段の
制約はない。素子基板１０１に形成される回路の特性に適したトランジスタを選択すれば
よい。トランジスタのデバイス構造としては、例えば、トップゲート型、ボトムゲート型
、およびゲート（フロントゲート）とボトムゲート双方を備えたデュアルゲート型、１つ
の半導体層に対して複数のゲート電極を有するマルチゲート型が挙げられる。また、トラ
ンジスタのチャネルが形成される半導体層も特段の制約はない。半導体層を構成する半導
体膜としては、単結晶半導体膜、非単結晶半導体膜に大別される。非単結晶半導体膜とし
ては、多結晶半導体膜、微結晶半導体膜、非晶質半導体膜などが挙げられる。半導体層の
半導体材料としては、Ｓｉ、Ｇｅ、Ｃ等の第４族元素を１種または複数種含む第４族半導
体（例えば、シリコン、炭化シリコン等）、酸化物半導体膜（例えば、Ｉｎ－Ｇａ―Ｚｎ
酸化物等）、化合物半導体膜等が挙げられる。
＜＜表示パネルの構成例＞＞
図２５は、表示パネルの構成の一例を示す断面図である。図２６Ａ、図２６Ｂは、画素２
１の構成の一例を示すレイアウト図である。図２５に示すように、表示パネル１００は、
素子基板１０１および対向基板１７１を有する。なお、本明細書では、表示パネルにおい
て、素子基板に対向する基板を対向基板と呼ぶこととする。なお、対向基板は、カラーフ
ィルタ基板、または封止基板と呼ばれることもある。
ここでは、表示パネル１００の一例として、同じ導電型（単一極性）のトランジスタで素
子基板１０１が構成されている例を説明する。また、素子基板１０１のトランジスタが、
チャネルを含む酸化物半導体層を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ。
）である例を説明する。
また、図２５の例では、表示パネル１００は、発光素子ＥＬ１で発した光１８０を対向基
板１７１側から取り出すトップエミッション構造である。また、画素部１２１の複数の発
光素子ＥＬ１には、それぞれ、白色を呈する光を発する共通のＥＬ層を設け、対向基板１
７１に、ＲＧＢカラーフィルタを設けることで、表示パネル１００でカラー表示を行うよ
うにしている。なお、カラー表示が可能な表示パネルのデバイス構造は、図２５の構造に
限定されるものではない。例えば、カラーフィルタを素子基板に設けることもできる。ま
た、画素２１＿Ｒ、画素２１＿Ｇ、画素２１＿Ｂに、互いに異なる色で発光するＥＬ層を
形成することでも、カラー表示が可能である。この場合、素子基板または対向基板にカラ
ーフィルタを設けてよいし、設けなくてもよい。
＜素子基板の構成例＞
（画素のレイアウト例）
図２５および図２６を参照して画素２１の構成例を説明する。図２６Ａに、画素２１のト
ランジスタＭ１－Ｍ５およびキャパシタＣ１のレイアウト例を示す。図２６Ｂには、これ
ら素子上に積層される発光素子ＥＬ１の画素電極（導電体層２５１）のレイアウト例を示
す。図２５は、図２６Ａの切断線ａ１－ａ２による断面図に相当し、図面の明瞭化のため
、一部の開口に符号を付している。また、図２６Ａ、図２６Ｂにおいて、図面の明確化の
ため、一部の層の記載、および開口の符号は省略し、一部の層にハッチングパターンを付
している。
図２６のレイアウト例では、表示エリアの対角サイズが１３．３インチであり、解像度が
８ｋ４ｋ（７，６８０×ＲＧＢ×４，３２０））の表示パネル１００の提供を可能とする
。この仕様において、画素２１のサイズは、１２．７５μｍ（Ｈ２１）×８．２５μｍ（
Ｖ２１）となる。
素子基板１０１は、基板１１０に、酸化物半導体（ＯＳ）層、複数の絶縁層、複数の導電
体層、酸化物半導体（ＯＳ）層等を積層することで構成されている。画素２１は、ＯＳ層
２０１－２０５、第１層の導電体層２１１－２１６、第２層の導電体層２２１－２２７、
第３層の導電体層２３１－２３５、および絶縁層２７１－２７３を有する。これらの層に
より、トランジスタＭ１－Ｍ５およびキャパシタＣ１が構成されている。画素２１はさら
に、第４層の導電体層２４１－２４３、導電体層２５１－２５３、ＥＬ層２６０、絶縁層
２７４－２７７を有する。導電体層２５１－２５３、およびＥＬ層２６０が積層している
部分が発光素子ＥＬ１として機能する。
（周辺回路）
また、素子基板１０１には、周辺回路として、ゲートドライバ回路（ＧＤＬ、ＧＤＲ）お
よび回路（ＳＳＤＯ１、ＳＳＤＥ１）が形成されている。これらの回路には、画素２１と
同様のデバイス構造を有するトランジスタおよびキャパシタが形成されている。
素子基板１０１を構成する導電体層（２１１－２１６、２２１－２２７、２３１－２３５
、２４１－２４３、２５１－２５３等）は、単層の導電膜で、または２層以上の導電膜で
形成することができる。このような導電膜としては、アルミニウム、クロム、銅、銀、金
、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジ
ウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いる
ことができる。また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元
素を含有させた多結晶シリコン膜、シリサイド膜等を用いることができる。また、素子基
板１０１を構成する導電膜として、透光性導電膜を用いることができる。透光性導電膜と
しては、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム錫酸化物（ＩＴＯと呼ばれる）、インジウム亜鉛酸化物、酸化ケイ素
を添加したインジウム錫酸化物等の金属酸化物を含む膜を挙げることができる。
絶縁層（２７１－２７８）は、単層の絶縁膜で、または２層以上の絶縁膜で形成すること
ができる。無機絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
および酸化タンタル等でなる膜があげられる。また、樹脂膜としては、アクリル樹脂、ポ
リイミド樹脂、ベンゾシクロブテン系樹脂、シロキサン系樹脂、ポリアミド樹脂、エポキ
シ樹脂等の有機樹脂膜がある。なお、本明細書において、酸化窒化物とは、窒素よりも酸
素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物
をいう。
表示パネル１００を構成する、絶縁膜、導電膜や半導体膜等の成膜方法としては、スパッ
タ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、塗布法、ナノインプ
リンティング法、蒸着法、熱ＣＶＤ法、分子線エピタキシー（ＭＢＥ）法等を挙げること
ができる。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙ
ｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
＜対向基板の構成例＞
図２５、図２８に示すように、対向基板１７１は、基板１７０、遮光層２８０、カラーフ
ィルタ層（２８１＿Ｒ、２８１＿Ｂ、２８１Ｇ）を有する。各カラーフィルタ層（２８１
＿Ｒ、２８１＿Ｂ、２８１Ｇ）は、ＥＬ層２６０で発した光（白色光）１８０を、異なる
色の光に変換するための光学フィルター層である。遮光層２８０は、基板１７０を通過し
て表示パネル１００内部に侵入する光を遮光する機能を有する。遮光層２８０は、単層構
造であっても、２層以上の積層構造であってもよい。遮光層２８０を構成する膜としては
、例えば、クロム、チタン、ニッケル、カーボンブラックを分散した高分子等でなる膜が
あげられる。オーバーコート層２８２は、対向基板１７１表面の平坦化と不純物（代表的
には水および／または酸素）の拡散を防ぐ機能を有する。オーバーコート層２８２は、例
えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂等で形成することができる。
表示パネル７１－７４（図９）と同様に、表示パネル１００も、素子基板１０１と対向基
板１７１は、シール部材により固定される。なお、表示パネル１００において、対向基板
１７１に光学フィルム等を設けて光１８０の取り出し効率を向上させることができる。ま
た、対向基板１７１に、発光素子ＥＬ１の劣化を防止するため乾燥剤を取り付けてもよい
。また、同様の理由で、基板１１０と基板１７０の間の空間１８１には、窒素ガスやアル
ゴンガスなどの不活性気体を充填する、また樹脂材料などの固体物質を充填するとよい。
また、空間１８１に屈折率の高い物質（樹脂等）を充填することで、光１８０の取り出し
効率を向上させることができる。
＜素子基板の作製方法例＞
以下、図２５－図２８を参照して、素子基板１０１の作製方法の一例を説明する。図２７
、図２８は、画素（２１＿Ｒ、２１＿Ｇ、２１＿Ｂ）の作製方法例を説明するための平面
図である。また、素子基板１０１には、画素２１を作製する工程により、周辺回路部（Ｇ
ＤＬ、ＧＤＲ、ＳＳＤＯ１、ＳＳＤＥ１）、および端子部（１１２Ｏ、１１２Ｅ）も同時
に形成される。
（第１層の導電体層）
基板１１０上に、単層または積層の導電膜を形成する。ここでは、導電体膜として、厚さ
１７０ｎｍ乃至２３０ｎｍの銅膜と、銅膜の下地膜として、厚さ５ｎｍ乃至１５ｎｍの窒
化タンタル膜を形成する。銅膜上に、レジストマスクＲＭ１（図示せず）を形成する。レ
ジストマスクＲＭ１を用いて、窒化タンタル膜と銅膜の積層膜をエッチングして、第１層
の導電体層２１１－２１６を形成する（図２７Ａ）。導電体層２１１は、配線ＧＬａを構
成し、トランジスタＭ１のゲート電極として機能する領域を有する。導電体層２１２は、
配線ＧＬｂを構成し、トランジスタＭ３のゲート電極として機能する領域を有する。導電
体層２１３は、配線ＧＬｃを構成し、トランジスタＭ５のゲート電極として機能する領域
を有する。導電体層２１４は、配線ＧＬｄを構成し、トランジスタＭ４のゲート電極とし
て機能する領域を有する。導電体層２１５は、トランジスタＭ２のゲート電極として機能
する領域を有する。導電体層２１６は、キャパシタＣ１の端子（電極）として機能する領
域を有する。
導電体層２１１－２１６を覆って、絶縁層２７１を形成する。絶縁層２７１は、トランジ
スタＭ１－Ｍ５のゲート絶縁層として機能する領域、およびキャパシタＣ１の誘電体層と
して機能する領域を有する。ここでは、絶縁層２７１として２層構造の絶縁膜を形成する
。例えば、１層目は、厚さ３００ｎｍ乃至５００ｎｍの窒化シリコン膜とし、２層目は、
厚さ２０ｎｍ乃至１００ｎｍの酸化窒化シリコン膜を形成する。これらの膜は、ＰＥ（ｐ
ｌａｓｍａ－ｅｎｈａｎｃｅｄ）ＣＶＤ法で形成することができる。
（ＯＳ層）
絶縁層２７１上に、酸化物半導体膜を形成する。酸化物半導体膜としては、Ｉｎ－Ｇａ酸
化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌ
ａ、Ｃｅ、Ｎｄ、またはＨｆ）などの金属酸化物でなる半導体膜を形成することができる
。ここでは、厚さ３０ｎｍ乃至５０ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物膜をスパッタ法で成膜
する。レジストマスクＲＭ２（図示せず）を用いてＩｎ－Ｇａ－Ｚｎ酸化物膜をエッチン
グして、ＯＳ層２０１－２０５を形成する（図２７Ｂ）。ＯＳ層２０１－２０５は、それ
ぞれ、トランジスタＭ１－Ｍ５のチャネル形成領域を有する半導体層を構成する。
（第２層の導電体層）
絶縁層２７１に開口３０１および開口３０２を形成するために、レジストマスクＲＭ３（
図示せず）を用いて、絶縁層２７１をエッチングして、導電体層２１５に達する開口３０
１、および導電体層２１６に達する開口３０２を形成する（図２７Ｃ）。
絶縁層２７１およびＯＳ層２０１－２０５上に導電膜を形成する。ここでは、３層構造の
導電膜を形成する。第１層に厚さ３０ｎｍ乃至８０ｎｍのタングステン膜を形成し、第２
層に厚さ２００ｎｍ乃至５００ｎｍのアルミニウム膜を形成し、第３層に厚さ７０ｎｍ乃
至１５０ｎｍのチタン膜を形成する。これらの膜はスパッタ法で形成することができる。
レジストマスクＲＭ４（図示せず）を用いて、この３層構造の導電膜をエッチングして、
導電体層２２１－２２６を形成する（図２７Ｃ）。
導電体層２２１は配線ＰＬｂを構成し、トランジスタＭ３のソース電極またはドレイン電
極として機能する領域を有する。導電体層２２２は、トランジスタＭ１のソース電極また
はドレイン電極として機能する領域を有する。導電体層２２３は、トランジスタＭ１、Ｍ
４のソース電極またはドレイン電極として機能する領域を有し、開口３０２において導電
体層２１６と接している。導電体層２２４は、トランジスタＭ４、Ｍ５のソース電極また
はドレイン電極として機能する領域を有し、開口３０１において導電体層２１５と接して
いる。導電体層２２５は、トランジスタＭ２、Ｍ５のソース電極またはドレイン電極とし
て機能する領域、およびキャパシタＣ１の電極として機能する領域を有する。導電体層２
２６は配線ＰＬｃを構成し、トランジスタＭ５のソース電極またはドレイン電極として機
能する領域を有する。導電体層２２７は、トランジスタＭ２のソース電極またはドレイン
電極として機能する領域を有する。
（第３層の導電体層）
ＯＳ層２０１－２０５および導電体層２２１－２２７を覆って絶縁層２７２を形成する。
絶縁層２７２として、例えば、ＰＥＣＶＤ法で、厚さ３００ｎｍ乃至５００ｎｍの酸化窒
化シリコン膜を形成する。レジストマスクＲＭ５（図示せず）を用いて、絶縁層２７２を
エッチングして、導電体層２２５に達する開口３０５を形成する（図２７Ｄ）。さらに、
このエッチング工程で、開口３１１－３１３が形成される領域の絶縁層２７２（酸化窒化
シリコン膜）および絶縁層２７１の２層目（酸化窒化シリコン膜）が除去される。
絶縁層２７２を覆って、絶縁層２７３を形成する。絶縁層２７３として、例えば、厚さ７
５ｎｍ乃至１２５ｎｍの窒化シリコン膜を形成する。レジストマスクＲＭ６（図示せず）
を用いて、絶縁層２７１－２７３をエッチングして、開口３１１－３１３、開口３２１、
および開口３２２を形成する（図２７Ｄ）。開口３１１－３１３は導電体層２１１－２１
３に達する開口である。開口３２１は、導電体層２２３に達する開口であり、開口３２２
は、導電体層２２４に達する開口である。
絶縁層２７３上に導電膜を形成する。ここでは、単層の透光性導電膜を形成する。ここで
は、スパッタ法で、厚さ７５ｎｍ乃至１２５ｎｍの酸化シリコン（ＳｉＯｘ）を含有させ
た、酸化インジウムスズ（ＩＴＯ）膜を形成する。透光性導電膜上にレジストマスクＲＭ
７（図示せず）を形成し、透光性導電膜をエッチングして、導電体層２３１－２３５を形
成する（図２７Ｄ）。
導電体層２３１は、トランジスタＭ１のバックゲート電極として機能する領域を有し、開
口３１１において導電体層２１１に接している。導電体層２３２は、トランジスタＭ３の
バックゲート電極として機能する領域を有し、開口３１２において導電体層２１２に接し
ている。導電体層２３３は、トランジスタＭ５のバックゲート電極として機能する領域を
有し、開口３１３において導電体層２１３に接している。導電体層２３４は、トランジス
タＭ２のバックゲート電極として機能する領域を有し、開口３２２により導電体層２１５
に接している。導電体層２３５は、キャパシタＣ１の電極として機能する領域を有し、開
口３２１において導電体層２２３に接している。
以上の工程で、トランジスタＭ１－Ｍ５およびキャパシタＣ１が作製される。図２５に示
すように、キャパシタＣ１は、導電体（２１６、２２４、２２５、２３５）を電極に、絶
縁層２７１および絶縁層２７２を誘電体として含む。また、画素２１＿Ｒ、画素２１＿Ｇ
、画素２１＿Ｂで、トランジスタＭ１－Ｍ５のうちの１又は複数のトランジスタのサイズ
（チャネル長Ｌ、チャネル幅Ｗ）を異ならせてもよい。例えば、トランジスタＭ２のＬ／
Ｗ（チャネル長とチャネル幅との比）を、画素２１＿Ｇ＞画素２１＿Ｇ＞画素２１＿Ｂと
なるようにしてもよい。これにより、画素２１の発光色よって、ゲート－ソース間電圧Ｖ
ｇｓ２が同じでも、トランジスタＭ２を流れるＩｄ２を異ならせることができる（前掲実
施の形態１の式（３）、（４）参照）。
（第４層の導電体層）
絶縁層２７３および導電体層２３１－２３５を覆って絶縁層２７４を形成する。絶縁層２
７４は、画素２１において、トランジスタＭ１－Ｍ５およびキャパシタＣ１による凹凸を
平坦化するための平坦化膜として形成することが好ましい。絶縁層２７４としては樹脂膜
が好ましい。ここでは、塗布法により、厚さ１．５μｍ乃至２．５μｍのポリイミド膜を
形成する。ここでは、マスクＭＫ８（図示せず）を用いる露光工程を行うことで、開口３
３１－３３３を有する絶縁層２７４を形成する（図２７Ｅ）。開口３３１は、導電体層２
２２に達する開口であり、開口３３２は、導電体層２２７に達する開口であり、開口３３
３は、導電体層２２５に達する開口である。これらの開口により、第２層の導電体層と第
４層の導電体層とが電気的に接続される。
絶縁層２７４上に導電膜を形成する。ここでは、３層構造の導電膜を形成する。第１層お
よび第３層は、厚さ７５ｎｍ乃至１２５ｎｍのチタン膜とし、第２層は、厚さ３５０ｎｍ
乃至４５０ｎｍのアルミニウム膜とする。チタン膜、アルミニウム膜はスパッタ法等で形
成することができる。レジストマスクＲＭ９（図示せず）を用いて、３層構造の導電膜を
エッチングして、導電体層２４１－２４３を形成する（図２７Ｅ）。導電体層２４１は、
配線ＳＬを構成し、開口３３１において、導電体層２２２と接している。導電体層２４２
は、配線ＰＬａとして機能する領域を有し、開口３３２において、導電体層２２７と接し
ている。導電体層２４３は、発光素子ＥＬ１の画素電極（導電体層２５１）を、トランジ
スタＭ２等と電気的に接続するための電極として機能する領域を有する。導電体層２４３
は、開口３３３において導電体層２２５と接している。
（発光素子ＥＬ１）
絶縁層２７４および導電体層２４１－２４３を覆って、絶縁層２７５を形成する。絶縁層
２７５は絶縁層２７４と同様に形成することができる。塗布法により、厚さ１．５μｍ乃
至２．５μｍのポリイミド膜を形成する。マスクＭＫ１０（図示せず）を用いる露光工程
を行うことで、開口３４１を有する絶縁層２７５を形成する（図２８Ａ）。絶縁層２７５
上に、光１８０を反射することが可能な光反射性の導電膜を形成する。ここでは、３層構
造の金属膜を形成する。第１層は、厚さ３０ｎｍ乃至７０ｎｍのチタン膜とし、第２層は
、厚さ１７５ｎｍ乃至２２５ｎｍのアルミニウム膜とし、第３層は厚さ５ｎｍ乃至１０ｎ
ｍのチタン膜とする。レジストマスクＲＭ１０（図示せず）を用いて、３層構造の導電膜
をエッチングして、導電体層２５１を形成する（図２８Ａ）。導電体層２５１は、画素電
極として機能し、また発光素子ＥＬ１の陽極として機能する。導電体層２５１は、開口３
４１において導電体層２４３に接している。
導電体層２５１に重ねて、導電体層２５２を形成する（図２８Ｂ）。導電体層２５２は、
透光性導電膜から形成される。導電体層２５２は、発光素子ＥＬ１をマイクロキャビティ
構造とするために設けられる。導電体層２５２は、導電体層２５１と導電体層２５３間の
光路長を調節する調整層として機能する導電体層２５２の厚さは、画素２１から取り出す
光の波長（色）に対応して、その厚さが調節される。例えば、導電体層２５２の厚さは５
ｎｍ乃至１００ｎｍの範囲で調節すればよい。ここでは、導電体層２５２を、酸化シリコ
ンを含む酸化インジウムスズ膜（ここでは、便宜上、”ＳｉＯｘ含有ＩＴＯ膜”と呼ぶ。
）で形成する。また、光１８０の波長が長いほど、導電体層２５２を厚くしている。ここ
では、透光性導電膜の積層数により、導電体層２５２の厚さを調節している。
まず、１層目のＳｉＯｘ含有ＩＴＯ膜を形成し、レジストマスクＲＭ１１（図示せず）を
用いて、このＳｉＯｘ含有ＩＴＯ膜をエッチングして、画素（２１＿Ｒ、２１＿Ｇ、２１
＿Ｂ）に、１層目の透光性導電体層を形成する。これにより、画素２１＿Ｂの導電体層２
５２が完成する。次に２層目のＳｉＯｘ含有ＩＴＯ膜を形成し、レジストマスクＲＭ１２
（図示せず）を用いてこのＳｉＯｘ含有ＩＴＯ膜を、エッチングして、画素２１＿Ｒおよ
び画素２１＿Ｇの２層目の透光性導電体層を形成する。この工程で、画素２１＿Ｇの導電
体層２５２が完成する。最後に３層目のＳｉＯｘ含有ＩＴＯ膜を形成し、レジストマスク
ＲＭ１３（図示せず）を用いてこれをエッチングして、画素２１＿Ｒに３層目の透光性導
電体層を形成する。この工程で、画素２１＿Ｒの導電体層２５２が完成する。
絶縁層２７５上に、絶縁層２７６を形成する。塗布法により、厚さ０．８μｍ乃至１．２
μｍのポリイミド膜を形成する。マスクＭＫ１４（図示せず）を用いる露光工程を行うこ
とで、開口３５１を有する絶縁層２７６を形成する（図２８Ｃ、図２５）。開口３５１に
おいて、導電体層２５２の表面が露出される。
絶縁層２７６上に、スペーサとして機能する絶縁層２７７を形成する（図２５、図２８Ｄ
）。絶縁層２７７は、絶縁層２７６と同様に形成すればよい。ここでは、塗布工程および
マスクＭＫ１５（図示せず）を用いた露光工程を行って、絶縁層２７７として、厚さ１．
５μｍ乃至２．２μｍのポリイミド膜を形成する。図２８Ｄに示すように、絶縁層２７７
は、配線ＳＬに沿って、導電体層２５１（画素電極）と一部重なるように帯状の構造物と
して形成される。
絶縁層２７７、絶縁層２７６および導電体層２５２を覆って、画素部１２１全体に、ＥＬ
層２６０を形成する。ＥＬ層２６０は、少なくとも発光物質を含む発光層を１つ以上備え
ていればよく、発光層以外の層と積層された構造であってもよい。発光層以外の層として
は、例えば正孔注入性の高い物質、正孔輸送性の高い物質、正孔輸送性に乏しい物質（正
孔をブロッキングする物質）、電子輸送性の高い物質、電子注入性の高い物質、並びにバ
イポーラ性の物質（電子および正孔の輸送性の高い物質）等を含む層が挙げられる。ここ
では、ＥＬ層２６０に、２層以上の発光層を設けて、発光素子ＥＬ１が白色の光１８０を
発するようにしている。
ＥＬ層２６０を覆って、画素部１２１全体に、導電体層２５３を形成する。導電体層２５
３は、画素部１２１のコモン電極として機能し、また発光素子ＥＬ１の陰極として機能す
る。絶縁層２７６の開口３５１において、導電体層２５１－２５３およびＥＬ層２６０が
積層している領域が、発光領域（発光素子ＥＬ１）として機能する。導電体層２５３は、
光１８０（可視光）を透過する透光性導電膜で形成される。また、導電体層２５３を、光
反射性と光透過性の両方の性質を有する半透光性電極（半反射電極）として形成すること
もできる。この場合、薄い金属膜（好ましくは厚さ２０ｎｍ以下、更に好ましくは１０ｎ
ｍ以下）と上記の透光性導電膜との積層膜で、導電体層２５３を形成することができる。
薄い金属膜としては、銀、マグネシウム、またはこれらの金属材料を含む合金でなる単層
構造または積層構造の膜を用いることができる。
以上の工程を経て、素子基板１０１を作製することができる。
＜＜対向基板の作製方法例＞＞
図２５、および図２８を参照して、対向基板１７１の作製方法の一例を示す。基板１７０
上に、まず、ブラックマトリクスとして機能する遮光層２８０を形成する。次に、カラー
フィルタ層（２８１＿Ｒ、２８１＿Ｇ、２８１＿Ｂ）を形成する。図２８Ｅに示すように
、配線ＳＬ（導電体層２４１）に沿って、ＲＧＢに対応するカラーフィルタ層（２８１＿
Ｒ、２８１＿Ｇ、２８１＿Ｂ）が帯状に形成されている。
なお、ここでは、画素２１＿Ｒ、画素２１＿Ｇ、画素２１＿Ｂのサイズ（Ｈ２１、Ｖ２１
）（図２６Ｂ）を等しくしているが、発光色毎に異ならせてもよい。例えば、Ｖ２１は画
素２１＿Ｒ、画素２１＿Ｇ、画素２１＿Ｂでサイズを等しくし、Ｈ２１は、画素２１＿Ｂ
を最も長くし、画素２１＿Ｇと画素２１＿Ｂは同じ長さとすることができる。
＜＜表示パネルの組み立て＞＞
以上の工程で、対向基板１７１が完成する。素子基板１０１と対向基板１７１を対向した
状態で重ね合わせる。この状態で、それらの周辺部にシール部材を設けて、素子基板１０
１に対向基板１７１を固定する。さらに、対向基板１７１に光学部材を取り付ける、タッ
チパネルを取り付ける、ＦＰＣを取り付けるなどの必要な組み立て工程を行い、表示パネ
ル１００を完成させる。
（基板）
基板１１０および基板１７０に適用可能な基板としては、例えば、ガラス基板、石英基板
、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイル
を有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼
り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス
基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソー
ダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（
ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に
代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合
わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又は
ポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、
ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。なお、図２
５の例では、基板１７０は光１８０（可視光）を透過する基板が用いられる。
基板１１０は素子基板１０１を作製するために使用される支持基板（ガラス基板など）で
なくてよい。画素２１等を作製した後、支持基板を剥離して、接着層により可撓性基板を
取り付けてもよい。また、同様に、基板１７０もカラーフィルタ層（２８１＿Ｒ、２８１
＿Ｂ、２８１Ｇ）等の作製に使用される支持基板（ガラス基板等）でなくてもよく、オー
バーコート層２８２の形成後、支持基板を剥離して、接着層により可撓性基板を取り付け
てもよい。このような作製方法例については、実施の形態５で後述する。
（実施の形態４）
本実施の形態では、半導体装置に含まれるトランジスタのいくつかの構成例を示す。
＜＜構成例１＞＞
ここでは、ＯＳトランジスタの構成の一例を説明する。図２９Ａ、図２９Ｂに、デバイス
構造の異なるトランジスタ（ＴＡ１、ＴＡ２）の上面図（レイアウト図）を示す。図２９
Ｃ、図２９Ｄは、トランジスタ（ＴＡ１、ＴＡ２）の断面図である。トランジスタＴＡ１
のｘ１－ｘ２線およびｙ１－ｙ２線による断面図、並びにトランジスタＴＡ２のｘ３－ｘ
４線およびｙ３－ｙ４線による断面図を、図２９Ｃ、図２９Ｄに示す。つまり、トランジ
スタ（ＴＡ１、ＴＡ２）のチャネル長方向の断面構造が、図２９Ｃに示され、同チャネル
幅方向の断面構造が図２９Ｄに示されている。
図２９Ｃ、図２９Ｄに示すように、トランジスタ（ＴＡ１、ＴＡ２）は、同一絶縁表面（
基板６００）上に集積されており、これらのトランジスタは、同一の作製工程で作製する
ことが可能である。なお、ここではデバイス構造の明瞭化のため、各トランジスタのゲー
ト（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）へ信号や電位を供給するための配線との
電気的な接続は省略している。また、この構成例では、ＯＳトランジスタのチャネル長は
、ソース電極とドレイン電極間の距離とする。また、ＯＳトランジスタのチャネル幅は、
酸化物半導体層とゲート電極が重なる領域でのソース電極またはドレイン電極の幅とする
。例えば、図２９Ａ、図２９Ｂに示すように、トランジスタＴＡ１、ＴＡ２のチャネル長
はＬａ１であり、チャネル幅はＷａ１である。
トランジスタＴＡ１（図２９Ａ）、トランジスタＴＡ２（図２９Ｂ）は、ゲート（Ｇ）と
バックゲート（ＢＧ）とを有するトランジスタである。トランジスタＴＡ１、トランジス
タＴＡ２は、バックゲートをゲートと接続した構造としている。なお、トランジスタＴＡ
１、トランジスタＴＡ２において、ＢＧを設けないようにすることもできる。
＜トランジスタＴＡ１＞
トランジスタＴＡ１は基板６００上に形成されており、ゲート電極ＧＥ１、ソース電極Ｓ
Ｅ１、ドレイン電極ＤＥ１、バックゲート電極ＢＧＥ１、および酸化物半導体層ＯＳ１を
有する。
層ＯＳ１は、絶縁層６２１を介して電極ＧＥ１と重なっている。層ＯＳ１の上面および側
面に接して一対の電極（ＳＥ１、ＤＥ１）が形成されている。図２９Ａに示すように、層
ＯＳ１は、電極ＧＥ１および一対の電極（ＳＥ１、ＤＥ１）と重ならない部分を有してい
る。層ＯＳ１は、チャネル長方向の長さがチャネル長Ｌａ１よりも長く、かつチャネル幅
方向の長さがチャネル幅Ｗａ１よりも長い。
層ＯＳ１、電極ＧＥ１、電極ＳＥ１および電極ＤＥ１を覆って、絶縁層６２２および絶縁
層６２３が形成されている。絶縁層６２３上に電極ＢＧＥ１が形成されている。電極ＢＧ
Ｅ１は、層ＯＳ１および電極ＧＥ１と重なるように設けられている。ここでは、一例とし
て、レイアウト図において、電極ＧＥ１と同じ形状で、同じ位置に配置されるように電極
ＢＧＥ１を設けている。電極ＢＧＥ１は、絶縁層６２１－２３および絶縁膜を貫通する開
口ＣＧ１において、電極ＧＥ１に接している。この構造により、トランジスタＴＡ１のゲ
ート（Ｇ）とバックゲート（ＢＧ）が電気的に接続される。
図２９Ｄのチャネル幅方向の断面図が示すように、トランジスタＴＡ１は、チャネル形成
領域（チャネル）は、電極ＧＥ１および電極ＢＧＥ１で囲まれているデバイス構造を有す
る。そのため、ＴＡ１のチャネル形成領域には、電極ＧＥ１だけでなく電極ＢＧＥ１によ
り形成される電場の影響を受けることになる。そのため、バックゲート電極ＢＧＥ１をゲ
ート電極ＧＥ１に接続することで、トランジスタＴＡ１のオン電流を増加させることがで
きる。また、トランジスタＴＡ１の電界効果移動度を向上させることができる。また、ト
ランジスタＴＡ１のしきい値電圧など電気特性の変動を抑えることができる。
また、バックゲート電極ＢＧＥ１を設けることで、トランジスタＴＡ１の強度を向上させ
ることができる。基板６００の曲げ等の変形に対して、電極ＢＧＥ１が補強部材となって
トランジスタＴＡ１を壊れにくくすることができる。
チャネル形成領域を含む層ＯＳ１は多層構造であり、ここでは、一例として３つの酸化物
半導体膜（６３１、６３２、６３３）でなる３層構造としている。層ＯＳ１を構成する酸
化物半導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく
、Ｉｎを含むことが特に好ましい。トランジスタの半導体層を構成することが可能なＩｎ
を含む金属酸化物としては、Ｉｎ－Ｇａ酸化物膜、Ｉｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、
Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）が代表的である。また、このような金属酸化
物膜に他の元素や材料を添加した膜を用いることもできる。
酸化物半導体膜６３２は、トランジスタＴＡ１のチャネル形成領域を構成する膜である。
また、酸化物半導体膜６３３は、後述するトランジスタＴＡ２では、チャネル形成領域を
構成する膜である。そのため、トランジスタＴＡ１では酸化物半導体膜６３２に、トラン
ジスタＴＡ２では酸化物半導体膜６３３にチャネルが形成されるように、酸化物半導体膜
６３１－６３３の主成分である金属元素の原子数比を調節することが好ましい。
トランジスタＴＡ１において、酸化物半導体膜６３２にチャネルが形成されるようにする
ことで、チャネル形成領域が絶縁層６２１、絶縁層６２２に接しないようにすることがで
きる。また、酸化物半導体膜６３１－６３３を少なくとも１つ同じ金属元素を含む金属酸
化物膜とすることで、酸化物半導体膜６３２と酸化物半導体膜６３１の界面、および酸化
物半導体膜６３２と酸化物半導体膜６３３の界面において、界面散乱が起こりにくくする
ことができる。これにより、トランジスタＴＡ１の電界効果移動度をトランジスタＴＡ２
やトランジスタＴＢ１よりも高くすることができる、また、オン状態でのドレイン電流（
オン電流）を増加させることができる。
＜トランジスタＴＡ２＞
トランジスタＴＡ２は、ゲート電極ＧＥ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２、バ
ックゲート電極ＢＧＥ２、および酸化物半導体層ＯＳ２を有する。電極ＢＧＥ２は、絶縁
層６２１－２３を貫通する開口ＧＣ２において電極ＧＥ２に接している。トランジスタＴ
Ａ２は、トランジスタＴＡ１の変形例であり、層ＯＳ２が酸化物半導体膜６３３でなる単
層構造である点でトランジスタＴＡ１と異なり、その他については同様である。ここでは
、トランジスタＴＡ２のチャネル長Ｌａ２、チャネル幅Ｗａ２は、トランジスタＴＡ１の
チャネル長Ｌａ１、チャネル幅Ｗａ１と等しくなるようにしている。
［絶縁層］
絶縁層６２１絶縁層６２２および絶縁層６２３は、トランジスタ（ＴＡ１、ＴＡ２）が形
成される領域全体に形成される膜である。絶縁層６２１、２２および２３は、単層あるい
は複数層の絶縁膜で形成される。絶縁層６２１は、トランジスタ（ＴＡ１、ＴＡ２）のゲ
ート絶縁層を構成する膜である。また、絶縁層６２２および絶縁層６２３は、トランジス
タ（ＴＡ１、ＴＡ２）のバックチャネル側のゲート絶縁層を構成する膜である。また、最
上面の絶縁層６２３は、基板６００に形成されるトランジスタの保護膜として機能するよ
うな材料で形成することが好ましい。絶縁層６２３は適宜設ければよい。３層目の電極Ｂ
ＧＥ１と２層目の電極（ＳＥ１、ＤＥ１）を絶縁するために、これらの間に少なくとも１
層絶縁膜が存在していればよい。
［酸化物半導体膜］
ここでは、トランジスタＴＡ１、ＴＡ２の半導体層を構成する酸化物半導体膜について説
明する。層ＯＳ１にように半導体層を多層構造とする場合、これらを構成する酸化物半導
体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎを
含むことが好ましい。
例えば、酸化物半導体膜６３１がＩｎ－Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原
子数比よりも小さくする。Ｉｎ－Ｍ－Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数
比よりも小さくする。この場合、Ｚｎの原子数比が最も大きくなるようにすることができ
る。
例えば、酸化物半導体膜６３２がＩｎ－Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原
子数比よりも大きくする。Ｉｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、またはＮｄ）の場合、Ｉｎの原子数比をＭの原子数比よりも大きくする。Ｉｎ－Ｍ
－Ｚｎ酸化物膜では、Ｉｎの原子数比がＭおよびＺｎの原子数比よりも大きくすることが
好ましい。
例えば、酸化物半導体膜６３３がＩｎ－Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原
子数比と同じにする、または小さくする。Ｉｎ－Ｍ－Ｚｎ酸化物膜の場合、Ｉｎの原子数
比をＭの原子数比と同じにする。この場合、Ｚｎの原子数比が、ＩｎおよびＭよりも大き
くすることができる。ここでは、酸化物半導体膜６３３は、後述するトランジスタＴＡ２
、トランジスタＴＢ１のチャネル形成領域を構成する膜でもある。
酸化物半導体膜６３１－６３３の原子数比は、スパッタリング法で成膜する場合は、ター
ゲットの構成材料の原子数比等を調節することで可能である。また、ＣＶＤ法で成膜する
場合は、原料ガスの流量比などを調節することで可能である。以下、酸化物半導体膜６３
１－６３３として、スパッタリング法でＩｎ－Ｍ－Ｚｎ酸化物膜を形成する場合を例に、
成膜に使用されるターゲットについて述べる。
酸化物半導体膜６３１のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１
：ｚ１とすると、ｘ１／ｙ１は、１／６以上１未満であることが好ましい。また、ｚ１／
ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。
ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ
：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、
Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：
６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：
５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝
１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
酸化物半導体膜６３２のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２
：ｚ２とすると、ｘ２／ｙ２は、１より大きく６以下であることが好ましい。また、ｚ２
／ｙ２は１より大きく６以下であることが好ましい。ターゲットの金属元素の原子数比の
代表例としては、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、
Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝３：１：
３、Ｉｎ：Ｍ：Ｚｎ＝３：１：４等がある。
酸化物半導体膜６３３のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３
：ｚ３とすると、ｘ３／ｙ３は、１／６以上１以下であることが好ましい。また、ｚ３／
ｙ３は、１／３以上６以下、さらには１以上６以下であることが好ましい。ターゲットの
金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝
１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ
：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ
：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、
Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：
６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：
６：８等がある。
Ｉｎ－Ｍ－Ｚｎ酸化物膜の成膜用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：
Ｚｎ＝ｘ：ｙ：ｚとした場合、１≦ｚ／ｙ≦６とすることで、Ｉｎ－Ｍ－Ｚｎ酸化物膜と
してＣＡＡＣ－ＯＳ膜が形成されやすくなるため好ましい。なお、ＣＡＡＣ－ＯＳ膜につ
いては後述する。
酸化物半導体膜６３１－６３３としては、キャリア密度の低い酸化物半導体膜を用いる。
例えば、酸化物半導体膜６３１－６３３として、キャリア密度が１×１０１７個／ｃｍ３
以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ
３以下、より好ましくは１×１０１１個／ｃｍ３以下の酸化物半導体膜を用いる。
酸化物半導体膜６３１－６３３として、不純物濃度が低く、欠陥準位密度の低い酸化物半
導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することがで
きる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高
純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である
酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場
合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、し
きい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない
。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が
低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高
純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μ
ｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ド
レイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライ
ザの測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。従っ
て、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が
小さく、信頼性の高いトランジスタとなる。不純物としては、水素、窒素、アルカリ金属
、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸
素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。
従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性と
なりやすい。
このため、酸化物半導体膜６３１－６３３は酸素欠損と共に、水素ができる限り低減され
ていることが好ましい。具体的には、酸化物半導体膜６３１－６３３において、二次イオ
ン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好まし
くは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／
ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜６３１－６３３に第１４族元素の一つであるシリコンや炭素が含まれると
、膜中の酸素欠損が増加し、これらの膜がｎ型化してしまう。このため、酸化物半導体膜
６３１－６３３におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃
度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃ
ｍ３以下とする。
また、酸化物半導体膜６３１－６３３において、二次イオン質量分析法により得られるア
ルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好
ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類
金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ
電流が増大してしまうことがある。このため、酸化物半導体膜６３１－６３３のアルカリ
金属またはアルカリ土類金属の濃度を低減することが好ましい。
酸化物半導体膜６３１－６３３に窒素が含まれていると、キャリアである電子が生じ、キ
ャリア密度が増加し、ｎ型化しやすい。そのため窒素が含まれている酸化物半導体を用い
たトランジスタはノーマリーオン特性となりやすいので、酸化物半導体膜６３１－６３３
の窒素含有量はできる限り低減されていることが好ましい、例えば、二次イオン質量分析
法により得られる窒素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい
。
以上、酸化物半導体膜６３１－６３３について述べたが、これらに限られず、必要とする
トランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて
適切な組成の酸化物半導体膜を用いればよい。また、必要とするトランジスタの半導体特
性および電気特性を得るために、酸化物半導体膜６３１－６３３のキャリア密度や不純物
濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとするこ
とが好ましい。
トランジスタＴＡ１は、ＧａまたはＭ（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、または
Ｎｄ）の原子数比よりもＩｎの原子数比が大きい酸化物半導体膜６３２でチャネルが形成
されるため、電界効果移動度を高くすることができる。代表的には、その電界効果移動度
は、１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以
上５０ｃｍ２／Ｖｓ未満である。そのため、アクティブマトリクス型表示装置の回路にト
ランジスタＴＡ１を用いる場合は、高速動作が要求される駆動回路に好適である。
チャネル形成領域が酸化物半導体膜６３３で形成されるトランジスタＴＡ２は、トランジ
スタＴＡ１よりも電界効果移動度が低く、その大きさは、３ｃｍ２／Ｖｓ以上１０ｃｍ２
／Ｖｓ以下程度である。トランジスタＴＡ２は、酸化物半導体膜６３２を有していないた
め、トランジスタＴＡ１よりも光によって劣化しにくく、光照射によるオフ電流の増大量
が少ない。そのため、チャネル形成領域が酸化物半導体膜６３３で形成されるトランジス
タＴＡ２は光が照射されるような画素部に好適である。このような１０ｃｍ２／Ｖｓ以下
程度の電界効果移動度とする場合、トランジスタのチャネル長は２．５μｍ以上とするこ
とができる。
トランジスタＴＡ１は、酸化物半導体膜６３２を有しないトランジスタＴＡ２と比較して
、光が照射されるとオフ状態における電流が増大しやすい。これがトランジスタＴＡ１が
画素部のように遮光が十分できない画素部よりも光の影響が少ない画素部の周辺回路（例
えば、駆動回路）に適している理由の１つである。また、もちろん、トランジスタＴＡ２
のような構成のトランジスタも、駆動回路などの画素部以外の回路に設けることが可能で
ある。
以上、トランジスタ（ＴＡ１、ＴＡ２）について述べたが、これらに限られず、必要とす
るトランジスタの半導体特性および電気特性に応じて、トランジスタの構成を変更すれば
よい。例えば、バックゲート電極の有無、酸化物半導体層の積層構造、酸化物半導体層ゲ
ート電極、ソース電極およびドレイン電極の形状や配置等を適宜変更することができる。
＜＜トランジスタの構成例２＞＞
図３０、図３１に、トップゲート構造のＯＳトランジスタの構成の一例を示す。図３０Ａ
、図３０Ｂに、デバイス構造の異なるトランジスタ（ＴＡ３、ＴＡ４）の上面図（レイア
ウト図）を示す。図３１は、トランジスタ（ＴＡ３、ＴＡ４）の断面図である。トランジ
スタＴＡ３のｘ５－ｘ６線およびｙ５－ｙ６線による断面図、トランジスタＴＡ２のｘ７
－ｘ８線およびｙ７－ｙ８線による断面図を、図２９Ｃ、図２９Ｄに示す。トランジスタ
ＴＡ３、ＴＡ４のチャネル長方向の断面構造が、図３１Ｂに示され、同チャネル幅方向の
断面構造が図３１Ｃに示されている。
トランジスタＴＡ３、ＴＡ４は、基板６５０上に形成されている。トランジスタＴＡ３は
、バックゲート電極ＢＧＥ３、絶縁層６５１上の酸化物半導体層ＯＳ３、ソース電極ＳＥ
３、ドレイン電極ＤＥ３、絶縁層６５２、およびゲート電極ＧＥ３を有する。トランジス
タＴＡ４は、酸化物半導体層ＯＳ４、ソース電極ＳＥ４、ドレイン電極ＤＥ４、絶縁層６
５３、およびゲート電極ＧＥ４を有する。なお、トランジスタＴＡ３、ＴＡ４は絶縁層６
５４に覆われている。絶縁層６５３および絶縁層６５２はゲート絶縁膜として機能する。
酸化物半導体層ＯＳ３および酸化物半導体層ＯＳ４は、単層の酸化物半導体膜、または酸
化物半導体膜の積層膜で形成されている。
開口ＣＧ３においてゲート電極ＧＥ３がバックゲート電極ＢＧＥ３に接している。ゲート
電極ＧＥ３とバックゲート電極ＢＧＥ３を接続せず、それぞれ異なる電位を印加すること
で、トランジスタＴＡ３のしきい値電圧を制御することができる。あるいは、図３１Ｂに
示すように、ゲート電極ＧＥ３とバックゲート電極ＢＧＥ３とを接続し、同じ電位を印加
することで、オン電流の増加、初期特性バラつきの低減、－ＧＢＴストレス試験の劣化の
抑制、および異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能
である。
トランジスタＴＡ４およびトランジスタＴＡ３において、ゲート電極ＧＥ４と、ソース電
極ＳＥ４およびドレイン電極ＤＥ４とが重ならないことで、ゲート電極ＧＥ４と、ソース
電極ＳＥ４およびドレイン電極ＤＥ４との間の寄生容量を低減することが可能である。ま
た、ゲート電極ＧＥ３と、ソース電極ＳＥ３およびドレイン電極ＤＥ３とが重ならないこ
とで、ゲート電極ＧＥ３と、ソース電極ＳＥ３およびドレイン電極ＤＥ３との間の寄生容
量を低減することが可能である。この結果、基板６５０として大面積基板を用いた場合、
ソース電極ＳＥ４、ドレイン電極ＤＥ４およびゲート電極ＧＥ４、並びにソース電極ＳＥ
３およびドレイン電極ＤＥ３およびゲート電極ＧＥ３における信号遅延を低減することが
可能である。
トランジスタＴＡ３において、ソース電極ＳＥ３、ドレイン電極ＤＥ３およびゲート電極
ＧＥ３をマスクとして、不純物元素が酸化物半導体層ＯＳ３に添加することで、酸素欠損
を有する領域が形成される。トランジスタＴＡ４において、ソース電極ＳＥ４、ドレイン
電極ＤＥ４およびゲート電極ＧＥ４をマスクとして、希ガス元素を酸化物半導体層ＯＳ４
に添加することで、酸素欠損を有する領域が形成される。絶縁層６５４を水素を含む絶縁
膜で形成する場合、トランジスタＴＡ３、ＴＡ４においては、酸素欠損を有する領域が、
水素を含む絶縁層６５４と接するため、絶縁層６５４に含まれる水素が酸素欠損を有する
領域に拡散することで、低抵抗領域が形成される。すなわち、セルフアラインで低抵抗領
域を形成することができる。
＜酸化物半導体膜について＞
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。ＯＳトランジスタの酸化物
半導体層は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ－ＯＳ膜
のうち、二種以上を有する積層膜であってもよい。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
＜＜トランジスタの構成例３＞＞
本発明の一形態にかかる半導体装置に用いられるトランジスタは、非晶質、微結晶、多結
晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、
チャネル形成領域を有していてもよい。シリコンの薄膜を用いて、当該トランジスタを形
成することもできる。ここでは、チャネル形成領域を含む半導体層がシリコン膜で形成さ
れているトランジスタの構成例を説明する。シリコン膜としては、プラズマＣＶＤ法など
の気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンを
レーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハ
に水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
図３２に、トップゲート構造のトランジスタ（ＴＡ５、ＴＡ６）の構成の一例を示す。ト
ランジスタＴＡは、ｎチャネル型のトランジスタであり、トランジスタＴＡ６はｐチャネ
ル型のトランジスタである。トランジスタＴＡ５、ＴＡ６は、絶縁表面を有する基板６７
１上に形成されている。
トランジスタＴＡ５は、導電体層６６０、導電体層６６２、導電体層６６４、導電体層６
６６、導電体層６６７、絶縁層６７１、絶縁層６７２、絶縁層６７３、絶縁層６７４、お
よび半導体層６８０を有する。トランジスタＴＡ６は、導電体層６６１、導電体層６６３
、導電体層６６５、導電体層６６８、導電体層６６９、絶縁層６７１、絶縁層６７２、絶
縁層６７３、絶縁層６７４、および半導体層６８１を有する。
絶縁層６７２は、トランジスタＴＡ５およびトランジスタＴＡ６の絶縁層として機能する
領域を含む。半導体層６８０は、チャネル形成領域６８２、一対のＬＤＤ（Ｌｉｇｈｔ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域６８３、並びに一対の一対の不純物領域６８４を有する。
チャネル形成領域６８２は、半導体層６８０の導電体層６６４と重畳する領域である。一
対の不純物領域６８４はソース領域およびドレイン領域として機能する。ＬＤＤ領域６８
３、および不純物領域６８４は、ｎ型の導電型を半導体層６８０に付与する不純物元素、
例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が添加されている。
半導体層６８１は、チャネル形成領域６８５、および一対の不純物領域６８６を有する。
チャネル形成領域６８５は、半導体層６８１の導電体層６６５と重なる領域である。一対
の不純物領域６８６はソース領域およびドレイン領域として機能する。不純物領域６８６
は、ｐ型の導電型を半導体層６８１に付与する不純物元素、例えば、リン（Ｐ）、ヒ素（
Ａｓ）等が添加されている。
半導体層６８０または半導体層６８１は、様々な技術により結晶化しても良い。結晶化方
法として、例えば、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある
。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもで
きる。また、基板６７１として石英のような耐熱性に優れている基板を用いる場合、電熱
炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる
結晶化法、９５０℃程度の高温アニールを組み合わせた結晶法を用いてもよい。
導電体層６６０、導電体層６６１は、第１層の導電体層である。導電体層６６０は、トラ
ンジスタＴＡ５のバックゲート電極として機能する領域を含み、導電体層６６１は、トラ
ンジスタＴＡ６のバックゲート電極として機能する領域を含む。導電体層６６２、導電体
層６６３は、第２層の導電体層であり、導電体層６６４、導電体層６６５は第３層の導電
体層である。導電体層６６４は、チャネル長方向における幅が導電体層６６２よりも短く
、導電体層６６５は、チャネル長方向における幅が導電体層６６３よりも短い。導電体層
６６２および導電体層６６４において、絶縁層６７２を介して半導体層６８０と重なる領
域は、トランジスタＴＡ５のゲート電極として機能する。
導電体層６６６－６６９は、第４層の導電体層である。導電体層６６６および導電体層６
６８は、トランジスタＴＡ５のソース電極およびドレイン電極として機能する領域を含み
、絶縁層６７３および絶縁層６７４に設けられた開口において半導体層６８０に接してい
る。導電体層６６８および導電体層６６９は、トランジスタＴＡ６のソース電極およびド
レイン電極として機能する領域を含み、絶縁層６７３および絶縁層６７４に設けられた開
口において半導体層６８１に接している。
例えば、導電体層６６２と導電体層６６３を一体的に形成し、かつ導電体層６６４と導電
体層６６５を一体的に形成し、かつ導電体層６６７と導電体層６６８を一体的に形成する
ことで、ＣＭＯＳインバータを構成することができる。
（実施の形態５）
実施の形態３で述べたように、半導体装置を一部あるいは全部完成させた後、半導体装置
を作製に使用した基板から分離して、他の基板に転載することが可能である。このような
作製方法を用いることで、トランジスタを耐熱性の劣る基板や可撓性の基板にも転載でき
る。
トランジスタが転載される転載用基板の一例としては、上述したトランジスタを形成する
ことが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミド
フィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイ
ロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨ
ン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基
板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタ
の形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる
。
転載用基板は、可撓性の基板のように、半導体装置の使用時に変形が可能な基板とするこ
とができる。また、転載用基板は、使用時に変形させない基板であってもよく、この場合
、平板上に限定されるものでなく、湾曲部を有する基板でもよい。
以下、図面を参照して、このような半導体装置の作製方法について説明する。ここでは、
半導体装置として表示パネル４００の作製する例について説明する。
＜＜作製方法例１＞＞
図３３および図３４を用いて、表示パネル４００の作製方法の一例について、説明する。
基板４６２上に絶縁層４２０を形成し、絶縁層４２０上に素子層４１０を形成する（図３
３Ａ）。素子層４１０には、トランジスタ等の半導体素子が形成されている。或いは、素
子層４１０には、半導体素子に加え、表示素子、または画素電極などの表示素子の一部が
形成されていてもよい。ここでは、素子層４１０には、画素部、周辺回路および端子部が
形成される。
基板４６２としては、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要
がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板４
６２として用いてもよい。
基板４６２にガラス基板を用いる場合、基板４６２と絶縁層４２０との間に、酸化シリコ
ン膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化シリコン膜等の絶縁膜を形成すると、ガラ
ス基板からの汚染を防止でき、好ましい。
絶縁層４２０には、例えば、エポキシ樹脂、アラミド樹脂、アクリル樹脂、ポリイミド樹
脂、ポリアミド樹脂、ポリアミドイミド樹脂等の有機樹脂膜を用いることができる。中で
もポリイミド樹脂を用いると耐熱性が高いため好ましい。絶縁層４２０として、例えば、
ポリイミド樹脂を用いる場合、該ポリイミド樹脂の膜厚は、３ｎｍ以上２０μｍ以下、好
ましくは５００ｎｍ以上２μｍ以下である。絶縁層４２０として、ポリイミド樹脂を用い
る場合、スピンコート法、ディップコート法、ドクターブレード法等により形成すること
ができる。例えば、絶縁層４２０としてポリイミド樹脂を用いる場合、ドクターブレード
法により、当該ポリイミド樹脂を用いた膜の一部を除去することで、所望の厚さを有する
絶縁層４２０を得ることができる。
素子層４１０は、その作製工程における温度が室温以上３００℃以下であると好ましい。
例えば、素子層４１０に含まれる、無機材料を用いた絶縁膜または導電膜は、成膜温度が
１５０℃以上３００℃以下、さらには２００℃以上２７０℃以下で形成されることが好ま
しい。また、素子層４１０に含まれる、有機樹脂材料を用いた絶縁膜等は、成膜温度が室
温以上１００℃以下で形成されると好ましい。
素子層４１０に含まれるトランジスタをＯＳトランジスタとする場合、その酸化物半導体
層は、前述したＣＡＡＣ－ＯＳ膜を用いることが好ましい。ＣＡＡＣ－ＯＳ膜を用いると
、例えば、表示パネル４００を折り曲げる際に、チャネル形成領域にクラック等が入りづ
らく、曲げに対する耐性を高めることが可能となる。素子層４１０に含まれる導電膜とし
て、酸化シリコンを添加したインジウム錫酸化物を用いると、表示パネル４００を折り曲
げる際に、当該導電膜にクラック等が入りづらくなるため、好ましい。
素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着し、基板４６
２から絶縁層４２０と素子層４１０を剥離する。これにより、絶縁層４２０と素子層４１
０は、仮支持基板４６６側に設けられる（図３３Ｂ）。仮支持基板４６６としては、ガラ
ス基板、石英基板、サファイア基板、セラミック基板、金属基板などを用いることができ
る。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いて
もよいし、フィルムのような可撓性基板を用いてもよい。剥離用接着剤４６４としては、
水や溶媒に可溶なものや、紫外線などの照射により可塑化させることが可能であるものの
ように、必要時に仮支持基板４６６と素子層４１０とを化学的もしくは物理的に分離する
ことが可能な接着剤を用いる。
仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば、基板
４６２の絶縁層４２０が形成されていない側、すなわち図３３Ｂに示す下方側より絶縁層
４２０にレーザ光４６８を照射することで、絶縁層４２０を脆弱化させることで基板４６
２と絶縁層４２０を剥離することができる。また、上記レーザ光４６８の照射エネルギー
密度を調整することで、基板４６２と絶縁層４２０の密着性が高い領域と、基板４６２と
絶縁層４２０の密着性が低い領域を作り分けてから剥離してもよい。
本実施の形態においては、基板４６２と絶縁層４２０の界面で剥離する方法について例示
したが、剥離方法はこれに限定されない。例えば、絶縁層４２０と素子層４１０との界面
で剥離してもよい。また、基板４６２と絶縁層４２０との界面に液体を浸透させて基板４
６２から絶縁層４２０を剥離してもよい。または、絶縁層４２０と素子層４１０との界面
に液体を浸透させて絶縁層４２０から素子層４１０を剥離してもよい。上記液体としては
、例えば、水、極性溶媒等を用いることができる。絶縁層４２０を剥離する界面、具体的
には基板４６２と絶縁層４２０との界面または絶縁層４２０と素子層４１０との界面に液
体を浸透させることによって、素子層４１０に与えられる剥離に伴い発生する静電気等の
影響を抑制することができる。
接着層４１８を用いて、絶縁層４２０に基板４０１を接着させる（図３３Ｃ）。次に、剥
離用接着剤４６４を溶解または可塑化させて、素子層４１０から剥離用接着剤４６４およ
び仮支持基板４６６を取り外す（図３３Ｄ）。素子層４１０の表面が露出するように剥離
用接着剤４６４を水や溶媒などで除去すると好ましい。以上により、基板４０１上に素子
層４１０を有する素子基板４００ａが作製することができる。
図３３に示す工程と同様の工程により、基板４０５上に、接着層４１２と、接着層４１２
上の絶縁層４４０と、素子層４１１とを形成する（図３４Ａ）。素子層４１１が有する絶
縁層４４０としては、絶縁層４２０と同様の材料、ここでは有機樹脂を用いて形成するこ
とができる。例えば、素子層４１１として、カラーフィルタ層および遮光層を設ければよ
い。この工程で、素子基板（対向基板）４００ｂを作製することができる。
次に、素子層４１０と素子層４１１の間に、封止層４３２を充填し、素子層４１０と素子
層４１１とを貼り合わせる（図３４Ｂ）。封止層４３２により、例えば、固体封止させる
ことができる。ただし、封止層４３２としては、可撓性を有する構成が好ましい。封止層
４３２としては、例えば、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの
常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いること
ができる。以上により、素子基板４００ａおよび素子基板（対向基板）４００ｂを有する
表示パネル４００を作製することができる。
＜＜作製方法例２＞＞
次いで、本発明の一形態にかかる表示パネル４００の別の作製方法について、図３５を用
いて説明する。なお、図３５では、絶縁層４２０および絶縁層４４０として無機絶縁膜を
用いる構成について説明する。
まず、基板４６２上に剥離層４６３を形成する。次に、剥離層４６３上に絶縁層４２０を
形成し、絶縁層４２０上に素子層４１０を形成する。（図３５Ａ）。
剥離層４６３としては、例えば、タングステン、モリブデン、チタン、タンタル、ニオブ
、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オス
ミウム、イリジウム、シリコンから選択された元素、該元素を含む合金材料、または該元
素を含む化合物材料を含み、単層または積層された構造を用いることができる。また、シ
リコンを含む層の場合、該シリコンを含む層の結晶構造としては、非晶質、微結晶、多結
晶、単結晶のいずれでもよい。剥離層４６３としては、スパッタリング法、ＰＥＣＶＤ法
、塗布法、印刷法等により形成できる。なお、塗布法は、スピンコーティング法、液滴吐
出法、ディスペンス法を含む。
剥離層４６３が単層構造の場合、タングステン、モリブデン、またはタングステンとモリ
ブデンの混合物を含む層を形成することが好ましい。また、タングステンの酸化物もしく
は酸化窒化物を含む層、モリブデンの酸化物もしくは酸化窒化物を含む層、またはタング
ステンとモリブデンの混合物の酸化物もしくは酸化窒化物を含む層を形成してもよい。な
お、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金
に相当する。
また、剥離層４６３として、タングステンを含む層とタングステンの酸化物を含む層の積
層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される
絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を
含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸
化処理、酸素プラズマ処理、亜酸化窒素（Ｎ２Ｏ）プラズマ処理、オゾン水等の酸化力の
強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラ
ズマ処理や加熱処理は、酸素、窒素、亜酸化窒素単独、あるいは該ガスとその他のガスと
の混合気体雰囲気下で行ってもよい。上記プラズマ処理や加熱処理により、剥離層４６３
の表面状態を変えることにより、剥離層４６３と後に形成される絶縁層４２０との密着性
を制御することが可能である。
絶縁層４２０には、例えば、酸化シリコン膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化シ
リコン膜、酸化アルミニウム膜などの透湿性の低い無機絶縁膜を用いることができる。上
記無機絶縁膜は、例えば、スパッタリング法、ＰＥＣＶＤ法等を用いて形成することがで
きる。
次に、素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着し、剥
離層４６３から絶縁層４２０と素子層４１０を剥離する。これにより、絶縁層４２０と素
子層４１０は、仮支持基板４６６側に設けられる（図３５Ｂ）。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば
、剥離層４６３と絶縁層４２０との界面に金属酸化膜を含む層を形成した場合は、該金属
酸化膜を結晶化により脆弱化して、剥離層４６３から絶縁層４２０を剥離することができ
る。また、剥離層４６３をタングステン膜で形成した場合は、アンモニア水と過酸化水素
水の混合溶液によりタングステン膜をエッチングしながら剥離を行ってもよい。
また、剥離層４６３と絶縁層４２０との界面に液体を浸透させて剥離層４６３から絶縁層
４２０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることがで
きる。絶縁層４２０を剥離する界面、具体的には剥離層４６３と絶縁層４２０との界面に
液体を浸透させることによって、素子層４１０に与えられる剥離に伴い発生する静電気等
の影響を抑制することができる。
次に、絶縁層４２０に接着層４１８を用いて基板４０１を接着する（図３５Ｃ）。次に、
剥離用接着剤４６４を溶解または可塑化させて、素子層４１０から剥離用接着剤４６４と
仮支持基板４６６を取り除く（図３５Ｄ）。なお、素子層４１０の表面が露出するように
剥離用接着剤４６４を水や溶媒などで除去すると好ましい。以上により、基板４０１上に
素子層４１０を有する素子基板４００ａを作製することができる。
次に、図３５に示す工程と同様の作製方法により、基板４０５と、基板４０５上の接着層
４１２と、接着層４１２上の絶縁層４４０と、素子層４１１とを有する素子基板（対向基
板）４００ｂを形成する。そして、図３１Ｄに示すように、素子層４１０と素子層４１１
の間に、封止層４３２を充填し、素子層４１０と素子層４１１とを貼り合わせる。以上の
工程で、表示パネル４００を作製することができる。
図３１Ｄに示す表示パネル４００には、素子層４１０の端子部に異方性導電膜によりＦＰ
Ｃを接続すればよい。また、必要に応じて、ＩＣチップなどを実装すればよい。
（実施の形態６）
本実施の形態では、半導体装置の一例として、表示装置および、表示部（表示装置）を備
えた電気機器などについて説明する。実施の形態１等で説明した表示装置（あるいは、表
示パネル）は、電子機器の表示部に適用することが可能である。
＜＜表示装置＞＞
図３６Ａは、表示装置の外観の一例を示す、斜視図である。図３６Ａに示すように、表示
装置１６１０は、パネル１６０１、回路基板１６０２および接続部１６０３を有する。パ
ネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択す
る駆動回路１６０５と、選択された行内の画素への画像信号Ｓｉｇの入力を制御する駆動
回路１６０６とを有する。回路基板１６０２は、コントローラ、電源回路、画像処理回路
、画像メモリ、ＣＰＵなどを有する。
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル
１６０１に入力される。接続部１６０３には、ＦＰＣなどを用いることができる。ＦＰＣ
にチップを実装したものをＣＯＦテープと呼び、ＣＯＦテープを用いると、より小さい面
積でより高密度の実装を行うことができる。また、接続部１６０３にＣＯＦテープを用い
る場合、回路基板１６０２内の一部の回路、或いはパネル１６０１が有する駆動回路１６
０５や駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯＦ法を用
いて当該チップをＣＯＦテープに接続しておいても良い。
また、ＣＯＦテープ１６０７を用いた表示装置の外観の一例を示す斜視図を図３６Ｂに示
す。図３６Ｂに示すように、表示装置１６１１において、チップ１６０８は、バンプなど
の端子を表面に有する半導体ベアチップ（ＩＣ、ＬＳＩなど）である。さらに、ＣＯＦテ
ープ１６０７に、ＣＲ部品も実装でき、回路基板１６０２の面積縮小も図れる。フレキシ
ブル基板の配線パターンは、実装するチップの端子に対応して複数形成される。チップ１
６０８は、ボンダー装置などにより、配線パターンを有するフレキシブル基板上に位置決
めして配置し、熱圧着することによって実装される。
図３６Ｂには、一つのチップ１６０８を実装した一つのＣＯＦテープ１６０７の例を示し
たが特に限定されない。１つのＣＯＦテープ１６０７の片面または両面に複数列のチップ
を実装することができるが、コスト削減のためには、実装するチップ数を少なくするため
一列とすることが好ましく、さらに好ましくは１個とすることが望ましい。
＜回路基板の構成例＞
図３７に、回路基板２００３の外観図を示す。回路基板２００３は、スリット２２１１を
有するＦＰＣ２２０１上に、Ｂｌｕｅｔｏｏｔｈ（登録商標。ＩＥＥＥ８０２．１５．１
に同じ。）規格の通信装置２１０１、マイコン２１０２、記憶装置２１０３、ＦＰＧＡ２
１０４、ＤＡコンバータ２１０５、充電制御ＩＣ２１０６、レベルシフタ２１０７を設け
た構成を有する。また、回路基板２００３は、入出力コネクタ２１０８を介して、本発明
の一形態に係る表示装置と電気的に接続する。また、ＦＰＣ２２０１にスリット２２１１
を設けることにより、ＦＰＣ２２０１を用いた回路基板２００３の可撓性を高めている。
表示装置に可撓性を有する基板を用いることで、回路基板２００３と共に表示装置も湾曲
させることができる。よって、可撓性を有する基板を用いた表示装置と、回路基板２００
３とは、装着部位の形状に合わせて繰り返し変形することができるので、腕や足などの身
体に装着可能な電子機器に利用するのに適している。
＜＜情報処理装置の構成例＞＞
図３８Ａは情報処理装置１０００の外観を説明する模式図であり、図３８Ｂは、図３８Ａ
のｚ１－ｚ２線による断面の構造を説明する模式図である。図３８Ｃおよび図３８Ｄは、
情報処理装置１０００の外観を説明する模式図であり、図３８Ｅは、図３８Ｃおよび図３
８Ｄのｚ３－ｚ４線による断面の構造を説明する模式図である。図３８Ｃは情報処理装置
１０００の正面を説明する模式図であり、図３８Ｄは情報処理装置１０００の背面を説明
する模式図である。
図３８Ｃ、図３８Ｄに示すように、位置入力部１００１または表示部１００２は、情報処
理装置１０００の正面だけでなく、側面や背面にも設けられていてもよい。また、位置入
力部１００１または表示部１００２は、情報処理装置１０００の上面に設けられていても
よい。また、位置入力部１００１または表示部１００２は、情報処理装置１０００の底面
に設けられていてもよい。
なお、筐体１００３の表面には位置入力部１００１のほか、ハードウェアボタンや外部接
続端子等を有していてもよい。
このような構成とすることで、従来の情報処理装置のように筐体１００３の正面に平行な
面にのみ表示するのではなく、筐体１００３の側面にも表示を行うことが可能となる。特
に、筐体１００３の２以上の側面に沿って表示領域を設けると、表示の多様性がより高ま
るため好ましい。
情報処理装置の正面に沿って配置される表示領域と、側面に沿って配置された各表示領域
は、それぞれ独立な表示領域として用いて異なる画像等を表示してもよいし、いずれか２
つ以上の表示領域にわたって一つの画像等を表示してもよい。例えば、情報処理装置の正
面に沿って配置された表示領域に表示する画像を、情報処理装置の側面に沿って設けられ
る表示領域などに連続して表示してもよい。
また、演算装置１００５は、筐体１００３の内部に設けられている。図３８Ｂでは、演算
装置１００５が表示部１００２と離隔した位置に設けられている。図３８Ｅでは、演算装
置１００５が表示部１００２と重なる位置に設けられている。
位置入力部１００１は、一例としては、第１の領域１００１（１）と、第１の領域１００
１（１）に対向する第２の領域１００１（２）と、第１の領域１００１（１）および第２
の領域１００１（２）の間に第３の領域１００１（３）と、が形成されるように折り曲げ
ることができる可撓性を有する（図３８Ｂ参照）。また、他の一例として、第１の領域１
００１（１）と、第３の領域１００１（３）と、第３の領域１００１（３）に対向する第
４の領域１００１（４）と、が形成されるように折り曲げることができる可撓性を有する
（図３８Ｅ参照）。
また、他の一例として、第３の領域１００１（３）と、第５の領域１００１（５）と、第
３の領域１００１（３）に対向する第４の領域１００１（４）と、が形成されるように折
り曲げることができる可撓性を有していても良い。
なお、第１の領域１００１（１）に対向する第２の領域１００１（２）の配置は、第１の
領域１００１（１）に正対する配置に限られず、第１の領域１００１（１）に傾きを持っ
て向き合う配置も含むものとする。また、第３の領域１００１（３）に対向する第４の領
域１００１（４）の配置は、第３の領域１００１（３）に正対する配置に限られず、第３
の領域１００１（３）に傾きを持って向き合う配置も含むものとする。
表示部１００２は、少なくとも第１の領域１００１（１）、第２の領域１００１（２）、
第３の領域１００１（３）、または第４の領域１００１（４）の一部と重なるように配置
される。
情報処理装置１０００は、近接または接触するものを検知する可撓性の位置入力部１００
１を含んで構成される。そして、位置入力部１００１は、例えば、第１の領域１００１（
１）と、第１の領域に対向する第２の領域１００１（２）と、第１の領域１００１（１）
および第２の領域１００１（２）の間に表示部１００２と重なる第３の領域１００１（３
）と、が形成されるように折り曲げることができる。これにより、例えば掌もしくは手の
指の何れかが、第１の領域１００１（１）または第２の領域１００１（２）などの何れか
に近接したのかを知ることができる。その結果、操作性に優れたヒューマンインターフェ
イスを提供できる。または、操作性に優れた新規な情報処理装置を提供できる。
表示部１００２に用いられる基板としては、可撓性を有する程度の厚さの樹脂が適用でき
る。樹脂としては、例えばポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ア
ラミド、エポキシ、ポリカーボネート若しくはアクリル樹脂等を挙げることができる。ま
た、可撓性を有さないような通常の基板としては、ガラス基板、石英基板、半導体基板な
どを用いることが出来る。
＜＜電子機器の構成例＞＞
本発明の一形態に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ（ＰＣ
）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装
置）に用いることができる。その他に、本発明の一形態に係る半導体装置を用いることが
できる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍端末、ビデ
オカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタル
オーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現
金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体
例を図３９に示す。
図３９Ａに表示装置の構成の一例を示す。表示装置５２００は、筐体５２０１、表示部５
２０２、支持台５２０３等を有する。なお、表示装置５２００の用途に特段の制約はない
、例えば、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表
示用表示装置が含まれる。
図３９Ｂに携帯情報端末の構成の一例を示す。携帯情報端末５１００は、筐体５１０１、
表示部５１０２、および操作キー５１０３等を有する。
図３９Ｃに表示装置の構成の一例を示す。表示装置５７００は、筐体５７０１、および表
示部５７０２等を有する。表示部５７０２は、曲面を有する筐体５７０１に支持されてい
る。表示部５７０２には、可撓性基板が用いられた表示パネルを備えているため、フレキ
シブルかつ軽くて使い勝手の良い表示装置５７００を提供することができる。
図３９Ｄに携帯型ゲーム機の構成の一例を示す。携帯型ゲーム機５３００は、筐体５３０
１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカ
ー５３０６、操作キー５３０７、およびスタイラス５３０８等を有する。携帯型ゲーム機
５３００は、２つの表示部５３０３と表示部５３０４とを有しているが、表示部の数は、
これに限定されず、１つでもよいし、３以上でもよい。
図３９Ｅに電子書籍端末の構成の一例を示す。電子書籍端末５６００は、筐体５６０１、
および表示部５６０２等を有する。表示部５６０２は可撓性基板が用いられた表示パネル
を備える。これにより、フレキシブルかつ軽くて使い勝手の良い電子書籍端末５６００を
提供することができる。
図３９Ｆに情報端末５９００の構成の一例を示す。情報端末５９００は、筐体５９０１に
、表示部５９０２、マイクロホン５９０７、スピーカー５９０４、カメラ５９０３、外部
接続部５９０６、および操作用のボタン５９０５等を有する。表示部５９０２には、可撓
性基板が用いられた表示パネルを備える。情報端末５９００は、例えば、スマートフォン
、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いるこ
とができる。
１０、２０、２１ 画素
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５ トランジスタ
Ｃ１ キャパシタ
ＥＬ１ 発光素子
本出願は、日本特許庁に２０１４年２月２７日に出願された日本出願第２０１４－０３７
１５６に基づく優先権を主張し、当該日本出願に記載された全ての記載内容を参照するこ
とにより援用される。

Claims (2)

  1. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有する画素を有し、
    前記第１のトランジスタは、第１のゲート電極を有し、
    前記第１のトランジスタは、前記第１のゲート電極上に位置し、ゲート絶縁膜として機能する第１の絶縁膜を有し、
    前記第１のトランジスタは、前記第１の絶縁膜上に位置し、チャネル領域を有する第１の酸化物半導体膜を有し、
    前記第１のトランジスタは、前記第１の酸化物半導体膜の上面と接する領域を有する第１の導電膜を有し、
    前記第１のトランジスタは、前記第１の酸化物半導体膜の上面と接する領域を有する第２の導電膜を有し、
    前記第１の酸化物半導体膜の上面と接する領域と、前記第１の導電膜の上面と接する領域と、前記第２の導電膜の上面と接する領域と、を有する第２の絶縁膜を有し、
    前記第２の絶縁膜上に位置する第３の絶縁膜を有し、
    前記第３の絶縁膜上に位置し、前記第１の導電膜と電気的に接続し且つ画素電極として機能する第２の電極を有し、
    前記第２のトランジスタは、第２のゲート電極と、前記第１の絶縁膜と、前記第１の絶縁膜上に位置し、チャネル領域を有する第２の酸化物半導体膜と、を有し、
    前記第２の絶縁膜は、前記第２の酸化物半導体膜の上面と接する領域を有し、
    前記容量素子は、第１の電極と、前記第１の電極上に位置する前記第１の絶縁膜と、前記第１の絶縁膜上に位置する前記第２の絶縁膜と、前記第２の絶縁膜上に位置する前記第３の絶縁膜と、前記第３の絶縁膜上に位置する第３の電極と、を有し、
    前記第１の電極は、前記第１のゲート電極と同一層上に設けられ、かつ同一材料を有し、
    前記第１の電極は、前記第１の導電膜と電気的に接続し、
    前記第１の電極は、前記第１の絶縁膜と重なる領域と、前記第２の絶縁膜と重なる領域と、前記第３の絶縁膜と重なる領域と、前記第１の導電膜と重なる領域と、前記第２の電極と重なる領域と、前記第３の電極と重なる領域と、を有し、
    前記第２の電極上に位置する発光層を有する、半導体装置。
  2. 請求項１において、
    前記第２の酸化物半導体膜の上面に接する第３の導電膜を有し
    前記第２の酸化物半導体膜の上面に接する第４の導電膜を有し、
    前記第２の絶縁膜は、前記第３の導電膜の上面と接する領域を有し、
    前記第２の絶縁膜は、前記第４の導電膜の上面と接する領域を有する、半導体装置。
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