JP5508664B2 - 半導体装置、表示装置及び電子機器 - Google Patents

半導体装置、表示装置及び電子機器 Download PDF

Info

Publication number
JP5508664B2
JP5508664B2 JP2007096972A JP2007096972A JP5508664B2 JP 5508664 B2 JP5508664 B2 JP 5508664B2 JP 2007096972 A JP2007096972 A JP 2007096972A JP 2007096972 A JP2007096972 A JP 2007096972A JP 5508664 B2 JP5508664 B2 JP 5508664B2
Authority
JP
Japan
Prior art keywords
switch
thin film
film transistor
terminal
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007096972A
Other languages
English (en)
Other versions
JP2007298973A5 (ja
JP2007298973A (ja
Inventor
肇 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2007096972A priority Critical patent/JP5508664B2/ja
Publication of JP2007298973A publication Critical patent/JP2007298973A/ja
Publication of JP2007298973A5 publication Critical patent/JP2007298973A5/ja
Application granted granted Critical
Publication of JP5508664B2 publication Critical patent/JP5508664B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り、信号によって輝度が変化する電流駆動型表示素子で形成された画素や、その画素を駆動させる信号線駆動回路や走査線駆動回路を含む表示装置に関する。また、その駆動方法に関する。また、その表示装置を表示部に有する電子機器に関する。
近年、画素をエレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）などの発光素子を用いた自発光型の表示装置、いわゆる発光装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））、ＥＬ素子が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。これらの発光素子は自ら発光するため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要である。また、応答速度が速い等の利点がある。なお、発光素子の輝度は、そこを流れる電流値によって制御されるものが多い。
また、発光素子の発光を制御するトランジスタが画素ごとに設けられたアクティブマトリクス型表示装置の開発が進められている。アクティブマトリクス型表示装置は、パッシブマトリクス型表示装置では困難な高精細、大画面の表示を可能とするだけでなく、パッシブマトリクス型表示装置を上回る低い消費電力で動作するため実用化が期待されている。
従来のアクティブマトリクス型表示装置の画素の構成を図５０に示す（特許文献１）。図５０に示した画素は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）１１、ＴＦＴ１２、容量素子１３、発光素子１４を有し、信号線１５及び走査線１６に接続されている。なお、ＴＦＴ１２のソース電極もしくはドレイン電極のいずれか一方及び容量素子１３の一方の電極には電源電位Ｖｄｄが供給され、発光素子１４の対向電極にはグランド電位が供給されている。
このとき、発光素子に供給する電流値を制御するＴＦＴ１２、即ち駆動用ＴＦＴの半導体層にアモルファスシリコンを用いた場合、劣化等によりしきい値電圧（Ｖｔｈ）に変動が生じる。この場合、異なる画素に信号線１５から同じ電位を印加したにもかかわらず、発光素子１４に流れる電流は画素ごとに異なり、表示される輝度が画素によって不均一となる。なお、駆動用ＴＦＴの半導体層にポリシリコンを用いた場合においても、トランジスタの特性が劣化したり、ばらついたりする。
この問題を改善すべく、特許文献２において図５１の画素を用いた動作方法が提案されている。図５１に示した画素は、トランジスタ２１、発光素子２４に供給する電流値を制御する駆動用トランジスタ２２、容量素子２３、発光素子２４を有し、画素は信号線２５、走査線２６に接続されている。なお、駆動用トランジスタ２２はＮＭＯＳトランジスタであり、駆動用トランジスタ２２のソース電極もしくはドレイン電極のいずれか一方にはグランド電位が供給され、発光素子２４の対向電極にはＶｃａが供給される。
この画素の動作におけるタイミングチャートを図５２に示す。図５２において、１フレーム期間は、初期化期間３１、しきい値電圧（Ｖｔｈ）書き込み期間３２、データ書き込み期間３３及び発光期間３４に分割される。なお、１フレーム期間とは１画面分の画像を表示する期間に相当し、初期化期間、しきい値電圧（Ｖｔｈ）書き込み期間及びデータ書き込み期間をまとめてアドレス期間と呼ぶ。
まず、しきい値電圧書き込み期間３２において、駆動用トランジスタ２２のしきい値電圧が容量素子に書き込まれる。その後、データ書き込み期間３３において、画素の輝度を示すデータ電圧（Ｖｄａｔａ）が容量素子に書き込まれ、Ｖｄａｔａ＋Ｖｔｈが容量素子に蓄積される。そして、発光期間において駆動用トランジスタ２２はオンとなり、Ｖｃａを変化させることでデータ電圧によって指定された輝度で発光素子２４が発光する。このような動作により、駆動用トランジスタのしきい値電圧の変動による輝度のばらつきを低減している。
特許文献３においても、駆動用ＴＦＴのしきい値電圧にデータ電位を加えた電圧がゲート・ソース間電圧となり、ＴＦＴのしきい値電圧が変動した場合であっても流れる電流は変化しないことが開示されている。
特開平８−２３４６８３号公報 特開２００４−２９５１３１号公報 特開２００４−２８００５９号公報
上述のように表示装置では、駆動用ＴＦＴのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することが求められていた。
特許文献２及び３に記載されている動作方法はいずれの場合においても、Ｖｃａの電位を１フレーム期間当たりに数度と変化させることで上述した初期化、しきい値電圧の書き込み、発光を行っていた。これらの画素において、Ｖｃａが供給されている発光素子の一方の電極、即ち対向電極は画素領域全体に形成されているため、初期化及びしきい値電圧の書き込み以外にデータの書き込み動作を行っている画素がたとえ一つでもあると発光素子を発光させることができない。よって、図５３に示すように、１フレーム期間における発光期間の割合（即ち、デューティー比）が小さくなってしまう。
デューティー比が低いと発光素子や駆動用トランジスタに流す電流値を大きくする必要があるため、発光素子にかかる電圧が大きくなり消費電力が大きくなる。また、発光素子や駆動用トランジスタが劣化しやすくなるため、画面の焼きつきが生じたり、劣化前と同等の輝度を得るにはさらに大きな電力を要することになる。
また、対向電極は全画素接続されているため、発光素子は容量の大きい素子として機能する。よって、対向電極の電位を変えるためには、高い消費電力が必要となる。
上記問題を鑑み、本発明は、消費電力が低く、明るい表示装置を提供することを課題とする。また、データ電位によって指定された輝度からのずれが少ない画素構成、半導体装置、及び表示装置を得ることを課題とする。なお、発光素子を有する表示装置のみが対象となるわけではなく、本発明はトランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することを課題とする。
本発明に係る表示装置は、電流で制御される負荷（発光素子等の表示媒体）に流す電流を制御するトランジスタのゲートとソース間に、該トランジスタのしきい値電圧に相当する電位と、該トランジスタに入力させるビデオ信号に応じた電位とを加算した電位を保持することを可能とした容量部を設けた画素構成を備えている。当該容量部に該トランジスタのしきい値電圧に相当する電位とビデオ信号に応じた電位とを加算した電位を保持することで、電流制御用のトランジスタの特性ばらつきに起因した電流の変動、すなわち画質の乱れを抑制することができる。なお、電流の供給は、前記トランジスタのドレインの電位を変動させて行う。
また、ビデオ信号に応じた電位を入力する際（書き込み期間）には、前記トランジスタを非導通状態とするもしくは電流経路を絶つことで、前記トランジスタから供給される電流による容量素子の電圧の変動を抑制することができる。
本発明に係る表示装置は、電流を制御するトランジスタと、該トランジスタにより制御された電流が供給される負荷を有するが、当該負荷はエレクトロルミネセンス素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）に代表される発光素子に限定されず、電流が流れることにより明るさ、色調、偏光などが変化する表示媒体を適用することができる。
本発明の一は、トランジスタと、第１のスイッチと、第２のスイッチと、第３のスイッチを含む画素を有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第２のスイッチを介して第１の配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第３のスイッチを介して第２の配線に電気的に接続され、前記トランジスタのゲート電極は前記第１のスイッチを介して前記第２の配線に電気的に接続され、当該ゲート電極には、階調に従った信号を入力することを特徴とする半導体装置である。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第３のスイッチを介して第２の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は第１の配線に電気的に接続され、前記トランジスタのゲート電極は前記第４のスイッチ及び前記第２のスイッチを介して前記第１の配線と電気的に接続され、前記トランジスタのゲート電極は前記第４のスイッチ及び前記第１のスイッチを介して第３の配線と電気的に接続され、前記トランジスタのゲート電極は前記第４のスイッチ及び前記保持容量を介して前記トランジスタのソース電極及びドレイン電極の一方と電気的に接続されていることを特徴とする半導体装置である。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第３のスイッチを介して第２の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は第１の配線に電気的に接続され、前記トランジスタのゲート電極は前記第２のスイッチを介して前記第１の配線と電気的に接続され、前記トランジスタのゲート電極は前記第４のスイッチ及び前記第１のスイッチを介して第３の配線と電気的に接続され、前記トランジスタのゲート電極は前記第４のスイッチ及び前記保持容量を介して前記トランジスタのソース電極及びドレイン電極の一方と電気的に接続されていることを特徴とする半導体装置である。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第３のスイッチを介して第２の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第４のスイッチを介して第１の配線に電気的に接続され、前記トランジスタのゲート電極は前記第２のスイッチを介して前記第１の配線と電気的に接続され、前記トランジスタのゲート電極は前記第１のスイッチを介して第３の配線と電気的に接続され、前記トランジスタのゲート電極は前記保持容量を介して前記トランジスタのソース電極及びドレイン電極の一方と電気的に接続されていることを特徴とする半導体装置である。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は前記第４のスイッチを介して画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第４のスイッチ及び前記第３のスイッチを介して第２の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は第１の配線に電気的に接続され、前記トランジスタのゲート電極は前記第２のスイッチを介して前記第１の配線と電気的に接続され、前記トランジスタのゲート電極は前記第１のスイッチを介して第３の配線と電気的に接続され、前記トランジスタの前記ゲート電極は前記保持容量及び前記第４のスイッチを介して前記トランジスタのソース電極及びドレイン電極の一方と電気的に接続されていることを特徴とする半導体装置である。
前記第２の配線は、前記第３のスイッチを制御する配線と同一であってもよい。
前記第２の配線は前行もしくは次行の第１乃至第４のスイッチを制御する走査線のいずれか一であってもよい。
前記トランジスタは、Ｎチャネル型トランジスタであってもよい。また、前記トランジスタの半導体層は、非結晶性半導体膜からなることを特徴としてもよい。さらに、前記トランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。
また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよい。
上記発明において、前記第１の配線に入力される電位はＶ１もしくはＶ２の二値であり、前記第１のスイッチ乃至前記第３のスイッチが非導通状態であり、なおかつ前記第４のスイッチが導通状態であるときのみＶ２の値をとり、Ｖ１は前記第２の配線に入力される電位よりも高い電位であり、その差分は前記トランジスタのしきい値電圧分より大きく、Ｖ２はＶ１より高い値であることを特徴としてもよい。
また、前記トランジスタは、Ｐチャネル型トランジスタであってもよい。その場合、上記発明において、前記第１の配線に入力される電位はＶ１もしくはＶ２の二値をとり、前記第１のスイッチ乃至前記第３のスイッチが非導通状態であり、なおかつ前記第４のスイッチが導通状態のときのみＶ２の値であり、Ｖ１は前記第２の配線に入力される電位よりも低い電位であり、その差分は前記トランジスタのしきい値電圧の絶対値分より大きく、Ｖ２はＶ１より低い値であることを特徴としてもよい。
本発明の一は、ソース電極及びドレイン電極の一方が第１の配線に電気的に接続され、ソース電極及びドレイン電極の他方が第２の配線に電気的に接続されるトランジスタと、前記トランジスタのゲートソース間電圧を保持する保持容量と、前記第１の配線に入力される第１の電位を前記保持容量の一方の電極に印加し、なおかつ前記第２の配線に入力される第２の電位を前記保持容量の他方の電極に印加することにより、前記保持容量に第１の電圧を保持させる手段と、前記保持容量の電圧を第２の電圧まで放電させる手段と、前記第１の電位に第３の電圧を加算した電位を前記保持容量の一方の電極に印加し、前記第２の電圧と第４の電圧とを加算した第５の電圧を前記保持容量に保持させる手段と、前記第１の配線に前記第１の電位とは異なる第３の電位を入力することにより前記トランジスタに設定された電流を負荷に供給する手段とを有することを特徴とする半導体装置である。
本発明の一は、ソース電極及びドレイン電極の一方が第１の配線に電気的に接続され、ソース電極及びドレイン電極の他方が第２の配線に電気的に接続されるトランジスタと、前記トランジスタのゲートソース間電圧を保持する保持容量と、前記第１の配線に入力される第１の電位を前記保持容量の一方の電極に印加し、なおかつ前記第２の配線に入力される第２の電位を前記保持容量の他方の電極に印加することにより、前記保持容量に第１の電圧を保持させる手段と、前記保持容量の電圧を前記トランジスタのしきい値電圧まで放電させる手段と、前記第１の電位に第２の電圧を加算した電位を前記保持容量の一方の電極に印加し、前記トランジスタのしきい値電圧と第３の電圧とを加算した第４の電圧を前記保持容量に保持させる手段と、前記第１の配線に前記第１の電位とは異なる第３の電位を入力することにより前記トランジスタに設定された電流を負荷に供給する手段とを有することを特徴とする半導体装置である。
前記トランジスタは、Ｎチャネル型トランジスタであってもよい。また、前記トランジスタの半導体層は、非結晶性半導体膜からなることを特徴としてもよい。さらに、前記トランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。
また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよい。
上記発明において、前記第１の電位は前記第２の電位よりも高い電位であり、その差分は前記トランジスタのしきい値電圧分より大きく、なおかつ前記第１の電位は前記第３の電位より低い値であることを特徴としてもよい。
また、前記トランジスタは、Ｐチャネル型トランジスタであってもよい。この場合、前記第１の電位は前記第２の電位よりも低い電位であり、その差分は前記トランジスタのしきい値電圧の絶対値分より大きく、なおかつ前記第１の電位は前記第３の電位より高い値であることを特徴としてもよい。
また、本発明の一は、上記に記載した半導体装置を有する表示装置である。また、前記表示装置を表示部に有する電子機器である。
なお、明細書に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特に限定されない。例えば、トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用いる場合、そのトランジスタは単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているものなどがある。また、スイッチとして動作させるトランジスタのソース電極の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対にソース電極の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくすることができるため、スイッチとして動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、様々な入力電圧に対し出力電圧を制御しやすいため、適切な動作を行うことができる。
なお、本発明において接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。もちろん、間に他の素子を介さずに配置されていてもよく、電気的に接続されているとは直接的に接続されている場合を含むものとする。
なお、負荷は上述したようにエレクトロルミネセンス素子に代表される発光素子に限定されず、電流が流れることにより明るさ、色調、偏光などが変化する表示媒体を適用することができる。このような表示媒体として、例えば電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）など磁気的作用によりコントラストが変化する表示媒体を適用することができる。また、電子放出素子にカーボンナノチューブを利用することも可能である。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）などが挙げられる。また、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイや反射型液晶ディスプレイが、電子インクを用いた表示装置としては電子ペーパーがある。
なお、トランジスタとは、ゲート電極と、ドレイン領域と、ソース領域とを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有する。ここで、ソース領域とドレイン領域とは、トランジスタの構造や動作条件等によって変わるため、ソース領域またはドレイン領域の範囲を正確に限定することが困難である。そこで、トランジスタの接続関係を説明する際には、ドレイン領域とソース領域の２端子についてはこれらの領域に接続された電極の一方を第１の電極、他方を第２の電極と表記し、説明に用いる。
本発明において、トランジスタは、様々な形態のトランジスタを適用させることができ、種類に特に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類についても、様々なものを用いることができ、特定のものに限定されることはない。例えば、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板、紙基板、セロファン基板、石英基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することができる。また、ある基板でトランジスタを形成した後、別の基板にトランジスタを移動させ、別の基板上にトランジスタを配置してもよい。
なお、上述したように、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全てガラス基板上に形成されていてもよいし、プラスチック基板や単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。回路の全てが形成されていることにより、部品数を減らしてコストを低減したり、回路部品との接続数を減らすことにより、信頼性を向上させたりすることができる。あるいは、回路の一部をある基板に形成し、回路の別の一部を別の基板に形成してもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は、単結晶基板等の上に形成したＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）により接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品数を減らしてコストを低減したり、回路部品との接続点数を減らすことにより信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなるため、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。このような構造とすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する際にドレイン・ソース間電圧の変化に伴うドレイン・ソース間に流れる電流の変化を少なくすることができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってＳ値を小さくしたりすることができる。また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化しない特性とすることができる。
なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）やＲＧＢにイエロー、シアン、マゼンダを追加したものなどがある。また、別の例としては、１つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とする。一例としては、面積階調を行う場合、一つの色要素につき明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。その場合は、一つの色要素は複数の画素で構成されることとなる。また、その場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素を構成する複数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、基板上に負荷を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけではなく、それにフレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたものも含む。
なお、本発明において、ある物の上に形成されている、あるいは〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）層Ｂが形成されているという場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に別の層（例えば層Ｃや層Ｄなど）が形成されており、その上に層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って、例えば層Ａの上方に層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に別の層（例えば層Ｃや層Ｄなど）が形成されおり、その上に層Ｂが形成されている場合とを含むものとする。なお、〜の下、もしくは〜の下方にの場合についても、同様に直接接している場合と、接していない場合とを含むこととする。
本発明により、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することができる。そのため、発光素子をはじめとする負荷に所望の電流を供給することができる。特に、負荷として発光素子を用いる場合、輝度のばらつきが少なく１フレーム期間における発光期間の割合が高い表示装置を提供することができる。
以下、本発明の一態様について説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本発明の画素の基本構成について、図１を用いて説明する。図１に示す画素は、トランジスタ１１０、第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４、容量素子１１５、発光素子１１６を有する。なお、画素は、信号線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、第４の走査線１２１、電源線１２２、及び電位供給線１２３に接続されている。本実施の形態において、トランジスタ１１０はＮチャネル型トランジスタとし、そのゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき、導通状態になるものとする。また、発光素子１１６には図４８に示すように画素電極４８１１から対向電極１２４に電流が流れるＥＬ素子を用いた例について説明する。その際、発光素子１１６の画素電極４８１１は陽極、対向電極１２４は陰極として機能する。なお、トランジスタのゲート・ソース間電圧はＶｇｓ、ドレイン・ソース間電圧はＶｄｓ、しきい値電圧はＶｔｈ、容量素子に蓄積された電圧はＶｃｓと記し、電源線１２２、電位供給線１２３及び信号線１１７を、それぞれ第１の配線、第２の配線、第３の配線とも呼ぶ。また、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０及び第４の走査線１２１を、それぞれ第４の配線、第５の配線、第６の配線、第７の配線と呼んでも良い。
トランジスタ１１０の第１の電極（ソース電極及びドレイン電極の一方）は、発光素子１１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は電源線１２２に接続され、ゲート電極は第４のスイッチ１１４及び第２のスイッチ１１２を介して電源線１２２と接続されている。なお、第４のスイッチ１１４は、トランジスタ１１０のゲート電極と第２のスイッチ１１２の間に接続されている。また、第４のスイッチ１１４と第２のスイッチ１１２との接続箇所をノード１３０とすると、ノード１３０は第１のスイッチ１１１を介して信号線１１７と接続されている。また、トランジスタ１１０の第１の電極は第３のスイッチ１１３を介して電位供給線１２３とも接続されている。
さらに、ノード１３０とトランジスタ１１０の第１の電極との間に容量素子１１５が接続されている。つまり、容量素子１１５の第１の電極が第４のスイッチ１１４を介しトランジスタ１１０のゲート電極に、第２の電極がトランジスタ１１０の第１の電極に接続されている。容量素子１１５は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、場合によってはトランジスタ１１０のゲート容量を用いて省略することもできる。これらの電圧を保持する手段を保持容量と言う。また、ノード１３０と、第１のスイッチ１１１と容量素子１１５の第１の電極とが接続されている配線との接続箇所をノード１３１とし、トランジスタ１１０の第１の電極と、容量素子１１５の第２の電極と発光素子１１６の画素電極とが接続されている配線との接続箇所をノード１３２とする。
なお、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、第４の走査線１２１に信号を入力することにより、それぞれ第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４のオンオフが制御される。
信号線１１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに応じた電位が入力される。
次に、図１で示した画素の動作について図２のタイミングチャート及び図３を用いて説明する。なお、図２において１画面分の画像を表示する期間に相当する１フレーム期間は、初期化期間、しきい値電圧書き込み期間、データ書き込み期間及び発光期間に分割される。また、初期化期間、しきい値電圧書き込み期間、データ書き込み期間をまとめてアドレス期間と呼ぶ。１フレーム期間は特に限定はないが、画像をみる人がちらつき（フリッカ）を感じないように少なくとも１／６０秒以下とすることが好ましい。
なお、発光素子１１６の対向電極１２４にはＶ１の電位が、電位供給線１２３にはＶ１−Ｖｔｈ−α（α：任意の正の数）の電位が入力される。また、電源線１２２には、アドレス期間はＶ１、発光期間ではＶ２の電位が入力される。ただし、Ｖ２＞Ｖ１とする。すなわち、初期化期間における電源線１２２及び電位供給線１２３の電位は、両者の電位差がトランジスタ１１０がオンするような電圧にあれば良い。
ここでは動作を説明するために、発光素子１１６の対向電極１２４の電位は、アドレス期間における電源線１２２の電位と同じであるとしたが、発光素子１１６が発光するために少なくとも必要とする電位差をＶＥＬとすると、対向電極１２４の電位はＶ１−Ｖｔｈ−α―ＶＥＬの電位より高い値であれば良い。すなわち、アドレス期間においては、発光素子１１６の両端の電位が発光素子１１６に電流が流れないような電位になっていれば良い。また、発光期間における電源線１２２の電位Ｖ２は、対向電極１２４の電位に発光素子１１６が発光するために少なくとも必要とする電位差（ＶＥＬ）を加算した値より大きい値であれば良いが、説明上ここでは対向電極１２４の電位をＶ１としたため、Ｖ２はＶ１＋ＶＥＬより大きい値であれば良いということになる。
まず、図２（Ａ）及び図３（Ａ）に示すように初期化期間では、第１のスイッチ１１１をオフとし、第２のスイッチ１１２、第３のスイッチ１１３及び第４のスイッチ１１４をオンとする。このとき、トランジスタ１１０の第１の電極はソース電極となり、その電位は電位供給線１２３と等しくなるためＶ１−Ｖｔｈ−αとなる。一方、ゲート電極の電位はＶ１となる。よって、トランジスタ１１０のゲート・ソース間電圧ＶｇｓはＶｔｈ＋αとなり、トランジスタ１１０は導通状態となる。そして、トランジスタ１１０のゲート電極と第１の電極との間に設けられた容量素子１１５にＶｔｈ＋αが保持される。なお、第４のスイッチ１１４をオンとした場合について説明したが、容量素子１１５にトランジスタ１１０が導通状態なるような電圧を保持させることができれば良いので、第４のスイッチはオフとしても良い。ただし、次のしきい値電圧書き込み期間では第４のスイッチ１１４はオンとしなければならない。
図２（Ｂ）及び図３（Ｂ）に示すしきい値電圧書き込み期間では、第３のスイッチ１１３をオフとする。そのため、トランジスタ１１０の第１の電極即ちソース電極の電位は次第に上昇しＶ１−Ｖｔｈとなったところ、つまりトランジスタ１１０のゲート・ソース間電圧Ｖｇｓがしきい値電圧（Ｖｔｈ）となったところで、トランジスタ１１０は非導通状態となる。よって、容量素子１１５に保持される電圧はおおむねＶｔｈとなる。
その後の図２（Ｃ）及び図３（Ｃ）に示すデータ書き込み期間においては、第２のスイッチ１１２及び第４のスイッチ１１４をオフとした後、第１のスイッチ１１１をオンとし、信号線１１７より輝度データに応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。この期間に第４のスイッチ１１４をオフにすることにより、トランジスタ１１０を非導通状態に保つことができる。そのため、データ書き込み時の電源線１２２から供給される電流による、容量素子１１５の第２の電極における電位の変動を抑制することができる。よって、このとき容量素子１１５に保持される電圧Ｖｃｓは、容量素子１１５及び発光素子１１６の静電容量をそれぞれＣ１、Ｃ２とすると式（１）のように表すことができる。
Figure 0005508664
ただし、発光素子１１６は容量素子１１５に比べ膜厚が薄いうえ電極面積が大きいため、Ｃ２＞＞Ｃ１となる。よって、Ｃ２／（Ｃ１＋Ｃ２）≒１より容量素子１１５に保持される電圧Ｖｃｓは式（２）となる。なお、次の発光期間において発光素子１１６を非発光としたい場合には、Ｖｄａｔａ≦０の電位を入力すれば良い。
Figure 0005508664
次に、図２（Ｄ）及び図３（Ｄ）に示す発光期間では、第１のスイッチ１１１をオフとし、電源線１２２の電位をＶ２とした後、第４のスイッチ１１４をオンとする。このとき、トランジスタ１１０のゲート・ソース間電圧はＶｇｓ＝Ｖｔｈ＋Ｖｄａｔａとなり、トランジスタ１１０が導通状態になる。よって、輝度データに応じた電流がトランジスタ１１０及び発光素子１１６に流れ、発光素子１１６が発光する。
なお、発光素子１１６に流れる電流Ｉは、トランジスタ１１０を飽和領域で動作させた場合、式（３）で表される。
Figure 0005508664
また、トランジスタ１１０を線形領域で動作させた場合、発光素子に流れる電流Ｉは式（４）で表される。
Figure 0005508664
ここで、Ｗはトランジスタ１１０のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは蓄積容量を指す。
式（３）及び式（４）より、トランジスタ１１０の動作領域が飽和領域、線形領域のいずれの場合においても、発光素子１１６に流れる電流は、トランジスタ１１０のしきい値電圧（Ｖｔｈ）に依存しない。よって、トランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流を発光素子１１６に供給することができる。
以上のことから、トランジスタ１１０のしきい値電圧のばらつきに起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能となる。
さらに、トランジスタ１１０を飽和領域で動作させた場合においては、発光素子１１６の劣化による輝度のばらつきも抑制できる。発光素子１１６が劣化すると、発光素子１１６のＶＥＬは増大し、トランジスタ１１０の第１の電極、即ちソース電極の電位は上昇する。このとき、トランジスタ１１０のソース電極は容量素子１１５の第２の電極に、トランジスタ１１０のゲート電極は容量素子１１５の第１の電極に接続されており、なおかつゲート電極側は浮遊状態となっている。そのため、ソース電位の上昇に伴い、同じ電位だけトランジスタ１１０のゲート電位も上昇する。よって、トランジスタ１１０のＶｇｓは変化しないため、たとえ発光素子が劣化してもトランジスタ１１０及び発光素子１１６に流れる電流に影響しない。なお、式（３）においても発光素子に流れる電流Ｉはソース電位やドレイン電位に依存しないことがわかる。
よって、トランジスタ１１０を飽和領域で動作させた場合においては、トランジスタ１１０のしきい値電圧のばらつき及び発光素子１１６の劣化に起因したトランジスタ１１０に流れる電流のばらつきを抑制することができる。
なお、トランジスタ１１０を飽和領域で動作させた場合、チャネル長Ｌが短いほど、降伏現象によりドレイン電圧を著しく増大させると電流が大量に流れやすい。
また、ドレイン電圧をピンチオフ電圧より増大させるとピンチオフ点がソース側に移動し、実質チャネルとして機能する実効的なチャネル長は減少する。これにより、電流値が増大する。この現象をチャネル長変調と呼ぶ。なお、ピンチオフ点とはチャネルが消滅していきゲート下においてチャネルの厚さが０となる境界箇所であり、ピンチオフ電圧とはピンチオフ点がドレイン端となる時の電圧を指す。この現象も、チャネル長Ｌが短いほど起こり易い。例えば、チャネル長変調による電圧−電流特性のモデル図を図４に示す。なお、図４において、トランジスタのチャネル長Ｌは（ａ）＞（ｂ）＞（ｃ）である。
以上のことから、トランジスタ１１０を飽和領域で動作させる場合、ドレイン・ソース間電圧Ｖｄｓに対する電流Ｉはより一定に近い方が好ましい。よって、トランジスタ１１０のチャネル長Ｌは長い方がより好ましい。たとえば、トランジスタのチャネル長Ｌはチャネル幅Ｗより大きい方が好ましい。また、チャネル長Ｌは１０μｍ以上５０μｍ以下、より望ましくは１５μｍ以上４０μｍ以下が好ましい。ただし、チャネル長Ｌ及びチャネル幅Ｗはこれに限定されない。
また、初期化期間において発光素子１１６に逆方向のバイアス電圧を印加しているため、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる。よって、発光素子の寿命を延ばすことができる。
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することができるため、そのトランジスタによって制御された電流の供給先は特に限定されない。そのため、図１に示した発光素子１１６は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インクなどを適用することができる。
また、トランジスタ１１０は発光素子１１６に供給する電流値を制御する機能を有していれば良く、トランジスタの種類は特に限定されず、様々なものを用いることができる。そのため、結晶性半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。
第１のスイッチ１１１は画素の階調に従った信号を信号線１１７より画素に入力するタイミングを選択し、トランジスタ１１０のゲート電極に供給する信号を制御するものであり、第２のスイッチ１１２はトランジスタ１１０のゲート電極に所定の電位を与えるタイミングを選択し、トランジスタ１１０のゲート電極に所定の電位を供給するか否かを制御するものであり、第３のスイッチ１１３は容量素子１１５に書き込まれた電位を初期化するための所定の電位を与えるタイミングを選択したり、トランジスタ１１０の第１の電極の電位を低くするものである。なお、第４のスイッチ１１４はデータ書き込み時における容量素子１１５の第２の電極の電位の変動を抑制するものである。そのため、第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組み合わせた論理回路でもよい。なお、第１乃至第３のスイッチは、上記のタイミングで信号もしくは電位を画素に与えることができれば特に必要はない。
次に、図５に第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４にＮチャネル型のトランジスタを適用した場合について示す。なお、図１の構成と共通するところは共通の符号を用いてその説明を省略する。
第１のスイッチングトランジスタ５１１が図１における第１のスイッチ１１１に相当し、第２のスイッチングトランジスタ５１２が第２のスイッチ１１２に相当し、第３のスイッチングトランジスタ５１３が第３のスイッチ１１３に相当し、第４のスイッチングトランジスタ５１４が第４のスイッチ１１４に相当する。なお、トランジスタ１１０のチャネル長は、第１のスイッチングトランジスタ５１１、第２のスイッチングトランジスタ５１２、第３のスイッチングトランジスタ５１３及び第４のスイッチングトランジスタ５１４のいずれのトランジスタのチャネル長より長い方が好ましい。
第１のスイッチングトランジスタ５１１はゲート電極が第１の走査線１１８に接続され、第１の電極が信号線１１７に接続され、第２の電極がノード１３１に接続されている。
また、第２のスイッチングトランジスタ５１２はゲート電極が第２の走査線１１９に接続され、第１の電極が電源線１２２に接続され、第２の電極がノード１３０に接続されている。
第３のスイッチングトランジスタ５１３はゲート電極が第３の走査線１２０に接続され、第１の電極がノード１３２に接続され、第２の電極が電位供給線１２３に接続されている。
また、第４のスイッチングトランジスタ５１４はゲート電極が第４の走査線１２１に接続され、第１の電極がトランジスタ１１０のゲート電極に接続され、第２の電極がノード１３０に接続されている。
各々のスイッチングトランジスタは、それぞれの走査線に入力される信号がＨレベルのときにオンとなり、入力される信号がＬレベルのときにオフとなる。
図５に示した画素の上面図の一形態を図３８に示す。導電層３８１０は、第１の走査線１１８と第１のスイッチングトランジスタ５１１のゲート電極として機能する部分を含み、導電層３８１１は信号線１１７と第１のスイッチングトランジスタ５１１の第１の電極として機能する部分を含む。また、導電層３８１２は、第１のスイッチングトランジスタ５１１の第２の電極として機能する部分と、容量素子１１５の第１の電極と、第２のスイッチングトランジスタ５１２の第２の電極として機能する部分と、第４のスイッチングトランジスタ５１４の第２の電極として機能する部分を含む。導電層３８１３は、第２のスイッチングトランジスタ５１２のゲート電極として機能する部分を含み、配線３８２１を介して第２の走査線１１９と接続されている。導電層３８１４は、第２のスイッチングトランジスタ５１２の第１の電極として機能する部分と、トランジスタ１１０の第２の電極として機能する部分を含み、配線３８２２を介して電源線１２２と接続されている。導電層３８１５は、第４のスイッチングトランジスタ５１４の第１の電極として機能する部分を含み、配線３８２３を介してトランジスタ１１０のゲート電極として機能する部分を含む導電層３８１６と接続されている。また、導電層３８１７は、第４のスイッチングトランジスタ５１４のゲート電極として機能する部分を含み、配線３８２４を介して第４の走査線１２１と接続されている。導電層３８１８は、トランジスタ１１０の第１の電極として機能する部分を含み、発光素子の画素電極３８４４と接続されている。導電層３８１９は第３の走査線１２０と第３のスイッチングトランジスタ５１３のゲート電極として機能する部分を含む。導電層３８２０は第３のスイッチングトランジスタ５１３の第１の電極として機能する部分を含み、画素電極３８４４と接続されている。また、第３のスイッチングトランジスタ５１３の第２の電極として機能する部分を含む導電層３８２５は、配線３８２６を介して電位供給線１２３と接続されている。
なお、第１のスイッチングトランジスタ５１１のゲート電極、第１の電極及び第２の電極として機能する部分は、それぞれを含む導電層と半導体層３８３１とが重なって形成されている部分であり、第２のスイッチングトランジスタ５１２のゲート電極、第１の電極及び第２の電極として機能する部分は、それぞれを含む導電層と半導体層３８３２とが重なって形成されている部分である。また、第３のスイッチングトランジスタ５１３のゲート電極、第１の電極及び第２の電極として機能する部分は、それぞれを含む導電層と半導体層３８３３と重なって形成されている部分であり、第４のスイッチングトランジスタ５１４のゲート電極、第１の電極及び第２の電極として機能する部分は、それぞれを含む導電層と半導体層３８３４とが重なって形成されている部分である。同様に、トランジスタ１１０においても、ゲート電極、第１の電極及び第２の電極として機能する部分は、それぞれを含む導電層と半導体層３８３０と重なって形成されている部分である。なお、容量素子１１５は、導電層３８１２と画素電極３８４４が重なっている部分に形成されている。
図５の画素構成においても、図１と同様の動作方法によりトランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制することが可能となる。また、トランジスタ１１０を飽和領域で動作させた場合においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。また、各々のトランジスタにおいて、ソース電極及びドレイン電極の一方が他方の電極を包み囲むような構造とすることで、チャネル幅をかせぐことができる。よって、後述するように画素を構成するトランジスタの半導体層に、結晶性半導体層より移動度の低い非晶質半導体層を用いた際には特に有効である。
また、Ｎチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などの非晶質半導体を用いることができる。例えば、アモルファス半導体としてアモルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。これら非晶質半導体を用いることにより、さらに製造工程の簡略化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。
なお、第１のスイッチングトランジスタ５１１、第２のスイッチングトランジスタ５１２、第３のスイッチングトランジスタ５１３及び第４のスイッチングトランジスタ５１４は、単なるスイッチとして動作させるため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているものなどがある。また、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
また、図１と同様の動作を行うものであれば、スイッチの接続は様々な構成をとることができ、図１に限定されない。図１の画素構成における動作を説明した図３からわかるように、本発明では初期化期間、しきい値電圧書き込み期間、データ書き込み期間及び発光期間は、それぞれ図４４（Ａ）乃至（Ｄ）に示す実線のように導通がとれていれば良い。よって、これを満たすようにスイッチ等を配置し動作させうる構成であれば良い。例えば、図１に示した第４のスイッチ１１４は、ノード１３０とノード１３１の間に接続しても良く、このような構成を図６に示す。なお、図１における第４のスイッチ１１４は、第４のスイッチ６１４に相当し、図１の構成と共通するところは共通の符号を用いてその説明を省略する。
図６の画素構成においても、図１と同様の動作方法によりトランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制することが可能となる。また、トランジスタ１１０を飽和領域で動作させた場合においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。
また、図１に示した第４のスイッチ１１４は、ノード１３２からトランジスタ１１０の第２の電極と電源線１２２との接続箇所までの経路に設けても良い。
このような構成の一つを図７に示す。なお、トランジスタ１１０の第２の電極と電源線１２２との接続箇所をノード１３４とする。図７の構成において、図１における第４のスイッチ１１４は第４のスイッチ７１４に相当し、第４のスイッチ７１４はトランジスタ１１０の第２の電極とノード１３４との間に接続されている。なお、図１の構成と共通するところは共通の符号を用いてその説明を省略する。
第４のスイッチ７１４により、データ書き込み時においてトランジスタ１１０が導通状態となった場合においても、第４のスイッチ７１４をオフにすることによりトランジスタ１１０への電流を遮断することができる。よって、データ書き込み期間における容量素子１１５の第２の電極の電位の変動を抑制することができる。
したがって、図７の画素構成においても、図１と同様の動作方法によりトランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制することが可能となる。さらに、トランジスタ１１０を飽和領域で動作させた場合においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。また、初期化期間において、第４のスイッチ１１４をオフさせた場合には消費電力の低減が可能である。ただし、ノード１３４と第２のスイッチ１１２との接続箇所をノード１３５とすると、図４５に示すように第４のスイッチ７１４がノード１３４とノード１３５との間に接続されている場合には、初期化期間において第４のスイッチ７１４をオフさせることはできない。
なお、上述したように第１のスイッチ１１１は画素の階調に従った信号を信号線１１７より画素に入力するタイミングを選択し、トランジスタ１１０のゲート電極に供給する信号を制御するものであり、第２のスイッチ１１２はトランジスタ１１０のゲート電極に所定の電位を与えるタイミングを選択し、トランジスタ１１０のゲート電極に所定の電位を供給するか否かを制御するものであり、第３のスイッチ１１３は容量素子１１５に書き込まれた電位を初期化するための所定の電位を与えるタイミングを選択したり、トランジスタ１１０の第１の電極の電位を低くするものであれば特に限定されない。また、第１乃至第３のスイッチは、上記のタイミングで信号もしくは電位を画素に与えることができれば特に必要はない。例えば、画素の階調に従った信号を画素に入力することができる場合には、図１６に示すように第１のスイッチ１１１を設けなくても良い。図１６に示す画素は、トランジスタ１１０、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ７１４、画素電極１６４０を有する。トランジスタ１１０の第１の電極（ソース電極及びドレイン電極の一方）は画素電極１６４０に接続され、第２の電極（ソース電極及びドレイン電極の他方）は第４のスイッチ７１４を介して電源線１２２に接続され、ゲート電極は第２のスイッチ１１２を介して電源線１２２と接続されている。また、トランジスタ１１０の第１の電極は第３のスイッチ１１３を介して電位供給線１２０とも接続されている。なお、トランジスタ１１０のゲート容量１６１５を保持容量として利用しているため、図１における容量素子１１５を特に設ける必要なない。このような画素においても、図２に示すタイミングチャートに従って各スイッチを動作させ、それぞれの電極に所望の電位を供給することで、トランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。つまり、画素電極１６４０に所望の電流を供給することができる。
また、他の構成の一つを図８に示す。図８の構成において、図１における第４のスイッチ１１４は第４のスイッチ８１４に相当し、第４のスイッチ８１４はトランジスタ１１０の第１の電極とノード１３２との間に接続されている。なお、図１の構成と共通するところは共通の符号を用いてその説明を省略する。
第４のスイッチ８１４により、データ書き込み時においてトランジスタ１１０が導通状態となった場合においても、第４のスイッチ８１４をオフにすることによりノード１３２に流れる電流を遮断することができる。よって、データ書き込み期間における容量素子１１５の第２の電極の電位の変動を抑制することができる。
したがって、図８の画素構成においても、図１と同様の動作方法によりトランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制することが可能となる。また、トランジスタ１１０を飽和領域で動作させた場合においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。また、初期化期間において、第４のスイッチ１１４をオフさせた場合には消費電力の低減が可能である。
なお、第４のスイッチ６１４、第４のスイッチ７１４及び第４のスイッチ８１４においても、第１乃至第３のスイッチと同様、トランジスタやダイオードでもよいし、それらを組み合わせた論理回路でもよい。
また、図７及び８で示したように第４のスイッチをノード１３２からトランジスタ１１０の第２の電極と電源線１２２との接続箇所までの経路に設けた場合、発光期間のにおいて第４のスイッチをオフすることにより強制的に非発光状態を作ることも可能である。このような動作によって発光期間の一部に非発光期間を設けることで、発光時間を自由に設定できる。また、黒表示を挿入することで、残像を見えにくくし、動画特性の向上を図ることも可能である。
続いて、上述した本発明の画素を有する表示装置について図９を用いて説明する。
表示装置は、信号線駆動回路９１１、走査線駆動回路９１２及び画素部９１３を有し、画素部９１３には、信号線駆動回路９１１から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｍ、走査線駆動回路９１２から行方向に伸張して配置された複数の第１の走査線Ｇ１＿１〜Ｇｎ＿１、第２の走査線Ｇ１＿２〜Ｇｎ＿２、第３の走査線Ｇ１＿３〜Ｇｎ＿３、第４の走査線Ｇ１＿４〜Ｇｎ＿４、電源線Ｐ１＿１〜Ｐｎ＿１及び電位供給線Ｐ１＿２〜Ｐｎ＿２、並びに信号線Ｓ１〜Ｓｍに対応してマトリクス状に配置された複数の画素９１４を有する。そして、各画素９１４は、信号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、第１の走査線Ｇｉ＿１（走査線Ｇ１＿１〜Ｇｎ＿１のうちいずれか一）、第２の走査線Ｇｉ＿２、第３の走査線Ｇｉ＿３、第４の走査線Ｇｉ＿４、電源線Ｐｉ＿１及び電位供給線Ｐｉ＿２と接続されている。
なお、信号線Ｓｊ、第１の走査線Ｇｉ＿１、第２の走査線Ｇｉ＿２、第３の走査線Ｇｉ＿３、第４の走査線Ｇｉ＿４、電源線Ｐｉ＿１、電位供給線Ｐｉ＿２は、それぞれ図１の信号線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、第４の走査線１２１、電源線１２２、電位供給線１２３に相当する。
走査線駆動回路９１２から出力される信号により、動作させる画素の行を選択すると共に同行に属するそれぞれの画素に対し同時に図２に示した動作を行う。なお、図２のデータ書き込み期間においては、選択された行の画素に信号線駆動回路９１１から出力されたビデオ信号を書き込む。このとき、それぞれの画素の輝度データに応じた電位が各信号線Ｓ１〜Ｓｍに入力される。
図１０に示すように、例えばｉ行目のデータ書き込み期間を終えるとｉ＋１行目に属する画素へ信号の書き込みを行う。なお、図１０には、各行におけるデータ書き込み期間を表すためにこれを忠実に表すことができる図２の第１のスイッチ１１１の動作を抜粋し記載している。そして、ｉ行目においてデータ書き込み期間を終えた画素は、発光期間に移り、その画素へ書き込まれた信号にしたがって発光する。
よって、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値電圧書き込み期間を長く設定することも可能であるため、トランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性を向上させることができる。
なお、図９に示した表示装置の構成は一例であって本発明はこれに限定されない。例えば、電位供給線Ｐ１＿２〜Ｐｎ＿２は第１の走査線Ｇ１＿１〜Ｇｎ＿１と平行に配置されている必要はなく、信号線Ｓ１〜Ｓｍと平行に配置されていても良い。
ところで、表示装置の階調を表現する駆動方式には、アナログ階調方式とデジタル階調方式がある。アナログ階調方式には、発光素子の発光強度をアナログ制御する方式と発光素子の発光時間をアナログ制御する方式がある。アナログ階調方式においては発光素子の発光強度をアナログ制御する方式がよく用いられている。一方、デジタル階調方式はデジタル制御で発光素子をオンオフさせ、階調を表現している。デジタル階調方式の場合、デジタル信号で処理できるためノイズに強いというメリットがあるが、発光・非発光の２状態しかないため、このままでは２階調しか表現できない。そこで、別の手法を組み合わせて、多階調化を図ることが行われている。多階調化のための手法としては、画素の発光面積に重みをつけてその選択により階調表示を行う面積階調方式と、発光時間に重みをつけてその選択により階調表示を行う時間階調方式とがある。
このデジタル階調方式と時間階調方式とを組み合わせた場合、図４３に示すように、１フレーム期間を複数のサブフレーム期間（ＳＦｎ）に分割する。各サブフレーム期間は、初期化期間、しきい値電圧書き込み期間及びデータ書き込み期間を有するアドレス期間（Ｔａ）と、発光期間（Ｔｓ）とを有する。なお、サブフレーム期間は表示ビット数ｎに応じた数を１フレーム期間に設ける。また、１フレーム期間において各々のサブフレーム期間における発光期間の長さの比を２（ｎ−１）：２（ｎ−２）：・・・：２：１とし、各発光期間で発光素子の発光、もしくは非発光を選択し、発光素子が発光している１フレーム期間中の合計時間の差を利用して階調表現を行う。１フレーム期間において、発光している合計時間が長ければ輝度が高く、短ければ輝度が低くなる。なお、図４３においては４ビット階調の例を示しており、１フレーム期間は４つのサブフレーム期間に分割され、発光期間の組み合わせによって、２４＝１６階調を表現できる。なお、発光期間の長さの比は、特に２のべき乗の比としなくても、階調表現は可能である。また、あるサブフレーム期間をさらに分割していても良い。
なお、上記のように時間階調方式を用いて多階調化を図る場合、下位ビットの発光期間の長さは短いため、発光期間の終了後直ちに次のサブフレーム期間のデータ書き込み動作を開始しようとすると、前のサブフレーム期間のデータ書き込み動作と重複してしまい、正常な動作ができなくなる。そのため、図７及び図８で示したように第４のスイッチをノード１３２からトランジスタ１１０の第２の電極と電源線１２２との接続箇所までの間に設け、発光期間の一部において第４のスイッチをオフし強制的に非発光状態を作ることで、全行に要するデータ書き込み期間より短い発光も表現することができる。よって、アナログ階調において特に有効であることはもちろんであるが、デジタル階調方式と時間階調方式とを組み合わせた方式においても有効である。なお、非発光状態に作るには発光素子に電流が流れなければ良いため、上述したように第４のスイッチをオフさせる他、電源線１２２の電位を下げたり、第３のスイッチ１１３をオンにすることで非発光状態を得ることができる。また、トランジスタ１１０のゲート・ソース間電圧をしきい値電圧以下にしても得ることが可能であり、例えば、容量素子１１５と並列に新たなスイッチを設け、そのスイッチを用いてトランジスタ１１０のゲート・ソース間を導通させることで非発光状態を得ることもできる。
なお、しきい値電圧のばらつきには、画素間における各トランジスタのしきい値電圧の違いのほか、１つのトランジスタに注目した場合において経時的なしきい値電圧の変化も含むものとする。さらに、各トランジスタのしきい値電圧の違いは、トランジスタの作製時におけるトランジスタ特性の違いによるものも含まれるものとする。なお、ここでいうトランジスタは発光素子等の負荷に電流を供給する機能を有するトランジスタを指す。
（実施の形態２）
本実施形態では、実施の形態１とは異なる構成の画素を図１１に示す。なお、実施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
図１１（Ａ）に示す画素は、トランジスタ１１０、第１のスイッチ１１１、第２のスイッチ１１２、第４のスイッチ１１４、整流素子１１１３、容量素子１１５、発光素子１１６を有する。なお、画素は、信号線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線１１２０、第４の走査線１２１及び電源線１２２に接続されている。図１１（Ａ）に示した画素は、図１における第３のスイッチ１１３に整流素子１１１３を用いた構成となっており、容量素子１１５の第２の電極、トランジスタ１１０の第１の電極及び発光素子１１６の画素電極は、整流素子１１１３を介して第３の走査線１１２０と接続されている。つまり、整流素子１１１３はトランジスタ１１０の第１の電極から第３の走査線１１２０に電流が流れるように接続されている。もちろん、実施の形態１に示したように第１のスイッチ１１１、第２のスイッチ１１２及び第４のスイッチ１１４については、トランジスタ等を用いてもよい。また、整流素子１１１３には、図１１（Ｂ）に示すショットキー・バリア型１１５１、ＰＩＮ型１１５２、ＰＮ型１１５３などのダイオードの他、ダイオード接続されているトランジスタ１１５４、１１５５等を用いることができる。ただし、トランジスタ１１５４及びトランジスタ１１５５は、電流を流す方向によってトランジスタの極性を適宜選択する必要がある。
整流素子１１１３は、第３の走査線１１２０にＨレベルの信号が入力されたときには電流が流れず、Ｌレベルの信号が入力されたときには整流素子１１１３に電流が流れる。よって、図１１の画素を図１に示した画素と同様に動作させる際には、初期化期間において第３の走査線１１２０にＬレベルの信号を入力し、それ以外の期間においてはＨレベルの信号を入力する。ただし、Ｌレベルの信号は整流素子１１１３にただ電流が流れるだけではなく容量素子１１５の第２の電極の電位をＶ１−Ｖｔｈ−α（α：任意の正の数）にまで下げる必要があるため、Ｖ１−Ｖｔｈ−α−β（α：任意の正の数）の電位であることとする。なお、βは整流素子１１１３の順方向におけるしきい値電圧を指す。また、Ｌレベルの信号を発光素子の対向電極１２４の電位より下げ、初期化期間に発光素子１１６に逆方向のバイアス電圧を印加しても良い。一方、Ｈレベルの信号は、上述したように整流素子１１１３に電流が流れなければ良いため、Ｖ１−Ｖｔｈから整流素子１１１３のしきい値電圧を引いた値、即ちＶ１−Ｖｔｈ−βより大きければ良い。
上記事項を考慮し、図１１の画素構成においても図１と同様に動作させることによりトランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制することが可能となる。また、トランジスタ１１０を飽和領域で動作させた場合においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。さらに、整流素子１１１３を用いることで、配線数を減らすことが可能となり、開口率を向上させることができる。
また、本実施形態に示した画素を図９の表示装置に適用することができる。実施の形態１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。
本実施形態は、上述した図１以外にもその他の実施の形態に示した画素構成とも自由に組み合わせることができる。例えば、第４のスイッチ１１４がノード１３０とノード１３１との間やトランジスタ１１０の第１の電極とノード１３２との間に接続されている場合や、トランジスタ１１０の第２の電極が第４のスイッチ１１４を介して電源線１２２と接続されている場合が挙げられる。これらに限らず、整流素子１１１３は、他の実施形態に示した画素にも適用することが可能である。
（実施の形態３）
本実施形態では、実施の形態１及び２とは異なる構成の画素を図１２乃至１５に示す。なお、実施の形態１及び２においては一画素に注目して述べたが、各画素に接続された配線を画素間で共有して用いることにより配線数を減らすことが可能である。この場合、正常に動作をするのであれば様々な配線を画素間で共有することができる。例えば、隣の画素と配線を共有することが可能であり、その方法の一例について本実施形態で述べる。なお、実施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
図１２に示す画素１２００はトランジスタ１１０、第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４、容量素子１１５、発光素子１１６を有する。なお、画素は、信号線１１７、第１の走査線１２１８、第２の走査線１１９、第３の走査線１２０、第４の走査線１２１、電源線１２２及び次行の第１の走査線１２１８に接続されている。
実施の形態１に示した図１の画素では容量素子１１５の第２の電極が第３のスイッチ１１３を介して電位供給線１２３に接続されていたのに対し、図１２では次行の第１の走査線１２１８に接続することができる。これは、電位供給線１２３に限らず、初期化期間において容量素子１１５の第２の電極に所定の電位を供給できれば良いからである。そのため、初期化期間において所定の電位を容量素子１１５の第２の電極に供給できれば、供給する配線は絶えず一定の電位である必要はない。よって、電位供給線のかわりに次行の第１の走査線１２１８を用いることができる。このように、次行と配線を共有することで配線数を減らすことが可能となり、開口率を向上させることができる。
なお、図１２に示した画素構成においても、実施の形態１と同様の動作をさせることにより、トランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能である。なお、トランジスタ１１０の動作領域は特に限定されないが、飽和領域の場合の方が効果は顕著にあらわれる。さらに、トランジスタ１１０を飽和領域で動作させた場合には、発光素子１１６の劣化に起因したトランジスタ１１０に流れる電流のばらつきを抑制することができる。
ただし、第１の走査線１２１８において第１のスイッチ１１１をオフさせる信号はＶ１−Ｖｔｈ−α（α：任意の正の数）の電位となる。そのため、Ｖ１−Ｖｔｈ−α（α：任意の正の数）の電位でオフとなる第１のスイッチ１１１を使用する必要がある。また、画素１２００が属する行の初期化期間は配線を共有した行のデータ書き込み期間と重ならないように動作させる必要がある。
なお、第３のスイッチ１１３にＮチャネル型トランジスタを用いた場合、第３の走査線１２０において第３のスイッチ１１３をオフさせる電位は、第１の走査線１２１８において第１のスイッチ１１１をオフさせる信号であるＶ１−Ｖｔｈ−αの電位より下げてもよく、この場合トランジスタがオフとなる際のゲート・ソース間電圧を負の値とすることが可能となる。よって、第３のスイッチ１１３がオフした際の電流漏れを少なくすることができる。
上記では、Ｖ１−Ｖｔｈ−αの電位を第１のスイッチ１１１をオフさせる信号として用いたが、第１のスイッチ１１１をオンさせる信号として用いてもよい。ただし、動作の制約は異なる。
また、図１３の画素１３００に示すように図１の電位供給線１２３を次行の第２の走査線１３１９と共有しても良い。画素１３００においても、実施の形態１と同様の動作をさせることができる。ただし、第２の走査線１３１９において第２のスイッチ１１２をオフさせる信号はＶ１−Ｖｔｈ−α（α：任意の正の数）の電位とすることが好ましい。この場合、Ｖ１−Ｖｔｈ−α（α：任意の正の数）の電位でオフとなる第２のスイッチ１１２を使用する必要がある。また、画素１３００が属する行の初期化期間は配線を共有した行のしきい値電圧書き込み期間と重ならないように動作させる必要がある。
なお、第３のスイッチ１１３にＮチャネル型トランジスタを用いた場合、第３の走査線１２０において第３のスイッチ１１３をオフさせる信号は、第２の走査線１３１９において第２のスイッチ１１２をオフさせる信号であるＶ１−Ｖｔｈ−αの電位より下げてもよく、この場合第３のスイッチ１１３がオフした際の電流漏れを少なくすることができる。
上記では、Ｖ１−Ｖｔｈ−αの電位を第２のスイッチ１１２をオフさせる信号として用いたが、第２のスイッチ１１２をオンさせる信号として用いてもよい。ただし、動作の制約は異なる。
また、図１４の画素１４００に示すように図１の電位供給線１２３を前行の第３の走査線１４２０と共有しても良い。画素１４００においても、実施の形態１と同様の動作をさせることができる。ただし、第３の走査線１４２０において第３のスイッチ１１３をオフさせる信号はＶ１−Ｖｔｈ−α（α：任意の正の数）の電位となる。そのため、Ｖ１−Ｖｔｈ−α（α：任意の正の数）の電位でオフとなる第３のスイッチ１１３を使用する必要がある。この際、画素１４００が属する行の初期化期間は配線を共有した行の初期化期間と重ならないように動作させる必要があるが、初期化期間がデータ書き込み期間より短く設定されている場合には特に問題はない。
上記では、Ｖ１−Ｖｔｈ−αの電位を第３のスイッチ１１３をオフさせる信号として用いたが、第３のスイッチ１１３をオンさせる信号として用いてもよい。ただし、動作の制約は異なる。
また、図１５の画素１５００に示すように図１の電位供給線１２３を次行の第４の走査線１５２１と共有しても良い。画素１５００においても、実施の形態１と同様の動作をさせることができる。ただし、第４の走査線１５２１においてＶ１−Ｖｔｈ−α（α：任意の正の数）の電位が入力された場合にオンとなる第４のスイッチ１１４を用いることが好ましい。この場合、画素１５００が属する行の初期化期間は配線を共有した行のデータ書き込み期間と重ならないように動作させる必要がある。また、初期化期間において第４のスイッチ１１４をオフとさせる場合には、配線を共有した行の初期化期間と重ならないように動作させる必要がある。
上記では、Ｖ１−Ｖｔｈ−αの電位を第４のスイッチ１１４をオンさせる信号として用いたが、第４のスイッチ１１４をオフさせる信号として用いてもよい。ただし、動作の制約は異なる。
また、上記の他、図１の電位供給線１２３を次行の電源線１２２と共有しても良い。その場合、電源線１２２には、Ｖ１、Ｖ２の他、Ｖ１−Ｖｔｈ−α（α：任意の正の数）の計３種の電位を供給し、実施の形態１と同様の動作が可能なような画素構成とすれば良い。
なお、本実施形態では図１の電位供給線１２３が次行もしくは前行の走査線と共有する場合について示したが、初期化期間にＶ１−Ｖｔｈ−α（α：任意の正の数）の電位を供給することが可能な配線であればそれ以外でも良い。
さらに、本実施形態で示した画素を図９の表示装置に適用することができる。なお、表示装置において、図１２乃至図１５に記載した画素ごとの動作の制約及び各行におけるデータ書き込み期間が重複しない範囲内で、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。
なお、第４のスイッチ１１４は、ノード１３０とトランジスタ１１０のゲート電極との間に接続されたものに限らず、ノード１３０とノード１３１との間やトランジスタ１１０の第１の電極とノード１３２との間に接続されていてもよい。また、トランジスタ１１０の第２の電極が第４のスイッチ１１４を介して電源線１２２と接続されていてもよい。
上記に限らず、本実施の形態は、他の実施形態に示した画素構成とも自由に組み合わせることができる。
（実施の形態４）
本実施形態では、実施の形態１とは異なる構成の画素について図２９に示す。なお、実施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
図２９に示す画素は、、トランジスタ２９１０、第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４、容量素子１１５、発光素子１１６を有する。なお、画素は、信号線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、第４の走査線１２１、電源線１２２及び電位供給線１２３に接続されている。
本実施形態におけるトランジスタ２９１０は、トランジスタを２つ直列に接続したマルチゲート型トランジスタであり、実施の形態１のトランジスタ１１０と同じ位置に設けられている。ただし、直列に接続されるトランジスタの数は特に限定されない。
図１の画素と同様に図２９に示した画素を動作させることにより、トランジスタ２９１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能である。なお、トランジスタ２９１０の動作領域は特に限定されないが、飽和領域の場合の方が効果は顕著にあらわれる。
さらに、トランジスタ２９１０を飽和領域で動作させた場合には、発光素子１１６の劣化に起因したトランジスタ２９１０に流れる電流のばらつきを抑制することができる。
本実施形態におけるトランジスタ２９１０のチャネル長Ｌは、直列に接続された２つのトランジスタのチャネル幅が等しい場合、各トランジスタのチャネル長の合計として作用する。よって、飽和領域においてドレイン・ソース間電圧Ｖｄｓにかかわらず、より一定に近い電流値を得られやすい。特に、トランジスタ２９１０は長いチャネル長Ｌを有するトランジスタの作製が困難な場合に有効である。なお、２つのトランジスタの接続部は抵抗として機能する。
なお、トランジスタ２９１０は発光素子１１６に供給する電流値を制御する機能を有していれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。
また、図２９に示した画素は、図１に示した画素と同様、第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４はトランジスタ等を用いることができる。
なお、第４のスイッチ１１４は、ノード１３０とトランジスタ２９１０のゲート電極との間に接続されたものに限らず、ノード１３０とノード１３１との間やトランジスタ２９１０の第１の電極とノード１３２との間に接続されていてもよい。また、トランジスタ２９１０の第２の電極が第４のスイッチ１１４を介して電源線１２２と接続されていてもよい。
さらに、図９の表示装置に本実施形態で示した画素を適用することができる。実施の形態１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。
なお、トランジスタ２９１０は直列に接続されたトランジスタに限らず、図３０のトランジスタ３０１０に示すような並列にトランジスタが接続された構成であっても良い。トランジスタ３０１０によって、より大きな電流を発光素子１１６に供給することができる。また、並列に接続した２つのトランジスタによってトランジスタの特性が平均化されるため、トランジスタ３０１０を構成するトランジスタ本来の特性ばらつきをより小さくすることができる。よって、ばらつきが小さいとトランジスタのしきい値電圧のばらつきに起因する電流値のばらつきをより抑制しやすくすることができる。
また、トランジスタ３０１０に示した並列に接続されたトランジスタの各々をさらに図２９に示したトランジスタ２９１０のように直列に接続しても良い。
上記に限らず、本実施の形態は、他の実施形態に示した画素構成とも自由に組み合わせることができる。つまり、トランジスタ２９１０もしくはトランジスタ３０１０は、他の実施の形態に示した画素構成にも適用することが可能である。
（実施の形態５）
本実施形態では、本発明の画素において、発光素子に供給する電流値を制御するトランジスタを期間毎に切り替えることにより、トランジスタの経時的な劣化を平均化する画素構成について図３１を用いて説明する。
図３１に示す画素は、第１のトランジスタ３１０１、第２のトランジスタ３１０２、第１のスイッチ３１１１、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４、第５のスイッチ３１０３、第６のスイッチ３１０４、容量素子３１１５、発光素子３１１６を有する。なお、画素は、信号線３１１７、第１の走査線３１１８、第２の走査線３１１９、第３の走査線３１２０、第４の走査線３１２１、電源線３１２２及び電位供給線３１２３に接続されている。さらに図３１には図示していないが、第５のスイッチ３１０３及び第６のスイッチ３１０４のオン、オフを制御する第５及び第６の走査線にも接続されている。なお、本実施形態において、第１のトランジスタ３１０１及び第２のトランジスタ３１０２はＮチャネル型トランジスタとし、それぞれのトランジスタはゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧を上回ったとき、導通状態になるものとする。また、発光素子３１１６の画素電極は陽極、対向電極３１２４は陰極とする。なお、トランジスタのゲート・ソース間電圧はＶｇｓ、容量素子に蓄積された電圧はＶｃｓと記す。また、第１のトランジスタ３１０１のしきい値電圧をＶｔｈ１、第２のトランジスタ３１０２のしきい値電圧をＶｔｈ２と記す。電源線３１２２、電位供給線３１２３及び信号線３１１７を、それぞれ第１の配線、第２の配線、第３の配線とも呼ぶ。
第１のトランジスタ３１０１の第１の電極（ソース電極及びドレイン電極の一方）は、第５のスイッチ３１０３を介して発光素子３１１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は電源線３１２２に接続され、ゲート電極は第４のスイッチ３１１４及び第２のスイッチ３１１２を介して電源線３１２２と接続されている。なお、第４のスイッチ３１１４は、第１のトランジスタ３１０１のゲート電極と第２のスイッチ３１１２の間に接続されている。また、第４のスイッチ３１１４と第２のスイッチ３１１２との接続箇所をノード３１３０とすると、ノード３１３０は第１のスイッチ３１１１を介して信号線３１１７と接続されている。また、第１のトランジスタ３１０１の第１の電極は第５のスイッチ３１０３及び第３のスイッチ３１１３を介して電位供給線３１２３とも接続されている。
第２のトランジスタ３１０２の第１の電極（ソース電極及びドレイン電極の一方）は、第６のスイッチ３１０４を介して発光素子３１１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は電源線３１２２に接続され、ゲート電極は第４のスイッチ３１１４を介してノード３１３０と接続されている。また、第２のトランジスタ３１０２の第１の電極は第６のスイッチ３１０４及び第３のスイッチ３１１３を介して電位供給線３１２３とも接続されている。なお、第１のトランジスタ３１０１のゲート電極と第２のトランジスタ３１０２のゲート電極とは接続されている。また、第１のトランジスタ３１０１の第１の電極と第２のトランジスタ３１０２の第１の電極とは、第５のスイッチ３１０３及び第６のスイッチ３１０４を介して接続されており、第５のスイッチ３１０３と第６のスイッチ３１０４との接続箇所をノード３１３３とする。
さらに、ノード３１３３とノード３１３０との間に容量素子３１１５が接続されている。つまり、容量素子３１１５の第１の電極は第４のスイッチ３１１４を介し接続された第１のトランジスタ３１０１と第２のトランジスタ３１０２のゲート電極に、容量素子３１１５の第２の電極は第５のスイッチ３１０３を介して第１のトランジスタ３１０１の第１の電極及び第６のスイッチ３１０４を介して第２のトランジスタ３１０２の第１の電極に接続されている。容量素子３１１５は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、場合によっては接続された第１のトランジスタ３１０１と第２のトランジスタ３１０２のゲート容量を用いて省略することもできる。また、容量素子３１１５の第１の電極と、第１のスイッチ３１１１とノード３１３０とが接続された配線との接続箇所をノード３１３１とし、ノード３１３３と容量素子３１１５の第２の電極とが接続された配線と発光素子３１１６の画素電極との接続箇所をノード３１３２とする。
なお、第１の走査線３１１８、第２の走査線３１１９、第３の走査線３１２０、第４の走査線３１２１に信号を入力することにより、それぞれ第１のスイッチ３１１１、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４のオンオフが制御される。図３１においては、第５のスイッチ３１０３及び第６のスイッチ３１０４のオンオフを制御する走査線は省略している。
信号線３１１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに応じた電位が入力される。
次に、図３１で示した画素の動作について図３２のタイミングチャートを用いて説明する。なお、図３２において１画面分の画像を表示する期間に相当する１フレーム期間は、初期化期間、しきい値電圧書き込み期間、データ書き込み期間及び発光期間に分割される。
なお、発光素子３１１６の対向電極３１２４にはＶ１の電位が、電位供給線３１２３にはＶ１−Ｖｔｈ−α（α：任意の正の数）の電位が入力される。Ｖｔｈは、Ｖｔｈ１もしくはＶｔｈ２の大きい方の値とする。また、電源線３１２２には、アドレス期間はＶ１、発光期間ではＶ２の電位が入力される。ただし、Ｖ２＞Ｖ１とする。
ここでは動作を説明するために、発光素子３１１６の対向電極３１２４の電位は、アドレス期間における電源線３１２２の電位と同じであるとしたが、発光素子３１１６が発光するために少なくとも必要とする電位差をＶＥＬとすると、対向電極３１２４の電位はＶ１−Ｖｔｈ−α―ＶＥＬの電位より高い値であれば良い。また、発光期間における電源線３１２２の電位Ｖ２は、対向電極３１２４の電位に発光素子３１１６が発光するために少なくとも必要とする電位差（ＶＥＬ）を加算した値より大きい値であれば良いが、説明上ここでは対向電極３１２４の電位をＶ１としたため、Ｖ２はＶ１＋ＶＥＬより大きい値であれば良いということになる。
まず、図３２（Ａ）に示すように初期化期間では、第１のスイッチ３１１１及び第６のスイッチ３１０４をオフとし、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４及び第５のスイッチ３１０３をオンとする。このとき、第１のトランジスタ３１０１の第１の電極はソース電極となり、その電位は電位供給線３１２３と等しくなるためＶ１−Ｖｔｈ−αとなる。一方、ゲート電極の電位はＶ１となる。よって、第１のトランジスタ３１０１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋αとなり第１のトランジスタ３１０１は導通状態となる。そして、第１のトランジスタ３１０１のゲート電極と第１の電極との間に設けられた容量素子３１１５にＶｔｈ＋αが保持される。なお、第４のスイッチ３１１４をオンとした場合について説明したが、オフとしても良い。ただし、次のしきい値電圧書き込み期間では第４のスイッチ３１１４はオンとしなければならない。
図３２（Ｂ）に示すしきい値電圧書き込み期間では、第３のスイッチ３１１３をオフとする。そのため、第１のトランジスタ３１０１の第１の電極即ちソース電極の電位は次第に上昇しＶ１−Ｖｔｈ１となったところ、つまり第１のトランジスタ３１０１のゲート・ソース間電圧Ｖｇｓがしきい値電圧（Ｖｔｈ１）となったところで、第１のトランジスタ３１０１は非導通状態となる。よって、容量素子３１１５に保持される電圧はＶｔｈ１となる。
その後、図３２（Ｃ）に示すデータ書き込み期間においては、第２のスイッチ３１１２及び第４のスイッチ３１１４をオフとした後、第１のスイッチ３１１１をオンとし、信号線３１１７より輝度データに応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。なお、第４のスイッチ３１１４をオフにすることにより、第１のトランジスタ３１０１を非導通状態に保つことができる。そのため、データ書き込み時の電源線３１２２から供給される電流による容量素子３１１５の第２の電極の電位の変動を抑制することができる。よって、このとき容量素子３１１５に保持される電圧Ｖｃｓは、Ｖｔｈ１＋Ｖｄａｔａとなる。なお、次の発光期間において発光素子３１１６を非発光としたい場合には、Ｖｄａｔａ≦０の電位を入力する。
次に、図３２（Ｄ）に示す発光期間では、第１のスイッチ３１１１をオフとし、電源線３１２２の電位をＶ２とした後、第４のスイッチ３１１４をオンとする。このとき、第１のトランジスタ３１０１のゲート・ソース間電圧はＶｇｓ＝Ｖｔｈ１＋Ｖｄａｔａとなり、第１のトランジスタ３１０１が導通状態になる。よって、輝度データに応じた電流が第１のトランジスタ３１０１及び発光素子３１１６に流れ、発光素子３１１６が発光する。
このような動作により、発光素子３１１６に流れる電流は、第１のトランジスタ３１０１の動作領域が飽和領域、線形領域のいずれの場合においても、第１のトランジスタ３１０１のしきい値電圧（Ｖｔｈ１）に依存しない。
さらに、図３２（Ｅ）に示す次の１フレーム期間における初期化期間では、第５のスイッチ３１０３をオフとし、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４及び第６のスイッチ３１０４をオンとする。このとき、第２のトランジスタ３１０２の第１の電極はソース電極となり、その電位は電位供給線３１２３と等しくなるためＶ１−Ｖｔｈ−αとなる。一方、ゲート電極の電位はＶ１となる。よって、第２のトランジスタ３１０２のゲート・ソース間電圧ＶｇｓはＶｔｈ＋αとなり、第２のトランジスタ３１０２は導通状態となる。そして、第２のトランジスタ３１０２のゲート電極と第１の電極との間に設けられた容量素子３１１５にＶｔｈ＋αが保持される。なお、第４のスイッチ３１１４をオンとした場合について説明したが、オフとしても良い。ただし、次のしきい値電圧書き込み期間では第４のスイッチ３１１４はオンとしなければならない。
次に、図３２（Ｆ）に示すしきい値電圧書き込み期間では、第３のスイッチ３１１３をオフとする。そのため、第２のトランジスタ３１０２の第１の電極即ちソース電極の電位は次第に上昇しＶ１−Ｖｔｈ２となったところ、つまり第２のトランジスタ３１０２のゲート・ソース間電圧Ｖｇｓがしきい値電圧（Ｖｔｈ２）となったところで、第２のトランジスタ３１０２は非導通状態となる。よって、容量素子３１１５に保持される電圧はＶｔｈ２となる。
その後の図３２（Ｇ）に示すデータ書き込み期間においては、第２のスイッチ３１１２及び第４のスイッチ３１１４をオフとした後、第１のスイッチ３１１１をオンとし、信号線３１１７より輝度データに応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。なお、第４のスイッチ３１１４をオフにすることにより、第２のトランジスタ３１０２を非導通状態に保つことができる。そのため、データ書き込み時の電源線３１２２から供給される電流による、容量素子３１１５の第２の電極の電位の変動を抑制することができる。よって、このとき容量素子３１１５に保持される電圧Ｖｃｓは、Ｖｔｈ２＋Ｖｄａｔａとなる。
次に、図３２（Ｈ）に示す発光期間では、第１のスイッチ３１１１をオフとし、電源線３１２２の電位をＶ２とした後、第４のスイッチ３１１４をオンとする。このとき、第２のトランジスタ３１０２のゲート・ソース間電圧はＶｇｓ＝Ｖｔｈ２＋Ｖｄａｔａとなり、第２のトランジスタ３１０２が導通状態になる。よって、輝度データに応じた電流が第２のトランジスタ３１０２及び発光素子３１１６に流れ、発光素子３１１６が発光する。
また、第２のトランジスタ３１０２の動作領域が飽和領域、線形領域のいずれの場合においても、発光素子３１１６に流れる電流はしきい値電圧（Ｖｔｈ２）に依存しない。
よって、第１のトランジスタ３１０１、第２のトランジスタ３１０２のいずれのトランジスタを用いて発光素子に供給する電流を制御してもトランジスタのしきい値電圧のばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子３１１６に供給することができる。なお、第１のトランジスタ３１０１、第２のトランジスタ３１０２を切り替えて用いることにより一つのトランジスタに加わる負荷を軽くすることによりトランジスタの経時的なしきい値電圧の変化を小さいものとすることができる。
以上のことから、第１のトランジスタ３１０１、第２のトランジスタ３１０２のしきい値電圧に起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定とするため消費電力を低くすることが可能である。
さらに、第１のトランジスタ３１０１、第２のトランジスタ３１０２を飽和領域で動作させた場合においては、発光素子３１１６の劣化による各々のトランジスタに流れる電流のばらつきも抑制できる。
なお、第１のトランジスタ３１０１、第２のトランジスタ３１０２を飽和領域で動作させた場合、これらトランジスタのチャネル長Ｌは長い方がより好ましい。
また、初期化期間において発光素子３１１６に逆方向のバイアス電圧を印加しているため、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる。よって、発光素子の寿命を延ばすことができる。
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することができるため、そのトランジスタによって制御された電流の供給先は特に限定されない。そのため、図３１に示した発光素子３１１６は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インクなどを適用することができる。
また、第１のトランジスタ３１０１、第２のトランジスタ３１０２は発光素子３１１６に供給する電流値を制御する機能を有していれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。
第１のスイッチ３１１１は画素の階調に従った信号を信号線３１１７より画素に入力するタイミングを選択するものであり、第２のスイッチ３１１２は第１のトランジスタ３１０１もしくは第２のトランジスタ３１０２のゲート電極に所定の電位を与えるタイミングを選択するものであり、第３のスイッチ３１１３は容量素子３１１５に書き込まれた電位を初期化するための所定の電位を与えるタイミングを選択するものであり、第４のスイッチ３１１４はデータ書き込み時における容量素子３１１５の第２の電極の電位の変動を抑制するものである。そのため、第１のスイッチ３１１１、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組み合わせた論理回路でもよい。また、第５のスイッチ３１０３及び第６のスイッチ３１０４についても特に限定されず、たとえばトランジスタやダイオードでもよいし、それらを組み合わせた論理回路でもよい。
第１のスイッチ３１１１、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４、第５のスイッチ３１０３、第６のスイッチ３１０４にＮチャネル型のトランジスタを用いた場合、Ｎチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などの非晶質半導体を用いることができる。例えば、アモルファス半導体としてアモルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。これら非晶質半導体を用いることにより、さらに製造工程の簡略化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。
なお、第１のスイッチ３１１１、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４、第５のスイッチ３１０３、第６のスイッチ３１０４にトランジスタを用いた場合、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましい。
また、第１のトランジスタ３１０１及び第５のスイッチ３１０３と第２のトランジスタ３１０２及び第６のスイッチ３１０４は、図３７に示すようにそれぞれ入れ替わっていても良い。つまり、第１のトランジスタ３１０１及び第２のトランジスタ３１０２の第１の電極は容量素子３１１５及び第４のスイッチ３１１４を介して第１のトランジスタ３１０１及び第２のトランジスタ３１０２のゲート電極に接続されている。また、第１のトランジスタ３１０１の第２の電極は第５のスイッチ３１０３を介して電源線３１２２と接続され、第２のトランジスタ３１０２の第２の電極は第６のスイッチ３１０４を介して電源線３１２２と接続されている。
また、図３１及び図３７ではトランジスタとスイッチをセットにして、つまり第１のトランジスタ３１０１と第５のスイッチ３１０３、第２のトランジスタ３１０２と第６のスイッチ３１０４をセットにして並列数が２の場合について記載したが、並列に配置する数は特に限定されない。
なお、第４のスイッチ３１１４は、ノード３１３０と第１のトランジスタ３１０１のゲート電極との間に接続されたものに限らず、ノード３１３０とノード３１３１との間やノード３１３３とノード３１３２との間に接続されていてもよい。
また、図４２に示すように第４のスイッチ３１１４は特に設けなくてもよい。本実施形態に示した画素では、第５のスイッチ３１０３及び第６のスイッチ３１０４の両方をデータ書き込み期間にオフさせることにより、第４のスイッチ３１１４を有さなくても電源線３１２２からノード３１３３に供給される電流を遮断することができる。よって、容量素子３１１５の第２の電極の電位の変動を抑制することができるため、特に第４のスイッチ３１１４を必要とすることなく容量素子３１１５にＶｔｈ１＋ＶｄａｔａもしくはＶｔｈ２＋Ｖｄａｔａの電圧を保持させることが可能である。したがって、第４のスイッチ３１１４を用いることなく、発光期間に輝度データに応じたより正確な電流を発光素子３１１６に供給することができる。もちろん、図３１に示した画素、即ち第５のスイッチ３１０３及び第６のスイッチ３１０４がそれぞれ第１のトランジスタ３１０１、第２のトランジスタ３１０２の第１の電極とノード３１３３との間に接続されている場合においても同様のことが言える。
また、発光期間において第５のスイッチ３１０３及び第６のスイッチ３１０４の両方をオフさせることにより、強制的に非発光状態を作ることも可能である。このような動作によって、発光期間を自由に設定することができる。また、黒表示を挿入することで、残像を見えにくくし、動画特性の向上を図ることも可能である。
また、図９の表示装置に本実施形態で示した画素を適用することで、実施の形態１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。
なお、本実施形態においても、実施の形態４と同様、電位供給線３１２３は他の行の配線と共有することができる。また、第１のトランジスタ３１０１及び第２のトランジスタ３１０２のそれぞれに、トランジスタが直列に接続されたマルチゲート型トランジスタや並列に配置されたトランジスタを用いても良い。これらに限らず、本実施の形態は、実施の形態１乃至４に示した画素構成に適用することが可能である。
（実施の形態６）
本実施形態では、発光素子に供給する電流値を制御するトランジスタにＰチャネル型トランジスタを適用した場合について図３９を用いて説明する。
図３９に示す画素は、トランジスタ３９１０、第１のスイッチ３９１１、第２のスイッチ３９１２、第３のスイッチ３９１３、第４のスイッチ３９１４、容量素子３９１５、発光素子３９１６を有する。なお、画素は、信号線３９１７、第１の走査線３９１８、第２の走査線３９１９、第３の走査線３９２０、第４の走査線３９２１、電源線３９２２及び電位供給線３９２３に接続されている。本実施の形態において、トランジスタ３９１０はＰチャネル型トランジスタとし、そのゲート・ソース間電圧の絶対値（｜Ｖｇｓ｜）がしきい値電圧（｜Ｖｔｈ｜）を上回ったとき（ＶｇｓがＶｔｈを下回ったとき）、導通状態になるものとする。また、発光素子３９１６には図４９に示すように対向電極３９２４から画素電極４９１１に電流が流れるＥＬ素子を用いた例について説明する。その際、画素電極４９１１は陰極、対向電極３９２４は陽極として機能する。なお、トランジスタのゲート・ソース間電圧の絶対値を｜Ｖｇｓ｜、しきい値電圧の絶対値を｜Ｖｔｈ｜と記し、電源線３９２２、電位供給線３９２３及び信号線３９１７を、それぞれ第１の配線、第２の配線、第３の配線とも呼ぶ。また、第１の走査線３９１８、第２の走査線３９１９、第３の走査線３９２０及び第４の走査線３９２１を、それぞれ第４の配線、第５の配線、第６の配線、第７の配線と呼んでも良い。
トランジスタ３９１０の第１の電極（ソース電極及びドレイン電極の一方）は、発光素子３９１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は電源線３９２２に接続され、ゲート電極は第４のスイッチ３９１４及び第２のスイッチ３９１２を介して電源線３９２２と接続されている。なお、第４のスイッチ３９１４は、トランジスタ３９１０のゲート電極と第２のスイッチ３９１２の間に接続されている。また、第４のスイッチ３９１４と第２のスイッチ３９１２との接続箇所をノード３９３０とすると、ノード３９３０は第１のスイッチ３９１１を介して信号線３９１７と接続されている。また、トランジスタ３９１０の第１の電極は第３のスイッチ３９１３を介して電位供給線３９２３とも接続されている。
さらに、ノード３９３０とトランジスタ３９１０の第１の電極との間に容量素子３９１５が接続されている。つまり、容量素子３９１５の第１の電極が第４のスイッチ３９１４を介しトランジスタ３９１０のゲート電極に、第２の電極がトランジスタ３９１０の第１の電極に接続されている。容量素子３９１５は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、場合によってはトランジスタ３９１０のゲート容量を用いて省略することもできる。これらの電圧を保持する手段を保持容量と言う。また、ノード３９３０と、第１のスイッチ３９１１と容量素子３９１５の第１の電極とが接続されている配線との接続箇所をノード３９３１とし、トランジスタ３９１０の第１の電極と、容量素子３９１５の第２の電極と発光素子３９１６の画素電極とが接続されている配線との接続箇所をノード３９３２とする。
なお、第１の走査線３９１８、第２の走査線３９１９、第３の走査線３９２０、第４の走査線３９２１に信号を入力することにより、それぞれ第１のスイッチ３９１１、第２のスイッチ３９１２、第３のスイッチ３９１３、第４のスイッチ３９１４のオンオフが制御される。
信号線３９１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに応じた電位が入力される。
次に、図３９で示した画素の動作について図４０のタイミングチャート及び図４１を用いて説明する。なお、図４０において１画面分の画像を表示する期間に相当する１フレーム期間は、初期化期間、しきい値電圧書き込み期間、データ書き込み期間及び発光期間に分割される。また、初期化期間、しきい値電圧書き込み期間、データ書き込み期間をまとめてアドレス期間と呼ぶ。１フレーム期間は特に限定はないが、画像をみる人がちらつき（フリッカ）を感じないように少なくとも１／６０秒以下とすることが好ましい。
なお、発光素子３９１６の対向電極３９２４にはＶ１の電位が、電位供給線３９２３にはＶ１＋｜Ｖｔｈ｜＋α（α：任意の正の数）の電位が入力される。また、電源線３９２２には、アドレス期間はＶ１、発光期間ではＶ２の電位が入力される。ただし、Ｖ２＜Ｖ１とする。
ここでは動作を説明するために、発光素子３９１６の対向電極３９２４の電位は、アドレス期間における電源線３９２２の電位と同じであるとしたが、発光素子３９１６が発光するために少なくとも必要とする電位差をＶＥＬとすると、対向電極３９２４の電位は、電位供給線３９２３の電位にＶＥＬを加算した値より低ければ良い。すなわち、アドレス期間においては、発光素子３９１６の両端の電位が発光素子３９１６に電流が流れないような電位になっていれば良い。また、発光期間における電源線３９２２の電位Ｖ２は、対向電極３９２４の電位から発光素子３１１６が発光するために少なくとも必要とする電位差（ＶＥＬ）を引いた値より小さい値であれば良いが、説明上ここでは対向電極３９２４の電位をＶ１としたため、Ｖ２はＶ１−ＶＥＬより小さい値であれば良いということになる。
まず、図４０（Ａ）及び図４１（Ａ）に示すように初期化期間では、第１のスイッチ３９１１をオフとし、第２のスイッチ３９１２、第３のスイッチ３９１３及び第４のスイッチ３９１４をオンとする。このとき、トランジスタ３９１０の第１の電極はソース電極となり、その電位は電位供給線３９２３と等しくなるためＶ１＋｜Ｖｔｈ｜＋αとなる。一方、ゲート電極の電位はＶ１となる。よって、トランジスタ３９１０のゲート・ソース間電圧の絶対値｜Ｖｇｓ｜は｜Ｖｔｈ｜＋αとなり、トランジスタ３９１０は導通状態となる。そして、トランジスタ３９１０のゲート電極と第１の電極との間に設けられた容量素子３９１５に｜Ｖｔｈ｜＋αが保持される。なお、第４のスイッチ３９１４をオンとした場合について説明したが、オフとしても良い。ただし、次のしきい値電圧書き込み期間では第４のスイッチ３９１４はオンとしなければならない。
図４０（Ｂ）及び図４１（Ｂ）に示すしきい値電圧書き込み期間では、第３のスイッチ３９１３をオフとする。そのため、トランジスタ３９１０の第１の電極即ちソース電極の電位は次第に下降しＶ１＋｜Ｖｔｈ｜となったところで、トランジスタ３９１０は非導通状態となる。よって、容量素子３９１５に保持される電圧はおおむね｜Ｖｔｈ｜となる。
その後の図４０（Ｃ）及び図４１（Ｃ）に示すデータ書き込み期間においては、第２のスイッチ３９１２及び第４のスイッチ３９１４をオフとした後、第１のスイッチ３９１１をオンとし、信号線３９１７より輝度データに応じた電位（Ｖ１−Ｖｄａｔａ）を入力する。この期間に第４のスイッチ３９１４をオフにすることにより、トランジスタ３９１０を非導通状態に保つことができる。そのため、データ書き込み時の電源線３９２２から供給される電流による、容量素子３９１５の第２の電極における電位の変動を抑制することができる。よって、このとき容量素子３９１５に保持される電圧Ｖｃｓは、容量素子３９１５及び発光素子３９１６の静電容量をそれぞれＣ１、Ｃ２とすると式（５）のように表すことができる。
Figure 0005508664
ただし、発光素子３９１６は容量素子３９１５に比べ膜厚が薄いうえ電極面積が大きいため、Ｃ２＞＞Ｃ１となる。よって、Ｃ２／（Ｃ１＋Ｃ２）≒１より容量素子３９１５に保持される電圧Ｖｃｓは式（６）となる。なお、次の発光期間において発光素子３９１６を非発光としたい場合には、Ｖｄａｔａ≦０の電位を入力すれば良い。
Figure 0005508664
次に、図４０（Ｄ）及び図４１（Ｄ）に示す発光期間では、第１のスイッチ３９１１をオフとし、電源線３９２２の電位をＶ２とした後、第４のスイッチ３９１４をオンとする。このとき、トランジスタ３９１０のゲート・ソース間電圧はＶｇｓ＝−Ｖｄａｔａ−｜Ｖｔｈ｜となり、トランジスタ３９１０が導通状態になる。よって、輝度データに応じた電流がトランジスタ３９１０及び発光素子３９１６に流れ、発光素子３９１６が発光する。
なお、発光素子３９１６に流れる電流Ｉは、トランジスタ３９１０を飽和領域で動作させた場合、式（７）で表される。
Figure 0005508664
トランジスタ３９１０はＰチャネル型のトランジスタであるため、Ｖｔｈ＜０である。よって、式（７）は式（８）に変形できる。
Figure 0005508664
また、トランジスタ３９１０を線形領域で動作させた場合、発光素子に流れる電流Ｉは式（９）で表される。
Figure 0005508664
Ｖｔｈ＜０より、式（９）は式（１０）に変形できる。
Figure 0005508664
ここで、Ｗはトランジスタ３９１０のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは蓄積容量を指す。
式（８）及び式（１０）より、トランジスタ３９１０の動作領域が飽和領域、線形領域のいずれの場合においても、発光素子３９１６に流れる電流は、トランジスタ３９１０のしきい値電圧（Ｖｔｈ）に依存しない。よって、トランジスタ３９１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流を発光素子３９１６に供給することができる。
以上のことから、トランジスタ３９１０のしきい値電圧のばらつきに起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能となる。
さらに、トランジスタ３９１０を飽和領域で動作させた場合においては、発光素子３９１６の劣化による輝度のばらつきも抑制できる。発光素子３９１６が劣化すると、発光素子３９１６のＶＥＬは増大し、トランジスタ３９１０の第１の電極、即ちソース電極の電位は減少する。このとき、トランジスタ３９１０のソース電極は容量素子３９１５の第２の電極に、トランジスタ３９１０のゲート電極は容量素子３９１５の第１の電極に接続されており、なおかつゲート電極側は浮遊状態となっている。そのため、ソース電位の減少に伴い、同じ電位だけトランジスタ３９１０のゲート電位も減少する。よって、トランジスタ３９１０のＶｇｓは変化しないため、たとえ発光素子が劣化してもトランジスタ３９１０及び発光素子３９１６に流れる電流に影響しない。なお、式（８）においても発光素子に流れる電流Ｉはソース電位やドレイン電位に依存しないことがわかる。
よって、トランジスタ３９１０を飽和領域で動作させた場合においては、トランジスタ３９１０のしきい値電圧のばらつき及び発光素子３９１６の劣化に起因したトランジスタ３９１０に流れる電流のばらつきを抑制することができる。
なお、トランジスタ３９１０を飽和領域で動作させた場合、降伏現象やチャネル長変調による電流量の増加を抑制するために、トランジスタ３９１０のチャネル長Ｌは長い方がより好ましい。
また、初期化期間において発光素子３９１６に逆方向のバイアス電圧を印加しているため、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる。よって、発光素子の寿命を延ばすことができる。
なお、図３９に示した発光素子３９１６は、特に限定されずＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インクなどを適用することができる。
また、トランジスタ３９１０は発光素子３９１６に供給する電流値を制御する機能を有していれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。
第１のスイッチ３９１１は画素の階調に従った信号を信号線３９１７より画素に入力するタイミングを選択するものであり、第２のスイッチ３９１２はトランジスタ３９１０のゲート電極に所定の電位を与えるタイミングを選択し、トランジスタ３９１０のゲート電極に所定の電位を供給するか否かを制御するものであり、第３のスイッチ３９１３は容量素子３９１５に書き込まれた電位を初期化するための所定の電位を与えるタイミングを選択したり、トランジスタ３９１０の第１の電極の電位を高くするものである。なお、第４のスイッチ３９１４はデータ書き込み時における容量素子３９１５の第２の電極の電位の変動を抑制するものである。そのため、第１のスイッチ３９１１、第２のスイッチ３９１２、第３のスイッチ３９１３、第４のスイッチ３９１４は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組み合わせた論理回路でもよい。
なお、トランジスタを用いた場合、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているものなどがある。また、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
たとえば、第１のスイッチ３９１１、第２のスイッチ３９１２、第３のスイッチ３９１３、第４のスイッチ３９１４にＰチャネル型のトランジスタを適用した場合、それぞれのスイッチのオンオフを制御する走査線にはオンさせたいときにはＬレベルの信号が、オフさせたいときにはＨレベルの信号が入力される。
この場合、Ｐチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。
さらに、図９の表示装置に本実施形態で示した画素を適用することでき、実施の形態１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。
なお、本実施形態は、その他の実施の形態に示した画素構成とも自由に組み合わせることができる。例えば、第４のスイッチ３９１４がノード３９３０とノード３９３１との間やトランジスタ３９１０の第１の電極とノード３９３２との間に接続されている場合や、トランジスタ３９１０の第２の電極が第４のスイッチ３９１４を介して電源線３９２２と接続されている場合などがある。ただし、電源線３９２２と、第２のスイッチ３９１２とトランジスタ３９１０の第２の電極とを接続した配線との接続箇所をノード３９３５とすると、第４のスイッチ３９１４がノード３９３５と電源線３９２２との間に接続されている場合には、初期化期間において第４のスイッチ３９１４をオフさせることはできない。
上記に限らず、本実施形態に記載したトランジスタ３９１０は、他の実施形態に示した画素にも適用することが可能である。
（実施の形態７）
本実施形態では、本発明の画素の部分断面図の一形態について図１７を用いて説明する。なお、本実施形態における部分断面図に示されているトランジスタは、発光素子に供給する電流値を制御する機能を有するトランジスタである。
まず、絶縁表面を有する基板１７１１上に下地膜１７１２を形成する。絶縁表面を有する基板１７１１としては、ガラス基板、石英基板、プラスチック基板（ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等）、セラミックス基板等の絶縁性基板の他、金属基板（タンタル、タングステン、モリブデン等）や半導体基板等の表面に絶縁膜を形成したものも用いることができる。ただし、少なくともプロセス中に発生する熱に耐えうる基板を使用する必要がある。
下地膜１７１２としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘＮｙ）等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。なお、下地膜１７１２は、スパッタ法、ＣＶＤ法等を用いて形成すればよい。本実施形態では下地膜１７１２を単層としているが、もちろん２以上の複数層でも構わない。
次に、下地膜１７１２上にトランジスタ１７１３を形成する。トランジスタ１７１３は、少なくとも半導体層１７１４と、半導体層１７１４上に形成されたゲート絶縁膜１７１５と、半導体層１７１４上にゲート絶縁膜１７１５を介して形成されたゲート電極１７１６から構成されており、半導体層１７１４は、ソース領域及びドレイン領域を有する。
半導体層１７１４は、アモルファスシリコン（ａ−Ｓｉ：Ｈ）の他、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体、及び非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体から選ばれたいずれかの非結晶性状態を有する膜（即ち、非結晶性半導体膜）やポリシリコン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用いることができる。なお、０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶状態はいわゆるマイクロクリスタルと呼ばれている。なお、半導体層１７１４に非結晶性半導体膜を用いる場合には、スパッタ法、ＣＶＤ法等を用いて形成すれば良く、結晶性半導体膜を用いる場合には、例えば非結晶性半導体膜を形成した後さらに結晶化すれば良い。また、必要があればトランジスタのしきい値電圧を制御するために上記主成分の他に、微量の不純物元素（リン、ヒ素、ボロン等）が含まれていても良い。
次に、半導体層１７１４を覆ってゲート絶縁膜１７１５を形成する。ゲート絶縁膜１７１５には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いて単層または複数の膜を積層させて形成する。なお、成膜方法には、ＣＶＤ法、スパッタ法等を用いることができる。
続いて、半導体層１７１４の上方にゲート絶縁膜１７１５を介してそれぞれゲート電極１７１６を形成する。ゲート電極１７１６は単層で形成してもよいし、複数の金属膜を積層して形成してもよい。なお、ゲート電極は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）等から選ばれた金属元素の他にも、前記元素を主成分とする合金材料若しくは化合物材料で形成することができる。例えば、第１の導電層として窒化タンタル（ＴａＮ）を用い、第２の導電層としてタングステン（Ｗ）を用いた、第１の導電膜と第２の導電膜からなるゲート電極としてもよい。
次に、ゲート電極１７１６またはレジストを形成し所望の形状にしたものをマスクとして用い、半導体層１７１４にｎ型またはｐ型の導電性を付与する不純物を選択的に添加する。このようにして、半導体層１７１４に、チャネル形成領域および不純物領域（ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域を含む）が形成される。また、添加される不純物元素の導電型によりＮチャネル型トランジスタ、またはＰチャネル型トランジスタとを区別して作製することができる。
なお、図１７は、ＬＤＤ領域１７２０を自己整合的に作製するために、ゲート電極１７１６を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール１７１７を形成する。その後、半導体層１７１４に導電性を付与する不純物を添加することにより、ソース領域１７１８、ドレイン領域１７１９及びＬＤＤ領域１７２０を形成することができる。そのため、ＬＤＤ領域１７２０はサイドウォール１７１７の下部に位置する。なお、サイドウォール１７１７は、ＬＤＤ領域１７２０を自己整合的に形成するために設けるのであって、必ずしも設けなくてもよい。なお、導電性を付与する不純物としてはリン、ヒ素、ボロン等が用いられる。
次に、ゲート電極１７１６を覆って、第１の層間絶縁膜１７３０として第１の絶縁膜１７２１、第２の絶縁膜１７２２を積層し形成する。第１の絶縁膜１７２１、第２の絶縁膜１７２２としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘＮｙ）等の無機絶縁膜、もしくは低誘電率の有機樹脂膜（感光性や非感光性の有機樹脂膜）を用いることができる。また、シロキサンを含む膜を用いてもよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料であり、置換基としては、有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基にフルオロ基を含んでいても良い。
なお、第１の絶縁膜１７２１、第２の絶縁膜１７２２に同一材料の絶縁膜を用いても良い。本実施形態では第１の層間絶縁膜１７３０を２層の積層構造としたが、１層としても良いし、３層以上の積層構造としても良い。
なお、第１の絶縁膜１７２１、第２の絶縁膜１７２２は、スパッタ法、ＣＶＤ法、スピンコーティング法等を用いて形成すればよく、有機樹脂膜やシロキサンを含む膜を用いる場合には塗布法を用いて形成すればよい。
その後、第１の層間絶縁膜１７３０上にソース電極及びドレイン電極１７２３を形成する。なお、ソース電極及びドレイン電極１７２３は、それぞれコンタクトホールを介してソース領域１７１８、ドレイン領域１７１９に接続されている。
なお、ソース電極及びドレイン電極１７２３は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）等の金属又はその合金、若しくはその金属窒化物、又はこれらの積層膜を用いることができる。
次に、ソース電極及びドレイン電極１７２３を覆って第２の層間絶縁膜１７３１を形成する。第２の層間絶縁膜１７３１としては、無機絶縁膜や、樹脂膜、又はこれらの積層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
第２の層間絶縁膜１７３１上には画素電極１７２４を形成する。次に、画素電極１７２４の端部を覆うように絶縁物１７２５を形成する。絶縁物１７２５は、後に形成される発光物質を含む層１７２６の成膜を良好なものとするため、絶縁物１７２５の上端部または下端部が曲率を有する曲面となるように形成することが好ましい。例えば、絶縁物１７２５の材料としてポジ型の感光性アクリルを用いた場合、絶縁物１７２５の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物１７２５として、感光性の光によってエッチャントに不溶解性となるネガ型、あるいは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。さらには、絶縁物１７２５の材料として有機物に限らず酸化珪素、酸窒化珪素等の無機物も用いることできる。
次に、画素電極１７２４及び絶縁物１７２５上に発光物質を含む層１７２６及び対向電極１７２７を形成する。
なお、画素電極１７２４と対向電極１７２７とにより発光物質を含む層１７２６が挟まれた領域では発光素子１７２８が形成されている。
次に、発光素子１７２８の詳細について図１８を用いて説明する。なお、図１７における画素電極１７２４及び対向電極１７２７は、それぞれ図１８の画素電極１８０１、対向電極１８０２に相当する。また、図１８（ａ）においては、画素電極を陽極、対向電極を陰極とする。
図１８（ａ）に示すように、画素電極１８０１と対向電極１８０２との間には、発光層１８１３の他、正孔注入層１８１１、正孔輸送層１８１２、電子輸送層１８１４、電子注入層１８１５等も設けられている。これらの層は、画素電極１８０１の電位が対向電極１８０２の電位よりも高くなるように電圧を印加したときに、画素電極１８０１側から正孔が注入され対向電極１８０２側から電子が注入されるように積層されている。
このような発光素子において、画素電極１８０１から注入された正孔と、対向電極１８０２から注入された電子とは、発光層１８１３において再結合し、発光物質を励起状態にする。そして、励起状態の発光物質が基底状態に戻るときに発光する。なお、発光物質とは、ルミネセンス（エレクトロルミネセンス）が得られる物質であれば良い。
発光層１８１３を形成する物質について特に限定はなく、発光物質のみから形成された層であっても良いが、濃度消光を生じる場合には発光物質が有するエネルギーギャップよりも大きいエネルギーギャップを有する物質（ホスト）からなる層中に発光物質が分散するように混合された層であることが好ましい。これによって、発光物質の濃度消光を防ぐことができる。なお、エネルギーギャップとは最低空分子軌道（ＬＵＭＯ：Ｌｏｗｅｓｔ Ｕｎｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位と最高被占分子軌道（ＨＯＭＯ：Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位とのエネルギー差をいう。
また、発光物質についても特に限定はなく、所望の発光波長の発光をし得る物質を用いればよい。例えば、赤色系の発光を得たいときには、４−ジシアノメチレン−２−イソプロピル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＩ）、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔｅｒｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）やペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン等、６００ｎｍから６８０ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。また、緑色系の発光を得たいときは、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６やクマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ）、Ｎ，Ｎ’−ジフェニルキナクリドン（略称：ＤＰＱｄ）等、５００ｎｍから５５０ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。また、青色系の発光を得たいときは、９，１０−ビス（２−ナフチル）−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−ガリウム（ＢＧａｑ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（ＢＡｌｑ）等、４２０ｎｍから５００ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いることができる。
発光物質を分散状態にするために用いる物質についても特に限定はなく、例えば、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、または４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体の他、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）等の金属錯体等を用いることができる。
画素電極１８０１を形成する陽極材料は特に限定はされないが、仕事関数の大きい（仕事関数４．０ｅＶ以上）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。このような陽極材料の具体例としては、金属材料の酸化物として、インジウム錫酸化物（略称：ＩＴＯ）、酸化珪素を含有するＩＴＯ（略称：ＩＴＳＯ）、酸化インジウムに２〜２０［ｗｔ％］の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成されるインジウム亜鉛酸化物（略称：ＩＺＯ）の他、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（例えば、ＴｉＮ）等を挙げることができる。
一方、対向電極１８０２を形成する物質としては、仕事関数の小さい（仕事関数３．８ｅＶ以下）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることができる。このような陰極材料の具体例としては、周期表の１族または２族に属する元素、すなわちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属またはマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、及びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）が挙げられる。また、対向電極１８０２と発光層１８１３との間に、電子注入性に優れた層を当該対向電極と積層して設けることにより、仕事関数の大小に関わらず、Ａｌ、Ａｇ、ＩＴＯや酸化珪素を含有するＩＴＯ等の画素電極１８０１の材料として挙げた材料も含めた様々な導電性材料を対向電極１８０２として用いることができる。また、後述する電子注入層１８１５に、特に電子を注入する機能に優れた材料を用いることにより同様の効果を得ることができる。
なお、発光した光を外部に取り出すために、画素電極１８０１と対向電極１８０２のいずれか一または両方がＩＴＯ等の透明電極、または可視光が透過出来るような数〜数十ｎｍの厚さで形成された電極であることが好ましい。
画素電極１８０１と発光層１８１３との間には、図１８（ａ）に示すように正孔輸送層１８１２を有する。正孔輸送層とは、画素電極１８０１から注入された正孔を発光層１８１３へ輸送する機能を有する層である。このように、正孔輸送層１８１２を設け、画素電極１８０１と発光層１８１３とを離すことによって、発光が金属に起因して消光することを防ぐことができる。
なお、正孔輸送層１８１２には、正孔輸送性の高い物質を用いて形成することが好ましく、特に１×１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質を用いて形成することが好ましい。なお、正孔輸送性の高い物質とは、電子よりも正孔の移動度が高い物質をいう。正孔輸送層１８１２を形成するのに用いることができる物質の具体例としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、４，４’−ビス｛Ｎ−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、４，４’，４’’−トリス（Ｎ−カルバゾリル）トリフェニルアミン（略称：ＴＣＴＡ）、フタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等が挙げられる。また、正孔輸送層１８１２は、以上に述べた物質から成る層を二以上組み合わせて形成した多層構造の層であってもよい。
また、対向電極１８０２と発光層１８１３との間には、図１８（ａ）に示すように電子輸送層１８１４を有していてもよい。ここで、電子輸送層とは、対向電極１８０２から注入された電子を発光層１８１３へ輸送する機能を有する層である。このように、電子輸送層１８１４を設け、対向電極１８０２と発光層１８１３とを離すことによって発光が電極材料の金属に起因して消光することを防ぐことができる。
電子輸送層１８１４について特に限定はなく、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等によって形成されたものを用いることができる。この他、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体等によって形成されたものであってもよい。また、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）や、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いて形成されたものであってもよい。電子輸送層１８１４は、以上に記載したような正孔の移動度よりも電子の移動度が高い物質を用いて形成することが好ましい。また、電子輸送層１８１４は、１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質を用いて形成することがより好ましい。なお、電子輸送層１８１４は、以上に述べた物質から成る層を二以上組み合わせて形成した多層構造であってもよい。
さらに、画素電極１８０１と正孔輸送層１８１２との間には、図１８（ａ）に示すように、正孔注入層１８１１を有していてもよい。ここで、正孔注入層とは、陽極として機能する電極から正孔輸送層１８１２へ正孔の注入を促す機能を有する層である。
正孔注入層１８１１について特に限定はなく、モリブデン酸化物（ＭｏＯｘ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）、マンガン酸化物（ＭｎＯｘ）等の金属酸化物によって形成されたものを用いることができる。この他、フタロシアニン（略称：Ｈ２Ｐｃ）や銅フタロシアニン（ＣｕＰｃ）等のフタロシアニン系の化合物、４，４−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）等の芳香族アミン系の化合物、或いはポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）等の高分子等によっても正孔注入層１８１１を形成することができる。
また、前記金属酸化物と、正孔輸送性の高い物質とを混合したものを、画素電極１８０１と正孔輸送層１８１２との間に設けても良い。このような層は、厚膜化しても駆動電圧の上昇を伴わないため、層の膜厚を調整することでマイクロキャビティ効果や光の干渉効果を利用した光学設計を行うことができる。そのため、色純度に優れ、視野角に依存する色変化などが小さい高品質な発光素子を作製することができる。また、画素電極１８０１の表面に成膜時に発生する凹凸や電極表面に残った微少な残渣の影響で画素電極１８０１と対向電極１８０２がショートすることを防ぐ膜厚を選ぶことができる。
また、対向電極１８０２と電子輸送層１８１４との間には、図１８（ａ）に示すように、電子注入層１８１５を有していてもよい。ここで、電子注入層とは、陰極として機能する電極から電子輸送層１８１４へ電子の注入を促す機能を有する層である。なお、電子輸送層を特に設けない場合は、陰極として機能する電極と発光層との間に電子注入層を設け、発光層への電子の注入を補助してもよい。
電子注入層１８１５について特に限定はなく、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ２）等のようなアルカリ金属又はアルカリ土類金属の化合物を用いて形成されたものを用いることができる。この他、Ａｌｑまたは４，４−ビス（５−メチルベンズオキサゾル−２−イル）スチルベン（ＢｚＯｓ）等のように電子輸送性の高い物質と、マグネシウムまたはリチウム等のようにアルカリ金属又はアルカリ土類金属とを混合したものも、電子注入層１８１５として用いることができる。
なお、正孔注入層１８１１、正孔輸送層１８１２、発光層１８１３、電子輸送層１８１４、電子注入層１８１５は、それぞれ、蒸着法、インクジェット法、または塗布法等、いずれの方法で形成しても構わない。また、画素電極１８０１または対向電極１８０２についても、スパッタ法または蒸着法等、いずれの方法を用いて形成しても構わない。
また、発光素子の層構造は、図１８（ａ）に記載したものに限定されず、図１８（ｂ）に示すように陰極として機能する電極から順に作製してもよい。つまり、画素電極１８０１を陰極とし、画素電極１８０１上に電子注入層１８１５、電子輸送層１８１４、発光層１８１３、正孔輸送層１８１２、正孔注入層１８１１、対向電極１８０２の順で積層しても良い。なお、対向電極１８０２は陽極として機能する。
なお、発光素子は、発光層が一層のものについて記載したが、複数の発光層を有するものであってもよい。複数の発光層を設け、それぞれの発光層からの発光を混合することで、白色光を得ることができる。たとえば２層の発光層を有する発光素子の場合、第１の発光層と第２の発光層との間には、間隔層や、正孔を発生する層及び電子を発生する層を設けることが好ましい。このような構成により、外部に射出したそれぞれの発光は、視覚的に混合され、白色光として視認される。よって、白色光を得ることができる。
また、発光は、図１７において画素電極１７２４または対向電極１７２７のいずれか一方または両方を通って外部に取り出される。従って、画素電極１７２４または対向電極１７２７のいずれか一方または両方は、透光性を有する物質で成る。
対向電極１７２７のみが透光性を有する物質からなる場合、図１９（ａ）に示すように発光は対向電極１７２７を通って基板と逆側から取り出される。また、画素電極１７２４のみが透光性を有する物質からなる場合、図１９（ｂ）に示すように発光は画素電極１７２４を通って基板側から取り出される。画素電極１７２４および対向電極１７２７がいずれも透光性を有する物質からなるものである場合、図１９（ｃ）に示すように発光は画素電極１７２４および対向電極１７２７を通って、基板側および基板と逆側の両方から取り出される。
配線や電極は、上述した材料に限らず、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）の群から選ばれた一つ又は複数の元素、もしくは前記群から選ばれた一つ又は複数の元素を成分とする化合物や合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含有するＩＴＯ（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくはこれらの化合物を組み合わせた物質などを用いて形成することができる。また、これらとシリコンの化合物（シリサイド）（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）や窒素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を用いて形成しても良い。なお、シリコン（Ｓｉ）には、ｎ型不純物（リンなど）やｐ型不純物（ボロンなど）が多く含まれていても良い。これらの不純物を含むことにより導電率が向上し、通常の導体と同様の振る舞いをするため配線や電極として利用しやすくなる。なお、シリコンには、単結晶、多結晶（ポリシリコン）、非晶質（アモルファスシリコン）のいずれを用いてもよく、単結晶シリコンや多結晶シリコンを用いた際には抵抗を小さくすることができ、非晶質シリコンでは簡単な製造工程で作ることができる。
また、アルミニウムや銀を用いた際には、導電率が高いため信号遅延を低減することが可能である。また、エッチングが容易であるため、パターニングしやすく微細加工を行うことができる。また、銅においても、導電率が高いため信号遅延を低減することができる。モリブデンは、ＩＴＯ、ＩＺＯなどの酸化物半導体やシリコンと接触しても、材質不良を起こす等の問題を生じることなく製造できる。また、パターニングやエッチングを行いやすく耐熱性が高いため望ましい。チタンにおいても、ＩＴＯ、ＩＺＯなどの酸化物半導体やシリコンと接触しても材質不良を起こす等の問題を生じることなく製造でき、なおかつ優れた耐熱性を有するため望ましい。また、タングステンやネオジムは、優れた耐熱性を有するため望ましい。なお、ネオジムはアルミニウムとの合金にすると耐熱性が向上し、アルミニウムのヒロックを抑制することができる。また、シリコンは、トランジスタが有する半導体層と同時に形成することが可能であり、高い耐熱性を有する。また、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含有するＩＴＯ（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、シリコン（Ｓｉ）は透光性を有するため、光を透過させるような部分に用いる際には特に望ましい。これらは、例えば画素電極や共通電極として用いることができる。
なお、配線や電極は、上記材料を用いて形成された単層構造もしくは多層構造であってもよい。例えば、単層構造で形成する場合には、製造工程を簡略化することができ、コストを低減することができる。また、多層構造では、それぞれの材料のメリットを生かし、デメリットを低減させることが可能であるため、性能に優れた配線や電極を形成することができる。たとえば、抵抗の低い材料（アルミニウムなど）を多層構造の中に含むように形成することにより、配線の低抵抗化を図ることができる。また、耐熱性の高い材料を含むような構成（例えば、耐熱性が低いが他のメリットを有する材料を耐熱性が高い材料で挟むような積層構造）にすれば、耐熱性を向上でき、なおかつ単層では生かせなかったメリットを生かすことが可能となる。例えば、アルミニウムを含む層をモリブデンやチタンを含む層により挟む構成の配線や電極を用いると望ましい。また、配線や電極が他の材料の配線や電極等と直接接するような部分がある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材料の中に混入し、各々の材料の性質を変えてしまい、本来の目的を果たせなくなったり、製造する際に問題が生じ正常に製造できなくなったりすることがある。このような場合、ある層を他の層で挟んだり、覆ったりすることにより解決することができる。例えば、インジウム錫酸化物（ＩＴＯ）とアルミニウムを接触させたい場合は、間にチタンやモリブデンを挟むことが望ましい。また、シリコンとアルミニウムを接触させたい場合も同様に、間にチタンやモリブデンを挟むことが望ましい。
次に、トランジスタ１７１３に非結晶性の半導体膜を半導体層に用いた順スタガ構造のトランジスタについて説明する。画素の部分断面図を図２０に示す。なお、図２０では、順スタガ構造のトランジスタを記すと共に、画素が有する容量素子についても合わせて説明する。
図２０に示すように、基板２０１１上に下地膜２０１２が形成されている。さらに下地膜２０１２上に画素電極２０１３が形成されている。また、画素電極２０１３と同層に同じ材料からなる第１の電極２０１４が形成されている。
さらに、下地膜２０１２上に配線２０１５及び配線２０１６が形成され、画素電極２０１３の端部は配線２０１５で覆われている。配線２０１５及び配線２０１６の上部にＮ型の導電型を有するＮ型半導体層２０１７及びＮ型半導体層２０１８が形成されている。また、配線２０１５と配線２０１６の間であって、下地膜２０１２上に半導体層２０１９が形成されている。そして、半導体層２０１９の一部はＮ型半導体層２０１７及びＮ型半導体層２０１８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜で形成されている。また、半導体層２０１９上にゲート絶縁膜２０２０が形成されている。また、ゲート絶縁膜２０２０と同層の同じ材料からなる絶縁膜２０２１が第１の電極２０１４上にも形成されている。
さらに、ゲート絶縁膜２０２０上に、ゲート電極２０２２が形成され、トランジスタ２０２５が形成されている。また、ゲート電極２０２２と同層に同じ材料でなる第２の電極２０２３が第１の電極２０１４上に絶縁膜２０２１を介して形成され、絶縁膜２０２１が第１の電極２０１４と第２の電極２０２３とで挟まれた構成の容量素子２０２４が形成されている。また、画素電極２０１３の端部、トランジスタ２０２５及び容量素子２０２４を覆って、層間絶縁膜２０２６が形成されている。
層間絶縁膜２０２６及びその開口部に位置する画素電極２０１３上に発光物質を含む層２０２７及び対向電極２０２８が形成され、発光物質を含む層２０２７が画素電極２０１３と対向電極２０２８とで挟まれた領域で発光素子２０２９が形成されている。
また、図２０（ａ）に示す第１の電極２０１４を図２０（ｂ）に示すように配線２０１５及び２０１６と同層の同一材料で形成し、絶縁膜２０２１が第１の電極２０３０と第２の電極２０２３とで挟まれた構成の容量素子２０３１としても良い。また、図２０において、トランジスタ２０２５にＮチャネル型トランジスタを用いたが、Ｐチャネル型トランジスタでも良い。
基板２０１１、下地膜２０１２、画素電極２０１３、ゲート絶縁膜２０２０、ゲート電極２０２２、層間絶縁膜２０２６、発光物質を含む層２０２７及び対向電極２０２８に用いられる材料は、図１７において説明した基板１７１１、下地膜１７１２、画素電極１７２４、ゲート絶縁膜１７１５、ゲート電極１７１６、層間絶縁膜１７３０及び１７３１、発光物質を含む層１７２６及び対向電極１７２７と同様の材料をそれぞれ用いることができる。また、配線２０１５、配線２０１６は、図１７におけるソース電極及びドレイン電極１７２３と同様の材料を用いれば良い。
次に、半導体層に非結晶性の半導体膜を用いたトランジスタの他の構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり半導体層の下にゲート電極が位置するボトムゲート型のトランジスタを有する画素の部分断面図を図２１に示す。
基板２１１１上に下地膜２１１２が形成されている。さらに下地膜２１１２上にゲート電極２１１３が形成されている。また、ゲート電極２１１３と同層に同じ材料からなる第１の電極２１１４が形成されている。ゲート電極２１１３の材料には図１７におけるゲート電極１７１６に使用される材料の他、リンが添加された多結晶シリコンや金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極２１１３及び第１の電極２１１４を覆うようにゲート絶縁膜２１１５が形成されている。
ゲート絶縁膜２１１５上に、半導体層２１１６が形成されている。また、半導体層２１１６と同層に同じ材料からなる半導体層２１１７が第１の電極２１１４上に形成されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜で形成されている。
半導体層２１１６上にはＮ型の導電型を有するＮ型半導体層２１１８及びＮ型半導体層２１１９が形成され、半導体層２１１７上にはＮ型半導体層２１２０が形成されている。
Ｎ型半導体層２１１８及びＮ型半導体層２１１９上にはそれぞれ配線２１２１、配線２１２２が形成され、トランジスタ２１２９が形成された。また、Ｎ型半導体層２１２０上には配線２１２１及び配線２１２２と同層の同一材料からなる導電層２１２３が形成され、この導電層２１２３と、Ｎ型半導体層２１２０と、半導体層２１１７とで第２の電極を構成している。なお、この第２の電極と第１の電極２１１４とでゲート絶縁膜２１１５が挟み込まれた構成の容量素子２１３０が形成されている。
また、配線２１２１の一方の端部は延在し、その延在した配線２１２１上部に接して画素電極２１２４が形成されている。
また、画素電極２１２４の端部、トランジスタ２１２９及び容量素子２１３０を覆うように絶縁物２１２５が形成されている。
画素電極２１２４及び絶縁物２１２５上には発光物質を含む層２１２６及び対向電極２１２７が形成され、画素電極２１２４と対向電極２１２７とで発光物質を含む層２１２６が挟まれた領域では発光素子２１２８が形成されている。
容量素子２１３０の第２の電極の一部となる半導体層２１１７及びＮ型半導体層２１２０は特に設けなくても良い。つまり、第２の電極を導電層２１２３とし、第１の電極２１１４と導電層２１２３とでゲート絶縁膜２１１５が挟まれた構造の容量素子としてもよい。
また、トランジスタ２１２９にＮチャネル型トランジスタを用いたが、Ｐチャネル型トランジスタでも良い。
なお、図２１（ａ）において、配線２１２１を形成する前に画素電極２１２４を形成することで、図２１（ｂ）に示すような画素電極２１２４と同層の同一材料からなる第２の電極２１３１と第１の電極２１１４とでゲート絶縁膜２１１５が挟まれた構成の容量素子２１３２を形成することができる。
逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。次に、チャネル保護構造のトランジスタの場合について図２２を用いて説明する。なお、図２２において、図２１と同様のものに関しては共通の符号を用いて示す。
図２２（ａ）に示すチャネル保護型構造のトランジスタ２２０１は、図２１（ａ）に示したチャネルエッチ構造のトランジスタ２１２９とは半導体層２１１６においてチャネルが形成される領域上にエッチングのマスクとなる絶縁物２２０２が設けられている点で異なる。
同様に、図２２（ｂ）に示すチャネル保護型構造のトランジスタ２２０１は、図２１（ｂ）に示したチャネルエッチ構造のトランジスタ２１２９とは半導体層２１１６においてチャネルが形成される領域上にエッチングのマスクとなる絶縁物２２０２が設けられている点で異なる。
本発明の画素を構成するトランジスタの半導体層に非結晶性の半導体膜を用いることで、製造コストを削減することができる。なお、各材料には図１７において説明したものを用いることができる。
また、トランジスタの構造や容量素子の構成は上述したものに限られず、さまざまな構造もしくは構成のトランジスタや容量素子を用いることができる。
また、トランジスタの半導体層にはアモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜の他、ポリシリコン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用いても良い。
図２３に、半導体層に結晶性半導体膜を用いたトランジスタを有する画素の部分断面図を示し、以下に説明する。なお、図２３に示すトランジスタ２３１８は、図２９で示したマルチゲート型のトランジスタである。
図２３に示すように、基板２３０１上に下地膜２３０２が形成され、その上に半導体層２３０３が形成されている。なお、半導体層２３０３は、結晶性半導体膜を所望の形状にパターニングし形成する。
結晶性半導体膜の作製方法の一例を以下に記す。まず、基板２３０１上にスパッタ法、ＣＶＤ法等によりアモルファスシリコン膜を成膜する。成膜材料は、アモルファスシリコン膜に限定する必要はなく、非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性半導体膜であれば良い。また、非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を用いても良い。
そして、成膜したアモルファスシリコン膜を熱結晶化法、レーザー結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶化し、結晶性半導体膜を得る。なお、これらの結晶化方法を組み合わせて結晶化しても良い。
熱結晶化法により結晶性半導体膜を形成する場合には、加熱炉、レーザ照射、若しくはＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、又はこれらを組み合わせて用いることができる。
また、レーザー結晶化法により結晶性半導体膜を形成する場合には、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
また、ニッケルなどの触媒元素を用いた熱結晶化法により結晶性半導体膜を形成する場合には、結晶化後にニッケルなどの触媒元素を除去するゲッタリング処理を行うことが好ましい。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。この部分的に結晶化された結晶性半導体膜を所望の形状にパターニングして島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層２３０３に用いる。
また、結晶性半導体層は、トランジスタ２３１８のチャネル形成領域２３０４及びソース領域又はドレイン領域となる不純物領域２３０５に用いられる他、容量素子２３１９の下部電極となる半導体層２３０６及び不純物領域２３０８にも用いられる。なお、不純物領域２３０８は特に設ける必要はない。また、チャネル形成領域２３０４及び半導体層２３０６にはチャネルドープが行われていても良い。
次に、半導体層２３０３及び容量素子２３１９の下部電極上にはゲート絶縁膜２３０９が形成されている。さらに、半導体層２３０３上にはゲート絶縁膜２３０９を介してゲート電極２３１０が、容量素子２３１９の半導体層２３０６上にはゲート絶縁膜２３０９を介してゲート電極２３１０と同層に同じ材料からなる上部電極２３１１が形成されている。このようにして、トランジスタ２３１８及び容量素子２３１９が作製される。
次に、トランジスタ２３１８及び容量素子２３１９を覆って層間絶縁膜２３１２が形成され、層間絶縁膜２３１２上にはコンタクトホールを介して不純物領域２３０５と接する配線２３１３が形成されている。そして、配線２３１３に接して層間絶縁膜２３１２上には画素電極２３１４が形成され、画素電極２３１４の端部及び配線２３１３を覆って絶縁物２３１５が形成されている。さらに、画素電極２３１４上に発光物質を含む層２３１６及び対向電極２３１７が形成され、画素電極２３１４と対向電極２３１７とで発光物質を含む層２３１６が挟まれた領域では発光素子２３２０が形成されている。
また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用いたボトムゲート型のトランジスタを有する画素の部分断面を図２４に示す。
基板２４０１上に下地膜２４０２が形成され、その上にゲート電極２４０３が形成されている。また、ゲート電極２４０３と同層に同じ材料からなる容量素子２４２３の第１の電極２４０４が形成されている。
また、ゲート電極２４０３及び第１の電極２４０４を覆うようにゲート絶縁膜２４０５が形成されている。
また、ゲート絶縁膜２４０５上に、半導体層が形成されている。なお、半導体膜は、非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性半導体膜を熱結晶化法、レーザー結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶化し、所望の形状にパターニングして半導体層を形成する。
なお、半導体層を用いてトランジスタ２４２２のチャネル形成領域２４０６、ＬＤＤ領域２４０７及びソース領域又はドレイン領域となる不純物領域２４０８、並びに容量素子２４２３の第２の電極となる領域２４０９、不純物領域２４１０及び不純物領域２４１１が形成される。なお、不純物領域２４１０及び不純物領域２４１１は特に設けなくても良い。また、チャネル形成領域２４０６及び領域２４０９は不純物が添加されていても良い。
なお、容量素子２４２３はゲート絶縁膜２４０５が第１の電極２４０４及び半導体層から形成された領域２４０９等からなる第２の電極で挟まれた構成である。
次に、半導体層を覆って第１の層間絶縁膜２４１２が形成され、第１の層間絶縁膜２４１２上にコンタクトホールを介して不純物領域２４０８と接する配線２４１３が形成されている。
また、第１の層間絶縁膜２４１２には開口部２４１５が形成されている。トランジスタ２４２２、容量素子２４２３及び開口部２４１５を覆うように第２の層間絶縁膜２４１６が形成され、第２の層間絶縁膜２４１６上にコンタクトホールを介して、配線２４１３と接続された画素電極２４１７が形成されている。また、画素電極２４１７の端部を覆って絶縁物２４１８が形成されている。そして、画素電極２４１７上に発光物質を含む層２４１９及び対向電極２４２０が形成され、画素電極２４１７と対向電極２４２０とで発光物質を含む層２４１９が挟まれた領域では発光素子２４２１が形成されている。なお、発光素子２４２１の下部に開口部２４１５が位置している。つまり、発光素子２４２１からの発光を基板側から取り出すときには第１の層間絶縁膜２４１２に開口部２４１５を有するため透過率を高めることができる。
本発明の画素を構成するトランジスタの半導体層に結晶性半導体膜を用いることで、例えば、図９における走査線駆動回路９１２及び信号線駆動回路９１１を画素部９１３と一体形成することが容易になる。
なお、半導体層に結晶性半導体膜を用いたトランジスタにおいても構造は上述したものに限られず、さまざまな構造をとることができる。なお、容量素子においても同様である。また、本実施形態において、特に断りがない限り図１７における材料を適宜使用することができる。
本実施形態で示したトランジスタは、実施の形態１乃至６に記載した画素において発光素子に供給する電流値を制御するトランジスタとして利用することができる。よって、実施の形態１乃至６に記載したように画素を動作させることで、トランジスタのしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子に供給することができ、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能である。
また、このような画素を図９の表示装置に適用することにより、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。
（実施の形態８）
本実施形態では、実施の形態７に示した発光素子とは異なる構成を有する素子について説明する。
エレクトロルミネセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。前者は、発光材料の粒子をバインダ中に分散させた発光層を有し、後者は、発光材料の薄膜からなる発光層を有している点に違いはあるが、高電界で加速された電子を必要とする点では共通である。なお、得られる発光のメカニズムとしては、ドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光と、金属イオンの内殻電子遷移を利用する局在型発光とがある。一般的に、分散型無機ＥＬ素子ではドナー−アクセプター再結合型発光、薄膜型無機ＥＬ素子では局在型発光である場合が多い。
本実施形態で使用される発光材料は、少なくとも母体材料と発光中心となる不純物元素（発光物質とも言う）とで構成される。含有させる不純物元素を変化させることで、様々な色の発光を得ることができる。発光材料の作製方法としては、固相法や液相法（共沈法）などの様々な方法を用いることができる。また、噴霧熱分解法、複分解法、プレカーサーの熱分解反応による方法、逆ミセル法やこれらの方法と高温焼成を組み合わせた方法、凍結乾燥法などの液相法なども用いることができる。
固相法は、母体材料と、不純物元素又は不純物元素を含む化合物を秤量し、乳鉢で混合、電気炉で加熱、焼成を行い反応させ、母体材料に不純物元素を含有させる方法である。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。比較的高温での焼成を必要とするが、簡単な方法であるため、生産性がよく大量生産に適している。
液相法（共沈法）は、母体材料又は母体材料を含む化合物と、不純物元素又は不純物元素を含む化合物を溶液中で反応させ、乾燥させた後、焼成を行う方法である。発光材料の粒子が均一に分布し、粒径が小さく低い焼成温度でも反応が進むことができる。
発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。硫化物としては、例えば、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化カルシウム（ＣａＳ）、硫化イットリウム（Ｙ２Ｓ３）、硫化ガリウム（Ｇａ２Ｓ３）、硫化ストロンチウム（ＳｒＳ）、硫化バリウム（ＢａＳ）等を用いることができる。また、酸化物としては、例えば、酸化亜鉛（ＺｎＯ）、酸化イットリウム（Ｙ２Ｏ３）等を用いることができる。また、窒化物としては、例えば、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）等を用いることができる。さらに、セレン化亜鉛（ＺｎＳｅ）、テルル化亜鉛（ＺｎＴｅ）等も用いることができ、硫化カルシウム−ガリウム（ＣａＧａ２Ｓ４）、硫化ストロンチウム−ガリウム（ＳｒＧａ２Ｓ４）、硫化バリウム−ガリウム（ＢａＧａ２Ｓ４）等の３元系の混晶であってもよい。
局在型発光の発光中心として、マンガン（Ｍｎ）、銅（Ｃｕ）、サマリウム（Ｓｍ）、テルビウム（Ｔｂ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、ユーロピウム（Ｅｕ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）などを用いることができる。なお、電荷補償として、フッ素（Ｆ）、塩素（Ｃｌ）などのハロゲン元素が添加されていてもよい。
一方、ドナー−アクセプター再結合型発光の発光中心として、ドナー準位を形成する第１の不純物元素及びアクセプター準位を形成する第２の不純物元素を含む発光材料を用いることができる。第１の不純物元素は、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、アルミニウム（Ａｌ）等を用いることができる。第２の不純物元素としては、例えば、銅（Ｃｕ）、銀（Ａｇ）等を用いることができる。
ドナー−アクセプター再結合型発光の発光材料を固相法を用いて合成する場合、母体材料と、第１の不純物元素又は第１の不純物元素を含む化合物と、第２の不純物元素又は第２の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。母体材料としては、上述した母体材料を用いることができ、第１の不純物元素又は第１の不純物元素を含む化合物としては、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、硫化アルミニウム（Ａｌ２Ｓ３）等を用いることができ、第２の不純物元素又は第２の不純物元素を含む化合物としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、硫化銅（Ｃｕ２Ｓ）、硫化銀（Ａｇ２Ｓ）等を用いることができる。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。
また、固相反応を利用する場合の不純物元素として、第１の不純物元素と第２の不純物元素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく、固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに、余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第１の不純物元素と第２の不純物元素で構成される化合物としては、例えば、塩化銅（ＣｕＣｌ）、塩化銀（ＡｇＣｌ）等を用いることができる。
なお、これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ａｔｏｍ％であればよく、好ましくは０．０５〜５ａｔｏｍ％の範囲である。
薄膜型無機ＥＬ素子の場合、発光層は、上記発光材料を含む層であり、抵抗加熱蒸着法、電子ビーム蒸着（ＥＢ蒸着）法等の真空蒸着法、スパッタリング法等の物理気相成長法（ＰＶＤ）、有機金属ＣＶＤ法、ハイドライド輸送減圧ＣＶＤ法等の化学気相成長法（ＣＶＤ）、原子エピタキシ法（ＡＬＥ）等を用いて形成することができる。
図４６（Ａ）乃至（Ｃ）に発光素子として用いることのできる薄膜型無機ＥＬ素子の一例を示す。図４６（Ａ）乃至（Ｃ）において、発光素子は、第１の電極４６０１、発光層４６０２、第２の電極４６０３を含む。
図４６（Ｂ）及び図４６（Ｃ）に示す発光素子は、図４６（Ａ）の発光素子の電極と発光層との間に絶縁層を設けた構造である。図４６（Ｂ）に示す発光素子は、第１の電極４６０１と発光層４６０２との間に絶縁層４６０４を有し、図４６（Ｃ）に示す発光素子は、第１の電極４６０１と発光層４６０２との間に絶縁層４６０４ａを、第２の電極４６０３と発光層４６０３との間に絶縁層４６０４ｂを有している。このように絶縁層を発光層を挟持する一対の電極のうちの一方と発光層との間にのみ設けてもよいし、両方の間に設けてもよい。また、絶縁層は単層でもよいし複数層からなる積層でもよい。
図４６（Ｂ）では第１の電極４６０１に接するように絶縁層４６０４が設けられているが、絶縁層と発光層の順番を逆にして、第２の電極４６０３に接するように絶縁層４６０４を設けてもよい。
分散型無機ＥＬ素子の場合、粒子状の発光材料をバインダ中に分散させ膜状の発光層を形成する。発光材料の作製方法によって、所望の大きさの粒子が得られない場合は、乳鉢等で粉砕などによって粒子状に加工すればよい。バインダとは、粒状の発光材料を分散した状態で固定し、発光層としての形状に保持するための物質である。発光材料は、バインダによって発光層中に均一に分散し固定される。
分散型無機ＥＬ素子の場合、発光層の形成方法は、選択的に発光層を形成できる液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷など）、スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。膜厚は特に限定されることはないが、好ましくは１０〜１０００ｎｍの範囲である。また、発光材料及びバインダを含む発光層において、発光材料の割合は５０ｗｔ％以上８０ｗｔ％以下とするよい。
図４７（Ａ）乃至（Ｃ）に発光素子として用いることのできる分散型無機ＥＬ素子の一例を示す。図４７（Ａ）における発光素子は、第１の電極４６０１、発光層４７０２、第２の電極４６０３の積層構造を有し、発光層４７０２中にバインダによって保持された発光材料４７１０を含む。
本実施の形態に用いることのできるバインダとしては、絶縁性を有する有機材料や、無機材料を用いることができる。なお、有機材料及び無機材料の混合材料を用いてもよい。有機材料としては、シアノエチルセルロース系樹脂のように、比較的誘電率の高いポリマーや、ポリエチレン、ポリプロピレン、ポリスチレン系樹脂、シリコーン樹脂、エポキシ樹脂、フッ化ビニリデンなどの樹脂を用いることができる。また、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基として少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。この他、置換基としてフルオロ基を用いてもよい。また、置換基として少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、有機材料は上記の他、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂、オキサゾール樹脂（ポリベンゾオキサゾール）等の樹脂材料を用いてもよい。これらの樹脂に、チタン酸バリウム（ＢａＴｉＯ３）やチタン酸ストロンチウム（ＳｒＴｉＯ３）などの高誘電率の微粒子を適度に混合して誘電率を調整することもできる。
また、バインダに含まれる無機材料としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸素及び窒素を含む珪素、窒化アルミニウム（ＡｌＮ）、酸素及び窒素を含むアルミニウムまたは酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、ＢａＴｉＯ３、ＳｒＴｉＯ３、チタン酸鉛（ＰｂＴｉＯ３）、ニオブ酸カリウム（ＫＮｂＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、酸化タンタル（Ｔａ２Ｏ５）、タンタル酸バリウム（ＢａＴａ２Ｏ６）、タンタル酸リチウム（ＬｉＴａＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、硫化亜鉛（ＺｎＳ）その他の無機材料を含む物質から選ばれる材料で形成することができる。有機材料に、誘電率の高い無機材料を含ませる（添加等によって）ことによって、発光材料及びバインダよりなる発光層の誘電率をより大きくすることができる。
作製工程において、発光材料はバインダを含む溶液中に分散されるが本実施の形態に用いることのできるバインダを含む溶液の溶媒としては、バインダ材料が溶解し、発光層を形成する方法（各種ウエットプロセス）及び所望の膜厚に適した粘度の溶液を作製できるような溶媒を適宜選択すればよい。有機溶媒等を用いることができ、例えばバインダとしてシロキサン樹脂を用いる場合は、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡともいう）、３−メトシキ−３メチル−１−ブタノール（ＭＭＢともいう）などを用いることができる。
図４７（Ｂ）及び図４７（Ｃ）に示す発光素子は、図４７（Ａ）の発光素子の電極と発光層間に絶縁層を設けた構造である。図４７（Ｂ）に示す発光素子は、第１の電極４６０１と発光層４７０２との間に絶縁層４６０４を有し、図４７（Ｃ）に示す発光素子は、第１の電極４６０１と発光層４７０２との間に絶縁層４６０４ａ、第２の電極４６０３と発光層４７０２との間に絶縁層４６０４ｂとを有している。このように絶縁層を発光層を挟持する一対の電極のうちの一方と発光層との間にのみ設けてもよいし、両方の間に設けてもよい。また、絶縁層は単層でもよいし複数層からなる積層でもよい。
図４７（Ｂ）では第１の電極４６０１に接するように絶縁層４６０４が設けられているが、絶縁層と発光層の順序を逆にして、第２の電極４６０３に接するように絶縁層４６０４を設けてもよい。
図４６及び図４７における絶縁層４６０４、４６０４ａ、４６０４ｂは、特に限定されることはないが、絶縁耐性が高く、緻密な膜質であることが好ましく、さらには、誘電率が高いことが好ましい。例えば、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ジルコニウム（ＺｒＯ２）等やこれらの混合膜又は２種以上の積層膜を用いることができる。これらの絶縁膜は、スパッタリング、蒸着、ＣＶＤ等により成膜することができる。また、絶縁層はこれら絶縁材料の粒子をバインダ中に分散して成膜してもよい。バインダ材料は、発光層に含まれるバインダと同様な材料、方法を用いて形成すればよい。膜厚は特に限定されることはないが、好ましくは１０〜１０００ｎｍの範囲である。
なお、第１の電極４６０１及び第２の電極４６０３には、金属、合金、導電性化合物、及びこれらの混合物などを用いることができる。例えば、実施の形態７に記載した画素電極１８０１及び対向電極１８０２に用いた材料を適宜選択して用いることができる。
なお、本実施の形態で示す発光素子は、発光層を挟持する一対の電極間、すなわち第１の電極４６０１及び第２の電極４６０３に電圧を印加することで発光が得られる。
以上のようにして得られた無機ＥＬ素子は、実施の形態７における発光素子として用いることができる他、他の実施の形態とも自由に組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の表示装置の一形態について図２５を用いて説明する。
図２５（ａ）は、表示装置を示す上面図、図２５（ｂ）は図２５（ａ）中Ａ−Ａ’線断面図（Ａ−Ａ’で切断した断面図）である。表示装置は、基板２５１０上に図中において点線で示された信号線駆動回路２５０１、画素部２５０２、第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６を有する。さらに、封止基板２５０４、シール材２５０５を有し、これらで囲まれた表示装置の内側は、空間２５０７となっている。
なお、配線２５０８は第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６及び信号線駆動回路２５０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）２５０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ２５０９と表示装置との接続部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）２５１８及び２５１９がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示していないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていてもよい。本発明の表示装置とは、表示装置本体だけでなく、ＦＰＣもしくはＰＷＢが取り付けられた状態も含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
断面構造について図２５（ｂ）を用いて説明する。基板２５１０上には画素部２５０２とその周辺駆動回路（第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６及び信号線駆動回路２５０１）が形成されているが、ここでは、信号線駆動回路２５０１と、画素部２５０２が示されている。
なお、信号線駆動回路２５０１はＮチャネル型トランジスタ２５２０、２５２１のように同一導電型のトランジスタで構成されている。もちろん、Ｐチャネル型トランジスタや同一導電型のトランジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を形成しても良い。また、本実施形態では、基板上に周辺駆動回路を一体形成した表示パネルを示しているが、必ずしもその必要はなく、周辺駆動回路の全てもしくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。
画素部２５０２は、実施の形態１乃至６に記載した画素が用いられている。なお、図２５（ｂ）にはスイッチとして機能するトランジスタ２５１１と、発光素子に供給する電流値を制御するトランジスタ２５１２と、発光素子２５２８が示されている。なお、トランジスタ２５１２の第１の電極は発光素子２５２８の画素電極２５１３と接続されている。また、画素電極２５１３の端部を覆って絶縁物２５１４が形成されている。ここでは、絶縁物２５１４はポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物２５１４の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物２５１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物２５１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物２５１４として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
また、画素電極２５１３上には、発光物質を含む層２５１６および対向電極２５１７が形成される。発光物質を含む層２５１６には、少なくとも発光層が設けられていれば、その他の層については特には限定されず、適宜選択することができる。
さらにシール材２５０５を用いて封止基板２５０４と基板２５１０とを貼り合わせることにより、基板２５１０、封止基板２５０４、およびシール材２５０５で囲まれた空間２５０７に発光素子２５２８が備えられた構造になっている。なお、空間２５０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材２５０５で充填される構成も含むものとする。
なお、シール材２５０５にはエポキシ系樹脂を用いることが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。封止基板２５０４に用いる材料としては、ガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
画素部２５０２に実施の形態１乃至６に記載した画素を用い動作させることで、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。
図２５示すように、信号線駆動回路２５０１、画素部２５０２、第１の走査線駆動回路２５０３及び第２の走査線駆動回路２５０６を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路２５０１、画素部２５０２、第１の走査線駆動回路２５０３及び第２の走査線駆動回路２５０６に用いられるトランジスタを同一導電型とすることで作製工程の簡略化が図れるためさらなる低コスト化を図ることができる。
以上のようにして、本発明の表示装置を得ることができる。なお、上述した構成は一例であって本発明の表示装置の構成はこれに限定されない。
なお、表示装置の構成としては、図２６に示すように信号線駆動回路２６０１をＩＣチップ上に形成して、ＣＯＧ等で表示装置に実装した構成としても良い。なお、図２６（ａ）における基板２６００、画素部２６０２、第１の走査線駆動回路２６０３、第２の走査線駆動回路２６０４、ＦＰＣ２６０５、ＩＣチップ２６０６、ＩＣチップ２６０７、封止基板２６０８、シール材２６０９はそれぞれ図２５（ａ）における基板２５１０、画素部２５０２、第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６、ＦＰＣ２５０９、ＩＣチップ２５１８、ＩＣチップ２５１９、封止基板２５０４、シール材２５０５に相当する。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図ることが可能である。
なお、第１の走査線駆動回路２６０３や第２の走査線駆動回路２６０４を画素部２６０２と一体形成することで、低コスト化が図れる。そして、この第１の走査線駆動回路２６０３、第２の走査線駆動回路２６０４及び画素部２６０２は同一導電型のトランジスタで構成することでさらなる低コスト化が図れる。そのとき、第１の走査線駆動回路２６０３及び第２の走査線駆動回路２６０４にブートトラップ回路を用いることにより出力電位が低くなってしまうことを防止することができる。また、第１の走査線駆動回路２６０３及び第２の走査線駆動回路２６０４を構成するトランジスタの半導体層にアモルファスシリコンを用いた場合、劣化によりしきい値電圧が変動するため、これを補正する機能を有することが好ましい。
なお、画素部２６０２に実施の形態１乃至６に記載した画素を用い動作させることで、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、ＦＰＣ２６０５と基板２６００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装することで基板面積を有効利用することができる。
また、図２５（ａ）の信号線駆動回路２５０１、第１の走査線駆動回路２５０３及び第２の走査線駆動回路２５０６に相当する信号線駆動回路２６１１、第１の走査線駆動回路２６１３及び第２の走査線駆動回路２６１４を、図２６（ｂ）に示すようにＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。なお、図２６（ｂ）における基板２６１０、画素部２６１２、ＦＰＣ２６１５、ＩＣチップ２６１６、ＩＣチップ２６１７、封止基板２６１８、シール材２６１９はそれぞれ図２５（ａ）における基板２５１０、画素部２５０２、ＦＰＣ２５０９、ＩＣチップ２５１８、ＩＣチップ２５１９、封止基板２５０４、シール材２５０５に相当する。
また、画素部２６１２のトランジスタの半導体層に非結晶性の半導体膜、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
また、画素の行方向及び列方向に第１の走査線駆動回路、第２の走査線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図２７（ａ）に示すようにＩＣチップ上に形成された周辺駆動回路２７０１が図２６（ｂ）に示す第１の走査線駆動回路２６１３、第２の走査線駆動回路２６１４及び信号線駆動回路２６１１の機能を有するようにしても良い。なお、図２７（ａ）における基板２７００、画素部２７０２、ＦＰＣ２７０４、ＩＣチップ２７０５、ＩＣチップ２７０６、封止基板２７０７、シール材２７０８はそれぞれ図２５（ａ）の基板２５１０、画素部２５０２、ＦＰＣ２５０９、ＩＣチップ２５１８、ＩＣチップ２５１９、封止基板２５０４、シール材２５０５に相当する。
なお、図２７（ａ）の表示装置の配線の接続を説明する模式図を図２７（ｂ）に示す。なお、図２７（ｂ）には、基板２７１０、周辺駆動回路２７１１、画素部２７１２、ＦＰＣ２７１３、ＦＰＣ２７１４が図示されている。
ＦＰＣ２７１３及びＦＰＣ２７１４は周辺駆動回路２７１１に外部からの信号及び電源電位を入力する。そして、周辺駆動回路２７１１からの出力は、画素部２７１２の有する画素に接続された行方向及び列方向の配線に入力される。
また、発光素子に白色の発光素子を用いる場合、封止基板にカラーフィルターを設けることでフルカラー表示を実現することができる。このような表示装置にも本発明を適用することが可能である。図２８に、画素部の部分断面図の一例を示す。
図２８に示すように、基板２８００上に下地膜２８０２が形成され、その上に発光素子に供給する電流値を制御するトランジスタ２８０１が形成され、トランジスタ２８０１の第１の電極に接して画素電極２８０３が形成され、その上に発光物質を含む層２８０４と対向電極２８０５が形成されている。
なお、画素電極２８０３と対向電極２８０５とで発光物質を含む層２８０４が挟まれているところが発光素子となる。なお、図２８においては白色光を発光するものとする。そして、発光素子の上部には赤色のカラーフィルター２８０６Ｒ、緑色のカラーフィルター２８０６Ｇ、青色のカラーフィルター２８０６Ｂが設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するためにブラックマトリクス（ＢＭともいう）２８０７が設けられている。
本実施形態の表示装置は実施の形態１乃至６だけではなく、実施の形態７または８に記載した構成とも適宜組み合わせることが可能である。また、表示装置の構成は上記に限らず、本発明を他の構成の表示装置においても適用することができる。
（実施の形態１０）
本発明の表示装置は様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。なお、電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図３３（Ａ）はディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３、スピーカー部３３０４、ビデオ入力端子３３０５等を含む。
なお、表示部３３０３には実施の形態１乃至６に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するディスプレイを得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
なお、近年、ディスプレイの大型化のニーズが強くなっているなか、ディスプレイの大型化に伴い価格の上昇が問題となっている。そのため、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。
本発明の画素は、同一導電型のトランジスタで作製することができるため、工程数を減らし製造コストを削減することができる。また、画素を構成するトランジスタの半導体層に非結晶性の半導体膜、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で表示パネルに実装すると良い。なお、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路は画素部と共に同一導電型のトランジスタで構成される回路で一体形成しても良い。
図３３（Ｂ）はカメラであり、本体３３１１、表示部３３１２、受像部３３１３、操作キー３３１４、外部接続ポート３３１５、シャッター３３１６等を含む。
なお、表示部３３１２には実施の形態１乃至６に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するカメラを得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。
また、近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、高性能なものをいかに低価格に抑えるかが重要となる。
本発明の画素は、同一導電型のトランジスタで作製することができるため、工程数を減らし製造コストを削減することができる。また、画素を構成するトランジスタの半導体層に非結晶性の半導体膜、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装すると良い。なお、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路は画素部と共に同一導電型のトランジスタで構成される回路で一体形成しても良い。
図３３（Ｃ）はコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、キーボード３３２４、外部接続ポート３３２５、ポインティングデバイス３３２６等を含む。なお、表示部３３２３には実施の形態１乃至６に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するコンピュータを得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｄ）はモバイルコンピュータであり、本体３３３１、表示部３３３２、スイッチ３３３３、操作キー３３３４、赤外線ポート３３３５等を含む。なお、表示部３３３２には実施の形態１乃至６に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するモバイルコンピュータを得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３４１、筐体３３４２、表示部Ａ３３４３、表示部Ｂ３３４４、記録媒体（ＤＶＤ等）読み込み部３３４５、操作キー３３４６、スピーカー部３３４７等を含む。表示部Ａ３３４３は主として画像情報を表示し、表示部Ｂ３３４４は主として文字情報を表示することができる。なお、表示部Ａ３３４３や表示部Ｂ３３４４には実施の形態１乃至６に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有する画像再生装置を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｆ）はゴーグル型ディスプレイであり、本体３３５１、表示部３３５２、アーム部３３５３を含む。なお、表示部３３５２には実施の形態１乃至６に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するゴーグル型ディスプレイを得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｇ）はビデオカメラであり、本体３３６１、表示部３３６２、筐体３３６３、外部接続ポート３３６４、リモコン受信部３３６５、受像部３３６６、バッテリー３３６７、音声入力部３３６８、操作キー３３６９、接眼部３３６０等を含む。なお、表示部３３６２には実施の形態１乃至６に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するビデオカメラを得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｈ）は携帯電話機であり、本体３３７１、筐体３３７２、表示部３３７３、音声入力部３３７４、音声出力部３３７５、操作キー３３７６、外部接続ポート３３７７、アンテナ３３７８等を含む。なお、表示部３３７３には実施の形態１乃至６に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有する携帯電話機を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
このように本発明は、あらゆる電子機器に適用することが可能である。
（実施の形態１１）
本実施の形態において、本発明の表示装置を表示部に有する携帯電話の構成例について図３４を用いて説明する。
表示パネル３４１０はハウジング３４００に脱着自在に組み込まれる。ハウジング３４００は表示パネル３４１０のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル３４１０を固定したハウジング３４００はプリント基板３４０１に嵌入されモジュールとして組み立てられる。
表示パネル３４１０はＦＰＣ３４１１を介してプリント基板３４０１に接続される。プリント基板３４０１には、スピーカー３４０２、マイクロフォン３４０３、送受信回路３４０４、ＣＰＵ及びコントローラなどを含む信号処理回路３４０５が形成されている。このようなモジュールと、入力手段３４０６、バッテリ３４０７を組み合わせ、筐体３４０９及び筐体３４１２に収納する。なお、表示パネル３４１０の画素部は筐体３４１２に形成された開口窓から視認できように配置する。
表示パネル３４１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）をトランジスタを用いて基板上に一体形成し、他の一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル３４１０に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧなどで表示パネルに実装しても良い。
なお、画素部には、実施の形態１乃至６に記載した画素を用いる。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有する表示パネル３４１０を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
また、本実施形態に示した構成は携帯電話の一例であって、このような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。
（実施の形態１２）
本実施形態では、表示パネルと、回路基板を組み合わせたＥＬモジュールについて図３５及び図３６を用いて説明する。
図３５に示すように、表示パネル３５０１は画素部３５０３、走査線駆動回路３５０４及び信号線駆動回路３５０５を有している。回路基板３５０２には、例えば、コントロール回路３５０６や信号分割回路３５０７などが形成されている。なお、表示パネル３５０１と回路基板３５０２は接続配線３５０８によって接続されている。接続配線３５０８にはＦＰＣ等を用いることができる。
表示パネル３５０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）をトランジスタを用いて基板上に一体形成し、他の一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル３５０１に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧなどで表示パネルに実装しても良い。
なお、画素部には、実施の形態１乃至６に記載した画素を用いる。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示パネル３５０１を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
このようなＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図３６は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ３６０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路３６０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３６０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路３５０６により処理される。コントロール回路３５０６は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路３５０７を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ３６０１で受信した信号のうち、音声信号は音声信号増幅回路３６０４に送られ、その出力は音声信号処理回路３６０５を経てスピーカー３６０６に供給される。制御回路３６０７は受信局（受信周波数）や音量の制御情報を入力部３６０８から受け、チューナ３６０１や音声信号処理回路３６０５に信号を送出する。
実施の形態１０に記載した図３３（Ａ）の筐体３３０１に、図３５のＥＬモジュールを組みこんで、テレビ受像機を完成させることができる。
もちろん、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
実施の形態１に示す画素構成を説明する図。 図１で示した画素の動作を説明するタイミングチャート。 図１で示した画素の動作を説明する図。 チャネル長変調による電圧−電流特性のモデル図。 実施の形態１に示す画素構成を説明する図。 実施の形態１に示す画素構成を説明する図。 実施の形態１に示す画素構成を説明する図。 実施の形態１に示す画素構成を説明する図。 実施の形態１に示す表示装置を説明する図。 実施の形態１に示す表示装置の書き込み動作を説明する図。 実施の形態２に示す画素構成を説明する図。 実施の形態３に示す画素構成を説明する図。 実施の形態３に示す画素構成を説明する図。 実施の形態３に示す画素構成を説明する図。 実施の形態３に示す画素構成を説明する図。 実施の形態１に示す画素構成を説明する図。 実施の形態７に示す画素の部分断面図。 実施の形態７に示す発光素子を説明する図。 実施の形態７に示す光の取り出し方向を説明する図。 実施の形態７に示す画素の部分断面図。 実施の形態７に示す画素の部分断面図。 実施の形態７に示す画素の部分断面図。 実施の形態７に示す画素の部分断面図。 実施の形態７に示す画素の部分断面図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す画素の部分断面図。 実施の形態４に示す画素構成を説明する図。 実施の形態４に示す画素構成を説明する図。 実施の形態５に示す画素構成を説明する図。 図３１で示した画素の動作を説明するタイミングチャート。 本発明を適用可能な電子機器を説明する図。 携帯電話機の構成例を示す図。 ＥＬモジュールの例を示す図。 ＥＬテレビ受像器の主要な構成を示すブロック図。 実施の形態５に示す画素構成を説明する図。 図５に示す画素の上面図。 実施の形態６に示す画素構成を説明する図。 図３９で示した画素の動作を説明するタイミングチャート。 図３９で示した画素の動作を説明する図。 実施の形態５に示す画素構成を説明する図。 デジタル階調方式と時間階調方式とを組み合わせた駆動方式を説明する図。 実施の形態１で示した画素の動作を示した図。 実施の形態１に示す画素構成を説明する図。 実施の形態８に示す発光素子を説明する図。 実施の形態８に示す発光素子を説明する図。 実施の形態１に示す画素構成を説明する図。 実施の形態６に示す画素構成を説明する図。 従来技術の画素構成を説明する図。 従来技術の画素構成を説明する図。 従来技術に示した画素を動作させるタイミングチャート。 従来技術を用いた際の１フレーム期間における発光期間の割合を説明する図。
符号の説明
１１０ トランジスタ
１１１ 第１のスイッチ
１１２ 第２のスイッチ
１１３ 第３のスイッチ
１１４ 第４のスイッチ
１１５ 容量素子
１１６ 発光素子
１１７ 信号線
１１８ 第１の走査線
１１９ 第２の走査線
１２０ 第３の走査線
１２１ 第４の走査線
１２２ 電源線
１２３ 電位供給線
１２４ 対向電極
５１１ 第１のスイッチングトランジスタ
５１２ 第２のスイッチングトランジスタ
５１３ 第３のスイッチングトランジスタ
５１４ 第４のスイッチングトランジスタ
６１１ 信号線駆動回路
６１２ 走査線駆動回路
６１３ 画素部
６１４ 第４のスイッチ
７１４ 第４のスイッチ
８１４ 第４のスイッチ
９１１ 信号線駆動回路
９１２ 走査線駆動回路
９１３ 画素部
９１４ 画素
１１１３ 整流素子
１１２０ 第３の走査線
１１５１ ショットキー・バリア型ダイオード
１１５２ ＰＩＮ型ダイオード
１１５３ ＰＮ型ダイオード
１１５４ トランジスタ
１１５５ トランジスタ
１２００ 画素
１２１８ 第１の走査線
１３００ 画素
１３１９ 第２の走査線
１４００ 画素
１４２０ 第３の走査線
１５００ 画素
１５２１ 第４の走査線
１６１５ ゲート容量
１６４０ 画素電極
２９１０ トランジスタ
３０１０ トランジスタ
３１０１ トランジスタ
３１０２ トランジスタ
３１０３ 第５のスイッチ
３１０４ 第６のスイッチ
３１１１ 第１のスイッチ
３１１２ 第２のスイッチ
３１１３ 第３のスイッチ
３１１４ 第４のスイッチ
３１１５ 容量素子
３１１６ 発光素子
３１１７ 信号線
３１１８ 第１の走査線
３１１９ 第２の走査線
３１２０ 第３の走査線
３１２１ 第４の走査線
３１２２ 電源線
３１２３ 電位供給線
３１２４ 対向電極
３９１０ トランジスタ
３９１１ 第１のスイッチ
３９１２ 第２のスイッチ
３９１３ 第３のスイッチ
３９１４ 第４のスイッチ
３９１５ 容量素子
３９１６ 発光素子
３９１７ 信号線
３９１８ 第１の走査線
３９１９ 第２の走査線
３９２０ 第３の走査線
３９２１ 第４の走査線
３９２２ 電源線
３９２３ 電位供給線
３９２４ 対向電極

Claims (10)

  1. 第１乃至第４のスイッチと、第１乃至第３の配線と、容量素子と、薄膜トランジスタと、を有し、前記薄膜トランジスタの特性ばらつきの影響を低減することができる機能を有する半導体装置であって、
    前記薄膜トランジスタのソース及びドレインの一方は、負荷と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの一方は、前記第３のスイッチの第１の端子と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第２の配線と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの他方は、前記第１の配線と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第２のスイッチの第１の端子と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記薄膜トランジスタのソース及びドレインの他方と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第４のスイッチの第１の端子と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記第１のスイッチの第１の端子と電気的に接続され、
    前記第１のスイッチの第２の端子は、前記第３の配線と電気的に接続され、
    前記容量素子の第１の端子は、前記第４のスイッチの第２の端子と電気的に接続され、
    前記容量素子の第２の端子は、前記薄膜トランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１の配線は、パルス信号を供給することができる機能を有し、
    前記第２の配線は、前記第３のスイッチが導通状態であるときに、一定の電圧を供給することができる機能を有し、
    前記第３の配線は、ビデオ信号を供給することができる機能を有し、
    前記第１のスイッチは、前記第３の配線と、第４のスイッチの第２の端子との間の導通または非導通を制御することができる機能を有し、
    前記第２のスイッチは、前記薄膜トランジスタのゲートと、前記薄膜トランジスタのソース及びドレインの他方との間の導通または非導通を制御することができる機能を有し、
    前記第３のスイッチは、前記第２の配線と、前記薄膜トランジスタのソース及びドレインの一方との間の導通または非導通を制御することができる機能を有し、
    前記第４のスイッチは、前記薄膜トランジスタのゲートと、前記第１のスイッチの第１の端子との間の導通または非導通を制御することができる機能を有し、
    前記薄膜トランジスタは、前記負荷へ供給される電流の大きさを、前記ビデオ信号の大きさに応じて制御することができる機能を有し、
    前記薄膜トランジスタの半導体層は、インジウムと、ガリウムと、亜鉛と、酸素とを有することを特徴とする半導体装置。
  2. 第１乃至第４のスイッチと、第１乃至第３の配線と、容量素子と、薄膜トランジスタと、を有し、前記薄膜トランジスタの特性ばらつきの影響を低減することができる機能を有する半導体装置であって、
    前記薄膜トランジスタのソース及びドレインの一方は、負荷と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの一方は、前記第３のスイッチの第１の端子と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第２の配線と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの他方は、前記第１の配線と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第２のスイッチの第１の端子と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記薄膜トランジスタのソース及びドレインの他方と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第４のスイッチの第１の端子と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記第１のスイッチの第１の端子と電気的に接続され、
    前記第１のスイッチの第２の端子は、前記第３の配線と電気的に接続され、
    前記容量素子の第１の端子は、前記第４のスイッチの第２の端子と電気的に接続され、
    前記容量素子の第２の端子は、前記薄膜トランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１の配線は、パルス信号を供給することができる機能を有し、
    前記第２の配線は、前記第３のスイッチが導通状態であるときに、一定の電圧を供給することができる機能を有し、
    前記第３の配線は、ビデオ信号を供給することができる機能を有し、
    前記第１のスイッチは、前記第３の配線と、第４のスイッチの第２の端子との間の導通または非導通を制御することができる機能を有し、
    前記第２のスイッチは、前記薄膜トランジスタのゲートと、前記薄膜トランジスタのソース及びドレインの他方との間の導通または非導通を制御することができる機能を有し、
    前記第３のスイッチは、前記第２の配線と、前記薄膜トランジスタのソース及びドレインの一方との間の導通または非導通を制御することができる機能を有し、
    前記第４のスイッチは、前記薄膜トランジスタのゲートと、前記第１のスイッチの第１の端子との間の導通または非導通を制御することができる機能を有し、
    前記薄膜トランジスタは、前記負荷へ供給される電流の大きさを、前記ビデオ信号の大きさに応じて制御することができる機能を有し、
    前記薄膜トランジスタの半導体層は、酸素を有する化合物半導体を有することを特徴とする半導体装置。
  3. 第１乃至第４のスイッチと、第１乃至第３の配線と、容量素子と、薄膜トランジスタと、を有し、前記薄膜トランジスタの特性ばらつきの影響を低減することができる機能を有する半導体装置であって、
    前記薄膜トランジスタのソース及びドレインの一方は、負荷と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの一方は、前記第３のスイッチの第１の端子と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第２の配線と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの他方は、前記第１の配線と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第２のスイッチの第１の端子と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記薄膜トランジスタのソース及びドレインの他方と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第４のスイッチの第１の端子と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記第１のスイッチの第１の端子と電気的に接続され、
    前記第１のスイッチの第２の端子は、前記第３の配線と電気的に接続され、
    前記容量素子の第１の端子は、前記第４のスイッチの第２の端子と電気的に接続され、
    前記容量素子の第２の端子は、前記薄膜トランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１の配線は、パルス信号を供給することができる機能を有し、
    前記第２の配線は、前記第３のスイッチが導通状態であるときに、一定の電圧を供給することができる機能を有し、
    前記第３の配線は、ビデオ信号を供給することができる機能を有し、
    前記第１のスイッチは、前記第３の配線と、第４のスイッチの第２の端子との間の導通または非導通を制御することができる機能を有し、
    前記第２のスイッチは、前記薄膜トランジスタのゲートと、前記薄膜トランジスタのソース及びドレインの他方との間の導通または非導通を制御することができる機能を有し、
    前記第３のスイッチは、前記第２の配線と、前記薄膜トランジスタのソース及びドレインの一方との間の導通または非導通を制御することができる機能を有し、
    前記第４のスイッチは、前記薄膜トランジスタのゲートと、前記第１のスイッチの第１の端子との間の導通または非導通を制御することができる機能を有し、
    前記薄膜トランジスタは、前記負荷へ供給される電流の大きさを、前記ビデオ信号の大きさに応じて制御することができる機能を有し、
    前記薄膜トランジスタの半導体層は、シリコンを有することを特徴とする半導体装置。
  4. 第１乃至第４のスイッチと、第１乃至第３の配線と、容量素子と、薄膜トランジスタと、表示素子と、を有し、前記薄膜トランジスタの特性ばらつきの影響を低減することができる機能を有する表示装置であって、
    前記薄膜トランジスタのソース及びドレインの一方は、前記表示素子と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの一方は、前記第３のスイッチの第１の端子と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第２の配線と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの他方は、前記第１の配線と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第２のスイッチの第１の端子と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記薄膜トランジスタのソース及びドレインの他方と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第４のスイッチの第１の端子と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記第１のスイッチの第１の端子と電気的に接続され、
    前記第１のスイッチの第２の端子は、前記第３の配線と電気的に接続され、
    前記容量素子の第１の端子は、前記第４のスイッチの第２の端子と電気的に接続され、
    前記容量素子の第２の端子は、前記薄膜トランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１の配線は、パルス信号を供給することができる機能を有し、
    前記第２の配線は、前記第３のスイッチが導通状態であるときに、一定の電圧を供給することができる機能を有し、
    前記第３の配線は、ビデオ信号を供給することができる機能を有し、
    前記第１のスイッチは、前記第３の配線と、第４のスイッチの第２の端子との間の導通または非導通を制御することができる機能を有し、
    前記第２のスイッチは、前記薄膜トランジスタのゲートと、前記薄膜トランジスタのソース及びドレインの他方との間の導通または非導通を制御することができる機能を有し、
    前記第３のスイッチは、前記第２の配線と、前記薄膜トランジスタのソース及びドレインの一方との間の導通または非導通を制御することができる機能を有し、
    前記第４のスイッチは、前記薄膜トランジスタのゲートと、前記第１のスイッチの第１の端子との間の導通または非導通を制御することができる機能を有し、
    前記薄膜トランジスタは、前記表示素子へ供給される電流の大きさを、前記ビデオ信号の大きさに応じて制御することができる機能を有し、
    前記薄膜トランジスタの半導体層は、インジウムと、ガリウムと、亜鉛と、酸素とを有することを特徴とする表示装置。
  5. 第１乃至第４のスイッチと、第１乃至第３の配線と、容量素子と、薄膜トランジスタと、表示素子と、を有し、前記薄膜トランジスタの特性ばらつきの影響を低減することができる機能を有する表示装置であって、
    前記薄膜トランジスタのソース及びドレインの一方は、前記表示素子と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの一方は、前記第３のスイッチの第１の端子と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第２の配線と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの他方は、前記第１の配線と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第２のスイッチの第１の端子と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記薄膜トランジスタのソース及びドレインの他方と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第４のスイッチの第１の端子と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記第１のスイッチの第１の端子と電気的に接続され、
    前記第１のスイッチの第２の端子は、前記第３の配線と電気的に接続され、
    前記容量素子の第１の端子は、前記第４のスイッチの第２の端子と電気的に接続され、
    前記容量素子の第２の端子は、前記薄膜トランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１の配線は、パルス信号を供給することができる機能を有し、
    前記第２の配線は、前記第３のスイッチが導通状態であるときに、一定の電圧を供給することができる機能を有し、
    前記第３の配線は、ビデオ信号を供給することができる機能を有し、
    前記第１のスイッチは、前記第３の配線と、第４のスイッチの第２の端子との間の導通または非導通を制御することができる機能を有し、
    前記第２のスイッチは、前記薄膜トランジスタのゲートと、前記薄膜トランジスタのソース及びドレインの他方との間の導通または非導通を制御することができる機能を有し、
    前記第３のスイッチは、前記第２の配線と、前記薄膜トランジスタのソース及びドレインの一方との間の導通または非導通を制御することができる機能を有し、
    前記第４のスイッチは、前記薄膜トランジスタのゲートと、前記第１のスイッチの第１の端子との間の導通または非導通を制御することができる機能を有し、
    前記薄膜トランジスタは、前記表示素子へ供給される電流の大きさを、前記ビデオ信号の大きさに応じて制御することができる機能を有し、
    前記薄膜トランジスタの半導体層は、酸素を有する化合物半導体を有することを特徴とする表示装置。
  6. 第１乃至第４のスイッチと、第１乃至第３の配線と、容量素子と、薄膜トランジスタと、表示素子と、を有し、前記薄膜トランジスタの特性ばらつきの影響を低減することができる機能を有する表示装置であって、
    前記薄膜トランジスタのソース及びドレインの一方は、前記表示素子と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの一方は、前記第３のスイッチの第１の端子と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第２の配線と電気的に接続され、
    前記薄膜トランジスタのソース及びドレインの他方は、前記第１の配線と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第２のスイッチの第１の端子と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記薄膜トランジスタのソース及びドレインの他方と電気的に接続され、
    前記薄膜トランジスタのゲートは、前記第４のスイッチの第１の端子と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記第１のスイッチの第１の端子と電気的に接続され、
    前記第１のスイッチの第２の端子は、前記第３の配線と電気的に接続され、
    前記容量素子の第１の端子は、前記第４のスイッチの第２の端子と電気的に接続され、
    前記容量素子の第２の端子は、前記薄膜トランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１の配線は、パルス信号を供給することができる機能を有し、
    前記第２の配線は、前記第３のスイッチが導通状態であるときに、一定の電圧を供給することができる機能を有し、
    前記第３の配線は、ビデオ信号を供給することができる機能を有し、
    前記第１のスイッチは、前記第３の配線と、第４のスイッチの第２の端子との間の導通または非導通を制御することができる機能を有し、
    前記第２のスイッチは、前記薄膜トランジスタのゲートと、前記薄膜トランジスタのソース及びドレインの他方との間の導通または非導通を制御することができる機能を有し、
    前記第３のスイッチは、前記第２の配線と、前記薄膜トランジスタのソース及びドレインの一方との間の導通または非導通を制御することができる機能を有し、
    前記第４のスイッチは、前記薄膜トランジスタのゲートと、前記第１のスイッチの第１の端子との間の導通または非導通を制御することができる機能を有し、
    前記薄膜トランジスタは、前記表示素子へ供給される電流の大きさを、前記ビデオ信号の大きさに応じて制御することができる機能を有し、
    前記薄膜トランジスタの半導体層は、シリコンを有することを特徴とする表示装置。
  7. 請求項４乃至請求項６のいずれか一において、
    前記表示素子は、発光素子を有することを特徴とする表示装置。
  8. ハウジングまたはＦＰＣと、請求項４乃至請求項７のいずれか一に記載の表示装置と、を有する表示モジュールであって、
    前記表示装置は、前記表示モジュールに設けられており、
    前記ハウジングまたはＦＰＣは、前記表示モジュールに設けられていることを特徴とする表示モジュール。
  9. ハウジングまたはＦＰＣと、請求項１乃至請求項３のいずれか一に記載の半導体装置と、を有するモジュールであって、
    前記半導体装置は、前記モジュールに設けられており、
    前記ハウジングまたはＦＰＣは、前記モジュールに設けられていることを特徴とするモジュール。
  10. アンテナ、操作キー、音声入力部、外部接続ポート、または、バッテリーと、請求項１乃至請求項３のいずれか一に記載の半導体装置、請求項４乃至請求項７のいずれか一に記載の表示装置、請求項９に記載のモジュール、または、請求項８に記載の表示モジュールと、を有する電子機器であって、
    前記半導体装置、前記表示装置、前記モジュール、または、前記表示モジュールは、前記電子機器に設けられており、
    前記アンテナ、前記操作キー、前記音声入力部、前記外部接続ポート、または、前記バッテリーは、前記電子機器に設けられていることを特徴とする電子機器。
JP2007096972A 2006-04-05 2007-04-03 半導体装置、表示装置及び電子機器 Expired - Fee Related JP5508664B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007096972A JP5508664B2 (ja) 2006-04-05 2007-04-03 半導体装置、表示装置及び電子機器

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006104191 2006-04-05
JP2006104191 2006-04-05
JP2007096972A JP5508664B2 (ja) 2006-04-05 2007-04-03 半導体装置、表示装置及び電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012088931A Division JP5562371B2 (ja) 2006-04-05 2012-04-10 半導体装置、表示装置、モジュール、表示モジュール及び電子機器

Publications (3)

Publication Number Publication Date
JP2007298973A JP2007298973A (ja) 2007-11-15
JP2007298973A5 JP2007298973A5 (ja) 2010-05-06
JP5508664B2 true JP5508664B2 (ja) 2014-06-04

Family

ID=38768458

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007096972A Expired - Fee Related JP5508664B2 (ja) 2006-04-05 2007-04-03 半導体装置、表示装置及び電子機器

Country Status (1)

Country Link
JP (1) JP5508664B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI570691B (zh) 2006-04-05 2017-02-11 半導體能源研究所股份有限公司 半導體裝置，顯示裝置，和電子裝置
CN101911166B (zh) 2008-01-15 2013-08-21 株式会社半导体能源研究所 发光器件
JP5235516B2 (ja) * 2008-06-13 2013-07-10 富士フイルム株式会社 表示装置及び駆動方法
JP2010145578A (ja) * 2008-12-17 2010-07-01 Sony Corp 表示装置、表示装置の駆動方法および電子機器
US9047815B2 (en) * 2009-02-27 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
KR101803987B1 (ko) * 2010-01-20 2017-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011090087A1 (en) * 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Display method of display device
KR101800844B1 (ko) * 2010-04-23 2017-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101781532B1 (ko) * 2011-03-14 2017-10-24 삼성디스플레이 주식회사 유기 발광 표시 장치와 그 제조방법
JP5760699B2 (ja) * 2011-05-27 2015-08-12 セイコーエプソン株式会社 発光装置および電子機器
JP5832399B2 (ja) * 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
US10483293B2 (en) * 2014-02-27 2019-11-19 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device, and module and electronic appliance including the same
US11222587B2 (en) 2018-02-20 2022-01-11 Sony Semiconductor Solutions Corporation Pixel circuit, display device, driving method of pixel circuit, and electronic apparatus
JP7389039B2 (ja) 2018-08-20 2023-11-29 ソニーセミコンダクタソリューションズ株式会社 電気光学装置、電子機器及び駆動方法
JP6702492B2 (ja) * 2019-09-02 2020-06-03 セイコーエプソン株式会社 電気光学装置及び電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002075709A1 (fr) * 2001-03-21 2002-09-26 Canon Kabushiki Kaisha Circuit permettant d'actionner un element electroluminescent a matrice active
JP2005354036A (ja) * 2004-05-14 2005-12-22 Toppan Printing Co Ltd 半導体装置の形成方法
JP4103851B2 (ja) * 2004-06-02 2008-06-18 ソニー株式会社 画素回路及、アクティブマトリクス装置及び表示装置
JP4103850B2 (ja) * 2004-06-02 2008-06-18 ソニー株式会社 画素回路及、アクティブマトリクス装置及び表示装置
JP4737587B2 (ja) * 2004-06-18 2011-08-03 奇美電子股▲ふん▼有限公司 表示装置の駆動方法
JP2007108380A (ja) * 2005-10-13 2007-04-26 Sony Corp 表示装置および表示装置の駆動方法
JP5025242B2 (ja) * 2005-12-02 2012-09-12 株式会社半導体エネルギー研究所 半導体装置、表示装置、モジュール、及び電子機器
JP2007206590A (ja) * 2006-02-06 2007-08-16 Seiko Epson Corp 画素回路、その駆動方法、表示装置および電子機器
JP5665256B2 (ja) * 2006-12-20 2015-02-04 キヤノン株式会社 発光表示デバイス

Also Published As

Publication number Publication date
JP2007298973A (ja) 2007-11-15

Similar Documents

Publication Publication Date Title
JP7400130B2 (ja) 表示装置
JP6756807B2 (ja) 半導体装置
JP6625086B2 (ja) 表示装置
JP6280604B2 (ja) 表示装置
JP5508664B2 (ja) 半導体装置、表示装置及び電子機器
JP5025242B2 (ja) 半導体装置、表示装置、モジュール、及び電子機器
JP2008134625A (ja) 半導体装置、表示装置及び電子機器
JP5448257B2 (ja) 半導体装置、表示装置、表示モジュール及び電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100324

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100324

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120828

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130530

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140324

R150 Certificate of patent or registration of utility model

Ref document number: 5508664

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees