KR102314689B1 - 펄스 생성 회로 및 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 게이트 드라이버의 레이아웃 설계에 의해 표시 장치의 베젤 폭을 좁게 하는 것을 과제로 한다.
2개의 게이트 드라이버가 화소부의 좌우에 설치된다. 게이트선은 M행마다 번갈아 좌우의 게이트 드라이버에 접속된다. 2개의 게이트 드라이버는 단일 도전형의 트랜지스터로 구성되는 시프트 레지스터와 디멀티플렉서를 가진다. 시프트 레지스터는 캐스캐이드 접속된 k개의 제 1 단위 회로를 가진다. 디멀티플렉서는 제 1 단위 회로로부터 신호가 입력되고, M개의 게이트선이 접속된 k개의 제 2 단위 회로를 가진다. 제 2 단위 회로는 M개의 게이트선으로부터 제 1 단위 회로로부터의 입력 신호를 출력하는 하나 또는 복수개의 배선을 선택하고, 선택한 배선에 제 1 단위 회로로부터의 신호를 출력한다. 1단의 시프트 레지스터의 출력으로부터, M개의 게이트선에 게이트 신호를 출력할 수 있기 때문에, 시프트 레지스터의 폭을 좁게 할 수 있다.

Description

펄스 생성 회로 및 반도체 장치{PULSE GENERATION CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 구동 방법 등에 관한 것이다. 본 발명은 특히 표시 장치의 회로에 관련된 것이다.
또한 본 명세서에서, 반도체 장치란, 반도체 소자(트랜지스터, 다이오드 등)를 포함한 회로, 및 상기 회로를 가지는 장치를 말한다. 또한, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어, 집적 회로, 집적 회로를 구비한 칩, 표시 장치, 발광 장치, 조명 장치 및 전자기기 등은 모두 반도체 장치이다.
액티브 매트릭스형의 표시 장치에는 어레이상으로 배열된 복수의 화소에 의해 화면이 구성된다. 화소는 회로로 구성된다. 같은 행에 제공된 화소 회로는 그 행의 게이트선에 접속되고, 같은 열에 제공된 화소 회로는 그 열의 소스선에 접속된다. 화소 회로에는 게이트선에 입력되는 게이트 신호에 의해 온/오프가 제어되는 스위치가 제공된다. 게이트 드라이버에 의해, 수직 방향으로 배열된 게이트선에 순차로 펄스 신호를 공급함으로써, 행 단위로 화소가 선택된다. 선택행의 화소 회로에는 소스선으로부터 화상 신호에 대응하는 소스 신호가 입력된다.
또한, 액티브 매트릭스형의 표시 장치의 소형화, 경량화, 슬림 베젤화의 하나의 수단으로서 화소부와 함께 게이트 드라이버를 동일 기판 위에 제작하는 것이 알려져 있다. 표시 장치의 화소 회로는 n채널형 또는 p채널형 중 어느 한쪽의 도전형의 트랜지스터로 제작하는 것이 가능하다. 따라서, 제조 공정수를 줄이고, 제조 비용을 낮추어 베젤 폭(bezel width)이 좁은 표시 장치를 제작하기 위해서는, CMOS 회로를 이용하지 않고, 단일 도전형(single conductivity type)의 트랜지스터로 게이트 드라이버를 설계하는 것이 바람직하다.
게이트 드라이버의 주요한 회로는 시프트 레지스터이다. 예를 들어, 특허문헌 1 및 2에는 단일 도전형의 트랜지스터로 구성된 시프트 레지스터가 개시되어 있다. 특허문헌 1에는 시프트 레지스터의 출력 단자에 디멀티플렉서(demultiplexer)를 접속한 게이트 드라이버가 개시되어 있다. 특허문헌 2에는 화면을 부분적으로 재기입하는 파셜 구동(partial driving)을 가능하게 하는 게이트 드라이버가 개시되어 있다.
일본국 특개 2011-090761호 공보 일본국 특개 2011-209714호 공보
따라서, 본 발명의 일 형태의 과제 중 하나는, 1단의 시프트 레지스터의 출력 신호로부터 복수의 배선에 출력되는 펄스 신호를 생성하는 기능을 구비한, 단일 도전형의 트랜지스터로 구성되는 신규 회로를 제공하는 것에 있다. 또한, 본 발명의 일 형태의 과제 중 하나는, 게이트 드라이버의 레이아웃 설계에 의해 베젤 폭이 좁은 표시 장치를 제공하는 것을 가능하게 한다. 또한, 본 발명의 일 형태의 과제 중 하나는, 표시 장치의 파셜 구동을 가능하게 하는 신규 게이트 드라이버를 제공하는 것에 있다.
또한 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 양태는 이러한 과제를 모두 해결할 필요는 없다. 또한, 열기한 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 자연스럽게 알 수 있는 것이며, 이러한 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는, 복수의 배선에 펄스 신호를 순차로 출력하는 기능을 구비하고, 단일 도전형의 트랜지스터로 이루어지는 펄스 생성 회로로서, 캐스캐이드(cascade) 접속된 k(k는 2 이상의 정수)단의 제 1 단위 회로와, 입력에 1개의 제 1 단위 회로가 접속되고, 출력에 M(M은 2 이상의 정수)개의 배선이 접속되어 있는 k개의 제 2 단위 회로를 가지고, 제 1 단위 회로는 제 1 신호를 생성하여 다음단의 제 1 단위 회로에 출력하고, 제 2 신호를 생성하여 전단의 제 1 단위 회로에 출력하고, 전단의 제 1 단위 회로로부터 입력된 제 1 신호에 따라, 제 2 단위 회로에 대한 제 3 신호의 출력을 개시하고, 다음단의 제 1 단위 회로로부터 입력된 제 2 신호에 따라, 제 2 단위 회로에 대한 제 3 신호의 출력을 정지하고, 제 2 단위 회로는 제 3 신호로부터 M개의 펄스 신호를 생성하고, M개의 펄스 신호를 M개의 배선에 출력하는 펄스 생성 회로이다.
상기 형태의 펄스 생성 회로에 있어서, 제 1 단위 회로는 제 4 신호를 생성하여 제 2 단위 회로에 출력하고, 제 2 단위 회로는 제 4 신호에 따라 M개의 배선에 일정 전압을 입력하도록 해도 좋다.
상기의 형태의 펄스 생성 회로에 있어서, 제 2 단위 회로는 M개의 제어 신호의 펄스폭에 대응하는 펄스폭을 가지는 M개의 펄스 신호를 생성하도록 해도 좋다.
또한, 상기 형태의 펄스 생성 회로를, 게이트 신호를 생성하는 게이트 드라이버에 적용함으로써 표시 장치를 제공할 수 있다.
본 발명의 일 형태에 의해, 1단의 시프트 레지스터의 출력 신호로부터 복수의 배선에 출력되는 펄스 신호를 생성하는 기능을 구비한, 단일 도전형의 트랜지스터로 구성되는 신규 회로를 제공하는 것이 가능하게 된다. 또한, 본 발명의 일 형태에 의해, 게이트 드라이버의 레이아웃 설계에 의해 좁은 베젤 폭을 가지는 표시 장치를 제공하는 것이 가능하게 된다.
도 1은 액정 표시 장치의 구성의 일례를 나타내는 블럭도이다.
도 2의 (A) 및 (B)는 액정 패널의 구성의 일례를 나타내는 평면도이고, 도 2의 (C) 및 (D)는 화소 회로의 구성의 일례를 나타내는 회로도이다.
도 3은 게이트 드라이버의 구성의 일례를 나타내는 블럭도이다.
도 4는 게이트 드라이버의 배선군, 회로의 배치예를 나타내는 모식도로서, 도 4의 (A)는 실시형태, 도 4의 (B)는 종래예를 나타내는 도면이다.
도 5는 게이트 드라이버(좌측)의 구성의 일례를 나타내는 블럭도이다.
도 6은 게이트 드라이버(우측)의 구성의 일례를 나타내는 블럭도이다.
도 7은 게이트 드라이버의 구동 방법의 일례를 나타내는 타이밍 차트이다.
도 8의 (A)는 단위 회로(GSR)의 구성의 일례를 나타내는 회로도이고, 도 8의 (B)는 그것의 블럭도이다.
도 9의 (A)는 더미 단위 회로(dmyGSR)의 구성의 일례를 나타내는 회로도이고, 도 9의 (B)는 그것의 블럭도이다.
도 10은 (A) 및 도 10의 (B)는 단위 회로(DEMUX)의 구성의 일례를 나타내는 블럭도이고, 도 10의 (C) 및 도 10의 (D)는 더미 단위 회로(dmyDEMUX)의 구성의 일례를 나타내는 블럭도이다.
도 11의 (A)는 단위 회로(BUF)의 구성의 일례를 나타내는 블럭도이고, 도 11의 (B) 및 도 11의 (C)는 그것의 회로도이다.
도 12는 단위 회로(GSR)의 구동 방법의 일례를 나타내는 타이밍 차트이다.
도 13은 단위 회로(GSR)의 구성의 일례를 나타내는 회로도이다.
도 14는 단위 회로(GSR)의 구성의 일례를 나타내는 회로도이다.
도 15의 (A)는 단위 회로(GSR)의 구성의 일례를 나타내는 회로도이고, 도 15의 (B)는 그것의 블럭도이다.
도 16의 (A)는 단위 회로(GSR)의 구성의 일례를 나타내는 회로도이고, 도 16의 (B)는 그것의 블럭도이다.
도 17은 게이트 드라이버(좌측)의 구성의 일례를 나타내는 블럭도이다.
도 18은 게이트 드라이버(우측)의 구성의 일례를 나타내는 블럭도이다.
도 19는 화소 회로의 구성의 일례를 나타내는 상면도이다.
도 20은 LC 패널(화소 회로 및 드라이버)의 구성의 일례를 나타내는 단면도이다.
도 21의 (A) 내지 도 21의 (C)는 LC 패널의 소자 기판의 제작 방법의 일례를 나타내는 단면도이다.
도 22의 (A) 내지 도 22의 (C)는 도 21의 (C)에 이어지는 공정의 일례를 나타내는 단면도이다.
도 23의 (A) 내지 도 23의 (C)는 도 22의 (C)에 이어지는 공정의 일례를 나타내는 단면도이다.
도 24의 (A) 내지 도 24의 (C)는 도 23의 (C)에 이어지는 공정의 일례를 나타내는 단면도이다.
도 25의 (A) 내지 도 25의 (C)는 LC 패널의 대향 기판의 제작 방법의 일례를 나타내는 단면도이다.
도 26의 (A) 내지 도 26의 (C)는 화소 회로의 구성의 일례를 나타내는 단면도이다.
도 27의 (A) 내지 도 27의 (C)는 전자기기의 일례를 나타내는 도면이다.
도 28의 (A) 내지 도 28의 (C)는 전자기기의 일례를 나타내는 도면이다.
이하에, 도면을 이용하여, 본 발명의 실시형태에 대하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 발명의 실시형태의 설명에 이용되는 도면에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 일례로서 액정 표시 장치(이하, LCD)에 대하여 설명한다.
＜LCD의 구성예＞
LCD는 액정 패널(LC 패널), 컨트롤러, 전원 회로, 및 백 라이트 모듈 등을 가지는 반도체 장치이다. 도 1은 액티브 매트릭스형의 LCD의 구성의 일례를 나타내는 블럭도이다. 도 2의 (A), 및 도 2의 (B)에 LCD를 구성하는 액정 패널(LC 패널)의 구성의 일례를 나타낸다.
도 1에 도시한 바와 같이, LCD(10)는 화소부(20), 게이트 드라이버(21), 게이트 드라이버(22), 소스 드라이버(23), 및 컨트롤러(24)를 가진다. 도 2의 (A)에 화소부(20)와 모든 드라이버(21, 22, 23)가 동일 기판 위에 제작되어 있는 LC 패널의 구성의 일례를 나타내고, 도 2의 (B)에 화소부(20)와 게이트 드라이버(21, 22)가 동일 기판 위에 제작되어 있는 LC 패널의 구성의 일례를 나타낸다.
[LC 패널]
LC 패널은 액정(LC) 모듈로 불리는 경우도 있다. 하우징에 LC 패널, 그 제어 회로, 전원 회로, 및 백 라이트 모듈 등을 내장하여 액정 표시 장치가 구성된다.
도 2의 (A)에는 화소부(20) 및 드라이버(21, 22, 23)가 동일한 도전형의 트랜지스터로 구성되는 회로인 경우의 LC 패널의 구성예를 나타낸다. LC 패널(51)은 2장의 기판(61, 62)을 가진다. 기판(61)에는 화소부(20) 및 드라이버(21, 22, 23), 및 단자부(65)가 제작되어 있다.
단자부(65)에는 화소부(20) 및 드라이버(21, 22, 23)를 외부 회로에 접속시키기 위한 복수의 단자가 형성되어 있다. 단자부(65)는 FPC(66)에 접속되어 있다(FPC；Flexible printed circuits). 여기에서는, 단자부(65)에 FPC(66)를 접속하고 있지 않는 구조도 LC 패널에 포함된다.
기판(61)과 기판(62)은 스페이서에 의해 액정층을 형성하는 간극(셀 갭)이 유지된 상태로 대향하고 있다. 스페이서는 기판(61) 또는 기판(62)의 한쪽에 설치되어 있다. 혹은, 기판(61)과 기판(62) 사이에 밀봉되어 있다.
실 부재(63)는 기판(61)과 기판(62)이 대향하고 있는 영역의 주변부에 제공되어 있다. 실 부재(63)에 의해, 기판(61)과 기판(62) 사이에 액정층이 밀봉되어 있다. 또한, 드라이버(21, 22, 23)와 중첩되도록 실 부재(63)를 형성하는 것에 의해, LC 패널(51)의 표시에 기여하지 않는 베젤 폭을 좁게 할 수 있다.
LC 패널(51)에 있어서, 화소부(20) 및 드라이버(21, 22, 23)의 트랜지스터는 동일한 도전형이다. 또한 소스 드라이버(23)를 n채널형, P채널형 양쪽을 포함하는 도전형의 트랜지스터로 구성하는 경우, 소스 드라이버(23)를 화소부(20)와 게이트 드라이버(21, 22)와 기판(61) 위에 일체 형성하는 대신, IC칩에 내장하고, 이 IC칩을 기판(61)에 실장하면 좋다.
그러한 구성예를 가지는 LC 패널을 도 2의 (B)에 나타낸다. 도 2의 (B)에 도시한 바와 같이, LC 패널(52)에서 TCP(68)는 소스 드라이버(23)를 구성하는 IC칩이 실장되어 있다(TCP；Tape Carrier Package). 또한 TCP(68)에는 IC칩에 접속되는 FPC는 도시하지 않았다. 기판(61)에는 TCP(68)에 접속되는 단자부(67)가 제작되어 있다. 단자부(67)에는 화소부(20)의 소스선을 TCP(68)에 접속하기 위한 복수의 단자가 형성되어 있다. 또한 TCP(68)가 부착되지 않은 상태도 본 실시형태의 액정 패널의 하나의 구성예로 간주한다.
또한, 소스 드라이버(23)의 일부의 회로를 화소부(20), 게이트 드라이버(21, 22)와 같은 도전형의 트랜지스터로 제작할 수 있는 경우는, 그 회로를 기판(61) 위에 일체 형성하고, 다른 회로를 IC칩에 내장해도 좋다.
또한 IC칩의 실장 방법은 특별히 한정되지 않는다. 베어 칩(bare chip)을 직접 기판(61)에 부착하는 방식(COG；Chip on Glass)이어도 좋다. 또한, TCP 대신에, IC칩을 SOF(System on Film)에 내장하여, SOF를 기판(61)에 부착해도 좋다.
[화소부, 화소 회로]
도 1에 도시한 바와 같이, 화소부(20)는 어레이상으로 배치된 복수의 화소 회로(30), 수직 방향으로 배열된 복수의 게이트선(31), 및 수평 방향으로 배열된 복수의 소스선(32)을 가진다. 같은 행의 화소 회로(30)는 그 행의 게이트선(31)에 접속되고, 같은 열의 화소 회로(30)는 그 열의 소스선(32)에 접속되어 있다.
도 2의 (C)는 화소 회로(30)의 구성의 일례를 나타내는 회로도이다. 화소 회로(30)는 액정 소자(33), 트랜지스터(34) 및 용량 소자(35)를 가진다.
액정 소자(33)는 2개의 전극과 2개의 전극에 끼워진 액정층을 가진다. 한쪽의 전극은 트랜지스터(34)에 접속되고, 다른 한쪽의 전극은 전압(VCOM_T)이 입력된다. 트랜지스터(34)는 액정 소자(33)를 소스선(32)에 접속하는 스위치로서 기능한다. 용량 소자(35)는 액정 소자(33)의 2개의 전극 간의 전압을 유지하기 위한 유지 용량의 기능을 가진다.
트랜지스터(34)가 온 상태가 되면, 소스선(32)의 전위에 의해, 액정 소자(33) 및 용량 소자(35)가 방전 또는 충전된다. 액정 소자(33) 및 용량 소자(35)에 유지되는 전압에 의해, 액정층의 배향 상태가 변화되고, 액정 소자(33)의 투과율이 변화된다.
또한 화소 회로(30)의 회로 구성을 바꿈으로써, LCD 이외의 표시 장치를 얻을 수 있다. 예를 들어, 전자 페이퍼로 하는 경우, 도 2의 (C)에서 액정 소자(33) 대신에, 전자 가루 유체 방식 등에 의해 표시를 행하는 표시 소자를 제공하면 좋다.
또한, 일렉트로루미네선스(EL) 표시 장치로 하는 경우에는, 도 2의 (D)의 화소 회로(40)를 화소부(20)에 제공하면 좋다. 화소 회로(40)는 EL 소자(41), 트랜지스터(42), 트랜지스터(43), 및 용량 소자(44)를 가진다.
EL 소자(41)는 2개의 전극(애노드(anode) 및 캐소드(cathode))과 2개의 전극에 끼워진 발광층을 가진다. 한쪽의 전극은 정전압(constant voltage)이 입력되어 있는 배선(45)에 접속된다. 발광층은 적어도 발광성의 물질을 포함한다. 발광성의 물질로서는, 유기 EL 재료, 무기 EL 재료 등이 있다. 또한, 발광층의 발광으로서는, 일중항 여기 상태로부터 기저 상태로 돌아올 때의 발광(형광), 삼중항 여기 상태로부터 기저 상태로 돌아올 때의 발광(인광)이 있다.
EL 소자(41)는 2개의 전극 간을 흐르는 전류에 의해 발광 강도를 변화시키는 것이 가능한 소자이다. 여기에서는, 트랜지스터(43)를 흐르는 전류에 의해 EL 소자(41)의 발광 강도가 조절된다. 즉, 트랜지스터(43)의 게이트의 전압에 의해 EL 소자(41)의 발광 강도가 조절된다.
트랜지스터(43)의 게이트와 정전압이 공급되는 배선(46) 간에는 용량 소자(44)가 접속된다. 용량 소자(44)는 트랜지스터(43)의 게이트의 전압을 유지하는 유지 용량으로서 기능한다. 트랜지스터(42)는 트랜지스터(43)의 게이트와 소스선(32)을 접속하는 스위치로서 기능한다. 트랜지스터(42)가 온 상태가 되면, 트랜지스터(42)를 흐르는 전류에 의해, 트랜지스터(43)의 게이트에 접속되어 있는 용량 소자(44)가 충전 또는 방전된다.
[컨트롤러]
컨트롤러(24)는 LCD(10)의 제어를 행한다. 컨트롤러(24)에는 화상 신호, 및 화면의 재기입을 제어하기 위한 동기 신호 등이 입력된다. 동기 신호로서는, 예를 들면 수평 동기 신호, 수직 동기 신호, 및 기준 클록 신호 등이 있다.
[소스 드라이버]
소스선(32)은 소스 드라이버(23)에 접속되어 있다. 소스 드라이버(23)는 컨트롤러(24)로부터 입력된 화상 신호로부터 데이터 신호를 생성하고, 소스선(32)에 출력하는 기능을 가진다.
[게이트 드라이버]
게이트 드라이버(21, 22)의 트랜지스터는 단일 도전형의 트랜지스터로 제작되어 있다.
게이트 드라이버(21, 22)는 컨트롤러(24)로부터 입력된 제어 신호에 따라, 게이트 신호를 게이트선(31)에 출력하는 기능을 가진다. 게이트 신호는 데이터 신호를 입력하는 화소 회로(30)를 선택하기 위한 신호이다. 게이트선(31)은 게이트 드라이버(21) 또는 게이트 드라이버(22)의 어느 한쪽에 접속된다.
LCD(10)와 같이 화소부의 좌우에 게이트 드라이버를 제공한 경우, 종래에는, 홀수행의 게이트선을 한쪽의 게이트 드라이버에 접속하고, 짝수행의 게이트선을 다른 한쪽의 게이트 드라이버에 접속한다. 즉, 1행마다 게이트선이 접속되는 게이트 드라이버가 바뀐다.
이것에 대하여, LCD(10)에서는 M행마다(M은 2 이상의 정수) 게이트선(31)이 접속되는 드라이버가 게이트 드라이버(21)와 게이트 드라이버(22)로 번갈아 바뀐다. 도 1의 예에서 M은 4이다.
도 1에 도시한 바와 같이, 게이트선(31)은 4행(4개)마다 게이트 드라이버(21) 또는 게이트 드라이버(22)에 번갈아 접속되어 있다. 바꿔 말하면, 화소부(20)에서 게이트선(31)은 M행(M개)마다 그룹화되어 있고, 게이트 드라이버(21)와 게이트 드라이버(22)에는 그룹화된 게이트선군이 번갈아 접속되어 있다.
이하, 도 3을 이용하여, 게이트 드라이버(21, 22)보다 구체적인 구성을 설명한다.
＜게이트 드라이버의 구성예＞
도 3은 게이트 드라이버(21, 22)의 구성의 일례를 나타내는 블럭도이다.
또한 이하의 설명에서, 우, 좌, 상, 하의 위치를 나타내는 용어나, 행 번호, 열 번호는 도 1의 회로, 배선의 배치를 기준으로 이용된다. 예를 들어, 게이트 드라이버(21)는 좌측 게이트 드라이버라고 하고, 게이트 드라이버(22)는 우측 게이트 드라이버라고 부르기로 한다. 이하, 게이트 드라이버(21, 22)의 배치를 명확하게 하기 위해, 게이트 드라이버(21)를 "GDL(21)"이라고 부르고, 게이트 드라이버(22)를 "GDR(22)"라고 부르기로 한다.
또한, 신호, 배선이 GDL(21) 및 GDR(22)에 관련되는지를 구별하는 경우에는, 그 용어나 부호에 "R", "L"를 붙여 구별하기로 한다.
또한, 같은 요소(신호, 회로)에서, 행 번호, 열 번호, 순서 등을 나타내기 위해 "_1", "[L1]" 등의 식별 번호를 용어에 붙이기로 한다. 예를 들어, 같은 게이트선(31)에 대하여 GL_9와 GL_R5의 식별 기호가 붙어 있지만, GL_9는 화소부(20) 전체에서 제 9 행의 게이트선(31)인 것을 나타내고, GL_R5는 GDR(22)에 접속되어 있는 제 5 행의 게이트선(31)인 것을 나타낸다.
도 3에 도시한 바와 같이, GDL(21), 및 GDR(22)은 같은 구성을 가진다. GDL(21), 및 GDR(22)은 시프트 레지스터(100) 및 디멀티플렉서(110)를 가진다. 시프트 레지스터(100)는 캐스캐이드 접속된 m단(m은 2 이상의 정수)의 단위 회로(101)(GSR)를 가진다. 디멀티플렉서(110)는 m개의 단위 회로(111)(DEMUX)를 가진다.
[시프트 레지스터]
단위 회로(101)는 1단의 시프트 레지스터이다. 단위 회로(101)는 제어 신호(CLK)에 따라, 입력된 스타트 펄스 신호(SP)를 다음단의 단위 회로(101)에 전송하는 기능을 가진다.
이하, 단위 회로(101)를 GSR(101)라고 부른다. 다른 회로, 신호 등에 대해서도, 마찬가지로 도면에 기재된 다른 용어를 사용하여 부르는 경우가 있다.
GSR(101)은 적어도 제 1 내지 제 3 펄스 신호를 생성하는 기능을 가진다. 제 1 펄스 신호는 전송되는 스타트 펄스 신호에 대응하는 신호이며, 또한, 세트 동작의 트리거(trigger)가 되는 제어 신호(세트 신호)이기도 하다. 제 1 펄스 신호는 다음단의 GSR(101)에 출력된다. 제 2 펄스 신호는 리셋 동작의 트리거가 되는 제어 신호(리셋 신호)이며, 전단의 GSR(101)에 출력된다. 제 3 펄스 신호는 게이트 신호를 생성하기 위한 펄스 신호이며, DEMUX(111)에 출력된다.
또한 최종단(제 m 단)의 GSR(101)에는 더미 단위 회로(102)(dmyGSR)가 접속되어 있다. dmyGSR(102)은 최종단의 GSR(101)에 제 2 펄스 신호(리셋 신호)를 출력하기 위한 회로이며, 최종단의 GSR(101)로부터 제 1 펄스 신호(세트 신호)가 입력된다.
[디멀티플렉서]
디멀티플렉서(110)의 입력에는 시프트 레지스터(100)가 접속되어 있고, 시프트 레지스터(100)로부터는 제 3 펄스 신호가 입력된다. 디멀티플렉서(110)의 출력에는 복수개(여기에서는, 4m개)의 게이트선(31)이 접속되어 있다. 디멀티플렉서(110)는 4m개의 게이트선(31)으로부터 신호를 출력하는 하나 또는 복수개의 배선을 선택하고, 선택된 배선에 시프트 레지스터(100)로부터의 입력 신호를 출력하는 기능을 가진다. 디멀티플렉서(110)의 출력 신호가 게이트 신호이다.
디멀티플렉서(110)는 m개의 단위 회로(111)(DEMUX)를 가진다. 단위 회로(111)도 디멀티플렉서의 기능을 구비하고 있기 때문에, 디멀티플렉서(110)는 디멀티플렉서군이라고 부를 수도 있다.
(단위 회로；DEMUX)
DEMUX(111)는 입력된 1개의 신호로부터 복수개(여기에서는, 4개)의 펄스 신호를 생성하고, 생성한 복수의 펄스 신호를 복수개의 배선에 순차로 출력하는 기능을 가진다. DEMUX[L1]를 예로 그 동작을 설명하면, DEMUX[L1]는 4개의 제어 신호(PWCL1-PWCL4)에 따라, GSR[L1]로부터 입력되는 제 3 펄스 신호로부터 4개의 펄스 신호를 생성하고, 이들 4개의 펄스 신호를 게이트선(GL_L1-GL_L4)에 순차로 출력한다.
GDL(21)에서, DEMUX(111)[Lk]에는 제 (8k-7) 행∼제 (8k-4) 행의 게이트선(31)이 접속된다(k는 1 이상의 정수). 또한, GDR(22)에서, DEMUX(111)[Rk](제 k 단의 단위 회로(111))에는 제 (8k-3) 행∼제 (8k) 행의 게이트선(31)이 접속된다.
또한 도 3의 예에서는, DEMUX(111)에 4개의 게이트선(31)이 접속되어 있는 예를 나타냈지만, 일반화하면 DEMUX(111)에는 M개(M은 2 이상의 정수)의 게이트선(31)을 접속할 수 있다. 이 경우, DEMUX(111)[Lk](1≤k≤m, k는 정수)에는 제 (2Mk-2M＋1) 행∼제 (2Mk-M) 행의 게이트선(31)이 접속된다. DEMUX(111)[Rk]에는 제 (2Mk-M＋1) 행∼제 (2Mk) 행의 게이트선(31)이 접속된다. DEMUX(111)는 M개의 제어 신호에 따라, 하나 또는 복수개의 게이트선(31)을 선택하고, 선택한 게이트선(31)에 GSR(101)로부터의 입력 신호를 출력한다.
(더미 단위 회로；dmyDEMUX)
또한, 디멀티플렉서(110)는 더미 단위 회로(102)(dmyGSR)에 접속된 더미 단위 회로(112)(dmyDEMUX)를 가진다. dmyDEMUX(112)에는 2개의 더미 게이트선(37)이 접속되어 있다. dmyDEMUX(112)는 DEMUX(111)와 같은 기능을 가지고 있고, 2개의 제어 신호(PWCL1, PWCL2)에 따라, dmyGSR(102)의 출력 신호를 순차로 2개의 더미 게이트선(37)에 입력하는 기능을 가진다.
또한 dmyDEMUX(112)는 제공하지 않아도 좋다. 또한, 제공하는 경우에도, 더미 게이트선(37)을 제공하지 않아도 좋다. 또한, 더미 게이트선(37)을 제공하는 경우, 화소부(20)에 더미 게이트선(37)에 접속되는 화소 회로(30)를 제공해도 좋고, 제공하지 않아도 좋다. 또한, 화소 회로(30)를 제공하는 경우는, 화소 회로(30)를 모든 열에 제공해도 좋고, 일부의 열에 제공해도 좋다.
(단위 회로；PGC)
또한, GDL(21)과 GDR(22)은 m개의 단위 회로(121)(PGC)와 1개의 더미 단위 회로(122)(dmyPGC)를 가지는 회로이기도 하다.
PGC(121)는 GSR(101)과 DEMUX(111)를 가지는 회로이며, dmyPGC는 dmyGSR(102)과 dmyDEMUX(112)를 가지는 회로이며, 각각 복수개의 펄스 신호를 생성하는 기능을 가진다. PGC(121)는 복수개의 게이트선(31)에 게이트 신호를 출력하는 회로이며, dmyPGC122는 하나 또는 복수개의 더미 게이트선(37)에 게이트 신호를 출력하는 회로이다.
＜슬림 베젤＞
도 3에 도시한 바와 같이, 1단의 GSR(101)(1단의 PGC(121))로 복수개의 게이트선(31)에 게이트 신호를 출력할 수 있기 때문에, 게이트 드라이버(21, 22)에서 회로 및 배선군의 1행당의 점유 면적을 축소하는 것이 가능하다. 도 4를 이용하여 이것을 설명한다.
도 4는 본 실시형태와 종래예의 게이트 드라이버의 레이아웃의 차이를 설명하기 위한 모식도이며, 도 4의 (A)에는 본 실시형태의 게이트 드라이버의 레이아웃예이고, 도 4의 (B)는 종래예의 레이아웃예이다. 또한 비교를 용이하게 하기 위해, 도 4의 (B)에서도 도 3 및 도 10의 (B) 등과 같은 용어, 부호를 사용하고 있다.
종래예의 게이트 드라이버에서는 1개의 게이트선에 대하여 1단의 GSR이 제공된다. 이것에 대해서, 본 실시형태에서는 4개의 게이트선에 대하여 1단의 GSR을 제공하면 좋다. 결과적으로, 본 실시형태의 게이트 드라이버의 폭 Wgd는 종래예의 게이트 드라이버의 폭 Wpa보다 좁아진다. 즉, 본 실시형태의 게이트 드라이버(21, 22)를 채용함으로써 LCD(10)의 베젤 폭을 좁게 하는 것이 가능하게 된다.
＜게이트 드라이버；GDR, GDL의 구동 방법예＞
도 5∼도 7을 이용하여, GDL(21) 및 GDR(22)의 구동 방법의 일례를 설명한다. 또한, LCD(10)의 화소부(20)(화면)를 부분적으로 재기입하는 파셜 구동에 대해서도 아울러 설명한다.
도 5는 GDL(21)의 보다 구체적인 구성의 일례를 나타내는 블럭도이며, 도 6은 GDR(22)의 보다 구체적인 구성의 일례를 나타내는 블럭도이다. 도 7은 GDL(21), GDR(22)의 타이밍 차트이다.
＜GDL, GDR 구성예＞
도 5 및 도 6에 도시한 바와 같이, GDL(21)과 GDR(22)은 같은 구성을 가지기 때문에, 여기에서는 GDL(21)에 대하여만 설명한다. 홀수단의 GSR(101)에는 클록 신호(CLKL1, CLKL2)가 입력된다. 짝수단의 GSR(101)에는 클록 신호(CLKL3, CLKL4)가 입력된다. dmyGSR(102)에는 클록 신호(CLKL1, CLKL2)가 입력된다. 또한 최종단의 GSR(101)에 클록 신호(CLKL1, CLKL2)가 입력되는 경우, dmyGSR(102)에는 클록 신호(CLKL3, CLKL4)가 입력된다.
또한 이하의 설명에서, "클록 신호(CLKL1)"를 "신호(CLKL1)" 또는 "CLKL1"라고 생략하여 부르는 경우가 있다. 이것은 신호뿐만 아니라, 전압, 회로, 단자에 대해서도 마찬가지로 생략하는 일이 있다.
GSR[L1]에는 스타트 펄스 신호(SPL)가 입력된다. 각 단의 GSR(101)은 신호(CLKL2) 또는 신호(CLKL4)에 따라, 스타트 펄스 신호(SPL)를 시프트시킨 신호를 다음 단의 GSR(101)에 출력한다. 또한, GSR(101) 및 dmyGSR(102)은 신호(CLKL1) 또는 신호(CLKL3)에 따라, 리셋 신호를 전단의 GSR(101)에 출력한다.
DEMUX(111)에는 클록 신호(PWCL1-PWCL4), 및 GSR(101)에서 생성된 2개의 신호가 입력된다. DEMUX(111)에서는 신호(PWCL1-PWCL4)에 따라, GSR(101)로부터 입력되는 신호로부터 4개의 펄스 신호를 생성하고, 4개의 출력 단자에 순차로 출력한다. 도 5에서는 DEMUX(111)의 4개의 출력 신호(GOUT)가 출력되는 게이트선을, 행 번호를 매겨 구별하고 있다.
또한, DEMUX(111)는 GSR(101)의 다른 한쪽의 출력 신호에 따라, 4개의 출력 단자에 일정 전압을 출력한다. 즉, DEMUX(111)에서, 펄스 신호(게이트 신호)를 생성하지 않는 기간은 4개의 출력 단자에 일정 전압을 공급함으로써, 이 기간은 게이트선(31)의 전압을 L 레벨로 할 수 있다. 이와 같이, 게이트선(31)의 전압을 화소 회로(30)를 비선택 상태로 하는 전압으로 확실히 유지할 수 있으므로, LCD(10)에서 고품질의 표시를 행할 수 있다.
또한, dmyDEMUX(112)는 DEMUX(111)와 달리, 2개의 더미 게이트 신호(dmyGOUT)를 출력하기 위해, 신호(PWCL1-PWCL2), 및 dmyGSR(102)로부터의 2개의 출력 신호가 입력된다.
＜GDL, GDR의 구동 방법예＞
도 7의 타이밍 차트를 이용하여, GDL, GDR의 구동 방법의 일례를 설명한다. 도 7에는 도 5의 GDL(21) 및 도 6의 GDR(22)에 입력되는 제어 신호, 및 GDL(21) 및 GDR(22)의 출력 신호의 파형을 나타낸다. 또한 도 7에는 GDL(21)의 출력 신호로서 GSR(101)[L1]로부터의 출력 신호(GOUT)1[L1]∼GOUT4[L4]를 나타내고, 또한, GDR(22)의 출력 신호로서 GSR(101)[R1]로부터의 출력 신호(GOUT)5[R1]∼GOUT8[R4]를 나타낸다.
또한 도 7은 화소 회로(30)의 트랜지스터(34)를 n채널형 트랜지스터인 경우의 타이밍 차트이며, 게이트선(31)에 하이레벨(H 레벨)의 게이트 신호(GOUT)를 입력함으로써, 게이트선(31)을 선택한다.
GDL(21)에는 스타트 펄스 신호(SPL), 클록 신호(CLKL1∼CLKL4), 및 클록 신호(PWCL1∼PWCL4)가 입력된다. GDR(22)에는 스타트 펄스 신호(SPR), 클록 신호(CLKR1∼CLKR4), 및 클록 신호(PWCR1∼PWCR4)가 입력된다.
[시프트 레지스터의 입력 신호]
CLKL1∼CLKL4, CLKR1∼CLKR4는 같은 주기의 클록 신호이다.
CLKL1, CLKL3, CLKR1, 및 CLKR3은 같은 파형의 신호이며, 그 펄스폭은 1/2 주기이다. CLKL3은 CLKL1의 반전 신호이며, CLKR3은 CLKR1의 반전 신호이다. 또한, CLKR1은 CLKL1에 대해서 위상이 1/4 주기 늦은 신호이다. 이 위상의 지연은 신호(SPL)에 대한 신호(SPR)의 위상의 지연과 같다.
CLKL2, CLKL4, CLKR2, 및 CLKR4는 같은 파형의 신호이며, 그 펄스폭(H 레벨인 기간)은 스타트 펄스 신호(SPL, SPR)와 같고, 그 주기의 3/8이다.
CLKL2는 CLKL1이 H 레벨이 되는 기간, H 레벨이 되는 신호이며, 같은 타이밍에 CLKL1과 CLKL2의 신호가 하강한다. 또한, CLKL4는 CLKL3이 H 레벨인 기간 중에 H 레벨인 신호이며, 같은 타이밍에 CLKL3와 CLKL4의 신호가 하강한다. CLKR2, CLKR4도 마찬가지이다.
[디멀티플렉서의 입력 신호]
신호(PWCL1∼PWCL4, PWCR1∼PWCR4)는 DEMUX(111)로부터 게이트선(31)에 H 레벨의 신호를 출력하는 타이밍을 규정하는 클록 신호이다. 따라서, 신호(PWCL1∼PWCL4, PWCR1∼PWCR4)의 펄스폭을 부분적으로 바꿈으로써, 파셜 구동이 가능하다.
통상 구동에서, 신호(PWCL1∼PWCL4, PWCR1∼PWCR4)는 주기 및 펄스폭이 같은 클록 신호이며, 그 주기는 신호(CLKL1∼CLKL4, CLKR1∼CLKR4)의 1/2이다. 또한, 신호(PWCL1∼PWCL4, PWCR1∼PWCR4)는 도 7에 나타낸 바와 같이 전후의 신호와 펄스가 중첩된다. 여기에서, 펄스가 중첩되는 기간은 펄스폭의 1/2로 하고 있다. 따라서, PWCL1을 기준으로 한 경우, 다른 신호의 위상의 지연은 PWCL2는 펄스폭의 1/2배이며, PWCL3는 펄스폭의 2/2배이며, PWCL4는 펄스폭의 3/2배이다. 또한, PWCR1은 펄스폭의 4/2배이며, PWCR2는 펄스폭의 5/2배이며, PWCR3는 펄스폭의 6/2배이며, PWCR4는 펄스폭의 7/2배이다.
기간 ToutL1에서 DEMUX[L1]는 GSR[L1]로부터의 입력 신호를 4개의 출력 단자에 분배하고, 각각으로부터 GOUT1∼GOUT4를 출력한다. ToutL1은 CLKL1의 상승으로 개시되고, CLKL2의 상승으로 종료된다. DEMUX[L1]는 PWCL1이 H 레벨인 기간, H 레벨의 GOUT1을 출력한다. 마찬가지로 DEMUX[L1]는 H 레벨의 PWCL2∼PWCL4의 입력에 의해, GOUT2∼GOUT4를 출력한다.
기간 ToutR1에서 DEMUX[R1]는 DEMUX[L1]와 같이 동작하고, GOUT5∼GOUT8을 출력한다.
이러한 디멀티플렉서(110)의 동작에 의해, 게이트선(GL_1∼GL_8)에는 각각 게이트 신호(GOUT1∼GOUT8)가 펄스폭의 1/2씩 늦게 출력된다.
[파셜 구동]
파셜 구동을 행하기 위해서는 일부의 게이트선(31)에만 H 레벨의 GOUT를 출력하도록 GDL(21), GDR(22)를 구동하면 좋다. 본 실시형태에서는 신호(PWCL1∼PWCL4, PWCR1∼PWCR4)의 펄스폭을 제어함으로써 파셜 구동을 실현한다.
구체적으로는, 1 프레임 기간의 어느 기간, 신호(PWCR1∼PWCR4, PWCL1∼PWCL4)의 일부, 또는 모든 펄스폭을 제로로 하고 그 레벨을 L로 한다. 이 기간에 선택되는 하나 또는 복수행의 게이트선(31)은 H 레벨이 되지 않기 때문에, 그러한 행의 화소 회로(30)는 재기입할 수 없다. 예를 들어, 기간 ToutR1에 PWCR1∼PWCR4가 L 레벨이면, 제 5 행∼제 8 행의 화소 회로(30)는 선택되지 않기 때문에, 이러한 화소 회로(30)는 재기입할 수 없고, 이전 프레임 기간의 화상을 표시하게 된다.
상술한 바와 같이, 본 실시형태의 게이트 드라이버를 채용함으로써, 슬림한 베젤을 갖는 표시 장치를 제공하는 것이 가능하고, 또한 표시 장치의 파셜 구동이 가능하다.
또한, 본 실시형태의 게이트 드라이버는 단일 도전형의 트랜지스터로 구성하는 것이 가능하다. 이하, 실시형태 2에서 게이트 드라이버의 구체적인 회로 구성을 설명한다.
(실시형태 2)
본 실시형태에서는 GDL(21), GDR(22)을 구성하는 단위 회로(GSR, dmyGSR, DEMUX, dmyDEMUX)의 회로 구성을 설명한다. 여기에서는, 단위 회로(GSR, dmyGSR, DEMUX, dmyDEMUX)를 n채널형 트랜지스터로 구성하는 예를 나타낸다.
또한 본 실시형태에서는, 설명을 간단하게 하기 위해, GDL(21), GDR(22)의 입력 신호, 출력 신호를 구별하지 않는 경우가 있다. 이 경우, 예를 들어, CLKL1∼CLKL4, CLKR1∼CLKR4를 CLK1∼CLK4라고 부른다. 또한, 회로의 구성, 동작의 이해를 용이하게 하기 위해, 단자와 신호에 같은 용어를 붙이는 경우가 있다.
＜GSR의 구성예 1＞
도 8(A)은 GSR(101)의 구성의 일례를 나타내는 회로도이며, 도 8의 (B)는 그것의 블럭도이다.
GSR(101)은 4개의 입력 단자(CK1, CK2, SETIN, RESIN) 및 4개의 출력 단자(SROUT(S), SROUT(R), FNOUT1, FNOUT2)를 가진다.
단자(CK1)는 클록 신호(CLK1, CLK3)의 입력 단자이며, CK2는 클록 신호(CLK2, CLK4)의 입력 단자이다.
단자(SETIN)는 GSR(101)의 세트 신호(SRSET)의 입력 단자이며, SROUT(S)는 상기 신호의 출력 단자이다. 노드(FNS)의 전압의 변화가 신호 SRSET로서 단자 SROUT(S)로부터 출력된다. 단자(SETIN)는 전단의 단자 SROUT(S)에 접속된다. 또한 첫단의 SETIN에는 스타트 펄스 신호 SP가 입력된다. 최종단의 단자 SROUT(S)는 dmyGSR(102)의 단자(SETIN)에 접속된다.
단자 RESIN은 GSR(101)의 리셋 신호(SRRES)의 입력 단자이며, SROUT(R)는 상기 신호의 출력 단자이다. 단자 RESIN은 다음단의 단자 SROUT(R)에 접속된다. 최종단의 단자 RESIN은 dmyGSR(102)의 단자 SROUT(R)에 접속된다.
단자(FNOUT1, FNOUT2)는 DEMUX(111)에 접속된다.
GSR(101)은 8개의 트랜지스터(M1∼M8)를 가진다. 여기에서는 회로의 구성, 동작의 이해를 용이하게 하기 위해, 트랜지스터의 소스, 드레인을 구별하기로 한다. 그러나, 트랜지스터의 소스, 드레인은 트랜지스터에 공급되는 전압에 따라 그 기능이 바뀌는 경우가 있다. 따라서, 본 발명의 형태의 반도체 장치에서 트랜지스터의 소스와 드레인의 구별은 본 실시형태에서의 기재에 한정되는 것은 아니다. 여기에서는 n채널형 트랜지스터로 회로를 구성하기 때문에, H 레벨의 신호 및 전원 전압이 주로 입력되는 단자(전극)를 드레인이라고 부르고, L 레벨의 신호 및 전원 전압이 주로 입력되는 단자(전극)를 소스라고 부르기로 한다.
GSR(101)에는 전원 전압으로서 고전원 전압(VDD) 및, 저전원 전압(VSS)이 공급된다. 전원 전압(VDD, VSS)을 공급하기 위한 배선(201), 및 배선(202)을 가진다. 배선(201)에는 트랜지스터(M1, M3)의 드레인이 접속되어 있다. 배선(202)에는 트랜지스터(M2, M4, M6, M8)의 소스가 접속되어 있다. 트랜지스터(M5, M7)의 드레인은 각각 단자(CK1, CK2)에 접속되어 있다.
여기에서는 트랜지스터(M2)의 드레인을 노드(FN1)로 하고, 트랜지스터(M2)의 게이트를 노드(FN2)로 한다. FN1, FN2는 DEMUX(111)에 접속되고, FN1, FN2의 전압의 변화가 신호로서 DEMUX(111)에 출력된다. 또한, 후술하는 바와 같이 FN1은 부트스트랩 효과에 의해, 그 전압이 VDD보다 높아질 수 있는 노드이다.
트랜지스터(M1)는 노드(FN1)를 H 레벨로 하는 회로로서 기능하고, 트랜지스터(M2)는 FN1을 L 레벨로 하는 회로로서 기능한다. 트랜지스터(M1)는 배선(201)과 FN1 간을 접속하고, 게이트에는 단자(SETIN)로부터 세트 신호(SRSET)가 입력된다. 트랜지스터(M2)는 FN1과 배선(202)을 접속하고, 그 게이트는 FN2에 접속된다.
트랜지스터(M3)는 노드(FN2)를 H 레벨로 하는 회로로서 기능하고, 트랜지스터(M4)는 노드(FN2)를 L 레벨로 하는 회로로서 기능한다. 트랜지스터(M3)는 배선(201)과 FN2 간을 접속하고, 그 게이트에는 단자 RESIN로부터 리셋 신호(SRRES)가 입력된다. 트랜지스터(M4)는 FN2와 배선(202) 간을 접속하고, 그 게이트에는 단자(SETIN)로부터 세트 신호(SRSET)가 입력된다.
트랜지스터(M5)는 노드(FNR)를 H 레벨로 하는 회로로서 기능하고, 트랜지스터(M6)는 노드(FNR)를 L 레벨로 하는 회로로서 기능한다. 여기에서는 트랜지스터(M5)의 소스를 노드(FNR)로 한다. 트랜지스터(M5)는 클록 신호(CLK1 또는 CLK3)가 입력되는 단자(CK1)와 FNR 간을 접속하고, 그 게이트는 FN1에 접속된다. 트랜지스터(M6)는 FNR과 배선(202) 간을 접속하고, 그 게이트는 FN2에 접속된다.
트랜지스터(M7)는 노드(FNS)를 H 레벨로 하는 회로로서 기능하고, 트랜지스터(M8)는 노드(FNS)를 L 레벨로 하는 회로로서 기능한다. 여기에서는 트랜지스터(M7)의 소스를 노드(FNS)로 한다. 트랜지스터(M7)는 클록 신호(CLK2 또는 CLK4)가 입력되는 단자(CK2)와 FNS 간을 접속하고 있고, 그 게이트는 FN1에 접속된다. 트랜지스터(M8)는 FNS와 배선(202) 간을 접속하고, 그 게이트는 FN2에 접속된다.
＜dmyGSR의 구성예 1＞
도 9의 (A)은 dmyGSR(102)의 구성의 일례를 나타내는 회로도이며, 도 9의 (B)는 그것의 블럭도이다.
dmyGSR(102)은 GSR(101)의 일부의 기능이 불필요하기 때문에, GSR(101)로부터 일부의 요소를 제외한 회로이다. dmyGSR(102)은 세트 신호를 출력하지 않기 때문에, 단자(SROUT(S), RESIN), 트랜지스터(M7), 및 트랜지스터(M8)가 없다. 트랜지스터(M3)의 게이트가 단자(CK2)에 접속되어 있는 점에서도, dmyGSR(102)은 GSR(101)과 다르다. 도 5의 GDL(21), 도 6의 GDR(22)의 구성예에서, dmyGSR(102)의 단자(CK2)에는 클록 신호 CLK2가 입력되어 있지만, 단자(CK2)에 외부로부터 리셋 신호를 입력할 수도 있다.
＜DEMUX, dmyDEMUX의 구성예 1＞
도 10의 (A) 및 도 10의 (B)는 DEMUX(111)의 블럭도이며, 도 10의 (C) 및 도 10의 (D)는 dmyDEMUX(112)의 블럭도이다.
DEMUX(111)의 입력 단자(FNOUT1, FNOUT2)는 GSR(101)에 접속되고, 입력 단자(PWC1∼PWC4)에는 신호(PWC1∼PWC4)가 입력된다. 출력 단자(GOUT1∼GOUT4)에는 게이트선(31)이 접속된다. 또한, DEMUX(111)는 4개의 단위 회로(131)(BUF)를 가진다(도 10의 (B)). DEMUX(111)에서, 4개의 BUF(131)를 구별하기 위해, "BUF1∼BUF4"라고 부르기로 한다.
dmyDEMUX(112)는 2개의 더미 게이트선(dmyGL)에 펄스 신호를 출력하기 위해, 2개의 BUF(131)(BUF1, BUF2)를 가진다(도 10의 (D)).
도 10의 (B)에 도시한 바와 같이, DEMUX(111)의 BUF1∼BUF4에는 GSR(101)의 출력 단자(FNOUT1, FNOUT2)가 접속된다. BUF1∼BUF4의 단자(PWC)에는 각각 신호(PWC1∼PWC4)가 입력된다. FNOUT1로부터의 입력 신호(FN1의 전압)를 출력하는 BUF1∼BUF4가 선택된다. 또한, FNOUT2로부터 입력되는 신호에 의해, 출력 단자(GOUT1∼GOUT4)의 전압이 L 레벨로 설정된다.
＜BUF 구성예 1＞
도 11의 (A)은 BUF(131)의 블럭도이며, 도 11의 (B)는 BUF(131)의 구성의 일례를 나타내는 회로도이다. 또한 도 11의 (C)는 BUF의 다른 구성예를 나타내는 회로도이며, 이것에 대해서는 후술하기로 한다.
BUF(131)는 노드(FNG)의 전압의 변화를 신호로서 단자(GOUT)로부터 출력하는 회로이다. BUF(131)는 버퍼 회로의 기능을 가지고 있고, 단자(PWC)에 입력되는 신호에 따라, 단자(FNOUT1)로부터 입력되는 신호를 단자(GOUT)로부터 출력하는 기능을 가진다. 또 단자 FNOUT2에 입력되는 신호에 따라, 단자(GOUT)를 L 레벨로 하는 기능을 가진다.
BUF(131)는 직렬 접속된 2개의 트랜지스터(M11) 및 트랜지스터(M12)를 가진다. 트랜지스터(M11)는 노드(FNG)를 H 레벨로 하는 기능을 가지고, 트랜지스터(M12)는 노드(FNG)를 방전하여, L 레벨로 하는 기능을 가진다. 트랜지스터(M11)는 단자(PWC)와 FNG 간을 접속하고, 그 게이트는 단자(FNOUT1)(노드(FN1)에 접속된다. 트랜지스터(M12)는 FNG와 배선(204) 간을 접속하고, 그 게이트는 단자 FNOUT2(노드(FN2))에 접속된다.
BUF(131)에는 배선(204)에 의해 VSS가 공급된다. 또한 배선(204)은 GSR(101)의 배선(202)과 공통의 배선으로 해도 좋다.
또한 GDL(21), GDR(22)에서, 이들을 구성하는 트랜지스터(M1∼M8, M11, 12)가 1개의 트랜지스터가 아니고, 그 채널 폭이나 채널 길이의 조정 등의 목적으로, 직렬 및/또는 병렬로 접속된 복수의 트랜지스터로 구성되어 있는 경우도 포함한다. 이것은 후술하는 다른 구성예에서도 마찬가지이다.
＜GSR, DEMUX의 동작예＞
이하, 도 12를 참조하여, GSR(101), 및 DEMUX(111)의 동작의 일례를 설명한다. 도 12는 GDL(21)의 타이밍 차트이다. 여기에서는 GDL(21)를 예로 GSR(101) 및 DEMUX(111)의 동작을 설명하지만, GDR(22)에서도 그 동작은 같다.
도 12에는 시프트 레지스터(100)의 입력 신호(CLKL1∼CLKL4, SPL), 및 디멀티플렉서(110)의 입력 신호(PWCL1∼PWCL4)의 파형을 나타낸다. 이들 입력 신호의 H 레벨의 전압은 VDD이며, L 레벨의 전압은 VSS이다. VDD는 트랜지스터(M1∼8, M11∼12)의 게이트에 VDD를 입력함으로써, 이것들을 온으로 할 수 있는 전압이다. 또한, VSS는 이것들을 오프로 할 수 있는 전압이다.
또한, 도 12에는 GSR[L1]∼[L3]의 출력 신호(SRSET, SRRES, ΦFN1, ΦFN2), 및 DEMUX[L1]∼[L2]의 출력 신호(GOUT)를 나타낸다. 신호(SRSET, SRRES)는 GSR(101)의 노드(FNS, FNR)의 전압의 변화에 대응한다. 또한, ΦFN1, ΦFN2는 노드(FN1, FN2)의 전압의 변화에 대응한다. 또한, 도 12에는 기간 t0∼t9에서, GSR[L1]∼[L3]의 출력 신호(SRSET, SRRES, ΦFN1, ΦFN2), 및 DEMUX[L1]∼[L2]의 출력 신호(GOUT)를 나타낸다.
≪시프트 레지스터의 동작≫
먼저, GSR[L1]∼[L3](시프트 레지스터(100))의 동작을 설명한다.
＜초기 상태；기간 t0∼t1＞
GSR[L1]∼[L3]의 노드(FN1, FN2, FNR, FNS)는 하나 전의 프레임 기간에서의 리셋 동작에 의해, 초기 상태로 되어 있다. 초기 상태란, FN2만 H 레벨이며, 다른 노드는 L 레벨인 상태이다.
＜세트 동작；t1∼t2＞
GSR[L1]의 단자(SETIN)에 신호(SPL)가 입력된다. 트랜지스터(M4)가 온이 되고, FN2_L1은 L 레벨이 된다. 시간(t2)에서, 단자(SETIN)는 L 레벨이 되고, 트랜지스터(M4)는 오프가 되기 때문에, FN2_L1은 전기적으로 부유 상태가 된다.
또한, 신호(SPL)의 입력에 의해, GSR[L1]에서는 트랜지스터(M1)가 온이 되고, FN1이 H 레벨이 된다. FN1의 전압은 VDD보다 트랜지스터(M1)의 문턱 전압만큼 저하된 전압이다. 시간(t2) 이후, 트랜지스터(M1)는 오프가 된다.
＜부트스트랩 동작；t2∼t3＞
기간(t2∼t3)에서는 GSR[L1]의 트랜지스터(M5)의 게이트(FN1)의 전압을 VDD보다 상승시키는 부트스트랩 동작이 행해진다. 신호(CLKL1)에 의해, 트랜지스터(M5)의 드레인이 H 레벨로 설정된다. FN1은 H 레벨이기 때문에 트랜지스터(M5)는 온이며, 또 그 드레인에는 VDD가 인가되어 있다. 트랜지스터(M5)의 소스 및 드레인의 전압은 VDD가 된다. 또한, 그 게이트의 전압(ΦFN1_L1)은 게이트-소스 간 용량 및 게이트-드레인 간 용량에 의한 부트스트랩 효과에 의해, VDD보다 높은 전압이 된다.
＜세트 신호의 생성；t3∼t4＞
GSR[L1]는 세트 신호(SRSET_L1)를 생성한다. H 레벨의 CLKL2가 단자(CK2)에 입력되기 때문에, 트랜지스터(M7)가 온이 되어, 노드(FNS)가 H 레벨이 된다. FNS의 전압이 H 레벨의 신호(SRSET_L1)로서 다음단의 GSR[L2]의 단자(SETIN)에 입력된다. 즉, 시프트 레지스터(100)에서는 스타트 펄스 신호(SPL)를 다음단의 GSR[L2]에 전송하는 시프트 동작을 한다. 또한, GSR[L2]에서는 SRSET_L1의 입력에 의해 상술한 세트 동작이 개시된다.
＜리셋 신호의 생성；t2∼t4＞
CLKL1이 H 레벨인 기간에 GSR[L1]는 리셋 신호(SRRES_L1)를 생성한다. 트랜지스터(M6)가 온 상태이고, 단자(CK1)로부터 VDD가 공급되기 때문에, 노드(FNR)가 H 레벨로 설정된다.
＜리셋 동작；t4∼t6＞
이 기간에 GSR[L2]에서 리셋 신호(SRRES_L2)가 생성되어 GSR[L1]에 출력된다. GSR[L1]는 H 레벨의 SRRES_L2의 입력을 트리거로 하여 리셋 동작을 행한다. 트랜지스터(M3)가 온이 되면 FN2가 H 레벨이 된다. 이것에 의해, 트랜지스터(M2)가 온이 된다. 트랜지스터(M2)가 온이 됨으로써 FN1은 L 레벨이 된다. 시간 t6에서 SRRES_L2는 L 레벨로 천이함으로써, 노드(FN1, FN2, FNR, FNS)는 전기적으로 부유 상태가 된다. 단자(SETIN)에 신호(SPL)가 입력될 때까지 그 전압 레벨 상태가 유지된다. 리셋 동작에 의해 노드(FN2)는 H 레벨이 되고, 노드(FN1, FNR, FNS)는 L 레벨이 된다.
도 12에 도시한 바와 같이, GSR[L1]에서 FN2가 L 레벨일 때 FN1은 H 레벨이며, FN2가 H 레벨일 때 FN1은 L 레벨이다. GSR[L1]는 전압의 레벨이 반전된 관계에 있는 2개의 펄스 신호를 DEMUX[L1]에 출력한다.
이상의 동작이 GSR[L2], GSR[L3]에서도 순차로 실행된다.
≪디멀티플렉서의 동작≫
다음에, DEMUX[L1]∼DEMUX[L2](디멀티플렉서(110))의 동작에 대하여 설명한다.
GSR(101)의 동작에 의해, DEMUX(111)(BUF1∼BUF4)에서 단자(FNOUT1) 및 단자 FNOUT2는 한쪽이 H 레벨이면, 다른 한쪽은 L 레벨이 된다. 따라서, 도 11의 (B)의 BUF(131)의 회로도로부터 알 수 있는 바와 같이, BUF(131)에서는 트랜지스터(M11) 및 트랜지스터(M12)는 한쪽이 온이 되면 다른 한쪽은 오프가 된다. 따라서, 트랜지스터(M11)가 온인 기간은 BUF(131)의 노드(FNG)의 레벨은 단자(PWC)의 전압에 의해 제어된다. 한편, 트랜지스터(M12)가 온인 기간은 노드(FNG)의 레벨은 배선(202)으로부터 VSS가 공급되기 때문에 L 레벨이 된다.
구체적으로는 도 12에 도시한 바와 같이, 기간(t2∼t3)에서 DEMUX[L1](BUF1[L1]∼BUF4[L1])로부터 신호(GOUT[L1]∼GOUT[L4])가 출력되고, 기간(t4∼t6)에 DEMUX[L2](BUF1[L2]∼BUF4[L2])로부터 신호(GOUT[L5]∼GOUT[L8])가 출력된다.
도 12에 도시한 바와 같이, DEMUX[L1] 및 DEMUX[L2]가 H 레벨의 신호(GOUT)를 출력하는 기간은 GSR[L1], GSR[L2]가 부트스트랩 동작을 수행하고 있는 기간이기도 하다. 이 부트스트랩 기간에, H 레벨의 신호(GOUT)를 출력하도록 하고 있기 때문에, 신호(GOUT)의 전압(FNG의 전압)을 VDD보다 저하시키지 않도록 할 수 있다. 따라서, 선택행의 화소 회로(30)를 확실히 소스선에 접속할 수 있기 때문에, LCD(10)에서 고품질의 표시를 행할 수 있다.
이하, GSR(101), BUF(131) 외의 구성예에 대하여 설명한다.
＜GSR의 구성예 2, 3＞
도 13은 GSR의 구성의 일례를 나타내는 회로도이다. GSR(103)은 GSR(101)에 트랜지스터(M21)를 추가한 회로가 된다. 트랜지스터(M21)는 노드(FN1)와 트랜지스터(M5)의 게이트 간을 접속하고, 그 게이트에는 VDD가 공급되는 배선(201)이 접속된다. 즉, 트랜지스터(M21)는 항상 온 상태의 스위치이다. 트랜지스터(M21)를 형성함으로써, 트랜지스터(M2)의 열화를 억제할 수 있다.
또한, 도 14의 GSR(104)와 같이, 트랜지스터(M2)의 열화 방지를 목적으로 하여, 노드(FN1)와 트랜지스터(M7)의 게이트 간을 접속하는 트랜지스터(M22)를 더 제공해도 좋다. 트랜지스터(M22)의 게이트는 VDD가 공급되는 배선(201)에 접속되어 있다. 또한, GSR(104)에서 트랜지스터(M21)를 제공하지 않는 구성으로 할 수도 있다. GSR(103), GSR(104)의 블럭도는 도 8의 (B)의 GSR(101)의 블럭도와 같다.
＜GSR의 구성예 4＞
도 12에 도시한 바와 같이, GSR(101)에서는 노드(FN2)의 전압은 대부분의 기간 H 레벨이다. 따라서, 노드(FN2)의 전압의 저하를 억제하기 위해, 노드(FN2)를 정기적으로 충전하기 위한 회로를 GSR(101)에 제공해도 좋다. 도 15의 (A)에 이러한 회로를 가지는 GSR의 회로도를 나타내고, 도 15의 (B)에 블럭도를 나타낸다.
도 15의 (A)에 도시한 바와 같이, GSR(105)은 GSR(104)에 입력 단자(CK3), 트랜지스터(M31), 및 용량 소자(Cp31)를 추가한 회로이다. 트랜지스터(M31)는 배선(201)과 노드(FN2) 간을 접속하고, 그 게이트는 단자(CK3)가 접속된다. 단자(CK3)에는 CK1에 입력되는 클록 신호를 반전한 클록 신호가 입력된다. 즉, 단자(CK1)에 클록 신호(CLKL1, CLKR1)가 입력되는 경우는 단자(CK3)에 클록 신호(CLKL3, CLKR3)가 입력된다. 단자(CK1)에 클록 신호(CLKL3, CLKR3)가 입력되는 경우는 단자(CK3)에 클록 신호(CLKL1, CLKR1)가 입력된다.
용량 소자(Cp31)는 노드(FN2)와 배선(202) 사이에 접속되어 노드(FN2)의 유지 용량으로서 기능한다. GSR(105)에서 용량 소자(Cp31)는 제공하지 않는 구성으로 할 수도 있다.
도 12의 타이밍 차트를 참조하여, GSR(105)의 트랜지스터(M31)의 동작을 설명한다. GSR[L1]에서는 신호(CLKL3)에 의해, 트랜지스터(M31)의 온/오프가 제어된다. GSR[L1]에서는 CLKL3이 H 레벨이 될 때마다, 트랜지스터(M31)가 온이 되어, FN2의 전압을 VDD로 끌어올릴 수 있다. 이와 같이, GSR(105)에서는 정기적으로 FN2에 VDD가 공급되므로, 비선택 기간에 게이트선(31)을 확실히 L 레벨로 할 수 있기 때문에, LCD(10)에서 고품질로 표시를 행할 수 있다.
＜GSR의 구성예 5＞
도 16의 (A)에 나타내는 GSR(106)은 GSR(105)에 입력 단자(INIRES) 및 트랜지스터(M41)를 추가한 회로이다. 도 16의 (B)에 GSR(106)의 블럭도를 나타낸다. 트랜지스터(M41)는 배선(201)과 노드(FN2) 간을 접속하는 스위치이며, 그 게이트에는 입력 단자(INIRES)가 접속되어 있다.
도 17, 도 18에, GSR(106) 및 그 더미 단위 회로(107)(dmyGSR)를 가지는 게이트 드라이버(GDL(21), GDR(22))의 블럭도를 나타낸다.
GDL(21) 및 GDR(22)에 제공되는 GSR(106) 및 dmyGSR(107)에는 단자(INIRES)로부터 공통의 리셋 신호가 입력된다. H 레벨의 리셋 신호가 입력됨으로써, 모든 GSR(106) 및 dmyGSR(107)에서 그 노드(FN2)가 H 레벨이 된다. 이것에 의해, 모든 게이트선(31)이 같은 타이밍에 L 레벨이 되어 초기화된다. 따라서, 프레임 기간의 도중에도 단자(INIRES)로부터의 리셋 신호의 입력에 의해, 화소부(20)의 모든 게이트선(31)을 L 레벨로 할 수 있기 때문에, LCD(10)의 동작 모드를 유연하게 변경하는 것이 가능하게 된다.
＜dmyGSR의 구성예 2-5＞
GSR(103)∼GSR(106)에 대응하는 더미 단위 회로(dmyGSR)는 도 9의 (A)의 dmyGSR(102)과 같이 구성하면 좋다. GSR(103) 및 GSR(104)에 대응하는 dmyGSR은 각각 대응하는 단위 회로(103, 104)로부터 단자(SROUT(S), RESIN), 및 트랜지스터(M7, M8)를 생략하고, 트랜지스터(M3)의 게이트를 단자(CK2)에 접속한 회로가 된다. 또한, GSR(105) 및 GSR(106)에 대응하는 dmyGSR은 각각 대응하는 단위 회로(105, 106)로부터 단자(CK2, SROUT(S), RESIN), 및 트랜지스터(M3, M7, M8)를 생략한 회로가 된다.
＜BUF의 구성예 2＞
도 11의 (C)에 BUF의 다른 구성예를 나타낸다. 도 11의 (C)의 BUF(132)는 BUF(131)(도 11의 (B))에 트랜지스터(M51) 및 용량 소자(Cp51)를 추가한 회로이다.
트랜지스터(M51)는 도 13의 트랜지스터(M21)와 같이, 트랜지스터(M11)의 열화 억제를 위해 제공된다. 트랜지스터(M51)는 노드(FN1)(단자(FNOUT1))와 트랜지스터(M11)의 게이트 간을 접속하고, 그 게이트에는 배선(203)에 의해 VDD가 공급된다. 즉, 트랜지스터(M51)는 항상 온 상태의 스위치로서 기능한다. 또한 배선(203)은 GSR(101) 등의 배선(201)과 공통의 배선으로 할 수도 있다.
용량 소자(Cp51)는 트랜지스터(M11)의 게이트와 노드(FNG) 간에 접속되어 있고, 트랜지스터(M11)의 게이트의 전위를 유지하기 위한 유지 용량으로서 기능한다. 또한 용량 소자(Cp51)는 제공하지 않아도 좋다.
(실시형태 3)
본 실시형태에서는 LC 패널(화소 회로, 및 드라이버)의 구조, 및 그 제작 방법에 대하여 설명한다. 또한, 본 실시형태에서는 트랜지스터에 채널이 산화물 반도체로 형성되는 트랜지스터(이하, OS 트랜지스터라고 부름)가 적용된다. 본 실시형태에 나타나는 OS 트랜지스터는 n채널형 트랜지스터이다.
또한, 본 실시형태에서는 도 2의 (B)의 LC 패널(52)과 같이 소스 드라이버(23)는 화소 회로(30)와 일체 형성하지 않고, IC칩으로 형성되는 예로 한다.
도 19는 화소 회로(30)의 구성의 일례를 나타내는 상면도이다. 본 실시형태에서는 화소 회로(30)를 TN 모드 또는 VA 모드의 LCD(10)에 적용되는 구조로 하고 있다.
＜드라이버, 화소 회로의 구성예 1＞
또한, 도 20은 LC 패널의 단면 구조를 설명하기 위한 도면이다. 도 20에 게이트 드라이버(21, 22) 및 화소 회로(30)의 단면 구조를 나타낸다. 여기에서는 게이트 드라이버(21, 22)로서 대표적으로, 하나의 트랜지스터(301), 및 제 1 층과 제 2 층의 배선을 접속하는 접속부(302)를 나타낸다. 또한, 도 20에는 화소 회로(30)로서 도 19의 절단선 C-D에 의한 단면을 나타낸다. 또한 도 19에는 기판(401)(소자 기판)에 제작되는 화소 회로(30)의 요소를 나타낸다.
도 20의 트랜지스터(303), 용량 소자(304) 및 액정 소자(305)는 각각 도 2의 (C)의 화소 회로(30)의 트랜지스터(34), 용량 소자(35) 및 액정 소자(33)에 대응한다.
도 19에 도시한 바와 같이, 화소 회로(30)에는 게이트선(413), 소스선(424), 전극(425), 배선(426), 화소 전극(432) 및 전극(444)이 형성된다. 배선(426)은 도 2의 (C)의 배선(36)에 대응한다. 화소 전극(432)은 용량 소자(304) 및 액정 소자(305)의 한쪽의 전극을 구성한다. 또한, 전극(444)은 용량 소자(304)의 다른 한쪽의 전극이며, 배선(426)에 접촉하고 있다. 전극(444) 및 화소 전극(432)이 절연막(454)을 통하여 중첩되는 영역이 용량 소자(304)로서 기능한다. 여기에서는 전극(444) 및 화소 전극(432)은 투광성을 가지는 도전막으로 형성된다. 따라서, 용량 소자(304) 자체가 투광성을 가지므로, 화소의 개구율을 저하시키지 않고, 용량값이 큰 용량 소자(304)를 형성할 수 있다.
산화물 반도체막(442)은 트랜지스터(303)의 채널이 형성되는 반도체막을 구성한다. 트랜지스터(303)는 게이트 전극이 게이트선(413)으로 구성된다. 그 소스 전극이 소스선(424)으로 구성되고, 드레인 전극은 전극(425)으로 구성된다. 또한 트랜지스터(303)에서 소스선(424)의 전압에 의해 소스선이 트랜지스터(303)의 드레인 전극으로서 기능하고, 전극(425)이 소스 전극으로서 기능하는 경우가 있다. 도 20에 도시한 바와 같이, 트랜지스터(303)의 게이트 절연막은 절연막(451, 452)으로 구성된다.
도 19에서 소스선(424) 위의 직사각형의 영역은 기판(402)에 형성되는 스페이서(470)를 나타낸다. 보다 정확하게는 이 직사각형의 영역은 소스선(424)과 스페이서(470)가 중첩되는 영역을 나타낸다. 스페이서(470)는 모든 화소 회로(30)에 대하여 형성할 필요는 없다. 예를 들어, 2행×2열의 화소 회로(30)에 대하여, 1개 제공하도록 하면 좋다.
도 20에 도시한 바와 같이, 액정층(460)을 통하여 대향 전극(433)과 화소 전극(432)이 중첩되는 영역이 액정 소자(305)로서 기능한다. 대향 전극(433)은 공통 전극으로 불리는 경우가 있다. 액정 소자(305)는 액정층(460)의 배향성을 제어하는 배향막(461, 462)을 더 가진다.
액정층(460)은 실 부재(도시하지 않음, 도 2의 (B) 참조)에 의해 기판(401)과 기판(402)의 사이에 밀봉되어 있다. 또한, 기판(402)에는 대향 전극(433), 배향막(462) 및 스페이서(470) 외에, 차광막(471), 유색막(472) 및 절연막(473)이 형성되어 있다. 또한 스페이서(470)를 기판(401)에 형성해도 좋다. 또한, 차광막(471) 및/또는 유색막(472)을 기판(401)에 형성해도 좋다.
게이트 드라이버(21, 22)의 트랜지스터(301)는 화소 회로(30)의 트랜지스터(303)와 같은 적층 구조를 가진다. 트랜지스터(301)는 채널이 형성되는 산화물 반도체막(441), 게이트선(411), 소스선(421), 드레인선(422), 및 절연막(451, 452)으로 이루어지는 게이트 절연막을 가진다.
게이트 드라이버(21, 22)의 접속부(302)는 제 1 층의 배선(412)과 제 2 층의 배선(423)과의 접속부이다. 배선(412)과 배선(423)은 제 3 층의 전극(431)에 의해 접속되어 있다.
이하에, 도 19 및 도 20에 나타내는 LC 패널의 구성 요소에 대해 설명한다.
＜기판＞
기판(401)에 대하여, 재질 등에 특별한 제한은 없지만, 적어도 화소 회로(30) 및 드라이버의 제작 공정에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 화소 전극(432)을 반사형의 화소 전극으로 하는 경우는 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하다. 예를 들어, 기판(401)으로서 유리 기판을 이용하는 경우, 제 6 세대(1500 mm×1850 mm), 제 7 세대(1870 mm×2200 mm), 제 8 세대(2200 mm×2400 mm), 제 9 세대(2400 mm×2800 mm), 제 10 세대(2950 mm×3400 mm) 등의 대면적 기판을 이용함으로써, 대형의 LCD를 제작할 수 있다.
또한, 기판(401)으로서 수지 필름 등의 가요성 기판을 이용할 수도 있다. 이 경우, 회로를 가요성 기판 위에 직접 제작해도 좋다. 또는 회로의 제작 공정에서는 다른 기판을 사용하고, 공정 완료 후에 제작 시에 사용한 기판으로부터 분리하여, 회로를 가요성 기판에 접착층을 이용하여 부착해도 좋다. 이 경우, 회로 제작용의 기판에 박리층, 및 절연막을 형성하고, 절연막에 화소 회로 및 드라이버를 제작하면 좋다.
기판(402)에는 기판(401)과 같은 기판을 이용할 수 있다.
＜제 1 층의 배선·전극＞
제 1 층의 배선·전극(411∼413)은 1 층 또는 2 층 이상의 도전막으로 형성된다. 이러한 도전막으로서는 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐 등의 금속막, 이들 금속막에 다른 금속 원소를 첨가한 막, 이들 금속 원소를 1종 또는 복수 포함한 합금, 또는 화합물로 이루어지는 막 등을 이용할 수 있다. 또한, 도전막으로서 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 가지는 산화물 도전막을 이용할 수도 있다.
예를 들어, 단층 구조의 도전막이라면, 실리콘을 포함한 알루미늄막의 단층막이 있다. 2 층 구조로 하는 경우, 그 조합은 알루미늄막과 티탄막, 질화 티탄막과 티탄막, 질화 티탄막과 텅스텐, 질화 탄탈막과 텅스텐막, 질화 텅스텐막과 텅스텐막 등을 들 수 있다. 3 층 구조로 하는 경우는 티탄막, 알루미늄막 및 티탄막의 조합이 있다. 또한, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 막, 또는 복수 조합한 합금막, 혹은 질화막을 이용해도 좋다.
또한, 트랜지스터(301, 303)에서, 게이트선(411, 413)과 절연막(451)의 사이에, 산화물 반도체막(441, 442)보다 질소 농도가 높은 산화 질화물 반도체막을 형성해도 좋다. 이러한 막으로서는 In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등이 있다. 이들 산질화물 반도체의 일 함수는 5 eV 이상, 혹은 5.5 eV 이상이며, 산화물 반도체의 전자 친화력보다 크다. 이러한 산질화물 반도체막을 형성함으로써, 트랜지스터(301, 303)의 문턱 전압을 플러스로 시프트할 수 있다. 예를 들어, In-Ga-Zn계 산질화물 반도체막을 형성하는 경우, 질소 농도가 7 원자% 이상이면 좋다.
＜제 2 층의 배선·전극＞
제 2 층의 배선·전극(421∼426)은 1 층 또는 2 층 이상의 도전막으로 형성된다. 이 도전막으로서는 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐 등의 금속막, 이러한 금속 원소를 1 종류 또는 2 종류 이상 포함한 합금막, 그 화합물막, 및 산화 인듐, 산화 주석 또는 산화 아연을 포함한 투광성의 산화물 도전막을 들 수 있다. 단층 구조로 하는 경우는 예를 들어, 실리콘을 포함한 알루미늄막을 이용할 수 있다. 2 층 구조로 하는 경우, 알루미늄막과 티탄막, 텅스텐막과 티탄막, 구리-마그네슘-알루미늄 합금막과 구리막 등의 조합이 있다. 또 3 층 구조로 하는 경우는 티탄막, 알루미늄막, 및 티탄막의 조합이 있다. 이 경우, 제 1 층 및/또는 제 3 층을 질화 티탄막으로 해도 좋다. 또한, 제 2 층을 구리막으로 해도 좋다. 또한, 3 층 구조로서는 몰리브덴막, 알루미늄막, 몰리브덴막의 조합이 있다. 이 경우, 제 1 층 및/또는 제 3 층을 질화 몰리브덴막으로 해도 좋고, 제 2 층을 구리막으로 해도 좋다.
＜제 3 층의 전극, 대향 전극＞
제 3 층의 전극·화소 전극(431, 432), 및 대향 전극(433)은 1 층 또는 2 층 이상의 투광성을 가지는 도전막으로 형성된다. 투광성을 가지는 도전막으로서는 산화 텅스텐을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 산화물, 인듐 주석 산화물(ITO), 산화 티탄을 포함한 인듐 주석 산화물, 산화 규소를 첨가한 인듐 주석 산화물, 인듐 아연 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물 등으로 이루어지는 도전막을 들 수 있다.
＜산화물 반도체막, 용량 소자의 전극＞
산화물 반도체막(441, 442) 및 전극(444)은 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 등의 산화물막, 1 층 또는 2 층 이상의 적층막으로 형성된다. 또한 전극(444)은 산화물 반도체막(441, 442)을 구성하는 산화물막을 저저항화한 도전막으로 형성된다.
예를 들어, 산화물 반도체막(441, 442)이 In-M-Zn 산화물로 형성되는 경우, 이 산화물에서 In과 M의 원자수 비율은 In 및 M의 합을 100 atomic%로 했을 때, In이 25 atomic% 이상이며, M이 75 atomic% 미만인 것이 바람직하고, In이 34 atomic% 이상이고, M이 66 atomic% 미만이면 보다 바람직하다.
산화물 반도체막(441, 442)을 In：Ga：Zn=1：1：1 또는 3：1：2의 원자수비의 In-Ga-Zn 산화물막으로 형성할 수 있다. 또한 산화물막의 원자수비는 각각 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다.
산화물 반도체막(441, 442)은 예를 들어, 에너지 갭 2 eV 이상의 산화물막으로 형성된다. 에너지 갭은 2.5 eV 이상이 바람직하고, 3 eV 이상이 보다 바람직하다. 에너지 갭이 넓은 산화물막을 이용함으로써, 트랜지스터(301, 303)의 오프 전류를 저감시킬 수 있다.
산화물 반도체막(441, 442)으로서는 캐리어 밀도가 낮은 산화물 반도체막을 이용한다. 예를 들어, 산화물 반도체막(441, 442)은 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더욱 바람직하게는 1×1013개/cm3 이하, 더욱 바람직하게는 1×1011개/cm3 이하의 산화물 반도체막을 이용한다.
산화물 반도체막(441, 442)이 제 14 족 원소 중 하나인 실리콘이나 탄소를 포함하면, 산화물 반도체막(441, 442)에서 산소 결손이 증가하여 n형화되게 된다. 따라서, 산화물 반도체막(441, 442)의 실리콘이나 탄소의 농도를 2×1018 atoms/cm3 이하, 바람직하게는 2×1017 atoms/cm3 이하로 한다. 이러한 농도는 SIMS(2차 이온 질량 분석)로 측정할 수 있다.
또한, 산화물 반도체막(441, 442)은 알칼리 금속 또는 알칼리 토류 금속의 농도가 1×1018 atoms/cm3 이하인 것이 바람직하고, 2×1016 atoms/cm3 이하인 것이 보다 바람직하다. 이것은 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, OS 트랜지스터의 오프 전류의 증대의 원인이 되기 때문이다.
또한, 산화물 반도체막(441, 442)은 가능한 한 질소를 포함하지 않게 하는 것이 바람직하다. 질소는 캐리어인 전자가 생기는 원인이 된다. 질소 농도가 높아지면, 산화물 반도체막 중의 캐리어 밀도가 증가하여 n형화하기 쉽다. 따라서, 산화물 반도체막(441, 442)의 질소 농도가 높으면 트랜지스터(301, 303)는 노멀리 온(normally-on) 특성이 되기 쉽다. 산화물 반도체막(441, 442)의 질소 농도는 5×1018 atoms/cm3 이하인 것이 바람직하다.
산화물 반도체막(441, 442)의 불순물(질소나, 알칼리 금속 등)의 농도는 SIMS(2차 이온 질량 분석)로 측정할 수 있다.
산화물 반도체막(441, 442), 및 전극(444)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하로 한다.
산화물 반도체막(441, 442), 및 전극(444)은 모두 절연막(452) 위에 형성되지만, 불순물 농도가 다르다. 산화물 반도체막(441, 442)보다 전극(444)의 불순물 농도가 높다. 예를 들어, 산화물 반도체막(441, 442)에 포함되는 수소 농도는 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하이며, 전극(444)에 포함되는 수소 농도는 8×1019 atoms/cm3 이상, 바람직하게는 1×1020 atoms/cm3 이상, 더욱 바람직하게는 5×1020 atoms/cm3 이상이다. 전극(444)을 구성하는 산화물막의 수소 농도는 산화물 반도체막(441, 442)의 2배 이상으로 하고, 바람직하게는 10배 이상으로 한다. 이와 같이, 수소 농도를 향상시킴으로써, 산화물막의 저항율을 충분히 저하시킬 수 있다.
즉, 전극(444)은 산화물 반도체막(441, 442)보다 저항율이 낮다. 전극(444)의 저항율이 산화물 반도체막(441, 442)의 저항율의 1/10 이하로 한다. 전극(444)의 저항율을 산화물 반도체막(441, 442)의 1×10-8배 정도까지 낮추는 것이 보다 바람직하다. 전극(444)의 저항율은 대표적으로는 1×10-3 Ωcm 이상 1×104 Ωcm 미만이며, 1×10-3 Ωcm 이상 1×10-1 Ωcm 미만인 것이 바람직하다.
또한 산화물 반도체막(441, 442)을 구성하는 산화물 반도체막은 본 실시형태에 설명한 것에 한정되지 않는다. OS 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 막을 선택하면 좋다. 예를 들어, 필요로 하는 OS 트랜지스터의 반도체 특성을 얻기 위해, 산화물 반도체막(441, 442)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체막(441, 442)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 뛰어난 전기 특성을 가지는 트랜지스터(301, 303)를 제작할 수 있다.
이하에서는 산화물 반도체막(441, 442)을 구성하는 산화물 반도체막의 결정 구조에 대하여 설명한다.
또한 본 명세서에 있어서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
산화물 반도체막은 크게 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 분류된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned CrystallineOxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 가지지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예를 들면 1 nm 이상 10 nm 미만의 크기인 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은 복수의 결정부를 가지는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세하게 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그러므로, CAAC-OS막은 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철이 반영된 형상을 갖고, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향에서 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 사이에서 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터 CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의해 해석한 경우에 회절각(2θ)의 피크가 31° 근방에 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향된 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의해 해석하는 경우, 2θ의 피크가 56° 근방에 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막인 경우, 2θ를 56° 근방에 고정시키고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여, CAAC-OS막의 경우에는 2θ를 56° 근방에 고정시켜 φ 스캔한 경우에도 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는 다른 결정부 간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 가지고 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아질 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성될 수도 있다.
또한 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의해 해석하는 경우, 2θ의 피크가 31° 근방 외에, 36° 근방에도 나타나는 경우가 있다. 2θ의 피크가 36° 근방인 CAAC-OS막 중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 의미한다. CAAC-OS막은 2θ의 피크가 31° 근방에 나타나고, 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.
전극(444)은 또한 산화물 반도체막(441, 442)과 결정성이 같은 막이다.
＜절연막＞
절연막(451)으로서는 예를 들면 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막을 이용하여 형성하는 것이 바람직하다.
절연막(452)으로서는 산화물 반도체막(441, 442)과의 계면 특성을 향상시킬 수 있는 막으로 형성하는 것이 바람직하다. 절연막(452)으로서는 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물, 산화 하프늄 등의 high-k 재료로 이루어지는 막을 단층 또는 적층하여 제공하면 좋다. 또한 high-k 재료로 이루어지는 막을 이용함으로써, 트랜지스터(301, 303)의 게이트 리크 전류를 저감시킬 수 있다. high-k 재료로서는 하프늄 실리케이트(HfSixOy), 질소가 첨가된 하프늄 실리케이트, 하프늄 알루미네이트(HfAlxOy), 질소가 첨가된 하프늄 알루미네이트, 산화 이트륨 등이 있다.
절연막(451) 및 절연막(452)의 합계의 두께는 5 nm 이상 400 nm 이하, 더욱 바람직하게는 10 nm 이상 300 nm 이하, 더욱 바람직하게는 50 nm 이상 250 nm 이하로 하면 좋다.
절연막(453)은 절연막(452)과 마찬가지로, 산화물 반도체막(441, 442)과의 계면 특성을 향상시킬 수 있는 재료를 이용하는 것이 바람직하고, 예를 들어, 산화물 절연막을 이용하여 형성할 수 있다. 여기에서는 절연막(453)을 절연막(453a)과 절연막(453b)과의 적층막으로 형성한다. 절연막(453a)은 절연막(453b)을 형성할 때의 산화물 반도체막(441, 442), 및 전극(444)에 대한 대미지 완화막으로서 기능한다.
절연막(453a)은 산소를 투과하는 절연막으로 형성하는 것이 바람직하다. 절연막(453a)으로서 산소를 투과하는 절연막을 형성하면, 절연막(453b)으로부터 이탈하는 산소가 절연막(453a)을 통과하여, 산화물 반도체막(441, 442)으로 이동할 수 있고, 산화물 반도체막(441, 442)의 산소 결함을 저감시킬 수 있기 때문이다. 또한 절연막(453a)에서는 외부로부터 절연막(453a)으로 들어온 산소가 모두 절연막(453a)의 외부로 이동하지 않고, 절연막(453a)에 머무르는 산소도 있다. 또한, 절연막(453a)에 산소가 들어감과 동시에, 절연막(453a)에 포함되는 산소가 절연막(453a)의 외부로 이동함으로써 절연막(453a)에서 산소의 이동이 생기는 경우도 있다.
절연막(453a)으로서는 두께가 5 nm 이상 150 nm 이하, 바람직하게는 5 nm 이상 50 nm 이하의 산화 실리콘, 산화 질화 실리콘 등을 이용할 수 있다. 또한 본 명세서에서, 산화 질화물이란, 질소보다 산소의 함유량이 많은 물질이며, 질화 산화물이란, 산소보다 질소의 함유량이 많은 물질을 말한다.
절연막(453b)은 산화물 또는 산화 질화물로 이루어지는 절연막을 이용하여 형성한다. 절연막(453b)을 구성하는 산화물 또는 산화 질화물은 화학량론적 조성보다 많은 산소를 포함하는 것이 바람직하다. 이러한 조성으로 함으로써, 절연막(453b)으로부터 가열에 의해 산소의 일부가 이탈하기 쉬운 상태가 된다. 또한 화학량론적 조성보다 많은 산소를 포함한 절연막으로서는 TDS 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 막이 바람직하다.
절연막(453b)은 두께가 30 nm 이상 500 nm 이하, 바람직하게는 50 nm 이상 400 nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등으로 형성할 수 있다.
또한, 절연막(453a)과 산화물 반도체막(441, 442)의 계면에서의 결함이 적은 것이 바람직하다. 그것을 위해서는 산화물 반도체막(441, 442)의 결함에 유래하는 g값이 1.93일 때의 전자 스핀 밀도가 1×1017 spins/cm3 이하, 더욱 바람직하게는 검출 하한 이하인 것이 좋다. 전자 스핀의 g값 및 그 밀도는 전자 스핀 공명(ESR) 스펙트럼으로부터 얻을 수 있다. 이하도 마찬가지이다.
또한, 절연막(453a) 및 절연막(453b)은 결함이 적은 것이 바람직하다. 이것은 절연막(453a, 453b)의 결함 밀도가 높으면 결함에 산소가 결합하게 되어, 절연막(453a)을 투과하는 산소량이 감소하게 되기 때문이다. 절연막(453b)은 절연막(453a)과는 달리, 산화물 반도체막(441, 442), 및 전극(444)과의 계면을 가지지 않기 때문에, 절연막(453a)보다 결함 밀도가 높아도 좋다. g값이 2.001인 전자의 스핀 밀도가, 절연막(453a)은 3×1017 spins/cm3 이하인 것이 바람직하고, 절연막(453b)은 1.5×1018 spins/cm3 미만인 것이 바람직하고, 1×1018 spins/cm3 이하인 것이 보다 바람직하다. g값이 2.001인 전자 스핀은 실리콘의 댕글링 본드(dangling bond)에 의한 것이다.
절연막(454)으로서 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등의 불순물에 대한 블로킹 효과를 가지는 막으로 형성하는 것이 바람직하다. 이러한 절연막으로서는 질화물 절연막, 및 질화 산화물 절연막이 있고, 구체적으로는 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등으로 이루어지는 막이 있다. 블로킹 효과를 가지는 절연막(454)을 형성함으로써, 산화물 반도체막(441, 442), 및 전극(444)으로부터 산소가 외부로 확산되는 것을 막을 수 있다.
절연막(454)으로서는 블로킹 효과를 가지는 질화물 절연막 위에, 산소, 수소, 물 등 불순물에 대한 블로킹 효과를 가지는 산화물 절연막 또는 산화 질화물 절연막을 형성한 적층막으로 할 수도 있다. 이러한 블로킹 효과를 가지는 산화물 절연막으로서는 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 포함하는 절연막이 있다.
또한, 용량 소자(304)의 용량값을 조절하기 위해, 절연막(454)으로서 블로킹 효과를 가지는 질화물 절연막 위에 질화물, 질화 산화물 또는 산화물로 이루어진 절연막을 제공해도 좋다.
＜배향막＞
배향막(461)으로서는 폴리이미드 등의 유기 수지를 이용할 수 있다. 배향막(461)의 막두께는 40 nm 이상 100 nm 이하, 더욱 바람직하게는 50 nm 이상 90 nm 이하로 하는 것이 좋다. 이러한 막두께로 함으로써, 액정층(460)의 액정 재료의 프리틸트각을 크게 하는 것이 가능하다. 액정 재료의 프리틸트각을 크게 함으로써, 디스클리네이션(disclination)을 저감하는 것이 가능하다.
＜컬러 필터·블랙 매트릭스＞
또한, 기판(402) 위에는 유색성을 가지는 막(472)(이하, 유색막(472)이라고 함)이 형성되어 있다. 유색막(472)은 컬러 필터로서 기능한다. 유색막(472)은 반드시 형성할 필요는 없고, 예를 들어, LCD(10)가 흑백 표시인 경우나, 표시 방식이 필드 시퀀셜 방식인 경우 등에 따라, 유색막(472)을 제공하지 않는 구성으로 해도 좋다.
유색막(472)으로서는 특정 파장 대역의 광을 투과하는 유색막이면 좋고, 예를 들어, 적색의 파장 대역의 광을 투과하는 적색(R)의 컬러 필터, 녹색의 파장 대역의 광을 투과하는 녹색(G)의 컬러 필터, 청색의 파장 대역의 광을 투과하는 청색(B)의 컬러 필터 등을 이용할 수 있다.
또한, 기판(402) 위에는 유색막(472)에 인접하여 차광막(471)이 형성되어 있다. 차광막(471)은 블랙 매트릭스로서 기능한다. 여기에서 게이트 드라이버는 차광막(471)으로 덮는 구조로 하고 있다. 차광막(471)은 특정 파장 대역의 광을 차광하는 기능을 가지고 있으면 좋고, 금속막 또는 흑색 안료 등을 포함한 유기 절연막 등으로 형성할 수 있다.
＜제작 방법예＞
이하, 도 20에 나타내는 LC 패널의 제작 방법의 일례를 설명한다.
＜소자 기판의 제작＞
먼저, 도 21의 (A)∼도 24의 (C)를 참조하여, LC 패널의 백플랜인 소자 기판의 제작 방법을 설명한다.
여기에서는 기판(401)으로서 유리 기판을 이용한다. 제 1 층의 배선·전극(411∼413)을 형성하기 위해, 단층 구조 또는 2 층 이상의 적층 구조의 도전막을 기판(401) 위에 형성한다. 이 도전막의 형성 방법으로서는 CVD법, 스퍼터링법, 스핀 코트법 등이 있다. 포토리소그래피 공정과 에칭 공정에 의해, 이 도전막으로부터, 게이트선(411), 배선(412), 및 게이트선(413)을 형성한다(도 21의 (A)).
다음에, 제 1 층의 배선·전극(411∼413) 위에 절연막(451)을 형성하고, 절연막(451) 위에 절연막(452)을 형성한다(도 21의 (A)). 절연막(451) 및 절연막(452)은 스퍼터링법, CVD법 등에 의해 형성할 수 있다. 또한 절연막(451) 및 절연막(452)은 대기 해방하지 않고, 연속하여 형성하면 불순물의 혼입이 억제되어 바람직하다.
다음에, 절연막(452) 위에 산화물 반도체막(440)을 형성한다(도 21의 (B)).
산화물 반도체막(440)은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법(laser ablation method) 등을 이용하여 형성할 수 있다.
포토리소그래피 공정과 에칭 공정에 의해, 산화물 반도체막(440)으로부터 섬 형상의 산화물 반도체막(441∼443)을 형성한다. 에칭 공정에서는 건식 에칭, 습식 에칭, 또는 양쪽을 모두 행하면 좋다(도 21의 (C)).
이 후, 가열 처리를 행하여, 산화물 반도체막(441∼443)에 포함되는 수소, 물 등을 이탈시키고, 산화물 반도체막(441∼443)에 포함되는 수소 및 물을 저감시켜도 좋다. 이 가열 처리에 의해, 산화물 반도체막(441∼443)을 구성하는 산화물 반도체를 고순도화할 수 있다. 이 가열 처리의 온도는 대표적으로는 250℃ 이상 650℃ 이하이며, 바람직하게는 300℃ 이상 500℃ 이하로 한다. 또한 대면적 기판의 기판(401)을 이용하는 경우는 가열 처리의 온도는 대표적으로는 300℃ 이상 400℃ 이하이며, 바람직하게는 320℃ 이상 370℃ 이하이다. 이러한 온도 범위로 함으로써, 기판의 휨이나 쉬링크를 저감하는 것이 가능하고, 수율의 저하를 억제할 수 있다.
이 가열 처리는 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한하여, 기판(401)의 변형점 이상의 온도로 가열할 수 있다. 따라서 가열 처리의 택트 타임(tact time)이 단축되기 때문에, 대면적 기판에서 특히 바람직하다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등) 분위기 하에서 행하면 좋다. 또한 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하고, 분위기는 바꿀 수 있다. 예를 들어, 먼저 질소 또는 희가스 분위기에서 가열 처리를 행하고, 다음에, 산소 또는 초건조 공기 분위기에서 가열 처리를 행할 수 있다. 이 경우, 최초의 가열 처리에 의해, 산화물 반도체막(441∼443) 중에 포함되는 수소, 물 등을 이탈시키고, 다음의 가열 처리에서는 산화물 반도체막(441∼443) 중에 산소를 공급할 수 있다. 따라서, 산화물 반도체막(441∼443)의 산소 결손을 저감시킬 수 있다.
다음에, 절연막(452), 및 산화물 반도체막(441∼443) 위에 스퍼터링법 등으로 도전막(420)을 형성한다(도 22의 (A)).
다음에, 포토리소그래피 공정 및 에칭 공정에 의해, 도전막(420)으로부터, 소스선(421), 드레인선(422), 배선(423), 소스선(424), 전극(425) 및 배선(426)을 형성한다(도 22의 (B)). 배선(423)을 배선(412)과 중첩하도록 형성함으로써, 배선(423)과 배선(423)을 접속하는 전극(431)의 점유 면적을 작게 할 수 있다.
다음에, 절연막(452), 산화물 반도체막(441∼443), 및 제 2 층의 배선·전극(421∼426)을 덮어, 절연막(453)을 형성한다(도 22의 (C)).
여기에서 절연막(453)의 형성은 절연막(453a)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 절연막(453b)을 형성한다. 절연막(453a)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 절연막(453b)을 연속적으로 형성함으로써, 절연막(453a)과 절연막(453b)의 계면에서의 대기 성분 유래의 불순물 농도를 저감시킬 수 있다.
절연막(453a)으로서는 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
이러한 성막 온도로 함으로써, 산화 실리콘막 또는 산화 질화 실리콘막 중에서의 실리콘과 산소의 결합력이 강해진다. 이 결과, 산소가 투과되어, 치밀하고, 단단한 산화 실리콘막 및 산화 질화 실리콘막을 형성할 수 있다. 대표적으로는 25℃에서 0.5 중량%의 불화 수소산에 대한 에칭 속도가 10 nm/분 이하, 바람직하게는 8 nm/분 이하인 산화 실리콘막, 및 산화 질화 실리콘막을 형성할 수 있다.
산화 실리콘막 또는 산화 질화 실리콘막의 원료 가스로서는 실리콘을 포함한 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 기체의 대표예로서는 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 산화성 기체로서는 산소, 오존, 일산화 질소, 이산화 질소 등이 있다.
또한, 산화물 반도체막(441, 442)의 수소 농도를 저감하기 위해, 절연막(453a)의 수소 농도를 낮추는 것이 바람직하다. 예를 들어, 산화 실리콘막 또는 산화 질화 실리콘막을 절연막(453a)으로서 이용하는 경우, 실리콘을 포함한 퇴적성 기체에 대한 산화성 기체의 양을 100배 이상으로 하면 좋다.
상기 조건을 이용함으로써, 절연막(453a)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또한, 절연막(453a)을 형성함으로써, 후에 형성하는 절연막(453b)의 형성 공정에서 산화물 반도체막(441∼443)에 대한 대미지를 저감할 수 있다.
또한, 상기의 기판 온도로 절연막(453a)을 형성함으로써, 산화물 반도체막(441∼443)이 가열되기 때문에, 이들 막으로부터 수소, 물 등을 이탈시킬 수 있다.
또한, 절연막(453a)의 형성 공정으로 가열하기 위해, 산화물 반도체막(441∼443)이 노출된 상태에서의 가열 시간이 짧아져, 가열 처리에 의해 산화물 반도체막(441∼443)으로부터 이탈하는 산소량을 저감시킬 수 있다. 따라서, 산화물 반도체막(441∼443)의 산소 결손이 증가하는 것이 억제된다.
또, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 함으로써, 절연막(453a)의 물의 함유량이 적어지기 때문에, 트랜지스터(301, 303)의 전기 특성의 편차를 저감함과 동시에, 그 문턱 전압의 변동을 억제할 수 있다. 또한, 절연막(453a)을 성막할 때에, 산화물 반도체막(441∼443)에 대한 대미지를 저감하는 것이 가능하다.
또한 실리콘을 포함한 퇴적성 기체에 대한 산화성 기체의 양을 100배 이상으로 함으로써, 절연막(453a)에 포함되는 수소 함유량을 저감하는 것이 가능하다. 이 결과, 산화물 반도체막(441∼443)에 혼입하는 수소량을 저감시킬 수 있기 때문에, 트랜지스터의 문턱 전압의 마이너스 시프트를 억제할 수 있다.
절연막(453b)으로서는 플라즈마 CVD 장치로 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다. 성막 조건으로서는 기판 온도를 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 한다. 원료 가스를 도입한 처리실 내의 압력은 100 Pa 이상 250 Pa 이하가 바람직하고, 100 Pa 이상 200 Pa 이하가 보다 바람직하다. 고주파 전력은 0.17 W/cm2 이상 0.5 W/cm2 이하로 하고, 0.25 W/cm2 이상 0.35 W/cm2 이하로 하는 것이 보다 바람직하다.
산화 실리콘막 또는 산화 질화 실리콘막의 원료 가스로서는 실리콘을 포함한 퇴적성 기체 및 산화성 기체를 이용하면 좋다. 실리콘을 포함한 퇴적성 기체의 대표예로서는, 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 산화성 기체로서는 산소, 오존, 일산화 질소, 이산화 질소 등이 있다.
산화성 기체에 대한 실리콘을 포함한 퇴적성 기체의 유량을 증가시킴으로써, 절연막(453b)의 결함량을 저감하는 것이 가능하다. 절연막(453b)의 전자 스핀 밀도는 6×1017 spins/cm3 미만으로 하면 좋고, 3×1017 spins/cm3 이하가 바람직하고, 1.5×1017 spins/cm3 이하가 보다 바람직하다.
상기와 같이 높은 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가되어, 원료 가스의 산화가 진행되기 때문에, 산화 실리콘막 또는 산화 질화 실리콘막 내에서의 산소 함유량을 화학량론적 조성보다 높게 할 수 있다. 또한, 기판 온도가 상기의 온도 범위인 경우, 실리콘과 산소의 결합력이 약하기 때문에, 산소의 일부가 가열에 의해 이탈하기 쉬워진다. 이 결과, 화학량론적 조성보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 이탈하는 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다. 이러한 산화 실리콘막 또는 산화 질화 실리콘막을 절연막(453b)으로서 형성하면 좋다.
또한, 높은 파워 밀도의 고주파 전력에 의해 절연막(453b)을 형성해도, 절연막(453a)에 의해 산화물 반도체막(441∼443)은 보호되어 있기 때문에, 산화물 반도체막(441∼443)에 대한 대미지를 억제하면서, OS 트랜지스터의 특성 향상에 유용한 절연막(453b)을 형성할 수 있다.
다음에, 가열 처리를 행한다. 이 가열 온도는 대표적으로는 150℃ 이상 기판 변형점 미만으로 하면 좋고, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다. 또한 기판(401)에 대면적 기판을 이용하는 경우는 이 가열 온도는 대표적으로는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 이러한 온도 범위로 함으로써, 대면적 기판에서도 기판의 휨이나 쉬링크의 발생이 억제된다.
이 가열 처리는 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한하여, 기판(401)의 변형점 이상의 온도로 열처리를 행할 수 있다. 따라서, 가열 처리 시간을 단축할 수 있다.
가열 처리의 분위기는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)로 하면 좋다. 수소, 물 등의 산화물 반도체막(441∼443)에 있어 불순물은 분위기에 가능한 한 포함되지 않게 한다.
이 가열 처리에 의해, 절연막(453b)에 포함되는 일부의 산소가 산화물 반도체막(441∼443)으로 이동하기 때문에, 산화물 반도체막(441∼443)의 산소 결손을 저감하는 것이 가능하다.
또한, 2번째층의 배선·전극(421∼426)을 형성할 때, 도전막(420)의 에칭에 의해, 산화물 반도체막(441, 442)은 대미지를 받아 트랜지스터(301, 303)의 백 채널측에 산소 결손이 생기는 경우가 있지만, 이 가열 처리에 의해, 이 산소 결함을 수복할 수 있다. 따라서, 트랜지스터(301, 303)의 신뢰성을 향상시킬 수 있다.
이 가열 처리는 절연막(454)의 형성 전에 행하는 것이 바람직하다. 그것은 절연막(454)이 물, 수소 등을 블로킹하는 블로킹막으로서 형성되기 때문에, 절연막(454)이 존재하고 있는 상태에서, 가열 처리를 행하면 절연막(453)에 포함되어 있던 물, 수소 등이 분위기 중으로 이탈하지 못하고, 산화물 반도체막(441∼443)으로 이동되기 때문이다.
가열하면서 절연막(453b)을 형성하는 경우는 절연막(453b)의 형성에 의해 산화물 반도체막(441∼443)의 산소 결손이 저감되어 있으면, 이 가열 처리를 행하지 않아도 좋다. 또한, 이 가열 처리는 절연막(453)에 개구(491, 492)를 형성한 후에 행하여도 좋다.
다음에, 포토리소그래피 공정과 에칭 공정에 의해, 절연막(453)에 개구(491) 및 개구(492)를 형성한다(도 23의 (A)). 개구(491)는 접속부(302)에 형성되어, 배선(423)의 표면이 노출된다. 개구(492)는 용량 소자(304)에 형성되어 산화물 반도체막(443)의 표면이 노출된다.
다음에, 절연막(452), 절연막(453) 및 산화물 반도체막(443) 위에 절연막(454)을 형성한다(도 23의 (B)).
절연막(454)으로서는 외부로부터의 불순물, 예를 들어, 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등이 산화물 반도체막으로 확산되는 것을 막을 수 있는 재료로 형성하면 좋다. 또한, 절연막(454)은 수소를 포함하는 것이 바람직하다. 절연막(454)에 수소를 포함시키는 것은 산화물 반도체막(443)에 수소를 공급하여 저저항화하기 위해서이다. 절연막(454)의 수소가 산화물 반도체막(443)으로 확산되면, 이 산화물 반도체막(443)에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 이 결과, 산화물 반도체막(443)은 도전성이 높아져, 도전막으로 이루어지는 전극(444)이 된다.
예를 들어, 절연막(454)으로서 플라즈마 CVD법으로 형성되는 질화 실리콘막 또는 질화 산화 실리콘막을 형성하면 좋다. 또한, 절연막(454)의 성막 시의 기판 온도는 산화물 반도체막(441, 442)이 산소의 이탈에 의한 캐리어 농도가 상승하는 현상이 발생하지 않는 온도 범위로 한다.
다음에, 포토리소그래피 공정 및 에칭 공정에 의해, 절연막(451, 452, 454)에, 개구(493) 및 개구(494)를 형성한다(도 23의 (C)). 접속부(302)에 개구(493)가 형성되어 배선(412) 및 배선(423)의 표면이 노출된다. 또한, 트랜지스터(303)에는 전극(425)과 화소 전극(432)을 접속하기 위한 개구(494)가 형성된다.
절연막(454) 위에 스퍼터링법 등에 의해 도전막(430)을 형성한다(도 24의 (A)). 포토리소그래피 공정 및 에칭 공정에 의해 도전막(430)으로부터 전극(431) 및 화소 전극(432)을 형성한다(도 24의 (B)).
이상의 공정으로 기판(401) 위에, 회로(화소 회로, 게이트 드라이버)가 형성된다. 또한, 이 공정으로 단자부도 기판(401) 위에 형성되어 있다. 또한, 기판(401) 위에는 밀봉 공정에서 배향막(461)이 필요에 따라 형성된다(도 24의 (C)).
본 실시형태의 소자 기판 제작 방법에서는 게이트 드라이버의 제 1 층의 배선·전극과 제 2 층의 배선·전극을 제 3 층(화소 전극과 같은 층)의 전극(431)에 의해 접속하고 있다. 따라서, 제 1 층의 배선·전극과 제 2 층의 배선·전극을 접속하는 개구를 절연막(451, 452)에 형성하는 것이 불필요하고, 노광용 마스크를 1장 삭감할 수 있다. 따라서, 본 실시형태에서는 6장의 노광용 마스크로 소자 기판을 제작할 수 있다.
＜대향 기판의 제작＞
다음에, 도 25의 (A)∼도 25의 (C)를 참조하여, LC 패널의 대향 기판의 제작 공정의 일례를 설명한다. 대향 기판은 컬러 필터 기판 등으로도 불린다.
기판(402) 위에 차광막(471), 유색막(472)을 형성한다(도 25의 (A)). 차광막(471), 및 유색막(472) 위에 절연막(473)을 형성한다(도 25의 (B)).
절연막(473)으로서는 예를 들어, 아크릴 수지, 에폭시 수지, 폴리이미드 등의 유기 절연막을 이용할 수 있다. 절연막(473)은 컬러 필터 및 블랙 매트릭스의 오버코트로서 형성된다. 절연막(473)은 필요에 따라 형성하면 좋다.
다음에, 절연막(473) 위에 대향 전극(433)을 형성한다. 대향 전극(433)은 스퍼터링법 등에 의해, 투광성을 가지는 도전막의 성막에 의해 형성된다. 대향 전극(433) 위에 스페이서(480)를 형성한다. 스페이서(480)는 감광성 수지제를 대향 전극(433) 위에 도포하여, 현상 처리함으로써 형성할 수 있다. 이상의 공정에 의해 대향 기판이 제작된다. 후술하는 밀봉 공정에서, 대향 기판에 배향막이 형성된다.
＜밀봉 공정＞
이하, 소자 기판과 대향 기판 사이에 액정층(460)을 밀봉하여, LC 패널을 제작하는 공정을 설명한다.
소자 기판(기판(401))에 배향막(461)을 형성한다. 소자 기판을 세정한 후, 인쇄법 등에 의해, 폴리이미드 수지를 소자 기판 표면에 도포하고, 소성하여 배향막(461)을 형성한다. 배향막(461)에 러빙이나 광 조사에 의해 배향 처리를 한다. 대향 기판에도 마찬가지로 배향막(462)을 형성한다.
다음에, 액정층(460)을 밀봉하기 위해, 대향 기판에 실제(sealant)를 도포한다. 여기에서는 액정 적하법(ODF)용의 자외선 경화 실제를 도포한다. 다음에, 대향 기판의 실제로 둘러싸여진 영역에 액정 재료를 적하한다. 이 공정은 질소 분위기에서 행해진다. 다음에, 소자 기판과 대향 기판을 부착시킨다. 그리고, 자외선을 조사하고 실제를 경화시켜, 실 부재를 완성한다.
이상의 밀봉 공정을 거쳐, 소자 기판과 대향 기판의 사이에 액정층(460)이 밀봉된 LC 패널이 제작된다. LC 패널에는 FPC 등 필요한 부재를 더 부착해도 좋다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 화소 회로(30)의 구성예를 설명한다. 구체적으로는 트랜지스터 및 용량 소자의 다른 구성예를 설명한다.
＜화소 회로의 구성예 2＞
도 26의 (A)에 트랜지스터의 다른 구성예를 나타낸다. 트랜지스터(313)는 산화물 반도체막(442) 위에 채널 보호막으로서 기능하는 절연막(453)이 존재한다. 따라서, 도전막(420)을 형성하기 전에 절연막(453)을 형성한다. 절연막(453)은 채널 보호막으로서 기능하는 부분 이외가 에칭으로 제거되어 있다. 이 에칭 공정 후, 도전막(420)을 형성한다.
이 절연막(453)이 산화물 반도체막(442) 위에 존재하고 있으므로, 도전막(420)의 에칭 공정으로 산화물 반도체막(442)이 대미지를 받는 것을 회피할 수 있다. 따라서, 이 절연막(453)은 에칭 스톱막이라고 불린다. 또한, 트랜지스터(313)의 게이트 절연막은 트랜지스터(303)와 마찬가지로, 절연막(451) 및 절연막(452)의 적층막으로 이루어지지만, 트랜지스터(313)에서는 채널 보호막의 형성에 의해, 절연막(452)은 산화물 반도체막(442) 및 전극(444)과 중첩되는 영역에만 존재한다.
게이트 드라이버(21, 22)의 트랜지스터도, 트랜지스터(313)와 마찬가지로 구성된다.
＜화소 회로의 구성예 3＞
도 26의 (B)에 용량 소자의 다른 구성예를 나타낸다. 용량 소자(314)는 화소 전극(432), 전극(501), 및 절연막(454)으로 구성된다. 전극(501)은 화소 전극(432)과 같은 도전막으로 형성되고, 투광성을 가진다. 또한 도 26의 (B)에서, 도 26의 (A)의 트랜지스터(313)를 적용할 수 있다.
＜화소 회로의 구성예 4＞
도 26의 (C)에 용량 소자의 다른 구성예를 나타낸다. 또한, 도 26의 (C)에 도시한 바와 같이, 트랜지스터(303)를 덮어 절연막(510)이 형성된다. 절연막(510)은 평탄화막으로서 형성된다. 절연막(510) 위에 전극(511), 절연막(513), 및 화소 전극(512)이 형성되어 있다. 용량 소자(315)는 전극(511), 화소 전극(512) 및 절연막(513)으로 구성된다.
전극(511), 및 화소 전극(512)은 화소 전극(432)과 같이 형성할 수 있다. 또 절연막(513)은 절연막(454)과 같이 형성할 수 있다.
절연막(510)으로서는 아크릴, 폴리이미드, 및 에폭시 등으로 이루어지는 수지막을 이용할 수 있다. 절연막(510)의 두께는 절연막(453)의 두께 이상 1500 nm 이하가 바람직하고, 절연막(453)의 두께 이상 1000 nm 이하가 보다 바람직하다. 절연막(510)의 두께를 절연막(453)의 두께 이상으로 함으로써, 화소 전극(512)의 오목부에 절연막(510)을 충전시키는 것이 가능하고, 배향막(461)이 형성되는 영역의 요철을 저감시킬 수 있다. 한편, 절연막(510)이 두꺼워질수록, 화소 전극(432)에 인가하는 액정층(460)의 배향을 제어하기 위한 전압이 높아져, LCD(10)의 소비 전력이 높아지게 되므로, 절연막(510)의 두께는 1500 nm 이하가 바람직하다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 발명의 일 양태인 표시 장치는 다양한 전자기기(유기기도 포함함)의 표시부에 적용할 수 있다. 전자기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 및 유기기(파칭코기, 슬롯 머신 등)를 들 수 있다. 이러한 전자기기의 일례를 도 27에 나타낸다.
도 27의 (A)에 표시부를 가지는 테이블(9000)을 나타낸다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되고, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 또한 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타낸다. 또한, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 가지고 있다.
표시부(9003)는 터치 입력 기능을 가지고 있어 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면 조작이나 정보를 입력할 수 있고, 또 다른 가전 제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 컨트롤하는 제어 장치로 해도 좋다. 예를 들어, 이미지 센서 기능을 가지는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 제공된 경첩에 의해, 표시부(9003)의 화면을 마루에 대하여 수직으로 세울 수도 있어 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 큰 화면의 텔레비전 장치를 설치하면 자유로운 공간이 좁아지게 되지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 효율적으로 이용할 수 있다.
도 27의 (B)에 텔레비전 장치(9100)를 나타낸다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어 표시부(9103)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9100)의 조작은 하우징(9101)이 구비한 조작 스위치나, 별체의 리모콘 조작기(9110)에 의해 행할 수 있다. 리모콘 조작기(9110)가 구비하는 조작 키(9109)에 의해, 수신 채널이나 음량을 조작할 수 있어 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9110)에 텔레비전 장치(9100)의 동작에 관한 정보나, 시각이나 날짜 등을 표시하는 표시부(9107)를 형성하는 구성으로 해도 좋다.
텔레비전 장치(9100)는 수신기나 모뎀 등을 구비하고 있다. 텔레비전 장치(9100)는 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 혹은 수신자들 간 등)의 정보 통신을 행하는 것도 가능하다.
도 27의 (C)에 컴퓨터(9200)를 나타낸다. 컴퓨터(9200)는 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9203)에 이용하는 것이 가능하다. 그러므로, 컴퓨터(9200)의 표시 품질을 향상시킬 수 있다.
도 28의 (A) 및 도 28의 (B)에 반으로 접을 수 있는 태블릿형 단말(9600)을 나타낸다. 태블릿형 단말(9600)은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 절전 모드 전환 스위치(9036), 클립(9033), 및 조작 스위치(9038) 등을 가진다.
또한, 태블릿형 단말(9600)은 태양전지(9633), 충전-방전 제어 회로(9634)를 가진다. 또한 도 28의 (B)에서는 충전-방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 가지는 구성에 대하여 도시하고 있다.
도 28의 (A)에 2개의 표시부(9631a, 9631b)를 연 상태를 나타내고, 도 28의 (B)에 이것들을 닫은 상태를 나타낸다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)에 터치함으로써 데이터를 입력할 수 있다. 또한 표시부(9631a)에서는 일례로서 절반의 영역이 표시 기능만을 가지는 구성, 다른 반의 영역이 터치 패널의 기능을 가지는 구성을 나타내고 있지만, 이 구성으로 한정되는 것은 아니다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 가지는 구성으로 해도 좋다. 예를 들어, 표시부(9631a)의 전면(全面)을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 절전 모드 전환 스위치(9036)는 태블릿형 단말에 내장되어 있는 광 센서로 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또한, 도 28의 (A)에서는 표시부(9631b)와 표시부(9631a)는 그 사양이 상이하여도 좋다. 예를 들어, 화면의 사이즈나 해상도가 상이하여도 좋다.
또한 태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용 시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나 장기 사용의 관점에서도 신뢰성이 뛰어난 태블릿형 단말을 제공할 수 있다.
또한, 이 밖에도 도 28의 (A) 및 도 28의 (B)에 나타낸 태블릿형 단말은 여러가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부를 손가락 등으로 터치하여 정보를 입력하는 터치 입력 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한 태양전지(9633)는 하우징(9630)의 한 면 또는 양면에 형성할 수 있어, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 또한 배터리(9635)로서는 리튬 이온 배터리를 이용하면, 소형화를 도모하는 등의 이점이 있다.
또한, 도 28의 (C)는 충전-방전 제어 회로(9634)의 블럭도이다. 구성, 및 동작에 대하여 블럭도를 나타내어 설명한다. 도 28의 (C)에 도시한 바와 같이, 충전-방전 제어 회로(9634)는 태양전지(9633)로 발전된 전력을 표시부(9631)에 공급하기 위한 제어 회로이다. 충전-방전 제어 회로(9634)는 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 및 스위치(SW1) 내지 스위치(SW3)를 가진다.
태양전지(9633)로 발전한 전력을 배터리(9635)에 충전하는 경우는 스위치(SW2)를 온으로 한다. DCDC 컨버터(9636)는 태양전지(9633)로부터의 출력 전압을 배터리(9635)의 충전에 적합한 전압으로 승압 또는 강압한다. 태양전지(9633)로부터의 전력을 공급하는 경우는 스위치(SW1)를 온으로 하고, 배터리(9635)로부터 표시부(9631)에 전력을 공급하는 경우는 스위치(SW3)를 온으로 한다. 컨버터(9637)는 입력된 전압을 표시부(9631)의 구동에 필요한 전압으로 승압 또는 강압한다.
또한 태양전지(9633)에 대해서는 발전 수단의 일례로서 나타낸다. 발전 수단은 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(페르티에 소자) 등을 제공해도 좋다. 또한, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈을 제공해도 좋다.
또한 본 실시형태는 다른 실시형태와 적절히 조합하는 것이 가능하다.
10：액정 표시 장치(LCD)
20：화소부
21, 22：게이트 드라이버(GDL, GDR)
23：소스 드라이버
24：컨트롤러
30：화소 회로
31：게이트선
32：소스선
33：액정 소자
34：트랜지스터
35：용량 소자
36：배선
37：더미 게이트선
100：시프트 레지스터
101：단위 회로(GSR)
102：더미 단위 회로(dmyGSR)
110：디멀티플렉서(demultiplexer)
111：단위 회로(DEMUX)
112：더미 단위 회로(dmyDEMUX)
121：단위 회로(PGC)
122：더미 단위 회로(dmyPGC)
131：단위 회로(BUF)

Claims (2)

  1. 게이트 드라이버로서,
    복수의 단위 회로를 가지고,
    상기 복수의 단위 회로 중 하나는 제 1 트랜지스터, 제 2 트랜지스터, 복수의 제 3 트랜지스터, 복수의 제 4 트랜지스터, 복수의 제 5 트랜지스터, 제 6 트랜지스터, 및 제 7 트랜지스터를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 복수의 제 3 트랜지스터 중 어느 하나의 소스 및 드레인 중 한쪽은 상기 복수의 제 4 트랜지스터 중 어느 하나의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 복수의 제 5 트랜지스터 중 어느 하나의 소스 및 드레인 중 한쪽은 상기 복수의 제 3 트랜지스터 중 어느 하나의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 복수의 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 복수의 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 복수의 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 서로 다른 복수의 클록 신호가 입력되고,
    상기 제 1 트랜지스터의 게이트 및 상기 제 7 트랜지스터의 게이트에는 전단(前段)의 상기 단위 회로로부터 세트 신호가 입력되고,
    상기 제 6 트랜지스터의 게이트에는 후단(後段)의 상기 단위 회로로부터 리셋 신호가 입력되고,
    상기 복수의 제 3 트랜지스터의 소스 및 드레인 중 한쪽으로부터는 복수의 신호가 출력되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽과 상기 복수의 제 5 트랜지스터의 게이트와 상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 1 전원 전압이 공급되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽과 상기 복수의 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽과 상기 제 7 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 2 전원 전압이 공급되는, 게이트 드라이버.
  2. 게이트 드라이버로서,
    복수의 단위 회로를 가지고,
    상기 복수의 단위 회로 중 하나는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 제 8 트랜지스터, 제 9 트랜지스터, 제 10 트랜지스터, 제 11 트랜지스터, 제 12 트랜지스터, 및 제 13 트랜지스터를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 10 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 11 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 9 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 10 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 11 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 6 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 7 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 8 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 12 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 13 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 12 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 1 클록 신호가 입력되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 2 클록 신호가 입력되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 3 클록 신호가 입력되고,
    상기 제 1 트랜지스터의 게이트 및 상기 제 13 트랜지스터의 게이트에는 전단의 상기 단위 회로로부터 세트 신호가 입력되고,
    상기 제 12 트랜지스터의 게이트에는 후단의 상기 단위 회로로부터 리셋 신호가 입력되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽으로부터는 제 1 신호가 출력되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽으로부터는 제 2 신호가 출력되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽으로부터는 제 3 신호가 출력되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽과 상기 제 9 트랜지스터의 게이트와 상기 제 10 트랜지스터의 게이트와 상기 제 11 트랜지스터의 게이트와 상기 제 12 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 1 전원 전압이 공급되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽과 상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽과 상기 제 7 트랜지스터의 소스 및 드레인 중 다른 한쪽과 상기 제 8 트랜지스터의 소스 및 드레인 중 다른 한쪽과 상기 제 13 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 제 2 전원 전압이 공급되는, 게이트 드라이버.
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