CN104103321B - 脉冲发生电路及半导体装置 - Google Patents

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Abstract

本发明的课题之一是通过栅极驱动器的布局设计缩短显示装置的边框宽度。将两个栅极驱动器设置在像素部的左右侧。栅极线按每M行交替地连接于左右侧的栅极驱动器。两个栅极驱动器包括由单一导电型的晶体管构成的移位寄存器和多路分配器。移位寄存器包括级联连接的k个第一单元电路。多路分配器包括从第一单元电路输入信号且连接于M条栅极线的k个第二单元电路。第二单元电路从M条栅极线中选择一条或多条输出来自第一单元电路的输入信号的布线，并对所选的布线输出来自第一单元电路的信号。由于可以从1级的移位寄存器对M条栅极线输出栅极信号，因此可以缩短移位寄存器的宽度。

Description

脉冲发生电路及半导体装置
技术领域
本发明涉及一种半导体装置及其驱动方法等。本发明尤其涉及一种显示装置的电路。
注意，在本说明书中，半导体装置是指包含半导体元件(晶体管、二极管等)的电路及具有该电路的装置。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，集成电路、具备集成电路的芯片、显示装置、发光装置、照明装置以及电子设备等都是半导体装置。
背景技术
有源矩阵型的显示装置的屏幕由配置为阵列状的多个像素构成。像素由电路构成。设置在同一行的像素电路连接于该行的栅极线，设置在同一列的像素电路连接于该列的源极线。像素电路中设置有由输入到栅极线的栅极信号控制开启及关闭的开关。通过由栅极驱动器依次向垂直方向排列的栅极线供应脉冲信号，像素按行被选择。对应于像素信号的源极信号从源极线被输入到所选行的像素电路中。
另外，作为实现有源矩阵型的显示装置的小型化、轻量化及窄边框化的一个方法，已知有栅极驱动器制造在与像素部相同的衬底上的方法。可以使用n沟道型或p沟道型的导电型的晶体管制造显示装置的像素电路。因此，为了减少制造工序数并降低制造成本而制造边框宽度窄的显示装置，优选不使用CMOS电路而使用单一导电型的晶体管制造栅极驱动器。
栅极驱动器的主要电路为移位寄存器。例如，专利文献1及专利文献2公开了由单一导电型的晶体管构成的移位寄存器。专利文献1公开了将多路分配器(demultiplexer)连接于移位寄存器的输出端子的栅极驱动器。专利文献2公开了实现了部分切换屏幕的部分驱动的栅极驱动器。
[专利文献1]日本专利申请公开2011-090761号公报
[专利文献2]日本专利申请公开2011-209714号公报
发明内容
于是，本发明的一个方式的课题之一是提供一种具备从1级的移位寄存器的输出信号生成输出到多个布线的脉冲信号的功能且由单一导电型的晶体管构成的新颖的电路。另外，本发明的一个方式的课题之一是提供一种因栅极驱动器的布局设计而边框宽度窄的显示装置。另外，本发明的一个方式的课题之一是提供一种能够实现显示装置的部分驱动的新颖的栅极驱动器。
注意，多个课题的记载不妨碍彼此的课题的存在。此外，本发明的一个方式并不一定必须实现所有上述课题。另外，从说明书、附图、权利要求书等的记载看来上述以外的课题是显然的，且这些课题也会成为本发明的一个方式的课题。
本发明的一个方式是一种具有对多个布线依次输出脉冲信号的功能且由单一导电型的晶体管构成的脉冲发生电路，该脉冲产生电路包括：级联连接(CascadeConnection)的k(k是2以上的整数)级的第一单元电路；以及输入端子与一个第一单元电路连接且输出端子与M(M为2以上的整数)条布线连接的k个第二单元电路，其中第一单元电路生成第一信号，并将第一信号输出至下一级的第一单元电路，第一单元电路还生成第二信号，并将第二信号输出至上一级的第一单元电路，根据从上一级的第一单元电路输入的第一信号开始对第二单元电路输出第三信号，并根据从下一级的第一单元电路输入的第二信号停止对第二单元电路输出第三信号，并且第二单元电路从第三信号生成M个脉冲信号，并将M个脉冲信号输出至M条布线。
在上述方式的脉冲发生电路中，第一单元电路也可以生成第四信号，并将第四信号输出至第二单元电路，第二单元电路也可以根据第四信号对M条布线输入固定电压。
在上述方式的脉冲发生电路中，第二单元电路也可以生成如下M个脉冲信号：具有对应于M个控制信号的脉冲宽度的脉冲宽度。
另外，通过将上述方式的脉冲发生电路用于生成栅极信号的栅极驱动器，可以提供显示装置。
根据本发明的一个方式，能够提供一种具备从1级的移位寄存器的输出信号生成输出至多个布线的脉冲信号的功能且由单一导电型的晶体管构成的新颖的电路。另外，根据本发明的一个方式，能够提供一种因栅极驱动器的布局设计而边框宽度窄的显示装置。
附图说明
图1是示出液晶显示装置的结构的一个例子的框图；
图2A和图2B是示出液晶面板的结构的一个例子的俯视图；图2C和图2D是示出像素电路的结构的一个例子的电路图；
图3是示出栅极驱动器的结构的一个例子的框图；
图4A是示出实施方式中的栅极驱动器的布线群及电路的配置例子的示意图；图4B是示出现有的栅极驱动器的布线群及电路的配置例子的示意图；
图5是示出栅极驱动器(左侧)的结构的一个例子的框图；
图6是示出栅极驱动器(右侧)的结构的一个例子的框图；
图7是示出栅极驱动器的驱动方法的一个例子的时序图；
图8A是示出单元电路(GSR)的结构的一个例子的电路图；图8B是示出单元电路(GSR)的结构的一个例子的框图；
图9A是示出伪单元电路(dmyGSR)的结构的一个例子的电路图；图9B是示出伪单元电路(dmy GSR)的结构的一个例子的框图；
图10A和图10B是示出单元电路(DEMUX)的结构的一个例子的框图；图10C和图10D是示出伪单元电路(dmyDEMUX)的结构的一个例子的框图；
图11A是示出单元电路(BUF)的结构的一个例子的框图；图11B和图11C是示出单元电路(BUF)的结构的一个例子的电路图；
图12是示出单元电路(GSR)的驱动方法的一个例子的时序图；
图13是示出单元电路(GSR)的结构的一个例子的电路图；
图14是示出单元电路(GSR)的结构的一个例子的电路图；
图15A是示出单元电路(GSR)的结构的一个例子的电路图；图15B是示出单元电路(GSR)的结构的一个例子的框图；
图16A是示出单元电路(GSR)的结构的一个例子的电路图；图16B是示出单元电路(GSR)的结构的一个例子的框图；
图17是示出栅极驱动器(左侧)的结构的一个例子的框图；
图18是示出栅极驱动器(右侧)的结构的一个例子的框图；
图19是示出像素电路的结构的一个例子的俯视图；
图20是示出LC面板(像素电路及驱动器)的结构的一个例子的截面图；
图21A至图21C是示出LC面板的元件衬底的制造方法的一个例子的截面图；
图22A至图22C是示出图21C之后的工序的一个例子的截面图；
图23A至图23C是示出图22C之后的工序的一个例子的截面图；
图24A至图24C是示出图23C之后的工序的一个例子的截面图；
图25A至图25C是示出LC面板的对置衬底的制造方法的一个例子的截面图；
图26A至图26C是示出像素电路的结构的一个例子的截面图；
图27A至图27C是示出电子设备的一个例子的图；
图28A至图28C是示出电子设备的一个例子的图。
本发明的选择图为图3。
具体实施方式
以下参照附图对本发明的实施方式进行详细说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是本发明在不脱离其宗旨及其范围的条件下，其方式及详细内容可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于以下所示的实施方式的记载内容中。
注意，在用来说明发明的实施方式的附图中，使用相同的附图标记来表示相同的部分或具有相同功能的部分而省略其重复说明。
实施方式1
在本实施方式中，作为半导体装置的一个例子，说明液晶显示装置(以下称为LCD)。
<LCD的结构例子>
LCD是包括液晶面板(LC面板)、控制器、电源电路以及背光模组等的半导体装置。图1是示出有源型的LCD的结构的一个例子的框图。图2A和图2B示出构成LCD的液晶面板(LC面板)的结构的一个例子。
如图1所示，LCD10包括：像素部20；栅极驱动器21；栅极驱动器22；源极驱动器23；以及控制器24。图2A示出像素部20与所有驱动器(21、22、23)制造在同一衬底上的LC面板的结构的一个例子，图2B示出像素部20与栅极驱动器(21、22)制造在同一衬底上的LC面板的结构的一个例子。
[LC面板]
LC面板也被称为液晶(LC)模组。通过在框体中安装LC面板、其控制电路、电源电路以及背光模组等，来构成液晶显示装置。
图2A示出像素部20及驱动器(21、22、23)为由同一导电型的晶体管构成的电路的情况的LC面板的结构例子。LC面板51包括衬底61及衬底62两个衬底。衬底61上制造有像素部20、驱动器(21、22、23)以及端子部65。
端子部65中形成有用来将像素部20及驱动器(21、22、23)连接于外部的电路的多个端子。端子部65连接于FPC66(FPC：Flexible printed circuits(柔性印刷电路))。在此，端子部65不与FPC66连接的结构也包括在LC面板中。
衬底61与衬底62由间隔物维持设置液晶层的间隙(液晶盒厚(cell gap))的状态而对置。间隔物被设置于衬底61和衬底62中的一个。或者，间隔物被密封于衬底61与衬底62之间。
在衬底61与衬底62对置的区域的周边部设置有密封构件63。由密封构件63在衬底61与衬底62之间密封液晶层。此外，通过以与驱动器(21、22、23)重叠的方式设置密封构件63，可以缩短无助于LC面板51的显示的边框宽度。
在LC面板51中，像素部20及驱动器(21、22、23)的晶体管是同一导电型。另外，当使用n沟道型和p沟道型的双方的导电型的晶体管构成源极驱动器23时，不将源极驱动器23与像素部20及栅极驱动器(21、22)一起形成在衬底61上，而将源极驱动器23安装于IC芯片，并将该IC芯片安装于衬底61即可。
图2B示出上述结构例子的LC面板。如图2B所示，在LC面板52中，TCP68(TCP：TapeCarrier Package(带载封装))中安装有构成源极驱动器23的IC芯片。注意，未图示TCP68中的连接于IC芯片的FPC。衬底61上制造有连接于TCP68的端子部67。端子部67中形成有用来连接像素部20的源极线与TCP68的多个端子。另外，未安装TCP68的状态也被视为本实施方式的液晶面板的一个结构例子。
另外，当能够使用与像素部20及栅极驱动器(21、22)同一导电型的晶体管制造源极驱动器23的一部分的电路时，将该电路一体形成于衬底61，并将其他的电路安装于IC芯片中。
注意，对IC芯片的安装方法没有特别的限制。也可以采用将裸芯片(bare chip)直接安装于衬底61的方式(COG：Chip on Glass(玻璃覆晶封装))。此外，也可以使用SOF(System on Film)代替TCP，将IC芯片安装于SOF，并将SOF安装于衬底61。
[像素部、像素电路]
如图1所示，像素部20包括：配置为阵列状的多个像素电路30；向垂直方向排列的多个栅极线31；以及向水平方向排列的多个源极线32。同一行的像素电路30连接于该行的栅极线31，而同一列的像素电路30连接于该列的源极线32。
图2C是示出像素电路30的结构的一个例子的电路图。像素电路30包括液晶元件33、晶体管34以及电容元件35。
液晶元件33包括两个电极和夹在两个电极中的液晶层。其中一个电极连接于晶体管34，而另一个电极被输入电压VCOM_T。晶体管34被用作将液晶元件33连接于源极线32的开关。电容元件35被用作用来保持液晶元件33的两个电极之间的电压的存储电容器。
当晶体管34处于开启状态时，液晶元件33及电容元件35根据源极线32的电位进行放电或充电。根据保持在液晶元件33及电容元件35的电压，液晶层的取向状态产生变化，而液晶元件33的透过率产生变化。
另外，通过改变像素电路30的电路结构，可以得到LCD以外的显示装置。例如，当显示装置为电子纸时，在图2C中，设置利用电子粉流体方式等进行显示的显示元件代替液晶元件33即可。
此外，当显示装置为电致发光(EL)显示装置时，将图2D的像素电路40设置于像素部20即可。像素电路40包括：EL元件41；晶体管42；晶体管43；以及电容元件44。
EL元件41包括两个电极(阳极及阴极)和夹在两个电极中的发光层。其中一个电极连接于被输入有恒电压的布线45。发光层至少包含发光物质。作为发光物质，有有机EL材料和无机EL材料等。此外，作为发光层的发光，有从单重激发态回到基态时的发光(荧光)及从三重激发态回到基态时的发光(磷光)。
EL元件41是可以根据在两个电极间流动的电流改变发光强度的元件。在此，根据在晶体管43流动的电流调节EL元件41的发光强度。也就是说，根据晶体管43的栅极的电压调节EL元件41的发光强度。
电容元件44连接于晶体管43的栅极与被供应恒电压的布线46之间。电容元件44被用作保持晶体管43的栅极的电压的存储电容器。晶体管42被用作连接晶体管43的栅极与源极线32的开关。当晶体管42处于开启状态时，连接于晶体管43的栅极的电容元件44根据在晶体管42中流动的电流进行充电或放电。
[控制器]
控制器24控制LCD10。图像信号及用来控制屏幕的改写的同期信号被输入到控制器24。作为同期信号，例如有水平同期信号、垂直同期信号以及基准时钟信号等。
[源极驱动器]
源极线32连接于源极驱动器23。源极驱动器23具有由从控制器24输入的图像信号生成数据信号，并输出到源极线32的功能。
[栅极驱动器]
栅极驱动器(21、22)的晶体管是由单一导电型的晶体管制造的。
栅极驱动器21、22根据从控制器24输入的控制信号对栅极线31输出栅极信号。栅极信号是用来选择输入数据信号的像素电路30的信号。栅极线31连接于栅极驱动器21和栅极驱动器22中的一个。
当如LCD10那样在像素部的左侧和右侧设置栅极驱动器时，迄今为止，都是将奇数行的栅极线连接于一个栅极驱动器，而将偶数行的栅极线连接于另一个栅极驱动器。也就是说，按每一行交替地更换栅极线所连接的栅极驱动器。
相比之下，在LCD10中，按每M行(M为2以上的整数)交替地更换连接于栅极线31的驱动器，即栅极驱动器21和栅极驱动器22。在图1所示的例子中，M为4。
如图1所示，栅极线31按每4行(4条)交替地连接于栅极驱动器21或栅极驱动器22。换言之，在像素部20中，栅极线31按每M行(M条)分组，被分组的栅极线群交替地连接于栅极驱动器21和栅极驱动器22。
下面，参照图3说明栅极驱动器(21、22)的具体结构。
<栅极驱动器的结构例子>
图3是示出栅极驱动器21、22的结构的一个例子的框图。
注意，在下面的说明中，右、左、上、下等示出位置的用语、行号和列号是以图1的电路及布线的配置为基准的。例如，将栅极驱动器21称为左侧栅极驱动器，并将栅极驱动器22称为右侧栅极驱动器。下面，为了明确地示出栅极驱动器21、22的配置，将栅极驱动器21称为“GDL21”，并将栅极驱动器22称为“GDR22”。
此外，在区分信号和布线是有关于GDL21还是有关于GDR22时，在该用语或符号上附加“R”“L”来区分。
此外，在相同的要素(信号或电路)中，为了示出行号、列号和顺序等，对用语附加“_1”或“[L1]”等识别号。例如，对相同的栅极线31附加识别号GL_9和GL_R5，GL_9表示在像素部20整体中的第9行的栅极线31，而GL_R5表示连接于GDR22的第五行的栅极线31。
如图3所示，GDL21与GDR22具有相同的结构。GDL21及GDR22包括移位寄存器100及多路分配器(demultiplexer)110。移位寄存器100包括级联连接的m级(m是2以上的整数)的单元电路101(GSR)。多路分配器110包括m个单元电路111(DEMUX)。
[移位寄存器]
单元电路101是1级的移位寄存器。单元电路101根据控制信号(CLK)将输入的启始脉冲信号(start pulse signal)(SP)传送至下一级的单元电路101。
下面将单元电路101称为GSR101。有时也使用附图中记载的其他用语表示其他电路或信号等。
GSR101至少具有生成第一至第三脉冲信号的功能。第一脉冲信号是对应于被传送的启始脉冲信号的信号，此外，也是成为置位(set)工作的触发信号的控制信号(置位信号)。第一脉冲信号被输出到下一级的GSR101。第二脉冲信号是成为复位(reset)工作的触发信号的控制信号(复位信号)，被输出到上一级的GSR101。第三脉冲信号是用来生成栅极信号的脉冲信号，被输出到DEMUX111。
另外，伪单元电路102(dmyGSR)连接于最后一级(第m级)的GSR101。dmyGSR102是用来对最后一级的GSR101输出第二脉冲信号(复位信号)的电路，此外，从最后一级的GSR101输入第一脉冲信号(置位信号)。
[多路分配器]
移位寄存器100连接于多路分配器110的输入端子，从移位寄存器100输入第三脉冲信号。多条(这里是4m条)栅极线31连接于多路分配器110的输出端子。多路分配器110具有如下功能：从4m条的栅极线31中选择一条或多条输出信号的布线，并对所选的布线输出来自移位寄存器100的输入信号。多路分配器110的输出信号是栅极信号。
多路分配器110包括m个单元电路111(DEMUX)。由于单元电路111也具有多路分配器的功能，因此多路分配器110也可以被称为多路分配器群。
(单元电路：DEMUX)
DEMUX111具有如下功能：由输入的一个信号生成多个(在此为4个)脉冲信号，并将生成的多个脉冲信号依次输出至多条布线。以DEMUX[L1]为例说明该动作：DEMUX[L1]根据4个控制信号(PWCL1-PWCL4)由从GSR[L1]输入的第三脉冲信号生成4个脉冲信号，并将这4个脉冲信号依次输出至栅极线(GL_L1-GL_L4)。
在GDL21中，第(8k-7)行至第(8k-4)行的栅极线31连接于DEMUX111[Lk](k是1以上的整数)。此外，在GDR22中，第(8k-3)行至第(8k)行的栅极线31连接于DEMUX111[Rk](第k级的单元电路111)。
另外，在图3的例子中，虽然示出4条栅极线31连接于DEMUX111的例子，但是一般来说，也可以将M条(M是2以上的整数)栅极线31连接于DEMUX111。在此情况下，第(2Mk-2M+1)行至第(2Mk-M)行的栅极线31连接于DEMUX111[Lk](1≤k≤m，k是整数)。第(2Mk-M+1)行至第(2Mk)行的栅极线31连接于DEMUX111[Rk]。DEMUX111根据M个控制信号选择1条或多条栅极线31，并对所选的栅极线31输出来自GSR101的输入信号。
(伪单元电路：dmyDEMUX)
另外，多路分配器110包括连接到伪单元电路102(dmyGSR)的伪单元电路112(dmyDEMUX)。两条伪栅极线37连接到dmyDEMUX112。dmyDEMUX112具有与DEMUX111同样的功能，该功能为：根据两个控制信号(PWCL1、PWCL2)将dmyGSR102的输出信号依次输入至两个伪栅极线37。
注意，也可以不设置dmyDEMUX112。此外，即使在设置dmyDEMUX112的情况下，也可以不设置伪栅极线37。此外，在设置伪栅极线37的情况下，在像素部20中既可以设置又可以不设置连接于伪栅极线37的像素电路30。此外，在设置连接于伪栅极线37的像素电路30的情况下，既可以将像素电路30设置于所有列，又可以将像素电路30只设置于一部分的列。
(单元电路：PGC)
另外，GDL21和GDR22还包括m个单元电路121(PGC)和1个伪单元电路122(dmyPGC)。
PGC121是包括GSR101和DEMUX111的电路，dmyPGC是包括dmyGSR102和dmyDEMUX112的电路，PGC121和dmyPGC都具有生成多个脉冲信号的功能。PGC121是对多条栅极线31输出栅极信号的电路，dmyPGC122是对1条或多条伪栅极线37输出栅极信号的电路。
<窄边框>
如图3所示，由于能够由1级的GSR101(1级的PGC121)对多条栅极线31输出栅极信号，因此能够减小在栅极驱动器(21、22)中的电路及布线群的每行的所占面积。参照图4A和图4B说明上述情况。
图4A和图4B是说明本实施方式的栅极驱动器的布局与现有的栅极驱动器的布局的区别的示意图，图4A示出本实施方式的栅极驱动器的布局例子，图4B示出现有的栅极驱动器的布局的例子。注意，为了便于作比较，图4B也使用与图3及图10B等相同的用语及符号。
在现有的例子的栅极驱动器中，对1条栅极线设置1级的GSR。相比之下，在本实施方式中，对4条栅极线设置1级的GSR即可。其结果是，本实施方式的栅极驱动器的宽度Wgd比现有的栅极驱动器的宽度Wpa更窄。也就是说，通过采用本实施方式的栅极驱动器(21、22)可以缩短LCD10的边框宽度。
<栅极驱动器：GDR、GDL的驱动方法例子>
参照图5至图7说明GDL21及GDR22的驱动方法的一个例子。此外，还对部分改写LCD的像素部20(屏幕)的部分(partial)驱动进行说明。
图5是示出GDL21的更具体的结构的一个例子的框图，图6是示出GDR22的更具体的结构的一个例子的框图。图7是GDL21及GDR22的时序图。
<GDL、GDR结构例子>
如图5及图6所示，GDL21与GDR22具有同样的结构，所以在此只说明GDL21。奇数级的GSR101被输入时钟信号(CLKL1、CLKL2)。偶数级的GSR101被输入时钟信号(CLKL3、CLKL4)。dmyGSR102被输入时钟信号(CLKL1、CLKL2)。另外，当最后一级的GSR101被输入时钟信号(CLKL1、CLKL2)时，dmyGSR102被输入时钟信号(CLKL3、CLKL4)。
注意，在以下说明中，有时将“时钟信号CLKL1”简称为“信号CLKL1”或“CLKL1”。不仅是信号，有时电压、电路、端子等也同样地被简称。
GSR[L1]被输入启始脉冲信号SPL。各级的GSR101将根据信号CLKL2或信号CLKL4移动的起始信号SPL输出至下一级的GSR101。此外，GSR101及dmyGSR102根据信号CLKL1或信号CLKL3将复位信号输出到上一级的GSR101。
DEMUX111被输入时钟信号(PWCL1-PWCL4)及由GSR101生成的两个信号。在DEMUX111中，根据信号(PWCL1-PWCL4)，由从GSR101输入的信号生成4个脉冲信号，并依次输出至4个输出端子。在图5中，对输出DEMUX111的4个输出信号GOUT的栅极线附加行号来作区分。
此外，DEMUX111根据GSR101的另一个输出信号对4个输出端子输出固定电压。也就是说，在DEMUX111中，通过在不生成脉冲信号(栅极信号)的期间中对4个输出端子供应固定电压，可以在该期间中将栅极线31的电压设定为L电平。如上所述，可以将栅极线31的电压确实地维持为使像素电路30处于非选择状态的电压，因此LCD10可以进行高品质的显示。
另外，不同于DEMUX111，由于dmyDEMUX112输出两个伪栅极信号dmyGOUT，因此PWCL1-PWCL2及来自dmyGSR102的两个输出信号被输入至dmyDEMUX112。
<GDL、GDR的驱动方法例子>
参照图7的时序图，说明GDL、GDR的驱动方法的一个例子。图7示出输入至图5的GDL21和图6的GDR22的控制信号的波形以及GDL21和GDR22的输出信号的波形。另外，在图7中，作为GDL21的输出信号，示出来自GSR101[L1]的输出信号GOUT1[L1]-GOUT4[L4]，此外，作为GDR22的输出信号，示出来自GSR101[R1]的输出信号GOUT5[R1]-GOUT8[R4]。
另外，图7是当像素电路30的晶体管34为n沟道型晶体管时的时序图，通过对栅极线31输入高电平(H电平)的栅极信号(GOUT)，来选择栅极线31。
GDL21被输入启始脉冲信号SPL、时钟信号CLKL1-CLKL4以及时钟信号PWCL1-PWCL4。GDR22被输入启始脉冲信号SPR、时钟信号CLKR1-CLKR4以及时钟信号PWCR1-PWCR4。
[移位寄存器的输入信号]
CLKL1-CLKL4与CLKR1-CLKR4是相同周期的时钟信号。
CLKL1、CLKL3、CLKR1以及CLKR3是相同波形的信号，其脉冲宽度为1／2周期。CLKL3是CLKL1的反转信号，CLKR3是CLKR1的反转信号。此外，CLKR1是比CLKL1相位慢了1／4周期的信号。该相位滞后与相对于信号SPL的信号SPR的相位滞后相同。
CLKL2、CLKL4、CLKR2以及CLKR4是相同波形的信号，其脉冲宽度(处于H电平的期间)与启始信号(SPL、SPR)相同，为3／8周期。
CLKL2是当CLKL1为H电平的期间中成为H电平的信号，CLKL1和CLKL2的信号在相同的定时上升。此外，CLKL4是当CLKL3为H电平的期间中处于H电平的信号，CLKL3和CLKL4的信号在相同的定时下降。CLKR2、CLKR4也同样。
[多路分配器的输入信号]
信号(PWCL1-PWCL4、PWCR1-PWCR4)是规定从DEMUX111对栅极线31输出H电平的信号的定时的时钟信号。因此，通过部分改变信号(PWCL1-PWCL4、PWCR1-PWCR4)的脉冲宽度，可以实现部分驱动。
在通常驱动中，信号(PWCL1-PWCL4、PWCR1-PWCR4)是周期及脉冲宽度相同的时钟信号，其周期为信号(CLKL1-CLKL4、CLKR1-CLKR4)的1／2。此外，如图7所示，信号(PWCL1-PWCL4、PWCR1-PWCR4)的脉冲分别与前后的信号的脉冲重叠。在此，脉冲重叠的期间为脉冲宽度的1／2。因此，当以PWCL1为基准时，其他信号的位相滞后为：PWCL2为脉冲宽度的1／2倍，PWCL3为脉冲宽度的2／2倍，PWCL4为脉冲宽度的3／2倍。并且，PWCR1为脉冲宽度的4／2倍，PWCR2为脉冲宽度的5／2倍，PWCR3为脉冲宽度的6／2倍，PWCR4为脉冲宽度的7／2倍。
在期间ToutL1中，DEMUX[L1]将来自GSR[L1]的输入信号分配至4个输出端子，从该4个输出端子分别输出GOUT1-GOUT4。ToutL1始于CLKL1的上升且终于CLKL2的上升。DEMUX[L1]在PWCL1为H电平的期间中输出H电平的GOUT1。同样地，DEMUX[L1]通过H电平的PWCL2-PWCL4的输入，输出GOUT2-GOUT4。
在期间ToutR1中，DEMUX[R1]与DEMUX[L1]同样地工作，输出GOUT5-GOUT8。
通过上述多路分配器110的工作，以分别慢脉冲宽度的1／2的方式分别对栅极线(GL_1-GL_8)输出栅极信号(GOUT1-GOUT8)。
[部分驱动]
为了进行部分驱动，以只对一部分的栅极线31输出H电平的GOUT的方式驱动GDL21、GDR22即可。在本实施方式中，通过控制信号(PWCL1-PWCL4、PWCR1-PWCR4)的脉冲宽度，实现部分驱动。
具体而言，在一个帧周期的某个期间中，将一部分的或所有的信号(PWCL1-PWCL4、PWCR1-PWCR4)的脉冲宽度设定为0，并将其电平设定为L。由于在该期间中所选的1行或多行的栅极线31不成为H电平，因此这些行的像素电路30不被改写。例如，在期间ToutR1中，若PWCR1-PWCR4为L电平，第5行至第8行的像素电路30不被选择，因此这些像素电路30不被改写，而显示之前的帧周期的图像。
如上所述，通过采用本实施方式的栅极驱动器，可以提供窄边框的显示装置，此外，还可实现显示装置的部分驱动。
另外，本实施方式的栅极驱动器可以由单一导电型的晶体管构成。下面，在实施方式2中说明栅极驱动器的具体的电路结构。
实施方式2
在本实施方式中，说明构成GDL21、GDR22的单元电路(GSR、dmyGSR、DEMUX、dmyDEMUX)的电路结构。在此，示出由n沟道型晶体管构成单元电路(GSR、dmyGSR、DEMUX、dmyDEMUX)的例子。
注意，在本实施方式中，为了简化说明，有时不区分GDL21和GDR22的输入信号和输出信号。此时，例如将CLKL1-CLKL4和CLKR1-CLKR4称为CLK1-CLK4。此外，为了便于理解电路的结构及工作，有时对端子和信号附加相同的用语。
<GSR的结构例子1>
图8A是示出GSR101的结构的一个例子的电路图，图8B是示出GSR101的结构的一个例子的框图。
GSR101具有4个输入端子(CK1、CK2、SETIN、RESIN)及4个输出端子(SROUT(S)、SROUT(R)、FNOUT1、FNOUT2)。
端子CK1是时钟信号(CLK1、CLK3)的输入端子，CK2是时钟信号(CLK2、CLK4)的输入端子。
端子SETIN是GSR101的置位信号(SRSET)的输入端子，SROUT(S)是置位信号(SRSET)的输出端子。节点FNS的电压的变化作为信号SRSET从端子SROUT(S)输出。端子SETIN连接于上一级的端子SROUT(S)。另外，对第一级的SETIN输入启始脉冲信号SP。最后一级的端子SROUT(S)连接于dmyGSR102的端子SETIN。
端子RESIN是GSR101的复位信号(SRRES)的输入端子，SROUT(R)是复位信号(SRRES)的输出端子。端子RESIN连接于下一级的端子SROUT(R)。最后一级的端子RESIN连接于dmyGSR102的端子SROUT(R)。
端子(FNOUT1、FNOUT2)连接于DEMUX111。
GSR101包括8个晶体管(M1-M8)。在此，为了便于理解电路的结构及工作，区分晶体管的源极和漏极。但是，晶体管的源极和漏极有时根据供应到晶体管的电压互换其功能。因此，在本发明的方式的半导体装置中，晶体管的源极和漏极的区别不局限于本实施方式的记载。在此，由n沟道型晶体管构成电路，所以将主要被输入H电平的信号及电源电压的端子(电极)称为漏极，而将主要被输入L电平的信号及电源电路的端子(电极)称为源极。
GSR101被供应作为电源电压的高电源电压VDD及低电源电压VSS。GSR101包括用来供应电源电压(VDD、VSS)的布线201及布线202。晶体管(M1、M3)的漏极连接于布线201。晶体管(M2、M4、M6、M8)的源极连接于布线202。晶体管(M5、M7)的漏极分别连接于端子(CK1、CK2)。
在此，将晶体管M2的漏极称为节点FN1，并将晶体管M2的栅极称为节点FN2。FN1、FN2连接于DEMUX111，FN1、FN2的电压的变化作为信号输出到DEMUX111。此外，如后面所述，FN1是因自举(bootstrap)效应而能够得到比VDD高的电压的节点。
晶体管M1被用作使节点FN1为H电平的电路，晶体管M2被用作使节点FN1为L电平的电路。晶体管M1连接布线201与节点FN1之间，其栅极从端子SETIN被输入置位信号(SRSET)。晶体管M2连接于节点FN1与布线202之间，其栅极连接于节点FN2。
晶体管M3被用作使节点FN2为H电平的电路，晶体管M4被用作使节点FN2为L电平的电路。晶体管M3连接布线201与FN2之间，其栅极从端子RESIN被输入复位信号(SRRES)。晶体管M4连接FN2与布线202之间，其栅极从端子SETIN被输入置位信号(SRSET)。
晶体管M5被用作使节点FNR为H电平的电路，晶体管M6被用作使节点FNR为L电平的电路。在此，晶体管M5的源极为节点FNR。晶体管M5连接被输入时钟信号(CLK1或CLK3)的端子CK1与节点FNR之间，其栅极连接于节点FN1。晶体管M6连接节点FNR与布线202之间，其栅极连接于节点FN2。
晶体管M7被用作使节点FNS为H电平的电路，晶体管M8被用作使节点FNS为L电平的电路。在此，晶体管M7的源极为节点FNS。晶体管M7连接被输入时钟信号(CLK2或CLK4)的端子CK2与节点FNS之间，其栅极连接于节点FN1。晶体管M8连接节点FNS与布线202之间，其栅极连接于节点FN2。
<dmyGSR的结构例子1>
图9A是示出dmyGSR102的结构的一个例子的电路图，图9B是示出dmyGSR102的结构的一个例子的框图。
dmyGSR102是从GSR101去除了一部分不需要的功能的电路。dmyGSR102由于不输出置位信号，因此没有端子(SROUT(S)、RESIN)、晶体管M7以及M8。dmyGSR102与GSR101的不同之处还在于dmyGSR102中的晶体管M3的栅极连接于端子CK2。在图5的GDL21及图6的GDR22的结构例子中，虽然对dmyGSR102的端子CK2输入时钟信号CLK2，但是也可以从外部对端子CK2输入复位信号。
<DEMUX、dmyDEMUX的结构例子1>
图10A及图10B是DEMUX111的框图，图10C及图10D是dmyDEMUX112的框图。
DEMUX111的输入端子(FNOUT1、FNOUT2)连接于GSR101，输入端子PWC1-PWC4被输入信号PWC1-PWC4。栅极线31连接于输出端子GOUT1-GOUT4。此外，DEMUX111包括4个单元电路131(BUF)(图10B)。注意，在DEMUX111中，为了区分4个BUF131，将其称为“BUF1-BUF4”。
此外，由于dmyDEMUX112对两条伪栅极线(dmyGL)输出脉冲信号，因此包括两个BUF131(BUF1、BUF2)(图10D)。
如图10B所示，GSR101的输出端子(FNOUT1、FNOUT2)连接于DEMUX111的BUF1-BUF4。BUF1-BUF4的端子PWC分别被输入信号(PWC1-PWC4)。输出来自FNOUT1的输入信号(FN1的电压)的BUF1-BUF4被选择。此外，通过从FNOUT2输入的信号，输出端子GOUT1-GOUT4的电压成为L电平。
<BUF结构例子1>
图11A是BUF131的框图，图11B是示出BUF131的结构的一个例子的电路图。此外，图11C是示出BUF的其他结构例子的电路图，后面将会对于该电路图进行说明。
BUF131是将节点FNG的电压的变化作为信号从端子GOUT输出的电路。BUF131具有缓冲电路的功能，并具有根据输入到端子PWC的信号将从端子FNOUT1输入的信号从端子GOUT输出的功能。此外，具有根据输入到端子FNOUT2的信号使端子GOUT为L电平的功能。
BUF131包括串联连接的两个晶体管M11及M12。晶体管M11具有使节点FNG为H电平的功能，晶体管M12具有将节点FNG放电而使其成为L电平的功能。晶体管M11连接端子PWC与节点FNG之间，其栅极连接于端子FNOUT1(节点FN1)。晶体管M12连接节点FNG与布线204之间，其栅极连接于端子FNOUT2(节点FN2)。
BUF131由布线204被供应VSS。注意，布线204也可以是与GSR101的布线202相同的布线。
注意，也包括如下情况：构成GDL21、GDR22的晶体管(M1-M8、M11、M12)不只是一个晶体管，而是以调整其沟道宽度及沟道长度为目的由串联及／或并联连接的多个晶体管的情况。后面说明的其他结构例子也与其相同。
<GSR、DEMUX的工作例子>
以下，参照图12说明GSR101及DEMUX111的工作的一个例子。图12是GDL21的时序图。在此，虽然以GDL21为例子说明GSR101及DEMUX111的工作，但是GDR22的工作也相同。
图12示出移位寄存器100的输入信号(CLKL1-CLKL4、SPL)及多路分配器110的输入信号(PWCL1-PWCL4)的波形。这些输入信号的H电平的电压为VDD，L电平的电压为VSS。VDD是能够通过对晶体管M1-M8、M11及M12的栅极输入VDD而使上述晶体管开启的电压。此外，VSS是能够使上述晶体管关闭的电压。
另外，图12示出GSR[L1]-[L3]的输出信号(SRSET、SRRES、ΦFN1、ΦFN2)及DEMUX[L1]-[L2]的输出信号(GOUT)。信号(SRSET、SRRES)对应于GSR101的节点(FNS、FNR)的电压的变化。此外，ΦFN1及ΦFN2对应于节点(FN1、FN2)的电压的变化。并且，图12示出期间t0-t9的GSR[L1]-[L3]的输出信号(SRSET、SRRES、ΦFN1、ΦFN2)及DEMUX[L1]-[L2]的输出信号GOUT。
《移位寄存器的工作》
首先，说明GSR[L1]-[L3](移位寄存器100)的工作。
<初始状态：期间t0-t1>
GSR[L1]-[L3]的节点(FN1、FN2、FNR、FNS)根据上一个帧周期中的复位工作而处于初始状态。初始状态是指只有FN2为H电平，其他节点为L电平的状态。
<置位工作：t1-t2>
GSR[L1]的端子SETIN被输入信号SPL。晶体管M4开启，FN2_L1成为L电平。在期间t2中，端子SETIN成为L电平，晶体管M4关闭，因此FN2L1处于电浮动状态。
此外，由于信号SPL的输入，在GSR[L1]中，晶体管M1开启，FN1成为H电平。FN1的电压是比VDD低出晶体管M1的阈值电压的电压。在期间t2以后，晶体管M1关闭。
<自举工作：t2-t3>
在期间t2-t3中，进行使GSR[L1]的晶体管M5的栅极(FN1)的电压比VDD高的自举工作。通过信号CLKL1使晶体管M5的漏极成为H电平。由于FN1是H电平，因此晶体管M5是开启状态，其漏极被施加有VDD。晶体管M5的源极及漏极的电压成为VDD。此外，晶体管M5的栅极的电压(ΦFN1_L1)通过因栅极-源极间电容及栅极-漏极间电容而产生的自举效果，成为比VDD高的电压。
<置位信号的生成：t3-t4>
GSR[L1]生成置位信号(SRSET_L1)。由于对端子CK2输入H电平的CLKL2，因此晶体管M7开启，节点FNS成为H电平。FNS的电压作为H电平的信号SRSET_L1被输入到下一级的GSR[L2]的端子SETIN。也就是说，在移位寄存器100中进行将启始脉冲信号(SPL)传送至下一级的GSR[L2]的移位工作。此外，在GSR[L2]中，从SRSET_L1的输入开始上述置位工作。
<复位信号的生成：t2-t4>
在CLKL1为H电平的期间中，GSR[L1]生成复位信号(SRRES_L1)。由于在晶体管M6为开启状态时从端子CK1对晶体管M6供应VDD，因此节点FNR成为H电平。
<复位工作：t4-t6>
在该期间中，在GSR[L2]中生成复位信号(SRRES_L2)，并输出至GSR[L1]。GSR[L1]将H电平的SRRES_L2作为触发信号进行复位工作。当晶体管M3开启，FN2成为H电平。由此，晶体管M2开启。通过使晶体管M2开启，FN1成为L电平。在期间t6中，通过使SRRES_L2转移为L电平，节点(FN1、FN2、FNR、FNS)处于电浮动状态。直到信号SPL被输入到端子SETIN为止，维持其电压电平的状态。通过复位工作，节点FN2成为H电平，而节点(FN1、FNR、FNS)成为L电平。
如图12所示，在GSR[L1]中，当FN2为L电平时FN1为H电平，当FN2为H电平时FN1为L电平。在GSR[L1]中，将电压的电平反转的两个脉冲信号输出至DEMUX[L1]。
以上的工作在GSR[L2]、GSR[L3]中也依次进行。
《多路分配器的工作》
接着，说明DEMUX[L1]-DEMUX[L2](多路分配器110)的工作。
通过进行GSR101的工作，在DEMUX111(BUF1-BUF4)中，端子FNOUT1及端子FNOUT2中的一个若是H电平，另一个则是L电平。因此，从图11B的BUF131的电路图中可知，在BUF131中，晶体管M11及晶体管M12中的一个若开启，另一个则关闭。因此，在晶体管M11处于开启状态的期间中，BUF131的节点FNG的电平由端子PWC的电压控制。另一方面，在晶体管M12处于开启状态的期间中，节点FNG的电平从布线202被供应VSS，因此成为L电平。
具体而言，如图12所示，在期间t2-t3中，从DEMUX[L1](BUF1[L1]-BUF4[L1])输出信号GOUT[L1]-GOUT[L4]，并且，在期间t4-t6中，从DEMUX[L2](BUF1[L2]-BUF4[L2])输出信号GOUT[L5]-GOUT[L8]。
如图12所示，DEMUX[L1]及DEMUX[L2]输出H电平的信号GOUT的期间也是GSR[L1]、GSR[L2]进行自举工作的期间。在该自举期间中，因为输出H电平的信号GOUT，所以可以不使信号GOUT的电压(FNG的电压)低于VDD。因此，可以确实地使所选行的像素电路30连接于源极线，而可以在LCD10中进行高品质的显示。
以下，说明GSR101、BUF131的其他结构例子。
<GSR的结构例子2、3>
图13是示出GSR的结构的一个例子的电路图。GSR103是对GSR101追加了晶体管M21的电路。晶体管M21连接节点FN1与晶体管M5的栅极之间，其栅极连接于被供应VDD的布线201。也就是说，晶体管M21是始终处于开启状态的开关。通过设置晶体管M21，可以抑制晶体管M2的劣化。
另外，如图14的GSR104所示，还可以设置以防止晶体管M2的劣化为目的而连接节点FN1与晶体管M7之间的晶体管M22。晶体管M22的栅极连接于被供应VDD的布线201。此外，在GSR104中，也可以采用不设置晶体管M21的结构。GSR103、GSR104的框图与图8B的GSR101的框图相同。
<GSR的结构例子4>
如图12所示，在GSR101中，节点FN2的电压在几乎所有期间都是H电平。因此，为了抑制节点FN2的电压的下降，也可以在GSR101中设置用来定期地给节点FN2充电的电路。图15A示出包括上述电路的GSR的电路图，图15B示出其框图。
如图15A所示，GSR105是对GSR104追加了输入端子CK3、晶体管M31以及电容元件Cp31的电路。晶体管M31连接布线201与节点FN2之间，其栅极连接于端子CK3。端子CK3被输入将输入至CK1的时钟信号反转的时钟信号。也就是说，当端子CK1被输入时钟信号(CLKL1、CLKR1)时，端子CK3被输入时钟信号(CLKL3、CLKR3)。当端子CK1被输入时钟信号(CLKL3、CLKR3)时，端子CK3被输入时钟信号(CLKL1、CLKR1)。
电容元件Cp31连接于节点FN2与布线202之间，并被用作节点FN2的存储电容器。在GSR105中，也可以采用不设置电容元件Cp31的结构。
参照图12的时序图说明GSR105的晶体管M31的工作。在GSR[L1]中，由信号CLKL3控制晶体管M31的开启及关闭。在GSR[L1]中，每当CLKL3成为H电平，晶体管M31就会开启，而可以将FN2的电压提高到VDD。由此，在GSR105中，由于FN2定期地被供应VDD，因此可以在非选择期间中确实地使栅极线31为L电平，而可以在LCD10中进行高品质的显示。
<GSR的结构例子5>
图16A所示的GSR106是对GSR105追加了输入端子INIRES及晶体管M41的电路。图16B示出GSR106的框图，晶体管M41是连接布线201与节点FN2之间的开关，其栅极连接于输入端子INIRES。
图17和图18是示出包括GSR106及其伪单元电路107(dmyGSR)的栅极驱动器(GDL21、GDR22)的框图。
从端子INIRES对设置于GDL21及GDR22的GSR106及dmyGSR107输入共通的复位信号。通过输入H电平的复位信号，能够使所有GSR106及dmyGSR107中的节点FN2成为H电平。由此，所有栅极线31在同一定时成为L电平而被初始化。因此，即使在帧周期的中途也可以通过从端子INIRES输入的复位信号使像素部20的所有栅极线31为L电平，所以可以灵活地调换LCD10的工作模式。
<dmyGSR的结构例子2-5>
可以使对应于GSR103-106的伪单元电路(dmyGSR)与图9A的dmyGSR102的结构相同。对应于GSR103及GSR104的dmyGSR是比对应的单元电路(103、104)分别少了端子(SROUT(S)、RESIN)及晶体管(M7、M8)且将晶体管M3的栅极连接于端子CK2的电路。此外，对应于GSR105及GSR106的dmyGSR是比对应的单元电路(105、106)分别少了端子(CK2、SROUT(S)、RESIN)及晶体管(M3、M7、M8)的电路。
<BUF的结构例子2>
图11C示出BUF的其他结构例子。图11C的BUF132是对BUF131(图11B)追加了晶体管M51及电容元件Cp51的电路。
晶体管M51与图13的晶体管M21同样，是为了抑制晶体管M11的劣化而设置的。晶体管M51连接节点FN1(端子FNOUT1)与晶体管M11的栅极之间，由布线203对其栅极供应VDD。也就是说，晶体管M51被用作始终处于开启状态的开关。此外，布线203也可以是与GSR101等的布线201相同的布线。
电容元件Cp51连接于晶体管M11的栅极与节点FNG之间，并被用作用来保持晶体管M11的栅极的电位的存储电容器。注意，也可以不设置电容元件Cp51。
实施方式3
在本实施方式中，说明LC面板(像素电路及驱动器)的结构及其制造方法。此外，在本实施方式中，使用由氧化物半导体形成沟道的晶体管(以下，称为OS晶体管)。本实施方式所示的OS晶体管是n沟道型晶体管。
另外，在本实施方式中，如图2B的LC面板52所示，说明源极驱动器23不与像素电路30一体形成而以IC芯片形成的例子。
图19是示出像素电路30的结构的一个例子的俯视图。在本实施方式中，采用将像素电路30用于TN(Twisted Nematic：扭曲向列)模式或VA(Vertical Alignment：垂直取向)模式的LCD10的结构。
<驱动器、像素电路的结构例子1>
另外，图20是用来说明LC面板的截面结构的图。图20示出栅极驱动器(21、22)及像素电路30的截面结构。在此，作为栅极驱动器(21、22)，代表性地示出一个晶体管301及连接第一层与第二层的布线的连接部302。此外，作为像素电路30，图20示出沿着图19的切断线C-D的截面。此外，图19示出制造于衬底401(元件衬底)的像素电路30的要素。
图20的晶体管303、电容元件304以及液晶元件305分别对应于图2C的像素电路30的晶体管34、电容元件35以及液晶元件33。
如图19所示，像素电路30中形成有栅极线413、源极线424、电极425、布线426、像素电极432以及电极444。布线426对应于图2C的布线36。像素电极432构成电容元件304及液晶元件305的一个电极。此外，电极444是电容元件304的另一个电极，并连接于布线426。电极444及像素电极432的隔着绝缘膜454重叠的区域被用作电容元件304。在此，电极444及像素电极432由具有透光性的导电膜形成。因此，电容元件304自身具有透光性，所以可以以不使像素的开口率降低的方式形成电容值较大的电容元件304。
氧化物半导体膜442构成形成有晶体管303的沟道的半导体膜。晶体管303的栅电极由栅极线413构成。其源电极由源极线424构成，其漏电极由电极425构成。另外，在晶体管303中，根据源极线424的电压，有时源极线被用作晶体管303的漏电极，而电极425被用作源电极。如图20所示，晶体管303的栅极绝缘膜由绝缘膜451、452构成。
在图19中，源极线424上的矩形的区域表示形成于衬底402的间隔物470。更准确地说，该矩形的区域示出源极线424与间隔物470重叠的区域。不一定必须对所有像素电路30设置间隔物470。例如，对2行×2列的像素电路30设置一个即可。
如图20所示，隔着液晶层460对置电极433与像素电极432重叠的区域被用作液晶元件305。对置电极433有时被称为共通电极。液晶元件305还包括控制液晶层460的取向性的取向膜(461、462)。
液晶层460由密封材(未图示，参照图2B)被密封在衬底401与衬底402之间。此外，除了对置电极433、取向膜462以及间隔物470以外，遮光膜471、有色膜472以及绝缘膜473也形成于衬底402。另外，也可以将间隔物470形成于衬底401。此外，也可以将遮光膜471及／或有色膜472形成于衬底401。
栅极驱动器(21、22)的晶体管301具有与像素电路30的晶体管303同样的叠层结构。晶体管301包括形成有沟道的氧化物半导体膜441、栅极线411、源极线421、漏极线422以及由绝缘膜(451、452)构成的栅极绝缘膜。
栅极驱动器(21、22)的连接部302是连接第一层的布线412与第二层的布线423的连接部。布线412与布线423由第三层的电极431连接。
下面，对图19及图20所示的LC面板的结构要素进行说明。
<衬底>
对于衬底401的材料等没有特别的限制，但是需要至少具有能够承受像素电路30及驱动器的制造工序的耐热性。例如，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。此外，在将反射型的像素电极用于像素电极432时，也可以使用包括硅或碳化硅等的单晶半导体衬底、多晶半导体衬底、硅锗等化合物半导体衬底、SOI衬底等。例如，作为衬底401使用玻璃衬底时，通过使用第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)、第9代(2400mm×2800mm)、第10代(2950mm×3400mm)等大面积衬底，可以制造大型LCD。
另外，作为衬底401，可以使用树脂薄膜等柔性衬底。在此情况下，可以将电路直接制造在柔性衬底上。或者，在电路的制造工序中使用另一个衬底，而在工序完成之后使电路与制造时使用的衬底分开，并使用粘合层将电路粘合于柔性衬底。此时，将剥离层及绝缘膜形成于电路制造用衬底，并在绝缘膜上制造像素电路及驱动器即可。
可以将与衬底401同样的衬底用于衬底402。
<第一层的布线·电极>
第一层的布线·电极(411-413)由一层或两层以上的导电膜形成。作为这样的导电膜，可以使用铝、铬、铜、钽、钛、钼、钨等金属膜、对这些金属膜添加其他金属元素的膜、由包含一种或多种这些金属元素的合金或化合物形成的膜等。另外，作为导电膜，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加氧化硅的铟锡氧化物等具有透光性的氧化物导电膜。
例如，作为单层结构的导电膜，有包含硅的铝膜的单层膜。当采用两层结构时，作为两层结构的组合，可以举出：铝膜和钛膜的叠层膜、氮化钛膜和钛膜的叠层膜、氮化钛膜和钨膜的叠层膜、氮化钽膜和钨膜的叠层膜、氮化钨膜和钨膜的叠层膜等。作为三层结构，有钛膜、铝膜以及钛膜的组合。此外，也可以使用包含铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种元素的合金膜或氮化膜。
另外，也可以在晶体管301、303中的栅极线(411、413)与绝缘膜451之间形成其氮浓度比氧化物半导体膜(441、442)高的氧氮化物半导体膜。作为这样的膜，可以设置In-Ga-Zn类氧氮化物半导体膜、In-Sn类氧氮化物半导体膜、In-Ga类氧氮化物半导体膜、In-Zn类氧氮化物半导体膜、Sn类氧氮化物半导体膜、In类氧氮化物半导体膜、金属氮化膜(InN、ZnN等)等。这些氧氮化物半导体的功函数为5eV以上或5.5eV以上，其电子亲和能比氧化物半导体大。通过设置上述氧氮化物半导体膜，可以使晶体管301、303的阈值电压向正向漂移。例如，在形成In-Ga-Zn类氧氮化物半导体膜时，氮浓度为7atom％以上即可。
<第二层的布线·电极>
第二层的布线·电极(421-426)由一层或两层以上的导电膜形成。作为这样的导电膜，可以举出铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨等金属膜、包含这些金属元素之一种或多种的合金膜或化合物膜、包含氧化铟、氧化锡或氧化锌的透光性氧化物导电膜。当采用单层结构时，例如可以使用包含硅的铝膜。作为两层结构的组合，可以举出：铝膜和钛膜的叠层膜、钨膜和钛膜的叠层膜、铜-镁-铝合金膜和铜膜的叠层膜等组合。作为三层结构，有钛膜、铝膜以及钛膜的组合。此时，也可以将氮化钛膜用于第一层及／或第三层。此外，也可以将铜膜用于第二层。此外，作为三层结构，有钼膜、铝膜、钼膜的组合。此时，可以将氮化钼膜用于第一层及／或第三层，也可以将铜膜用于第二层。
<第三层的电极、对置电极>
第三层的电极·像素电极(431、432)及对置电极433由一层或两层以上的具有透光性的导电膜形成。作为具有透光性的导电膜，可以举出：由包含氧化钨的铟氧化物、包含氧化钛的铟氧化物、铟锡氧化物(ITO)、包含氧化钛的铟锡氧化物、添加有氧化硅的铟锡氧化物、铟锌氧化物、包含氧化钨的铟锌氧化物等构成的导电膜。
<氧化物半导体膜、电容元件的电极>
氧化物半导体膜(441、442)及电极444使用In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)等氧化物膜，并以一层或两层以上的叠层膜来形成。此外，电极444由构成氧化物半导体膜(441、442)的氧化物膜的低电阻的导电膜来形成。
例如，当由In-M-Zn氧化物形成氧化物半导体膜(441、442)时，该氧化物的In和M的原子个数百分比为：当以In与M的和为100atomic％时，优选为In为25atomic％以上且M低于75atomic％，更优选为In为34atomic％以上且M低于66atomic％。
可以使用原子个数比为In∶Ga∶Zn=1∶1∶1或3∶1∶2的In-Ga-Zn氧化物膜形成氧化物半导体膜(441、442)。注意，氧化物膜的原子数比作为误差包括上述原子数比的±20％的变动。
氧化物半导体膜(441、442)例如由能隙为2eV以上的氧化物膜形成。能隙优选为2.5eV以上，更优选为3eV以上。通过使用能隙大的氧化物膜，可以降低晶体管(301、303)的关态电流(off-state current)。
作为氧化物半导体膜(441、442)使用载流子密度低的氧化物半导体膜。例如，氧化物半导体膜(441、442)使用载流子密度为1×1017个／cm3以下，优选为1×1015个／cm3以下，更优选为1×1013个／cm3以下，进一步优选为1×1011个／cm3以下的氧化物半导体膜。
当氧化物半导体膜(441、442)包含第14族元素之一的硅或碳时，氧化物半导体膜(441、442)中氧缺陷增加，会导致氧化物半导体膜(441、442)n型化。因此，氧化物半导体膜(441、442)的硅或碳的浓度为2×1018atoms／cm3以下，优选为2×1017atoms／cm3以下。上述浓度可以利用SIMS(二次离子质谱分析)来测量。
另外，氧化物半导体膜(441、442)的碱金属或碱土金属的浓度优选为1×1018atoms／cm3以下，更优选为2×1016atoms／cm3以下。这是因为如下缘故：碱金属及碱土金属当与氧化物半导体键合时有时生成载流子，而成为使OS晶体管的关态电流增加的原因。
另外，氧化物半导体膜(441、442)优选尽可能地不包含氮。氮是产生作为载流子的电子的原因。当氮浓度增加时，氧化物半导体膜中的载流子密度增加，而容易n型化。因此，若氧化物半导体膜(441、442)的氮浓度高，晶体管301、303容易成为常开启(normally-on)特性。氧化物半导体膜(441、442)的氮浓度优选为5×1018atoms／cm3以下。
氧化物半导体膜(441、442)的杂质(氮或碱金属等)的浓度可以利用SIMS(二次离子质谱分析)来测量。
氧化物半导体膜(441、442)及电极444的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且50nm以下。
氧化物半导体膜(441、442)及电极444虽然都形成于绝缘膜452上，但是其杂质浓度不同。电极444的杂质浓度比氧化物半导体膜(441、442)高。例如，氧化物半导体膜(441、442)中的氢浓度低于5×1019atoms／cm3，优选低于5×1018atoms／cm3，更优选为1×1018atoms／cm3以下，进一步优选为5×1017atoms／cm3以下，更进一步优选为1×1016atoms／cm3以下，电极444中的氢浓度为8×1019atoms／cm3以上，优选为1×1020atoms／cm3以上，更优选为5×1020atoms／cm3以上。构成电极444的氧化物膜的氢浓度为氧化物半导体膜(441、442)的2倍以上，优选为10倍以上。如上所述，通过提高氢浓度，可以充分地降低氧化物膜的电阻率。
也就是说，电极444的电阻率比氧化物半导体膜(441、442)低。电极444的电阻率为氧化物半导体膜(441、442)的1／10以下。优选将电极444的电阻率降低到氧化物半导体膜(441、442)的1×10-8倍左右。电极444的电阻率典型为1×10-3Ccm以上且低于1×104Ωcm，优选为1×10-3Ωcm以上且低于1×10-1Ωcm。
注意，构成氧化物半导体膜(441、442)的氧化物半导体膜不限于本实施方式所述的氧化物半导体膜。根据OS晶体管的半导体特性及电特性(场效应迁移率、阈值电压等)选择合适的组成的膜即可。例如，优选适当地设定氧化物半导体膜(441、442)的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子数比、原子间距离、密度等，以得到所需的OS晶体管的半导体特性。
通过作为氧化物半导体膜(441、442)使用杂质浓度低且缺陷态密度低的氧化物半导体膜，可以制造具有优良的电特性的晶体管301、303。
下面说明构成氧化物半导体膜(441、442)的氧化物半导体膜的结晶结构。
在本说明书中，“平行”是指在-10°以上且10°以下的角度的范围中配置两条直线的状态，因此也包括-5°以上且5°以下的角度的状态。另外，“垂直”是指在80°以上且100°以下的角度的范围中配置两条直线的状态，因此也包括85°以上且95°以下的角度的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
氧化物半导体膜大致分为单晶氧化物半导体膜和非单晶氧化物半导体膜。非单晶氧化物半导体膜包括非晶氧化物半导体膜、微晶氧化物半导体膜、多晶氧化物半导体膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)膜等。
非晶氧化物半导体膜具有无序的原子排列并不具有结晶成分。其典型例子是在微小区域中也不具有结晶部而膜整体具有完全的非晶结构的氧化物半导体膜。
微晶氧化物半导体膜例如包括大于或等于1nm且小于10nm的尺寸的微晶(也称为纳米晶)。因此，微晶氧化物半导体膜的原子排列的有序度比非晶氧化物半导体膜高。因此，微晶氧化物半导体膜的缺陷态密度低于非晶氧化物半导体膜。
CAAC-OS膜是包含多个结晶部的氧化物半导体膜之一，大部分的结晶部为能够容纳在一边短于100nm的立方体的尺寸。因此，有时包括在CAAC-OS膜中的结晶部为能够容纳在一边短于10nm、短于5nm或短于3nm的立方体的尺寸。CAAC-OS膜的缺陷态密度低于微晶氧化物半导体膜。下面，详细说明CAAC-OS膜。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)所得到的CAAC-OS膜的图像中，不能明确地观察到结晶部与结晶部之间的边界，即晶界(grainboundary)。因此，在CAAC-OS膜中，不容易产生起因于晶界的电子迁移率的降低。
由从大致平行于样品面的方向利用TEM所得到的CAAC-OS膜的图像(截面TEM图像)可知，在结晶部中金属原子排列为层状。各金属原子层具有反映被形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的凸凹的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
另一方面，由从大致垂直于样品面的方向利用TEM所得到的CAAC-OS膜的图像(平面TEM图像)可知，在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间没有确认到金属原子的排列的有序性。
由截面TEM图像及平面TEM图像可知，CAAC-OS膜的结晶部具有取向性。
使用X射线衍射(XRD：X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，在通过out-of-plane法分析包括InGaZnO4的结晶的CAAC-OS膜的情况下，在衍射角度(2θ)为31°附近有时出现峰值。由于该峰值归属于InGaZnO4结晶的(009)面，所以可以确认到CAAC-OS膜的结晶具有c轴取向性并且c轴在大致垂直于CAAC-OS膜的被形成面或顶面的方向上取向。
另一方面，在通过从大致垂直于c轴的方向使X线入射到样品的in-plane法分析CAAC-OS膜的情况下，在2θ为56°附近有时出现峰值。该峰值归属于InGaZnO4结晶的(110)面。在此，假设样品是InGaZnO4的单晶氧化物半导体膜，在将2θ固定为56°附近的状态下，一边以样品面的法线向量为轴(
Figure BDA0000487204780000381
轴)旋转样品一边进行分析(
Figure BDA0000487204780000382
扫描)，此时观察到六个归属于等价于(110)面的结晶面的峰值。另一方面，在该样品是CAAC-OS膜的情况下，即使在将2θ固定为56°附近的状态下进行
Figure BDA0000487204780000383
扫描也不能观察到明确的峰值。
由上述结果可知，在具有c轴取向的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但是c轴在平行于被形成面或顶面的法线向量的方向上取向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于平行于结晶的ab面的面。
注意，结晶部在形成CAAC-OS膜或进行加热处理等晶化处理时形成。如上所述，结晶的c轴在平行于CAAC-OS膜的被形成面或顶面的法线向量的方向上取向。由此，例如，在通过蚀刻等改变CAAC-OS膜的形状的情况下，有时结晶的c轴未必平行于CAAC-OS膜的被形成面或顶面的法线向量。
此外，CAAC-OS膜中的晶化度未必均匀。例如，在CAAC-OS膜的结晶部通过从CAAC-OS膜的顶面近旁产生的结晶生长而形成的情况下，有时顶面附近的区域的晶化度高于被形成面附近的区域。另外，在对CAAC-OS膜添加杂质时，被添加杂质的区域的晶化度变化，有时部分性地形成晶化度不同的区域。
注意，在通过out-of-plane法分析包括InGaZnO4结晶的CAAC-OS膜的情况下，除了2θ为31°附近的峰值之外，有时还观察到2θ为36°附近的峰值。2θ为36°附近的峰值示出不具有c轴取向性的结晶包括在CAAC-OS膜的一部分中。优选的是，CAAC-OS膜在2θ为31°附近出现峰值并在2θ为36°附近不出现峰值。
在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。因此，该晶体管具有高可靠性。
注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的的两种以上的叠层膜。
电极444的膜的结晶性与氧化物半导体膜(441、442)的结晶性相同。
<绝缘膜>
作为绝缘膜451，例如优选使用氮化硅、氮氧化硅、氮化铝、氮氧化铝等氮化物绝缘膜来形成。
作为绝缘膜452，优选使用能够提高与氧化物半导体膜(441、442)之间的界面特性的膜来形成。作为绝缘膜452，例如可以使用由氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化镓或Ga-Zn类金属氧化物、氧化铪等high-k材料构成的膜，并以单层或叠层设置即可。通过使用由high-k材料构成的膜，可以降低晶体管301、303的栅极漏电流。作为high-k材料，有硅酸铪(HfSixOy)、添加有氮的硅酸铪、铝酸铪(HfAlxOy)、添加有氮的铝酸铪、氧化钇等。
绝缘膜451与绝缘膜452的厚度的总和优选为5nm以上且400nm以下，更优选为10nm以上且300nm以下，进一步优选为50nm以上且250nm以下。
绝缘膜453与绝缘膜452同样，优选使用能够提高与氧化物半导体膜(441、442)之间的界面特性的膜来形成，例如，可以使用氧化物绝缘膜来形成。在本实施方式中，绝缘膜453为绝缘膜453a与绝缘膜453b的叠层膜。绝缘膜453a被用作缓和在形成绝缘膜453b时对氧化物半导体膜(441、442)及电极444所造成的损伤的膜。
绝缘膜453a优选使用使氧透过的绝缘膜来形成。这是因为，通过使用使氧透过的绝缘膜形成绝缘膜453a，可以使从绝缘膜453b脱离的氧透过绝缘膜453a向氧化物半导体膜(441、442)移动，从而可以减少氧化物半导体膜(441、442)中的氧缺陷。此外，在绝缘膜453a中，从外部进入绝缘膜453a的氧并非全部移动到绝缘膜453a的外部，而有一部分的氧残留在绝缘膜453a中。此外，在氧进入绝缘膜453a的同时，绝缘膜453a中所含的氧移动到绝缘膜453a的外部，由此有时会在绝缘膜453a中发生氧的移动。
作为绝缘膜453a，可以使用厚度为5nm以上且150nm以下，优选为5nm以上且50nm以下的氧化硅、氧氮化硅等。此外，在本说明书中，氧氮化物是指在其组成中氧的含量多于氮的含量的物质，而氮氧化物是指在其组成中氮的含量多于氧的含量的物质。
绝缘膜453b使用由氧化物或氧氮化物构成的绝缘膜形成。构成绝缘膜453b的氧化物或氧氮化物优选包含超过化学计量组成的氧。通过采用上述组成，可以通过加热使一部分的氧容易从绝缘膜453b脱离。此外，作为包含超过化学计量组成的氧的绝缘膜，利用TDS分析换算为氧原子的氧的脱离量优选为1.0×1018atoms／cm3以上，更优选为3.0×1020atoms／cm3以上。
作为绝缘膜453b，可以使用厚度为30nm以上且500nm以下，优选为50nm以上且400nm以下的氧化硅膜、氧氮化硅膜等来形成。
此外，优选绝缘膜453a与氧化物半导体膜(441、442)的界面的缺陷较少。因此，优选使起因于氧化物半导体膜(441、442)中的缺陷的在g值为1.93时的电子自旋密度为1×1017spins／cm3以下，更优选为检测下限以下。电子自旋的g值及其密度可以通过电子自旋共振(ESR)光谱而得到。下面也同样。
另外，优选绝缘膜453a及绝缘膜453b的缺陷较少。这是因为，若绝缘膜453a、453b的缺陷密度高，会导致氧键合于缺陷，而使透过绝缘膜453a的氧的量减少。不同于绝缘膜453a，绝缘膜453b不具有与氧化物半导体膜(441、442)及电极444的界面，因此绝缘膜453b的缺陷密度可以比绝缘膜453a高。绝缘膜453a的在g值为2.001时的电子自旋密度优选为3×1017spins／cm3以下，绝缘膜453b的在g值为2.001时的电子自旋密度优选为低于1.5×1018spins／cm3，更优选为1×1018spins／cm3以下。在g值为2.001时的电子自旋起因于硅的悬空键。
作为绝缘膜454，优选使用具有对氧、氢、水、碱金属、碱土金属等杂质的阻挡效果的膜来形成。作为上述绝缘膜，有氮化物绝缘膜及氮氧化物绝缘膜，具体而言，有由氮化硅、氮氧化硅、氮化铝、氮氧化铝等构成的膜。通过形成具有阻挡效果的绝缘膜454，可以防止氧从氧化物半导体膜(441、442)及电极444向外部扩散。
作为绝缘膜454，也可以使用在具有阻挡效果的氮化物绝缘膜上形成有对氧、氢、水等杂质具有阻挡效果的氧化物绝缘膜或氧氮化物绝缘膜的叠层膜。作为上述具有阻挡效果的氧化物绝缘膜，可以举出由氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪等构成的绝缘膜。
另外，为了调节电容元件304的电容值，作为绝缘膜454，也可以在具有阻挡效果的氮化物绝缘膜上设置由氮化物、氮氧化物或氧化物构成的绝缘膜。
<取向膜>
作为取向膜461，可以使用聚酰亚胺等有机树脂。取向膜461的厚度优选为40nm以上且100nm以下，更优选为50nm以上且90nm以下。通过形成上述厚度，可以增大液晶层460的液晶材料的预倾角。通过增大液晶材料的预倾角，可以减少向错(disclination)。
<滤色片·黑矩阵>
此外，衬底402上形成有有色的膜472(下面称为有色膜472)。有色膜472被用作滤色片。不一定必须设置有色膜472，例如，在LCD10为黑白显示时或显示方式为场序制方式时，也可以采用不设置有色膜472的结构。
作为有色膜472，可以使用使特定的波长区域的光透过的有色膜，例如可以使用使红色的波长区域的光透过的红色(R)滤光片、使绿色的波长区域的光透过的绿色(G)滤光片或使蓝色的波长区域的光透过的蓝色(B)滤光片等。
另外，在衬底402上以与有色膜472相邻的方式形成有遮光膜471。遮光膜471被用作黑矩阵。在此，采用栅极驱动器被遮光膜471覆盖的结构。遮光膜471只要具有阻挡特定的波长区域的光的功能即可，可以使用金属膜或包含黑色颜料等的有机绝缘膜等形成。
<制造方法例子>
下面，说明图20所示的LC面板的制造方法的一个例子。
<元件衬底的制造>
首先，参照图21A至图24C说明作为LC面板的背板(backplane)的元件衬底的制造方法。
在此，作为衬底401使用玻璃衬底。为了形成第一层的布线·电极(411-413)，将单层结构或两层以上的叠层结构的导电膜形成在衬底401上。作为该导电膜的形成方法，有CVD法、溅射法、旋涂法等。通过光刻工序和蚀刻工序，将该导电膜形成为栅极线411、布线412以及栅极线413(图21A)。
接着，在第一层的布线·电极(411-413)上形成绝缘膜451，并在绝缘膜451上形成绝缘膜452(图21A)。绝缘膜451及绝缘膜452可以利用溅射法、CVD法等形成。注意，以不暴露于大气的方式连续地形成绝缘膜451及绝缘膜452可以防止杂质的混入，所以是优选的。
接着，在绝缘膜452上形成氧化物半导体膜440(图21B)。
氧化物半导体膜440可以利用溅射法、涂敷法、脉冲激光蒸镀法、激光烧蚀法等形成。
通过光刻工序和蚀刻工序，将氧化物半导体膜440形成为岛状的氧化物半导体膜441至443。在蚀刻工序中，可以进行干蚀刻、湿蚀刻或双方(图21C)。
之后，可以进行加热处理，使氧化物半导体膜441至443所含的氢、水等脱离，并减少氧化物半导体膜441至443所含的氢及水。通过该加热处理，可以高度纯化构成氧化物半导体膜441至443的氧化物半导体。该加热处理的温度典型为250℃以上且650℃以下，优选为300℃以上且500℃以下。此外，在使用大面积衬底的衬底401时，加热处理的温度典型为300℃以上且400℃以下，优选为320℃以上且370℃以下。通过将温度设定在上述范围内，可以减少衬底的翘曲或收缩，而可以抑制成品率的降低。
该加热处理可以使用电炉、RTA装置等来进行。通过使用RTA装置，可以限定于短时间内以衬底401的应变点以上的温度进行加热。因此，可以缩短加热处理的时间，所以当使用大面积衬底时是尤其优选的。
此外，加热处理可以在氮、氧、超干燥空气(水含量为20ppm以下，优选为1ppm以下，更优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。注意，上述气氛优选不包含氢、水等。此外，可以在中途改变气氛。例如，可以先在氮或稀有气体气氛下进行加热处理，然后在氧或超干燥空气气氛下进行加热处理。此时，可以通过先进行的加热处理使氧化物半导体膜441至443所包含的氢、水等脱离，并在之后进行的加热处理中对氧化物半导体膜441至443供应氧。因此，可以减少氧化物半导体膜441至443中的氧缺陷。
接着，在绝缘膜452及氧化物半导体膜441至443上利用溅射法等形成导电膜420(图22A)。
接着，通过光刻工序及蚀刻工序，将导电膜420形成为源极线421、漏极线422、布线423、源极线424、电极425以及布线426(图22B)。通过以重叠于布线412的方式形成布线423，可以缩小布线423和连接布线423的电极431的占有面积。
接着，以覆盖绝缘膜452、氧化物半导体膜441至443以及第二层的布线·电极(421-426)的方式形成绝缘膜453(图22C)。
在此，在形成绝缘膜453a之后以不暴露于大气的方式连续地形成绝缘膜453b，来形成绝缘膜453。在形成绝缘膜453a之后，以不暴露于大气的方式调整源气体的流量、压力、高频功率及衬底温度中的一个以上来连续地形成绝缘膜453b，可以降低绝缘膜453a与绝缘膜453b之间的界面的来自大气成分的杂质浓度。
利用以下条件可以形成氧化硅膜或氧氮化硅膜作为绝缘膜453a：以180℃以上且400℃以下，优选为200℃以上且370℃以下的温度保持设置在等离子体CVD装置的抽成真空的处理室内的衬底，将源气体导入处理室，将处理室内的压力设定为20Pa以上且250Pa以下，优选为100Pa以上且250Pa以下，并对设置在处理室内的电极供应高频功率。
通过采用上述成膜温度，氧化硅膜或氧氮化硅膜中的硅与氧的键合力变强。其结果是，可以形成使氧透过、致密且坚固的氧化硅膜及氧氮化硅膜。典型的是，在25℃下使用0.5wt.％的氟酸时的蚀刻速度为10nm／分钟以下，优选为8nm／分钟以下的氧化硅膜及氧氮化硅膜。
作为形成氧化硅膜或氧氮化硅膜的源气体，优选使用包含硅的沉积气体及氧化性气体。作为包含硅的沉积气体的典型例子，可以举出硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体的例子，可以举出氧、臭氧、一氧化二氮、二氧化氮等。
另外，为了降低氧化物半导体膜(441、442)中的氢浓度，优选降低绝缘膜453a中的氢浓度。例如，当作为绝缘膜453a使用氧化硅膜或氧氮化硅膜时，优选将氧化性气体的量设定为包含硅的沉积气体的100倍以上。
通过利用上述条件，可以形成使氧透过的氧化物绝缘膜作为绝缘膜453a。此外，通过设置绝缘膜453a，可以在后面形成绝缘膜453b的形成工序中，减少对氧化物半导体膜441至443的损伤。
此外，由于通过以上述衬底温度形成绝缘膜453a可以加热氧化物半导体膜441至443，因此可以使氢、水等从上述膜脱离。
另外，由于在绝缘膜453a的形成工序中进行加热，因此在氧化物半导体膜441至443露出时的加热时间变短，而可以降低因加热处理而从氧化物半导体膜441至443脱离的氧的量。因此，可以抑制氧化物半导体膜441至443的氧缺陷的增加。
再者，通过将处理室的压力设定为100Pa以上且250Pa以下，绝缘膜453a中的含水量下降，因此能够在降低晶体管301、303的电特性偏差的同时抑制其阈值电压的变动。此外，可以在形成绝缘膜453a时减少对氧化物半导体膜441至443的损伤。
另外，通过将氧化性气体的量设定为包含硅的沉积气体量的100倍以上，能够减少绝缘膜453a中的含氢量。其结果是，能够减少混入氧化物半导体膜441至443的氢的量，因此，能够抑制晶体管的阈值电压的负向漂移。
作为绝缘膜453b使用等离子体CVD装置形成氧化硅膜或氧氮化硅膜。作为成膜条件，衬底温度优选为180℃以上且280℃以下，更优选为200℃以上且240℃以下。导入源气体的处理室内的压力优选为100Pa以上且250Pa以下，更优选为100Pa以上且200Pa以下。高频功率优选为0.17W／cm2以上且0.5W／cm2以下，更优选为0.25W／cm2以上且0.35W／cm2以下。
作为氧化硅膜或氧氮化硅膜的源气体，使用包含硅的沉积气体及氧化性气体即可。作为包含硅的沉积气体的典型例子，可以举出硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化气体，可以举出氧、臭氧、一氧化二氮、二氧化氮等。
另外，通过增加相对于氧化性气体的包含硅的沉积气体的流量，可以减少绝缘膜453b中的缺陷量。绝缘膜453b的电子自旋密度优选为低于6×1017spins／cm3，更优选为3×1017spins／cm3以下，进一步优选为1.5×1017spins／cm3以下。
通过供应具有上述高功率密度的高频功率，等离子体中的源气体的分解效率提高，氧自由基增加，且源气体的氧化进展，所以可以使氧化硅膜或氧氮化硅膜中的氧含量多于化学计量组成。此外，当衬底温度在上述温度范围内时，硅与氧的键合力较弱，所以氧的一部分因加热而容易脱离。其结果是，可以形成包含超过化学计量组成的氧且通过加热使氧的一部分脱离的氧化硅膜或氧氮化硅膜。将上述氧化硅膜或氧氮化硅膜作为绝缘膜453b形成即可。
另外，即使利用高功率密度的高频功率形成绝缘膜453b，也因为氧化物半导体膜441至443被绝缘膜453a保护，而可以形成抑制对氧化物半导体膜441至443的损伤且有助于提高OS晶体管的特性的绝缘膜453b。
接着，进行加热处理。作为该加热处理的温度，典型为150℃以上且低于衬底的应变点即可，优选为200℃以上且450℃以下，更优选为300℃以上且450℃以下。此外，在使用大面积衬底形成衬底401时，加热处理的温度典型为300℃以上且400℃以下，优选为320℃以上且370℃以下。通过将温度设定在上述范围内，可以减少大面积衬底发生衬底的翘曲或收缩的情况。
该加热处理可以使用电炉、RTA装置等。通过使用RTA装置，可以限定于短时间内以衬底401的应变点以上的温度进行加热。因此，可以缩短加热处理的时间。
此外，作为加热处理的气氛，在氮、氧、超干燥空气(水含量为20ppm以下，优选为1ppm以下，更优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行即可。尽可能不使气氛中包含有可能成为氧化物半导体膜441至443的杂质的氢、水等。
由于通过该加热处理使绝缘膜453b所包含的一部分的氧移动至氧化物半导体膜441至443，因此可以减少氧化物半导体膜441至443中的氧缺陷。
另外，在形成第二层的布线·电极(421-426)时，有时氧化物半导体膜(441、442)因导电膜420的蚀刻而受损，而使晶体管301、303的背沟道一侧产生氧缺陷，但是通过该加热处理可以修复该氧缺陷。因此，可以提高晶体管301、303的可靠性。
该加热处理优选在形成绝缘膜454之前进行。这是由于如下缘故：因为绝缘膜454形成为用来阻挡水、氢等的阻挡膜，所以在存在有绝缘膜454的状态下进行加热处理时，绝缘膜453所包含的水、氢等不脱离到气氛中，而移动到氧化物半导体膜441至443中。
在进行加热来形成绝缘膜453b的情况下，若因绝缘膜453b的形成而氧化物半导体膜441至443中的氧缺陷被减少，也可以不进行该加热处理。此外，该加热处理也可以在开口491、492形成于绝缘膜453之后进行。
接着，通过光刻工序和蚀刻工序，在绝缘膜453中形成开口491及开口492(图23A)。开口491形成于连接部302，布线423的表面露出。开口492形成于电容元件304，氧化物半导体膜443的表面露出。
接着，在绝缘膜452、绝缘膜453以及氧化物半导体膜443上形成绝缘膜454(图23B)。
作为绝缘膜454，使用能够防止来自外部的杂质如氧、氢、水、碱金属、碱土金属等扩散到氧化物半导体膜的材料形成即可。此外，绝缘膜454优选包含氢。使绝缘膜454包含氢是为了对氧化物半导体膜443供应氢来降低其电阻。当绝缘膜454包含氢且该绝缘膜454中的氢扩散到氧化物半导体膜443中时，在该氧化物半导体膜443中氢和氧键合而生成作为载流子的电子。其结果是，氧化物半导体膜443的导电性提高，而成为由导电膜构成的电极444。
例如，作为绝缘膜454，利用等离子体CVD法形成氮化硅膜或氮氧化硅膜即可。此外，绝缘膜454的成膜时的衬底温度是在不发生如下现象的温度范围内：氧化物半导体膜(441、442)因氧的脱离而使载流子浓度上升的现象。
接着，通过光刻工序和蚀刻工序，在绝缘膜451、452、454中形成开口493及开口494(图23C)。开口493形成于连接部302，布线412及布线423的表面露出。此外，用来连接电极425与像素电极432的开口494形成于晶体管303。
利用溅射法等在绝缘膜454上形成导电膜430(图24A)。通过光刻工序及蚀刻工序，将导电膜430形成为电极431及像素电极432(图24B)。
通过上述工序，在衬底401上形成电路(像素电路、栅极驱动器)。此外，通过上述工序，在衬底401上还形成有端子部。再者，根据需要在密封工序中在衬底401上形成取向膜461(图24C)。
在本实施方式的元件衬底的制造方法中，在栅极驱动器中，通过第三层(与像素电极相同的层)的电极431将第一层的布线·电极与第二层的布线·电极连接。因此，不需要将连接第一层的布线·电极与第二层的布线·电极的开口形成于绝缘膜451、452，而可以减少一个曝光用掩模。因此，在本实施方式中，可以使用六个曝光用掩模制造元件衬底。
<对置衬底的制造>
接着，参照图25A至图25C，说明LC面板的对置衬底的制造工序的一个例子。对置衬底也被称为滤色片衬底等。
在衬底402上形成遮光膜471、有色膜472(图25A)。在遮光膜471及有色膜472上形成绝缘膜473(图25B)。
作为绝缘膜473，例如可以使用丙烯酸树脂、环氧树脂、聚酰亚胺等有机绝缘膜。绝缘膜473作为滤光片及黑矩阵的保护膜被形成。根据需要形成绝缘膜473即可。
接着，在绝缘膜473上形成对置电极433。对置电极433是利用溅射法等并通过具有透光性的导电膜的成膜而形成的。在对置电极433上形成间隔物480。间隔物480可以通过将感光树脂剂涂敷于对置电极433上并进行显影处理而形成。通过上述步骤制造对置衬底。在后面所述的密封工序中，在对置衬底上形成取向膜。
<密封工序>
下面，说明将液晶层460密封于元件衬底与对置衬底之间来制造LC面板的工序。
在元件衬底(衬底401)上形成取向膜461。在清洗元件衬底之后，利用印刷法等将聚酰亚胺树脂涂敷于元件衬底表面，并进行焙烧来形成取向膜461。通过摩擦或光照射对取向膜461进行取向处理。在对置衬底上同样地也形成取向膜462。
接着，为了密封液晶层460，将密封剂涂敷于对置衬底。在此，涂敷用于液晶滴落法(ODF)的紫外线固化密封剂。接着，在由对置衬底的密封剂围绕的区域滴落液晶材料。在氮气氛中进行该工序。接着，粘合元件衬底与对置衬底。并且，通过照射紫外线使密封剂固化，来完成密封构件。
通过上述密封工序，制造液晶层460密封于元件衬底与对置衬底之间的LC面板。还可以将FPC等所需构件安装于LC面板。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式4
在本实施方式中，说明像素电路30的结构例子。具体而言，说明晶体管及电容元件的其他结构例子。
<像素电路的结构例子2>
图26A示出晶体管的其他结构例子。晶体管313在氧化物半导体膜442上具有被用作沟道保护膜的绝缘膜453。因此，在形成导电膜420之前形成绝缘膜453。绝缘膜453的被用作沟道保护膜之外的部分由蚀刻被去除。在该蚀刻工序后形成导电膜420。
通过将绝缘膜453形成在氧化物半导体膜442上，可以防止氧化物半导体膜442在导电膜420的蚀刻工序中受到损伤。因此，该绝缘膜453被称为蚀刻停止膜。此外，晶体管313的栅极绝缘膜与晶体管303同样，由绝缘膜451及452的叠层膜构成，但是在晶体管313中，由于沟道保护膜的形成，绝缘膜452只存在于与氧化物半导体膜442及电极444重叠的区域。
栅极驱动器(21、22)的晶体管也具有与晶体管313同样的结构。
<像素电路的结构例子3>
图26B示出电容元件的其他结构例子。电容元件314由像素电极432、电极501以及绝缘膜454构成。电极501从与像素电极432同样的导电膜形成，并具有透光性。另外，在图26B中，可以使用图26A的晶体管313。
<像素电路的结构例子4>
图26C示出电容元件的其他结构例子。此外，如图26C所示，以覆盖晶体管303的方式形成绝缘膜510。绝缘膜510作为平坦化膜被形成。在绝缘膜510上形成有电极511、绝缘膜513以及像素电极512。电容元件315由电极511、像素电极512及绝缘膜513构成。
可以与像素电极432同样地形成电极511及像素电极512。此外，可以与绝缘膜454同样地形成绝缘膜513。
作为绝缘膜510，可以使用由丙烯酸树脂、聚酰亚胺以及环氧等形成的树脂膜。作为绝缘膜510的厚度，优选为绝缘膜453的厚度以上且1500nm以下，更优选为绝缘膜453的厚度以上且1000nm以下。通过将绝缘膜510的厚度设定为绝缘膜453的厚度以上，可以将绝缘膜510填充于像素电极512的凹部，而可以减少形成有取向膜461的区域的凹凸。另一方面，绝缘膜510越厚，施加于像素电极432的用来控制液晶层460的取向的电压越高，导致LCD10的功耗增高，因此优选绝缘膜510的厚度为1500nm以下。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式5
本发明的一个方式的显示装置可以应用于各种电子设备(包括游戏机)的显示部。作为电子设备，可以举出电视装置(也称为电视或电视接收机)、用于计算机等的显示器、相机如数码相机、数码摄像机等、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置以及游戏机(弹珠机(pachinko machine)或投币机(slot machine)等)。图27A至图27C示出上述电子设备的一个例子。
图27A示出具有显示部的桌子9000。在桌子9000中，框体9001组装有显示部9003，能够利用显示部9003来显示视频。另外，示出利用四个桌腿9002来支撑框体9001的结构。另外，框体9001具有用于供应电力的电源供应线9005。
显示部9003具有触屏输入功能，通过用手指等按触显示于桌子9000的显示部9003中的显示按钮9004，可以进行画面操作或信息输入，并且桌子9000也可以用作如下控制装置，即通过使其具有能够与其他家电产品进行通信的功能或能够控制其他家电产品的功能，从而通过画面操作来控制其他家电产品。例如，通过使用具有图像传感器功能的半导体装置，可以使显示部9003具有触屏输入功能。
另外，利用设置于框体9001的铰链也可以将显示部9003的画面以垂直于地板的方式立起来，从而也可以用作电视装置。虽然当在小房间里设置大画面的电视装置时，自由使用的空间变小，但是若在桌子内安装有显示部则可以有效地利用房间的空间。
图27B示出电视装置9100。在电视装置9100中，框体9101组装有显示部9103，并且能够利用显示部9103来显示视频。此外，在此示出利用支架9105来支撑框体9101的结构。
通过利用框体9101所具备的操作开关、另外提供的遥控操作机9110，能够进行电视装置9100的操作。通过利用遥控操作机9110所具备的操作键9109，能够进行接收频道及音量的操作，并可以对在显示部9103上显示的视频进行操作。此外，也可以采用在遥控操作机9110中设置显示关于电视装置9100的工作的信息或时间及日期等的显示部9107的结构。
电视装置9100具备接收机及调制解调器等。电视装置9100可以利用接收机来接收一般的电视广播，而且，电视装置9100通过调制解调器连接到有线或无线方式的通信网络，也可以进行单向(从发送者到接收者)或双向(发送者和接收者之间或接收者彼此之间等)的信息通信。
图27C示出计算机9200。计算机9200包括主体9201、框体9202、显示部9203、键盘9204、外部连接端口9205、指向装置9206等。
可以将上述实施方式中任一个所示的半导体装置用于显示部9203。因此，可以提高计算机9200的显示品质。
图28A和图28B示出能够折叠的平板终端9600。平板终端9600包括框体9630、显示部9631a、显示部9631b、显示模式切换开关9034、电源开关9035、省电模式切换开关9036、卡子9033以及操作开关9038等。
再者，平板终端9600包括太阳能电池9633及充放电控制电路9634。此外，在图28B中，作为充放电控制电路9634的一个例子示出包括电池9635和DCDC转换器9636的结构。
图28A示出打开两个显示部9631a、9631b的结构，而图28B示出关闭的状态。
在显示部9631a中，可以将其一部分用作触摸屏的区域9632a，并且可以通过按触所显示的操作键9638来输入数据。此外，作为一个例子在此示出：显示部9631a的一半区域只具有显示的功能，并且另一半区域具有触摸屏的功能，但是并不局限于该结构。也可以采用显示部9631a的全部区域具有触摸屏的功能的结构。例如，可以使显示部9631a的整个面显示为键盘按钮来将其用作触摸屏，并且将显示部9631b用作显示画面。
此外，显示部9631b也与显示部9631a同样，可以将其一部分用作触摸屏的区域9632b。此外，通过使用手指或触屏笔等按触触摸屏的显示有键盘显示切换按钮9639的位置，可以在显示部9631b显示键盘按钮。
此外，也可以对触摸屏的区域9632a和触摸屏的区域9632b同时进行按触输入。
另外，显示模式切换开关9034能够进行竖屏显示和横屏显示等显示的方向的切换以及黑白显示或彩色显示等的切换等。根据内置于平板终端中的光传感器所检测的使用时的外光的光量，省电模式切换开关9036可以将显示的亮度设定为最适合的亮度。平板终端除了光传感器以外，还可以内置陀螺仪和加速度传感器等检测倾斜度的传感器等的其他检测装置。
在图28A中，显示部9631b与显示部9631a的规格可以不同。例如，屏幕的尺寸或分辨率可以不同。
此外，平板终端可以折叠，因此不使用时可以合上框体9630。因此，可以保护显示部9631a和显示部9631b，因而，可以提供一种具有良好的耐久性且从长期使用的观点来看具有高可靠性的平板终端。
此外，图28A和图28B所示的平板终端还可以具有如下功能：显示部显示各种各样的信息(静态图像、动态图像、文字图像等)的功能；将日历、日期或时刻等显示在显示部上的功能；用手指等触摸显示部来输入信息的触摸输入功能；执行各种各样的软件(程序)的功能等。
通过利用安装在平板终端的表面上的太阳能电池9633，可以将电力供应到触摸屏、显示部或视频信号处理部等。另外，太阳能电池9633可以设置在框体9630的单面或两面，因此可以进行高效的电池9635的充电。另外，当使用锂离子电池以作为电池9635时，有可以实现小型化等的优点。
另外，图28C是充放电控制电路9634的框图。参照该框图说明充放电控制电路9634的结构及工作。如图28C所示，充放电控制电路9634是用来将由太阳能电池9633发电的电力供应至显示部9631的控制电路。充放电控制电路9634包括：电池9635；DCDC转换器9636；转换器9637；以及开关SW1至SW3。
当将由太阳能电池9633发电的电力充到电池9635时，开关SW2开启。DCDC转换器9636将从太阳能电池9633输出的电压升压或降压到适合于对电池9635充电的电压。当供应来自太阳能电池9633的电力时，将开关SW1开启，当从电池9635对显示部9631供应电力时，将开关SW3开启。转换器9637将输入的电压升压或降压到驱动显示部9631时所需的电压。
注意，太阳能电池9633是作为发电方法而示出的一个例子。对于发电方法没有特别的限制，也可以设置压电元件(piezoelectric element)或热电转换元件(珀耳帖元件(Peltier element))等。此外，也可以设置以无线(不接触)的方式收发电力来进行充电的无线电力传输模组。
注意，本实施方式可以与其他实施方式适当地组合。

Claims (13)

1.一种脉冲发生电路，包括：
第一单元电路，包括第一电路、第二电路以及第三电路，该第一至第三电路级联连接；以及
第二单元电路，包括第四电路，该第四电路的输入端子连接于所述第二电路且输出端子连接于M个布线，其中，M是2以上的整数，
其中，所述第一电路和所述第三电路接收第一时钟信号，
所述第二电路接收第二时钟信号，
所述第二电路输出第一信号至所述第一电路，
所述第二电路输出第二信号至所述第三电路，
所述第二电路根据从所述第一电路输入的第四信号输出第三信号至所述第四电路，
所述第二电路根据从所述第三电路输入的第五信号停止所述第三信号的输出，
并且，所述第四电路从所述第三信号生成M个脉冲信号并分别输出所述M个脉冲信号至所述M个布线。
2.根据权利要求1所述的脉冲发生电路，
其中所述第二电路输出第六信号至所述第四电路，
并且所述第四电路根据所述第六信号输入固定电压至所述M个布线。
3.根据权利要求1所述的脉冲发生电路，其中所述第二单元电路生成具有对应于M个控制信号的脉冲宽度的脉冲宽度的所述M个脉冲信号。
4.一种半导体装置，包括：
2kMN个像素电路，该2kMN个像素电路配置为2kM行N列的阵列，其中，k、M及N都是2以上的整数；
N个源极线，连接于相同列的所述像素电路并且该N个源极线的每一个被输入源极信号；
第一栅极驱动器及第二栅极驱动器，分别生成用来选择被输入所述源极信号的所述像素电路的栅极信号；以及
2kM个栅极线，连接于相同行的所述像素电路并且该2kM个栅极线的每一个被输入所述栅极信号，
其中，所述第一栅极驱动器及所述第二栅极驱动器都包括根据权利要求1所述的脉冲发生电路。
5.一种包括单一导电型的晶体管的脉冲发生电路，包括：
级联连接的k级的第一单元电路，其中，k是2以上的整数；
k个第二单元电路，其每一个的输入端子连接于所述第一单元电路中的一个并且输出端子连接于M个第一布线，其中，M是2以上的整数，
所述第一单元电路包括：
第二布线，被输入第一电压；
第三布线，被输入低于所述第一电压的第二电压，
第一节点、第二节点、第三节点以及第四节点；
第一输出端子、第二输出端子、第三输出端子以及第四输出端子，分别作为第一信号、第二信号、第三信号以及第四信号输出所述第一节点、所述第二节点、所述第三节点以及所述第四节点的电压的变化；
第一输入端子及第二输入端子，分别被输入第一控制信号及第二控制信号；
第三输入端子，被输入在上一级的所述第一单元电路中生成的第三信号；
第四输入端子，被输入在下一级的所述第一单元电路中生成的第四信号；
第一晶体管，连接所述第一节点与所述第二布线且其栅极连接于所述第三输入端子；
第二晶体管，连接所述第一节点与所述第三布线且其栅极连接于所述第二节点；
第三晶体管，连接所述第二节点与所述第二布线且其栅极连接于所述第四输入端子；
第四晶体管，连接所述第二节点与所述第三布线且其栅极连接于所述第三输入端子；
第五晶体管，连接所述第四节点与所述第一输入端子且其栅极连接于所述第一节点；
第六晶体管，连接所述第四节点与所述第三布线且其栅极连接于所述第二节点；
第七晶体管，连接所述第三节点与所述第二输入端子且其栅极连接于所述第一节点；以及
第八晶体管，连接所述第三节点与所述第三布线且其栅极连接于所述第二节点，
所述第二单元电路的每一个包括M个第三单元电路，该M个第三单元电路被输入不同的M个控制信号，以及
所述第三单元电路包括：
所述第三布线，被输入所述第二电压；
第五输入端子，从所述第一单元电路被输入所述第一信号；
第六输入端子，从所述第一单元电路被输入所述第二信号；
第七输入端子，被输入所述M个控制信号中的任一个；
第五输出端子，连接于所述M个第一布线中的任一个；
第九晶体管，连接所述第五输出端子与所述第五输入端子且其栅极连接于所述第五输入端子；以及
第十晶体管，连接所述第五输出端子与所述第三布线且其栅极连接于所述第六输入端子。
6.根据权利要求5所述的脉冲发生电路，其中所述第一单元电路包括第十一晶体管，该第十一晶体管的栅极被输入所述第一电压且该第十一晶体管连接所述第一节点与所述第五晶体管的所述栅极。
7.根据权利要求5所述的脉冲发生电路，其中所述第一单元电路包括第十二晶体管，该第十二晶体管的栅极被输入所述第一电压且该第十二晶体管连接所述第一节点与所述第七晶体管的所述栅极。
8.根据权利要求5所述的脉冲发生电路，
所述第一单元电路包括：
第九输入端子，被输入第三控制信号；以及
第十三晶体管，连接所述第二节点与所述第二布线且其栅极连接于所述第九输入端子。
9.根据权利要求5所述的脉冲发生电路，
所述第一单元电路包括：
第十输入端子，被输入第四控制信号；以及
第十四晶体管，连接所述第二节点与所述第二布线且其栅极连接于所述第十输入端子。
10.根据权利要求5所述的脉冲发生电路，其中所述第三单元电路包括第十五晶体管，该第十五晶体管的栅极被输入所述第一电压且该第十五晶体管连接所述第七输入端子与所述第九晶体管的所述栅极。
11.一种半导体装置，包括：
2kMN个像素电路，该2kMN个像素电路配置为2kM行N列的阵列，其中，k、M及N都是2以上的整数；
N个源极线，连接于相同列的所述像素电路并且该N个源极线的每一个被输入源极信号；
第一栅极驱动器及第二栅极驱动器，分别生成用来选择被输入所述源极信号的所述像素电路的栅极信号；以及
2kM个栅极线，连接于相同行的所述像素电路并且该2kM个栅极线的每一个被输入所述栅极信号，
其中，所述第一栅极驱动器及所述第二栅极驱动器都包括根据权利要求5所述的脉冲发生电路。
12.一种半导体装置，包括：
2kMN个像素电路，该2kMN个像素电路配置为2kM行N列的阵列，其中，k、M及N都是2以上的整数；
N个源极线，连接于相同列的所述像素电路并且该N个源极线的每一个被输入源极信号；
第一栅极驱动器及第二栅极驱动器，分别生成用来选择被输入所述源极信号的所述像素电路的栅极信号；以及
2kM个栅极线，连接于相同行的所述像素电路并且该2kM个栅极线的每一个被输入所述栅极信号，
其中，所述2kM个栅极线按每M行交替地连接于所述第一栅极驱动器及所述第二栅极驱动器，
所述第一栅极驱动器及所述第二栅极驱动器都包括：
单一导电型的晶体管；
移位寄存器，包括级联连接的k级的第一单元电路；以及
k个第二单元电路，其每一个的输入端子连接于所述第一单元电路中的一个并且输出端子连接于M个布线，
所述第一单元电路中的一个包括第一输出端子、第二输出端子、第三输出端子和第四输出端子，
所述第一单元电路中的所述一个从所述第一输出端子输出第一信号至所述第一单元电路中的所述一个的上一级，
所述第一单元电路中的所述一个从所述第二输出端子输出第二信号至所述第一单元电路中的所述一个的下一级，
所述第一单元电路中的所述一个根据从所述第一单元电路中的所述一个的所述上一级输入的第四信号从所述第三和第四输出端子输出第三信号至所述第二单元电路中的一个，
并且，所述第二单元电路的每一个具有根据M个控制信号将来自所述第一单元电路的每一个的输出信号分割成M个信号且作为所述栅极信号输出所述M个信号至所述M个布线的功能。
13.根据权利要求12所述的半导体装置，其中所述第二单元电路的每一个生成具有对应于所述M个控制信号的脉冲宽度的脉冲宽度的所述M个栅极信号。
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