KR20230092925A - 반도체 장치, 표시 장치, 및 전자 기기 - Google Patents

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KR20230092925A
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signal potential
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사토시 요시모토
고지 구스노키
가즈노리 와타나베
스스무 가와시마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

2개의 상이한 회로를 구동하기 위한 공통의 반도체 장치에 관한 것이다. 복수의 신호 전위를 전환하여 외부에 순차적으로 출력할 수 있는 반도체 장치이고, 매트릭스상으로 배치되는 2개의 상이한 회로에 대하여, 한쪽 회로는 모든 행을 동작시키고, 다른 쪽 회로는 모든 행 또는 특정의 행만 동작시킬 수 있다. 예를 들어, 상기 반도체 장치를 센서 소자가 포함된 표시 장치의 화소를 구동하는 행 드라이버로서 적용한 경우, 모든 행의 화소에서의 표시 소자의 동작과, 모든 행 또는 특정의 행의 화소에서의 센서 소자의 동작을 전환하여 수행할 수 있다.

Description

반도체 장치, 표시 장치, 및 전자 기기
본 발명의 일 형태는 반도체 장치 및 상기 반도체 장치를 가지는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 촬상 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제작 방법을 일례로서 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
전자 기기의 소형화 또는 디자인의 자유도의 향상을 목적으로 표시 장치의 슬림 베젤화가 요구되고 있다. 표시 장치의 슬림 베젤화에는, 동일 기판 위에, 화소부 및 구동 회로부의 일부 또는 모두를 모놀리식형으로 제공하는 것이 유효하다.
또한 상기 구동 회로부는 화소부와 공통된 공정으로 제작할 수 있기 때문에, IC칩의 실장 등이 불필요하게 되어 제작 비용을 절감할 수 있다. 예를 들어, 특허문헌 1에서는, 시프트 레지스터 등의 회로를 단극성 트랜지스터로 구성하는 기술에 대하여 개시되어 있다.
일본 공개특허공보 특개2014-211621호
표시 장치에서는 센서 소자 등을 화소에 포함시켜 기능성을 높일 수 있다. 예를 들어 표시 장치에 정전 용량 센서를 포함시킴으로써 터치 패널로서 기능시킬 수 있다. 또한 표시 장치에 광 센서를 포함시킴으로써 촬상 기능 또는 비접촉 입력 기능 등을 부여할 수 있다.
그러나 센서 소자의 구동에는 표시 소자와 마찬가지로 구동 회로가 필요하기 때문에, 슬림 베젤화하는 데 방해가 된다.
따라서, 본 발명의 일 형태는 2개의 상이한 회로를 구동하기 위한 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는 제 1 회로 및 제 2 회로를 가지는 화소를 구동하기 위한 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는 상기 반도체 장치를 가지는 표시 장치를 제공하는 것을 목적 중 하나로 한다. 또는 상기 반도체 장치, 상기 표시 장치의 구동 방법을 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치, 표시 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
본 발명의 일 형태는 2개의 상이한 회로를 구동하기 위한 공통된 반도체 장치에 관한 것이다. 또는 상기 반도체 장치를 가진 표시 장치에 관한 것이다.
본 발명의 일 형태는 제 1 블록과, 제 2 블록과, 제 3 블록과, 제 1 스위치 회로를 가지고, 제 1 블록 내지 제 3 블록의 각각은 복수의 플립플롭 회로 및 복수의 출력 회로를 가지고, 플립플롭 회로의 각각에는 출력 회로가 한 쌍이 되어 전기적으로 접속되고, 제 1 블록 내지 제 3 블록의 각각에 있어서, 복수의 플립플롭 회로는 종속 접속되고, 제 1 블록의 마지막 단의 플립플롭 회로, 제 2 블록의 제 1 단의 플립플롭 회로, 제 2 블록의 마지막 단의 플립플롭 회로, 및 제 3 블록의 제 1 단의 플립플롭 회로는 제 1 스위치 회로에 전기적으로 접속되고, 출력 회로는 제 2 스위치 회로, 제 1 회로, 및 제 2 회로를 가지고, 제 2 스위치 회로는 플립플롭 회로, 제 1 회로, 및 제 2 회로에 전기적으로 접속되는 반도체 장치이다.
제 1 스위치 회로는 제 1 블록, 제 2 블록, 및 제 3 블록으로부터의 신호 전위의 출력 동작 및 제 1 블록 및 제 3 블록으로부터의 신호 전위의 출력 동작 중 한쪽을 선택하는 기능을 가질 수 있다.
제 2 스위치 회로는 플립플롭 회로와 제 1 회로 간의 도통 및 플립플롭 회로와 제 2 회로 간의 도통 중 한쪽을 선택하는 기능을 가질 수 있다.
플립플롭 회로는 제 1 신호 전위를 제 2 스위치 회로에 출력하고, 제 2 스위치 회로는 제 1 신호 전위에 기초한 제 2 신호 전위를 제 1 회로에 출력하고, 제 2 스위치 회로는 제 1 신호 전위에 기초한 제 3 신호 전위를 제 2 회로에 출력하고, 제 1 회로는 제 2 신호 전위에 기초한 제 4 신호 전위를 출력하고, 제 2 회로는 제 3 신호 전위에 기초한 제 5 신호 전위를 출력할 수 있다.
제 1 스위치 회로 및 제 2 스위치 회로에는 제 6 신호 전위, 제 7 신호 전위, 또는 제 8 신호 전위를 입력할 수 있고, 제 1 스위치 회로 및 제 2 스위치 회로에 제 6 신호 전위를 입력하였을 때, 제 1 블록 내지 제 3 블록이 가지는 제 1 회로가 신호 전위를 출력하고, 제 1 스위치 회로 및 제 2 스위치 회로에 제 7 신호 전위를 입력하였을 때, 제 1 블록 내지 제 3 블록이 가지는 제 2 회로가 신호 전위를 출력하고, 제 1 스위치 회로 및 제 2 스위치 회로에 제 8 신호 전위를 입력하였을 때, 제 1 블록 및 제 3 블록이 가지는 제 2 회로가 신호 전위를 출력할 수 있다.
제 1 블록이 가지는 플립플롭 회로의 마지막 단이 제 4 단일 때, 제 2 블록이 가지는 플립플롭 회로의 마지막 단은 제 4n 단(n은 2 이상의 정수(整數))이고, 제 3 블록이 가지는 플립플롭 회로의 마지막 단은 제 4n+4 단으로 할 수 있다.
또한 본 발명의 다른 일 형태는 상기 반도체 장치와 화소를 가지고, 화소는 표시 소자를 가지는 제 3 회로 및 수광 소자를 가지는 제 4 회로를 가지고, 제 1 회로는 제 3 회로에 전기적으로 접속되고, 제 2 회로는 제 4 회로에 전기적으로 접속되어 있는 표시 장치이다.
표시 소자는 발광 소자이고, 수광 소자는 발광 소자와 공통된 전극을 가질 수 있다.
또한 제 3 회로 및 제 4 회로는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고, 금속 산화물은 In과 Zn과 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가지는 것이 바람직하다.
본 발명의 일 형태에 의하여, 2개의 상이한 회로를 구동하기 위한 반도체 장치를 제공할 수 있다. 또는 제 1 회로 및 제 2 회로를 가지는 화소를 구동하기 위한 반도체 장치를 제공할 수 있다. 또는 상기 반도체 장치를 가지는 표시 장치를 제공할 수 있다. 또는 상기 반도체 장치, 상기 표시 장치의 구동 방법 등을 제공할 수 있다. 또는 신규 반도체 장치, 표시 장치 등을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
도 1은 반도체 장치를 설명하는 도면이다.
도 2의 (A) 및 (B)는 종래의 예를 설명하는 도면이다. 도 2의 (C) 및 (D)는 반도체 장치의 적용예를 설명하는 도면이다.
도 3은 반도체 장치를 설명하는 도면이다.
도 4는 반도체 장치를 설명하는 도면이다.
도 5의 (A) 및 (B)는 플립플롭 회로를 설명하는 도면이다.
도 6의 (A) 및 (B)는 출력 회로가 가지는 스위치 회로를 설명하는 도면이다.
도 7의 (A) 내지 (D)는 출력 회로가 가지는 회로를 설명하는 도면이다.
도 8의 (A) 내지 (D)는 스위치 회로를 설명하는 도면이다.
도 9의 (A) 및 (B)는 스위치 회로를 설명하는 도면이다.
도 10의 (A) 및 (B)는 스위치 회로를 설명하는 도면이다.
도 11은 반도체 장치를 설명하는 도면이다.
도 12의 (A) 및 (B)는 출력 회로가 가지는 스위치 회로를 설명하는 도면이다.
도 13의 (A) 및 (B)는 출력 회로가 가지는 회로를 설명하는 도면이다.
도 14의 (A) 및 (B)는 출력 회로가 가지는 회로를 설명하는 도면이다.
도 15는 반도체 장치를 설명하는 도면이다.
도 16의 (A) 및 (B)는 플립플롭 회로를 설명하는 도면이다.
도 17의 (A) 및 (B)는 출력 회로가 가지는 스위치 회로를 설명하는 도면이다.
도 18의 (A) 내지 (D)는 출력 회로가 가지는 회로를 설명하는 도면이다.
도 19의 (A) 내지 (D)는 스위치 회로를 설명하는 도면이다.
도 20의 (A) 및 (B)는 스위치 회로를 설명하는 도면이다.
도 21의 (A) 및 (B)는 스위치 회로를 설명하는 도면이다.
도 22는 반도체 장치를 설명하는 도면이다.
도 23의 (A) 및 (B)는 출력 회로가 가지는 스위치 회로를 설명하는 도면이다.
도 24의 (A) 및 (B)는 출력 회로가 가지는 회로를 설명하는 도면이다.
도 25의 (A) 및 (B)는 출력 회로가 가지는 회로를 설명하는 도면이다.
도 26은 표시 장치를 설명하는 도면이다.
도 27의 (A), (B), (D) 및 (E)는 표시 장치의 화소에 적용할 수 있는 회로를 설명하는 도면이다. 도 27의 (C)는 PIX2의 동작을 설명하는 타이밍 차트이다.
도 28은 표시 장치가 가지는 회로의 접속 형태를 설명하는 도면이다.
도 29의 (A) 및 (B)는 화소의 형태를 설명하는 도면이다.
도 30의 (A) 및 (B)는 출력 회로가 가지는 회로를 설명하는 도면이다.
도 31은 표시 장치의 동작을 설명하는 타이밍 차트이다.
도 32는 표시 장치의 동작을 설명하는 타이밍 차트이다.
도 33은 표시 장치의 동작을 설명하는 타이밍 차트이다.
도 34는 표시 장치의 동작을 설명하는 타이밍 차트이다.
도 35는 표시 장치를 설명하는 단면도이다.
도 36의 (A) 및 (B)는 전자 기기를 설명하는 도면이다.
도 37의 (A) 내지 (G)는 전자 기기를 설명하는 도면이다.
도 38의 (A) 내지 (D)는 전자 기기를 설명하는 도면이다.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 아래에서 설명하는 발명의 구성에서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 도면을 구성하는 같은 요소의 해칭을 다른 도면 간에서 적절히 생략하거나 또는 변경하는 경우도 있다.
또한 회로도에서는 단일의 요소로서 도시된 경우에도, 기능적으로 문제가 없으면 상기 요소는 복수로 구성되어도 좋다. 예를 들어 스위치로서 동작하는 트랜지스터는 복수가 직렬 또는 병렬로 접속되어도 좋은 경우가 있다. 또한 용량 소자를 분할하여 복수의 위치에 배치하는 경우도 있다.
또한 하나의 도전체가 배선, 전극, 및 단자 등의 복수의 기능을 겸비하는 경우가 있고, 본 명세서에서는 동일 요소에 대하여 복수의 호칭을 사용하는 경우가 있다. 또한 회로도에서 요소 간이 직접 접속되어 도시되더라도, 실제로는 상기 요소 간이 하나 또는 복수의 도전체를 통하여 접속되는 경우가 있고, 본 명세서에서는 이러한 구성도 직접 접속의 범주에 포함된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는 복수의 신호 전위를 전환하여 외부에 순차적으로 출력할 수 있는 반도체 장치이다. 상기 반도체 장치는 예를 들어 매트릭스상으로 배치되는 2개의 상이한 회로에 대하여, 한쪽 회로는 모든 행을 동작시키고, 다른 쪽 회로는 모든 행 또는 특정의 행만 동작시킬 수 있다.
예를 들어, 상기 반도체 장치를 센서 소자가 포함된 표시 장치의 화소를 구동하는 행 드라이버로서 적용한 경우, 모든 행의 화소에서의 표시 소자의 동작과, 모든 행 또는 특정의 행의 화소에서의 센서 소자의 동작을 전환하여 수행할 수 있다.
또한 상기 반도체 장치가 동작시키는 2개의 상이한 회로는 표시 소자를 가지는 회로와 센서 소자를 가지는 회로의 조합에 한정되지 않고, 제 1 표시 소자를 가지는 회로와 제 2 표시 소자를 가지는 회로의 조합이어도 좋다. 예를 들어, 유기 EL 소자 등의 발광 디바이스와 액정 소자 등의 비발광 디바이스를 상기 반도체 장치로 동작시킬 수 있다.
또는 제 1 센서 소자를 가지는 회로와 제 2 센서 소자를 가지는 회로의 조합이어도 좋다. 예를 들어, 화상 촬상용 촬상 소자와 거리 계측용 촬상 소자(TOF(Time Of Flight) 센서 등)를 상기 반도체 장치로 동작시킬 수 있다. 또는 표시 소자 및 센서 소자 중 한쪽과 메모리 회로의 조합이어도 좋다.
도 2의 (A), (B)는 종래 기술의 예이고, 화소 어레이(23)가 가지는 화소(24)의 구동에 2개의 구동 회로를 사용하는 예를 나타낸 것이다. 종래에는, 화소(24)가 표시 소자를 가지는 회로(25) 및 센서 소자를 가지는 회로(26)를 가지는 경우, 회로(25) 및 회로(26)를 구동하는 데 각각 다른 구동 회로(행 드라이버(21), 행 드라이버(22))가 필요하였다. 이는, 신호를 출력하는 타이밍의 제어 등이 회로(25)와 회로(26)에서 다른 것, 또는 도 2의 (B)에 나타낸 바와 같이 회로(26)가 모든 행에 배치되지 않은 경우 등, 구동하는 행이 회로(25)와 회로(26)에서 다른 경우가 있는 것 등에 기인한다.
본 발명의 일 형태의 반도체 장치(20)를 행 드라이버로서 사용함으로써, 도 2의 (C)에 나타낸 모든 행의 회로(25)의 동작 또는 모든 행의 회로(26)의 동작과, 도 2의 (D)에 나타낸 특정의 행의 회로(26)의 동작을 전환하여 수행할 수 있다.
즉, 2개의 상이한 행 드라이버를 하나의 행 드라이버로 할 수 있기 때문에 배선 수, 및 행 드라이버를 구성하는 트랜지스터 등의 점유 면적을 감소시킬 수 있다. 따라서, 슬림 베젤화가 가능하므로 표시 장치 등을 소형화할 수 있다.
도 1은 본 발명의 일 형태의 반도체 장치를 설명하는 블록도이다. 반도체 장치(20)는 외부에 신호 전위를 순차적으로 출력하는 순서 회로이고, 시프트 레지스터라고도 불린다. 또한 도 1은 개략도이고, 각 요소에 입력되는 신호 전위, 전원 전위, 및 각 요소 간의 접속 형태 등의 자세한 사항은 생략하였다.
반도체 장치(20)는 블록(31), 블록(32) 및 블록(33)을 가진다. 블록(31, 32, 33)의 각각은 복수의 플립플롭 회로(10) 및 출력 회로(11)를 가진다. 블록(31, 32, 33)의 각각이 가지는 복수의 플립플롭 회로(10)는 종속(cascade) 접속된다. 또한 플립플롭 회로(10)의 각각과 출력 회로(11)가 한 쌍이 되어 전기적으로 접속된다.
블록(31)의 마지막 단의 플립플롭 회로(10), 블록(32)의 제 1 단의 플립플롭 회로(10), 블록(32)의 마지막 단의 플립플롭 회로(10), 및 블록(32)의 마지막 단의 플립플롭 회로(10)는 스위치 회로(15)에 전기적으로 접속된다.
스위치 회로(15)는 블록(31), 블록(32), 및 블록(33)의 신호 전위의 출력 동작을 유효로 하는 제 1 모드와, 블록(31) 및 블록(33)의 신호 전위의 출력 동작을 유효로 하는 제 2 모드를 전환할 수 있다. 제 1 모드에서는 모든 블록으로부터 외부로 신호 전위를 순차적으로 출력할 수 있다. 제 2 모드에서는 블록(32)이 비동작 상태가 되기 때문에 블록(31) 및 블록(33)으로부터 외부로 신호 전위를 순차적으로 출력할 수 있다.
또한 도 1에 나타낸 바와 같이, 블록(31)의 제 1 단의 플립플롭 회로(10)에 스타트 펄스(SP)가 공급되고, 제 4 단의 플립플롭 회로(10)를 블록(31)의 마지막 단으로 한 경우, 블록(32)은 제 5 단 내지 제 4n 단(n은 2 이상의 정수)의 플립플롭 회로(10)를 가질 수 있다. 또한 블록(33)은 제 4n+1 단 내지 제 4n+4 단의 플립플롭 회로(10)를 가질 수 있다.
예를 들어 제 2 모드에서 n=2로 하였을 때에는, 제 1 단 내지 제 4 단 및 제 9 단 내지 제 12 단의 플립플롭 회로가 신호 전위를 출력하고 제 5 단 내지 제 8 단의 플립플롭 회로가 신호 전위를 출력하지 않는 동작을 수행할 수 있다. 또한 n=9로 하였을 때에는, 제 1 단 내지 제 4 단 및 제 37 단 내지 제 40 단의 플립플롭 회로가 신호 전위를 출력하고 제 5 단 내지 제 36 단의 플립플롭 회로가 신호 전위를 출력하지 않는 동작을 수행할 수 있다.
구체적으로는, 화소에 센서 소자 및 표시 소자를 가지는 표시 장치 등에 반도체 장치(20)를 적용한 경우, 화상 데이터의 기록 및 높은 해상도가 필요한 센싱 기능(지문 인증 등)을 수행하는 경우에는 제 1 모드를 사용한다. 한편, 접촉 또는 비접촉에 의한 패널 조작 기능 등은 높은 해상도가 불필요하기 때문에 제 2 모드를 사용한다. 제 2 모드에서는 동작하는 행을 적게 할 수 있기 때문에 고속 동작이 가능하다.
또한 블록(33) 이후에는 스위치 회로(15), 블록(32), 블록(33)과 같은 구성의 회로를 반복적으로 접속할 수 있다.
다음으로 플립플롭 회로(10)에 전기적으로 접속되는 출력 회로(11)에 대하여 설명한다. 출력 회로(11)는 스위치 회로(12), 회로(13), 및 회로(14)를 가진다. 스위치 회로(12)는 플립플롭 회로(10)에 전기적으로 접속된다. 또한 스위치 회로(12)는 회로(13) 및 회로(14)에 전기적으로 접속된다.
스위치 회로(12)는 플립플롭 회로(10)로부터 입력된 제 1 신호 전위에 기초하여 제 2 신호 전위를 회로(13) 및 회로(14) 중 한쪽에 출력할 수 있다. 또한 회로(13) 및 회로(14) 중 한쪽에는 스위치 회로(12)를 통하여 펄스폭 제어 신호(PWC)가 입력된다. 회로(13) 또는 회로(14)는 펄스폭 제어 신호(PWC) 및 제 2 신호 전위에 기초하여 제 3 신호 전위를 외부로 출력할 수 있다.
예를 들어 회로(13)는 표시 장치의 화소가 가지는 표시 소자를 구동하는 회로에 전기적으로 접속할 수 있다. 회로(14)는 표시 장치의 화소가 가지는 센서 소자를 구동하는 회로에 전기적으로 접속할 수 있다. 또한 도 1에서는 회로(13) 및 회로(14)로부터의 출력 경로를 각각 하나로서 도시하였지만, 2개 이상이어도 좋다. 스위치 회로(12), 회로(13), 및 회로(14)에 입력하는 펄스폭 제어 신호(PWC)를 증가시킴으로써 상이한 타이밍에서 2개 이상의 경로로부터 신호 전위를 출력할 수 있다.
도 3 및 도 4는 n=9로 한 경우의 반도체 장치(20)로서 적용할 수 있는 반도체 장치(20a)의 자세한 블록도이다. 도 3 및 도 4에 나타낸 플립플롭 회로(10), 출력 회로(11)(스위치 회로(12), 회로(13), 및 회로(14))는 도 1에 나타낸 블록도와 대응한다. 도 1에 나타낸 스위치 회로(15)는 도 3에 나타낸 스위치 회로(16), 스위치 회로(17), 스위치 회로(18), 및 도 4에 나타낸 스위치 회로(19) 등을 구성 요소로서 가진다.
상술한 바와 같이 출력 회로(11)는 회로(13) 또는 회로(14)로부터 신호 전위를 출력할 수 있다. 도 3, 도 4에서는 회로(13)로부터 신호 전위(GLA(GLA[1] 내지 GLA[40]))를 출력하고, 회로(14)로부터 신호 전위(GLB(GLB[1] 내지 GLB[40]))를 출력하는 형태를 도시하였다.
또한 도 3은 제 4 단의 플립플롭 회로(10)와 제 5 단의 플립플롭 회로 사이에 스위치 회로(18)를 제공하는 예를 나타낸 것이고, 도 4는 제 36 단의 플립플롭 회로(10)와 제 37 단의 플립플롭 회로(10) 사이에 스위치 회로(19)를 제공하는 예를 나타낸 것이다.
즉, 도 3에 나타낸 제 1 단 내지 제 4 단의 플립플롭 회로(10) 및 출력 회로(11)가 도 1에 나타낸 블록(31)에 상당한다. 또한 도 3 및 도 4에 나타낸 제 5 단 내지 제 36 단의 플립플롭 회로(10) 및 출력 회로(11)가 도 1에 나타낸 블록(32)에 상당한다. 또한 도 4에 나타낸 제 37 단 내지 제 40 단의 플립플롭 회로(10) 및 출력 회로(11)가 도 1에 나타낸 블록(33)에 상당한다.
또한 각 블록의 단 수는 도 1의 설명의 범위에서 변경할 수 있다. 또한 도 3 및 도 4에 나타낸 구성에 있어서, 앞의 단의 플립플롭 회로(10)에는 뒤의 단의 플립플롭 회로(10)의 출력 신호가 입력되기 때문에 반도체 장치(20a) 전체에서의 최종 블록(도시하지 않았음)에는 필요한 수의 더미의 플립플롭 회로(10)가 제공된다.
반도체 장치(20a)의 입력 신호로서는 클록 신호(CLK1 내지 CLK4), 펄스폭 제어 신호(PWC1 내지 PWC4), 리셋 신호(RES), 스타트 펄스 신호(SP), 선택 신호(SEL_A), 선택 신호(SEL_B1), 선택 신호(SEL_B2)를 사용할 수 있다.
도 5의 (A)에 플립플롭 회로(10)의 블록도, 도 5의 (B)에 플립플롭 회로(10)의 회로도의 일례를 나타내었다. 플립플롭 회로(10)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 5의 (B)를 참조하고, 그 설명은 생략한다. 또한 VDD는 고전위 전원을 나타내고 VSS는 저전위 전원을 나타낸다. 또한 반도체 장치(20a)를 구성하는 트랜지스터는 n채널형 트랜지스터로 한다.
입력 신호는 2계통의 클록 신호, 리셋 신호(RES), 뒤의 단의 플립플롭 회로(10)로부터 입력되는 리셋 신호(RIN), 앞의 단의 플립플롭 회로(10)로부터 입력되는 시프트 신호(LIN)이다. 또한 제 1 단의 플립플롭 회로(10)에서는 클록 신호(CLK1, CLK2)가 사용되고, 시프트 신호(LIN) 대신 스타트 펄스 신호(SP)가 사용된다.
출력 신호는 신호 전위(01), 신호 전위(SROUT), 신호 전위(FN)이다. 신호 전위(01)는 회로(13) 또는 회로(14)에 있어서 외부로 출력하는 신호 전위의 생성에 사용되고, 신호 전위(FN)는 회로(13) 또는 회로(14)에 있어서 풀다운(pull down) 저항이 되는 트랜지스터의 제어에 사용된다. 신호 전위(SROUT)는 뒤의 단의 플립플롭 회로(10)에 대한 시프트 신호(LIN) 및 앞의 단의 플립플롭 회로(10)에 대한 리셋 신호(RIN)로서 사용된다.
도 6의 (A)에 스위치 회로(12)의 블록도, 도 6의 (B)에 스위치 회로(12)의 회로도의 일례를 나타내었다. 스위치 회로(12)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 6의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 펄스폭 제어 신호(PWC), 선택 신호(SEL_A), 선택 신호(SEL_B), 플립플롭 회로(10)로부터 입력되는 신호 전위(01) 및 신호 전위(FN)이다. 선택 신호(SEL_A) 및 선택 신호(SEL_B)는 회로(13) 및 회로(14) 중 어느 쪽으로부터 외부에 신호 전위를 출력하는지를 선택하는 신호이다. 선택 신호(SEL_B)는 후술하는 스위치 회로(16)에서 생성되는 신호 전위이다.
출력 신호는 신호 전위(01_A), 신호 전위(01_B), 신호 전위(FN_A), 신호 전위(FN_B), 펄스폭 제어 신호(A_PWC), 펄스폭 제어 신호(B_PWC)이다. 선택 신호(SEL_A)를 입력함으로써 신호 전위(01_A), 신호 전위(FN_A), 펄스폭 제어 신호(A_PWC)가 생성된다. 선택 신호(SEL_B)를 입력함으로써 신호 전위(01_B), 신호 전위(FN_B), 펄스폭 제어 신호(B_PWC)가 생성된다.
신호 전위(01_A) 및 신호 전위(01_B)는 회로(13) 또는 회로(14)가 출력하는 신호 전위의 생성에 사용된다. 신호 전위(FN_A) 및 신호 전위(FN_B)는 회로(13) 또는 회로(14)에 있어서 풀다운 저항이 되는 트랜지스터의 제어에 사용된다. 펄스폭 제어 신호(A_PWC), 펄스폭 제어 신호(B_PWC)는 회로(13) 또는 회로(14)가 출력하는 신호 전위의 펄스폭의 제어에 사용된다.
즉, 스위치 회로(12)에서 하나의 펄스폭 제어 신호로부터 2개의 펄스폭 제어 신호를 생성하기 위하여, 반도체 장치(20)로의 입력 신호를 줄일 수 있다.
도 7의 (A)에 회로(13)의 블록도, 도 7의 (B)에 회로(13)의 회로도의 일례를 나타내었다. 회로(13)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 7의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 스위치 회로(12)로부터 입력되는 신호 전위(01_A), 신호 전위(FN_A), 및 펄스폭 제어 신호(A_PWC)이다. 신호 전위(01_A) 및 펄스폭 제어 신호(A_PWC)를 입력함으로써 생성되는 신호 전위(GLA)를 외부의 회로가 접속된 배선에 출력할 수 있다. 또한 신호 전위(FN_A)를 입력함으로써 풀다운 저항에 상당하는 트랜지스터를 동작시켜 상기 배선의 전위를 VSS로 안정시킬수 있다.
도 7의 (C)에 회로(14)의 블록도, 도 7의 (D)에 회로(14)의 회로도의 일례를 나타내었다. 회로(14)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 7의 (D)를 참조하고, 그 설명은 생략한다.
입력 신호는 스위치 회로(12)로부터 입력되는 신호 전위(01_B), 신호 전위(FN_B), 및 펄스폭 제어 신호(B_PWC)이다. 신호 전위(01_B) 및 펄스폭 제어 신호(B_PWC)를 입력함으로써 생성되는 신호 전위(GLB)를 외부의 회로가 접속된 배선에 출력할 수 있다. 또한 신호 전위(FN_B)를 입력함으로써 풀다운 저항에 상당하는 트랜지스터를 동작시켜 상기 배선의 전위를 VSS로 안정시킬수 있다.
도 8의 (A)에 스위치 회로(16)의 블록도, 도 8의 (B)에 스위치 회로(16)의 회로도의 일례를 나타내었다. 스위치 회로(16)를 구성하는 트랜지스터의 접속 형태에 대해서는 도 8의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 선택 신호(SEL_B1) 및 선택 신호(SEL_B2)이다. 어느 쪽의 선택 신호가 입력되어도 신호 전위(SEL_B)를 생성한다. 신호 전위(SEL_B)는 상술한 스위치 회로(12)에 입력된다. 선택 신호(SEL_B)가 스위치 회로(12)에 입력됨으로써 회로(14)로부터 외부로의 신호 전위의 출력을 유효로 할 수 있다.
도 8의 (C)에 스위치 회로(17)의 블록도, 도 8의 (D)에 스위치 회로(17)의 회로도의 일례를 나타내었다. 스위치 회로(17)를 구성하는 트랜지스터의 접속 형태에 대해서는 도 8의 (D)를 참조하고, 그 설명은 생략한다.
입력 신호는 선택 신호(SEL_A) 및 선택 신호(SEL_B1)이다. 어느 쪽의 선택 신호가 입력되어도 신호 전위(SEL_C)를 생성한다. 신호 전위(SEL_C)는 후술하는 스위치 회로(18) 및 스위치 회로(19)에 입력된다.
도 9의 (A)에 스위치 회로(18)의 블록도, 도 9의 (B)에 스위치 회로(18)의 회로도의 일례를 나타내었다. 스위치 회로(18)를 구성하는 트랜지스터의 접속 형태에 대해서는 도 9의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 선택 신호(SEL_C), 선택 신호(SEL_B2)이다. 또한 스위치 회로(18)는 단자(SWIN1), 단자(RIN1), 단자(LIN1), 단자(LIN2), 단자(SWIN2)를 가진다. 도 3에 있어서, 단자(SWIN1)는 제 4 단의 플립플롭 회로(10)의 출력 단자(신호 전위(SROUT)를 출력하는 단자)에 전기적으로 접속된다. 단자(RIN1)는 제 4 단의 플립플롭 회로(10)의 입력 단자(리셋 신호(RIN)가 입력되는 단자)에 전기적으로 접속된다. 단자(LIN1)는 제 5 단의 플립플롭 회로(10)의 입력 단자(시프트 신호(LIN)가 입력되는 단자)에 전기적으로 접속된다. 도 3 및 도 4에 있어서, 단자(LIN2)는 제 37 단의 플립플롭 회로(10)의 입력 단자(시프트 신호(LIN)가 입력되는 단자) 및 후술하는 스위치 회로(19)에 전기적으로 접속된다. 단자(SWIN2)는 제 5 단의 플립플롭 회로(10)의 출력 단자(신호 전위(SROUT)를 출력하는 단자)에 전기적으로 접속된다.
도 10의 (A)에 스위치 회로(19)의 블록도, 도 10의 (B)에 스위치 회로(19)의 회로도의 일례를 나타내었다. 스위치 회로(19)를 구성하는 트랜지스터의 접속 형태에 대해서는 도 10의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 선택 신호(SEL_C), 선택 신호(SEL_B2)이다. 또한 단자(SWIN1), 단자(RIN1), 단자(RIN2), 단자(LIN1), 단자(SWIN2)를 가진다. 도 4에 있어서, 단자(SWIN1)는 제 36 단의 플립플롭 회로(10)의 출력 단자(신호 전위(SROUT)를 출력하는 단자)에 전기적으로 접속된다. 단자(RIN1)는 제 36 단의 플립플롭 회로(10)의 입력 단자(리셋 신호(RIN)가 입력되는 단자)에 전기적으로 접속된다. 도 3 및 도 4에 있어서, 단자(RIN2)는 제 4 단의 플립플롭 회로(10)의 입력 단자(리셋 신호(RIN)가 입력되는 단자)에 전기적으로 접속된다. 도 4에 있어서, 단자(LIN1)는 제 37 단의 플립플롭 회로(10)의 입력 단자(시프트 신호(LIN)가 입력되는 단자)에 전기적으로 접속된다. 단자(SWIN2)는 제 37 단의 플립플롭 회로(10)의 출력 단자(신호 전위(SROUT)를 출력하는 단자)에 전기적으로 접속된다.
여기서, 스위치 회로(18) 및 스위치 회로(19)에 선택 신호(SEL_C)가 입력된 경우, 스위치 회로(18)에서는 단자(SWIN1)와 단자(LIN1)가 도통하고, 단자(RIN1)와 단자(SWIN2)가 도통한다. 또한 스위치 회로(19)에서는 단자(SWIN1)와 단자(LIN1)가 도통하고, 단자(RIN1)와 단자(SWIN2)가 도통한다.
따라서, 제 4 단의 플립플롭 회로(10)가 출력하는 신호 전위(SROUT)는 시프트 신호(LIN)로서 제 5 단의 플립플롭 회로(10)에 입력된다. 제 5 단의 플립플롭 회로(10)가 출력하는 신호 전위(SROUT)는 리셋 신호(RIN)로서 제 4 단의 플립플롭 회로(10)에 입력된다. 따라서, 선택 신호(SEL_C)를 입력함으로써 도 1에 나타낸 블록(31)과 블록(32)에서의 신호 전위의 출력 동작이 선택된다.
또한 제 36 단의 플립플롭 회로(10)가 출력하는 신호 전위(SROUT)는 시프트 신호(LIN)로서 제 37 단의 플립플롭 회로(10)에 입력된다. 제 37 단의 플립플롭 회로(10)가 출력하는 신호 전위(SROUT)는 리셋 신호(RIN)로서 제 36 단의 플립플롭 회로(10)에 입력된다. 따라서, 선택 신호(SEL_C)를 입력함으로써 도 1에 나타낸 블록(33)에서의 신호 전위의 출력 동작이 더 선택된다.
즉, 선택 신호(SEL_C)를 입력함으로써 도 1에 나타낸 블록(31), 블록(32), 및 블록(33)의 동작이 선택되기 때문에 신호 전위(GLA [1] 내지 GLA[40]) 또는 신호 전위(GLB[1] 내지 GLB[40])를 출력할 수 있다.
한편, 스위치 회로(18) 및 스위치 회로(19)에 선택 신호(SEL_B2)가 입력된 경우, 스위치 회로(18)에서는 단자(SWIN1)와 단자(LIN2)가 도통한다. 또한 스위치 회로(19)에서는 단자(RIN2)와 단자(SWIN2)가 도통한다.
따라서, 제 4 단의 플립플롭 회로(10)가 출력하는 신호 전위(SROUT)는 시프트 신호(LIN)로서 제 37 단의 플립플롭 회로(10)에 입력된다. 제 37 단의 플립플롭 회로(10)가 출력하는 신호 전위(SROUT)는 리셋 신호(RIN)로서 제 4 단의 플립플롭 회로(10)에 입력된다.
즉, 선택 신호(SEL_B2)를 입력함으로써 도 1에 나타낸 블록(31) 및 블록(33)에서의 신호 전위의 출력 동작이 선택되기 때문에 신호 전위(GLA[1] 내지 GLA[4]) 및 신호 전위(GLA[37] 내지 GLA[40]) 또는 신호 전위(GLB[1] 내지 GLB[4]) 및 신호 전위(GLB[37] 내지 GLB[40])를 출력할 수 있다.
여기까지 설명한 반도체 장치(20a)에 입력하는 선택 신호와 신호 전위를 출력하는 회로에 대하여 표 1에 정리한다.
[표 1]
Figure pct00001
또한 앞에서 회로(13) 및 회로(14)로부터 출력하는 신호 전위의 경로가 각각 하나인 예를 나타내었지만, 스위치 회로(12), 회로(13), 및 회로(14)에 입력하는 제어 신호(PWC)를 증가시킴으로써 상이한 타이밍에서 2개 이상의 경로로부터 신호 전위를 출력할 수 있다.
도 11은 회로(13) 및 회로(14)로부터 출력하는 신호 전위가 각각 2개인 예를 나타낸 반도체 장치(20b)의 블록도이다. 회로(13)로부터는 신호 전위(GLA1)와 신호 전위(GLA2)를 상이한 타이밍에서 출력할 수 있다. 또한 회로(14)로부터는 신호 전위(GLB1)와 신호 전위(GLB2)를 상이한 타이밍에서 출력할 수 있다.
입력 신호에 있어서, 펄스폭 제어 신호(PWC)가 펄스폭 제어 신호(PWCA(PWCA1 내지 PWCA4)) 및 펄스폭 제어 신호(PWCB(PWCB1 내지 PWCB4))로 증가하는 점이 도 3 및 도 4에 나타낸 반도체 장치(20a)와 다르다. 또한 스위치 회로(12), 회로(13), 및 회로(14)의 구성이 반도체 장치(20a)와 다르다. 또한 반도체 장치(20b)가 가지는 플립플롭 회로(10), 스위치 회로(16, 17), 스위치 회로(18, 19)(도시하지 않았음)의 구성, 및 이들 요소가 서로 접속되는 구성은 반도체 장치(20a)와 동일한 것으로 할 수 있다.
도 12의 (A)에 반도체 장치(20b)가 가지는 스위치 회로(12)의 블록도, 도 12의 (B)에 스위치 회로(12)의 회로도의 일례를 나타내었다. 스위치 회로(12)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 12의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 펄스폭 제어 신호(PWCA), 펄스폭 제어 신호(PWCB), 선택 신호(SEL_A), 선택 신호(SEL_B), 플립플롭 회로(10)로부터 입력되는 신호 전위(01) 및 신호 전위(FN)이다. 선택 신호(SEL_A) 및 선택 신호(SEL_B)는 회로(13) 및 회로(14) 중 어느 쪽으로부터 외부에 신호 전위를 출력하는지를 선택하는 신호이다.
출력 신호는 신호 전위(01_A), 신호 전위(01_B), 신호 전위(FN_A), 신호 전위(FN_B), 펄스폭 제어 신호(A_PWCA), 펄스폭 제어 신호(B_PWCA), 펄스폭 제어 신호(A_PWCB), 펄스폭 제어 신호(B_PWCB)이다. 선택 신호(SEL_A)를 입력함으로써, 신호 전위(01_A), 신호 전위(FN_A), 펄스폭 제어 신호(A_PWCA), 펄스폭 제어 신호(A_PWCB)가 생성된다. 선택 신호(SEL_B)를 입력함으로써, 신호 전위(01_B), 신호 전위(FN_B), 펄스폭 제어 신호(B_PWCA), 펄스폭 제어 신호(B_PWCB)가 생성된다.
신호 전위(01_A) 및 신호 전위(01_B)는 회로(13) 또는 회로(14)가 출력하는 신호 전위의 생성에 사용된다. 신호 전위(FN_A) 및 신호 전위(FN_B)는 회로(13) 또는 회로(14)에 있어서 풀다운 저항이 되는 트랜지스터의 제어에 사용된다. 펄스폭 제어 신호(A_PWCA, A_PWCB), 펄스폭 제어 신호(B_PWCA, B_PWCB)는 회로(13) 또는 회로(14)가 출력하는 신호 전위의 펄스폭 및 타이밍의 제어에 사용된다.
도 13의 (A)에 반도체 장치(20b)가 가지는 회로(13)의 블록도, 도 13의 (B)에 회로(13)의 회로도의 일례를 나타내었다. 회로(13)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 13의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 스위치 회로(12)로부터 입력되는 신호 전위(01_A), 신호 전위(FN_A), 및 펄스폭 제어 신호(A_PWCA, A_PWCB)이다.
신호 전위(01_A) 및 펄스폭 제어 신호(A_PWCA)를 입력함으로써 신호 전위(GLA1)를 외부의 회로가 접속된 배선에 출력할 수 있다. 또한 신호 전위(FN_A) 및 펄스폭 제어 신호(A_PWCA)를 입력함으로써 풀다운 저항에 상당하는 트랜지스터를 동작시켜 상기 배선의 전위를 VSS로 안정시킬수 있다.
또한 신호 전위(01_A) 및 펄스폭 제어 신호(A_PWCB)를 입력함으로써 신호 전위(GLA2)를 외부의 회로가 접속된 배선에 출력할 수 있다. 또한 신호 전위(FN_A) 및 펄스폭 제어 신호(A_PWCB)를 입력함으로써 풀다운 저항에 상당하는 트랜지스터를 동작시켜 상기 배선의 전위를 VSS로 안정시킬수 있다.
따라서, 신호 전위(GLA1) 및 신호 전위(GLA2)의 각각을 상이한 타이밍에서 외부로 출력할 수 있다.
도 14의 (A)에 반도체 장치(20b)가 가지는 회로(14)의 블록도, 도 14의 (B)에 회로(14)의 회로도의 일례를 나타내었다. 회로(14)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 14의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 스위치 회로(12)로부터 입력되는 신호 전위(01_B), 신호 전위(FN_B), 및 펄스폭 제어 신호(B_PWCA, B_PWCB)이다.
신호 전위(01_B) 및 펄스폭 제어 신호(B_PWCA)를 입력함으로써 신호 전위(GLB1)를 외부의 회로가 접속된 배선에 출력할 수 있다. 또한 신호 전위(FN_B) 및 펄스폭 제어 신호(B_PWCA)를 입력함으로써 풀다운 저항에 상당하는 트랜지스터를 동작시켜 상기 배선의 전위를 VSS로 안정시킬수 있다.
또한 신호 전위(01_B) 및 펄스폭 제어 신호(B_PWCB)를 입력함으로써 신호 전위(GLB2)를 외부의 회로가 접속된 배선에 출력할 수 있다. 또한 신호 전위(FN_B) 및 펄스폭 제어 신호(B_PWCB)를 입력함으로써 풀다운 저항에 상당하는 트랜지스터를 동작시켜 상기 배선의 전위를 VSS로 안정시킬수 있다.
따라서, 신호 전위(GLB1) 및 신호 전위(GLB2)의 각각을 상이한 타이밍에서 외부로 출력할 수 있다.
상술한 반도체 장치(20a) 및 반도체 장치(20b)는 n채널형 트랜지스터를 구성 요소로서 사용할 수 있다. n채널형 트랜지스터의 채널 형성 영역에 사용할 수 있는 반도체 재료로서는 실리콘 또는 금속 산화물이 바람직하다.
실리콘을 트랜지스터의 채널 형성 영역에 사용한 트랜지스터(이하 Si 트랜지스터)에는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용할 수 있다. 또한 유리 기판 위 등의 절연 표면 위에 트랜지스터를 제공하는 경우에는 비정질 실리콘 또는 다결정 실리콘을 사용하는 것이 바람직하다.
비정질 실리콘은 플라스마 CVD(chemical vapor deposition)법에 의하여 대면적의 유리 기판 위에 형성하는 기술이 확립되어 있기 때문에, 대형의 디바이스에 사용하는 것이 바람직하다. 또한 다결정 실리콘은 이동도가 높은 트랜지스터를 형성할 수 있어 트랜지스터의 크기를 작게 할 수 있기 때문에 정세도가 높은 중소형 디바이스에 사용하는 것이 바람직하다. 또한 다결정 실리콘을 사용한 트랜지스터는 고속 동작이 가능하기 때문에 구동 회로를 형성할 수도 있다. 디바이스로서는 구체적으로는 표시 장치 등을 들 수 있다.
고품질의 다결정 실리콘은 레이저 결정화 공정 등을 사용함으로써 용이하게 얻을 수 있다. 또한 고품질의 다결정 실리콘은 비정질 실리콘에 니켈 또는 팔라듐 등의 금속 촉매를 첨가하여 가열하는 고상 성장법으로도 얻을 수 있다. 또한 금속 촉매를 사용한 고상 성장법으로 형성된 다결정 실리콘에 레이저 조사를 수행하여 결정성을 더 높여도 좋다. 또한 금속 촉매는 다결정 실리콘 내에 잔류하고, 트랜지스터의 전기 특성을 악화시키기 때문에, 채널 형성 영역 이외에 인 또는 희가스 등을 첨가한 영역을 제공하고, 상기 영역에 금속 촉매를 포획시키는 것이 바람직하다.
한편, 금속 산화물을 채널 형성 영역에 사용한 트랜지스터(이하, OS 트랜지스터)는 비정질 실리콘을 채널 형성 영역에 사용한 트랜지스터보다 이동도가 높다. 또한 스퍼터링법 등으로 유리 기판 등의 절연 표면 위에 형성할 수 있기 때문에 대면적 디바이스로의 대응도 용이하다. 따라서, OS 트랜지스터는 중소형 디바이스로부터 대형의 디바이스까지 널리 적용할 수 있다.
OS 트랜지스터는 반도체층의 에너지 갭이 크기 때문에, 수yA/μm(채널 폭 1μm당 전류값)로 매우 낮은 오프 전류 특성을 나타낼 수 있다. 그러므로 OS 트랜지스터를 표시 장치의 화소 회로에 사용한 경우에는 화소 회로에 데이터 전위를 장시간 유지할 수 있다.
따라서 프레임 주파수를 저하시켜도 적절한 화상 표시를 수행할 수 있다. 예를 들어, 동영상 표시를 수행하는 경우에는 제 1 프레임 주파수(예를 들어 60Hz 이상)로 하고, 정지 화상 표시를 수행하는 경우에는 제 1 프레임 주파수보다 낮은 제 2 프레임 주파수(예를 들어 1Hz 내지 10Hz 정도)로 전환함으로써, 표시 장치를 저소비 전력화할 수 있다.
본 발명의 일 형태의 반도체 장치는 상기 표시 장치의 구동 회로(예를 들어 행 드라이버)에 사용할 수 있다. 구동 회로는 화소 회로와 같은 공정을 사용하여 형성함으로써 IC칩의 실장 등이 불필요하게 되기 때문에 슬림 베젤의 표시 장치를 형성할 수 있다. 즉, 본 발명의 일 형태의 반도체 장치를 화소 회로와 함께 OS 트랜지스터를 사용하여 형성하는 것은 표시 장치의 슬림 베젤화에 유효하다.
또한 화소 회로 및 구동 회로가 가지는 트랜지스터 모두를 Si 트랜지스터 또는 OS 트랜지스터로 형성하는 구성에 한정되지 않고, 화소 회로 및 구동 회로 중 한쪽을 Si 트랜지스터, 다른 쪽을 OS 트랜지스터로 형성하여도 좋다. 또는 화소 회로 및 구동 회로가 가지는 일부의 트랜지스터를 Si 트랜지스터 및 OS 트랜지스터 중 한쪽, 나머지 트랜지스터를 Si 트랜지스터 및 OS 트랜지스터 중 다른 쪽으로 형성하여도 좋다. 상기 구성에 대해서는 표시 장치에 요구되는 기능 등에 따라 적절히 결정하면 좋다.
OS 트랜지스터에 사용하는 반도체 재료로서는 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 금속 산화물을 사용할 수 있다. 대표적으로는 인듐을 포함하는 산화물 반도체 등이고, 예를 들어 후술하는 CAAC-OS 또는 CAC-OS 등을 사용할 수 있다. CAAC-OS는 결정을 구성하는 원자가 안정적이고, 신뢰성을 중시하는 트랜지스터 등에 적합하다. 또한 CAC-OS는 이동도 특성이 높기 때문에, 고속 구동을 수행하는 트랜지스터 등에 적합하다.
OS 트랜지스터는 충격 이온화, 애벌란시(avalanche) 항복, 및 단채널 효과 등이 발생하지 않는다는 등 Si 트랜지스터와는 다른 특징을 가지기 때문에, 신뢰성이 높은 회로를 형성할 수 있다. 또한 Si 트랜지스터에서 일어나는 결정성의 불균일로 인한 전기 특성의 편차도 OS 트랜지스터에서는 일어나기 어렵다.
OS 트랜지스터에 포함되는 반도체층은 예를 들어 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함한 In-M-Zn계 산화물로 표기되는 막으로 할 수 있다. In-M-Zn계 산화물은 대표적으로는 스퍼터링법으로 형성할 수 있다. 또는 ALD(Atomic layer deposition)법에 의하여 형성하여도 좋다.
스퍼터링법에 의하여 In-M-Zn계 산화물을 형성하는 데 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8 등이 바람직하다. 또한 성막되는 반도체층의 원자수비는 각각 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
반도체층에는 캐리어 농도가 낮은 산화물 반도체를 사용한다. 예를 들어 반도체층에는 캐리어 농도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더더욱 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상인 산화물 반도체를 사용할 수 있다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. 상기 산화물 반도체는 결함 준위 밀도가 낮고, 안정된 특성을 가지는 산화물 반도체라고 할 수 있다.
또한 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 가지는 재료를 사용하면 좋다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자 간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
반도체층을 구성하는 산화물 반도체에 14족 원소의 하나인 실리콘 또는 탄소가 포함되면, 산소 결손이 증가되어 n형화된다. 그러므로 반도체층에서의 실리콘 또는 탄소의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있고, 이로 인하여 트랜지스터의 오프 전류가 증대될 수 있다. 그러므로 반도체층에서의 알칼리 금속 또는 알칼리 토금속의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 반도체층을 구성하는 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 반도체층이 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 반도체층에서의 질소 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한 반도체층을 구성하는 산화물 반도체에 수소가 포함되면, 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손을 형성하는 경우가 있다. 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 가지는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자를 생성하는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합된 산소와 결합되어 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소를 많이 포함하는 산화물 반도체를 사용한 트랜지스터는, 노멀리 온 특성을 가지기 쉽다.
산소 결손에 수소가 들어간 결함은 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서, 도너 농도 대신에 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉 본 명세서 등에 기재되는 "캐리어 농도"는 "도너 농도"로 바꿔 말할 수 있는 경우가 있다.
그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 산화물 반도체의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 반도체층은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조에는 예를 들어 c축 배향된 결정을 가지는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조가 포함된다. 비단결정 구조에서 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
비정질 구조를 가지는 산화물 반도체막은 예를 들어 원자 배열이 무질서하고 결정 성분을 가지지 않는다. 또는 비정질 구조를 가지는 산화물막은 예를 들어 완전한 비정질 구조이고 결정부를 가지지 않는다.
또한 반도체층은 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2개 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들어 상술한 영역 중 어느 2개 이상을 가지는 단층 구조 또는 적층 구조를 가지는 경우가 있다.
아래에서는, 비단결정의 반도체층의 일 형태인 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
CAC-OS란, 예를 들어 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성을 말한다. 또한 아래에서는 산화물 반도체에서 하나 또는 그 이상의 금속 원소가 편재하고, 이 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼재한 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 하여도 좋음)란, 인듐 산화물(이하 InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이하 InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수임)로 함)과, 갈륨 산화물(이하 GaOX3(X3은 0보다 큰 실수임)으로 함) 또는 갈륨 아연 산화물(이하 GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수임)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(이하 클라우드상(cloud-like)이라고도 함)을 말한다.
즉 CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼재하는 구성을 가지는 복합 산화물 반도체이다. 또한 본 명세서에서 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가, 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 "제 1 영역은 제 2 영역과 비교하여 In의 농도가 높다"라고 한다.
또한 IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서는, InGaO3(ZnO)m1(m1은 자연수임) 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수임)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한 CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 가지고, 또한 a-b면에서는 배향하지 않고 연결된 결정 구조를 말한다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란, In, Ga, Zn, 및 O를 포함하는 재료 구성에서, 일부에 Ga를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다. 따라서 CAC-OS에서 결정 구조는 부차적인 요소이다.
또한 CAC-OS는 조성이 다른 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조는 포함하지 않는다.
또한 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는 명확한 경계가 관찰되지 않는 경우가 있다.
또한 갈륨 대신에 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되는 경우, CAC-OS란 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다.
CAC-OS는 예를 들어 기판을 의도적으로 가열하지 않는 조건에서 스퍼터링법에 의하여 형성할 수 있다. 또한 CAC-OS를 스퍼터링법에 의하여 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법의 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때, 명확한 피크가 관찰되지 않는다는 특징을 가진다. 즉 X선 회절 측정으로부터 측정 영역의 a-b면 방향 및 c축 방향의 배향이 관찰되지 않는다는 것을 알 수 있다.
또한 CAC-OS는, 프로브 직경이 1nm인 전자선(나노 빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서, 링 형상으로 휘도가 높은 영역(링 영역)과 상기 링 영역에 복수의 휘점이 관측된다. 따라서 전자선 회절 패턴으로부터 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성을 가지지 않는 nc(nano-crystal) 구조를 가진다는 것을 알 수 있다.
또한 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재하고 혼재되는 구조를 가진다는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 다른 구조이고, IGZO 화합물과는 다른 성질을 가진다. 즉 CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴을 형성하는 구조를 가진다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역과 비교하여 도전성이 높다. 즉 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높다. 즉 GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써, 누설 전류를 억제하고 양호한 스위칭 동작을 실현할 수 있다.
따라서 CAC-OS를 반도체 디바이스에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
또한 CAC-OS를 사용한 반도체 디바이스는 신뢰성이 높다. 따라서 CAC-OS는 다양한 반도체 장치의 구성 재료로서 적합하다.
또한 상술한 반도체 장치(20a) 및 반도체 장치(20b)는 n채널형 트랜지스터를 구성 요소로서 사용하였지만, p채널형 트랜지스터를 구성 요소로서 사용하여도 좋다.
도 15는 p채널형 트랜지스터를 회로의 구성 요소로서 사용한 반도체 장치(20c)의 블록도이다. 또한 각 요소 회로의 접속 구성은 도 3 및 도 4에 나타낸 반도체 장치(20a)와 같고, 도 15에서는 일부를 도시하였다. 또한 반도체 장치(20c)는, p채널형 트랜지스터를 회로의 구성 요소로 한 점 외에, 스위치 회로(16) 및 스위치 회로(17)의 구성 및 이들에 입력되는 신호가 반도체 장치(20a)와 다르다.
도 16의 (A)에 플립플롭 회로(10)의 블록도, 도 16의 (B)에 p채널형 트랜지스터로 구성된 플립플롭 회로(10)의 회로도의 일례를 나타내었다. 플립플롭 회로(10)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 16의 (B)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 5의 (B)의 설명을 참조할 수 있다. 또한 도 16의 (B)에 나타낸 플립플롭 회로(10)에는 도 5의 (B)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
도 17의 (A)에 스위치 회로(12)의 블록도, 도 17의 (B)에 p채널형 트랜지스터로 구성한 스위치 회로(12)의 회로도의 일례를 나타내었다. 스위치 회로(12)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 6의 (B)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 6의 (B)의 설명을 참조할 수 있다. 또한 도 17의 (B)에 나타낸 스위치 회로(12)에는 도 6의 (B)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
도 18의 (A)에 회로(13)의 블록도, 도 18의 (B)에 p채널형 트랜지스터로 구성한 회로(13)의 회로도의 일례를 나타내었다. 회로(13)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 7의 (B)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 7의 (B)의 설명을 참조할 수 있다. 또한 도 18의 (B)에 나타낸 회로(13)에는 도 7의 (B)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
도 18의 (C)에 회로(14)의 블록도, 도 18의 (D)에 p채널형 트랜지스터로 구성한 회로(14)의 회로도의 일례를 나타내었다. 회로(14)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 18의 (D)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 7의 (D)의 설명을 참조할 수 있다. 또한 도 18의 (D)에 나타낸 회로(14)에는 도 7의 (D)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
도 19의 (A)에 스위치 회로(16)의 블록도, 도 19의 (B)에 p채널형 트랜지스터로 구성한 스위치 회로(16)의 회로도의 일례를 나타내었다. 스위치 회로(16)를 구성하는 트랜지스터의 접속 형태에 대해서는 도 19의 (B)를 참조하고, 그 설명은 생략한다.
입력 신호는 선택 신호(SEL_A), 선택 신호(SEL_B1), 및 선택 신호(SEL_B2)이다. 선택 신호(SEL_B1) 또는 선택 신호(SEL_B2)가 입력되면, 신호 전위(SEL_B)가 생성된다. 신호 전위(SEL_B)는 상술한 스위치 회로(12)에 입력된다. 선택 신호(SEL_B)가 스위치 회로(12)에 입력됨으로써 회로(14)로부터 외부로의 신호 전위의 출력을 유효로 할 수 있다. 선택 신호(SEL_A)가 입력되면, 유효한 신호 전위(SEL_B)는 생성되지 않는다.
도 19의 (C)에 스위치 회로(17)의 블록도, 도 19의 (D)에 p채널형 트랜지스터로 구성한 스위치 회로(17)의 회로도의 일례를 나타내었다. 스위치 회로(17)를 구성하는 트랜지스터의 접속 형태에 대해서는 도 19의 (D)를 참조하고, 그 설명은 생략한다.
입력 신호는 선택 신호(SEL_A), 선택 신호(SEL_B1), 및 선택 신호(SEL_B2)이다. 선택 신호(SEL_B1) 또는 선택 신호(SEL_B2)가 입력되면, 신호 전위(SEL_C)가 생성된다. 신호 전위(SEL_C)는 후술하는 스위치 회로(18) 및 스위치 회로(19)에 입력된다. 선택 신호(SEL_A)가 입력되면, 유효한 신호 전위(SEL_B)는 생성되지 않는다.
도 20의 (A)에 스위치 회로(18)의 블록도, 도 20의 (B)에 p채널형 트랜지스터로 구성한 스위치 회로(18)의 회로도의 일례를 나타내었다. 스위치 회로(18)를 구성하는 트랜지스터의 접속 형태에 대해서는 도 20의 (B)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 9의 (B)의 설명을 참조할 수 있다. 또한 도 20의 (B)에 나타낸 회로(14)에는 도 9의 (B)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
도 21의 (A)에 스위치 회로(19)의 블록도, 도 21의 (B)에 p채널형 트랜지스터로 구성한 스위치 회로(19)의 회로도의 일례를 나타내었다. 스위치 회로(19)를 구성하는 트랜지스터의 접속 형태에 대해서는 도 21의 (B)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 10의 (B)의 설명을 참조할 수 있다. 또한 도 21의 (B)에 나타낸 회로(14)에는 도 10의 (B)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
또한 앞에서 회로(13) 및 회로(14)로부터 출력하는 신호 전위의 경로가 각각 하나인 예를 나타내었지만, 스위치 회로(12), 회로(13), 및 회로(14)에 입력하는 제어 신호(PWC)를 증가시킴으로써 상이한 타이밍에서 2개 이상의 경로로부터 신호 전위를 출력할 수 있다.
도 22는 회로(13) 및 회로(14)로부터 출력하는 신호 전위의 경로가 각각 2개인 예를 나타낸 반도체 장치(20d)의 블록도이다. 회로(13)로부터는 신호 전위(GLA1)와 신호 전위(GLA2)를 상이한 타이밍에서 출력할 수 있다. 또한 회로(14)로부터는 신호 전위(GLB1)와 신호 전위(GLB2)를 상이한 타이밍에서 출력할 수 있다.
입력 신호에 있어서, 펄스폭 제어 신호(PWC)가 펄스폭 제어 신호(PWCA(PWCA1 내지 PWCA4)) 및 펄스폭 제어 신호(PWCB(PWCB1 내지 PWCB4))로 증가하는 점이 도 5에 나타낸 반도체 장치(20c)와 다르다. 또한 스위치 회로(12), 회로(13), 및 회로(14)의 구성이 반도체 장치(20c)와 다르다. 또한 반도체 장치(20d)가 가지는 플립플롭 회로(10), 스위치 회로(16, 17), 스위치 회로(18, 19)(도시하지 않았음)의 구성, 및 이들 요소가 서로 접속되는 구성은 반도체 장치(20c)와 동일한 것으로 할 수 있다.
도 23의 (A)에 반도체 장치(20d)가 가지는 스위치 회로(12)의 블록도, 도 23의 (B)에 p채널형 트랜지스터로 구성한 스위치 회로(12)의 회로도의 일례를 나타내었다. 스위치 회로(12)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 23의 (B)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 12의 (B)의 설명을 참조할 수 있다. 또한 도 23의 (B)에 나타낸 스위치 회로(12)에는 도 12의 (B)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
도 24의 (A)에 반도체 장치(20d)가 가지는 회로(13)의 블록도, 도 24의 (B)에 p채널형 트랜지스터로 구성한 회로(13)의 회로도의 일례를 나타내었다. 회로(13)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 24의 (B)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 13의 (B)의 설명을 참조할 수 있다. 또한 도 23의 (B)에 나타낸 회로(13)에는 도 13의 (B)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
도 25의 (A)에 반도체 장치(20d)가 가지는 회로(14)의 블록도, 도 25의 (B)에 p채널형 트랜지스터로 구성한 회로(14)의 회로도의 일례를 나타내었다. 회로(14)를 구성하는 트랜지스터 및 용량 소자의 접속 형태에 대해서는 도 25의 (B)를 참조하고, 그 설명은 생략한다. 또한 입력 신호 및 출력 신호의 설명에 대해서는 도 14의 (B)의 설명을 참조할 수 있다. 또한 도 23의 (B)에 나타낸 회로(14)에는 도 14의 (B)에 나타낸 전원 전위(VDD, VSS)를 반전한 전원 전위가 공급된다.
또한 p채널형 트랜지스터에는 Si 트랜지스터를 사용하는 것이 바람직하다. 특히 p채널형이어도 이동도가 높은 트랜지스터를 형성할 수 있는 다결정 실리콘 또는 단결정 실리콘을 사용하는 것이 바람직하다.
또한 화소 회로 및 구동 회로가 가지는 트랜지스터 모두를 Si 트랜지스터로 형성하는 구성에 한정되지 않고, 구동 회로를 Si 트랜지스터, 화소 회로를 OS 트랜지스터로 형성하여도 좋다. 또는 화소 회로 및 구동 회로가 가지는 일부의 트랜지스터를 Si 트랜지스터 및 OS 트랜지스터 중 한쪽, 나머지 트랜지스터를 Si 트랜지스터 및 OS 트랜지스터 중 다른 쪽으로 형성하여도 좋다. 상기 구성에 대해서는 표시 장치에 요구되는 기능 등에 따라 적절히 결정하면 좋다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 반도체 장치를 적용할 수 있는 표시 장치에 대하여 설명한다.
도 26은 본 발명의 일 형태의 표시 장치를 설명하는 도면이다. 표시 장치는 열 방향 및 행 방향으로 배치된 화소(24)를 가지는 화소 어레이(23)와, 회로(40)와, 회로(41)와, 회로(42)를 가진다. 또한 도 26에 나타낸 각 블록을 연결하는 배선은 간략화한 것이고, 실제의 배선 수와는 다른 경우가 있다.
화소(24)는 회로(25) 및 회로(26)를 가진다. 회로(25)는 표시를 위한 광을 방출하는 기능을 가진다. 회로(26)는 광을 검출하는 기능을 가진다. 또한 회로(25) 및 회로(26)를 부화소라고도 할 수 있다.
회로(25)는 가시광을 방출하는 발광 디바이스(발광 소자라고도 함)를 가진다. 발광 디바이스로서는 OLED(Organic Light Emitting Diode) 또는 QLED(Quantum-dot Light Emitting Diode) 등의 EL 소자를 사용하는 것이 바람직하다. EL 소자가 가지는 발광 물질로서는 형광을 발하는 물질(형광 재료), 인광을 발하는 물질(인광 재료), 무기 화합물(퀀텀닷(quantum dot) 재료 등), 열 활성화 지연 형광을 나타내는 물질(열 활성화 지연 형광(Thermally Activated Delayed Fluorescence: TADF) 재료) 등을 들 수 있다. 또한 발광 디바이스로서 마이크로 LED(Light Emitting Diode) 등의 LED를 사용할 수도 있다.
회로(26)는 수광 디바이스(수광 소자라고도 함)를 가진다. 수광 디바이스로서는, 예를 들어 pn형 또는 pin형 포토다이오드를 사용할 수 있다. 수광 디바이스로서는, 입사하는 광을 검출하고 전하를 발생시키는 광전 변환 소자를 사용할 수 있다. 수광 디바이스에서는 입사하는 광량에 기초하여 발생하는 전하량이 결정된다.
수광 디바이스로서는 유기 화합물을 광전 변환층에 가지는 유기 포토다이오드를 사용하는 것이 바람직하다. 유기 포토다이오드는 박형화, 경량화, 및 대면적화가 용이하다. 또한 형상 및 디자인의 자유도가 높기 때문에 다양한 표시 장치에 적용할 수 있다. 또는 비정질 실리콘, 결정성 실리콘(단결정 실리콘, 다결정 실리콘, 미결정 실리콘 등), 금속 산화물 등을 사용한 포토다이오드를 수광 디바이스에 사용할 수도 있다.
포토다이오드의 광전 변환층에 유기 화합물을 사용한 경우, 적절히 재료를 선택함으로써, 자외광으로부터 적외광까지 감도를 가질 수 있다. 광전 변환층에 비정질 실리콘을 사용한 경우에는 주로 가시광에 감도를 가지고, 결정성 실리콘을 사용한 경우에는 가시광으로부터 적외광까지 감도를 가진다. 금속 산화물은 에너지 갭이 크기 때문에, 광전 변환층에 금속 산화물을 사용한 경우에는 주로 가시광보다 에너지가 높은 광에 대하여 높은 감도를 가진다. 또한 금속 산화물로서는 예를 들어 실시형태 1에서 설명한 In-M-Zn계 산화물 등을 사용할 수 있다.
본 발명의 일 형태에서는 발광 디바이스로서 유기 EL 소자를 사용하고, 수광 디바이스로서 유기 포토다이오드를 사용한다. 유기 포토다이오드는 유기 EL 소자와 공통된 구성으로 할 수 있는 층이 많다. 그러므로 제작 공정을 크게 늘리지 않고 표시 장치에 수광 디바이스를 내장시킬 수 있다. 예를 들어 수광 디바이스의 광전 변환층과 발광 디바이스의 발광층을 따로따로 형성하고, 이 이외의 층은 발광 디바이스와 수광 디바이스에서 동일한 구성으로 하여도 좋다.
회로(40)는 회로(25) 및 회로(26)를 구동하기 위한 행 드라이버(게이트 드라이버)이다. 회로(40)에는 실시형태 1에서 설명한 반도체 장치(20a), 반도체 장치(20b), 반도체 장치(20c), 또는 반도체 장치(20d)를 사용할 수 있다.
회로(41)는 회로(25)에 화상 데이터 등을 공급하는 열 드라이버(소스 드라이버)이다. 회로(41)로서는 예를 들어 시프트 레지스터 회로 또는 디코더 회로 등을 사용할 수 있다.
회로(42)는 회로(26)가 출력하는 데이터의 판독 회로이다. 회로(42)는 예를 들어 A/D 변환 회로를 가지고, 회로(26)로부터 출력된 아날로그 데이터를 디지털 데이터로 변환하는 기능을 가진다. 또한 회로(42)는 회로(26)의 출력 데이터에 대하여 상관 이중 샘플링 처리를 수행하는 CDS 회로를 포함하여도 좋다. 또한 CDS 회로와 A/D 변환 회로 사이에 선택 회로(멀티플렉서 회로)를 가져도 좋다. 또한 디지털 데이터를 외부로 출력하는 열 드라이버를 가져도 좋다.
회로(26)는 입력 인터페이스로서의 기능을 가질 수 있다. 회로(26)는 수광 디바이스를 가지고, 화소 어레이(23)에 도달하는 광량의 변화로부터, 표시 장치에 근접하는 대상물의 위치 정보 등을 판독할 수 있다. 따라서, 터치 패널과 같은 조작을 비접촉으로 수행할 수 있다. 또한 포인터 등의 동작을 비접촉으로 수행할 수 있다.
또한 대상물을 표시 장치에 접촉시켜 회로(26)로 촬상 데이터를 취득하여도 좋다. 대상물을 표시 장치에 접촉시킴으로써, 지문 또는 장문 등의 촬상 데이터를 고해상도로 취득할 수 있다. 즉, 표시 장치에 생체 인증 기능을 부가시킬 수 있다. 또한 본 발명의 일 형태의 표시 장치에서는 회로(25)가 방출하고 대상물에서 반사된 광을 회로(26)에서 수광함으로써 상기 촬상 데이터를 얻을 수 있다. 이때, 회로(25)가 방출하는 광은 녹색 광 또는 백색 광인 것이 바람직하다.
도 27의 (A)에 회로(25)에 적용할 수 있는 화소 회로(PIX1)의 일례를 나타내었다. 화소 회로(PIX1)는 발광 디바이스(EL), 트랜지스터(M1), 트랜지스터(M2), 트랜지스터(M3), 및 용량 소자(C1)를 가진다. 여기서는 발광 디바이스(EL)로서 발광 다이오드를 사용한 예를 나타내었다. 발광 디바이스(EL)에는 가시광을 방출하는 유기 EL 소자를 사용하는 것이 바람직하다.
트랜지스터(M1)는 게이트가 배선(G1)과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(S1)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 용량 소자(C1)의 한쪽 전극 및 트랜지스터(M2)의 게이트에 전기적으로 접속된다. 트랜지스터(M2)의 소스 및 드레인 중 한쪽은 배선(V2)에 전기적으로 접속되고, 다른 쪽은 발광 디바이스(EL)의 애노드, 그리고 트랜지스터(M3)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(M3)는 게이트가 배선(G2)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 배선(V0)에 전기적으로 접속된다. 발광 디바이스(EL)의 캐소드는 배선(V1)에 전기적으로 접속된다.
배선(V1) 및 배선(V2)에는 각각 정전위가 공급된다. 발광 디바이스(EL)의 애노드 측을 고전위로 하고 캐소드 측을 저전위로 함으로써 발광을 수행할 수 있다. 트랜지스터(M1)는 배선(G1)에 공급되는 신호에 의하여 제어되고, 화소 회로(PIX1)의 선택 상태를 제어하기 위한 선택 트랜지스터로서 기능한다. 또한 트랜지스터(M2)는 게이트에 공급되는 전위에 따라 발광 디바이스(EL)를 흐르는 전류를 제어하는 구동 트랜지스터로서 기능한다.
트랜지스터(M1)가 도통 상태일 때, 배선(S1)에 공급되는 전위가 트랜지스터(M2)의 게이트에 공급되고, 그 전위에 따라 발광 디바이스(EL)의 발광 휘도를 제어할 수 있다. 트랜지스터(M3)는 배선(G2)에 공급되는 신호에 의하여 제어된다. 트랜지스터(M3)와 발광 디바이스(EL) 사이의 전위를 배선(V0)으로부터 공급되는 일정한 전위로 리셋할 수 있어, 트랜지스터(M2)의 소스 전위를 안정시킨 상태로 트랜지스터(M2)의 게이트에 전위를 기록할 수 있다.
도 27의 (B)에 회로(25)에 적용할 수 있는 화소 회로(PIX2)의 일례를 나타내었다. 화소 회로(PIX2)는 승압 기능을 가진다. 화소 회로(PIX2)는 발광 디바이스(EL), 트랜지스터(M4), 트랜지스터(M5), 트랜지스터(M6), 트랜지스터(M7), 용량 소자(C2), 및 용량 소자(C3)를 가진다.
트랜지스터(M4)는 게이트가 배선(G1)과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(S1)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 용량 소자(C2)의 한쪽 전극, 용량 소자(C3)의 한쪽 전극, 및 트랜지스터(M7)의 게이트에 전기적으로 접속된다. 트랜지스터(M5)는 게이트가 배선(G2)과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(VRW)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 용량 소자(C2)의 다른 쪽 전극, 트랜지스터(M6)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
트랜지스터(M6)의 게이트는 배선(G1)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 용량 소자(C3)의 다른 쪽 전극, 트랜지스터(M7)의 소스 및 드레인 중 한쪽, 및 발광 디바이스(EL)의 애노드에 전기적으로 접속된다. 트랜지스터(M7)의 소스 및 드레인 중 다른 쪽은 배선(V2)에 전기적으로 접속된다.
트랜지스터(M4) 및 트랜지스터(M6)는 배선(G1)에 공급되는 신호에 의하여 제어되고, 트랜지스터(M5)는 배선(G2)에 공급되는 신호에 의하여 제어된다. 트랜지스터(M7)는 게이트에 공급되는 전위에 따라 발광 디바이스(EL)를 흐르는 전류를 제어하는 구동 트랜지스터로서 기능한다.
트랜지스터(M5)와 트랜지스터(M6)를 도통시킴으로써, 트랜지스터(M7)와 발광 디바이스(EL) 간의 전위를 배선(VRW)으로부터 공급되는 정전위(예를 들어 리셋 전위(VRES))로 리셋할 수 있다. 따라서, 트랜지스터(M7)의 소스 전위를 안정시킨 상태에서 배선(S1)의 전위를 트랜지스터(M7)의 게이트에 기록할 수 있다. 또한 리셋 전위(VRES)를 배선(V1)과 같은 전위 또는 배선(V1)보다 낮은 전위로 함으로써 발광 디바이스(EL)의 발광을 억제할 수 있다.
화소 회로(PIX2)에서는 발광 디바이스(EL)의 발광 강도를 높일 수 있다. 도 27의 (C)에 나타낸 타이밍 차트를 사용하여, 화소 회로(PIX2)가 가지는 승압 기능에 대하여 설명한다. 또한 트랜지스터(M7)의 게이트가 접속되어 있는 노드를 노드(ND)로 한다.
우선, 배선(G1) 및 배선(G2)의 전위를 "H"(고전위)로 하면, 트랜지스터(M4)가 도통되고, 노드(ND)에 배선(S1)의 전위(D1)가 공급된다. 또한 트랜지스터(M5) 및 트랜지스터(M6)가 도통되고, 용량 소자(C2)의 다른 쪽 전극에 리셋 전위(VRES)가 공급된다.
다음으로, 배선(G1)의 전위를 "L"(저전위)로 하면, 트랜지스터(M4) 및 트랜지스터(M6)가 비도통이 되고, 노드(ND)는 플로팅 상태가 된다. 이때, 용량 소자(C2)에는 전위(D1-VRES)가 유지되어 있다.
그리고 배선(VRW)의 전위를 리셋 전위(VRES)로부터 승압용 전위(VW)로 변화시키면, 용량 결합에 의하여 용량 소자(C2)의 다른 쪽 전극의 전위의 변화분(VW-VRES)가 노드(ND)의 전위에 가산된다.
또한 실제의 노드(ND)의 전위의 상승분은 노드(ND)의 용량과 용량 소자(C2)의 용량비에 따라 (C2/(CND+C2))Х(VW-VRES)가 된다. 여기서, CND는 노드(ND)의 용량, C2는 용량 소자(C2)의 용량이고, C2가 충분히 크면, (C2/(CND+C2))는 1로 근사한다. 또한 리셋 전위(VRES)=0으로 하면, 노드(ND)의 전위의 상승분은 VW가 된다. 따라서, 노드(ND)는 전위(D1)에서 전위(D1+VW)로 승압된다.
노드(ND)의 전위를 승압함으로써, 더 큰 전류를 발광 디바이스(EL)에 흘릴 수 있어, 발광 휘도를 높일 수 있다. 촬상의 대상물을 표시 장치에 접촉시킨 경우, 발광 휘도를 높임으로써 암부가 감소되기 때문에, 더 자세한 촬상 데이터를 얻을 수 있다. 또한 화소가 승압하는 기능을 가짐으로써, 높은 전압을 소스 드라이버로부터 공급할 필요가 없어지므로, 소비 전력을 저감시킬 수도 있다. 또한 고출력의 소스 드라이버도 불필요하게 되므로, 제조 비용을 절감할 수 있다.
도 27의 (D)에 회로(26)에 적용할 수 있는 화소 회로(PIX3)의 일례를 나타내었다. 화소 회로(PIX3)는 수광 디바이스(PD), 트랜지스터(M9), 트랜지스터(M10), 트랜지스터(M11), 트랜지스터(M12), 및 용량 소자(C4)를 가진다. 여기서는 수광 디바이스(PD)로서 포토다이오드를 사용한 예를 나타내었다.
수광 디바이스(PD)는 캐소드가 배선(V1)에 전기적으로 접속되고, 애노드가 트랜지스터(M9)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(M9)는 게이트가 배선(G4)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 용량 소자(C4)의 한쪽 전극, 트랜지스터(M10)의 소스 및 드레인 중 한쪽, 그리고 트랜지스터(M11)의 게이트에 전기적으로 접속된다. 트랜지스터(M10)는 게이트가 배선(G5)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 배선(V4)에 전기적으로 접속된다. 트랜지스터(M11)는 소스 및 드레인 중 한쪽이 배선(V3)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(M12)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(M12)는 게이트가 배선(G6)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 배선(OUT)에 전기적으로 접속된다.
배선(V1), 배선(V3), 및 배선(V4)에는 각각 정전위가 공급된다. 수광 디바이스(PD)를 역바이어스로 구동시키는 경우에는, 배선(V4)에 배선(V1)의 전위보다 낮은 전위를 공급한다. 트랜지스터(M10)는 배선(G5)에 공급되는 신호에 의하여 제어되고, 트랜지스터(M11)의 게이트와 접속되는 노드(전하 판독부)의 전위를 배선(V4)에 공급되는 전위로 리셋하는 기능을 가진다. 트랜지스터(M9)는 배선(G4)에 공급되는 신호에 의하여 제어되고, 수광 디바이스(PD)에 축적된 전하의 양에 따라 상기 노드의 전위가 변화되는 타이밍을 제어하는 기능을 가진다. 트랜지스터(M11)는 상기 노드의 전위에 따른 출력을 수행하는 증폭 트랜지스터로서 기능한다. 트랜지스터(M12)는 배선(G6)에 공급되는 신호에 의하여 제어되고, 상기 노드의 전위에 따른 출력을 배선(OUT)과 접속되는 외부 회로에 의하여 판독하기 위한 선택 트랜지스터로서 기능한다.
여기서, 화소 회로(PIX1 내지 PIX3)가 가지는 트랜지스터로서는 OS 트랜지스터를 적용하는 것이 바람직하다. OS 트랜지스터는 매우 작은 오프 전류를 실현할 수 있다. OS 트랜지스터는 오프 전류가 작다는 특성을 가지기 때문에, 트랜지스터와 직렬로 접속된 용량 소자에 축적된 전하가 장기간에 걸쳐 유지될 수 있다.
그러므로 특히 용량 소자(C1), 용량 소자(C2), 또는 용량 소자(C3)에 전류 경로가 직렬로 접속되는 트랜지스터(M1), 트랜지스터(M4), 트랜지스터(M5), 트랜지스터(M6), 트랜지스터(M9), 및 트랜지스터(M10)에는, OS 트랜지스터를 사용하는 것이 바람직하다. 회로(26)에 OS 트랜지스터를 사용함으로써 장기간의 전하의 유지가 가능하므로, 회로 구성 및 동작 방법을 복잡하게 하지 않고, 모든 화소에서 동시에 전하의 축적 동작을 수행하는 글로벌 셔터 방식을 적용할 수 있다. 또한 이들 이외의 트랜지스터도 마찬가지로, OS 트랜지스터를 사용함으로써 제작 비용을 절감할 수 있다.
또한 화소 회로(PIX1 내지 PIX3)가 가지는 트랜지스터에 Si 트랜지스터를 사용할 수도 있다. 특히, 단결정 실리콘 또는 다결정 실리콘 등 결정성이 높은 실리콘을 사용함으로써, 높은 전계 효과 이동도를 실현할 수 있고, 더 고속으로 동작할 수 있어 바람직하다.
또한 화소 회로(PIX1 내지 PIX3)가 가지는 트랜지스터 중 하나 이상에 OS 트랜지스터를 사용하고, 나머지에 Si 트랜지스터를 사용하는 구성으로 하여도 좋다.
또한 OS 트랜지스터를 사용하는 경우, 도 27의 (E)에 나타낸 바와 같이, 각 트랜지스터에 백 게이트를 제공하여도 좋다. 백 게이트에 프런트 게이트와 같은 전위를 공급함으로써, 온 전류를 높일 수 있다. 또한 이 백 게이트에 정전위를 공급함으로써, 트랜지스터의 문턱 전압을 조정할 수 있다. 또한 트랜지스터에 백 게이트를 제공하는 구성은 도 27의 (A) 내지 (D)에 적용할 수도 있다. 또한 실시형태 1에 나타낸 OS 트랜지스터를 사용할 수 있는 반도체 장치에 적용할 수도 있다.
또한 도 27의 (A) 내지 (E)에서는 n채널형 트랜지스터를 사용한 예를 도시하였지만, p채널형 트랜지스터를 사용할 수도 있다.
다음으로 회로(40)와 화소(24)(회로(25) 및 회로(26))의 접속 형태 및 이들의 동작에 대하여 설명한다. 상술한 바와 같이, 회로(40)에는 실시형태 1에서 설명한 반도체 장치(20a 내지 20d)를 사용할 수 있다. 여기서는, 회로(40)에 반도체 장치(20b)를 사용한 예에 대하여 설명한다.
도 28은 회로(40)의 일부(1단의 플립플롭 회로(10) 및 출력 회로(11)(스위치 회로(12), 회로(13), 회로(14))와, 화소(24)가 가지는 회로(25)와 회로(26)의 접속 형태를 나타낸 도면이다. 또한 회로(25)로서는 도 27의 (B)에 나타낸 화소 회로(PIX2)를 사용하고, 회로(26)로서는 도 27의 (C)에 나타낸 화소 회로(PIX3)를 사용하였다.
또한 도 28에서는, 화소(24)에 회로(25) 및 회로(26)가 각각 하나씩 제공된 구성을 도시하였다. 표시 및 촬상 데이터가 그레이 스케일값에 기초하는 경우에는 상기 구성을 사용할 수 있다. 컬러의 표시를 수행하는 경우에는 적어도 광의 3원색의 각각을 발하는 회로(25)가 필요하다. 그러므로 도 29의 (A)에 나타낸 바와 같이, 화소(24)는 적색의 광을 발하는 회로(25(R)), 녹색의 광을 발하는 회로(25(G)), 청색의 광을 발하는 회로(25(B))가 제공된 구성을 사용할 수 있다.
도 29의 (A)에 나타낸 구성에서, 회로(25)가 가지는 발광 디바이스(EL)는 적색, 녹색, 또는 청색의 광을 발하는 발광 디바이스를 사용함으로써 형성할 수 있다. 또는 회로(25)가 가지는 발광 디바이스(EL)에 백색의 광을 발하는 발광 디바이스를 사용하고, 상기 발광 디바이스 위에 적색, 녹색, 또는 청색용 컬러 필터를 제공하여도 좋다.
또한 컬러의 촬상 데이터를 취득하는 경우에는, 도 29의 (B)에 나타낸 바와 같이, 화소(24)는 적색 광 촬상용 회로(26(R)), 녹색 광 촬상용 회로(26(G)), 청색 광 촬상용 회로(26(B))를 가지는 구성을 사용할 수 있다. 이들은, 회로(26)가 가지는 수광 디바이스(PD)로서 적색, 녹색, 및 청색의 광 중 하나의 색의 광을 다른 색의 광보다 강하게 흡수하는 광전 변환층을 가지는 발광 디바이스를 사용함으로써 형성할 수 있다. 또는 회로(26)가 가지는 수광 디바이스(PD)에 적색, 녹색, 및 청색의 파장대에 흡수를 가지는 광전 변환층을 가지는 발광 디바이스를 사용하고, 상기 수광 디바이스 위에 적색, 녹색, 또는 청색의 컬러 필터를 제공하여도 좋다.
도 28에 나타낸 바와 같이, 회로(13)는 배선(G1) 및 배선(G2)에 전기적으로 출력된다. 배선(G1)에는 회로(13)가 출력하는 신호 전위(GLA1)를 공급할 수 있다. 배선(G2)에는 회로(13)가 출력하는 신호 전위(GLA2)를 공급할 수 있다.
회로(14)는 배선(G5) 및 배선(G6)에 전기적으로 출력된다. 배선(G5)에는 회로(14)가 출력하는 신호 전위(GLB1)를 공급할 수 있다. 배선(G6)에는 회로(14)가 출력하는 신호 전위(GLB2)를 공급할 수 있다.
또한 배선(G5)은 회로(26)가 가지는 트랜지스터(M10)의 게이트에 전기적으로 접속된다. 트랜지스터(M10)는 트랜지스터(M11)의 게이트의 전위를 배선(V4)의 전위로 리셋하는 리셋 동작을 위한 트랜지스터이다. 상술한 바와 같이, 트랜지스터(M9) 및 트랜지스터(M10) 등으로서 OS 트랜지스터를 사용함으로써, 모든 화소에서 동시에 전하의 축적 동작을 수행하는 글로벌 셔터 방식을 적용할 수 있다.
글로벌 셔터 방식에서는, 모든 화소에서 동시 리셋 동작을 수행하기 때문에, 회로(40)로부터 모든 회로(26)에 대하여 일제히 트랜지스터(M10)를 도통시키는 신호 전위를 공급하여야 한다. 이와 같은 경우에는 회로(14)를 도 30의 (A), (B)에 나타낸 구성으로 하는 것이 바람직하다.
상기 구성에서는 신호 전위(FN_B)가 입력되고 또한 리셋용 전원 전위(RSVSS)를 저전위에서 고전위로 반전하였을 때, 신호 전위(GLB1)로서 고전위를 출력할 수 있다. 상기 동작은 전원 전위(RSVSS)를 저전위에서 고전위로 반전하였을 때만 유효하고, 회로(40)로부터 모든 회로(26)에 대하여 일제히 트랜지스터(M10)를 도통시키는 신호 전위를 공급할 수 있다.
또한 배선(VRW)에는 선택 회로(50)가 전기적으로 접속된다. 선택 회로(50)는 상술한 리셋 전위(VRES) 및 승압용 전위(VW) 중 한쪽을 배선(VRW)에 공급할 수 있다.
다음으로 도 31 내지 도 34에 나타낸 타이밍 차트를 사용하여 도 26 및 도 28에 나타낸 회로(40) 및 화소(24)의 동작에 대하여 설명한다. 또한 동작은 모든 회로(25)에 대한 화상 데이터의 기록(통상 발광, 모드 A), 모든 회로(25)에 대한 승압 데이터의 기록(고휘도 발광, 모드 B), 촬상 데이터의 모든 회로(26)로부터의 판독(모드 C), 촬상 데이터의 특정의 회로(26)로부터의 판독(모드 D)으로 나누어 설명한다. 또한 화소(24)의 행의 수는 2340으로 하고, 회로(40)는 상기 행의 수의 화소(24)를 구동하는 신호 전위를 출력할 수 있는 것으로 한다.
우선, 도 31에 나타낸 타이밍 차트를 사용하여, 화상 데이터의 기록(통상 발광, 모드 A)에 대하여 설명한다. 타이밍 차트에 기재된 입력 신호는 회로(40)에 입력되는 클록 신호(CLK1 내지 CLK4), 펄스폭 제어 신호(PWCA1 내지 PWCA4), 펄스폭 제어 신호(PWCB1 내지 PWCB4), 스타트 펄스 신호(SP)이다. 또한 모드 A 및 모드 B에서는 리셋용 전원 전위(RSVSS)는 항상 저전위로 한다.
타이밍 차트에 기재된 출력 신호는 회로(40)의 회로(13)가 출력하는 신호 전위(GLA1[1] 내지 GLA1[2340]), 신호 전위(GLA2[1] 내지 GLA2[2340]), 더미 단의 신호 전위(GLA1[DUM]), 더미 단의 신호 전위(GLA2[DUM])이다.
또한 타이밍 차트에는 회로(40)의 회로(14)가 출력하는 신호 전위(GLB1[1] 내지 GLB1[2340]), 신호 전위(GLB2[1] 내지 GLB2[2340]), 더미 단의 신호 전위(GLB1[DUM]), 더미 단의 신호 전위(GLB2[DUM])를 기재하였지만, 모드 A 및 모드 B의 동작 타이밍에서는 회로(26)가 가지는 트랜지스터를 도통시키는 신호 전위는 회로(14)로부터 출력되지 않는다.
모드 A의 동작은 도 1에서 설명한 반도체 장치(20)의 동작인 제 1 모드를 이용한다. 우선, 스타트 펄스 신호가 입력되고, 이어서 클록 신호(CLK1 내지 CLK4)가 순차적으로 입력된다. 또한 펄스폭 제어 신호(PWCA1 내지 PWCA4) 및 펄스폭 제어 신호(PWCB1 내지 PWCB4)가 클록 신호(CLK1 내지 CLK4)와 병행하여 순차적으로 입력된다.
입력 신호에 따라, 신호 전위(GLA1)의 펄스 및 신호 전위(GLA2)의 펄스가 같은 펄스폭으로 같은 타이밍에서 제 1 단부터 더미 단까지 순차적으로 출력된다. 신호 전위(GLA1)는 배선(G1)에 공급되고, 회로(25)의 트랜지스터(M4) 및 트랜지스터(M6)를 도통시킨다. 또한 신호 전위(GLA2)는 배선(G2)에 공급되고, 회로(25)의 트랜지스터(M5)를 도통시킨다. 또한 선택 회로(50)는 배선(VRW)에 리셋 전위(VRES)(예를 들어 0V 등의 저전위)를 공급한다(도 28 참조).
이때, 회로(25)의 트랜지스터(M7)의 소스에는 리셋 전위(VRES)가 공급되고, 트랜지스터(M7)의 게이트(노드(ND))는 배선(S1)으로부터 공급되는 데이터 전위가 된다. 즉, 트랜지스터(M7)의 소스 전위가 안정된 상태에서 노드(ND)에 데이터 전위를 기록할 수 있다. 상기 데이터 전위에 따라 발광 디바이스(EL)가 발광한다.
여기까지가 모드 A에 대한 설명이다.
다음으로 도 32에 나타낸 타이밍 차트를 사용하여, 승압 데이터의 기록(고휘도 발광, 모드 B)에 대하여 설명한다.
모드 B의 동작은 도 1에서 설명한 반도체 장치(20)의 동작인 제 1 모드를 이용한다. 우선, 스타트 펄스 신호가 입력되고, 이어서 클록 신호(CLK1 내지 CLK4)가 순차적으로 입력된다. 또한 펄스폭 제어 신호(PWCA1 내지 PWCA4) 및 펄스폭 제어 신호(PWCB1 내지 PWCB4)가 클록 신호(CLK1 내지 CLK4)와 병행하여 순차적으로 입력된다. 화상 데이터의 기록(통상 발광)과의 차이점은 펄스폭 제어 신호(PWCA)의 펄스폭이 펄스폭 제어 신호(PWCB)의 펄스폭보다 작다는 점이다.
입력 신호에 따라, 신호 전위(GLA1)의 펄스 및 신호 전위(GLA2)의 펄스가 같은 타이밍에서 출력되기 시작하지만 신호 전위(GLA1)의 펄스가 먼저 출력을 완료한다. 상기 동작을 이용하여, 도 27의 (C)에서 설명한 승압 동작을 수행할 수 있다. 또한 상기 동작에 있어서, 선택 회로(50)는 배선(VRW)에 공급하는 전위를 리셋 전위(VRES)에서 전위(VW)로 전환하는 동작을 수행한다(도 28 참조).
여기까지가 승압 데이터의 기록(고휘도 발광)에 대한 설명이다.
다음으로 도 33에 나타낸 타이밍 차트를 사용하여, 촬상 데이터의 모든 회로(26)로부터의 판독(모드 C)에 대하여 설명한다. 모드 C에서는 모든 행의 화소(24)의 회로(26)로부터 촬상 데이터를 판독하기 때문에 고해상도의 촬상 데이터를 얻을 수 있다.
모드 C의 동작은 도 1에서 설명한 반도체 장치(20)의 동작인 제 1 모드를 이용한다. 모드 C의 동작은 모드 A 또는 모드 B의 동작에서의 발광을 이용하여 촬상 동작을 수행한다. 따라서, 모드 A 또는 모드 B의 동작에 이어서 수행된다.
모드 C의 동작에서는 우선 회로(26)에 의한 촬상 동작이 수행된다. 상기 동작에서는 도 30에서 설명한 리셋용 전원 전위(RSVSS)를 고전위로 반전함으로써 회로(14)로부터 신호 전위(GLB1)로서 고전위를 출력한다. 상기 동작에 의하여, 모든 회로(26)에 대하여 일제히 전하 판독부의 리셋 동작을 수행할 수 있다. 이어서 노광 기간 후, 수광 디바이스에 축적된 전하를 전하 판독부에 전송(傳送)하고, 전하 판독부의 전위를 유지한다. 여기까지가 촬상 동작이다.
다음으로 촬상 동작에 의하여 유지된 전하 판독부의 전위의 판독 동작이 수행된다. 판독 동작에서는 우선 스타트 펄스 신호가 입력되고, 이어서 클록 신호((CLK1 내지 CLK4))가 순차적으로 입력된다. 또한 펄스폭 제어 신호(PWCA1 내지 PWCA4)가 클록 신호(CLK1 내지 CLK4)와 병행하여 순차적으로 입력된다. 또한 펄스폭 제어 신호(PWCA)보다 작은 펄스폭의 파형을 가지는 펄스폭 제어 신호(PWCB1 내지 PWCB4)가 펄스폭 제어 신호(PWCA1 내지 PWCA4)의 펄스에 대하여 지연하면서 입력된다.
입력 신호에 따라, 신호 전위(GLB2)의 펄스가 먼저 출력되고, 지연하면서 신호 전위(GLB1)의 펄스가 출력되고, 둘 다 같은 타이밍에서 출력이 완료된다. 상기 동작을 이용하여, 데이터를 취득하였을 때의 전하 판독부의 전위의 판독과, 전하 판독부를 리셋하였을 때의 전하 판독부의 전위의 판독을 수행할 수 있다. 이들 2개의 데이터를 사용하여, 도 26에 나타낸 회로(42)가 가지는 CDS 회로에서 그 차분을 판독할 수 있다. 상기 차분은 데이터 전위(리셋 전위를 포함함)에서 리셋 전위를 뺀 전위이고, 노이즈 성분을 제거한 데이터에 상당한다.
다음으로, 도 34에 나타낸 타이밍 차트를 사용하여, 촬상 데이터의 특정의 회로(26)로부터의 판독(모드 D)에 대하여 설명한다. 모드 D에서는, 특정의 행의 회로(26)로부터 촬상 데이터를 판독하기 때문에 고속으로 촬상 데이터를 얻을 수 있다.
모드 D의 동작은 도 1에서 설명한 반도체 장치(20)의 동작인 제 2 모드를 이용한다. 모드 D의 동작에서는 우선 모드 C와 같이 회로(26)에 의하여 촬상 동작이 수행된다.
다음으로 전하 판독부의 전위의 판독 동작이 수행된다. 입력 신호는 모드 C와 같고, 신호 전위(GLB1[1:4]) 및 신호 전위(GLB2[1:4])는 순차적으로 출력되지만, 신호 전위(GLB1[5:36]) 및 신호 전위(GLB2[5:36])는 출력되지 않는다. 또한 신호 전위(GLB1[37:40]) 및 신호 전위(GLB2[37:40])는 순차적으로 출력된다.
따라서 제 1 행의 회로(26)(신호 전위(GLB1[1]), 신호 전위(GLB2[1])가 입력되는 회로(26))부터 제 4 행의 회로(26)까지 순차적으로 판독되고, 제 5 행 내지 제 36 행의 회로(26)는 판독되지 않고, 제 37 행 내지 제 40 행의 회로(26)는 판독된다.
또한 모드 A, 모드 B, 모드 C, 모드 D의 동작은 중복되지 않고 순차적으로 전환하여 수행된다. 예를 들어, 모드 A에서 모드 B로, 모드 A에서 모드 D로, 모드 B에서 모드 C로, 모드 C에서 모드 A로 전환하는 등의 동작을 수행할 수 있다. 여기서, 모드 B의 표시 동작에서는 승압 동작도 수행되기 때문에 모드 A보다 동작 단계가 많다. 또한 모드 C는 모든 행의 화소로부터의 판독 동작을 수행하므로, 모드 D의 특정의 행의 화소로부터의 판독 동작보다 동작 단계가 많다.
따라서 모드 A, 모드 B, 모드 C, 모드 D에서 각각에 적합한 프레임 주파수로 동작시켜도 좋다. 예를 들어, 모드 A에서는 60Hz로 동작시키고, 30Hz로 전환하여 모드 B의 동작을 수행하여도 좋다. 또는 모드 B에서는 30Hz로 동작시키고, 10Hz로 전환하여 모드 C의 동작을 수행하여도 좋다. 또는 모드 A를 60Hz로 동작시켜 프레임 주파수를 변경하지 않고 모드 D의 동작을 수행하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에서 설명한 표시 장치의 화소의 구성에 대하여 설명한다.
도 26에 도시된 표시 장치의 화소(24)의 회로(40)의 일부, 회로(25)의 일부, 회로(26)의 일부를 포함하는 영역의 단면의 일례를 도 35에 나타내었다.
도 35에 도시된 표시 장치는 기판(151)과 기판(152) 사이에 트랜지스터(201), 트랜지스터(205), 트랜지스터(206), 발광 디바이스(190), 및 수광 디바이스(110) 등을 가진다.
기판(152)과 절연층(214)은 접착층(142)에 의하여 접착되어 있다. 발광 디바이스(190) 및 수광 디바이스(110)의 밀봉에는 고체 밀봉 구조 또는 중공 밀봉 구조 등을 적용할 수 있다. 기판(152), 접착층(142), 및 절연층(214)으로 둘러싸인 공간(143)에 불활성 가스(질소, 아르곤 등)가 충전되어 있고, 중공 밀봉 구조가 적용되어 있다. 접착층(142)은 발광 디바이스(190)와 중첩되어 제공되어 있어도 좋다. 또한 기판(152), 접착층(142), 및 절연층(214)으로 둘러싸인 영역을 접착층(142)과는 상이한 수지로 충전하여도 좋다.
발광 디바이스(190)는 절연층(214) 측으로부터 화소 전극(191), 공통층(112), 발광층(193), 공통층(114), 및 공통 전극(115)의 순서로 적층된 적층 구조를 가진다. 화소 전극(191)은 절연층(214)에 제공된 개구를 통하여 트랜지스터(206)가 가지는 도전층(222b)과 접속되어 있다. 트랜지스터(206)는 발광 디바이스(190)의 구동을 제어하는 기능을 가진다. 화소 전극(191)의 단부는 격벽(216)으로 덮여 있다.
수광 디바이스(110)는 절연층(214) 측으로부터 화소 전극(111), 공통층(112), 광전 변환층(113), 공통층(114), 및 공통 전극(115)의 순서로 적층된 적층 구조를 가진다. 화소 전극(111)은 절연층(214)에 제공된 개구를 통하여 트랜지스터(205)가 가지는 도전층(222b)과 전기적으로 접속되어 있다. 화소 전극(111)의 단부는 격벽(216)으로 덮여 있다.
발광 디바이스(190)가 발하는 광은 기판(152) 측으로 사출된다. 또한 수광 디바이스(110)에는 기판(152) 및 공간(143)을 통하여 광이 입사한다. 기판(152)에는 가시광에 대한 투과성이 높은 재료를 사용하는 것이 바람직하다.
화소 전극(111) 및 화소 전극(191)은 동일한 재료 및 동일한 공정으로 제작할 수 있다. 공통층(112), 공통층(114), 및 공통 전극(115)은 수광 디바이스(110)와 발광 디바이스(190)의 양쪽에 사용된다. 수광 디바이스(110)와 발광 디바이스(190)는 광전 변환층(113)과 발광층(193)의 구성이 상이한 점 이외는 모두 공통된 구성으로 할 수 있다. 이로써, 제작 공정을 크게 늘리지 않고 표시 장치에 수광 디바이스(110)를 내장시킬 수 있다.
기판(152)에서 기판(151) 측의 면에는 차광층(148)이 제공되어 있다. 차광층(148)은 수광 디바이스(110)와 중첩되는 위치 및 발광 디바이스(190)와 중첩되는 위치에 개구를 가진다. 또한 수광 디바이스(110)와 중첩되는 위치에는 컬러 필터 등의 광학 필터(149)가 제공되어 있다. 또한 광학 필터(149)를 제공하지 않는 구성으로 할 수도 있다.
트랜지스터(201), 트랜지스터(205), 및 트랜지스터(206)는 모두 기판(151) 위에 형성되어 있다. 이들 트랜지스터는 동일한 재료 및 동일한 공정으로 제작할 수 있다.
기판(151) 위에는 절연층(211), 절연층(213), 절연층(215), 및 절연층(214)이 이 순서대로 제공되어 있다. 절연층(211)은 그 일부가 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연층(213)은 그 일부가 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연층(215)은 트랜지스터를 덮어 제공된다. 절연층(214)은 트랜지스터를 덮어 제공되며 평탄화층으로서의 기능을 가진다. 또한 게이트 절연층의 개수 및 트랜지스터를 덮는 절연층의 개수는 한정되지 않고, 각각 단층이어도 좋고, 2층 이상이어도 좋다.
트랜지스터를 덮는 절연층 중 적어도 하나의 층에 물 및 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 이에 의하여 절연층을 배리어층으로서 기능시킬 수 있다. 이와 같은 구성으로 함으로써, 외부로부터 트랜지스터로 불순물이 확산되는 것을 효과적으로 억제할 수 있고, 표시 장치의 신뢰성을 높일 수 있다.
절연층(211), 절연층(213), 및 절연층(215)으로서는 무기 절연막을 사용하는 것이 바람직하다. 무기 절연막으로서는 예를 들어 질화 실리콘막, 산화질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 또는 질화 알루미늄막을 사용할 수 있다. 또한 산화질화 실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 막을 말하고 질화산화 실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 막을 말한다. 또는 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 또는 산화 네오디뮴막을 사용하여도 좋다. 또한 상술한 절연막을 2개 이상 적층하여 사용하여도 좋다.
평탄화층으로서 기능하는 절연층(214)에는 유기 절연막이 적합하다. 유기 절연막에 사용할 수 있는 재료로서는 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실록산 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 및 이들 수지의 전구체 등을 들 수 있다.
여기서 유기 절연막은 무기 절연막과 비교하여 불순물에 대한 배리어성이 낮은 경우가 많다. 그러므로 유기 절연막은 표시 장치의 단부 근방에 개구를 가지는 것이 바람직하다. 이로써, 표시 장치의 단부로부터 유기 절연막을 통하여 불순물이 확산되는 것을 억제할 수 있다. 또는 유기 절연막의 단부가 표시 장치의 단부보다 내측에 위치하도록 유기 절연막을 형성하고, 표시 장치의 단부에서 유기 절연막이 노출되지 않도록 하여도 좋다.
도 35에 도시된 영역(228)에서는 절연층(214)에 개구가 형성되어 있다. 이로써, 절연층(214)에 유기 절연막을 사용하는 경우에도 절연층(214)을 통하여 외부로부터 회로(25) 또는 회로(26)로 불순물이 확산되는 것을 억제할 수 있다. 따라서 표시 장치의 신뢰성을 높일 수 있다.
트랜지스터(201), 트랜지스터(205), 및 트랜지스터(206)는 게이트로서 기능하는 도전층(221), 게이트 절연층으로서 기능하는 절연층(211), 소스 및 드레인으로서 기능하는 도전층(222a) 및 도전층(222b), 반도체층(231), 게이트 절연층으로서 기능하는 절연층(213), 그리고 게이트로서 기능하는 도전층(223)을 가진다. 여기서는 동일한 도전막을 가공하여 얻어지는 복수의 층에 같은 해치 패턴을 부여하였다. 절연층(211)은 도전층(221)과 반도체층(231) 사이에 위치한다. 절연층(213)은 도전층(223)과 반도체층(231) 사이에 위치한다.
본 실시형태의 표시 장치가 가지는 트랜지스터의 구조는 특별히 한정되지 않는다. 예를 들어 플레이너(planar)형 트랜지스터, 스태거형 트랜지스터, 역스태거형 트랜지스터 등을 사용할 수 있다. 또한 톱 게이트형 및 보텀 게이트형 중 어느 트랜지스터 구조로 하여도 좋다. 또는 채널이 형성되는 반도체층의 상하에 게이트가 제공되어도 좋다.
트랜지스터(201), 트랜지스터(205), 및 트랜지스터(206)에는 채널이 형성되는 반도체층을 2개의 게이트로 협지하는 구성이 적용되어 있다. 2개의 게이트를 접속시키고 이들에 동일한 신호를 공급함으로써 트랜지스터를 구동시켜도 좋다. 또는 2개의 게이트 중 한쪽에 트랜지스터의 문턱 전압을 제어하기 위한 전위를 공급하고, 다른 쪽에 구동시키기 위한 전위를 공급하여도 좋다.
트랜지스터에 사용되는 반도체 재료의 결정성에 대해서도 특별히 한정되지 않고, 비정질 반도체, 단결정 반도체, 및 단결정 이외의 결정성을 가지는 반도체(미결정 반도체, 다결정 반도체, 또는 일부에 결정 영역을 가지는 반도체) 중 어느 것을 사용하여도 좋다. 단결정 반도체 또는 결정성을 가지는 반도체를 사용하면, 트랜지스터 특성의 열화를 억제할 수 있기 때문에 바람직하다.
트랜지스터의 반도체층은 금속 산화물(산화물 반도체라고도 함)을 가지는 것이 바람직하다. 또는 트랜지스터의 반도체층은 실리콘을 가져도 좋다. 실리콘으로서는 비정질 실리콘, 결정성 실리콘(저온 폴리실리콘, 단결정 실리콘 등) 등을 들 수 있다.
회로(40)가 가지는 트랜지스터, 회로(25)가 가지는 트랜지스터, 및 회로(26)가 가지는 트랜지스터는 같은 구조이어도 좋고, 다른 구조이어도 좋다.
기판(151) 위에서 기판(152)이 중첩되지 않은 영역에는 접속부(204)가 제공되어 있다. 접속부(204)에서는 배선(165)이 도전층(166) 및 접속층(242)을 통하여 FPC(172a)에 전기적으로 접속되어 있다. 접속부(204)의 상면에서는 화소 전극(191)과 동일한 도전막을 가공하여 얻어진 도전층(166)이 노출되어 있다. 이로써, 접속층(242)을 통하여 접속부(204)와 FPC(172a)를 전기적으로 접속할 수 있다.
기판(152) 외측에는 각종 광학 부재를 배치할 수 있다. 광학 부재로서는 편광판, 위상차판, 광 확산층(확산 필름 등), 반사 방지층, 및 집광 필름 등을 들 수 있다. 또한 기판(152) 외측에는 먼지의 부착을 억제하는 대전 방지막, 오염이 부착되기 어렵게 하는 발수성의 막, 사용에 따른 손상의 발생을 억제하는 하드 코트막, 충격 흡수층 등을 배치하여도 좋다.
기판(151) 및 기판(152)에는 유리, 석영, 세라믹, 사파이어, 수지 등을 사용할 수 있다.
접착층으로서는, 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등을 들 수 있다. 특히 에폭시 수지 등의 투습성이 낮은 재료가 바람직하다. 또한 2액 혼합형 수지를 사용하여도 좋다. 또한 접착 시트 등을 사용하여도 좋다.
접속층(242)으로서는 이방성 도전 필름(ACF: Anisotropic Conductive Film), 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
발광 디바이스(190)에는 톱 이미션형, 보텀 이미션형, 듀얼 이미션형 등이 있다. 본 발명의 일 형태에서는 톱 이미션형으로 하는 것이 바람직하지만, 발광 디바이스(190)의 광의 사출면과 수광 디바이스(110)의 광의 입사면을 같은 방향으로 함으로써, 다른 구성을 적용할 수도 있다.
발광 디바이스(190)는 적어도 발광층(193)을 가진다. 발광 디바이스(190)는 발광층(193) 이외의 층으로서 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 정공 차단 재료, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 양극성의 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 포함하는 층을 더 가져도 좋다. 예를 들어 공통층(112)은 정공 주입층 및 정공 수송층 중 한쪽 또는 양쪽을 가지는 것이 바람직하다. 예를 들어 공통층(114)은 전자 수송층 및 전자 주입층 중 한쪽 또는 양쪽을 가지는 것이 바람직하다.
공통층(112), 발광층(193), 및 공통층(114)에는 저분자계 화합물 및 고분자계 화합물 중 어느 쪽이든 사용할 수 있고, 무기 화합물을 포함하여도 좋다. 공통층(112), 발광층(193), 및 공통층(114)을 구성하는 층은 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법으로 형성할 수 있다.
발광층(193)은 발광 재료로서 퀀텀닷 등의 무기 화합물을 가져도 좋다.
수광 디바이스(110)의 광전 변환층(113)은 반도체를 포함한다. 상기 반도체로서는 실리콘 등의 무기 반도체, 또는 유기 화합물을 포함하는 유기 반도체를 사용할 수 있다. 본 실시형태에서는 광전 변환층(113)이 가지는 반도체로서 유기 반도체를 사용하는 예를 나타낸다. 유기 반도체를 사용함으로써, 발광 디바이스(190)의 발광층(193)과 수광 디바이스(110)의 광전 변환층(113)을 같은 방법(예를 들어 진공 증착법)으로 형성할 수 있어, 제조 장치를 공통화할 수 있기 때문에 바람직하다.
광전 변환층(113)이 가지는 n형 반도체의 재료로서는, 풀러렌(예를 들어 C60, C70 등) 또는 그 유도체 등의 전자 수용성의 유기 반도체 재료를 들 수 있다. 또한 광전 변환층(113)이 가지는 p형 반도체의 재료로서는, 구리(II)프탈로사이아닌(Copper(II) phthalocyanine; CuPc), 테트라페닐다이벤조페리플란텐(Tetraphenyldibenzoperiflanthene; DBP), 아연 프탈로사이아닌(Zinc Phthalocyanine: ZnPc) 등의 전자 공여성의 유기 반도체 재료를 들 수 있다.
예를 들어 광전 변환층(113)은 n형 반도체와 p형 반도체를 공증착하여 형성할 수 있다.
트랜지스터의 게이트, 소스, 및 드레인 이외에, 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속, 그리고 상기 금속을 주성분으로 하는 합금 등을 들 수 있다. 이들 재료를 포함하는 막을 단층 구조 또는 적층 구조로 사용할 수 있다.
또한 투광성을 가지는 도전 재료로서는 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 포함하는 산화 아연 등의 도전성 산화물 또는 그래핀을 사용할 수 있다. 또는 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 및 타이타늄 등의 금속 재료, 그리고 상기 금속 재료를 포함하는 합금 재료를 사용할 수 있다. 또는 상기 금속 재료의 질화물(예를 들어, 질화 타이타늄) 등을 사용하여도 좋다. 또한 금속 재료, 합금 재료(또는 이들의 질화물)를 사용하는 경우에는, 투광성을 가질 정도로 얇게 하는 것이 바람직하다. 또한 상기 재료의 적층막을 도전층으로서 사용할 수 있다. 예를 들어, 은과 마그네슘의 합금과, 인듐 주석 산화물의 적층막 등을 사용하면, 도전성을 높일 수 있기 때문에 바람직하다. 이들은 표시 장치를 구성하는 각종 배선, 전극 등의 도전층, 및 표시 소자가 가지는 도전층(화소 전극 또는 공통 전극으로서 기능하는 도전층)에도 사용할 수 있다.
각 절연층에 사용할 수 있는 절연 재료로서는 예를 들어 아크릴 수지, 에폭시 수지 등의 수지, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료가 있다.
본 실시형태의 표시 장치는 표시부에 수광 디바이스와 발광 디바이스를 가지고, 표시부는 화상을 표시하는 기능 및 광을 검출하는 기능의 양쪽을 가진다. 이로써, 표시부의 외부 또는 표시 장치의 외부에 센서를 제공하는 경우와 비교하여, 전자 기기의 소형화 및 경량화를 도모할 수 있다. 또한 표시부의 외부 또는 표시 장치의 외부에 제공하는 센서와 조합하여 더 많은 기능을 가지는 전자 기기를 실현할 수도 있다.
수광 디바이스는 광전 변환층 이외의 적어도 하나의 층을 발광 디바이스(EL 소자)와 공통된 구성으로 할 수 있다. 또한 수광 디바이스는 광전 변환층 이외의 모든 층을 발광 디바이스(EL 소자)와 공통된 구성으로 하여도 좋다. 예를 들어 발광 디바이스의 제작 공정에 광전 변환층의 성막 공정을 추가하기만 하면, 발광 디바이스와 수광 디바이스를 동일 기판 위에 형성할 수 있다. 또한 수광 디바이스와 발광 디바이스는 화소 전극 및 공통 전극을 동일한 재료 및 동일한 공정으로 형성할 수 있다. 또한 수광 디바이스에 전기적으로 접속되는 회로와, 발광 디바이스에 전기적으로 접속되는 회로를 동일한 재료 및 동일한 공정으로 제작함으로써, 표시 장치의 제작 공정을 간략화할 수 있다. 이와 같이, 복잡한 공정을 가지지 않아도 수광 디바이스를 내장하며 편리성이 높은 표시 장치를 제작할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 표시 장치를 적용할 수 있는 전자 기기의 예에 대하여 설명한다.
도 36의 (A)에 나타낸 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 포함한다. 표시부(6502)는 터치 패널 기능을 가진다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 36의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함한 단면 개략도이다.
하우징(6501)의 표시면 측에는 투광성을 가지는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 프린트 기판(6517), 배터리(6518) 등이 배치되어 있다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 도시하지 않은 접착층에 의하여 고정되어 있다.
또한 표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접혀 있다. 또한 이 접힌 부분에 FPC(6515)가 접속되어 있다. FPC(6515)에는 IC(6516)가 실장되어 있다. 또한 FPC(6515)는 프린트 기판(6517)에 제공된 단자와 접속되어 있다.
표시 패널(6511)에는 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태인 슬림 베젤의 표시 장치를 사용함으로써 소형이고 경량한 전자 기기를 실현할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태의 표시 장치를 가지는 전자 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 가지는 것이다. 따라서, 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 영상을 표시할 수 있다.
전자 기기로서는 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 게임기 등 비교적 큰 화면을 가지는 전자 기기 이외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥, 빌딩의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등의 평면 또는 곡면을 따라 제공할 수 있다.
도 37의 (A) 내지 (G)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가진다.
도 37의 (A) 내지 (G)에 나타낸 전자 기기는 다양한 기능을 가진다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기는 카메라 등이 제공되고, 정지 화상 또는 동영상을 촬영하고 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 37의 (A) 내지 (G)에 나타낸 전자 기기의 자세한 사항에 대하여 아래에서 설명한다.
도 37의 (A)는 텔레비전 장치(9100)를 나타낸 사시도이다. 텔레비전 장치(9100)에는 대화면, 예를 들어 50인치 이상 또는 100인치 이상의 표시부(9001)를 제공할 수 있다.
도 37의 (B)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 도 37의 (B)에는 3개의 아이콘(9050)을 표시한 예를 나타내었다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 일례로서는 전자 메일, SNS, 전화 등의 착신의 알림, 전자 메일 또는 SNS 등의 제목, 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 37의 (C)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수도 있다. 사용자는 휴대 정보 단말기(9102)를 주머니로부터 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 37의 (D)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한 휴대 정보 단말기(9200)는 예를 들어 무선 통신이 가능한 헤드세트와 상호 통신함으로써 핸즈프리로 통화할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말기와 상호로 데이터를 주고받거나 충전을 할 수도 있다. 또한 무선 급전에 의하여 충전하여도 좋다.
도 37의 (E), (F), 및 (G)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 37의 (E)는 휴대 정보 단말기(9201)를 펼친 상태의 사시도이고, 도 37의 (G)는 접은 상태의 사시도이고, 도 37의 (F)는 도 37의 (E) 및 (G) 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 가반성이 우수하고, 펼친 상태에서는 이음매가 없고 넓은 표시 영역에 의하여 표시의 일람성이 우수하다. 휴대 정보 단말기(9201)가 가지는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지된다. 예를 들어 표시부(9001)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 38의 (A)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7500)가 제공되어 있다. 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 도시하였다.
도 38의 (A)에 나타낸 텔레비전 장치(7100)는 하우징(7101)이 가지는 조작 스위치 또는 별체의 리모트 컨트롤러(7111)에 의하여 조작할 수 있다. 또는 표시부(7500)에 터치 패널을 적용하고 이를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 조작 버튼 이외에 표시부를 가져도 좋다.
또한 텔레비전 장치(7100)는 텔레비전 방송의 수신기 또는 네트워크 접속을 위한 통신 장치를 가져도 좋다.
도 38의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 가진다. 하우징(7211)에 표시부(7500)가 제공되어 있다.
도 38의 (C) 및 (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 나타내었다.
도 38의 (C)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
또한 도 38의 (D)는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)를 나타낸 것이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 가진다.
표시부(7500)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있고, 또한 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 선전 효과를 높이는 효과가 있다.
표시부(7500)에 터치 패널을 적용하여, 사용자가 조작할 수 있는 구성으로 하는 것이 바람직하다. 이로써, 광고 용도뿐만 아니라, 노선 정보, 교통 정보, 상업 시설의 안내 정보 등, 사용자가 요구하는 정보를 제공하기 위한 용도로 사용할 수도 있다.
또한 도 38의 (C) 및 (D)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연계할 수 있는 것이 바람직하다. 예를 들어 표시부(7500)에 표시되는 광고의 정보를 정보 단말기(7311)의 화면에 표시하거나 정보 단말기(7311)를 조작함으로써, 표시부(7500)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311)를 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이로써, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 38의 (A) 내지 (D)의 표시부(7500)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
C1: 용량 소자, C2: 용량 소자, C3: 용량 소자, C4: 용량 소자, EL: 발광 디바이스, G1: 배선, G2: 배선, G4: 배선, G5: 배선, G6: 배선, M1: 트랜지스터, M2: 트랜지스터, M3: 트랜지스터, M4: 트랜지스터, M5: 트랜지스터, M6: 트랜지스터, M7: 트랜지스터, M9: 트랜지스터, M10: 트랜지스터, M11: 트랜지스터, M12: 트랜지스터, PD: 수광 디바이스, PIX1: 화소 회로, PIX2: 화소 회로, PIX3: 화소 회로, S1: 배선, V0: 배선, V1: 배선, V2: 배선, V3: 배선, V4: 배선, VRW: 배선, 10: 플립플롭 회로, 11: 출력 회로, 12: 스위치 회로, 13: 회로, 14: 회로, 15: 스위치 회로, 16: 스위치 회로, 17: 스위치 회로, 18: 스위치 회로, 19: 스위치 회로, 20: 반도체 장치, 20a: 반도체 장치, 20b: 반도체 장치, 20c: 반도체 장치, 20d: 반도체 장치, 21: 행 드라이버, 22: 행 드라이버, 23: 화소 어레이, 24: 화소, 25: 회로, 26: 회로, 31: 블록, 32: 블록, 33: 블록, 40: 회로, 41: 회로, 42: 회로, 50: 선택 회로, 110: 수광 디바이스, 111: 화소 전극, 112: 공통층, 113: 광전 변환층, 114: 공통층, 115: 공통 전극, 142: 접착층, 143: 공간, 148: 차광층, 149: 광학 필터, 151: 기판, 152: 기판, 165: 배선, 166: 도전층, 172a: FPC, 190: 발광 디바이스, 191: 화소 전극, 193: 발광층, 201: 트랜지스터, 204: 접속부, 205: 트랜지스터, 206: 트랜지스터, 211: 절연층, 213: 절연층, 214: 절연층, 215: 절연층, 216: 격벽, 221: 도전층, 222a: 도전층, 222b: 도전층, 223: 도전층, 228: 영역, 231: 반도체층, 242: 접속층, 6500: 전자 기기, 6501: 하우징, 6502: 표시부, 6503: 전원 버튼, 6504: 버튼, 6505: 스피커, 6506: 마이크로폰, 6507: 카메라, 6508: 광원, 6510: 보호 부재, 6511: 표시 패널, 6512: 광학 부재, 6513: 터치 센서 패널, 6515: FPC, 6516: IC, 6517: 프린트 기판, 6518: 배터리, 7100: 텔레비전 장치, 7101: 하우징, 7103: 스탠드, 7111: 리모트 컨트롤러, 7200: 노트북형 퍼스널 컴퓨터, 7211: 하우징, 7212: 키보드, 7213: 포인팅 디바이스, 7214: 외부 접속 포트, 7300: 디지털 사이니지, 7301: 하우징, 7303: 스피커, 7311: 정보 단말기, 7400: 디지털 사이니지, 7401: 기둥, 7500: 표시부, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 아이콘, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기

Claims (10)

  1. 반도체 장치로서,
    제 1 블록과, 제 2 블록과, 제 3 블록과, 제 1 스위치 회로를 가지고,
    상기 제 1 블록 내지 상기 제 3 블록의 각각은 복수의 플립플롭 회로 및 복수의 출력 회로를 가지고,
    상기 플립플롭 회로의 각각에는 상기 출력 회로가 한 쌍이 되어 전기적으로 접속되고,
    상기 제 1 블록 내지 상기 제 3 블록의 각각에 있어서, 복수의 상기 플립플롭 회로는 종속(cascade) 접속되고,
    상기 제 1 블록의 마지막 단의 플립플롭 회로, 상기 제 2 블록의 제 1 행의 플립플롭 회로, 상기 제 2 블록의 마지막 단의 플립플롭 회로, 및 상기 제 3 블록의 제 1 행의 플립플롭 회로는 상기 제 1 스위치 회로에 전기적으로 접속되고,
    상기 출력 회로는 제 2 스위치 회로, 제 1 회로, 및 제 2 회로를 가지고,
    상기 제 2 스위치 회로는 상기 플립플롭 회로, 상기 제 1 회로, 및 상기 제 2 회로에 전기적으로 접속되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스위치 회로는 상기 제 1 블록, 상기 제 2 블록, 및 상기 제 3 블록으로부터의 신호 전위의 출력 동작 및 상기 제 1 블록 및 상기 제 3 블록으로부터의 신호 전위의 출력 동작 중 한쪽을 선택하는 기능을 가지는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 스위치 회로는 상기 플립플롭 회로와 상기 제 1 회로 간의 도통 및 상기 플립플롭 회로와 상기 제 2 회로 간의 도통 중 한쪽을 선택하는 기능을 가지는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 플립플롭 회로는 제 1 신호 전위를 상기 제 2 스위치 회로에 출력하고,
    상기 제 2 스위치 회로는 상기 제 1 신호 전위에 기초한 제 2 신호 전위를 상기 제 1 회로에 출력하고,
    상기 제 2 스위치 회로는 상기 제 1 신호 전위에 기초한 제 3 신호 전위를 상기 제 2 회로에 출력하고,
    상기 제 1 회로는 상기 제 2 신호 전위에 기초한 제 4 신호 전위를 출력하고,
    상기 제 2 회로는 상기 제 3 신호 전위에 기초한 제 5 신호 전위를 출력하는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 스위치 회로 및 상기 제 2 스위치 회로에는 제 6 신호 전위, 제 7 신호 전위, 또는 제 8 신호 전위를 입력할 수 있고,
    상기 제 1 스위치 회로 및 상기 제 2 스위치 회로에 상기 제 6 신호 전위를 입력하였을 때, 상기 제 1 블록 내지 상기 제 3 블록이 가지는 상기 제 1 회로가 신호 전위를 출력하고,
    상기 제 1 스위치 회로 및 상기 제 2 스위치 회로에 상기 제 7 신호 전위를 입력하였을 때, 상기 제 1 블록 내지 상기 제 3 블록이 가지는 상기 제 2 회로가 신호 전위를 출력하고,
    상기 제 1 스위치 회로 및 상기 제 2 스위치 회로에 상기 제 8 신호 전위를 입력하였을 때, 상기 제 1 블록 및 상기 제 3 블록이 가지는 상기 제 2 회로가 신호 전위를 출력하는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 블록이 가지는 상기 플립플롭 회로의 마지막 단이 제 4 단일 때, 상기 제 2 블록이 가지는 상기 플립플롭 회로의 마지막 단은 제 4n 단(n은 2 이상의 정수(整數))이고,
    상기 제 3 블록이 가지는 상기 플립플롭 회로의 마지막 단은 제 4n+4 단인, 반도체 장치.
  7. 표시 장치로서,
    제 1 항 내지 제 6 항 중 어느 한 항에 기재된 반도체 장치와 화소를 가지고,
    상기 화소는 표시 소자를 가지는 제 3 회로 및 수광 소자를 가지는 제 4 회로를 가지고,
    상기 제 1 회로는 상기 제 3 회로에 전기적으로 접속되고, 상기 제 2 회로는 상기 제 4 회로에 전기적으로 접속되는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 표시 소자는 발광 소자이고,
    상기 수광 소자는 상기 발광 소자와 공통된 전극을 가지는, 표시 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 3 회로 및 상기 제 4 회로는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고, 상기 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가지는, 표시 장치.
  10. 전자 기기로서,
    제 7 항 내지 제 9 항 중 어느 한 항에 기재된 표시 장치를 가지는, 전자 기기.
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