JP5917759B2 - ゲートドライバ - Google Patents

Description

本発明は、半導体装置およびその駆動方法等に関する。本発明は、表示装置の回路に特に
関連する。

なお、本明細書において、半導体装置とは半導体素子（トランジスタ、ダイオード等）を
含む回路、及び同回路を有する装置をいう。また、半導体特性を利用することで機能しう
る装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、
照明装置及び電子機器等は全て半導体装置である。

アクティブマトリクス型の表示装置には、アレイ状に配列された複数の画素により画面が
構成されている。画素は回路で構成されている。同じ行に設けられている画素回路は、そ
の行のゲート線に接続され、同じ列に設けられている画素回路は、その列のソース線に接
続されている。画素回路には、ゲート線に入力されるゲート信号によりオンオフが制御さ
れるスイッチが設けられている。ゲートドライバにより、垂直方向に配列されたゲート線
に順次にパルス信号を供給することで、行単位で画素が選択される。選択行の画素回路に
は、ソース線から画像信号に対応するソース信号が入力される。

また、アクティブマトリクス型の表示装置の小型化、軽量化、狭額縁化の１つの手段とし
て、画素部と共にゲートドライバを同一基板上に作製することが知られている。表示装置
の画素回路は、ｎチャネル型またはｐチャネル型の何れか一方の導電型のトランジスタで
作製することが可能である。したがって、製造工程数を少なくする、製造コストを下げて
ベゼル幅の狭い表示装置を作製するためには、ＣＭＯＳ回路を用いずに、単一導電型のト
ランジスタでゲートドライバを設計することが好ましい。

ゲートドライバの主要な回路は、シフトレジスタである。例えば、特許文献１および２に
は、単一導電型のトランジスタで構成されたシフトレジスタが開示されている。特許文献
１には、シフトレジスタの出力端子にデマルプレクサを接続したゲートドライバが開示さ
れている。特許文献２には、画面を部分的に書き換えるパーシャル駆動を可能とするゲー
トドライバが開示されている。

特開２０１１−０９０７６１号公報 特開２０１１−２０９７１４号公報

そこで、本発明の一形態の課題の１つは、１段のシフトレジスタの出力信号から、複数の
配線に出力されるパルス信号を生成する機能を備えた、単一の導電型のトランジスタで構
成される新規な回路を提供することにある。また、本発明の一形態の課題の１つは、ゲー
トドライバのレイアウト設計により額縁幅が狭い表示装置を提供することを可能にする。
また、本発明の一形態の課題の１つは、表示装置のパーシャル駆動を可能にする新規なゲ
ートドライバを提供することにある。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。

本発明の一形態は、複数の配線にパルス信号を順次出力する機能を備え、単一の導電型の
トランジスタでなるパルス生成回路であり、カスケード接続されたｋ（ｋは２以上の整数
）段の第１の単位回路と、入力に１個の第１の単位回路が接続され、出力にＭ（Ｍは２以
上の整数）本の配線が接続されているｋ個の第２の単位回路を有し、第１の単位回路は、
第１の信号を生成して、次段の第１の単位回路に出力し、第２の信号を生成して、前段の
第１の単位回路に出力し、前段の第１の単位回路から入力された第１の信号に従い、第２
の単位回路への第３の信号の出力を開始し、次段の第１の単位回路から入力された第２の
信号に従い、第２の単位回路への第３の信号の出力を停止し、第２の単位回路は、第３の
信号からＭ個のパルス信号を生成し、Ｍ個のパルス信号をＭ本の配線に出力するパルス生
成回路である。

上記の形態のパルス生成回路において、第１の単位回路は、第４の信号を生成して、第２
の単位回路に出力し、第２の単位回路は、第４の信号に従い、Ｍ本の配線に一定電圧を入
力するようにしてもよい。

上記の形態のパルス生成回路において、第２の単位回路は、Ｍ個の制御信号のパルス幅に
対応するパルス幅を有するＭ個のパルス信号を生成するようにしてもよい。

また、上記の形態のパルス生成回路を、ゲート信号を生成するゲートドライバに適用する
ことで表示装置を提供することができる。

本発明の一形態により、１段のシフトレジスタの出力信号から、複数の配線に出力される
パルス信号を生成する機能を備えた、単一の導電型のトランジスタで構成される新規な回
路を提供することが可能になる。また、本発明の一形態により、ゲートドライバのレイア
ウト設計により狭額縁な表示装置を提供することが可能になる。

液晶表示装置の構成の一例を示すブロック図。 Ａ、Ｂ：液晶パネルの構成の一例を示す平面図。Ｃ、Ｄ：画素回路の構成の一例を示す回路図。 ゲートドライバの構成の一例を示すブロック図。 ゲートドライバの配線群、回路の配置例を示す模式図。Ａ：実施の形態。Ｂ：従来例。 ゲートドライバ（左側）の構成の一例を示すブロック図。 ゲートドライバ（右側）の構成の一例を示すブロック図。 ゲートドライバの駆動方法の一例を示すタイミングチャート。 Ａ：単位回路（ＧＳＲ）の構成の一例を示す回路図。Ｂ：同ブロック図。 Ａ：ダミー単位回路（ｄｍｙＧＳＲ）の構成の一例を示す回路図。Ｂ：同ブロック図。 Ａ、Ｂ：単位回路（ＤＥＭＵＸ）の構成の一例を示すブロック図。Ｃ、Ｄ：ダミー単位回路（ｄｍｙＤＥＭＵＸ）の構成の一例を示すブロック図。 Ａ：単位回路（ＢＵＦ）の構成の一例を示すブロック図。Ｂ、Ｃ：同回路図。 単位回路（ＧＳＲ）の駆動方法の一例を示すタイミングチャート。 単位回路（ＧＳＲ）の構成の一例を示す回路図。 単位回路（ＧＳＲ）の構成の一例を示す回路図。 Ａ：単位回路（ＧＳＲ）の構成の一例を示す回路図。Ｂ：同ブロック図。 Ａ：単位回路（ＧＳＲ）の構成の一例を示す回路図。Ｂ：同ブロック図。 ゲートドライバ（左側）の構成の一例を示すブロック図。 ゲートドライバ（右側）の構成の一例を示すブロック図。 画素回路の構成の一例を示す上面図。 ＬＣパネル（画素回路およびドライバ）の構成の一例を示す断面図。 Ａ−Ｃ：ＬＣパネルの素子基板の作製方法の一例を示す断面図。 Ａ−Ｃ：図２１Ｃに続く工程の一例を示す断面図。 Ａ−Ｃ：図２２Ｃに続く工程の一例を示す断面図。 Ａ−Ｃ：図２３Ｃに続く工程の一例を示す断面図。 Ａ−Ｃ：ＬＣパネルの対向基板の作製方法の一例を示す断面図。 Ａ−Ｃ：画素回路の構成の一例を示す断面図。 Ａ−Ｃ：電子機器の一例を示す図。 Ａ−Ｃ：電子機器の一例を示す図。

以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能
を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施形態では、半導体装置の一例として、液晶表示装置（以下、ＬＣＤ）について説明
する。

＜ＬＣＤの構成例＞
ＬＣＤは、液晶パネル（ＬＣパネル）、コントローラ、電源回路、及びバックライトモジ
ュール等を有する半導体装置である。図１は、アクティブマトリクス型のＬＣＤの構成の
一例を示すブロック図である。図２Ａ、および図２Ｂに、ＬＣＤを構成する液晶パネル（
ＬＣパネル）の構成の一例を示す。

図１に示すように、ＬＣＤ１０は、画素部２０、ゲートドライバ２１、ゲートドライバ２
２、ソースドライバ２３、およびコントローラ２４を有する。図２Ａに、画素部２０とす
べてのドライバ（２１、２２、２３）が同一基板上に作製されているＬＣパネルの構成の
一例を示し、図２Ｂに、画素部２０とゲートドライバ（２１、２２）が同一基板上に作製
されているＬＣパネルの構成の一例を示す。

［ＬＣパネル］
ＬＣパネルは、液晶（ＬＣ）モジュールと呼ばれることもある。筐体に、ＬＣパネル、そ
の制御回路、電源回路、及びバックライトモジュール等を組み込むことで液晶表示装置が
構成される。

図２Ａには、画素部２０およびドライバ（２１、２２、２３）が、同一の導電型のトラン
ジスタで構成される回路である場合のＬＣパネルの構成例を示す。ＬＣパネル５１は、２
枚の基板６１、基板６２を有する。基板６１には、画素部２０およびドライバ（２１、２
２、２３）、および端子部６５が作製されている。

端子部６５には、画素部２０およびドライバ（２１、２２、２３）を外部の回路に接続す
るための複数の端子が形成されている。端子部６５は、ＦＰＣ６６に接続されている（Ｆ
ＰＣ；Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔｓ）。ここでは、端子部６５
にＦＰＣ６６を接続していない構造も、ＬＣパネルに含まれる。

基板６１と基板６２は、スペーサにより液晶層を設ける隙間（セルギャップ）が維持され
た状態で対向している。スペーサは、基板６１または基板６２の一方に設けられている。
あるいは、基板６１と基板６２の間に封止されている。

シール部材６３は、基板６１と基板６２が対向している領域の周辺部に設けられている。
シール部材６３により、基板６１と基板６２の間に液晶層が封止されている。また、ドラ
イバ（２１、２２、２３）と重なるようにシール部材６３を設けることにより、ＬＣパネ
ル５１の表示に寄与しない額縁幅を狭くすることができる。

ＬＣパネル５１において、画素部２０およびドライバ（２１、２２、２３）のトランジス
タは同一の導電型である。なお、ソースドライバ２３を、ｎチャネル型、Ｐチャネル型両
方の導電型のトランジスタで構成する場合は、ソースドライバ２３を、画素部２０とゲー
トドライバ（２１、２２）と基板６１上に一体形成せずに、ＩＣチップに組み込み、この
ＩＣチップを基板６１に実装すればよい。

そのような構成例のＬＣパネルを図２Ｂに示す。図２Ｂに示すように、ＬＣパネル５２に
おいて、ＴＣＰ６８はソースドライバ２３を構成するＩＣチップが実装されている（ＴＣ
Ｐ；Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）。なお、ＴＣＰ６８には、ＩＣチップ
に接続されるＦＰＣは図示していない。基板６１には、ＴＣＰ６８に接続される端子部６
７が作製されている。端子部６７には、画素部２０のソース線をＴＣＰ６８に接続するた
めの複数の端子が形成されている。なお、ＴＣＰ６８が取りつけられていない状態も本実
施の形態の液晶パネルの１つの構成例とみなす。

また、ソースドライバ２３の一部の回路を、画素部２０、ゲートドライバ（２１、２２）
と同じ導電型のトランジスタで作製できる場合は、その回路を基板６１上に一体形成し、
他の回路をＩＣチップに組み込んでもよい。

なお、ＩＣチップの実装方法は特に限定されない。ベアチップを直接基板６１に取り付け
る方式（ＣＯＧ；Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）でもよい。また、ＴＣＰの代わりに、Ｉ
ＣチップをＳＯＦ（Ｓｙｓｔｅｍ ｏｎ Ｆｉｌｍ）に組み込み、ＳＯＦを基板６１に取
り付けてもよい。

［画素部、画素回路］
図１に示すように、画素部２０は、アレイ状に配置された複数の画素回路３０、垂直方向
に配列された複数のゲート線３１、および水平方向に配列された複数のソース線３２を有
する。同じ行の画素回路３０は、その行のゲート線３１に接続され、同じ列の画素回路３
０は、その列のソース線３２に接続されている。

図２Ｃは、画素回路３０の構成の一例を示す回路図である。画素回路３０は、液晶素子３
３、トランジスタ３４および容量素子３５を有する。

液晶素子３３は、２つの電極と、２つの電極に挟まれた液晶層を有する。一方の電極は、
トランジスタ３４に接続され、他方の電極は電圧ＶＣＯＭ＿Ｔが入力される。トランジス
タ３４は、液晶素子３３をソース線３２に接続するスイッチとして機能する。容量素子３
５は、液晶素子３３の２つの電極間の電圧を保持するための保持容量の機能を有する。

トランジスタ３４がオン状態となると、ソース線３２の電位により、液晶素子３３および
容量素子３５が放電または充電される。液晶素子３３および容量素子３５で保持している
電圧により、液晶層の配向状態が変化し、液晶素子３３の透過率が変化する。

なお、画素回路３０の回路構成を変えることで、ＬＣＤ以外の表示装置を得ることができ
る。例えば、電子ペーパとする場合は、図２Ｃにおいて、液晶素子３３の代わりに、電子
粉流体方式等により表示を行う表示素子を設ければよい。

また、エレクトロルミネセンス（ＥＬ）表示装置とする場合には、図２Ｄの画素回路４０
を画素部２０に設ければよい。画素回路４０は、ＥＬ素子４１、トランジスタ４２、トラ
ンジスタ４３、および容量素子４４を有する。

ＥＬ素子４１は、２つの電極（アノード及びカソード）と、２つの電極に挟まれた発光層
を有する。一方の電極は、定電圧が入力されている配線４５に接続されている。発光層は
、発光性の物質を少なくとも含む。発光性の物質としては、有機ＥＬ材料、無機ＥＬ材料
等がある。また、発光層の発光としては、一重項励起状態から基底状態に戻る際の発光（
蛍光）、三重項励起状態から基底状態に戻る際の発光（リン光）がある。

ＥＬ素子４１は２つの電極間を流れる電流によって発光強度を変化させることが可能な素
子である。ここでは、トランジスタ４３を流れる電流によりＥＬ素子４１の発光強度が調
節される。つまり、トランジスタ４３のゲートの電圧により、ＥＬ素子４１の発光強度が
調節される。

トランジスタ４３のゲートと定電圧が供給される配線４６間には、容量素子４４が接続さ
れている。容量素子４４は、トランジスタ４３のゲートの電圧を保持する保持容量として
機能する。トランジスタ４２は、トランジスタ４３のゲートとソース線３２を接続するス
イッチとして機能する。トランジスタ４２がオン状態になると、トランジスタ４２を流れ
る電流により、トランジスタ４３のゲートに接続されている容量素子４４が充電または放
電される。

［コントローラ］
コントローラ２４は、ＬＣＤ１０の制御を行う。コントローラ２４には、画像信号、及び
画面の書き換えを制御するための同期信号等が入力される。同期信号としては、例えば水
平同期信号、垂直同期信号、及び基準クロック信号等がある。

［ソースドライバ］
ソース線３２はソースドライバ２３に接続されている。ソースドライバ２３は、コントロ
ーラ２４から入力された画像信号からデータ信号を生成し、ソース線３２に出力する機能
を有する。

［ゲートドライバ］
ゲートドライバ（２１、２２）のトランジスタは単一導電型のトランジスタで作製されて
いる。

ゲートドライバ２１、２２は、コントローラ２４から入力された制御信号に従い、ゲート
信号をゲート線３１に出力する機能を有する。ゲート信号は、データ信号を入力する画素
回路３０を選択するための信号である。ゲート線３１は、ゲートドライバ２１またはゲー
トドライバ２２の何れか一方に接続される。

ＬＣＤ１０のように画素部の左右にゲートドライバを設けた場合は、従来では、奇数行の
ゲート線を一方のゲートドライバに接続し、偶数行のゲート線を他方のゲートドライバに
接続する。つまり、１行ごとにゲート線が接続されるゲートドライバが入れ替わる。

これに対して、ＬＣＤ１０では、Ｍ行毎に（Ｍは２以上の整数）ゲート線３１が接続され
るドライバが、ゲートドライバ２１とゲートドライバ２２で交互に入れ替わる。図１の例
では、Ｍは４である。

図１に示すように、ゲート線３１は、４行（４本）毎に、ゲートドライバ２１またはゲー
トドライバ２２に交互に接続されている。別言すると、画素部２０において、ゲート線３
１はＭ行（Ｍ本）毎にグループ化されており、ゲートドライバ２１とゲートドライバ２２
には、グループ化されたゲート線群が交互に接続されている。

以下、図３を用いて、ゲートドライバ（２１、２２）のより具体的な構成を説明する。

＜ゲートドライバの構成例＞
図３は、ゲートドライバ２１、２２の構成の一例を示すブロック図である。

なお、以下の説明において、右、左、上、下の位置を示す用語や、行番号、列番号は、図
１の回路、配線の配置を基準に用いられる。例えば、ゲートドライバ２１は、左側ゲート
ドライバとし、ゲートドライバ２２は、右側ゲートドライバと呼ぶことにする。以下、ゲ
ートドライバ２１、２２の配置を明確にするため、ゲートドライバ２１を、”ＧＤＬ２１
”と呼び、ゲートドライバ２２を”ＧＤＲ２２”と呼ぶことにする。

また、信号、配線が、ＧＤＬ２１およびＧＤＲ２２に関連するかを区別する場合には、そ
の用語や符号に”Ｒ”、”Ｌ”をつけて区別することにする。

また、同じ要素（信号、回路）において、行番号、列番号、順序等を示すため、”＿１”
、”［Ｌ１］”などの識別番号を用語に付けることにする。例えば、同じゲート線３１に
対してＧＬ＿９とＧＬ＿Ｒ５の識別記号が付されているが、ＧＬ＿９は、画素部２０全体
で、第９行のゲート線３１であることを表し、ＧＬ＿Ｒ５は、ＧＤＲ２２に接続されてい
る第５行のゲート線３１であることを示している。

図３に示すようにＧＤＬ２１、およびＧＤＲ２２は同じ構成を有する。ＧＤＬ２１、およ
びＧＤＲ２２は、シフトレジスタ１００およびデマルチプレクサ１１０を有する。シフト
レジスタ１００は、カスケード接続されたｍ段（ｍは２以上の整数）の単位回路１０１（
ＧＳＲ）を有する。デマルチプレクサ１１０は、ｍ個の単位回路１１１（ＤＥＭＵＸ）を
有する。

［シフトレジスタ］
単位回路１０１は、１段のシフトレジスタである。単位回路１０１は、制御信号（ＣＬＫ
）に従い、入力されたスタートパルス信号（ＳＰ）を次段の単位回路１０１に転送する機
能を有する。

以下、単位回路１０１をＧＳＲ１０１と呼ぶ。他の回路、信号などについても、同様に、
図面に記載された別の用語を使って呼ぶ場合がある。

ＧＳＲ１０１は、少なくとも第１乃至第３のパルス信号を生成する機能を有する。第１の
パルス信号は、転送されるスタートパルス信号に対応する信号であり、また、セット動作
のトリガーとなる制御信号（セット信号）でもある。第１のパルス信号は、次段のＧＳＲ
１０１に出力される。第２のパルス信号は、リセット動作のトリガーとなる制御信号（リ
セット信号）であり、前段のＧＳＲ１０１に出力される。第３のパルス信号は、ゲート信
号を生成するためのパルス信号であり、ＤＥＭＵＸ１１１へ出力される。

なお、最終段（第ｍ段）のＧＳＲ１０１には、ダミー単位回路１０２（ｄｍｙＧＳＲ）が
接続されている。ｄｍｙＧＳＲ１０２は、最終段のＧＳＲ１０１に第２のパルス信号（リ
セット信号）を出力するための回路であり、また、最終段のＧＳＲ１０１から第１のパル
ス信号（セット信号）が入力される。

［デマルチプレクサ］
デマルチプレクサ１１０の入力にはシフトレジスタ１００が接続されており、シフトレジ
スタ１００からは第３のパルス信号が入力される。デマルチプレクサ１１０の出力には、
複数本（ここでは、４ｍ本）のゲート線３１が接続されている。デマルチプレクサ１１０
は、４ｍ本のゲート線３１から信号を出力する１本または複数本の配線を選択し、選択さ
れた配線にシフトレジスタ１００からの入力信号を出力する機能を有する。デマルチプレ
クサ１１０の出力信号がゲート信号である。

デマルチプレクサ１１０は、ｍ個の単位回路１１１（ＤＥＭＵＸ）を有する。単位回路１
１１も、デマルチプレクサの機能を備えているため、デマルチプレクサ１１０は、デマル
チプレクサ群と呼ぶこともできる。

（単位回路；ＤＥＭＵＸ）
ＤＥＭＵＸ１１１は、入力された１個の信号から複数個（ここでは、４個）のパルス信号
を生成し、生成した複数のパルス信号を、複数本の配線に順次出力する機能を有する。Ｄ
ＥＭＵＸ［Ｌ１］を例にその動作を説明すると、ＤＥＭＵＸ［Ｌ１］は、４個の制御信号
（ＰＷＣＬ１−ＰＷＣＬ４）に従い、ＧＳＲ［Ｌ１］から入力される第３のパルス信号か
ら４個のパルス信号を生成し、これら４個のパルス信号を、ゲート線（ＧＬ＿Ｌ１―ＧＬ
＿Ｌ４）に順次出力する。

ＧＤＬ２１において、ＤＥＭＵＸ１１１［Ｌｋ］には、第（８ｋ−７）行−第（８ｋ−４
）行のゲート線３１が接続される（ｋは１以上の整数）。また、ＧＤＲ２２において、Ｄ
ＥＭＵＸ１１１［Ｒｋ］（第ｋ段の単位回路１１１）には、第（８ｋ−３）行−第（８ｋ
）行のゲート線３１が接続される。

なお、図３の例では、ＤＥＭＵＸ１１１に４本のゲート線３１が接続されている例を示し
たが、一般化すると、ＤＥＭＵＸ１１１には、Ｍ本（Ｍは２以上の整数）のゲート線３１
を接続することができる。この場合、ＤＥＭＵＸ１１１［Ｌｋ］（１≦ｋ≦ｍ、ｋは整数
）には、第（２Ｍｋ−２Ｍ＋１）行―第（２Ｍｋ−Ｍ））行のゲート線３１が接続される
。ＤＥＭＵＸ１１１［Ｒｋ］には、第（２Ｍｋ−Ｍ＋１）行―第（２Ｍｋ）行のゲート線
３１が接続される。ＤＥＭＵＸ１１１は、Ｍ個の制御信号に従い、１本または複数本のゲ
ート線３１を選択し、選択したゲート線３１にＧＳＲ１０１からの入力信号を出力する。

（ダミー単位回路；ｄｍｙＤＥＭＵＸ）
また、デマルチプレクサ１１０は、ダミー単位回路１０２（ｄｍｙＧＳＲ）に接続された
ダミー単位回路１１２（ｄｍｙＤＥＭＵＸ）を有する。ｄｍｙＤＥＭＵＸ１１２には、２
本のダミーゲート線３７が接続されている。ｄｍｙＤＥＭＵＸ１１２は、ＤＥＭＵＸ１１
１と同様の機能を有しており、２つの制御信号（ＰＷＣＬ１、ＰＷＣＬ２）に従い、ｄｍ
ｙＧＳＲ１０２の出力信号を、順次、２つのダミーゲート線３７に入力する機能を有する
。

なお、ｄｍｙＤＥＭＵＸ１１２は設けなくてもよい。また、設ける場合でも、ダミーゲー
ト線３７を設けなくてもよい。また、ダミーゲート線３７を設ける場合、画素部２０に、
ダミーゲート線３７に接続される画素回路３０を設けてもよいし、設けなくてもよい。ま
た、画素回路３０を設ける場合は、画素回路３０を全ての列に設けてもよいし、一部の列
に設けてもよい。

（単位回路；ＰＧＣ）
また、ＧＤＬ２１とＧＤＲ２２は、ｍ個の単位回路１２１（ＰＧＣ）と１個のダミー単位
回路１２２（ｄｍｙＰＧＣ）を有する回路でもある。

ＰＧＣ１２１はＧＳＲ１０１とＤＥＭＵＸ１１１を有する回路であり、ｄｍｙＰＧＣは、
ｄｍｙＧＳＲ１０２とｄｍｙＤＥＭＵＸ１１２を有する回路であり、それぞれ、複数個の
パルス信号を生成する機能を有する。ＰＧＣ１２１は、複数本のゲート線３１にゲート信
号を出力する回路であり、ｄｍｙＰＧＣ１２２は、１本または複数本のダミーゲート線３
７にゲート信号を出力する回路である。

＜狭額縁＞
図３に示すように、１段のＧＳＲ１０１（１段のＰＧＣ１２１）で、複数本のゲート線３
１にゲート信号を出力することができるため、ゲートドライバ（２１、２２）において、
回路および配線群の１行あたりの占有面積を縮小することが可能である。図４を用いて、
このことを説明する。

図４は、本実施の形態と従来例のゲートドライバのレイアウトの違いを説明するための模
式図であり、図４Ａには、本実施の形態のゲートドライバのレイアウト例であり、図４Ｂ
は、従来例のレイアウト例である。なお、比較を容易にするため、図４Ｂでも、図３およ
び図１０Ｂ等と同じ用語、符号を使用している。

従来例のゲートドライバでは、１本のゲート線に対して１段のＧＳＲが設けられる。これ
に対して、本実施の形態では、４本のゲート線に対して１段のＧＳＲを設ければよい。そ
の結果として、本実施の形態のゲートドライバの幅Ｗｇｄは、従来例のゲートドライバの
幅Ｗｐａよりも狭くなる。つまり、本実施の形態のゲートドライバ（２１、２２）を採用
することでＬＣＤ１０の額縁幅を狭くすることが可能になる。

＜ゲートドライバ；ＧＤＲ、ＧＤＬの駆動方法例＞
図５−図７を用いて、ＧＤＬ２１およびＧＤＲ２２の駆動方法の一例を説明する。また、
ＬＣＤ１０の画素部２０（画面）を部分的に書き換えるパーシャル駆動についても合わせ
て説明する。

図５は、ＧＤＬ２１のより具体的な構成の一例を示すブロック図であり、図６は、ＧＤＲ
２２のより具体的な構成の一例を示すブロック図である。図７は、ＧＤＬ２１、ＧＤＲ２
２のタイミングチャートである。

＜ＧＤＬ、ＧＤＲ構成例＞
図５および図６に示すように、ＧＤＬ２１とＧＤＲ２２は同様の構成を有するため、ここ
では、ＧＤＬ２１のみについて説明する。奇数段のＧＳＲ１０１には、クロック信号（Ｃ
ＬＫＬ１、ＣＬＫＬ２）が入力される。偶数段のＧＳＲ１０１には、クロック信号（ＣＬ
ＫＬ３、ＣＬＫＬ４）が入力される。ｄｍｙＧＳＲ１０２には、クロック信号（ＣＬＫＬ
１、ＣＬＫＬ２）が入力される。なお、最終段のＧＳＲ１０１に、クロック信号（ＣＬＫ
Ｌ１、ＣＬＫＬ２）が入力される場合は、ｄｍｙＧＳＲ１０２には、クロック信号（ＣＬ
ＫＬ３、ＣＬＫＬ４）が入力される。

なお、以下の説明において、”クロック信号ＣＬＫＬ１”を、”信号ＣＬＫＬ１”または
”ＣＬＫＬ１”と省略して呼ぶ場合がある。これは、信号だけでなく、電圧、回路、端子
についても同様に省略することがある。

ＧＳＲ［Ｌ１］には、スタートパルス信号ＳＰＬが入力される。各段のＧＳＲ１０１は、
信号ＣＬＫＬ２または信号ＣＬＫＬ４に従い、スタートパルス信号ＳＰＬをシフトさせた
信号を次段のＧＳＲ１０１に出力する。また、ＧＳＲ１０１およびｄｍｙＧＳＲ１０２は
、信号ＣＬＫＬ１または信号ＣＬＫＬ３に従い、リセット信号を前段のＧＳＲ１０１に出
力する。

ＤＥＭＵＸ１１１には、クロック信号（ＰＷＣＬ１−ＰＷＣＬ４）、およびＧＳＲ１０１
で生成された２つの信号が入力される。ＤＥＭＵＸ１１１では、信号（ＰＷＣＬ１−ＰＷ
ＣＬ４）に従い、ＧＳＲ１０１から入力される信号から４個のパルス信号を生成し、４つ
の出力端子に順次出力する。図５では、ＤＥＭＵＸ１１１の４個の出力信号ＧＯＵＴが出
力されるゲート線を、行番号をつけて区別している。

また、ＤＥＭＵＸ１１１は、ＧＳＲ１０１のもう一方の出力信号に従い、４個の出力端子
に一定電圧を出力する。つまり、ＤＥＭＵＸ１１１において、パルス信号（ゲート信号）
を生成しない期間は、４個の出力端子に一定電圧を供給することで、この期間は、ゲート
線３１の電圧をＬレベルとすることができる。このように、ゲート線３１の電圧を、画素
回路３０を非選択状態にする電圧に確実に維持することができるので、ＬＣＤ１０で高品
位な表示を行うことができる。

また、ｄｍｙＤＥＭＵＸ１１２は、ＤＥＭＵＸ１１１と異なり、２つのダミーゲート信号
ｄｍｙＧＯＵＴを出力するため、信号ＰＷＣＬ１−ＰＷＣＬ２、並びに、ｄｍｙＧＳＲ１
０２からの２つの出力信号が入力される。

＜ＧＤＬ、ＧＤＲの駆動方法例＞
図７のタイミングチャートを用いて、ＧＤＬ、ＧＤＲの駆動方法の一例を説明する。図７
には、図５のＧＤＬ２１および図６のＧＤＲ２２に入力される制御信号、ならびに、ＧＤ
Ｌ２１およびＧＤＲ２２の出力信号の波形を示す。なお、図７には、ＧＤＬ２１の出力信
号として、ＧＳＲ１０１［Ｌ１］からの出力信号ＧＯＵＴ１［Ｌ１］−ＧＯＵＴ４［Ｌ４
］を示し、また、ＧＤＲ２２の出力信号として、ＧＳＲ１０１［Ｒ１］からの出力信号Ｇ
ＯＵＴ５［Ｒ１］−ＧＯＵＴ８［Ｒ４］を示している。

なお、図７は、画素回路３０のトランジスタ３４をｎチャネル型トランジスタである場合
のタイミングチャートであり、ゲート線３１にハイレベル（Ｈレベル）のゲート信号（Ｇ
ＯＵＴ）を入力することで、ゲート線３１を選択する。

ＧＤＬ２１には、スタートパルス信号ＳＰＬ、クロック信号ＣＬＫＬ１−ＣＬＫＬ４、お
よびクロック信号ＰＷＣＬ１−ＰＷＣＬ４が入力される。ＧＤＲ２２には、スタートパル
ス信号ＳＰＲ、クロック信号ＣＬＫＲ１−ＣＬＫＲ４、およびクロック信号ＰＷＣＲ１−
ＰＷＣＲ４が入力される。

［シフトレジスタの入力信号］
ＣＬＫＬ１−ＣＬＫＬ４、ＣＬＫＲ１−ＣＬＫＲ４は同じ周期のクロック信号である。

ＣＬＫＬ１、ＣＬＫＬ３、ＣＬＫＲ１、およびＣＬＫＲ３は、同じ波形の信号であり、そ
のパルス幅は１／２周期である。ＣＬＫＬ３は、ＣＬＫＬ１の反転信号であり、ＣＬＫＲ
３は、ＣＬＫＲ１の反転信号である。また、ＣＬＫＲ１は、ＣＬＫＬ１に対して、位相が
１／４周期遅れた信号である。この位相の遅れは、信号ＳＰＬに対する信号ＳＰＲの位相
の遅れと同じである。

ＣＬＫＬ２、ＣＬＫＬ４、ＣＬＫＲ２、およびＣＬＫＲ４は、同じ波形の信号であり、そ
のパルス幅（Ｈレベルである期間）は、スタートパルス信号（ＳＰＬ、ＳＰＲ）と同じで
あり、その周期の３／８である。

ＣＬＫＬ２は、ＣＬＫＬ１がＨレベルとなる期間、Ｈレベルとなる信号であり、同じタイ
ミングで、ＣＬＫＬ１とＣＬＫＬ２の信号が立ち下がる。また、ＣＬＫＬ４は、ＣＬＫＬ
３がＨレベルである期間中にＨレベルである信号であり、同じタイミングで、ＣＬＫＬ３
とＣＬＫＬ４の信号が立ち下がる。ＣＬＫＲ２、ＣＬＫＲ４も同様である。

［デマルチプレクサの入力信号］
信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）は、ＤＥＭＵＸ１１１からゲ
ート線３１にＨレベルの信号を出力するタイミングを規定するクロック信号である。その
ため、信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）のパルス幅を部分的に
変えることで、パーシャル駆動が可能である。

通常駆動では、信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）は、周期およ
びパルス幅が同じクロック信号であり、その周期は、信号（ＣＬＫＬ１−ＣＬＫＬ４、Ｃ
ＬＫＲ１−ＣＬＫＲ４）の１／２である。また、信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣ
Ｒ１−ＰＷＣＲ４）は、図７に示すように前後の信号とパルスが重なる。ここでは、パル
スが重なる期間は、パルス幅の１／２としている。よって、ＰＷＣＬ１を基準とした場合
、他の信号の位相の遅れは、ＰＷＣＬ２はパルス幅の１／２倍であり、ＰＷＣＬ３はパル
ス幅の２／２倍であり、ＰＷＣＬ４はパルス幅の３／２倍である。更に、ＰＷＣＲ１は、
パルス幅の４／２倍であり、ＰＷＣＲ２はパルス幅の５／２倍であり、ＰＷＣＲ３はパル
ス幅の６／２倍であり、ＰＷＣＲ４はパルス幅の７／２倍である。

期間ＴｏｕｔＬ１において、ＤＥＭＵＸ［Ｌ１］は、ＧＳＲ［Ｌ１］からの入力信号を４
個の出力端子に分配して、それぞれから、ＧＯＵＴ１−ＧＯＵＴ４を出力する。Ｔｏｕｔ
Ｌ１は、ＣＬＫＬ１の立ち上がりで開始し、ＣＬＫＬ２の立ち上がりで終了する。ＤＥＭ
ＵＸ［Ｌ１］は、ＰＷＣＬ１がＨレベルである期間、ＨレベルのＧＯＵＴ１を出力する。
同様に、ＤＥＭＵＸ［Ｌ１］は、ＨレベルのＰＷＣＬ２−ＰＷＣＬ４の入力により、ＧＯ
ＵＴ２−ＧＯＵＴ４を出力する。

期間ＴｏｕｔＲ１において、ＤＥＭＵＸ［Ｒ１］は、ＤＥＭＵＸ［Ｌ１］と同様に動作し
、ＧＯＵＴ５−ＧＯＵＴ８を出力する。

このようなデマルチプレクサ１１０の動作により、ゲート線（ＧＬ＿１−ＧＬ＿８）には
、それぞれ、ゲート信号（ＧＯＵＴ１−ＧＯＵＴ８）が、パルス幅の１／２ずつ遅れて出
力される。

［パーシャル駆動］
パーシャル駆動を行うためには、一部のゲート線３１のみにＨレベルのＧＯＵＴを出力す
るように、ＧＤＬ２１、ＧＤＲ２２を駆動すればよい。本実施の形態では、信号（ＰＷＣ
Ｌ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）のパルス幅を制御することで、パーシャル
駆動を実現する。

具体的には、１フレーム期間のある期間、信号（ＰＷＣＲ１−ＰＷＣＲ４、ＰＷＣＬ１−
ＰＷＣＬ４）の一部、または全てのパルス幅をゼロとし、そのレベルをＬとする。この期
間に選択される１または複数行のゲート線３１は、Ｈレベルとならないため、それらの行
の画素回路３０は書き換えられない。例えば、期間ＴｏｕｔＲ１に、ＰＷＣＲ１−ＰＷＣ
Ｒ４がＬレベルであれば、第５行−第８行の画素回路３０は選択されないため、これらの
画素回路３０は書き換えられず、前のフレーム期間の画像を表示することになる。

上述したように、本実施の形態のゲートドライバを採用することで、狭額縁な表示装置を
提供することが可能であり、また、表示装置のパーシャル駆動が可能である。

また、本実施の形態のゲートドライバは、単一の導電型のトランジスタで構成することが
可能である。以下、実施の形態２において、ゲートドライバの具体的な回路構成を説明す
る。

（実施の形態２）
本実施の形態では、ＧＤＬ２１、ＧＤＲ２２を構成する単位回路（ＧＳＲ、ｄｍｙＧＳＲ
、ＤＥＭＵＸ、ｄｍｙＤＥＭＵＸ）の回路構成を説明する。ここでは、単位回路（ＧＳＲ
、ｄｍｙＧＳＲ、ＤＥＭＵＸ、ｄｍｙＤＥＭＵＸ）を、ｎチャネル型トランジスタで構成
する例を示す。

なお、本実施の形態では、説明を簡単にするため、ＧＤＬ２１、ＧＤＲ２２の入力信号、
出力信号を区別しない場合がある。この場合、例えば、ＣＬＫＬ１−ＣＬＫＬ４、ＣＬＫ
Ｒ１−ＣＬＫＲ４を、ＣＬＫ１−ＣＬＫ４と呼ぶ。また、回路の構成、動作の理解を容易
にするため、端子と信号に同じ用語を付す場合がある。

＜ＧＳＲの構成例１＞
図８Ａは、ＧＳＲ１０１の構成の一例を示す回路図であり、図８Ｂは、同ブロック図であ
る。

ＧＳＲ１０１は、４個の入力端子（ＣＫ１、ＣＫ２、ＳＥＴＩＮ、ＲＥＳＩＮ）および４
個の出力端子（ＳＲＯＵＴ（Ｓ）、ＳＲＯＵＴ（Ｒ）、ＦＮＯＵＴ１、ＦＮＯＵＴ２）を
有する。

端子ＣＫ１はクロック信号（ＣＬＫ１、ＣＬＫ３）の入力端子であり、ＣＫ２はクロック
信号（ＣＬＫ２、ＣＬＫ４）の入力端子である。

端子ＳＥＴＩＮは、ＧＳＲ１０１のセット信号（ＳＲＳＥＴ）の入力端子であり、ＳＲＯ
ＵＴ（Ｓ）は、同信号の出力端子である。ノードＦＮＳの電圧の変化が信号ＳＲＳＥＴと
して端子ＳＲＯＵＴ（Ｓ）から出力される。端子ＳＥＴＩＮは、前段の端子ＳＲＯＵＴ（
Ｓ）に接続される。なお、初段のＳＥＴＩＮには、スタートパルス信号ＳＰが入力される
。最終段の端子ＳＲＯＵＴ（Ｓ）は、ｄｍｙＧＳＲ１０２の端子ＳＥＴＩＮに接続される
。

端子ＲＥＳＩＮは、ＧＳＲ１０１のリセット信号（ＳＲＲＥＳ）の入力端子であり、ＳＲ
ＯＵＴ（Ｒ）は、同信号の出力端子である。端子ＲＥＳＩＮは、次段の端子ＳＲＯＵＴ（
Ｒ）に接続される。最終段の端子ＲＥＳＩＮは、ｄｍｙＧＳＲ１０２の端子ＳＲＯＵＴ（
Ｒ）に接続される。

端子（ＦＮＯＵＴ１、ＦＮＯＵＴ２）は、ＤＥＭＵＸ１１１に接続される。

ＧＳＲ１０１は、８個のトランジスタ（Ｍ１−Ｍ８）を有する。ここでは、回路の構成、
動作の理解を容易にするため、トランジスタのソース、ドレインを区別することにする。
しかしながら、トランジスタのソース、ドレインは、トランジスタに供給される電圧によ
りその機能が入れ替わる場合がある。したがって、本発明の形態の半導体装置おいて、ト
ランジスタのソースとドレインの区別は、本実施の形態での記載に限定されるものではな
い。ここでは、ｎチャネル型トランジスタで回路を構成するため、Ｈレベルの信号および
電源電圧が主として入力される端子（電極）をドレインと呼び、Ｌレベルの信号および電
源電圧が主として入力される端子（電極）をソースと呼ぶことにする。

ＧＳＲ１０１には、電源電圧として、高電源電圧ＶＤＤおよび、低電源電圧ＶＳＳが供給
される。電源電圧（ＶＤＤ、ＶＳＳ）を供給するための配線２０１、および配線２０２を
有する。配線２０１には、トランジスタ（Ｍ１、Ｍ３）のドレインが接続されている。配
線２０２には、トランジスタ（Ｍ２、Ｍ４、Ｍ６、Ｍ８）のソースが接続されている。ト
ランジスタ（Ｍ５、Ｍ７）のドレインは、それぞれ、端子（ＣＫ１、ＣＫ２）に接続され
ている。

ここでは、トランジスタＭ２のドレインをノードＦＮ１とし、トランジスタＭ２のゲート
をノードＦＮ２とする。ＦＮ１、ＦＮ２は、ＤＥＭＵＸ１１１に接続されており、ＦＮ１
、ＦＮ２の電圧の変化が信号として、ＤＥＭＵＸ１１１に出力される。また、後述するよ
うにＦＮ１は、ブートストラップ効果により、その電圧がＶＤＤよりも高くなり得るノー
ドである。

トランジスタＭ１はノードＦＮ１をＨレベルにする回路として機能し、トランジスタＭ２
はＦＮ１をＬレベルにする回路として機能する。トランジスタＭ１は、配線２０１とＦＮ
１間を接続しており、ゲートには端子ＳＥＴＩＮからセット信号（ＳＲＳＥＴ）が入力さ
れる。トランジスタＭ２は、ＦＮ１と配線２０２を接続しており、そのゲートはＦＮ２に
接続されている。

トランジスタＭ３はノードＦＮ２をＨレベルにする回路として機能し、トランジスタＭ４
はノードＦＮ２をＬレベルにする回路として機能する。トランジスタＭ３は、配線２０１
とＦＮ２間を接続しており、そのゲートには端子ＲＥＳＩＮからリセット信号（ＳＲＲＥ
Ｓ）が入力される。トランジスタＭ４は、ＦＮ２と配線２０２間を接続しており、そのゲ
ートには、端子ＳＥＴＩＮからセット信号（ＳＲＳＥＴ）が入力される。

トランジスタＭ５はノードＦＮＲをＨレベルにする回路として機能し、トランジスタＭ６
はノードＦＮＲをＬレベルにする回路として機能する。ここでは、トランジスタＭ５のソ
ースをノードＦＮＲとする。トランジスタＭ５は、クロック信号（ＣＬＫ１またはＣＬＫ
３）が入力される端子ＣＫ１とＦＮＲ間を接続しており、そのゲートはＦＮ１に接続され
ている。トランジスタＭ６は、ＦＮＲと配線２０２間を接続しており、そのゲートはＦＮ
２に接続されている。

トランジスタＭ７はノードＦＮＳをＨレベルにする回路として機能し、トランジスタＭ８
は、ノードＦＮＳをＬレベルにする回路として機能する。ここでは、トランジスタＭ７の
ソースをノードＦＮＳとする。トランジスタＭ７は、クロック信号（ＣＬＫ２またはＣＬ
Ｋ４）が入力される端子ＣＫ２とＦＮＳ間を接続しており、そのゲートはＦＮ１に接続さ
れている。トランジスタＭ８は、ＦＮＳと配線２０２間を接続しており、そのゲートはＦ
Ｎ２に接続されている。

＜ｄｍｙＧＳＲの構成例１＞
図９Ａは、ｄｍｙＧＳＲ１０２の構成の一例を示す回路図であり、図９Ｂは、同ブロック
図である。

ｄｍｙＧＳＲ１０２は、ＧＳＲ１０１の一部の機能が不要なため、ＧＳＲ１０１から一部
の要素を除いた回路である。ｄｍｙＧＳＲ１０２は、セット信号を出力しないため、端子
（ＳＲＯＵＴ（Ｓ）、ＲＥＳＩＮ）、トランジスタＭ７、およびＭ８がない。トランジス
タＭ３のゲートが、端子ＣＫ２に接続されている点でも、ｄｍｙＧＳＲ１０２はＧＳＲ１
０１と異なる。図５のＧＤＬ２１、図６のＧＤＲ２２の構成例では、ｄｍｙＧＳＲ１０２
の端子ＣＫ２には、クロック信号ＣＬＫ２が入力されているが、端子ＣＫ２に外部からリ
セット信号を入力することもできる。

＜ＤＥＭＵＸ、ｄｍｙＤＥＭＵＸの構成例１＞
図１０Ａおよび図１０Ｂは、ＤＥＭＵＸ１１１のブロック図であり、図１０Ｃおよび図１
０Ｄは、ｄｍｙＤＥＭＵＸ１１２のブロック図である。

ＤＥＭＵＸ１１１の入力端子（ＦＮＯＵＴ１、ＦＮＯＵＴ２）は、ＧＳＲ１０１に接続さ
れ、入力端子ＰＷＣ１−ＰＷＣ４には、信号ＰＷＣ１−ＰＷＣ４が入力される。出力端子
ＧＯＵＴ１−ＧＯＵＴ４には、ゲート線３１が接続される。また、ＤＥＭＵＸ１１１は、
４つの単位回路１３１（ＢＵＦ）を有する（図１０Ｂ）。なお、ＤＥＭＵＸ１１１におい
て、４つのＢＵＦ１３１を区別するため、”ＢＵＦ１−ＢＵＦ４”と呼ぶことにする。

また、ｄｍｙＤＥＭＵＸ１１２は、２本のダミーゲート線（ｄｍｙＧＬ）にパルス信号を
出力するため、２つのＢＵＦ１３１（ＢＵＦ１、ＢＵＦ２）を有する（図１０Ｄ）。

図１０Ｂに示すように、ＤＥＭＵＸ１１１のＢＵＦ１−ＢＵＦ４には、ＧＳＲ１０１の出
力端子（ＦＮＯＵＴ１、ＦＮＯＵＴ２）が接続される。ＢＵＦ１−ＢＵＦ４の端子ＰＷＣ
には、それぞれ、信号（ＰＷＣ１−ＰＷＣ４）が入力される。ＦＮＯＵＴ１からの入力信
号（ＦＮ１の電圧）を出力するＢＵＦ１−ＢＵＦ４が選択される。また、ＦＮＯＵＴ２か
ら入力される信号により、出力端子ＧＯＵＴ１−ＧＯＵＴ４の電圧がＬレベルとされる。

＜ＢＵＦ構成例１＞
図１１Ａは、ＢＵＦ１３１のブロック図であり、図１１Ｂは、ＢＵＦ１３１の構成の一例
を示す回路図である。なお、図１１Ｃは、ＢＵＦの他の構成例を示す回路図であり、これ
については後述する。

ＢＵＦ１３１は、ノードＦＮＧの電圧の変化を信号として端子ＧＯＵＴから出力する回路
である。ＢＵＦ１３１は、バッファ回路の機能を有しており、端子ＰＷＣに入力される信
号に従って、端子ＦＮＯＵＴ１から入力される信号を端子ＧＯＵＴから出力する機能を有
する。また端子ＦＮＯＵＴ２に入力される信号に従って、端子ＧＯＵＴをＬレベルにする
機能を有する。

ＢＵＦ１３１は、直列接続された２つのトランジスタＭ１１およびＭ１２を有する。トラ
ンジスタＭ１１はノードＦＮＧをＨレベルにする機能を有し、トランジスタＭ１２はノー
ドＦＮＧを放電して、Ｌレベルにする機能を有する。トランジスタＭ１１は、端子ＰＷＣ
とＦＮＧ間を接続しており、そのゲートは端子ＦＮＯＵＴ１（ノードＦＮ１）に接続され
ている。トランジスタＭ１２は、ＦＮＧと配線２０４間を接続しており、そのゲートは端
子ＦＮＯＵＴ２（ノードＦＮ２）に接続されている。

ＢＵＦ１３１には配線２０４によりＶＳＳが供給される。なお、配線２０４は、ＧＳＲ１
０１の配線２０２と共通の配線としてもよい。

なお、ＧＤＬ２１、ＧＤＲ２２において、これらを構成するトランジスタ（Ｍ１−Ｍ８、
Ｍ１１、１２）が、１個のトランジスタではなく、そのチャネル幅やチャネル長の調整な
ど目的に、直列および／または並列に接続された複数のトランジスタで構成されている場
合も含む。これは、後述する他の構成例でも同様である。

＜ＧＳＲ、ＤＥＭＵＸの動作例＞
以下、図１２を参照して、ＧＳＲ１０１、およびＤＥＭＵＸ１１１の動作の一例を説明す
る。図１２は、ＧＤＬ２１のタイミングチャートである。ここでは、ＧＤＬ２１を例に、
ＧＳＲ１０１およびＤＥＭＵＸ１１１の動作を説明するが、ＧＤＲ２２でも、その動作は
同じである。

図１２には、シフトレジスタ１００の入力信号（ＣＬＫＬ１−ＣＬＫＬ４、ＳＰＬ）、お
よびデマルチプレクサ１１０の入力信号（ＰＷＣＬ１−ＰＷＣＬ４）の波形を示す。これ
らの入力信号のＨレベルの電圧はＶＤＤであり、Ｌレベルの電圧はＶＳＳである。ＶＤＤ
は、トランジスタＭ１−８、Ｍ１１−１２のゲートにＶＤＤを入力することで、これらを
オンにできる電圧である。また、ＶＳＳは、これらをオフにできる電圧である。

また、図１２には、ＧＳＲ［Ｌ１］−［Ｌ３］の出力信号（ＳＲＳＥＴ、ＳＲＲＥＳ、Φ
ＦＮ１、ΦＦＮ２）、およびＤＥＭＵＸ［Ｌ１］−［Ｌ２］の出力信号（ＧＯＵＴ）を示
す。信号（ＳＲＳＥＴ、ＳＲＲＥＳ）は、ＧＳＲ１０１のノード（ＦＮＳ、ＦＮＲ）の電
圧の変化に対応する。また、ΦＦＮ１、ΦＦＮ２は、ノード（ＦＮ１、ＦＮ２）の電圧の
変化に対応する。さらに、図１２には、期間ｔ０−ｔ９の、ＧＳＲ［Ｌ１］−［Ｌ３］の
出力信号（ＳＲＳＥＴ、ＳＲＲＥＳ、ΦＦＮ１、ΦＦＮ２）、およびＤＥＭＵＸ［Ｌ１］
−［Ｌ２］の出力信号ＧＯＵＴを示す。

＜＜シフトレジスタの動作＞＞
まず、ＧＳＲ［Ｌ１］−［Ｌ３］（シフトレジスタ１００）の動作を説明する。

＜初期状態；期間ｔ０−ｔ１＞
ＧＳＲ［Ｌ１］−［Ｌ３］のノード（ＦＮ１、ＦＮ２、ＦＮＲ、ＦＮＳ）は、１つ前のフ
レーム期間でのリセット動作により、初期状態となっている。初期状態とは、ＦＮ２のみ
Ｈレベルであり、他のノードはＬレベルである状態である。

＜セット動作；ｔ１−ｔ２＞
ＧＳＲ［Ｌ１］の端子ＳＥＴＩＮに信号ＳＰＬが入力される。トランジスタＭ４がオンと
なり、ＦＮ２＿Ｌ１は、Ｌレベルとなる。時間ｔ２で、端子ＳＥＴＩＮはＬレベルとなり
、トランジスタＭ４はオフとなるため、ＦＮ２＿Ｌ１は電気的に浮遊状態となる。

また、信号ＳＰＬの入力により、ＧＳＲ［Ｌ１］では、トランジスタＭ１がオンとなり、
ＦＮ１がＨレベルとなる。ＦＮ１の電圧は、ＶＤＤよりもトランジスタＭ１のしきい値電
圧だけ低下した電圧である。時間ｔ２以降、トランジスタＭ１はオフとなる。

＜ブートストラップ動作；ｔ２−ｔ３＞
期間ｔ２−ｔ３では、ＧＳＲ［Ｌ１］のトランジスタＭ５のゲート（ＦＮ１）の電圧をＶ
ＤＤよりも上昇させるブートストラップ動作が行われる。信号ＣＬＫＬ１により、トラン
ジスタＭ５のドレインがＨレベルとされる。ＦＮ１は、Ｈレベルであるため、トランジス
タＭ５はオンであり、またそのドレインには、ＶＤＤが印加されている。トランジスタＭ
５のソースおよびドレインの電圧はＶＤＤとなる。また、そのゲートの電圧（ΦＦＮ１＿
Ｌ１）は、ゲートーソース間容量およびゲートードレイン間容量によるブートストラップ
効果により、ＶＤＤよりも高い電圧となる。

＜セット信号の生成；ｔ３−ｔ４＞
ＧＳＲ［Ｌ１］は、セット信号（ＳＲＳＥＴ＿Ｌ１）を生成する。ＨレベルのＣＬＫＬ２
が端子ＣＫ２に入力されるため、トランジスタＭ７がオンとなり、ノードＦＮＳがＨレベ
ルとなる。ＦＮＳの電圧が、Ｈレベルの信号ＳＲＳＥＴ＿Ｌ１として、次段のＧＳＲ［Ｌ
２］の端子ＳＥＴＩＮに入力される。つまり、シフトレジスタ１００では、スタートパル
ス信号（ＳＰＬ）を次段のＧＳＲ［Ｌ２］に転送するシフト動作が行われる。また、ＧＳ
Ｒ［Ｌ２］では、ＳＲＳＥＴ＿Ｌ１の入力により上述したセット動作が開始される。

＜リセット信号の生成；ｔ２−ｔ４＞
ＣＬＫＬ１がＨレベルである期間に、ＧＳＲ［Ｌ１］は、リセット信号（ＳＲＲＥＳ＿Ｌ
１）を生成する。トランジスタＭ６がオンの状態で、端子ＣＫ１からＶＤＤが供給される
ため、ノードＦＮＲがＨレベルとされる。

＜リセット動作；ｔ４−ｔ６＞
この期間にＧＳＲ［Ｌ２］でリセット信号（ＳＲＲＥＳ＿Ｌ２）が生成され、ＧＳＲ［Ｌ
１］に出力される。ＧＳＲ［Ｌ１］は、ＨレベルのＳＲＲＥＳ＿Ｌ２の入力をトリガーに
して、リセット動作を行う。トランジスタＭ３がオンになると、ＦＮ２がＨレベルとなる
。これにより、トランジスタＭ２がオンとなる。トランジスタＭ２がオンになることで、
ＦＮ１はＬレベルとなる。時間ｔ６において、ＳＲＲＥＳ＿Ｌ２はＬレベルに遷移するこ
とで、ノード（ＦＮ１、ＦＮ２、ＦＮＲ、ＦＮＳ）は電気的に浮遊状態となる。端子ＳＥ
ＴＩＮに信号ＳＰＬが入力されるまで、その電圧レベルの状態が維持される。リセット動
作により、ノードＦＮ２はＨレベルとされ、ノード（ＦＮ１、ＦＮＲ、ＦＮＳ）はＬレベ
ルとなる。

図１２に示すように、ＧＳＲ［Ｌ１］において、ＦＮ２がＬレベルであるとき、ＦＮ１は
Ｈレベルであり、ＦＮ２がＨレベルであるとき、ＦＮ１はＬレベルである。ＧＳＲ［Ｌ１
］は、電圧のレベルが反転した関係にある２つのパルス信号を、ＤＥＭＵＸ［Ｌ１］に出
力する。

以上の動作が、ＧＳＲ［Ｌ２］、ＧＳＲ［Ｌ３］でも順次実行される。

＜＜デマルチプレクサの動作＞＞
次に、ＤＥＭＵＸ［Ｌ１］−ＤＥＭＵＸ［Ｌ２］（デマルチプレクサ１１０）の動作につ
いて説明する。

ＧＳＲ１０１の動作により、ＤＥＭＵＸ１１１（ＢＵＦ１−ＢＵＦ４）において、端子Ｆ
ＮＯＵＴ１および端子ＦＮＯＵＴ２は、一方がＨレベルであれば、他方はＬレベルとなる
。よって、図１１ＢのＢＵＦ１３１の回路図からわかるように、ＢＵＦ１３１では、トラ
ンジスタＭ１１およびトランジスタＭ１２は、一方がオンになると他方はオフとなる。よ
って、トランジスタＭ１１がオンの期間は、ＢＵＦ１３１のノードＦＮＧのレベルは、端
子ＰＷＣの電圧により制御される。他方、トランジスタＭ１２がオンの期間は、ノードＦ
ＮＧのレベルは、配線２０２からＶＳＳが供給されるため、Ｌレベルとされる。

具体的には、図１２に示すように、期間ｔ２−ｔ３において、ＤＥＭＵＸ［Ｌ１］（ＢＵ
Ｆ１［Ｌ１］−ＢＵＦ４［Ｌ１］）から、信号ＧＯＵＴ［Ｌ１］−ＧＯＵＴ［Ｌ４］が出
力され、期間ｔ４−ｔ６において、ＤＥＭＵＸ［Ｌ２］（ＢＵＦ１［Ｌ２］−ＢＵＦ４［
Ｌ２］）から、信号ＧＯＵＴ［Ｌ５］−ＧＯＵＴ［Ｌ８］が出力される。

図１２に示すように、ＤＥＭＵＸ［Ｌ１］およびＤＥＭＵＸ［Ｌ２］がＨレベルの信号Ｇ
ＯＵＴを出力する期間は、ＧＳＲ［Ｌ１］、ＧＳＲ［Ｌ２］がブートストラップ動作を行
っている期間でもある。このブートスラップ期間に、Ｈレベルの信号ＧＯＵＴを出力する
ようにしているため、信号ＧＯＵＴの電圧（ＦＮＧの電圧）をＶＤＤよりも低下させない
ようにすることができる。そのため、選択行の画素回路３０を確実にソース線に接続する
ことができるため、ＬＣＤ１０において高品位な表示を行うことができる。

以下、ＧＳＲ１０１、ＢＵＦ１３１の他の構成例について説明する。

＜ＧＳＲの構成例２、３＞
図１３は、ＧＳＲの構成の一例を示す回路図である。ＧＳＲ１０３は、ＧＳＲ１０１にト
ランジスタＭ２１を追加した回路となる。トランジスタＭ２１は、ノードＦＮ１とトラン
ジスタＭ５のゲート間を接続し、そのゲートには、ＶＤＤが供給される配線２０１が接続
される。つまり、トランジスタＭ２１は、常時オン状態のスイッチである。トランジスタ
Ｍ２１を設けることで、トランジスタＭ２の劣化を抑制することができる。

また、図１４のＧＳＲ１０４のように、トランジスタＭ２の劣化防止を目的として、ノー
ドＦＮ１とトランジスタＭ７のゲート間を接続するトランジスタＭ２２を更に設けてもよ
い。トランジスタＭ２２のゲートは、ＶＤＤが供給される配線２０１に接続されている。
また、ＧＳＲ１０４において、トランジスタＭ２１を設けない構成とすることもできる。
ＧＳＲ１０３、ＧＳＲ１０４のブロック図は、図８ＢのＧＳＲ１０１のブロック図と同じ
である。

＜ＧＳＲの構成例４＞
図１２に示すように、ＧＳＲ１０１では、ノードＦＮ２の電圧はほとんどの期間Ｈレベル
である。そのため、ノードＦＮ２の電圧の低下を抑えるため、ノードＦＮ２を定期的に充
電するための回路をＧＳＲ１０１に設けてもよい。図１５Ａにこのような回路を有するＧ
ＳＲの回路図を示し、図１５Ｂにブロック図を示す。

図１５Ａに示すように、ＧＳＲ１０５は、ＧＳＲ１０４に、入力端子ＣＫ３、トランジス
タＭ３１、および容量素子Ｃｐ３１を追加した回路である。トランジスタＭ３１は、配線
２０１とノードＦＮ２間を接続しており、そのゲートは端子ＣＫ３が接続される。端子Ｃ
Ｋ３には、ＣＫ１に入力されるクロック信号を反転したクロック信号が入力される。つま
り、端子ＣＫ１にクロック信号（ＣＬＫＬ１、ＣＬＫＲ１）が入力される場合は、端子Ｃ
Ｋ３にクロック信号（ＣＬＫＬ３、ＣＬＫＲ３）が入力される。端子ＣＫ１にクロック信
号（ＣＬＫＬ３、ＣＬＫＲ３）が入力される場合は、端子ＣＫ３にクロック信号（ＣＬＫ
Ｌ１、ＣＬＫＲ１）が入力される。

容量素子Ｃｐ３１は、ノードＦＮ２と配線２０２間に接続され、ノードＦＮ２の保持容量
として機能する。ＧＳＲ１０５において容量素子Ｃｐ３１は設けない構成とすることもで
きる。

図１２のタイミングチャートを参照して、ＧＳＲ１０５のトランジスタＭ３１の動作を説
明する。ＧＳＲ［Ｌ１］では、信号ＣＬＫＬ３により、トランジスタＭ３１のオン、オフ
が制御される。ＧＳＲ［Ｌ１］では、ＣＬＫＬ３がＨレベルになる毎に、トランジスタＭ
３１がオンとなり、ＦＮ２の電圧をＶＤＤに引き上げることができる。このように、ＧＳ
Ｒ１０５では、定期的にＦＮ２にＶＤＤが供給されるため、非選択期間に、ゲート線３１
を確実にＬレベルとすることができるため、ＬＣＤ１０で高品位な表示を行うことができ
る。

＜ＧＳＲの構成例５＞
図１６Ａに示すＧＳＲ１０６は、ＧＳＲ１０５に、入力端子ＩＮＩＲＥＳおよびトランジ
スタＭ４１を追加した回路である。図１６Ｂに、ＧＳＲ１０６のブロック図を示す。トラ
ンジスタＭ４１は、配線２０１とノードＦＮ２間を接続するスイッチであり、そのゲート
には入力端子ＩＮＩＲＥＳが接続されている。

図１７、図１８に、ＧＳＲ１０６およびそのダミー単位回路１０７（ｄｍｙＧＳＲ）を有
するゲートドライバ（ＧＤＬ２１、ＧＤＲ２２）のブロック図を示す。

ＧＤＬ２１およびＧＤＲ２２に設けられるＧＳＲ１０６およびｄｍｙＧＳＲ１０７には、
端子ＩＮＩＲＥＳから、共通のリセット信号が入力される。Ｈレベルのリセット信号が入
力されることにより、全てのＧＳＲ１０６およびｄｍｙＧＳＲ１０７において、そのノー
ドＦＮ２がＨレベルとなる。これにより、全てのゲート線３１が同じタイミングでＬレベ
ルとなり、初期化される。したがって、フレーム期間の途中でも、端子ＩＮＩＲＥＳから
のリセット信号の入力により、画素部２０の全ゲート線３１をＬレベルとすることができ
るため、ＬＣＤ１０の動作モードを柔軟に変更することが可能になる。

＜ｄｍｙＧＳＲの構成例２−５＞
ＧＳＲ１０３−１０６に対応するダミー単位回路（ｄｍｙＧＳＲ）は、図９ＡのｄｍｙＧ
ＳＲ１０２と同様に構成すればよい。ＧＳＲ１０３およびＧＳＲ１０４に対応するｄｍｙ
ＧＳＲは、それぞれ対応する単位回路（１０３、１０４）から、端子（ＳＲＯＵＴ（Ｓ）
、ＲＥＳＩＮ）、およびトランジスタ（Ｍ７、Ｍ８）を省き、トランジスタＭ３のゲート
を端子ＣＫ２に接続した回路になる。また、ＧＳＲ１０５およびＧＳＲ１０６に対応する
ｄｍｙＧＳＲは、それぞれ、対応する単位回路（１０５、１０６）から、端子（ＣＫ２、
ＳＲＯＵＴ（Ｓ）、ＲＥＳＩＮ）、およびトランジスタ（Ｍ３、Ｍ７、Ｍ８）を省いた回
路になる。

＜ＢＵＦの構成例２＞
図１１Ｃに、ＢＵＦの他の構成例を示す。図１１ＣのＢＵＦ１３２は、ＢＵＦ１３１（図
１１Ｂ）に、トランジスタＭ５１および容量素子Ｃｐ５１を追加した回路である。

トランジスタＭ５１は、図１３のトランジスタＭ２１と同様、トランジスタＭ１１の劣化
抑制のために設けられる。トランジスタＭ５１は、ノードＦＮ１（端子ＦＮＯＵＴ１）と
トランジスタＭ１１のゲート間を接続しており、そのゲートには、配線２０３によりＶＤ
Ｄが供給される。つまり、トランジスタＭ５１は常時オン状態のスイッチとして機能する
。なお、配線２０３は、ＧＳＲ１０１等の配線２０１と共通の配線とすることもできる。

容量素子Ｃｐ５１は、トランジスタＭ１１のゲ ＢＵＦートとノードＦＮＧ間に接続され
ており、トランジスタＭ１１のゲートの電位を保持するための保持容量として機能する。
なお、容量素子Ｃｐ５１は設けなくてもよい。

（実施の形態３）
本実施の形態では、ＬＣパネル（画素回路、およびドライバ）の構造、およびその作製方
法について説明する。また、本実施の形態では、トランジスタに、チャネルが酸化物半導
体で形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ。）が適用される。本実施
の形態で示されるＯＳトランジスタはｎチャネル型トランジスタである。

また、本実施の形態では、図２ＢのＬＣパネル５２のようにソースドライバ２３は、画素
回路３０と一体形成せず、ＩＣチップで形成される例とする。

図１９は、画素回路３０の構成の一例を示す上面図である。本実施の形態では、画素回路
３０を、ＴＮモードまたはＶＡモードのＬＣＤ１０に適用される構造としている。

＜ドライバ、画素回路の構成例１＞
また、図２０は、ＬＣパネルの断面構造を説明するための図である。図２０に、ゲートド
ライバ（２１、２２）および画素回路３０の断面構造を示す。ここでは、ゲートドライバ
（２１、２２）として、代表的に、１つのトランジスタ３０１、および第１層と第２層の
配線を接続する接続部３０２を示す。また、図２０には、画素回路３０として、図１９の
切断線Ｃ−Ｄによる断面を示している。なお、図１９には、基板４０１（素子基板）に作
製される画素回路３０の要素を示している。

図２０のトランジスタ３０３、容量素子３０４および液晶素子３０５は、それぞれ、図２
Ｃの画素回路３０のトランジスタ３４、容量素子３５および液晶素子３３に対応する。

図１９に示すように、画素回路３０には、ゲート線４１３、ソース線４２４、電極４２５
、配線４２６、画素電極４３２および電極４４４が形成される。配線４２６は、図２Ｃの
配線３６に対応する。画素電極４３２は、容量素子３０４および液晶素子３０５の一方の
電極を構成する。また、電極４４４は、容量素子３０４の他方の電極であり、配線４２６
に接している。電極４４４および画素電極４３２が絶縁膜４５４を介して重なる領域が容
量素子３０４として機能する。ここでは電極４４４および画素電極４３２は、透光性を有
する導電膜で形成される。したがって、容量素子３０４自体が透光性を有するので、画素
の開口率を低下せずに、容量値の大きな容量素子３０４を形成することができる。

酸化物半導体膜４４２はトランジスタ３０３のチャネルが形成される半導体膜を構成する
。トランジスタ３０３は、ゲート電極がゲート線４１３で構成される。そのソース電極が
、ソース線４２４で構成され、ドレイン電極は、電極４２５で構成される。なお、トラン
ジスタ３０３において、ソース線４２４の電圧によって、ソース線がトランジスタ３０３
のドレイン電極として機能し、電極４２５がソース電極として機能することがある。図２
０に示すように、トランジスタ３０３のゲート絶縁膜は、絶縁膜４５１、４５２で構成さ
れる。

図１９において、ソース線４２４上の矩形の領域は、基板４０２に形成されるスペーサ４
７０を示している。より正確には、この矩形の領域は、ソース線４２４とスペーサ４７０
が重なる領域を示している。スペーサ４７０は、全ての画素回路３０に対して設ける必要
はない。例えば、２行×２列の画素回路３０に対して、１個設けるようにすればよい。

図２０に示すように、液晶層４６０を介して対向電極４３３と画素電極４３２が重なる領
域が液晶素子３０５として機能する。対向電極４３３は共通電極と呼ばれることがある。
液晶素子３０５は、液晶層４６０の配向性を制御する配向膜（４６１、４６２）をさらに
有する。

液晶層４６０は、シール部材（図示せず、図２Ｂ参照）により基板４０１と基板４０２の
間に封止されている。また、基板４０２には、対向電極４３３、配向膜４６２およびスペ
ーサ４７０の他に、遮光膜４７１、有色膜４７２および絶縁膜４７３が形成されている。
なお、スペーサ４７０を基板４０１に形成してもよい。また、遮光膜４７１および／また
は有色膜４７２を基板４０１に形成してもよい。

ゲートドライバ（２１、２２）のトランジスタ３０１は、画素回路３０のトランジスタ３
０３と同様の積層構造を有する。トランジスタ３０１は、チャネルが形成される酸化物半
導体膜４４１、ゲート線４１１、ソース線４２１、ドレイン線４２２、並びに絶縁膜（４
５１、４５２）でなるゲート絶縁膜を有する。

ゲートドライバ（２１、２２）の接続部３０２は、第１層の配線４１２と、第２層の配線
４２３との接続部である。配線４１２と配線４２３は、第３層の電極４３１により接続さ
れている。

以下に、図１９および図２０に示すＬＣパネルの構成要素について、説明する。

＜基板＞
基板４０１について、材質などに特段の制限はないが、画素回路３０およびドライバの作
製工程に耐えうる程度の耐熱性を少なくとも有している必要がある。例えば、ガラス基板
、セラミック基板、石英基板、サファイア基板等を用いることができる。また、画素電極
４３２を反射型の画素電極とする場合は、シリコンや炭化シリコンなどの単結晶半導体基
板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適
用することも可能である。例えば、基板４０１として、ガラス基板を用いる場合、第６世
代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世
代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０
世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型のＬＣＤを作
製することができる。

また、基板４０１として、樹脂フィルムなどの可撓性基板を用いることもできる。この場
合、回路を可撓性基板上に直接作製してもよい。または、回路の作製工程では別の基板を
使用し、工程完了後に作製時に使用した基板から分離して、回路を可撓性基板に接着層を
用いて貼りつけてもよい。この場合、回路作製用の基板に剥離層、および絶縁膜を形成し
、絶縁膜に画素回路およびドライバを作製すればよい。

基板４０２には、基板４０１と同様な基板を用いることができる。

＜第１層の配線・電極＞
第１層の配線・電極（４１１−４１３）は、１層または２層以上の導電膜で形成される。
このような導電膜としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン
、タングステン等の金属膜、これら金属膜に他の金属元素を添加した膜、これら金属元素
を１種または複数含む合金、または化合物でなる膜等を用いることができる。また、導電
膜として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タング
ステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを
含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫
酸化物等の透光性を有する酸化物導電膜を用いることもできる。

例えば、単層構造の導電膜であれば、シリコンを含むアルミニウム膜の単層膜がある。２
層構造とする場合、その組み合わせは、アルミニウム膜とチタン膜、窒化チタン膜とチタ
ン膜、窒化チタン膜とタングステン膜、窒化タンタル膜とタングステン膜、窒化タングス
テン膜とタングステン膜等があげられる。３層構造にする場合は、チタン膜、アルミニウ
ム膜およびチタン膜の組み合わせがある。また、アルミニウムに、チタン、タンタル、タ
ングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、また
は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。

また、トランジスタ３０１、３０３において、ゲート線（４１１、４１３）と絶縁膜４５
１の間に、酸化物半導体膜（４４１、４４２）よりも窒素濃度が高い酸化窒化物半導体膜
を形成してもよい。このような膜としては、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ
−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導
体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ
等）等がある。これら酸窒化物半導体の仕事関数は５ｅＶ以上、もしくは５．５ｅＶ以上
であり、酸化物半導体の電子親和力よりも大きい。このような酸窒化物半導体膜を設ける
ことで、トランジスタ３０１、３０３のしきい値電圧をプラスにシフトすることができる
。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を形成する場合、窒素濃度が７原子％以
上とすればよい。

＜第２層の配線・電極＞
第２層の配線・電極（４２１−４２６）は、１層または２層以上の導電膜で形成される。
この導電膜としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジ
ルコニウム、モリブデン、銀、タンタル、またはタングステン等の金属膜、これらの金属
元素を１種類または２種類以上含む合金膜、同化合物膜、並びに酸化インジウム、酸化錫
または酸化亜鉛を含む透光性の酸化物導電膜があげられる。単層構造とする場合は、例え
ば、シリコンを含むアルミニウム膜を用いることができる。２層構造とする場合、アルミ
ニウム膜とチタン膜、タングステン膜とチタン膜、銅−マグネシウム−アルミニウム合金
膜と銅膜等の組み合わせがある。また３層構造とする場合は、チタン膜、アルミニウム膜
、およびチタン膜の組み合わせがある。この場合、第１層および／または第３層を窒化チ
タン膜としてもよい。また、第２層を銅膜としてもよい。また、３層構造としては、モリ
ブデン膜、アルミニウム膜、モリブデン膜の組み合わせがある。この場合、第１層および
／または第３層を窒化モリブデン膜としてもよいし、第２層を銅膜としてもよい。

＜第３層の電極、対向電極＞
第３層の電極・画素電極（４３１、４３２）、および対向電極４３３は、１層または２層
以上の透光性を有する導電膜で形成される。透光性を有する導電膜としては、酸化タング
ステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化
物（ＩＴＯ）、酸化チタンを含むインジウム錫酸化物、酸化ケイ素を添加したインジウム
錫酸化物、インジウム亜鉛酸化物、酸化タングステンを含むインジウム亜鉛酸化物等でな
る導電膜があげられる。

＜酸化物半導体膜、容量素子の電極＞
酸化物半導体膜（４４１、４４２）および電極４４４は、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ
酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、
またはＨｆ）などの酸化物膜、１層または２層以上の積層膜で形成される。なお、電極４
４４は、酸化物半導体膜（４４１、４４２）を構成する酸化物膜を低抵抗化した導電膜で
形成される。

例えば、酸化物半導体膜（４４１、４４２）がＩｎ−Ｍ−Ｚｎ酸化物で形成される場合、
この酸化物におけるＩｎとＭの原子数比率は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％
としたとき、Ｉｎが２５ａｔｏｍｉｃ％以上であり、Ｍが７５ａｔｏｍｉｃ％未満である
ことが好ましく、Ｉｎが３４ａｔｏｍｉｃ％以上で、Ｍが６６ａｔｏｍｉｃ％未満である
とより好ましい。

酸化物半導体膜（４４１、４４２）を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２
の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物膜で形成することができる。なお、酸化物膜の原子
数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。

酸化物半導体膜（４４１、４４２）は、例えば、エネルギーギャップ２ｅＶ以上の酸化物
膜で形成される。エネルギーギャップは、２．５ｅＶ以上が好ましく、３ｅＶ以上がより
好ましい。エネルギーギャップの広い酸化物膜を用いることで、トランジスタ（３０１、
３０３）のオフ電流を低減することができる。

酸化物半導体膜（４４１、４４２）としては、キャリア密度の低い酸化物半導体膜を用い
る。例えば、酸化物半導体膜（４４１、４４２）は、キャリア密度が１×１０^１７個／ｃ
ｍ^３以下、好ましくは１×１０^１５個／ｃｍ^３以下、さらに好ましくは１×１０^１３個／
ｃｍ^３以下、より好ましくは１×１０^１１個／ｃｍ^３以下の酸化物半導体膜を用いる。

酸化物半導体膜（４４１、４４２）が、第１４族元素の一つであるシリコンや炭素を含む
と、酸化物半導体膜（４４１、４４２）において酸素欠損が増加し、ｎ型化してしまう。
このため、酸化物半導体膜（４４１、４４２）のシリコンや炭素の濃度を、２×１０^１８
ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。これ
らの濃度は、ＳＩＭＳ（二次イオン質量分析）で測定することができる。

また、酸化物半導体膜（４４１、４４２）は、アルカリ金属またはアルカリ土類金属の濃
度が、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下が好ましく、２×１０^１６ａｔｏｍｓ／ｃｍ
^３以下がより好ましい。これは、アルカリ金属およびアルカリ土類金属は、酸化物半導体
と結合するとキャリアを生成する場合があり、ＯＳトランジスタのオフ電流の増大の原因
となるからである。

また、酸化物半導体膜（４４１、４４２）は、できる限り窒素を含まないようにすること
が望ましい。窒素は、キャリアである電子が生じる原因となる。窒素濃度が高くなると、
酸化物半導体膜中のキャリア密度が増加し、ｎ型化しやすい。そのため、酸化物半導体膜
（４４１、４４２）の窒素濃度が高いと、トランジスタ３０１、３０３はノーマリーオン
特性となりやすい。酸化物半導体膜（４４１、４４２）の窒素濃度は、５×１０^１８ａｔ
ｏｍｓ／ｃｍ^３以下であることが好ましい。

酸化物半導体膜（４４１、４４２）の不純物（窒素や、アルカリ金属など）の濃度は、Ｓ
ＩＭＳ（二次イオン質量分析）で測定することができる。

酸化物半導体膜（４４１、４４２）、および電極４４４の厚さは、３ｎｍ以上２００ｎｍ
以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下
とする。

酸化物半導体膜（４４１、４４２）、および電極４４４は共に、絶縁膜４５２上に形成さ
れるが、不純物濃度が異なる。酸化物半導体膜（４４１、４４２）よりも、電極４４４の
不純物濃度が高い。例えば、酸化物半導体膜（４４１、４４２）に含まれる水素濃度は、
５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満
、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏ
ｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下であり、電極
４４４に含まれる水素濃度は、８×１０^１９ａｔｏｍｓ／ｃｍ^３以上、好ましくは１×１
０^２０ａｔｏｍｓ／ｃｍ^３以上、より好ましくは５×１０^２０ａｔｏｍｓ／ｃｍ^３以上で
ある。電極４４４を構成する酸化物膜の水素濃度は酸化物半導体膜（４４１、４４２）の
２倍以上とし、好ましくは１０倍以上とする。このように、水素濃度を向上させることで
、酸化物膜の抵抗率を十分に低下させることができる。

つまり、電極４４４は、酸化物半導体膜（４４１、４４２）より抵抗率が低い。電極４４
４の抵抗率が、酸化物半導体膜（４４１、４４２）の抵抗率の１／１０以下とする。電極
４４４の抵抗率を酸化物半導体膜（４４１、４４２）の１×１０^−８倍程度まで下げるこ
とがより好ましい。電極４４４の抵抗率は、代表的には１×１０^−３Ωｃｍ以上１×１０
^４Ωｃｍ未満であり、１×１０^−３Ωｃｍ以上１×１０^−１Ωｃｍ未満であることが好ま
しい。

なお、酸化物半導体膜（４４１、４４２）を構成する酸化物半導体膜は、本実施の形態で
述べたものに限定されない。ＯＳトランジスタの半導体特性および電気特性（電界効果移
動度、しきい値電圧等）に応じて適切な組成の膜を選択すればよい。例えば、必要とする
ＯＳトランジスタの半導体特性を得るために、酸化物半導体膜（４４１、４４２）のキャ
リア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適
切なものとすることが好ましい。

酸化物半導体膜（４４１、４４２）として、不純物濃度が低く、欠陥準位密度の低い酸化
物半導体膜を用いることで、優れた電気特性を有するトランジスタ３０１、３０３を作製
することができる。

以下では、酸化物半導体膜（４４１、４４２）を構成する酸化物半導体膜の結晶構造につ
いて説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

電極４４４は、なお、酸化物半導体膜（４４１、４４２）と結晶性が同じ膜である。

＜絶縁膜＞
絶縁膜４５１としては、例えば窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒
化酸化アルミニウム等の窒化物絶縁膜を用いて形成することが好ましい。

絶縁膜４５２としては、酸化物半導体膜（４４１、４４２）との界面特性を向上させるこ
とが可能な膜で形成することが好ましい。絶縁膜４５２としては、例えば酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウム
またはＧａ−Ｚｎ系金属酸化物、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜を、単
層でまたは積層して設ければよい。なお、ｈｉｇｈ−ｋ材料でなる膜を用いることで、ト
ランジスタ３０１、３０３のゲートリーク電流を低減できる。ｈｉｇｈ−ｋ材料としては
、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ）、窒素が添加されたハフニウムシリケート、
ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ）、窒素が添加されたハフニウムアルミネート
、酸化イットリウム等がある。

絶縁膜４５１および絶縁膜４５２の合計の厚さは、５ｎｍ以上４００ｎｍ以下、より好ま
しくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とする
とよい。

絶縁膜４５３は、絶縁膜４５２と同様に、酸化物半導体膜（４４１、４４２）との界面特
性を向上させることが可能な材料を用いることが好ましく、例えば、酸化物絶縁膜を用い
て形成することができる。ここでは、絶縁膜４５３を、絶縁膜４５３ａと絶縁膜４５３ｂ
との積層膜で形成する。絶縁膜４５３ａは、絶縁膜４５３ｂを形成する際の、酸化物半導
体膜（４４１、４４２）、および電極４４４へのダメージ緩和膜として機能する。

絶縁膜４５３ａは、酸素を透過する絶縁膜で形成することが好ましい。絶縁膜４５３ａと
して酸素を透過する絶縁膜を形成すると、絶縁膜４５３ｂから脱離する酸素が、絶縁膜４
５３ａを通過して、酸化物半導体膜（４４１、４４２）へ移動することができ、酸化物半
導体膜（４４１、４４２）の酸素欠陥を低減できるからである。なお、絶縁膜４５３ａに
おいては、外部から絶縁膜４５３ａに入った酸素が全て絶縁膜４５３ａの外部に移動せず
、絶縁膜４５３ａにとどまる酸素もある。また、絶縁膜４５３ａに酸素が入ると共に、絶
縁膜４５３ａに含まれる酸素が絶縁膜４５３ａの外部へ移動することで絶縁膜４５３ａに
おいて酸素の移動が生じる場合もある。

絶縁膜４５３ａとしては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。なお、本明細書中
において、酸化窒化物とは、窒素よりも酸素の含有量が多い物質であり、窒化酸化物とは
、酸素よりも窒素の含有量が多い物質をいう。

絶縁膜４５３ｂは、酸化物または酸化窒化物でなる絶縁膜を用いて形成する。絶縁膜４５
３ｂを構成する酸化物または酸化窒化物は、化学量論的組成よりも多くの酸素を含むこと
が好ましい。このような組成にすることにより、絶縁膜４５３ｂから、加熱により酸素の
一部が脱離しやすい状態となる。なお、化学量論的組成よりも多くの酸素を含む絶縁膜と
しては、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏ
ｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である膜が好ま
しい。

絶縁膜４５３ｂは、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００
ｎｍ以下の、酸化シリコン膜、酸化窒化シリコン膜等で形成することができる。

また、絶縁膜４５３ａと酸化物半導体膜（４４１、４４２）の界面における欠陥が少ない
ことが好ましい。そのためには、酸化物半導体膜（４４１、４４２）の欠陥に由来するｇ
値が１．９３の電子スピン密度が１×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、さらには検出下
限以下であることが好ましい。電子スピンのｇ値およびその密度は電子スピン共鳴（ＥＳ
Ｒ）スペクトルから得ることができる。以下も同様である。

また、絶縁膜４５３ａおよび絶縁膜４５３ｂは、欠陥が少ないことが好ましい。これは、
絶縁膜４５３ａ、４５３ｂの欠陥密度が高いと、欠陥に酸素が結合してしまい、絶縁膜４
５３ａを透過する酸素量が減少してしまうためである。絶縁膜４５３ｂは、絶縁膜４５３
ａとは異なり、酸化物半導体膜（４４１、４４２）、および電極４４４との界面を有して
いないため、絶縁膜４５３ａより、欠陥密度が高くてもよい。ｇ値が２．００１の電子の
スピン密度が、絶縁膜４５３ａは、３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下であることが好
ましく、絶縁膜４５３ｂは１．５×１０^１８ｓｐｉｎｓ／ｃｍ^３未満であることが好まし
く、１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることがより好ましい。ｇ値が２．００１
の電子スピンは、シリコンのダングリングボンドによるものである。

絶縁膜４５４として、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物に対
するブロッキング効果を有する膜で形成することが好ましい。このような絶縁膜としては
、窒化物絶縁膜、および窒化酸化物絶縁膜があり、具体的には、窒化シリコン、窒化酸化
シリコン、窒化アルミニウム、窒化酸化アルミニウム等でなる膜がある。ブロッキング効
果を有する絶縁膜４５４を形成することで、酸化物半導体膜（４４１、４４２）、および
電極４４４からの酸素の外部への拡散を防ぐことができる。

絶縁膜４５４としては、ブロッキング効果を有する窒化物絶縁膜上に、酸素、水素、水等
不純物に対するブロッキング効果を有する酸化物絶縁膜または酸化窒化物絶縁膜を形成し
た積層膜とすることもできる。このようなブロッキング効果を有する酸化物絶縁膜として
は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化
イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶
縁膜がある。

また、容量素子３０４の容量値を調節するために、絶縁膜４５４として、ブロッキング効
果を有する窒化物絶縁膜上に、窒化物、窒化酸化物または酸化物でなる絶縁膜を設けても
よい。

＜配向膜＞
配向膜４６１としては、ポリイミド等の有機樹脂を用いることができる。配向膜４６１の
膜厚は、４０ｎｍ以上１００ｎｍ以下、さらには５０ｎｍ以上９０ｎｍ以下とすることが
好ましい。このような膜厚とすることで、液晶層４６０の液晶材料のプレチルト角を大き
くすることが可能である。液晶材料のプレチルト角を大きくすることで、ディスクリネー
ションを低減することが可能である。

＜カラーフィルタ・ブラックマトリクス＞
また、基板４０２上には、有色性を有する膜４７２（以下、有色膜４７２という）が形成
されている。有色膜４７２は、カラーフィルタとして機能する。有色膜４７２は、必ずし
も設ける必要はなく、例えば、ＬＣＤ１０がモノクロ表示の場合や、表示方式がフィール
ドシーケンシャル方式である場合等によって、有色膜４７２を設けない構成としてもよい
。

有色膜４７２としては、特定の波長帯域の光を透過する有色膜であればよく、例えば、赤
色の波長帯域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長帯域の光を透過す
る緑色（Ｇ）のカラーフィルタ、青色の波長帯域の光を透過する青色（Ｂ）のカラーフィ
ルタなどを用いることができる。

また、基板４０２上には、有色膜４７２に隣接して遮光膜４７１が形成されている。遮光
膜４７１は、ブラックマトリクスとして機能する。ここでは、ゲートドライバは、遮光膜
４７１で覆う構造としている。遮光膜４７１は、特定の波長帯域の光を遮光する機能を有
していればよく、金属膜または黒色顔料等を含んだ有機絶縁膜などで形成することができ
る。

＜作製方法例＞
以下、図２０に示すＬＣパネルの作製方法の一例を説明する。

＜素子基板の作製＞
まず、図２１Ａ−図２４Ｃを参照して、ＬＣパネルのバックプレーンである素子基板の作
製方法を説明する。

ここでは、基板４０１としてガラス基板を用いる。第１層の配線・電極（４１１−４１３
）を形成するため、単層構造または２層以上の積層構造の導電膜を基板４０１上に形成す
る。この導電膜の形成方法としては、ＣＶＤ法、スパッタリング法、スピンコート法等が
ある。フォトリソグラフィ工程とエッチング工程により、該導電膜から、ゲート線４１１
、配線４１２、およびゲート線４１３を形成する（図２１Ａ）。

次に、第１層の配線・電極（４１１−４１３）上に、絶縁膜４５１を形成し、絶縁膜４５
１上に絶縁膜４５２を形成する（図２１Ａ）。絶縁膜４５１および絶縁膜４５２は、スパ
ッタリング法、ＣＶＤ法等により形成することができる。なお、絶縁膜４５１および絶縁
膜４５２は、大気解放せずに、連続して形成すると不純物の混入が抑制され、好ましい。

次に、絶縁膜４５２上に酸化物半導体膜４４０を形成する（図２１Ｂ）。

酸化物半導体膜４４０は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザー
アブレーション法などを用いて形成することができる。

フォトリソグラフィ工程とエッチング工程により、酸化物半導体膜４４０から島状の酸化
物半導体膜４４１−４４３を形成する。エッチング工程では、ドライエッチング、ウエッ
トエッチング、または双方を行えばよい（図２１Ｃ）。

この後、加熱処理を行って、酸化物半導体膜４４１−４４３に含まれる水素、水等を脱離
させ、酸化物半導体膜４４１−４４３に含まれる水素および水を低減してもよい。この加
熱処理により、酸化物半導体膜４４１−４４３を構成する酸化物半導体を高純度化するこ
とができる。この加熱処理の温度は、代表的には、２５０℃以上６５０℃以下であり、好
ましくは３００℃以上５００℃以下とする。なお、大面積基板の基板４０１を用いる場合
は、加熱処理の温度は、代表的には３００℃以上４００℃以下であり、好ましくは３２０
℃以上３７０℃以下である。このような温度範囲とすることで、基板の反りやシュリンク
を低減することが可能であり、歩留まりの低下を抑制できる。

この加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板４０１の歪み点以上の温度で加熱することができる。そのため加
熱処理のタクト時間が短縮されるため、大面積基板において特に好ましい。

また、加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは
１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム
等）の雰囲気下で行えばよい。なお、雰囲気に水素、水等が含まれないことが好ましい。
また、雰囲気を変えることができる。例えば、最初に窒素または希ガス雰囲気で加熱処理
を行い、次に、酸素または超乾燥空気雰囲気で加熱処理を行うことができる。この場合、
最初の加熱処理により、酸化物半導体膜４４１−４４３中に含まれる水素、水等を脱離さ
せ、次の加熱処理では、酸化物半導体膜４４１−４４３中に酸素を供給することができる
。したがって、酸化物半導体膜４４１−４４３の酸素欠損を低減することができる。

次に、絶縁膜４５２、および酸化物半導体膜４４１−４４３上に、スパッタリング法等で
導電膜４２０を形成する（図２２Ａ）。

次に、フォトリソグラフィ工程およびエッチング工程により、導電膜４２０から、ソース
線４２１、ドレイン線４２２、配線４２３、ソース線４２４、電極４２５および配線４２
６を形成する（図２２Ｂ）。配線４２３を配線４１２と重畳するように形成することで、
配線４２３と配線４２３を接続する電極４３１の占有面積を小さくすることができる。

次に、絶縁膜４５２、酸化物半導体膜４４１−４４３、および第２層の配線・電極（４２
１−４２６）を覆って、絶縁膜４５３を形成する（図２２Ｃ）。

ここでは、絶縁膜４５３の形成は、絶縁膜４５３ａを形成した後、大気に曝すことなく、
連続的に絶縁膜４５３ｂを形成する。絶縁膜４５３ａを形成した後、大気開放せず、原料
ガスの流量、圧力、高周波電力および基板温度の一以上を調整して、絶縁膜４５３ｂを連
続的に形成することで、絶縁膜４５３ａと絶縁膜４５３ｂの界面における大気成分由来の
不純物濃度を低減することができる。

絶縁膜４５３ａとしては、プラズマＣＶＤ装置の真空排気された処理室内に載置された基
板を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下に保持し、処理室
に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ま
しくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供
給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成することができる。

このような成膜温度とすることで、酸化シリコン膜または酸化窒化シリコン膜中でのシリ
コンと酸素の結合力が強くなる。この結果、酸素が透過し、緻密で、且つ硬い酸化シリコ
ン膜および酸化窒化シリコン膜を形成することができる。代表的には、２５℃において０
．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下、好ましくは８ｎｍ／分
以下である酸化シリコン膜、および酸化窒化シリコン膜を形成することができる。

酸化シリコン膜または酸化窒化シリコン膜の原料ガスとしては、シリコンを含む堆積性気
体および酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例として
は、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素
、オゾン、一酸化二窒素、二酸化窒素等がある。

また、酸化物半導体膜（４４１、４４２）の水素濃度を低減するため、絶縁膜４５３ａの
水素濃度を下げることが好ましい。例えば、酸化シリコン膜または酸化窒化シリコン膜を
絶縁膜４５３ａとして用いる場合、シリコンを含む堆積性気体に対する酸化性気体の量を
１００倍以上とするとよい。

上記条件を用いることで、絶縁膜４５３ａとして酸素を透過する酸化物絶縁膜を形成する
ことができる。また、絶縁膜４５３ａを設けることで、後に形成する絶縁膜４５３ｂの形
成工程において、酸化物半導体膜４４１−４４３へのダメージ低減が可能である。

また、上記の基板温度で絶縁膜４５３ａを形成することで、酸化物半導体膜４４１−４４
３が加熱されるため、これら膜から水素、水等を脱離させることができる。

また、絶縁膜４５３ａの形成工程で加熱するため、酸化物半導体膜４４１−４４３が露出
された状態での加熱時間が短くなり、加熱処理により酸化物半導体膜４４１−４４３から
脱離する酸素量を低減することができる。よって、酸化物半導体膜４４１−４４３の酸素
欠損が増加することが抑制される。

さらには、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、絶縁膜４５３ａ
の水の含有量が少なくなるため、トランジスタ３０１、３０３の電気特性のばらつきを低
減すると共に、そのしきい値電圧の変動を抑制することができる。また、絶縁膜４５３ａ
を成膜する際に、酸化物半導体膜４４１−４４３へのダメージを低減することが可能であ
る。

なお、シリコンを含む堆積性気体に対する酸化性気体の量を１００倍以上とすることで、
絶縁膜４５３ａに含まれる水素含有量を低減することが可能である。この結果、酸化物半
導体膜４４１−４４３に混入する水素量を低減できるため、トランジスタのしきい値電圧
のマイナスシフトを抑制することができる。

絶縁膜４５３ｂとしては、プラズマＣＶＤ装置で酸化シリコン膜または酸化窒化シリコン
膜を形成する。成膜条件としては基板温度を１８０℃以上２８０℃以下、さらに好ましく
は２００℃以上２４０℃以下とする。原料ガスを導入した処理室内の圧力は、１００Ｐａ
以上２５０Ｐａ以下が好ましく、１００Ｐａ以上２００Ｐａ以下がより好ましい。高周波
電力は、０．１７Ｗ／ｃｍ^２以上０．５Ｗ／ｃｍ^２以下とし、０．２５Ｗ／ｃｍ^２以上０
．３５Ｗ／ｃｍ^２以下とするのがより好ましい。

酸化シリコン膜または酸化窒化シリコン膜の原料ガスとしては、シリコンを含む堆積性気
体および酸化性気体を用いればよい。シリコンを含む堆積性気体の代表例としては、シラ
ン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン
、一酸化二窒素、二酸化窒素等がある。

酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜４５３ｂ
の欠陥量を低減することが可能である。絶縁膜４５３ｂの電子スピン密度は、６×１０^１
７ｓｐｉｎｓ／ｃｍ^３未満とするとよく、３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下が好まし
く、１．５×１０^１７ｓｐｉｎｓ／ｃｍ^３以下がより好ましい。

上記のような高いパワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分
解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、酸化シリコン膜ま
たは酸化窒化シリコン膜中における酸素含有量を化学量論的組成よりも多くすることがで
きる。また、基板温度が、上記の温度範囲であると、シリコンと酸素の結合力が弱いため
、酸素の一部が加熱により脱離しやすくなる。この結果、化学量論的組成よりもよりも多
くの酸素を含み、加熱により酸素の一部が脱離する酸化シリコン膜または酸化窒化シリコ
ン膜を形成することができる。このような酸化シリコン膜または酸化窒化シリコン膜を絶
縁膜４５３ｂとして形成すればよい。

また、高いパワー密度の高周波電力により絶縁膜４５３ｂを形成しても、絶縁膜４５３ａ
により酸化物半導体膜４４１−４４３は、保護されているため、酸化物半導体膜４４１−
４４３へのダメージを抑制しつつ、ＯＳトランジスタの特性向上に有用な絶縁膜４５３ｂ
を形成することができる。

次に、加熱処理を行う。この加熱温度は、代表的には、１５０℃以上基板歪み点未満とす
ればよく、好ましくは２００℃以上４５０℃以下とし、より好ましくは３００℃以上４５
０℃以下とする。なお、基板４０１に大面積基板を用いる場合は、この加熱温度は、代表
的には、３００℃以上４００℃以下とし、好ましくは３２０℃以上３７０℃以下とする。
このような温度範囲にすることで、大面積基板においても基板の反りやシュリンクの発生
が抑制される。

この加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板４０１の歪み点以上の温度で熱処理を行うことができる。そのた
め加熱処理時間を短縮することができる。

加熱処理の雰囲気は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましく
は１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウ
ム等）とすればよい。雰囲気には、水素、水等の酸化物半導体膜４４１−４４３にとって
不純物をできる限り含まれないようにする。

この加熱処理により、絶縁膜４５３ｂに含まれる一部の酸素が酸化物半導体膜４４１−４
４３に移動するため、酸化物半導体膜４４１−４４３の酸素欠損を低減することが可能で
ある。

また、２層目の配線・電極（４２１−４２６）を形成する際、導電膜４２０のエッチング
によって、酸化物半導体膜（４４１、４４２）はダメージを受け、トランジスタ３０１、
３０３のバックチャネル側に酸素欠損が生じる場合があるが、この加熱処理により、この
酸素欠陥を修復することができる。よって、トランジスタ３０１、３０３の信頼性を向上
させることができる。

この加熱処理は、絶縁膜４５４の形成前に行うことが好ましい。それは、絶縁膜４５４は
、水、水素等をブロッキングするブロッキング膜として形成されるため、絶縁膜４５４が
存在している状態で、加熱処理を行うと、絶縁膜４５３に含まれていた水、水素等が、雰
囲気中に脱離できず、酸化物半導体膜４４１−４４３に移動してしまうからである。

加熱しながら絶縁膜４５３ｂを形成する場合は、絶縁膜４５３ｂの形成により酸化物半導
体膜４４１−４４３の酸素欠損が低減されていれば、この加熱処理を行わなくともよい。
また、この加熱処理は、絶縁膜４５３に開口４９１、４９２を形成した後に行ってもよい
。

次に、フォトリソグラフィ工程とエッチング工程により、絶縁膜４５３に、開口４９１お
よび開口４９２を形成する（図２３Ａ）。開口４９１は接続部３０２に形成されて、配線
４２３の表面が露出される。開口４９２は、容量素子３０４に形成され、酸化物半導体膜
４４３の表面が露出される。

次に、絶縁膜４５２、絶縁膜４５３および酸化物半導体膜４４３上に絶縁膜４５４を形成
する（図２３Ｂ）。

絶縁膜４５４としては、外部からの不純物、例えば、酸素、水素、水、アルカリ金属、ア
ルカリ土類金属等が、酸化物半導体膜へ拡散するのを防ぐことができる材料で形成すれば
よい。また、絶縁膜４５４は、水素を含むことが好ましい。絶縁膜４５４に水素を含ませ
るのは、酸化物半導体膜４４３に水素を供給して、低抵抗化するためである。絶縁膜４５
４の水素が酸化物半導体膜４４３に拡散すると、該酸化物半導体膜４４３において水素は
酸素と結合し、キャリアである電子が生成される。この結果、酸化物半導体膜４４３は、
導電性が高くなり、導電膜でなる電極４４４となる。

例えば、絶縁膜４５４として、プラズマＣＶＤ法で形成される窒化シリコン膜または窒化
酸化シリコン膜を形成すればよい。また、絶縁膜４５４の成膜時の基板温度は、酸化物半
導体膜（４４１、４４２）が酸素の離脱によるキャリア濃度が上昇する現象が発生しない
温度範囲とする。

次に、フォトリソグラフィ工程およびエッチング工程により、絶縁膜４５１、４５２、４
５４に、開口４９３および開口４９４を形成する（図２３Ｃ）。接続部３０２に開口４９
３が形成され、配線４１２および配線４２３の表面が露出される。また、トランジスタ３
０３には、電極４２５と画素電極４３２を接続するための開口４９４が形成される。

絶縁膜４５４上に、スパッタリング法などにより導電膜４３０を形成する（図２４Ａ）。
フォトリソグラフィ工程およびエッチング工程により、導電膜４３０から、電極４３１お
よび画素電極４３２を形成する（図２４Ｂ）。

以上の工程で基板４０１上に、回路（画素回路、ゲートドライバ）が形成される。また、
この工程で、端子部も基板４０１上に形成されている。更に、基板４０１上には、封止工
程において配向膜４６１が必要に応じて形成される（図２４Ｃ）。

本実施の形態の素子基板作製方法では、ゲートドライバの第１層の配線・電極と第２層の
配線・電極を、第３層（画素電極と同じ層）の電極４３１より接続している。そのため、
第１層の配線・電極と第２層の配線・電極を接続する開口を絶縁膜４５１、４５２に形成
することが不要であり、露光用マスクを１枚削減できる。そのため、本実施の形態では、
６枚の露光用マスクで、素子基板を作製することができる。

＜対向基板の作製＞
次に、図２５Ａ−図２５Ｃを参照して、ＬＣパネルの対向基板の作製工程の一例を説明す
る。対向基板は、カラーフィルタ基板等とも呼ばれる。

基板４０２上に遮光膜４７１、有色膜４７２を形成する（図２５Ａ）。遮光膜４７１、お
よび有色膜４７２上に絶縁膜４７３を形成する（図２５Ｂ）。

絶縁膜４７３としては、例えば、アクリル樹脂、エポキシ樹脂、ポリイミド等の有機絶縁
膜を用いることができる。絶縁膜４７３は、カラーフィルタおよびブラックマトリクスの
オーバーコートとして形成される。絶縁膜４７３は、必要に応じて形成すればよい。

次に、絶縁膜４７３上に対向電極４３３を形成する。対向電極４３３は、スパッタ法など
により、透光性を有する導電膜の成膜により形成される。対向電極４３３上にスペーサ４
８０を形成する。スペーサ４８０は、感光性樹脂剤を対向電極４３３上に塗布し、現像処
理することで形成することができる。以上で、対向基板が作製される。後述する封止工程
おいて、対向基板に配向膜が形成される。

＜封止工程＞
以下、素子基板と対向基板間に液晶層４６０を封止して、ＬＣパネルを作製する工程を説
明する。

素子基板（基板４０１）に配向膜４６１を形成する。素子基板を洗浄した後、印刷法等に
より、ポリイミド樹脂を素子基板表面に塗布し、焼成して配向膜４６１を形成する。配向
膜４６１にラビングや光照射により配向処理をする。対向基板にも同様に配向膜４６２を
形成する。

次に、液晶層４６０を封止するため、対向基板にシール剤を塗布する。ここでは、液晶滴
下法（ＯＤＦ）用の紫外線硬化シール剤を塗布する。次に、対向基板のシール剤で囲われ
た領域に液晶材料を滴下する。この工程は、窒素雰囲気で行われる。次に、素子基板と対
向基板を貼り合わせる。そして、紫外線を照射してシール剤を硬化させて、シール部材を
完成する。

以上の封止工程を経て、素子基板と対向基板の間に液晶層４６０が封止されたＬＣパネ
ルが作製される。ＬＣパネルには、さらに、ＦＰＣなど必要な部材を取り付ければよい。

本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、画素回路３０の構成例を説明する。具体的には、トランジスタおよび
容量素子の他の構成例を説明する。

＜画素回路の構成例２＞
図２６Ａに、トランジスタの他の構成例を示す。トランジスタ３１３は、酸化物半導体膜
４４２上に、チャネル保護膜として機能する絶縁膜４５３が存在している。そのため、導
電膜４２０を形成する前に絶縁膜４５３を形成する。絶縁膜４５３は、チャネル保護膜と
して機能する部分以外がエッチングで除去されている。このエッチング工程の後、導電膜
４２０を形成する。

この絶縁膜４５３が酸化物半導体膜４４２上に存在していることにより、導電膜４２０の
エッチング工程で、酸化物半導体膜４４２がダメージを受けることを回避できる。そのた
め、この絶縁膜４５３はエッチングストップ膜と呼ばれる。また、トランジスタ３１３の
ゲート絶縁膜は、トランジスタ３０３と同様に、絶縁膜４５１および４５２の積層膜でな
るが、トランジスタ３１３では、チャネル保護膜の形成により、絶縁膜４５２は、酸化物
半導体膜４４２および電極４４４と重なる領域にのみ存在する。

ゲートドライバ（２１、２２）のトランジスタも、トランジスタ３１３と同様に構成され
る。

＜画素回路の構成例３＞
図２６Ｂに、容量素子の他の構成例を示す。容量素子３１４は、画素電極４３２、電極５
０１、および絶縁膜４５４で構成される。電極５０１は、画素電極４３２と同様の導電膜
から形成され、透光性を有する。なお、図２６Ｂにおいて、図２６Ａのトランジスタ３１
３を適用することができる。

＜画素回路の構成例４＞
図２６Ｃに、容量素子の他の構成例を示す。また、図２６Ｃに示すように、トランジスタ
３０３を覆って絶縁膜５１０が形成される。絶縁膜５１０は、平坦化膜として形成される
。絶縁膜５１０上に、電極５１１、絶縁膜５１３、および画素電極５１２が形成されてい
る。容量素子３１５は、電極５１１、画素電極５１２および絶縁膜５１３で構成される。

電極５１１、および画素電極５１２は、画素電極４３２と同様に形成することができる。
また絶縁膜５１３は、絶縁膜４５４と同様に形成することができる。

絶縁膜５１０としては、アクリル、ポリイミド、およびエポキシ等でなる樹脂膜を用いる
ことができる。絶縁膜５１０の厚さは、絶縁膜４５３の厚さ以上１５００ｎｍ以下が好ま
しく、絶縁膜４５３の厚さ以上１０００ｎｍ以下がより好ましい。絶縁膜５１０の厚さを
絶縁膜４５３の厚さ以上とすることで、画素電極５１２の凹部に絶縁膜５１０を充填させ
ることが可能であり、配向膜４６１が形成される領域の凹凸を低減することができる。他
方、絶縁膜５１０が厚くなる程、画素電極４３２に印加する液晶層４６０の配向を制御す
るための電圧が高くなり、ＬＣＤ１０の消費電力が高くなってしまうので、絶縁膜５１０
の厚さは１５００ｎｍ以下が好ましい。

本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本発明の一態様である表示装置はさまざまな電子機器（遊技機も含む）の表示部に適用す
ることができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受
信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ
などのカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、
音響再生装置、および遊技機（パチンコ機、スロットマシン等）が挙げられる。これらの
電子機器の一例を図２７に示す。

図２７Ａに、表示部を有するテーブル９０００を示す。テーブル９０００は、筐体９００
１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可
能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。
また、電力供給のための電源コード９００５を筐体９００１に有している。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画
面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージ
センサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせる
ことができる。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

図２７Ｂに、テレビジョン装置９１００を示す。テレビジョン装置９１００は、筐体９１
０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが
可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示し
ている。

テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモ
コン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー
９１０９により、受信チャンネルや音量の操作を行うことができ、表示部９１０３に表示
される映像を操作することができる。また、リモコン操作機９１１０に、テレビジョン装
置９１００の動作に関する情報や、時刻や日時などを表示する表示部９１０７を設ける構
成としてもよい。

テレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１
００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とも可能である。

図２７Ｃにコンピュータ９２００を示す。コンピュータ９２００は、本体９２０１、筐体
９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティ
ングデバイス９２０６などを含む。

上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能であ
る。それゆえ、コンピュータ９２００の表示品位を向上させることができる。

図２８Ａおよび図２８Ｂに２つ折り可能なタブレット型端末９６００を示す。タブレット
型端末９６００は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切
り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３
６、留め具９０３３、および操作スイッチ９０３８等を有する。

さらに、タブレット型端末９６００は、太陽電池９６３３、充電−放電制御回路９６３４
を有する。なお、図２８Ｂでは充電−放電制御回路９６３４の一例としてバッテリー９６
３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

図２８Ａに、２つの表示部９６３１ａ、９６３１ｂを開いた状態を示し、図２８Ｂに、こ
れらを閉じた状態を示す。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３
１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。

また、図２８Ａでは表示部９６３１ｂと表示部９６３１ａは、その仕様が異なっていても
よい。例えば、画面のサイズや、解像度が異なっていてもよい。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図２８Ａおよび図２８Ｂに示したタブレット型端末は、様々な情報（静
止画、動画、テキスト画像など）を表示部に表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部を指などで触れて情報を入力するタッチ入力機能、
様々なソフトウェア（プログラム）を実行する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、
筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に
行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を
用いると、小型化を図れる等の利点がある。

また、図２８Ｃは、充電−放電制御回路９６３４のブロック図である。構成、および動作
についてブロック図を示し説明する。図２８Ｃに示すように、充電−放電制御回路９６３
４は、太陽電池９６３３で発電された電力を表示部９６３１に供給するための制御回路で
ある。充電−放電制御回路９６３４は、バッテリー９６３５、ＤＣＤＣコンバータ９６３
６、コンバータ９６３７、およびスイッチＳＷ１乃至ＳＷ３を有する。

太陽電池９６３３で発電した電力をバッテリー９６３５に充電する場合は、スイッチＳＷ
２をオンにする。ＤＣＤＣコンバータ９６３６は、太陽電池９６３３からの出力電圧をバ
ッテリー９６３５の充電に適した電圧に昇圧または降圧する。太陽電池９６３３からの電
力を供給する場合はスイッチＳＷ１をオンにし、バッテリー９６３５から表示部９６３１
に電力を供給する場合は、スイッチＳＷ３をオンにする。コンバータ９６３７は、入力さ
れた電圧を表示部９６３１の駆動に必要な電圧に昇圧または降圧する。

なお、太陽電池９６３３については、発電手段の一例として示している。発電手段は、特
に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などを設けて
もよい。また、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールを
設けてもよい。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることが可能である。

１０ 液晶表示装置（ＬＣＤ）
２０ 画素部
２１、２２ ゲートドライバ（ＧＤＬ、ＧＤＲ）
２３ ソースドライバ
２４ コントローラ
３０ 画素回路
３１ ゲート線
３２ ソース線
３３ 液晶素子
３４ トランジスタ
３５ 容量素子
３６ 配線
３７ ダミーゲート線
１００ シフトレジスタ
１０１ 単位回路（ＧＳＲ）
１０２ ダミー単位回路（ｄｍｙＧＳＲ）
１１０ デマルチプレクサ
１１１ 単位回路（ＤＥＭＵＸ）
１１２ ダミー単位回路（ｄｍｙＤＥＭＵＸ）
１２１ 単位回路（ＰＧＣ）
１２２ ダミー単位回路（ｄｍｙＰＧＣ）
１３１ 単位回路（ＢＵＦ）

Claims (2)

1. 複数の単位回路を有し、
   前記複数の単位回路の一は、第１のトランジスタと、第２のトランジスタと、複数の第３のトランジスタと、複数の第４のトランジスタと、複数の第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記複数の第３のトランジスタのいずれか一のソース又はドレインの一方は、前記複数の第４のトランジスタのいずれか一のソース又はドレインの一方と電気的に接続され、
   前記複数の第５のトランジスタのいずれか一のソース又はドレインの一方は、前記複数の第３のトランジスタのいずれか一のゲートと電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記複数の第５のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のトランジスタのゲートは、前記複数の第４のトランジスタのゲートと電気的に接続され、
   前記第６のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記複数の第３のトランジスタのソース又はドレインの他方には、互いに異なる複数のクロック信号が入力され、
   前記第１のトランジスタのゲート及び前記第７のトランジスタのゲートには、前段の前記単位回路からセット信号が入力され、
   前記第６のトランジスタのゲートには、後段の前記単位回路からリセット信号が入力され、
   前記複数の第３のトランジスタのソース又はドレインの一方からは、複数の信号が出力され、
   前記第１のトランジスタのソース又はドレインの他方と前記複数の第５のトランジスタのゲートと前記第６のトランジスタのソース又はドレインの他方とには、第１の電源電圧が供給され、
   前記第２のトランジスタのソース又はドレインの他方と前記複数の第４のトランジスタのソース又はドレインの他方と前記第７のトランジスタのソース又はドレインの他方とには、第２の電源電圧が供給されることを特徴とするゲートドライバ。
2. 複数の単位回路を有し、
   前記複数の単位回路の一は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、第１１のトランジスタと、第１２のトランジスタと、第１３のトランジスタと、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第９のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第１１のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１０のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
   前記第１２のトランジスタのソース又はドレインの一方は、前記第１３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１２のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方には、第１のクロック信号が入力され、
   前記第４のトランジスタのソース又はドレインの他方には、第２のクロック信号が入力され、
   前記第５のトランジスタのソース又はドレインの他方には、第３のクロック信号が入力され、
   前記第１のトランジスタのゲート及び前記第１３のトランジスタのゲートには、前段の前記単位回路からセット信号が入力され、
   前記第１２のトランジスタのゲートには、後段の前記単位回路からリセット信号が入力され、
   前記第３のトランジスタのソース又はドレインの一方からは、第１の信号が出力され、
   前記第４のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
   前記第５のトランジスタのソース又はドレインの一方からは、第３の信号が出力され、
   前記第１のトランジスタのソース又はドレインの他方と前記第９のトランジスタのゲートと前記第１０のトランジスタのゲートと前記第１１のトランジスタのゲートと前記第１２のトランジスタのソース又はドレインの他方とには、第１の電源電圧が供給され、
   前記第２のトランジスタのソース又はドレインの他方と前記第６のトランジスタのソース又はドレインの他方と前記第７のトランジスタのソース又はドレインの他方と前記第８のトランジスタのソース又はドレインの他方と前記第１３のトランジスタのソース又はドレインの他方とには、第２の電源電圧が供給されることを特徴とするゲートドライバ。

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