KR102190686B1 - 펄스 출력 회로, 시프트 레지스터, 및 표시 장치 - Google Patents

Abstract

시프트 레지스터에 설치된 펄스 출력 회로에서, 다음 단의 펄스 출력 회로에 접속되는 출력부에서는 트랜지스터에 접속되는 전원선을 저전위 구동 전압으로 하고, 주사 신호선에 접속되는 출력부에서는 트랜지스터에 접속되는 전원선을 가변 전위 구동 전압으로 한다. 가변 전위 구동 전압은 보통 모드에서 저전위 구동 전압으로 하고, 일괄 모드에서는 고전위 구동 전압 또는 저전위 구동 전압으로 할 수 있다. 일괄 모드에서는, 복수의 주사 신호선에 동일 타이밍에서 일괄해서 표시용 주사 신호를 출력할 수 있다.

Description

펄스 출력 회로, 시프트 레지스터, 및 표시 장치{PULSE OUTPUT CIRCUIT, SHIFT REGISTER, AND DISPLAY DEVICE}

본 발명은 구동 회로(펄스 출력 회로 또는 시프트 레지스터라고도 함)에 관한 것이다. 본 발명은 또한 화소부와 동일한 기판에 형성되는 구동 회로를 포함하는 표시 장치, 및/또는 당해 표시 장치를 구비하는 전자 기기에 관한 것이다.

표시 장치는 액정 텔레비전 등의 대형 표시 장치의 보급에 수반하여, 보다 부가 가치가 높은 제품이 요청되고 있고 그에 따라 개발이 진행되고 있다. 특히, 채널 영역이 비정질 반도체에 의해 구성되는 박막 트랜지스터(TFT)를 이용하여, 화소부와 동일한 기판에 주사선 구동 회로 등의 구동 회로를 구성하는 기술은 비용의 저감, 신뢰성의 향상에 크게 공헌하기 때문에, 개발이 활발히 진행되고 있다.

또한, 표시 장치의 저소비 전력화도 큰 과제로 되고 있다. 특허 문헌 1에서는 부분 표시 기능을 갖는 화상 표시 장치에서, 주사 신호선에의 온 신호의 출력을 순차 출력으로부터 일괄 출력으로 이행하기 위한 제어 신호에 응답하여, 비표시 영역에 대응하는 복수의 주사 신호선에 표시용 주사 신호가 일괄하여 출력되도록, 주사 신호선에의 온 신호의 출력을 제어하는 출력 제어 블록이 설치된 화상 표시 회로가 개시되어 있다.

일본 특개 제2001-343928호 공보

표시 장치에서, 복수의 화소가 행렬 방식으로 배열된 표시 패널의 화소선마다에 게이트 선(주사선)이 설치되고, 표시용 주사 신호의 1 수평 기간의 주기에서 그 게이트 선(주사선)을 순차 선택해서 표시 장치를 구동함으로써, 표시 화상의 갱신이 행해진다. 그렇게 화소선, 즉, 게이트 선(주사선)을 순차 선택해서 구동하기 위한 게이트 선 구동 회로(주사선 구동 회로)로서는, 표시용 주사 신호의 1 프레임 기간으로 일주하는 시프트 동작을 행하는 시프트 레지스터를 이용할 수 있다. 종래, 구동 회로 내의 이러한 시프트 레지스터는, 어떤 일정 기간마다 카운트 업되어 출력 신호가 제어되었다. 그러나, 모든 주사선(신호선)에 대한 주사 신호선의 출력 신호의 개수로 인해, 데이터 기입 시간이 길어진다는 문제가 있었다.

본 발명의 한 실시 형태의 목적은 표시 장치에서의 화면의 깜박거림을 저감하고, 데이터 기입 시간의 단축 및 소비 전력의 저감을 보증하는 구동 회로 및/또는 표시 장치를 제공하는 것이다.

본 발명의 한 실시 형태는, 제1 전극이 제1 입력 단자에 전기적으로 접속되고, 제2 전극이 제1 출력 단자에 전기적으로 접속되고, 게이트 전극이 제1 노드에 전기적으로 접속되는 제1 트랜지스터와, 제1 전극이 제1 출력 단자에 전기적으로 접속되고, 제2 전극이 제1 전원선에 전기적으로 접속되고, 게이트 전극이 제2 노드에 전기적으로 접속되는 제2 트랜지스터와, 제1 전극이 제1 입력 단자에 전기적으로 접속되고, 제2 전극이 제2 출력 단자에 전기적으로 접속되고, 게이트 전극이 제1 노드에 전기적으로 접속되는 제3 트랜지스터와, 제1 전극이 제2 출력 단자에 전기적으로 접속되고, 제2 전극이 제2 전원선에 전기적으로 접속되고, 게이트 전극이 제2 노드에 전기적으로 접속되는 제4 트랜지스터와, 제1 노드와 제2 노드에 공급되는 전위의 레벨을 제어하는 제어부를 포함한다. 제2 전원선에는 고전위 구동 전압 및 저전위 구동 전압이 전환되어서 공급된다.

본 발명의 한 실시 형태는, 제1 내지 제11 트랜지스터와, 제1 내지 제5 입력 단자와, 제1 출력 단자와, 제2 출력 단자를 포함하고，제1 내지 제6 전원선에 전기적으로 접속되는 펄스 출력 회로이다. 제1 트랜지스터의 제1 전극이 제1 입력 단자에 전기적으로 접속되고, 제2 전극이 제2 트랜지스터의 제1 전극에 전기적으로 접속되고, 게이트 전극이 제3 트랜지스터의 게이트 전극 및 제7 트랜지스터의 제1 전극에 전기적으로 접속된다. 제2 트랜지스터의 제2 전극이 제1 전원선에 전기적으로 접속되고, 게이트 전극이 제4 트랜지스터의 게이트 전극, 제6 트랜지스터의 게이트 전극, 제9 트랜지스터의 제2 전극, 제10 트랜지스터의 제2 전극, 및 제11 트랜지스터의 제1 전극에 전기적으로 접속된다. 제3 트랜지스터의 제1 전극이 제1 입력 단자에 전기적으로 접속되고, 제2 전극이 제2 출력 단자에 전기적으로 접속된다. 제4 트랜지스터의 제1 전극이 제2 출력 단자에 전기적으로 접속되고, 제2 전극이 제2 전원선에 전기적으로 접속된다. 제5 트랜지스터의 제1 전극이 제7 트랜지스터의 제2 전극에 전기적으로 접속되고, 제2 전극이 제3 전원선에 전기적으로 접속되고, 게이트 전극이 제4 입력 단자에 전기적으로 접속된다. 제6 트랜지스터의 제1 전극이 제5 트랜지스터의 제1 전극에 전기적으로 접속되고, 제2 전극이 제1 전원선에 전기적으로 접속된다. 제7 트랜지스터의 게이트 전극이 제4 전원선에 전기적으로 접속된다. 제8 트랜지스터의 제1 전극이 제5 전원선에 전기적으로 접속되고, 제2 전극이 제9 트랜지스터의 제1 전극에 전기적으로 접속되고, 게이트 전극이 제2 입력 단자에 전기적으로 접속된다. 제9 트랜지스터의 게이트 전극이 제3 입력 단자에 전기적으로 접속된다. 제10 트랜지스터의 제1 전극이 제6 전원선에 전기적으로 접속되고, 게이트 전극이 제5 입력 단자에 전기적으로 접속된다. 제11 트랜지스터의 제2 전극은 제1 전원선에 전기적으로 접속되고, 게이트 전극이 제4 입력 단자에 전기적으로 접속된다. 제2 전원선에는 고전위 구동 전압 및 저전위 구동 전압이 전환되어서 공급된다.

본 발명의 한 실시 형태에서, 펄스 출력 회로에서의 제3 전원선, 제4 전원선, 제5 전원선, 및 제6 전원선의 전위는 제1 전원선 및 제2 전원선의 전위보다 높을 수 있다.

본 발명의 한 실시 형태에서, 펄스 출력 회로에서의 제1 내지 제11 트랜지스터는 n 채널형 트랜지스터일 수 있다.

본 발명의 한 실시 형태는, 제(m-1) 펄스 출력 회로, 제m 펄스 출력 회로, 제(m+1) 펄스 출력 회로, 및 제(m+2) 펄스 출력 회로(m≥2)를 적어도 포함하고，클록 신호를 출력하는 제1 내지 제4 신호선을 갖는 시프트 레지스터이다. 제m 펄스 출력 회로의 제1 내지 제3 입력 단자는 제1 내지 제4 신호선 중 3개의 신호선에 전기적으로 접속되고, 그 제4 입력 단자는 제(m-1) 펄스 출력 회로의 제1 출력 단자에 전기적으로 접속되고, 그 제5 입력 단자는 제(m+2) 펄스 출력 회로의 제1 출력 단자에 전기적으로 접속되고, 그 제1 출력 단자는 제(m+1) 펄스 출력 회로의 제4 입력 단자에 전기적으로 접속된다.

본 발명의 한 실시 형태에서, 시프트 레지스터에서의 제1 내지 제4 신호선은 1/4 주기만큼 순서대로 지연된 클록 신호를 출력할 수 있다.

본 발명의 한 실시 형태에 의해, 표시 장치에서의 화면의 플리커를 저감하고, 데이터 기입 시간의 단축 및 소비 전력의 저감을 보증하는 구동 회로 및/또는 표시 장치를 제공할 수 있다.

도 1a는 시프트 레지스터의 일례를 도시하는 도면이고 도 1b 및 1c는 펄스 출력 회로의 일례를 도시하는 도면.
도 2는 시프트 레지스터 및 펄스 출력 회로의 일례를 도시하는 도면.
도 3은 시프트 레지스터 및 펄스 출력 회로의 일례를 도시하는 도면.
도 4는 펄스 출력 회로의 동작 일례를 도시하는 차트.
도 5a 내지 5d는 펄스 출력 회로의 동작을 비교해서 도시한 도면.
도 6a는 시프트 레지스터의 일례를 도시하는 도면이고 도 6b 및 6c는 펄스 출력 회로의 일례를 도시하는 도면.
도 7은 펄스 출력 회로의 동작 일례를 도시하는 차트.
도 8a 및 8b는 펄스 출력 회로의 동작을 비교해서 도시한 도면.
도 9a 및 9b는 펄스 출력 회로의 동작을 비교해서 도시한 도면.
도 10a 내지 10c는 표시 장치의 한 실시 형태를 설명하는 도면.
도 11은 표시 장치의 한 실시 형태를 설명하는 도면.
도 12는 표시 장치의 한 실시 형태를 설명하는 도면.
도 13은 표시 장치의 한 실시 형태를 설명하는 도면.
도 14는 표시 장치의 한 실시 형태를 설명하는 도면.
도 15a 및 15b는 전자 기기를 도시하는 도면.
도 16a 및 16b는 전자 기기를 도시하는 도면.
도 17a 및 17b는 전자 기기를 도시하는 도면.
도 18a 내지 18d는 표시 장치에 적용할 수 있는 트랜지스터의 실시 형태를 설명하는 도면.
도 19a 내지 19e는 표시 장치에 적용할 수 있는 트랜지스터의 제작 방법의 한 실시 형태를 설명하는 도면.

이하, 본 발명의 실시 형태에 대해서 첨부 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 형태에서 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서, 본 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다. 또한，이하에 설명하는 본 발명의 구성에서, 같은 물건을 지시하는 부호는 다른 도면간에서 공통으로 한다는 점에 유의한다.

또한，이하의 설명에서 참조하는 도면에서，동일 도면 중에 트랜지스터가 실선 및 파선으로 표현되어 있을 경우, 실선으로 표현되어 있을 경우에는, 당해 트랜지스터가 도통 상태(온 상태)에 있는 것을 나타내고, 파선으로 표현되어 있을 경우에는, 당해 트랜지스터가 비도통 상태(오프 상태)에 있는 것을 나타낸다.

(실시 형태 1)

실시 형태 1에서는, 펄스 출력 회로, 및 당해 펄스 출력 회로를 포함하는 시프트 레지스터의 일례에 관해서 도 1a 내지 1c를 참조하여 설명한다.

본 실시 형태로 도시하는 시프트 레지스터는 제1 내지 제n 펄스 출력 회로(10_{_1} 내지 10_{_n})(n≥2)과 클록 신호를 출력하는 제1 내지 제4 신호선(11 내지 14)을 포함한다 (도 1a 참조). 제1 신호선(11)은 제1 클록 신호 CK1를 출력하고, 제2 신호선(12)은 제2 클록 신호 CK2를 출력하고, 제3 신호선(13)은 제3 클록 신호 CK3를 출력하고, 제4 신호선(14)은 제4 클록 신호 CK4를 출력한다.

클록 신호 CK는 일정한 간격으로 H 레벨 신호와 L 레벨 신호를 반복하는 신호이며, 본 실시 형태에서는, 제1 내지 제4 클록 신호 CK1 내지 CK4는 1/4 주기만큼 순서대로 지연되어 있다. 본 실시 형태에서는, 제1 내지 제4 클록 신호 CK1 내지 CK4를 이용하여, 펄스 출력 회로의 구동의 제어 등을 행한다.

제1 내지 제n 펄스 출력 회로(10_{_1} 내지 10_{_n}) 각각은 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제1 출력 단자(25), 제5 입력 단자(26), 및 제2 출력 단자(27)를 포함한다(도 1b 참조).

제1 입력 단자(21), 제2 입력 단자(22), 및 제3 입력 단자(23)는 제1 내지 제4 신호선(11 내지 14) 중 세 개에 전기적으로 접속되어 있다. 예를 들어, 도 1a 내지 1c에서, 제1 펄스 출력 회로(10_{_1})의 제1 입력 단자(21)는 제1 신호선(11)에 전기적으로 접속되고, 제2 입력 단자(22)는 제2 신호선(12)에 전기적으로 접속되고, 제3 입력 단자(23)는 제3 신호선(13)에 전기적으로 접속되어 있다. 제2 펄스 출력 회로(10_{_2})의 제1 입력 단자(21)는 제2 신호선(12)에 전기적으로 접속되고, 제2 입력 단자(22)는 제3 신호선(13)에 전기적으로 접속되고, 제3 입력 단자(23)는 제4 신호선(14)에 전기적으로 접속되어 있다.

또한，본 실시 형태로 도시하는 시프트 레지스터의 제m 펄스 출력 회로(m≥2)에서, 제m 펄스 출력 회로의 제4 입력 단자(24)는 제(m-1) 펄스 출력 회로의 제1 출력 단자(25)에 전기적으로 접속되고, 제m 펄스 출력 회로의 제5 입력 단자(26)는 제(m+2) 펄스 출력 회로의 제1 출력 단자(25)에 전기적으로 접속되고, 제m 펄스 출력 회로의 제1 출력 단자(25)는 제(m+1) 펄스 출력 회로의 제4 입력 단자(24)에 전기적으로 접속되고, 제m 펄스 출력 회로의 제2 출력 단자(27)는 OUT(m)에 신호를 출력한다.

예를 들어, 제3 펄스 출력 회로(10_{_3})에서, 제3 펄스 출력 회로(10_{_3})의 제4 입력 단자(24)는 제2 펄스 출력 회로(10_{_2})의 제1 출력 단자(25)에 전기적으로 접속되고, 제3 펄스 출력 회로(10_{_3})의 제5 입력 단자(26)는 제5 펄스 출력 회로(10_{_5})의 제1 출력 단자(25)에 전기적으로 접속되고, 제3 펄스 출력 회로(10_{_3})의 제1 출력 단자(25)는 제4 펄스 출력 회로(10_{_4})의 제4 입력 단자(24) 및 제1 펄스 출력 회로(10_{_1})의 제5 입력 단자(26)에 전기적으로 접속되어 있다.

또한，제1 펄스 출력 회로(10_{_1})의 제4 입력 단자(24)에 제1 스타트 펄스 SP1가 입력된다. 제(n-1) 펄스 출력 회로(10_{_(n-1)})의 제5 입력 단자(26)에 제2 스타트 펄스 SP2가 입력된다. 제ｎ 펄스 출력 회로(10_n)의 제5 입력 단자(26)에 제3 스타트 펄스 SP3가 입력된다. 제2 스타트 펄스 SP2 및 제3 스타트 펄스 SP3는 외부에서 입력될 수 있거나 또는 구동 회로의 내부에서 생성될 수 있다.

다음에, 제1 내지 제n 펄스 출력 회로(10_{_1} 내지 10_{_n}) 각각의 구체적인 구조에 관해서 설명한다.

도 1c는 본 발명의 한 실시 형태의 펄스 출력 회로의 개략도이다. 제1 내지 제n 펄스 출력 회로(10_{_1} 내지 10_{_n}) 각각은, 노드 f1의 제어에 의해 제1 클록 신호 CK1를 출력선에 출력하는 제1 트랜지스터(101) 및 제3 트랜지스터(103)와, 노드 f2의 제어에 의해 저전위 구동 전압 VSS1을 출력선에 출력하는 제2 트랜지스터(102), 및 가변 전위 구동 전압 VSS2을 출력선에 출력하는 제4 트랜지스터(104)를 포함하는 출력부(70)와, 노드 f1와 노드 f2를 제어하는 제어부(60)를 포함한다. 또한, 제1 입력 단자(21), 제4 입력 단자(24), 제5 입력 단자(26), 제1 출력 단자(25), 및 제2 출력 단자(27) 외에도, 제1 전원선(31), 제2 전원선(32), 및 제8 전원선(38)으로부터 제1 내지 제4 트랜지스터(101 내지 104)에 신호가 공급된다.

제1 트랜지스터(101)의 제1 전극이 제1 입력 단자(21)에 전기적으로 접속되고, 제2 전극이 제2 트랜지스터(102)의 제1 전극에 전기적으로 접속되고, 게이트 전극이 노드 f1에 전기적으로 접속되어 있다. 제2 트랜지스터(102)의 제1 전극이 제1 출력 단자(25)에 전기적으로 접속되고, 제2 전극이 제1 전원선(31)에 전기적으로 접속되고, 게이트 전극이 노드 f2에 전기적으로 접속되어 있다. 제3 트랜지스터(103)의 제1 전극이 제1 입력 단자(21)에 전기적으로 접속되고, 제2 전극이 제4 트랜지스터(104)의 제1 전극에 전기적으로 접속되고, 게이트 전극이 노드 f1에 전기적으로 접속되어 있다. 제4 트랜지스터(104)의 제1 전극이 제2 출력 단자(27)에 전기적으로 접속되고, 제2 전극이 제2 전원선(32)에 전기적으로 접속되고, 게이트 전극이 노드 f2에 전기적으로 접속되어 있다.

도 2에 도시한 바와 같이, 노드 f2에서, 제2 트랜지스터(102)에 걸리는 전압 스트레스를 경감시키기 위해, 제2 트랜지스터(102) 및 제4 트랜지스터(104)의 게이트 전극 사이에 트랜지스터(100)를 설치할 수 있다. 이 경우, 트랜지스터(100)의 게이트 전극은 제7 전원선(37)에 전기적으로 접속된다.

도 6c에서의 제어부(60)는 제5 내지 제11 트랜지스터(105 내지 111)를 포함하나, 제어부(60)가 노드 f1 및 f2를 제어할 수 있는 한 어떠한 구성도 가능하다. 본 실시 형태에서는, 도 6c에 도시된 제어부(60)의 구성을 이용하는 경우에, 도 4에 도시한 타이밍 차트를 참조하면서 펄스 출력 회로의 동작에 대해서 설명한다. 구체적으로, 도 4에 도시한 타이밍 차트에서, 한 주기를 제1 기간(51), 제2 기간(52), 제3 기간(53), 제4 기간(54), 및 제5 기간(55)으로 분할해서 설명한다. 제1 기간(51)의 개시 시간, 제2 기간(52)의 개시 시간, 제3 기간(53)의 개시 시간, 제4 기간(54)의 개시 시간, 및 제5 기간(55)의 개시 시간을 각각 a, b, c, d, 및 e로 한다. 제1 기간(51), 제2 기간(52), 제3 기간(53), 및 제4 기간(54)을 포함하는 시각(61)부터 시각(62)까지의 기간 t1을 보통 모드, 제5 기간(55)인 시각(62)부터 시각(63)까지의 기간 t2을 일괄 모드(batch mode)라고 한다. 또한, 기간 t2 이후에, 본 실시 형태에서 다시 통상 모드로 복귀된다. 이하의 설명에서, 제1 내지 제4 트랜지스터(101 내지 104)는, n 채널형 트랜지스터로 하여, 게이트 전극과 소스 전극 사이의 전압(Vgs)이 임계값 전압(Vth)을 상회했을 때 도통 상태로 된다는 점에 유의한다.

도 1a에 도시한 제1 펄스 출력 회로(10_{_1})의 출력에 관해서 설명한다. 제1 펄스 출력 회로(10_{_1})의 제1 입력 단자(21)는 제1 클록 신호 CK1를 공급하는 제1 신호선(11)에 전기적으로 접속되고, 제2 입력 단자(22)는 제2 클록 신호 CK2를 공급하는 제2 신호선(12)에 전기적으로 접속되고, 제3 입력 단자(23)는 제3 클록 신호 CK3를 공급하는 제3 신호선(13)에 전기적으로 접속되어 있다.

제1 전원선(31)에는, 저전위 구동 전압 VSS1이 공급되고, 제2 전원선(32)에는 가변 전위 구동 전압 VSS2이 공급되고, 제8 전원선(38)에는 고전위 구동 전압 VDD이 공급된다. 본 실시 형태에서, VSS1은 VDD보다 작고, VSS2은 VDD 이하이다. 또한, 제1 내지 제4 클록 신호 CK1 내지 CK4의 각각은 일정한 간격으로 H 레벨과 L 레벨을 반복하는 신호이고, H 레벨의 전위는 VDD, L 레벨의 전위는 VSS1이다. 또한, 본 실시 형태에서는 설명의 간략화를 위해 VSS1=0으로 하지만, 본 발명은 이것으로 한정되지 않는다.

제1 기간(51)에서, 제1 스타트 펄스 SP1가 H 레벨로 되어(도 ４ 중의 ａ), 노드 f1는 충전되어, 전위가 상승하고, 노드 f2는 VSS1까지 방전된다. 그 때문에, 제1 트랜지스터(101) 및 제3 트랜지스터(103)가 온으로 되고, 제2 트랜지스터(102) 및 제4 트랜지스터(104)가 오프한다. 따라서, 제1 기간(51)에서의 제1 출력 단자(25) 및 제2 출력 단자(27)의 전위 각각은 제1 클록 신호 CK1의 L 레벨로 된다(도 5a 참조).

제2 기간(52)에서, 제1 클록 신호 CK1가 H 레벨로 되어(도 4 중의 ｂ), 부유 상태로 된 노드 f1는, 제3 트랜지스터(103)의 게이트 전극과 소스 전극 사이의 중첩부에 형성된 기생 용량의 용량 결합에 의해 부트스트래핑된다. 이에 의해, 노드 f1의 전위가 더 상승하여, 제1 트랜지스터(101) 및 제3 트랜지스터(103)는 완전하게 온한다. 따라서, 제2 기간(52)에서의 제1 출력 단자(25) 및 제2 출력 단자(27)의 전위 각각은 H 레벨로 된다(도 5b 참조).

상기 기간 동안에, 노드 f2의 전위는 L 레벨로 유지되어, 제1 출력 단자(25) 및 제2 출력 단자(27)의 각각의 전위가 L 레벨로부터 H 레벨로 상승할 때, 노드 f2와 제1 출력 단자(25)의 용량 결합 및 노드 f2와 제2 출력 단자(27)의 용량 결합으로 인한 문제점을 억제할 수 있다.

제3 기간(53)에서, 제1 스타트 펄스 SP1가 H 레벨로부터 L 레벨로 되어 (도 4 중의 ｃ), 제1 클록 신호 CK1가 제2 기간(52)에서와 같이 H 레벨을 유지하고, 제2 기간(52) 이후에 노드 f1의 전위도 변화되지 않기 때문에, 제1 트랜지스터(101) 및 제3 트랜지스터(103)는 온 상태를 유지한다. 따라서, 제3 기간(53)에서의 제1 출력 단자(25) 및 제2 출력 단자(27)의 전위 각각은 H 레벨로 된다(도 5c 참조).

제4 기간(54)에서, 제1 클록 신호 CK1가 H 레벨로부터 L 레벨로 되어 (도 ４중의 ｄ), 리세트 신호 RESET가 입력되기 때문에, 노드 f1의 전위는 VSS1까지 방전되어, 노드 f2의 전위는 상승한다. 그 때문에, 제1 트랜지스터(101) 및 제3 트랜지스터(103)가 오프하고, 제2 트랜지스터(102) 및 제4 트랜지스터(104)가 온으로 된다. 따라서, 제4 기간(54)에서의 제1 출력 단자(25) 및 제2 출력 단자(27)의 각각의 전위는 L 레벨로 된다(도 ５d 참조).

다음에, 제5 기간(55)에서, 보통 모드로부터 일제 온 모드로 전환할 때, 제2 전원선(32)(VSS2)의 전위를 L 레벨로부터 H 레벨로 한다(도 ４중의 e). 제1 스타트 펄스 SP1 및 리세트 신호 RESET는 L 레벨로 유지된다. 이때, 제2 전원선(32)에 H 레벨의 전위가 공급됨으로써, 부유 상태에 있는 노드 f2는 제4 트랜지스터(104)의 게이트 전극과 소스 전극 사이의 중첩부에 형성된 기생 용량의 용량 결합에 의해 부트스트래핑된다. 이에 의해, 노드 f2의 전위가 상승하여, 제4 트랜지스터(104)를 완전하게 온시킬 수 있다. 또한, 제1 전원선(31)의 전위는 L 레벨로 유지된다. 따라서, 제5 기간(55)에서, 제1 출력 단자(25)의 전위는 L 레벨로 되고, 제2 출력 단자(27)의 전위는 H 레벨로 된다.

제5 기간(55)에서 제2 전원선(32)의 전위를 H 레벨로 할 때에 제2 트랜지스터(102)에 걸리는 전압 스트레스를 경감시키기 위해, 도 2에 도시한 바와 같이, 노드 f2에 트랜지스터(100)를 설치할 수 있다．

이런 방식으로, 제1 전원선(31)을 제2 트랜지스터(102)의 제2 전극에 전기적으로 접속하고, 제2 전원선(32)을 제4 트랜지스터(104)의 제2 전극에 전기적으로 접속한 구성으로, 제4 입력 단자(24)의 전위 및 제5 입력 단자(26)의 전위를 L 레벨에 유지하는 기간에, 제2 트랜지스터(102)에서의 제2 전극의 전위 및 제4 트랜지스터(104)에서의 제2 전극의 전위를 서로 의존시키지 않고 독립한 상태에서 제어할 수 있다. 이 경우, 시프트 레지스터에 설치된 펄스 출력 회로에서의 출력부(70)에서, 다음 단의 펄스 출력 회로에 접속되는 제1 출력 단자(25)에 전기적으로 접속되는 제2 트랜지스터(102)에 제1 전원선(31)으로부터 공급되는 전위를 저전위 구동 전압 VSS1으로 하고, 주사 신호선에 접속되는 제2 출력 단자(27)에 전기적으로 접속되는 제4 트랜지스터(104)에 제2 전원선(32)으로부터 공급되는 전위를 가변 전위 구동 전압 VSS2으로 한다.

가변 전위 구동 전압 VSS2을 보통 모드에서는 저전위 구동 전압 VSS1으로 하고, 일괄 모드에서, 일제 온 모드에서는 고전위 구동 전압 VDD, 일제 오프 모드에서는 저전위 구동 전압 VSS1으로 함으로써, 제2 출력 단자(27)의 전위를, 제2 전원선(32)의 전위를 변화시킴으로써 적절히 제어할 수 있다. 이로 인해, 각 주사 신호선에 접속되는 제2 출력 단자(27)에 동일 타이밍에서 일괄해서 온 신호(또는 오프 신호)을 출력할 수 있다.

상기 구조 및 방법에 의하면, 화상 표시 장치의 구동 회로에서, 특정색(예를 들어, 전흑 표시나 전백 표시) 표시 시에, 복수의 주사 신호선에 동일 타이밍에서 일괄해서 표시용 주사 신호(온 신호 또는 오프 신호)를 출력할 수 있기 때문에, 데이터 기입 시간을 단축할 수 있다. 또한, 일괄 표시 후에 주사 신호선 구동부를 정지하는 기간을 확보할 수 있으므로, 그 기간에서의 주사 신호선 구동부의 소비 전력을 저감시킬 수 있다. 또한, 고속 동작에 의해 구동 회로부에 대한 부담을 저감할 수 있기 때문에, 화면의 플리커를 방지할 수 있다.

도 ６a 내지 6c는 도 1c에 도시된 펄스 출력 회로의 구체적인 회로 구조를 도시한 것이다.

본 발명의 한 실시 형태의 시프트 레지스터는 제1 내지 제n 펄스 출력 회로(10_{_1} 내지 10_{_n})(n≥2)과 클록 신호를 출력하는 제1 내지 제4 신호선(11 내지 14)을 포함한다(도 6a 참조). 제1 신호선(11)은 제1 클록 신호 CK1를 출력하고, 제2 신호선(12)은 제2 클록 신호 CK2를 출력하고, 제3 신호선(13)은 제3 클록 신호 CK3를 출력하고, 제4 신호선(14)은 제4 클록 신호 CK4를 출력한다.

클록 신호 CK는 일정한 간격으로 H 레벨 신호와 L 레벨 신호를 반복하는 신호이며, 본 실시 형태에서는, 제1 내지 제4 클록 신호 CK1 내지 CK4는 1/4 주기만큼 순서대로 지연되어 있다. 본 실시 형태에서는, 제1 내지 제4 클록 신호 CK1 내지 CK4를 이용하여, 펄스 출력 회로의 구동의 제어 등을 행한다.

제1 내지 제n 펄스 출력 회로(10_{_1} 내지 10_{_n}) 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제1 출력 단자(25), 제5 입력 단자(26), 및 제2 출력 단자(27)를 포함한다(도 6b 참조).

제1 입력 단자(21), 제2 입력 단자(22), 및 제3 입력 단자(23)는 제1 내지 제4 신호선(11 내지 14) 중 3개에 전기적으로 접속되어 있다. 예를 들어, 도 ６a 내지 6c에서, 제1 펄스 출력 회로(10_{_1})의 제1 입력 단자(21)가 제1 신호선(11)에 전기적으로 접속되고, 제2 입력 단자(22)가 제2 신호선(12)에 전기적으로 접속되고, 제3 입력 단자(23)가 제3 신호선(13)에 전기적으로 접속되어 있다. 제2 펄스 출력 회로(10_{_2})의 제1 입력 단자(21)가 제2 신호선(12)에 전기적으로 접속되고, 제2 입력 단자(22)가 제3 신호선(13)에 전기적으로 접속되고, 제3 입력 단자(23)가 제4 신호선(14)에 전기적으로 접속되어 있다.

또한，본 실시 형태로 도시하는 시프트 레지스터의 제m 펄스 출력 회로(m≥2)에서, 제m 펄스 출력 회로의 제4 입력 단자(24)는 제(m-1) 펄스 출력 회로의 제1 출력 단자(25)에 전기적으로 접속되고, 제m 펄스 출력 회로의 제5 입력 단자(26)는 제(m+2) 펄스 출력 회로의 제1 출력 단자(25)에 전기적으로 접속되고, 제m 펄스 출력 회로의 제1 출력 단자(25)는 제(m+1) 펄스 출력 회로의 제4 입력 단자(24)에 전기적으로 접속되고, 제m 펄스 출력 회로의 제2 출력 단자(27)는 OUT(m)에 신호를 출력한다.

예를 들어, 제3 펄스 출력 회로(10_{_3})에서, 제3 펄스 출력 회로(10_{_3})의 제4 입력 단자(24)는 제2 펄스 출력 회로(10_{_2})의 제1 출력 단자(25)에 전기적으로 접속되고, 제3 펄스 출력 회로(10_{_3})의 제5 입력 단자(26)는 제5 펄스 출력 회로(10_{_5})의 제1 출력 단자(25)에 전기적으로 접속되고, 제3 펄스 출력 회로(10_{_3})의 제1 출력 단자(25)는 제4 펄스 출력 회로(10_{_4})의 제4 입력 단자(24) 및 제1 펄스 출력 회로(10_{_1})의 제5 입력 단자(26)에 전기적으로 접속되어 있다.

또한，제1 펄스 출력 회로(10_{_1})의 제4 입력 단자(24)에 제1 스타트 펄스 SP1가 입력된다. 제(n-1) 펄스 출력 회로(10_{_(n-1)})의 제5 입력 단자(26)에 제2 스타트 펄스 SP2가 입력된다. 제ｎ 펄스 출력 회로(10_{_n})의 제5 입력 단자(26)에 제3 스타트 펄스 SP3가 입력된다. 제2 스타트 펄스 SP2 및 제3 스타트 펄스 SP3는 외부에서 입력될 수 있거나 또는 구동 회로의 내부에서 생성될 수 있다.

다음에, 제1 내지 제n 펄스 출력 회로(10_{_1} 내지 10_{_n}) 각각의 구체적인 구조에 관해서 더 상세하게 설명한다.

제1 내지 제n 펄스 출력 회로(10_{_1} 내지 10_{_n}) 각각은 제1 내지 제4 트랜지스터(101 내지 104) 및 제5 내지 제11 트랜지스터(105 내지 111)를 포함한다(도 ６c 참조). 또한, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(26), 제1 출력 단자(25), 및 제2 출력 단자(27) 외에도, 제1 및 제2 전원선(31 및 32), 및 제3 내지 제6 전원선(33 내지 36)으로부터 제1 내지 제11 트랜지스터(101 내지 111)에 신호가 공급된다.

제1 트랜지스터(101)의 제1 전극이 제1 입력 단자(21)에 전기적으로 접속되고, 제2 전극이 제2 트랜지스터(102)의 제1 전극에 전기적으로 접속되고, 게이트 전극이 제3 트랜지스터(103)의 게이트 전극 및 제7 트랜지스터(107)의 제1 전극에 전기적으로 접속되어 있다. 제2 트랜지스터(102)의 제2 전극이 제1 전원선(31)에 전기적으로 접속되고, 게이트 전극이 제4 트랜지스터(104)의 게이트 전극, 제6 트랜지스터(106)의 게이트 전극, 제9 트랜지스터(109)의 제2 전극, 제10 트랜지스터(110)의 제2 전극, 및 제11 트랜지스터(111)의 제1 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(103)의 제1 전극이 제1 입력 단자(21)에 전기적으로 접속되고, 제2 전극이 제2 출력 단자(27)에 전기적으로 접속되어 있다. 제4 트랜지스터(104)의 제1 전극이 제2 출력 단자(27)에 전기적으로 접속되고, 제2 전극이 제2 전원선(32)에 전기적으로 접속되어 있다. 제5 트랜지스터(105)의 제1 전극이 제3 전원선(33)에 전기적으로 접속되고, 제2 전극이 제7 트랜지스터(107)의 제2 전극에 전기적으로 접속되고, 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(106)의 제1 전극이 제5 트랜지스터(105)의 제2 전극에 전기적으로 접속되고, 제2 전극이 제1 전원선(31)에 전기적으로 접속되어 있다. 제7 트랜지스터(107)의 게이트 전극이 제4 전원선(34)에 전기적으로 접속되어 있다. 제8 트랜지스터(108)의 제1 전극이 제5 전원선(35)에 전기적으로 접속되고, 제2 전극이 제9 트랜지스터(109)의 제1 전극에 전기적으로 접속되고, 게이트 전극이 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(109)의 게이트 전극이 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제10 트랜지스터(110)의 제1 전극이 제6 전원선(36)에 전기적으로 접속되고, 게이트 전극이 제5 입력 단자(26)에 전기적으로 접속되어 있다. 제11 트랜지스터(111)의 제2 전극이 제1 전원선(31)에 전기적으로 접속되고, 게이트 전극이 제4 입력 단자(24)에 전기적으로 접속되어 있다.

도 6c에서, 제1 트랜지스터(101)의 게이트 전극, 제3 트랜지스터(103)의 게이트 전극, 및 제7 트랜지스터(107)의 제1 전극의 접속 개소를 노드 f1라고 한다. 제2 트랜지스터(102)의 게이트 전극, 제4 트랜지스터(104)의 게이트 전극, 제6 트랜지스터(106)의 게이트 전극, 제9 트랜지스터(109)의 제2 전극, 제10 트랜지스터(110)의 제2 전극, 및 제11 트랜지스터(111)의 제1 전극의 접속 개소를 노드 f2라고 한다.

도 3에 도시한 바와 같이, 노드 f2에서, 제2 트랜지스터(102), 제6 트랜지스터(106), 및 제11 트랜지스터(111)에 걸리는 전압 스트레스를 경감시키기 위해, 제2 트랜지스터(102) 및 제4 트랜지스터(104)의 게이트 전극 사이에 트랜지스터(100)를 설치할 수 있다. 이 경우, 트랜지스터(100)의 게이트 전극은 제7 전원선(37)에 전기적으로 접속된다.

제8 트랜지스터(108)의 게이트 전극에 제2 입력 단자(22)에 의해 공급되는 클록 신호 및 제9 트랜지스터(109)의 게이트 전극에 제3 입력 단자(23)에 의해 공급되는 클록 신호는, 제8 트랜지스터(108)의 게이트 전극에 제3 입력 단자(23)에 의해 공급되는 클록 신호 및 제9 트랜지스터(109)의 게이트 전극에 제2 입력 단자(22)에 의해 공급되는 클록 신호가 되도록, 결선 관계를 교체할 수 있다. 이렇게 하는 것으로, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하되는 것으로 인해 발생하는 노드 f2의 전위의 저하를 저감시켜, 노드 f2의 전위의 변동을 작게 하고 노이즈를 저감할 수 있다.

다음에, 도 1a 내지 1c에 도시한 시프트 레지스터의 동작에 대해서 도 7, 도 8a 및 8b, 및 도 9a 및 9b를 참조하여 설명한다. 구체적으로는，도 7의 타이밍 차트에서, 한 주기를 제1 기간(51), 제2 기간(52), 제3 기간(53), 제4 기간(54), 및 제5 기간(55)으로 분할해서 설명한다. 제1 기간(51)의 개시 시간, 제2 기간(52)의 개시 시간, 제3 기간(53)의 개시 시간, 제4 기간(54)의 개시 시간, 및 제5 기간(55)의 개시 시간을 각각 a, b, c, d, 및 e로 한다. 제1 기간(51), 제2 기간(52), 제3 기간(53), 및 제4 기간(54)을 포함하는 시각(61)부터 시각(62)까지의 기간 t1을 보통 모드, 제5 기간(55)인 시각(62)부터 시각(63)까지의 기간 t2을 일괄 모드라고 한다. 또한, 기간 t2 이후의 기간은 본 실시 형태에서 다시 통상 모드로 복귀된다. 이하의 설명에서, 제1 내지 제4 트랜지스터(101 내지 104)는 n 채널형 트랜지스터이므로, 게이트 전극과 소스 전극 사이의 전압(Vgs)이 임계값 전압(Vth)을 상회했을 때 도통 상태로 된다는 점에 유의한다.

또한，제1 펄스 출력 회로(10_{_1})의 출력에 관해서 설명한다. 제1 펄스 출력 회로(10_{_1})의 제1 입력 단자(21)가 제1 클록 신호 CK1를 공급하는 제1 신호선(11)에 전기적으로 접속되고, 제2 입력 단자(22)가 제2 클록 신호 CK2를 공급하는 제2 신호선(12)에 전기적으로 접속되고, 제3 입력 단자(23)가 제3 클록 신호 CK3를 공급하는 제3 신호선(13)에 전기적으로 접속되어 있다.

제1 전원선(31)에는 저전위 구동 전압 VSS1이 공급되고, 제2 전원선(32)에는 가변 전위 구동 전압 VSS2(고전위 구동 전압 및 저전위 구동 전압이 전환되어서 공급됨)이 공급되고, 제3 내지 제6 전원선(33 내지 36)에는 고전위 구동 전압 VDD이 공급된다. 본 실시 형태에서, VSS1은 VDD보다 작고, VSS2은 VDD 이하이다. 또한, 제1 내지 제4 클록 신호 CK1 내지 CK4의 각각은 일정한 간격으로 H 레벨과 L 레벨을 반복하는 신호이고, H 레벨의 전위는 VDD, L 레벨의 전위는 VSS1이다. 또한, 본 실시 형태에서는 설명의 간략화를 위해 VSS1=0으로 하지만, 본 발명은 이것으로 한정되지 않는다.

제1 기간(51)에서, 제1 스타트 펄스 SP1가 H 레벨로 되어(도 ７중의 a), 제1 펄스 출력 회로(10_{_1})의 제4 입력 단자(24)에 전기적으로 접속된 제5 트랜지스터(105)와 제11 트랜지스터(111)가 도통 상태로 된다. 제3 클록 신호 CK3도 H 레벨이기 때문에, 제9 트랜지스터(109)도 온한다. 또한, 제7 트랜지스터(107)의 게이트에는 고전위 구동 전압 VDD이 인가되어, 제7 트랜지스터(107)도 온한다 (도 8a 참조).

이때, 제5 트랜지스터(105) 및 제7 트랜지스터(107)가 온이기 때문에, 노드 f1의 전위는 상승한다. 또한, 제11 트랜지스터(111)가 온이기 때문에, 노드 f2의 전위는 하강한다.

제5 트랜지스터(105)의 제2 전극의 전위는, 제5 트랜지스터(105)의 제1 전극이 소스가 되고, 제3 전원선(33)의 전위 VDD로부터 제5 트랜지스터(105)의 임계값 전압을 뺀 값이 되는 레벨, 즉, VDD - Vth105(Vth105은 제5 트랜지스터(105)의 임계값 전압)이 된다. 노드 f1의 전위는, 제7 트랜지스터(107)의 제2 전극이 소스가 되고, 제7 트랜지스터(107)의 제2 전극의 전위(VDD - Vth105)로부터 제7 트랜지스터(107)의 임계값 전압을 뺀 값이 되는 레벨, 즉, VDD - Vth105 - Vth107(Vth107은 제7 트랜지스터(107)의 임계값 전압)이 된다.

이 때, 제1 트랜지스터(101) 및 제3 트랜지스터(103)의 게이트 전극의 각 전위는 (VDD - Vth105 - Vth107)이다. 제1 트랜지스터(101)의 게이트 전극과 소스 전극 사이의 전위가 제1 트랜지스터(101)의 임계값 전압을 상회하고 있을 경우, 즉, (VDD - Vth105 - Vth107>Vth101)(Vth101은 제1 트랜지스터(101)의 임계값 전압)일 때, 제1 트랜지스터(101)는 온한다. 마찬가지로, 제3 트랜지스터(103)의 게이트 전극과 소스 전극 사이의 전위가 제3 트랜지스터(103)의 임계값 전압을 상회하고 있을 경우, 즉, (VDD - Vth105 - Vth107>Vth103)(Vth103은 제3 트랜지스터(103)의 임계값 전압)일 때, 제3 트랜지스터(103)는 온한다. 따라서, 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위는 제1 클록 신호 CK1의 L 레벨로 된다.

제2 기간(52)에서, 제1 펄스 출력 회로(10_{_1})의 제1 입력 단자(21)의 레벨이 L 레벨로부터 H 레벨로 전환된다(도 ７중의 b). 따라서, 제1 트랜지스터(101) 및 제3 트랜지스터(103)가 온이기 때문에, 제1 트랜지스터(101)의 소스 전극과 드레인 전극 사이에 전류가 발생하여, 제1 출력 단자(25)의 전위, 즉, 제1 트랜지스터(101)의 제2 전극(이 경우, 소스 전극)의 전위가 상승하고, 제3 트랜지스터(103)의 소스 전극과 드레인 전극 사이에 전류가 발생하여, 제2 출력 단자(27)의 전위(OUT(1)), 즉 제3 트랜지스터(103)의 제2 전극(이 경우, 소스 전극)의 전위가 상승한다. 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위 상승에 수반하여, 부유 상태에 있는 노드 f1는 제1 트랜지스터(101)의 게이트 전극과 소스 전극 사이의 중첩부에서 형성된 기생 용량 및 제3 트랜지스터(103)의 게이트 전극과 소스 전극 사이의 중첩부에 형성된 기생 용량의 용량 결합에 의해 부트스트래핑되어, 제1 트랜지스터(101)의 게이트 전극의 전위 및 제3 트랜지스터(103)의 게이트 전극의 전위가 상승한다. 최종적으로는, 노드 f1의 전위, 즉, 제1 트랜지스터(101)의 게이트 전극의 전위 및 제3 트랜지스터(103)의 게이트 전극의 전위는, 각각 (VDD + Vth101) 및 (VDD + Vth103)보다 높아져, 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위는 제1 클록 신호 CK1의 H 레벨로 된다(도 8b 참조).

이때, 제1 펄스 출력 회로(10_{_1})의 제4 입력 단자(24)의 레벨이 제1 스타트 펄스 SP1에 의해 H 레벨이기 때문에, 제11 트랜지스터(111)가 온하여 노드 f2가 L 레벨로 유지된다. 따라서, 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위가 L 레벨로부터 H 레벨에 상승할 때, 노드 f2와 제1 출력 단자(25)의 용량 결합 및 노드 f2와 제2 출력 단자(27)의 용량 결합으로 인한 문제점을 억제할 수 있다.

이어서, 제3 기간(53)에서, 제1 스타트 펄스 SP1가 L 레벨로 되어(도 ７중의 ｃ), 제5 트랜지스터(105)와 제11 트랜지스터(111)가 오프한다. 또한, 제1 클록 신호 CK1가 제2 기간(52) 이후에 H 레벨을 유지하고, 제2 기간(52) 이후에 노드 f1의 전위는 변화되지 않기 때문에, 제1 트랜지스터(101)의 제1 전극 및 제3 트랜지스터(103)의 제1 전극에는 H 레벨의 신호가 공급된다. 따라서, 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위는 H 레벨로 된다(도 9a 참조). 제3 기간(53)에서는, 노드 f2에 접속하는 각 트랜지스터가 오프로 되는 것에 의해, 노드 f2가 부유 상태로 되지만, 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위는 변화되지 않기 때문에, 노드 f2와 제1 출력 단자(25)의 용량 결합 및 노드 f2와 제2 출력 단자(27)의 용량 결합으로 인한 문제점을 억제할 수 있다.

도 ６c에 도시한 바와 같이 제4 전원선(34)으로부터 고전위 구동 전압(VDD)이 게이트에 인가되는 제7 트랜지스터(107)을 설치함으로써, 부트스트랩핑 동작으로 이하와 같은 이점이 있다.

제4 전원선(34)으로부터 고전위 구동 전압(VDD)이 게이트에 인가되는 제7 트랜지스터(107)가 없을 경우, 부트스트랩핑 동작에 의해 노드 f1의 전위가 상승하면, 제5 트랜지스터(105)의 제2 전극인 소스 전극의 전위가 상승하여 고전위 구동 전압(VDD)보다 커진다. 그리고, 제5 트랜지스터(105)의 소스 전극의 전위가 제5 트랜지스터(105)의 제1 전극측, 즉, 제3 전원선(33) 측의 전위로 전환된다. 그 때문에, 제5 트랜지스터(105)에서는, 도 9a의 기간(제3 기간(53))에 게이트 전극과 소스 전극 사이와 게이트 전극과 드레인 전극 사이에 큰 바이어스 전압이 인가되기 때문에, 큰 전압 스트레스가 걸리고, 트랜지스터의 열화의 요인으로 될 수 있다.

고전위 구동 전압(VDD)이 게이트 전극에 인가되는 제7 트랜지스터(107)를 설치하는 것에 의해, 부트스트랩핑 동작에 의해 노드 f1의 전위는 상승하지만， 제5 트랜지스터(105)의 제2 전극의 전위의 상승을 발생하지 않도록 할 수 있다. 즉, 제7 트랜지스터(107)를 설치함으로써, 제5 트랜지스터(105)의 게이트 전극과 소스 전극 사이에 인가되는 부 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시 형태의 회로 구성으로 함으로써, 제5 트랜지스터(105)의 게이트 전극과 소스 전극 사이에 인가되는 부 바이어스 전압도 작게 할 수 있기 때문에, 전압 스트레스로 인한 제5 트랜지스터(105)의 열화를 억제할 수 있다.

제7 트랜지스터(107)는, 제5 트랜지스터(105)의 제2 전극과 제1 트랜지스터(101)의 게이트 전극 사이에 제7 트랜지스터(107)의 제1 전극과 제2 전극을 통해서 접속되도록 및 제5 트랜지스터(105)의 제2 전극과 제3 트랜지스터(103)의 게이트 전극 사이에 제7 트랜지스터(107)의 제1 전극과 제2 전극을 통해서 접속되도록 설치할 수 있다. 본 실시 형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터를 이용할 경우, 주사선 구동 회로보다 단계수가 많은 신호선 구동 회로에서 제7 트랜지스터(107)를 생략할 수 있다.

다음에, 제4 기간(54)에서, 제1 펄스 출력 회로(10_{_1})의 제1 입력 단자(21)의 레벨이 L 레벨로 되어(도 7 중의 d), 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위가 하강한다. 또한, 제4 기간(54)에 제2 입력 단자(22)는 H 레벨로 유지되고 제3 입력 단자(23)가 H 레벨로 된다. 리세트 신호 RESET가 입력되어, 제5 입력 단자(26)는 H 레벨로 되기 때문에, 제10 트랜지스터(110)가 온한다. 제10 트랜지스터(110)가 온함으로써, 노드 f2의 전위는 (VDD - Vth110)이 될 때까지 충전된다. (노드 f2의 전위는 제6 전원선(36)의 전위 VDD로부터 제10 트랜지스터(110)의 임계값 전압을 뺀 값이 되는 전위, 즉, (VDD - Vth110)(Vth110은 제10 트랜지스터(110)의 임계값 전압)이 된다). 이 결과, 제2 트랜지스터(102), 제4 트랜지스터(104), 및 제6 트랜지스터(106)는 온으로 된다. 제2 트랜지스터(102) 및 제4 트랜지스터(104)가 온함으로써, 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위가 하강하여 저전위 구동 전압 VSS1까지 방전되어, 제6 트랜지스터(106)가 온함으로써, 노드 f1는 저전위 구동 전압 VSS1까지 방전된다. 따라서 제1 트랜지스터(101) 및 제3 트랜지스터(103)가 오프하여, 제1 출력 단자(25)의 전위 및 제2 출력 단자(27)의 전위는 L 레벨로 된다(도 ９b 참조).

그 후, 제5 기간(55)에서, 보통 모드로부터 일제 온 모드로 전환할 때, 제2 전원선(32)의 전위는 H 레벨로 된다(도 ７ 중의 e). 제1 스타트 펄스 SP1 및 리세트 신호 RESET는 L 레벨로 유지된다. 이때, 제10 트랜지스터(110)의 제2 전극의 전위는, 제10 트랜지스터(110)의 제2 전극이 소스가 되고, 제6 전원선(36)의 전위 VDD로부터 제10 트랜지스터(110)의 임계값 전압을 뺀 값이 되는 전위, 즉, (VDD - Vth110)(Vth110은 제10 트랜지스터(110)의 임계값 전압)이 된다. 또한, 제2 전원선(32)에 H 레벨의 전위가 공급됨으로써, 부유 상태에 있는 노드 f2는 제4 트랜지스터(104)의 게이트 전극과 소스 전극 사이의 중첩부에 형성된 기생 용량의 용량 결합에 의해 부트스트래핑된다. 따라서, 노드 f2의 전위는 (VDD - Vth110 + VDD)로 상승하여, 제4 트랜지스터(104)를 온시킬 수 있다.

이때, 제1 전원선(31)의 전위는 L 레벨이며 리세트 신호 RESET가 L 레벨로 유지되고 있기 때문에, 제5 기간(55)에서의 제1 출력 단자(25)의 전위는 L 레벨로 되고, 제2 출력 단자(27)의 전위는 H 레벨로 된다.

제5 기간(55)에서 제2 전원선(32)의 전위를 H 레벨로 했을 때 (일제 온 모드)에 제2 트랜지스터(102)에 걸리는 전압 스트레스를 경감시키기 위해, 도 3에 도시한 바와 같이, 노드 f2에 트랜지스터(100)를 설치할 수 있다．

이런 방식으로, 제1 전원선(31)을 제2 트랜지스터(102)의 제2 전극, 제6 트랜지스터(106)의 제2 전극, 및 제11 트랜지스터(111)의 제2 전극에 전기적으로 접속하고, 제2 전원선(32)을 제4 트랜지스터(104)의 제2 전극에 전기적으로 접속한 구성으로, 제4 입력 단자(24)의 전위 및 제5 입력 단자(26)의 전위를 L 레벨에 유지하는 기간에, 제2 트랜지스터(102)의 제2 전극의 전위 및 제4 트랜지스터(104)의 제2 전극의 전위를 서로 의존시키지 않고 독립한 상태에서 제어할 수 있다. 이 경우, 시프트 레지스터에 설치된 펄스 출력 회로에서의 출력부(70)에서, 다음 단의 펄스 출력 회로에 접속되는 제1 출력 단자(25)에 전기적으로 접속되는 제2 트랜지스터(102)에 제1 전원선(31)으로부터 공급되는 전위를 저전위 구동 전압 VSS1으로 하고, 주사 신호선에 접속되는 제2 출력 단자(27)에 전기적으로 접속되는 제4 트랜지스터(104)에 제2 전원선(32)으로부터 공급되는 전위를 가변 전위 구동 전압 VSS2으로 한다.

가변 전위 구동 전압 VSS2을, 보통 모드에서는, 저전위 구동 전압 VSS1으로 하고, 일괄 모드에서, 일제 온 모드에서는 고전위 구동 전압 VDD, 일제 오프 모드에서는 저전위 구동 전압 VSS1으로 함으로써, 제2 출력 단자(27)의 전위를, 제2 전원선(32)의 전위를 변화시킴으로써 적절히 제어할 수 있다. 따라서, 각 주사 신호선에 접속되는 제2 출력 단자(27)에 동일 타이밍에서 일괄해서 온 신호(또는 오프 신호)를 출력할 수 있다.

상기 구성 및 방법에 의하면, 화상 표시 장치의 구동 회로에서, 특정색 (예를 들어, 전흑 표시나 전백 표시) 표시 시에, 복수의 주사 신호선에 동일 타이밍에서 일괄해서 표시용 주사 신호(온 신호 또는 오프 신호)을 출력할 수 있기 때문에, 데이터 기입 시간을 단축할 수 있다. 또한, 일괄 표시 후에 주사 신호선 구동부를 정지하는 기간을 확보할 수 있고, 그 기간에서의 주사 신호선 구동부의 소비 전력을 저감할 수 있다. 또한, 고속 동작에 의해 구동 회로부에 대한 부담을 저감할 수 있기 때문에, 화면의 플리커를 방지할 수 있다.

본 실시 형태로 도시한 시프트 레지스터 및 펄스 출력 회로는, 본 명세서 중의 다른 실시 형태에서 도시하는 시프트 레지스터 및 펄스 출력 회로의 구성과 조합해서 실시하는 것이 가능하다. 또한, 본 발명의 실시 형태는 반도체 장치에도 적용할 수 있다. 본 명세서 중에서 반도체 장치란 반도체 특성을 이용하여 기능할 수 있는 장치를 의미한다.

(실시 형태 2)

실시 형태 2에서는, 실시 형태 1에서 도시한 시프트 레지스터 및 펄스 출력 회로와 다른 구조에 관해서 설명한다.

실시 형태 1에서 도시한 구성에서는, 회로는 모두 n 채널형 트랜지스터를 이용해서 구성한 예를 나타냈지만, 모두 p 채널형 트랜지스터를 이용하여 마찬가지인 구성으로 할 수 있으며, 즉, 트랜지스터의 각 도전형이 동일할 수 있다. 그 경우에, 특히 도시는 하지 않지만, 도 1c 또는 도 ６c에서， 트랜지스터의 접속은 동일할 수 있고, 전원선의 전위의 고저 레벨을 실시 형태 1에서 설명했을 경우와 반대로 할 수 있다. 또한, 입력되는 신호의 H 레벨과 L 레벨을 모두 역으로서 입력되는 구성으로 할 수 있다. 본 발명의 본 실시 형태는 반도체 장치에도 적용할 수 있다.

본 실시 형태에서, 각각의 도면에서 서술한 내용은, 다른 실시 형태들에서 서술한 내용과 적절히 조합 또는 치환할 수 있다．

(실시 형태 3)

실시 형태 3에서는, 본 발명의 한 실시 형태의 시프트 레지스터를 이용한 표시 장치에 적용할 수 있는 트랜지스터의 일례를 설명한다. 본 발명의 한 실시 형태의 시프트 레지스터를 이용한 표시 장치에 적용할 수 있는 트랜지스터의 구조는 특별히 한정되지 않고, 예를 들어, 톱 게이트 구조, 또는 보텀 게이트 구조의 스태거형 구조 및 플래너형 구조 등을 이용할 수 있다. 또한, 트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조, 2개 형성되는 더블 게이트 구조 혹은 세개 형성되는 트리플 게이트 구조일 수 있다. 각각 채널 영역의 상하로 게이트 절연층을 개재하여 배치된 2개의 게이트 전극층을 포함하는 이중 게이트 구조를 가질 수 있다. 도 18a 내지 18d에 트랜지스터의 단면 구조의 일례를 도시한다. 도 18a 내지 18d에 도시하는 트랜지스터는 반도체로서 산화물 반도체를 이용하는 트랜지스터이다. 산화물 반도체를 이용하는 장점은, 비교적 간단하고 또한 저온의 프로세스에서도 높은 이동도로 낮은 오프 전류가 얻어지는 것이지만, 물론, 다른 반도체를 이용할 수 있다.

도 18a에 도시하는 트랜지스터(410)는 보텀 게이트 구조의 박막 트랜지스터의 하나이며 역스태거형 박막 트랜지스터라고도 한다.

트랜지스터(410)는, 절연면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b)을 포함한다. 또한, 트랜지스터(410)를 덮고, 산화물 반도체층(403) 위에 적층하는 절연막(407)이 설치되어 있다. 절연막(407) 위에는 보호 절연층(409)이 형성되어 있다.

도 18b에 도시하는 트랜지스터(420)는 채널 보호형(채널 스톱형)이라고 하는 보텀 게이트 트랜지스터의 하나이며 역스태거형 박막 트랜지스터라고도 한다.

트랜지스터(420)는, 절연면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 산화물 반도체층(403)의 채널 형성 영역을 덮는 채널 보호층으로서 기능하는 절연층(427), 소스 전극층(405a) 및 드레인 전극층(405b)을 포함한다. 또한, 트랜지스터(420)을 덮도록 보호 절연층(409)이 형성되어 있다.

도 18c에 도시하는 트랜지스터(430)는 보텀 게이트형의 박막 트랜지스터이며, 절연면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 소스 전극층(405a), 드레인 전극층(405b), 및 산화물 반도체층(403)을 포함한다. 트랜지스터(430)을 덮고, 산화물 반도체층(403)에 접하는 절연막(407)이 설치되어 있다. 절연막(407) 위에는 보호 절연층(409)이 형성되어 있다.

트랜지스터(430)에서는, 게이트 절연층(402)은 기판(400) 및 게이트 전극층(401) 위에 접해서 설치되고, 게이트 절연층(402) 위에 소스 전극층(405a) 및 드레인 전극층(405b)이 접해서 설치되어 있다. 그리고, 게이트 절연층(402), 소스 전극층(405a), 및 드레인 전극층(405b) 위에 산화물 반도체층(403)이 설치되어 있다.

도 18d에 도시하는 트랜지스터(440)는 톱 게이트 구조의 박막 트랜지스터의 하나이다. 트랜지스터(440)는, 절연면을 갖는 기판(400) 위에, 절연층(437), 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연층(402), 및 게이트 전극층(401)을 포함한다. 소스 전극층(405a) 및 드레인 전극층(405b)에 각각 배선층(436a) 및 배선층(436b)이 접해서 설치되어 전기적으로 접속하고 있다.

본 실시 형태에서는, 상술한 대로, 반도체층으로서 산화물 반도체층(403)을 이용한다. 산화물 반도체층(403)에 이용하는 산화물 반도체로서는, 적어도 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 함유한다. 예를 들어, 사원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 삼원계 금속의 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체나, 이원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, 또는 In-Ga-O계 산화물 반도체, 일원계 금속의 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체 등을 이용할 수 있다. 또한, 상기 산화물 반도체들 중 임의의 것이 In, Ga, Sn, 및 Zn 이외의 원소, 예를 들어 SiO₂을 포함할 수 있다.

예를 들어, In-Ga-Zn-O계 산화물 반도체란 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물 반도체를 의미하며, 그 조성비는 제한되지 않는다.

산화물 반도체층(403)으로서는, 화학식 InMO₃(ZnO)_m (m>0)로 표기되는 박막을 이용할 수 있다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga와 Al의 혼합물, Ga와 Mn의 혼합물, Ga와 Co의 혼합물 등이 있다.

산화물 반도체로서 In-Zn-O계 재료를 이용할 경우, 이용하는 타겟의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In₂O₃:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In₂O₃:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In₂O₃:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 이용하는 타겟은, 원자수비가 In:Zn:O=X:Y:Z 일 때, Z>1.5X+Y를 만족한다.

산화물 반도체층(403)을 이용한 트랜지스터(410, 420, 430, 440)는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있으므로, 소비 전력을 억제하는 효과를 발휘한다.

또한， 산화물 반도체층(403)을 이용한 트랜지스터(410, 420, 430, 440) 각각은, 비교적 높은 전계 효과 이동도가 얻어지므로, 고속 구동이 가능하다. 따라서, 표시 장치의 화소부에 이 트랜지스터를 이용함으로써, 고화질의 화상을 표시할 수 있다. 또한, 이 트랜지스터는 동일 기판 위에 회로부와 화소부로 구별하여 만들어서 제작할 수 있기 때문에, 표시 장치의 부품 개수를 삭감할 수 있다.

절연면을 갖는 기판(400)에 사용할 수 있는 기판에는 특별한 제한은 없지만, 바륨 보로실리케이트 글래스나 알루미노보로실리케이트 글래스 등으로 이루어진 글래스 기판을 이용한다.

보텀 게이트 구조의 트랜지스터(410, 420, 430)에서, 하지막으로 되는 절연막을 기판과 게이트 전극층 사이에 설치할 수 있다． 하지막은 기판으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막을 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다.

게이트 전극층(401)의 재료는 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층 구조 또는 적층 구조로 형성할 수 있다.

게이트 절연층(402)은 플라즈마 CVD법, 스퍼터링법 등을 이용하여, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 질화 산화 알루미늄층, 및 산화 하프늄층의 하나 이상을 이용하여, 단층 구조 또는 적층 구조로 형성할 수 있다. 예를 들어, 제1 게이트 절연층으로서 플라즈마 CVD법에 의해 막 두께 50nm 이상 200nm 이하의 질화 실리콘층(SiN_y(y>0))을 형성하고，제1 게이트 절연층 위에 제2 게이트 절연층으로서 막 두께 5nm 이상 300nm 이하의 산화 실리콘층(SiO_x(x>0))을 적층하고, 합계 막 두께 200nm의 게이트 절연층을 형성한다.

소스 전극층(405a) 및 드레인 전극층(405b)에 이용하는 도전막으로서는, 예를 들어, Al, Cr, Cu,Ta, Ti, Mo, 및 W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 합금막 등을 이용할 수 있다. 도전막은 Al, Cu등의 금속층의 위 및/또는 아래에 Ti, Mo, W 등의 고융점 금속층을 적층시킨 구성을 가질 수 있다. 또한, Al막에 힐록이나 위스커의 발생을 방지하는 원소(예를 들어, Si, Nd, 또는 Sc)가 첨가되어 있는 Al 재료를 이용함으로써 내열성을 향상시킬 수 있다.

소스 전극층(405a) 및 드레인 전극층(405b)에 각각 접속하는 배선층(436a) 및 배선층(436b)에 이용하는 도전막도 소스 전극층(405a) 및 드레인 전극층(405b) 과 마찬가지인 재료를 이용할 수 있다.

또한，소스 및 드레인 전극층(405a 및 405b) (소스 및 드레인 전극층과 동일한 층에서 형성되는 배선층을 포함)이 되는 도전막은 도전성의 금속 산화물에서 형성할 수 있다. 도전성의 금속 산화물로서는, 산화 인듐(In₂O₃), 산화 주석(SnO₂), 산화 아연(ZnO), 산화 인듐-산화 주석 합금(In₂O₃-SnO₂, ITO로 약기한다), 산화 인듐-산화 아연 합금(In₂O₃-ZnO), 또는 이것들의 금속 산화물 재료 중 임의의 것에 실리콘 또는 산화 실리콘을 포함한 것을 이용할 수 있다.

절연막(407, 427, 437)은 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 무기 절연막을 이용할 수 있다.

보호 절연층(409)은, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 또는 질화 산화 알루미늄막 등의 무기 절연막을 이용할 수 있다.

또한，보호 절연층(409) 위에 트랜지스터로 인한 표면 요철을 저감하기 위해 평탄화 절연막을 형성할 수 있다. 평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조시클로부텐 등의 유기 재료를 이용할 수 있다. 상기 유기 재료 이외에, 저유전률 재료(low-k 재료) 등을 이용할 수 있다. 또한， 이들 재료로 형성되는 절연막을 복수 적층시켜 평탄화 절연막을 형성할 수 있다.

이런 방식으로, 본 실시 형태에서, 오프 전류값이 낮은 산화물 반도체층을 포함하는 트랜지스터를 이용함으로써, 저소비 전력의 표시 장치를 제공할 수 있다.

(실시 형태 4)

실시 형태 4에서는, 산화물 반도체층을 포함하는 트랜지스터 및 그 제작 방법의 일례를 도 19a 내지 19e를 이용하여 상세히 설명한다. 상기 실시 형태와 동일 부분 또는 마찬가지인 기능을 갖는 부분 및 공정은, 상기 실시 형태와 마찬가지로 행할 수 있고，되풀이의 설명은 생략한다. 또한, 같은 개소의 상세한 설명은 생략한다.

도 19a 내지 19e에 트랜지스터의 단면 구조의 일례를 도시한다． 도 19a 내지 19e에 도시하는 트랜지스터(510)는 도 18a에 도시하는 트랜지스터(410)와 마찬가지인 보텀 게이트 구조의 역스태거형 박막 트랜지스터이다.

본 실시 형태의 반도체층에 이용하는 산화물 반도체는, n형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화함으로써 얻어지는 i형(진성)의 산화물 반도체, 또는 실질적으로 i형(진성)의 산화물 반도체이다. 즉, 불순물을 첨가해서 i형화하지 않고, 수소나 물 등의 불순물을 최대한 제거함으로써, 고순도화된 i형(진성 반도체) 또는 그에 가까운 것을 특징으로 하고 있다. 따라서, 트랜지스터(510)에 포함된 산화물 반도체층은, 고순도화되고 전기적으로 i형(진성)화된 산화물 반도체층이다.

또한，고순도화된 산화물 반도체 중에는 캐리어가 극히 적고 (제로에 가깝고), 캐리어 농도는 1×10¹⁴/cm³ 미만, 바람직하게는 1×10¹²/cm³ 미만, 더욱 바람직하게는 1×10¹¹/cm³ 미만이다.

산화물 반도체 중에 캐리어의 수가 극히 적기 때문에, 트랜지스터의 오프 전류를 적게 할 수 있다. 오프 전류는 적으면 적을수록 바람직하다.

구체적으로는，상술한 산화물 반도체층을 구비하는 박막 트랜지스터는, 채널 폭당 오프 전류 밀도를 실온 아래에서, 10aA/㎛ (1×10^-17A/㎛) 이하로 하고, 나아가 1aA/㎛ (1×10^-18A/μｍ) 이하, 또는, 더 나아가 10zA/㎛ (1×10^-20A/㎛) 이하로 하는 것이 가능하다.

오프 상태에서의 전류값(오프 전류값)이 매우 작은 트랜지스터를 화소부에 이용함으로써, 정지 화상 영역에서의 리프레시 동작을 적은 화상 데이터의 기입 횟수로 행할 수 있다.

상술한 산화물 반도체층을 구비하는 트랜지스터(510)는 온 전류의 온도 의존성이 거의 나타나지 않고, 오프 전류도 매우 작게 된다.

이하, 도 19a 내지 19e를 이용하여, 기판(505) 위에 트랜지스터(510)를 제작하는 공정을 설명한다.

우선，절연면을 갖는 기판(505) 위에 도전막을 형성한 후, 제1 포토리소그래피 공정에 의해 게이트 전극층(511)을 형성한다. 레지스트 마스크를 잉크젯법으로 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.

절연면을 갖는 기판(505)은, 실시 형태 3에 도시한 기판(400)과 마찬가지인 기판을 이용할 수 있다. 본 실시 형태에서는 기판(505)으로서 글래스 기판을 이용한다.

하지막으로 되는 절연막을 기판(505)과 게이트 전극층(511) 사이에 설치할 수 있다． 하지막은 기판(505)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막을 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다.

게이트 전극층(511)의 재료는, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층 구조 또는 적층 구조로 형성할 수 있다.

이어서, 게이트 전극층(511) 위에 게이트 절연층(507)을 형성한다. 게이트 절연층(507)은, 플라즈마 CVD법 또는 스퍼터링법 등으로, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 질화 산화 알루미늄층, 및/또는 산화 하프늄층을 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다.

본 실시 형태의 산화물 반도체는, 불순물이 제거되고, i형화 또는 실질적으로 i형화된 산화물 반도체를 이용한다. 이러한 고순도화된 산화물 반도체는 계면준위, 계면 전하에 대하여 지극히 민감하기 때문에, 산화물 반도체층과 게이트 절연층 사이의 계면은 중요하다. 그 때문에, 고순도화된 산화물 반도체에 접하는 게이트 절연층은 고품질화가 요구된다.

예를 들어, μ파 (예를 들어 주파수 2.45GHz)를 이용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연층을 형성할 수 있으므로 바람직하다. 그 경우에, 고순도화된 산화물 반도체와 고품질 게이트 절연층이 서로 밀접함으로써, 계면 준위를 저감해서 계면 특성을 양호하게 할 수 있다.

물론, 게이트 절연층으로서 양질인 절연층을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연층의 막질, 산화물 반도체와의 계면 특성이 개질되는 절연층이 게이트 절연층으로서 형성될 수 있다. 어떻든 간에, 게이트 절연층으로서의 막질이 양호한 것은 물론, 산화물 반도체와의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이면 어떠한 절연층도 이용할 수 있다.

또한，게이트 절연층(507) 및 산화물 반도체막(530)에 수소, 수산기 및 수분이 될 수 있는 한 포함되지 않도록, 산화물 반도체막(530)의 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 전극층(511)이 형성된 기판(505), 또는 게이트 전극층(511) 및 게이트 절연층(507)이 형성된 기판(505)을 예비 가열하고, 기판(505)에 흡착한 수소, 수분 등의 불순물을 이탈해 배기하는 것이 바람직하다. 또한，예비 가열실에 설치하는 배기 수단은 크라이오펌프가 바람직하다. 또한，이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은, 절연층(516)의 성막 전에, 소스 전극층(515a) 및 드레인 전극층(515b)까지 형성한 기판(505)에도 마찬가지로 행할 수 있다.

이어서, 게이트 절연층(507) 위에, 막 두께 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하의 산화물 반도체막(530)을 형성한다(도 19a 참조).

산화물 반도체막(530)을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하고, 게이트 절연층(507)의 표면에 부착되어 있는 분말형 물질(파티클 또는 먼지라고도 한다)을 제거하는 것이 바람직하다는 점에 유의한다. 역 스퍼터링은 타겟측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가해서 기판에 플라즈마를 형성해서 표면을 개질하는 방법이다. 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수 있다．

산화물 반도체막(530)에 이용하는 산화물 반도체는 적어도 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 함유한다. 예를 들어, 실시 형태 3에 도시한 사원계 금속 산화물이나, 삼원계 금속 산화물이나, 이원계 금속 산화물이나, 일원계 금속 산화물 등의 산화물 반도체를 이용할 수 있다. 또한, 상기 산화물 반도체는, In, Ga, Sn, 및 Zn 이외의 원소, 예를 들어 SiO₂을 포함할 수 있다.

예를 들어, In-Ga-Zn-O계 산화물 반도체란 인듐(In), 갈륨(Ga), 아연(Zn)을 포함하는 산화물 반도체를 의미하며, 그 조성비는 제한되지 않는다.

산화물 반도체층은, 화학식 InMO₃(ZnO)_m (m>0)로 표기되는 박막을 이용할 수 있다. 여기서, M은, Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga와 Al의 혼합물, Ga와 Mn의 혼합물, 또는 Ga와 Co의 혼합물 등이 있다.

본 실시 형태에서는, 산화물 반도체막(530)을 In-Ga-Zn-O계 산화물 타겟을 이용해서 스퍼터링법에 의해 성막한다. 이 단계에서의 단면도가 도 19a에 상당한다. 또한, 산화물 반도체막(530)은 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기에서 스퍼터링법에 의해 형성할 수 있다.

산화물 반도체로서 In-Zn-O계의 재료를 이용할 경우, 이용하는 타겟의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In₂O₃:ZnO=25:1 내지1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In₂O₃:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In₂O₃:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y를 만족한다. 산화물 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100%이다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 된다.

산화물 반도체막(530)을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.

감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하 바람직하게는 200℃ 이상 400℃ 이하로 한다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용해서 기판(505) 위에 산화물 반도체막(530)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해는, 흡착형의 진공 펌프, 예를 들어, 크라이오펌프, 이온 펌프, 티탄 서브리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것일 수 있다. 크라이오펌프를 이용해서 배기한 성막실에서는, 예를 들어, 수소 원자, 물(H₂O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 당해 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.

성막 조건의 일례로서는, 기판과 타겟의 사이의 거리를 100mm, 압력 0.6Ｐa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한，펄스 직류 전원을 이용하면，성막시에 발생하는 분말형 물질(파티클 또는 먼지라고도 한다)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.

이어서, 산화물 반도체막(530)을 제2 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다. 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.

게이트 절연층(507)에 콘택트 홀을 형성할 경우, 콘택트 홀을 형성하는 공정은 산화물 반도체막(530)의 가공시와 동시에 행할 수 있다．

산화물 반도체막(530)의 에칭은 드라이 에칭이나 웨트 에칭일 수 있고, 또는 드라이 에칭과 웨트 에칭 양쪽일 수 있다는 점에 유의한다． 예를 들어, 산화물 반도체막(530)의 웨트 에칭에 이용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액, 또는 수산화암모늄-과산화수소 혼합물(31 중량％ 과산화수소수: 28 중량％ 암모니아수: 물=5:2:2)을 이용할 수 있다. 또한, ITO07N (간토화학사제)을 이용할 수 있다．

이어서, 산화물 반도체층에 제1 열 처리를 행한다. 이 제1 열 처리에 의해 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다． 제1 열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만으로 한다. 본 실시 형태에서는, 열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하 450℃에서 1시간의 열 처리를 행한 후, 대기에 노출하지 않고, 산화물 반도체층에의 물이나 수소의 재 혼입을 방지하고, 산화물 반도체층(531)을 얻는다(도 19b 참조).

열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용할 수 있다． 예를 들어, GRTA(gas　rapid　thermal anneal) 장치, LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용해서 열 처리를 행하는 장치이다. 고온의 가스에는, 질소와 같은, 열 처리에 의해 피처리물과 반응하지 않는 불활성 기체, 또는 아르곤 등의 희가스가 이용된다.

예를 들어, 제1 열 처리로서, 650℃ 내지 700℃의 고온에 가열한 불활성 가스 중에 기판을 이동시켜서 넣고, 몇 분간 가열한 후, 기판을 이동시켜서 고온에 가열한 불활성 가스 중으로부터 나오게 하는 GRTA를 행할 수 있다.

제1 열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상 (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.

제1 열 처리로 산화물 반도체층을 가열한 후, 그 가열 온도를 유지하면서 또는 그 가열 온도로부터 강온하는 과정에서, 같은 노에 고순도의 산소 가스, 고순도의 N₂O 가스, 또는 초 건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)를 도입할 수 있다. 산소 가스 또는 N₂O 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 열 처리 장치에 도입하는 산소 가스 또는 N₂O 가스의 순도를, 6N 이상, 바람직하게는 7N 이상 (즉, 산소 가스 또는 N₂O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 N₂O 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소해 버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체층을 고순도화 및 전기적으로 i형(진성)화한다.

산화물 반도체층의 제1 열 처리는 또한 섬 형상의 산화물 반도체층에 가공하기 전의 산화물 반도체막(530)에 행할 수도 있다. 그 경우에는, 제1 열 처리 후에, 가열 장치로부터 기판을 추출한 후, 포토리소그래피 공정을 행한다.

제1 열 처리는, 상기 이외에도, 산화물 반도체층 성막 후이면, 제한되지 않고, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 적층시킨 후, 혹은, 소스 전극층 및 드레인 전극층 위에 절연층을 형성한 후의 어느 타이밍에서나 행할 수 있다.

게이트 절연층(507)에 콘택트 홀을 형성할 경우, 콘택트 홀을 형성하는 공정은 산화물 반도체막(530)에 제1 열 처리를 행하기 전이나 후에 행할 수 있다．

또한，산화물 반도체층을 2회로 나누어서 성막하고, 2회로 나누어서 열 처리를 행함으로써, 기초 부재의 재료가, 산화물, 질화물, 금속 등 재료를 막론하고, 막 두께가 두꺼운 결정 영역(단결정 영역), 즉, 막 표면에 수직으로 c축 배향한 결정 영역을 갖는 산화물 반도체층을 형성할 수 있다. 예를 들어, 3nm 이상 15nm 이하의 제1 산화물 반도체막을 성막하고, 질소, 산소, 희가스, 또는 건조 공기의 분위기하에서 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 제1 열 처리를 행하고, 표면을 포함하는 영역에 결정 영역(판 형상 결정을 포함)을 포함하는 제1 산화물 반도체막을 형성한다. 그리고, 제1 산화물 반도체막보다 두꺼운 제2 산화물 반도체막을 형성한 후, 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하의 제2 열 처리를 행하여, 제1 산화물 반도체막을 결정 성장의 종으로서 상방에 결정 성장시켜, 제2 산화물 반도체막의 전체를 결정화시킨다. 이런 방식으로, 막 두께가 두꺼운 결정 영역을 갖는 산화물 반도체층을 형성할 수 있다.

이어서, 게이트 절연층(507) 및 산화물 반도체층(531) 위에, 소스 전극층 및 드레인 전극층(소스 전극층 및 드레인 전극층과 동일한 층에서 형성되는 배선을 포함)이 되는 도전막을 형성한다. 소스 전극층(515a) 및 드레인 전극층(515b)으로 되는 도전막으로서는, 실시 형태 3에 도시한 소스 전극층(405a) 및 드레인 전극층(405b)에 이용하는 재료를 이용할 수 있다.

제3 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고， 선택적으로 에칭을 행하여 소스 전극층(515a) 및 드레인 전극층(515b)을 형성한 후, 레지스트 마스크를 제거한다(도 19c 참조).

제3 포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광은, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용하여 행할 수 있다. 산화물 반도체층(531) 위에 서로 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 간격 폭에 의해 트랜지스터의 채널 길이 L이 결정된다. 채널 길이 L은 25nm 미만의 노광을 행할 경우에는, 수 나노미터 내지 수십 나노미터로 지극히 파장이 짧은 초자외선을 이용해서 제3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광을 행할 수 있다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 트랜지스터의 채널 길이 L을 10nm 이상 1000nm 이하로 하는 것도 가능하며, 회로의 동작 속도를 고속화할 수 있다.

포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용해서 에칭 공정을 행할 수 있다． 다계조 마스크를 이용해서 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상으로 되고, 에칭을 행함으로써 더욱 형상을 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 1매의 다계조 마스크에 의해, 적어도 2 종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크 수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.

도전막의 에칭 시에 산화물 반도체층(531)을 에칭하여 분단하지 않도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체층(531)을 전혀 에칭하지 않는다고 하는 조건을 얻는 것은 어렵다. 따라서, 도전막의 에칭 시에 산화물 반도체층(531)의 일부분이 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 되는 경우도 있다.

본 실시 형태에서는, 도전막으로서 Ti막을 이용하고, 산화물 반도체층(531)에는 In-Ga-Zn-O계 산화물 반도체를 이용하므로, 에천트로서 암모니아 과산화수소 혼합물(암모니아, 물, 과산화수소수의 혼합액)을 이용한다.

이어서, N₂O, N₂, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하여, 노출되어 있는 산화물 반도체층의 표면에 부착된 흡착 물 등을 제거할 수 있다. 플라즈마 처리를 행한 경우, 대기에 노출하지 않고, 산화물 반도체층의 일부에 접하는 보호 절연막이 되는 절연층(516)을 형성한다.

절연층(516)은 적어도 1nm 이상의 막 두께로 해서 스퍼터링법 등, 절연층(516)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해서 형성할 수 있다. 절연층(516)에 수소가 포함되면, 그 수소의 산화물 반도체층에의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소의 추출이 발생해 산화물 반도체층의 백 채널이 n형화(저저항화)하므로, 기생 채널이 형성될 우려가 있다. 따라서, 절연층(516)은 될 수 있는 한 수소를 포함하지 않도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다.

본 실시 형태에서는, 절연층(516)으로서 막 두께 200nm의 산화 실리콘막을 스퍼터링법을 이용해서 성막한다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하로 할 수 있고, 본 실시 형태에서는 100℃로 한다. 산화 실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기에서 행할 수 있다． 타겟으로서 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수 있다. 예를 들어, 실리콘 타겟을 이용하여, 산소를 포함하는 분위기하에서 스퍼터링법에 의해 산화 실리콘을 형성할 수 있다. 산화물 반도체층에 접해서 형성하는 절연층(516)은, 수분이나, 수소 이온이나, OH^- 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용한다. 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막 등을 이용한다.

산화물 반도체막(530)의 성막 시와 마찬가지로, 절연층(516)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오펌프 등)를 이용하는 것이 바람직하다. 절연층(516)은 크라이오펌프를 이용해서 배기한 성막실에서 성막하여, 이 절연층(516)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연층(516)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것일 수 있다.

절연층(516)을 성막하는 데 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.

이어서, 불활성 가스 분위기, 건조 공기 분위기 또는 산소 가스 분위기에서 제2 열 처리 (바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)을 행한다. 예를 들어, 질소 분위기에서 250℃, 1시간의 제2 열 처리를 행한다. 제2 열 처리를 행하면， 산화물 반도체층의 일부(채널 형성 영역)가 절연층(516)과 접한 상태에서 가열된다.

이상의 공정을 거치는 것에 의해, 산화물 반도체막에 대하여 제1 열 처리를 행하여, 수소, 수분，수산기 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물을 산화물 반도체층으로부터 의도적으로 배제하고, 또한 불순물의 배제 공정에 의해 동시에 감소해 버린 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를 공급할 수 있다. 따라서, 산화물 반도체층은 고순도화 및 전기적으로 i형(진성)화한다.

이상의 공정을 통해, 트랜지스터(510)가 형성된다(도 19d 참조).

절연층(516)에 결함을 많이 포함하는 산화 실리콘층을 이용하면，산화 실리콘층 형성 후의 열 처리에 의해 산화물 반도체층 중에 포함되는 수소, 수분， 수산기 또는 수소화물 등의 불순물을 산화물 절연층에 확산시켜, 산화물 반도체층 중에 포함되는 상기 불순물을 더욱 저감시키는 효과를 발휘한다.

절연층(516) 위에 보호 절연층(506)을 형성할 수 있다. 예를 들어, RF 스퍼터링법을 이용해서 질화 실리콘막을 형성한다. RF 스퍼터링법은, 양산성이 좋기 때문에, 보호 절연층의 성막 방법으로서 바람직하다. 보호 절연층으로는, 수분 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하고, 예를 들어, 질화 실리콘막, 질화 알루미늄막 등을 이용한다. 본 실시 형태에서는, 보호 절연층(506)으로서 질화 실리콘막을 이용해서 보호 절연층을 형성한다(도 19e 참조).

본 실시 형태에서는, 보호 절연층(506)으로서, 절연층(516)까지 형성된 기판(505)을 100℃ 내지 400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입해 실리콘 반도체의 타겟을 이용해서 질화 실리콘막을 성막한다. 이 경우에도, 절연층(516)과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(506)을 성막하는 것이 바람직하다.

보호 절연층의 형성 후, 대기 중, 100 ℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 열 처리를 더 행할 수 있다． 이 열 처리는 일정한 가열 온도를 유지해서 수행될 수 있다. 대안으로, 있고, 실온으로부터, 100℃ 이상 200℃ 이하의 가열 온도에의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복해서 행할 수 있다.

이런 방식으로, 본 실시 형태를 이용해서 제작한 고순도화된 산화물 반도체층을 포함하는 트랜지스터를 이용함으로써, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 높게 할 수 있다.

또한，고순도화된 산화물 반도체층을 포함하는 트랜지스터는 높은 전계 효과 이동도를 나타내기 때문에, 고속 구동이 가능하다. 따라서, 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 표시할 수 있다. 또한, 상기 트랜지스터에 의해, 동일 기판 위에 회로부 및 화소부를 구별하여 만들어서 제작할 수 있기 때문에, 표시 장치의 부품 개수를 삭감할 수 있다.

실시 형태 4는 다른 임의의 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 5)

실시 형태 1 및 2 중 어느 하나에서 도시한 시프트 레지스터를 이용해서 표시 장치를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 형성하여，시스템 온 패널을 형성할 수 있다.

도 10a에서, 제1 기판(4001) 위에 설치된 화소부(4002)를 둘러싸도록 시일재(4005)가 설치되어 있다. 도 10a에서는, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에서 형성된 주사선 구동 회로(4004) 및 신호선 구동 회로(4003)가 실장되어 있다. 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 및 화소부(4002)에 부여되는 각종 신호 및 전위는 플렉시블 프린트 회로(FPC)(4018a, 4018b)로부터 공급된다.

도 10b 및 10c에서, 제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 시일재(4005)이 설치되어 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해, 표시 소자와 함께 밀봉되어 있다. 도 10b 및 10c에서는, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에서 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 10b 및 10c에서는, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 및 화소부(4002)에 부여되는 각종 신호 및 전위는, FPC(4018)로부터 공급된다.

도 10b 및 10c에서는, 신호선 구동 회로(4003)를 별도 형성하여 제1 기판(4001) 위에 실장하고 있는 예를 나타내고 있지만, 본 발명의 실시 형태는 이 구성으로 한정되지 않는다. 주사선 구동 회로를 별도 형성해서 실장할 수 있거나, 또는 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분을 별도 형성해서 실장할 수 있다.

별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니며, COG(chip on glass) 방법, 와이어 본딩 방법, 혹은 TAB(tape　automated bonding) 방법 등을 이용할 수 있다. 도 10a는 COG 방법에 의해 신호선 구동 회로(4003)와 주사선 구동 회로(4004)를 실장하는 예이며, 도 10b는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 10c는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.

표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 그 범주에 포함한다.

본 명세서 중에서의 표시 장치란 또한 화상 표시 디바이스 혹은 광원(조명 장치를 포함)을 의미한다는 점에 유의한다. 또한, 커넥터, 예를 들어 FPC 혹은 TAB 테이프 혹은 TCP가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 및 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함한다.

제1 기판 위에 설치된 화소부, 주사선 구동 회로, 및 신호선 구동 회로는 실시 형태 1 및 2 중 어느 하나에서 나타낸 시프트 레지스터를 적용할 수 있다. 상기 시프트 레지스터를 적용함으로써, 특정색(예를 들어, 전흑 표시나 전백 표시) 표시 시에, 복수의 주사 신호선에 동일 타이밍에서 일괄해서 표시용 주사 신호(온 신호 또는 오프 신호)를 출력할 수 있기 때문에, 데이터 기입 시간을 단축할 수 있다. 또한, 일괄 표시 후에 주사 신호선 구동부를 정지하는 기간을 확보할 수 있고, 그 기간에서의 주사 신호선 구동부의 소비 전력을 저감할 수 있다. 또한, 고속 동작에 의해 구동 회로부에 대한 부담을 저감할 수 있기 때문에, 화면의 플리커를 방지할 수 있다.

표시 장치에 설치되는 표시 소자로서는, 액정 소자(액정 표시 소자라고도 한다) 또는 발광 소자(발광 표시 소자라고도 한다)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(electroluminescent) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.

표시 장치의 한 실시 형태에 대해서, 도 11 내지 도 13을 이용하여 설명한다. 도 11 내지 도 13은 도 10b의 Ｍ-N에서의 단면도에 상당한다.

도 11 내지 도 13에 나타낸 바와 같이, 표시 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 포함한다. 접속 단자 전극(4015) 및 단자 전극(4016)은 이방성 도전막(4019)을 통하여 FPC(4018)가 갖는 단자에 전기적으로 접속되어 있다.

접속 단자 전극(4015)은 제1 전극층(4030)과 동일한 도전막에서 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극 및 드레인 전극과 동일한 도전막에서 형성된다.

제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)의 각각은 복수의 트랜지스터를 포함한다. 도 11 내지 도 13에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 11에서, 트랜지스터(4010) 및 트랜지스터(4011) 위에는 절연막(4020, 4024)이 설치된다. 도 12 및 도 13에서, 또한 절연층(4021)이 설치되어 있다. 절연막(4023)은 하지막으로서 기능하는 절연막이다.

본 실시 형태에서는, 주사선 구동 회로(4004)에는 실시 형태 1 및 2 중 어느 하나에서 나타낸 시프트 레지스터를 적용할 수 있다. 상기 시프트 레지스터를 적용함으로써, 도 11 내지 도 13에서 도시하는 본 실시 형태의 표시 장치에서, 구동 회로부의 소비 전력을 저감하고, 화면의 플리커를 방지할 수 있다.

화소부(4002)에 포함된 트랜지스터(4010)는 표시 소자에 전기적으로 접속하고, 표시 패널에 포함된다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고, 다양한 표시 소자를 이용할 수 있다.

도 11에 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 나타낸다. 도 11에서, 표시 소자인 액정 소자(4013)는 제1 전극층(4030), 제2 전극층(4031), 및 액정층(4008)을 포함한다. 배향막으로서 기능하는 절연막(4032, 4033)이 설치되어, 액정층(4008)이 그 사이에 끼워진다. 제2 전극층(4031)은 제2 기판(4006) 측에 설치되고, 제1 전극층(4030)과 제2 전극층(4031)은 액정층(4008)이 그 사이에 끼워진 상태에서 적층된다.

참조 번호(4035)는 절연막을 선택적으로 에칭하는 것으로 얻어지는 기둥 형상의 스페이서를 표시하며 액정층(4008)의 막 두께(셀 갭)을 제어하기 위해 설치되어 있다. 스페이서의 형상은, 기둥 형상으로 한정되는 것은 아니며, 예를 들어, 구 형상의 스페이서를 이용할 수 있다.

표시 소자로서 액정 소자를 이용할 경우, 써모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산 액정, 강유전성 액정, 반 강유전성 액정 등을 이용할 수 있다. 이러한 액정 재료는 조건에 따라 콜레스테릭 상, 스메틱 상, 큐빅(cubic) 상, 카이럴 네마틱 상, 등방 상 등을 나타낸다.

또한， 배향막을 이용하지 않는 블루(blue) 상을 나타내는 액정을 이용할 수 있다. 블루 상은 액정 상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭 상으로부터 등방 상으로 전이하기 직전에 발현된다. 블루 상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위해 수 중량％ 이상의 카이럴제를 혼합시킨 액정 조성물을 액정층에 이용한다. 블루 상을 도시하는 액정과 카이럴제를 포함하는 액정 조성물은 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하여, 시야각 의존성이 작다. 또한, 배향막을 설치할 필요가 없고 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다.

또한， 고분자 분산형 액정 (PDLC)(polymer dispersed liquid crystal) 및 고분자 네트워크형 액정(PNLC)(polymer network liquid crystal)도 배향막을 이용하지 않고 이용할 수 있다. 액정층에 고분자 액정을 이용하는 예를 도 14에 도시한다.

도 14에 도시한 표시 장치는, 반사형 액정 표시 장치이며, 제1 기판(4001)과 제2 기판(4006) 사이에 설치된 액정 소자(4013)는 반사성을 갖는 제1 전극층(4930), 투광성을 갖는 제2 전극층(4931), 및 고분자 분산형 액정을 이용한 액정층(4908)을 포함한다. 시인측의 제2 기판(4006)의 외측(액정층(4908)과 반대측)에는, 위상차판(4951) 및 편광판(4952)이 설치되어 있다. 위상차판(4951) 및 편광판(4952)의 적층에 의해 원편광판을 형성할 수 있다.

고분자 분산형 액정을 이용한 액정층을 포함하는 액정 표시 장치에서 액정에 의한 광의 산란광을 이용해서 백 표시(명 표시)를 행한다. 액정층(4908)에서 고분자 네트워크를 형성하는 고분자층 중에 액정 입자가 분산된다.

제1 전극층(4930)과 제2 전극층(4931)에 전압을 인가하지 않을 경우(오프 상태라고도 함)에, 고분자층 내에 분산하고 있는 액정 입자는 액정층(4908)에 랜덤하게 배열해 고분자의 굴절률과 액정 분자의 굴절률이 상이하기 때문에，입사 광은 액정 입자에 의해 산란된다. 따라서, 편광판(4952)을 설치해도 액정층(4908)에 의해 편광된 입사 광은 산란되기 때문에, 일정한 비율로 광은 편광판(4952)을 통과해서 시인측에 방사된다. 따라서 시인측에서 확인할 수 있는 표시는 명 표시가 된다. 또한, 액정층(4908)은 불투명한 백탁한 상태가 되므로，반사성을 갖는 제1 전극층(4930) 표면이 경면이여도 글레어 등의, 시인성의 저하는 발생하지 않는다.

한편，제1 전극층(4930)과 제2 전극층(4931)에 전압을 인가했을 경우(온 상태라고도 함)에, 액정층(4908)에 전계가 형성되고, 액정 입자 내의 액정 분자는 전계 방향으로 배열해, 고분자의 굴절률과 단축의 액정 분자의 굴절률이 거의 일치하기 때문에, 입사 광은 액정 입자에서 산란되지 않고, 액정층(4908)을 투과한다. 따라서, 입사 광의 편광 상태는 편광판(4952) 및 위상차판(4951)에 의해 제어되어, 위상차판(4951)으로서 1/4파 판(λ/4 판)을 이용하면， 입사 광은 다시 시인측에 방사될 때까지 편광판(4952) 및 위상차판(4951)을 2회 통과하기 때문에, 1/2 파장만큼의 위상 변화를 발생하게 된다. 따라서, 입사 광은 방사 시에 편광판(4952)에 흡수되어, 시인측에서 확인할 수 있는 표시는 암 표시가 된다.

액정 표시 장치에 설치되는 축적 용량 소자의 크기는 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정의 기간 동안 전하를 보유할 수 있게 설정된다. 고순도의 산화물 반도체막을 포함하는 트랜지스터를 설치하는 경우에, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 축적 용량 소자를 설치하면 충분하다.

본 실시 형태로 이용하는 시프트 레지스터는 특정색(예를 들어, 전흑 표시나 전백 표시) 표시 시에, 복수의 주사 신호선에 동일 타이밍에서 일괄해서 표시용 주사 신호(온 신호 또는 오프 신호)을 출력할 수 있기 때문에, 데이터 기입 시간을 단축할 수 있다. 또한, 일괄 표시 후에 주사 신호선 구동부를 정지하는 기간을 확보할 수 있고, 그 기간에서의 주사 신호선 구동부의 소비 전력을 저감할 수 있다. 또한, 고속 동작에 의해 구동 회로부에 대한 부담을 저감할 수 있기 때문에, 화면의 플리커를 방지할 수 있다.

액정 표시 장치에는, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등을 이용할 수 있다.

노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치를 형성할 수 있다. 수직 배향 모드는 액정 표시 패널의 액정 분자의 배열을 제어하는 방식이며, 전압이 인가되지 않을 때에 패널 면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로서는, 몇가지 예를 들 수 있지만, 예를 들어, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASV 모드 등을 이용할 수 있다. 또한, 화소를 몇개의 영역(부화소)으로 나누고, 각각의 영역의 방향에 분자를 배향하도록 고안되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 하는 방법을 이용할 수 있다.

표시 장치에서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등이 적절히 설치한다. 예를 들어, 편광 기판 및 위상차 기판으로 원편광을 제공할 수 있다． 또한, 광원으로서 백라이트, 사이드 라이트(side light) 등을 이용할 수 있다．

또한，백라이트로서 복수의 발광 다이오드(LED)을 이용하여, 시간 분할 표시 방식(필드 시퀀셜 구동 방식이라고 함)을 행하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써, 컬러(color) 필터를 이용하지 않고 컬러 표시를 행할 수 있다．

화소부에서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소로서는, R, G, 및 B(R는 적, G은 녹, B은 청을 나타낸다)의 3색으로 한정되지 않는다. 예를 들어, R, G, B, 및 W(W는 백을 나타낸다); R, G, B, 및 옐로우, 시안, 마젠타 등 중 1색 이상 등이 있다. 또한，색 요소의 도트마다 그 표시 영역의 크기가 상이할 수 있다. 본 발명의 실시 형태는 컬러 표시의 표시 장치에 한정되는 것은 아니며, 모노크롬 표시의 표시 장치에 적용할 수도 있다.

또한，표시 장치에 포함되는 표시 소자로서, 일렉트로루미네센스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 구별된다. 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 한다.

유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성한다. 발광성의 유기 화합물의 여기 상태가 기저 상태로 복귀할 때에 발광한다. 이러한 메카니즘으로 인해, 이러한 발광 소자는 전류 여기형의 발광 소자라고 한다.

무기 EL 소자는, 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너(donor) 준위와 억셉터(acceptor) 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전층들 사이에 끼우고, 이를 다시 전극들 사이에 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국부형 발광이다. 본 실시 형태에서는 발광 소자로서 유기 EL 소자를 이용하여 설명한다.

발광 소자로부터 발광을 추출하기 위해, 한 쌍의 전극 중 적어도 한쪽이 투명하다. 기판 위에 트랜지스터 및 발광 소자를 형성한다. 기판과는 반대측의 면으로부터 발광을 추출하는 상면 방출 구조나, 기판측의 면으로부터 발광을 추출하는 하면 방출 구조나, 기판측의 면 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 방출 구조의 발광 소자가 있고, 이들 중 어느 방출 구조의 발광 소자도 적용할 수 있다.

도 12에 표시 소자로서 발광 소자를 이용한 발광 장치의 예를 나타낸다. 표시 소자인 발광 소자(4513)는 화소부(4002)에 설치된 트랜지스터(4010)에 전기적으로 접속하고 있다. 발광 소자(4513)의 구조는, 제1 전극층(4030), 전계 발광층(4511), 및 제2 전극층(4031)를 포함하는 적층 구조이지만, 도 12에 도시한 구성으로 한정되지 않는다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 따라, 발광 소자(4513)의 구조를 적절히 바꿀 수 있다.

격벽(4510)은 유기 절연 재료 또는 무기 절연 재료를 이용하여 형성할 수 있다. 특히 감광성의 수지 재료를 이용하여, 제1 전극층(4030) 위에 개구부를 형성하여 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로 되도록 격벽(4510)을 형성하는 것이 바람직하다.

전계 발광층(4511)은 단수의 층 또는 적층된 복수의 층을 이용하여 구성될 수 있다.

발광 소자(4513)에 산소, 수소, 수분，이산화탄소 등이 침입하지 않도록, 제2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성할 수 있다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다. 또한, 제1 기판(4001), 제2 기판(4006), 및 시일재(4005)에 의해 형성된 공간에는 충전재(4514)가 설치되어 밀봉되어 있다. 이런 방식으로, 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(라미네이트 필름 또는 자외선 경화 수지 필름 등)이나 커버 재료로 팩키징(밀봉)하는 것이 바람직하다.

충전재(4514)로서는, 질소나 아르곤 등의 불활성 가스 이외에, 자외선 경화 수지 또는 열 경화 수지를 이용할 수 있고, 폴리비닐 클로라이드(PVC), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, 폴리비닐 부티랄(PVB), 또는 에틸렌 비닐 아세테이트(EVA)를 이용할 수 있다. 예를 들어, 충전재로서 질소를 이용한다.

또한，필요하면, 발광 소자의 방출면에 편광판, 원편광판 (타원 편광판을 포함), 위상차판(λ/4 판, λ/2 판), 또는 컬러 필터 등의 광학 필름을 적절히 설치할 수 있다． 또한, 편광판 또는 원편광판에 반사 방지막을 설치할 수 있다. 예를 들어, 표면의 요철에 의해 반사광을 확산하고, 글레어를 저감할 수 있는 안티글래어 처리를 실시할 수 있다.

또한，표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼(paper)를 제공할 수 있다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 하고, 보통 종이와 같은 판독성, 다른 표시 장치에 비교해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 갖고 있다.

전기 영동 표시 장치는 다양한 형태를 가질 수 있지만, 플러스의 전하를 갖는 제1 입자와 마이너스의 전하를 갖는 제2 입자를 각각 포함하는, 용매 또는 용질 중에 분산된 복수의 마이크로 캡슐을 포함한다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜서 일방측에 집합한 입자의 색만을 표시하는 것이다. 제1 입자 및 제2 입자의 각각은 염료를 포함하고 전계가 없는 경우에 이동하지 않는다. 또한, 제1 입자의 색과 제2 입자의 색은 상이한 색(이들 중 어느 것이라도 무색일 수 있음)을 갖는다.

이렇게, 전기 영동 표시 장치는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는 소위 유전 영동적 효과를 이용한 디스플레이이다.

상기 복수의 마이크로 캡슐을 용매 중에 분산시킨 것을 전자 잉크라고 한다. 이 전자 잉크는 글래스, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써, 컬러 표시도 가능하다.

마이크로 캡슐 중의 제1 입자 및 제2 입자의 각각은, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네슨트 재료, 일렉트로크로믹 재료, 및 자기 영동 재료로부터 선택된 단일 재료, 또는 이들의 복합 재료를 이용하여 형성할 수 있다.

전자 페이퍼로서, 트위스트 볼(ball) 표시 방식을 이용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백과 흑에 분할 도포할 수 있는 구형 입자들을 표시 소자에 이용하는 전극층인 제1 전극층과 제2 전극층 사이에 배치하고, 제1 전극층과 제2 전극층 사이에 전위차를 발생시키고, 그 구형 입자들의 방향을 제어함으로써, 표시를 행하는 방법이다.

도 13에 반도체 장치의 한 실시 형태로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 도 13의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다.

트랜지스터(4010)에 접속하는 제1 전극층(4030)과 제2 기판(4006)에 설치된 제2 전극층(4031) 사이에는, 흑색 영역(4615a), 백색 영역(4615b), 및 흑색 영역(4615a)과 백색 영역(4615b) 주위가 액체로 채워져 있는 캐비티(4612)을 각각 포함하는 구형 입자들(4613)이 설치되어 있다. 구형 입자들(4613)의 주위는 수지 등의 충전재(4614)로 충전되어 있다. 제2 전극층(4031)은 공통 전극(대향 전극)에 상당한다. 제2 전극층(4031)은 공통 전위선에 전기적으로 접속된다.

도 11 내지 도 13에서, 제1 기판(4001) 및 제2 기판(4006) 중 임의의 것으로서는, 글래스 기판 외 가요성을 갖는 기판도 이용할 수 있고, 예를 들어, 투광성을 갖는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로서는, FRP(fiberglass-reinforced plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지(acrylic resin) 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 끼운 구조의 시트를 이용할 수도 있다.

절연막(4020)은, 산화 실리콘, 산화 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 갈륨 등의 무기 절연 재료를 이용하여 형성할 수 있다. 절연막(4020)의 제작 방법은 특별히 한정되지 않고, 예를 들어, 플라즈마 CVD법이나 스퍼터링법 등의 성막 방법을 이용해서 제작할 수 있다. 또한，수소나 물 등이 혼입하기 어렵다는 점에서는, 스퍼터링법이 바람직하다.

절연막(4024)은, 스퍼터링법으로, 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 및 질화 산화 알루미늄막 중 하나 이상을 이용하여 단층 구조, 또는 적층 구조로 형성할 수 있다. 절연막(4024)은 트랜지스터의 보호막으로서 기능한다.

절연층(4021)은 무기 절연 재료 또는 유기 절연 재료를 이용하여 형성할 수 있다. 절연층(4021)은 아크릴 수지, 폴리이미드, 벤조시클로부텐계 수지, 폴리아미드, 또는 에폭시 수지 등의, 내열성을 갖는 유기 절연 재료를 평탄화 절연막으로서 이용하여 형성하는 것이 바람직하다. 이러한 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG) 등을 이용할 수 있다. 또한，이들이 재료로 형성되는 절연막을 복수 적층시키는 것으로 절연층을 형성할 수 있다.

절연층(4021)의 형성법은, 특별히 한정되지 않고, 절연층(4021)의 재료에 따라, 스퍼터링법, 스핀 코트법, 디핑법, 스프레이 도포, 액적 토출법 (잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄 등), 롤(roll) 코팅, 커튼(curtain) 코팅, 나이프 코팅 등을 이용할 수 있다.

표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜서 표시를 행한다.따라서, 광이 투과하는 화소부에 설치되는 기판과, 절연막, 도전막 등의 박막은 전부 가시광의 파장 영역의 광에 대하여 투광성이다.

표시 소자에 전압을 인가하는 제1 전극층 및 제2 전극층 (화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)은 각각 추출하는 광의 방향, 전극층이 설치되는 장소, 및 전극층의 패턴 구조 등에 따라 투광성 또는 반사성을 갖는다.

제1 전극층(4030) 및 제2 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용하여 형성할 수 있다.

제1 전극층(4030) 및 제2 전극층(4031)은, 또한 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 및 은(Ag) 등의 금속, 또는 이들 금속의 합금, 혹은 이들 금속의 질화물로부터 선택된 하나 또는 복수종을 이용해서 형성할 수 있다.

트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 설치하는 것이 바람직하다. 보호 회로는 비선형 소자를 이용하여 구성하는 것이 바람직하다.

이상과 같이 실시 형태 1 및 2 중 어느 하나에서 도시한 시프트 레지스터를 적용함으로써, 특정색 (예를 들어, 전흑 표시나 전백 표시) 표시 시에, 복수의 주사 신호선에 동일 타이밍에서 일괄해서 표시용 주사 신호(온 신호 또는 오프 신호)을 출력할 수 있기 때문에, 데이터 기입 시간을 단축할 수 있다. 또, 일괄 표시 후에 주사 신호선 구동부를 정지하는 기간을 확보할 수 있고, 그 기간에서의 주사 신호선 구동부의 소비 전력을 저감할 수 있다. 또한, 고속 동작에 의해 구동 회로부에 대한 부담을 저감할 수 있기 때문에, 화면의 플리커를 방지할 수 있다.

실시 형태 5는 다른 임의의 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 6)

본 명세서에 개시하는 액정 표시 장치는 여러가지 전자 기기(게임기를 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 빠찡꼬기 등의 대형 게임기 등을 들 수 있다.

도 15a는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(9600)에서는, 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 화상을 표시할 수 있다. 본 예에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한다.

텔레비전 장치(9600)의 조작은 하우징(9601)이 구비하는 조작 스위치나 별도 리모콘(9610)에 의해 행할 수 있다． 리모콘(9610)이 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고，표시부(9603)에 표시되는 화상을 조작할 수 있다. 리모콘(9610)에 당해 리모콘(9610)으로부터 출력하는 정보를 표시하는 표시부(9607)를 설치할 수 있다.

텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있다. 또한, 모뎀을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자간)의 정보 통신을 행하는 것도 가능하다.

도 15b는 디지털 포토 프레임의 일례를 도시하고 있다. 예를 들어, 디지털 포토 프레임(9700)은 하우징(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하다. 예를 들어, 표시부(9703)는 디지털 카메라 등에서 촬영한 화상 데이터를 표시부(9703)에 표시함으로써, 디지털 포토 프레임(9700)이 통상의 포토 프레임과 마찬가지로 기능할 수 있다.

디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한다. 이들 구성 요소는, 표시부와 동일면에 내장되고 있을 수 있지만, 측면이나 이면에 구비하면 디지털 포토 프레임(9700)의 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임(9700)의 기록 매체 삽입부에, 디지털 카메라에서 촬영한 화상 데이터를 기억한 메모리를 삽입해서 화상 데이터를 저장하고, 저장한 화상 데이터를 표시부(9703)에 표시할 수 있다.

디지털 포토 프레임(9700)은 무선으로 데이터를 송수신할 수 있다. 무선으로 화상 데이터를 받아서 표시할 수 있는 구성이 채용될 수 있다.

도 16a는 휴대형 게임기이며 하우징(9881)과 하우징(9891)의 2개의 하우징을 포함하고, 연결부(9893)에 의해, 휴대형 게임기가 개폐 가능하게 연결되어 있다. 하우징(9881)에는 표시부(9882)가 내장되고, 하우징(9891)에는 표시부(9883)가 내장되고 있다. 또한, 도 16a에 도시하는 휴대형 게임기는 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키)(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 센서), 마이크(9889) 등을 구비하고 있다. 물론, 휴대형 게임기의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 액정 표시 장치를 구비한 구성이면 된다. 또한, 기타 부속 설비가 적절히 설치될 수 있다. 도 16a에 도시하는 휴대형 게임기는 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능, 및/또는 다른 휴대형 게임기와 무선 통신을 행해서 정보를 공유하는 기능을 갖는다. 또한, 도 16a에 도시하는 휴대형 게임기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.

도 16b는 대형 게임기인 슬롯 머신의 일례를 도시하고 있다. 슬롯 머신(9900)에서는, 하우징(9901)에 표시부(9903)가 내장되고 있다. 또한, 슬롯 머신(9900)은 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 액정 표시 장치를 구비한 구성이면 된다. 또한, 부속 설비가 적절히 설치될 수 있다.

도 17a는 휴대 전화기의 일례를 도시하고 있다. 휴대 전화기(1000)는 하우징(1001)에 내장된 표시부(1002)，조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.

도 17a에 도시하는 휴대 전화기(1000)의 표시부(1002)를 손가락 등으로 터치하는 것으로, 휴대 전화기(1000)에 정보를 입력할 수 있다. 또한, 사용자가 전화를 걸거나, 혹은 문자 메시지 작성(text mailing) 등의 조작은, 표시부(1002)를 손가락 등으로 터치하는 것에 의해 행할 수 있다.

표시부(1002)의 화면은 주로 3개의 모드가 있다. 제1 모드는 화상의 표시를 주로 하는 표시 모드이다. 제2 모드는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시와 입력 모드이다.

예를 들어, 전화를 걸거나, 혹은 메일을 작성하는 경우에는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 해서 화면에 표시하는 문자의 입력 조작을 행할 수 있다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시하는 것이 바람직하다.

또한，휴대 전화기(1000) 내부에, 자이로 또는 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대 전화기(1000)의 방향(휴대 전화기(1000)가 풍경 모드 또는 초상화 모드용으로 가로 또는 세로로 배치되는지)을 판단하고, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.

화면 모드의 전환은 표시부(1002)를 터치하는 것, 또는 하우징(1001)의 조작 버튼(1003)을 조작하는 것에 의해 행해진다. 화면 모드는 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동화상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.

또한，입력 모드에서, 표시부(1002)의 광 센서에서 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없을 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어할 수 있다.

표시부(1002)는 이미지 센서로서 기능할 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 터치하는 것에 의해, 장문, 지문 등을 촬상하는 것으로, 본인 인증을 행할 수 있다． 또한, 표시부(1002)에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 설치함으로써, 손가락 정맥, 손바닥 정맥 등을 촬상할 수 있다.

도 17b에도 휴대 전화기의 일례를 도시한다. 도 17b의 휴대 전화기는, 하우징(9411)에 표시부(9412) 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 하우징(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405) 및 착신시에 발광하는 발광부(9406)을 포함하는 통신 장치(9400)를 갖고 있다. 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)에 화살표로 표시된 2 방향으로 탈착가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리를 접속할 수도 있고, 표시 장치(9410)와 통신 장치(9400)의 장축끼리를 접속할 수도 있다. 또한, 표시 기능만을 필요로 할 경우, 통신 장치(9400)로부터 표시 장치(9410)를 분리하여, 표시 장치를 단독으로 이용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 송수신할 수 있고, 각각 충전가능한 배터리를 갖는다.

10: 펄스 출력 회로; 11: 신호선; 12: 신호선; 13: 신호선; 14: 신호선; 21: 입력 단자; 22: 입력 단자; 23: 입력 단자; 24: 입력 단자; 25: 출력 단자; 26: 입력 단자; 27: 출력 단자; 31: 전원선; 32: 전원선; 33: 전원선; 34: 전원선; 35 전원선; 36 전원선; 37 전원선; 38 전원선; 51: 기간; 52: 기간; 53: 기간; 54: 기간; 55: 기간; 60: 제어부; 70: 출력부; 100: 트랜지스터; 101: 트랜지스터; 102: 트랜지스터; 103: 트랜지스터; 104: 트랜지스터; 105: 트랜지스터; 106: 트랜지스터; 107: 트랜지스터; 108: 트랜지스터; 109: 트랜지스터; 110: 트랜지스터; 111: 트랜지스터; 400: 기판; 401: 게이트 전극층; 402: 게이트 절연층; 403: 산화물 반도체층; 407: 절연막; 409: 보호 절연층; 410: 트랜지스터; 420: 트랜지스터; 427: 절연층; 430: 트랜지스터; 437: 절연층; 440: 트랜지스터; 505: 기판; 506: 보호 절연층; 507: 게이트 절연층; 510: 트랜지스터; 511: 게이트 전극층; 516: 절연층; 530: 산화물 반도체막; 531: 산화물 반도체층; 1000: 휴대 전화기; 1001: 하우징; 1002: 표시부; 1003: 조작 버튼; 1004: 외부 접속 포트; 1005: 스피커; 1006: 마이크; 4001: 기판; 4002: 화소부; 4003: 신호선 구동 회로; 4004: 주사선 구동 회로; 4005: 시일재; 4006: 기판; 4008: 액정층; 4010: 트랜지스터; 4011: 트랜지스터; 4013: 액정 소자; 4015: 접속 단자 전극; 4016: 단자 전극; 4018: FPC; 4019: 이방성 도전막; 4020: 절연막; 4021: 절연층; 4023: 절연막; 4024: 절연막; 4030: 전극층; 4031: 전극층; 4032: 절연막; 405a: 소스 전극층; 405b: 드레인 전극층; 436a: 배선층; 436b: 배선층; 4510: 격벽; 4511: 전계 발광층; 4513: 발광 소자; 4514: 충전재; 4612: 캐비티; 4613: 구형 입자; 4614: 충전재; 4908: 액정층; 4930: 전극층; 4931: 전극층; 4951: 위상차판; 4952: 편광판; 515a: 소스 전극층; 515b: 드레인 전극층; 9400: 통신 장치; 9401: 하우징; 9402: 조작 버튼; 9403: 외부 입력 단자; 9404: 마이크; 9405: 스피커; 9406: 발광부; 9410: 표시 장치; 9411: 하우징; 9412: 표시부; 9413: 조작 버튼; 9600: 텔레비전 장치; 9601: 하우징; 9603: 표시부; 9605: 스탠드; 9607: 표시부; 9609: 조작 키; 9610: 리모콘; 9700: 디지털 포토 프레임; 9701: 하우징; 9703: 표시부; 9881: 하우징; 9882: 표시부; 9883: 표시부; 9884: 스피커부; 9885: 입력 수단(조작 키); 9886: 기록 매체 삽입부; 9887: 접속 단자; 9888: 센서; 9889: 마이크; 9890: LED 램프; 9891: 하우징; 9893: 연결부; 9900: 슬롯 머신; 9901: 하우징; 9903: 표시부; 4018a: FPC; 4018b: FPC; 4615a: 흑색 영역; 4615b: 백색 영역
본 출원은, 그 전체 내용이 본 명세서에 참고로 원용되는, 2010년 5월 21일자 일본 특허청에 출원된 일본 특허 출원 제2010-117615호에 기초한 것이다.

Claims (6)

1. 삭제
2. 삭제
3. 반도체 장치로서,
   제1 트랜지스터;
   제2 트랜지스터;
   제3 트랜지스터;
   제4 트랜지스터; 및
   제5 트랜지스터
   를 포함하고,
   상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 게이트 선에 전기적으로 접속되고,
   클록 신호는 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽에 공급되고,
   상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 게이트 선에 전기적으로 접속되고,
   상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제1 전원선에 전기적으로 접속되고,
   가변 전위가 상기 제1 전원선에 공급되어, 온 신호는 제1 기간에서 상기 게이트 선에 출력되고, 오프 신호는 제2 기간에서 상기 게이트 선에 출력되며,
   상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제5 트랜지스터를 통해 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
   상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
   상기 제4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
   상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽과, 상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제2 전원선에 전기적으로 접속되는, 반도체 장치.
4. 삭제
5. 반도체 장치로서,
   제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 및 제9 트랜지스터
   를 포함하고,
   상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 제1 출력 단자에 전기적으로 접속되고,
   상기 제1 트랜지스터의 게이트, 상기 제5 트랜지스터의 게이트, 및 상기 제7 트랜지스터의 소스 및 드레인 중 한쪽은 서로 전기적으로 접속되고,
   상기 제2 트랜지스터의 게이트, 상기 제3 트랜지스터의 게이트, 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제6 트랜지스터의 게이트, 및 상기 제9 트랜지스터의 소스 및 드레인 중 한쪽은 서로 전기적으로 접속되고,
   상기 제3 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제7 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽, 및 상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 서로 전기적으로 접속되고,
   상기 제4 트랜지스터의 게이트 및 상기 제8 트랜지스터의 게이트는 서로 전기적으로 접속되고,
   상기 제5 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제6 트랜지스터의 소스 및 드레인 중 한쪽은 제2 출력 단자에 전기적으로 접속되는, 반도체 장치.
6. 반도체 장치로서,
   제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 및 제9 트랜지스터
   를 포함하고,
   상기 제1 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 제1 출력 단자에 전기적으로 접속되고,
   상기 제1 트랜지스터의 게이트, 상기 제5 트랜지스터의 게이트, 및 상기 제7 트랜지스터의 소스 및 드레인 중 한쪽은 서로 전기적으로 접속되고,
   상기 제2 트랜지스터의 게이트, 상기 제3 트랜지스터의 게이트, 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제6 트랜지스터의 게이트, 및 상기 제9 트랜지스터의 소스 및 드레인 중 한쪽은 서로 전기적으로 접속되고,
   상기 제3 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제7 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽, 및 상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 서로 전기적으로 접속되고,
   상기 제4 트랜지스터의 게이트 및 상기 제8 트랜지스터의 게이트는 서로 전기적으로 접속되고,
   상기 제5 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제6 트랜지스터의 소스 및 드레인 중 한쪽은 제2 출력 단자에 전기적으로 접속되고,
   상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제1 전원선에 전기적으로 접속되고,
   상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽과, 상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제2 전원선에 전기적으로 접속되는, 반도체 장치.

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