JP2016028366A - 半導体装置、表示装置、表示モジュール及び電子機器 - Google Patents

半導体装置、表示装置、表示モジュール及び電子機器 Download PDF

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Abstract

【課題】表示装置における画面のちらつきを低減し、データ書き込み時間の短縮及び消費
電力の低減を保証する駆動回路、及び表示装置を提供することを課題の一つとする。
【解決手段】シフトレジスタに設けられたパルス出力回路において、次段のパルス出力回
路に接続される出力部においてはトランジスタに接続される電源線を低電位駆動電圧とし
、走査信号線に接続される出力部においてはトランジスタに接続される電源線を可変電位
駆動電圧とする。可変電位駆動電圧は、通常モードで低電位駆動電圧とし、一斉モードで
は高電位駆動電圧又は低電位駆動電圧を取り得る。一斉モードでは、複数の各走査信号線
に対し同一タイミングで一括して表示用走査信号を出力することができる。
【選択図】図１

Description

本発明は、駆動回路（パルス出力回路、シフトレジスタともいう）に関する。または、画
素部と同じ基板に形成される駆動回路を有する表示装置に関する。または、当該表示装置
を具備する電子機器に関する。
表示装置は、液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い製品が求
められており、開発が進められている。特に、チャネル領域が非晶質半導体によって構成
される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板に走査線駆動回路などの
駆動回路を構成する技術は、コストの低減、信頼性の向上に大きく貢献するため、活発に
開発が進められている。
更に表示装置の低消費電力化も大きな課題となっている。特許文献１では、パーシャル表
示機能を有する画像表示装置において、各走査信号線へのオン信号の出力を順次出力から
一括出力に移行するための制御信号に基づいて、非表示領域に対応する複数の各走査信号
線に対して一括して表示用走査信号が出力されるように、各走査信号線へのオン信号の出
力を制御する出力制御ブロックが設けられた画像表示回路が開示されている。
特開２００１−３４３９２８号公報
表示装置において、複数の画素が行列状に配列された表示パネルの画素ラインごとにゲー
ト線（走査線）が設けられ、表示用走査信号の１水平期間の周期でそのゲート線（走査線
）を順次選択して駆動することにより、表示画像の更新が行われる。そのように画素ライ
ンすなわちゲート線（走査線）を順次選択して駆動するためのゲート線駆動回路（走査線
駆動回路）としては、表示用走査信号の１フレーム期間で一巡するシフト動作を行うシフ
トレジスタを用いることができる。従来、この駆動回路内のシフトレジスタは、ある一定
期間毎にカウントアップされ出力信号は制御されてきた。しかし各走査信号線の出力信号
は、当然全走査ライン（信号ライン）分出力せねばならず、データ書き込み時間が長くな
るという問題があった。
本発明の一態様は、表示装置における画面のちらつきを低減し、データ書き込み時間の短
縮及び消費電力の低減を保証する駆動回路、及び表示装置を提供することを課題の一つと
する。
本発明の一態様は、第１の電極が第１の入力端子に電気的に接続され、第２の電極が第１
の出力端子に電気的に接続され、ゲート電極が第１のノードに電気的に接続される第１の
トランジスタと、第１の電極が第１の出力端子に電気的に接続され、第２の電極が第１の
電源線に電気的に接続され、ゲート電極が第２のノードに電気的に接続される第２のトラ
ンジスタと、第１の電極が第１の入力端子に電気的に接続され、第２の電極が第２の出力
端子に電気的に接続され、ゲート電極が第１のノードに電気的に接続される第３のトラン
ジスタと、第１の電極が第２の出力端子に電気的に接続され、第２の電極が第２の電源線
に電気的に接続され、ゲート電極が第２のノードに電気的に接続される第４のトランジス
タと、第１のノードと第２のノードに与える電位のレベルを制御する制御部とを有し、第
２の電源線には、高電位駆動電圧または低電位駆動電圧が切り替えられて供給されること
を特徴とするパルス出力回路である。
本発明の一態様は、第１のトランジスタ乃至第１１のトランジスタと、第１の入力端子乃
至第５の入力端子、第１の出力端子、第２の出力端子を有し、第１の電源線乃至第６の電
源線と電気的に接続され、第１のトランジスタは、第１の電極が第１の入力端子に電気的
に接続され、第２の電極が第２のトランジスタの第１の電極に電気的に接続され、ゲート
電極が第３のトランジスタのゲート電極及び第７のトランジスタの第１の電極に電気的に
接続され、第２のトランジスタは、第２の電極が第１の電源線に電気的に接続され、ゲー
ト電極が第４のトランジスタのゲート電極、第６のトランジスタのゲート電極、第９のト
ランジスタの第２の電極、第１０のトランジスタの第２の電極、及び第１１のトランジス
タの第１の電極に電気的に接続され、第３のトランジスタは、第１の電極が第１の入力端
子に電気的に接続され、第２の電極が第２の出力端子に電気的に接続され、第４のトラン
ジスタは、第１の電極が第２の出力端子に電気的に接続され、第２の電極が第２の電源線
に電気的に接続され、第５のトランジスタは、第１の電極が第７のトランジスタの第２の
電極に電気的に接続され、第２の電極が第３の電源線に電気的に接続され、ゲート電極が
第４の入力端子に電気的に接続され、第６のトランジスタは、第１の電極が第５のトラン
ジスタの第１の電極に電気的に接続され、第２の電極が第１の電源線に電気的に接続され
、第７のトランジスタは、ゲート電極が第４の電源線に電気的に接続され、第８のトラン
ジスタは、第１の電極が第５の電源線に電気的に接続され、第２の電極が第９のトランジ
スタの第１の電極に電気的に接続され、ゲート電極が第２の入力端子に電気的に接続され
、第９のトランジスタは、ゲート電極が第３の入力端子に電気的に接続され、第１０のト
ランジスタは、第１の電極が第６の電源線に電気的に接続され、ゲート電極が第５の入力
端子に電気的に接続され、第１１のトランジスタは、第２の電極が第１の電源線に電気的
に接続され、ゲート電極が第４の入力端子に電気的に接続され、第２の電源線には、高電
位駆動電圧または低電位駆動電圧が切り替えられて供給されているパルス出力回路である
。
本発明の一態様において、第３の電源線、第４の電源線、第５の電源線、及び第６の電源
線の電位は第１の電源線及び第２の電源線の電位より高いパルス出力回路でもよい。
本発明の一態様において、第１のトランジスタ乃至第１１のトランジスタは、Ｎチャネル
型のトランジスタであるパルス出力回路でもよい。
本発明の一態様は、第（ｍ−１）のパルス出力回路、第ｍのパルス出力回路、第（ｍ＋１
）のパルス出力回路、及び第（ｍ＋２）のパルス出力回路（ｍ≧２）を少なくとも含み、
クロック信号を出力する第１の信号線乃至第４の信号線を有し、第ｍのパルス出力回路に
おいて、第１の入力端子乃至第３の入力端子は、第１の信号線乃至第４の信号線のうち３
本の異なった信号線と電気的に接続され、第４の入力端子は、第（ｍ−１）のパルス出力
回路の第１の出力端子と電気的に接続され、第５の入力端子は、第（ｍ＋２）のパルス出
力回路の第１の出力端子と電気的に接続され、第１の出力端子は、第（ｍ＋１）のパルス
出力回路の第４の入力端子と電気的に接続されているシフトレジスタである。
本発明の一態様において、第１の信号線乃至第４の信号線の各々は、順に１／４周期遅延
したクロック信号を出力するシフトレジスタでもよい。
本発明の一態様により、表示装置における画面のチラツキを低減し、データ書き込み時間
の短縮及び消費電力の低減を保証する駆動回路、及び表示装置を提供することができる。
シフトレジスタ及びパルス出力回路の一例を示す図。 シフトレジスタ及びパルス出力回路の一例を示す図。 シフトレジスタ及びパルス出力回路の一例を示す図。 パルス出力回路の動作一例を示す図。 パルス出力回路の動作を比較して示した図。 シフトレジスタ及びパルス出力回路の一例を示す図。 パルス出力回路の動作一例を示す図。 パルス出力回路の動作を比較して示した図。 パルス出力回路の動作を比較して示した図。 表示装置の一形態を説明する図。 表示装置の一形態を説明する図。 表示装置の一形態を説明する図。 表示装置の一形態を説明する図。 表示装置の一形態を説明する図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 表示装置に適用できるトランジスタの一形態を説明する図。 表示装置に適用できるトランジスタの作製方法の一形態を説明する図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
なお、以下の説明で参照する図面において、同一図面中でトランジスタが実線及び破線の
両方で表現されている場合、実線で表現されている場合には、当該トランジスタが導通状
態（オン状態）にあることを表し、破線で表現されている場合には、当該トランジスタが
非導通状態（オフ状態）にあることを表すものとする。
（実施の形態１）
本実施の形態では、パルス出力回路、当該パルス出力回路を含むシフトレジスタの一例に
関して図１を参照して説明する。
本実施の形態で示すシフトレジスタは、第１のパルス出力回路１０＿１〜第ｎのパルス出
力回路１０＿ｎ（ｎ≧２）と、クロック信号を出力する第１の信号線１１〜第４の信号線
１４を有している（図１（Ａ）参照）。第１の信号線１１は第１のクロック信号（ＣＫ１
）を出力し、第２の信号線１２は第２のクロック信号（ＣＫ２）を出力し、第３の信号線
１３は第３のクロック信号（ＣＫ３）を出力し、第４の信号線１４は第４のクロック信号
（ＣＫ４）を出力する。
クロック信号（ＣＫ）は、一定の間隔でＨレベル信号とＬレベル信号を繰り返す信号であ
り、ここでは、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、順に
１／４周期分遅延している。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４の
クロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。
第１のパルス出力回路１０＿１〜第ｎのパルス出力回路１０＿ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第１の出力端
子２５、第５の入力端子２６、第２の出力端子２７を有している（図１（Ｂ）参照）。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の信号線１１
〜第４の信号線１４のいずれかと電気的に接続されている。例えば、図１において、第１
のパルス出力回路１０＿１は、第１の入力端子２１が第１の信号線１１と電気的に接続さ
れ、第２の入力端子２２が第２の信号線１２と電気的に接続され、第３の入力端子２３が
第３の信号線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、
第１の入力端子２１が第２の信号線１２と電気的に接続され、第２の入力端子２２が第３
の信号線１３と電気的に接続され、第３の入力端子２３が第４の信号線１４と電気的に接
続されている。
また、本実施の形態で示すシフトレジスタの第ｍのパルス出力回路（ｍ≧２）において、
第ｍのパルス出力回路の第４の入力端子２４は第（ｍ−１）のパルス出力回路の第１の出
力端子２５と電気的に接続され、第ｍのパルス出力回路の第５の入力端子２６は第（ｍ＋
２）のパルス出力回路の第１の出力端子２５と電気的に接続され、第ｍのパルス出力回路
の第１の出力端子２５は第（ｍ＋１）のパルス出力回路の第４の入力端子２４と電気的に
接続され、第ｍのパルス出力回路の第２の出力端子２７はＯＵＴ（ｍ）に信号を出力する
。
例えば、第３のパルス出力回路１０＿３において、第３のパルス出力回路１０＿３の第４
の入力端子２４は第２のパルス出力回路１０＿２の第１の出力端子２５と電気的に接続さ
れ、第３のパルス出力回路１０＿３の第５の入力端子２６は第５のパルス出力回路１０＿
５の第１の出力端子２５と電気的に接続され、第３のパルス出力回路１０＿３の第１の出
力端子２５は第４のパルス出力回路１０＿４の第４の入力端子２４及び第１のパルス出力
回路１０＿１の第５の入力端子２６と電気的に接続されている。
また、第１のパルス出力回路１０＿１では、第４の入力端子２４に第１のスタートパルス
（ＳＰ１）が入力される。また、第（ｎ−１）のパルス出力回路１０＿（ｎ−１）では、
第５の入力端子２６に第２のスタートパルス（ＳＰ２）が入力される。また、第ｎのパル
ス出力回路１０＿ｎでは、第５の入力端子２６に第３のスタートパルス（ＳＰ３）が入力
される。なお、第２のスタートパルス（ＳＰ２）及び第３のスタートパルス（ＳＰ３）は
、外部より入力される信号でもよいし、別途駆動回路の内部で生成された信号であっても
よい。
次に、第１のパルス出力回路１０＿１〜第ｎのパルス出力回路１０＿ｎの具体的な構成に
関して説明する。
図１（Ｃ）は、本明細書で開示する発明に関わるパルス出力回路の概略図である。第１の
パルス出力回路１０＿１〜第ｎのパルス出力回路１０＿ｎの各々は、ノードｆ１の制御に
より第１のクロック信号（ＣＫ１）を出力ラインに出力する第１のトランジスタ１０１及
び第３のトランジスタ１０３と、ノードｆ２の制御により低電位駆動電圧（ＶＳＳ１）を
出力ラインに出力する第２トランジスタ１０２及び、可変電位駆動電圧（ＶＳＳ２）を出
力ラインに出力する第４のトランジスタ１０４から構成された出力部７０と、ノードｆ１
とノードｆ２を制御する制御部６０とを有する。また、上述した第１の入力端子２１、第
４の入力端子２４、第５の入力端子２６、第１の出力端子２５、第２の出力端子２７に加
え、第１の電源線３１、第２の電源線３２、第８の電源線３８から第１のトランジスタ１
０１乃至第４のトランジスタ１０４に信号が供給される。
第１のトランジスタ１０１は、第１の電極が第１の入力端子２１に電気的に接続され、第
２の電極が第２のトランジスタ１０２の第１の電極に電気的に接続され、ゲート電極がノ
ードｆ１に電気的に接続されている。第２のトランジスタ１０２は、第１の電極が第１の
出力端子２５に電気的に接続され、第２の電極が第１の電源線３１に電気的に接続され、
ゲート電極がノードｆ２に電気的に接続されている。第３のトランジスタ１０３は、第１
の電極が第１の入力端子２１に電気的に接続され、第２の電極が第４のトランジスタ１０
４の第１の電極に電気的に接続され、ゲート電極がノードｆ１に電気的に接続されている
。第４のトランジスタ１０４は、第１の電極が第２の出力端子２７に電気的に接続され、
第２の電極が第２の電源線３２に電気的に接続され、ゲート電極がノードｆ２に電気的に
接続されている。
なお、図２に示すようにノードｆ２において、第２のトランジスタ１０２にかかる電圧ス
トレスを軽減させるため、第２のトランジスタ１０２及び第４のトランジスタ１０４のゲ
ート電極間にトランジスタ１００を別途設けてもよい。この場合、トランジスタ１００の
ゲート電極は第７の電源線３７と電気的に接続される。
図６（Ｃ）に示すように制御部６０は、第５のトランジスタ１０５乃至第１１のトランジ
スタ１１１から構成されるが、ノードｆ１及びノードｆ２を制御することができるいかな
る構成も可能である。ここでは、説明上の便宜上、制御部６０が図６（Ｃ）に図示された
制御部６０と同一な構成を持つ場合のみを例であげて、図４に示したタイミングチャート
を参照しながらパルス出力回路の動作について説明する事にする。なお図４に示したタイ
ミングチャートにおいて、第１の期間５１、第２の期間５２、第３の期間５３、第４の期
間５４、第５の期間５５に分割して説明する。また、第１の期間５１の開始時間をａ、第
２の期間５２の開始時間をｂ、第３の期間５３の開始時間をｃ、第４の期間５４の開始時
間をｄ、第５の期間５５の開始時間をｅとする。第１の期間５１、第２の期間５２、第３
の期間５３、第４の期間５４を含む６１から６２までの期間ｔ１を通常モード、第５の期
間５５である６２から６３までの期間ｔ２を一斉モードとする。なお６３以降の期間は、
再び通常モードに戻るものとして説明する。なお、以下の説明において、第１のトランジ
スタ１０１〜第４のトランジスタ１０４は、Ｎチャネル型のトランジスタとし、ゲート電
極とソース電極間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態にな
るものとする。
図１（Ａ）に示した、第１のパルス出力回路１０＿１の出力に関して説明する。第１のパ
ルス出力回路１０＿１は、第１の入力端子２１が第１のクロック信号（ＣＫ１）を供給す
る第１の信号線１１と電気的に接続され、第２の入力端子２２が第２のクロック信号（Ｃ
Ｋ２）を供給する第２の信号線１２と電気的に接続され、第３の入力端子２３が第３のク
ロック信号（ＣＫ３）を供給する第３の信号線１３と電気的に接続されている。
なお、第１の電源線３１には、低電位駆動電圧（ＶＳＳ１）が供給され、第２の電源線３
２には可変電位駆動電圧（ＶＳＳ２）が供給され、第８の電源線３８には高電位駆動電圧
（ＶＤＤ）が供給されるものとする。ここで、ＶＳＳ１はＶＤＤより小さく、ＶＳＳ２は
ＶＤＤ以下であるとする。また、第１のクロック信号（ＣＫ１）〜第４のクロック信号（
ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、Ｈレベルの電位
は全てＶＤＤ、Ｌレベルの電位は全てＶＳＳ１であるとする。また、ここでは説明の簡略
化のためＶＳＳ１＝０とするが、これに限られない。
第１の期間５１において第１のスタートパルス（ＳＰ１）がＨレベルとなり（図４中のａ
）ノードｆ１は充電され、電位が上昇し、ノードｆ２は、ＶＳＳ１まで放電される。その
ため、第１のトランジスタ１０１及び第３のトランジスタ１０３がオンとなり、第２のト
ランジスタ１０２及び第４のトランジスタ１０４がオフする。従って、第１の期間５１に
おける第１の出力端子２５及び第２の出力端子２７の電位は、第１のクロック信号（ＣＫ
１）のＬレベルとなる。（図５（Ａ）参照）
第２の期間５２において第１のクロック信号（ＣＫ１）がＨレベルとなり（図４中のｂ）
、浮遊状態となったノードｆ１は、第３のトランジスタ１０３のゲート電極とソース電極
間の重畳部に形成された寄生容量による容量結合の影響でブートストラッピングされる。
これにより、ノードｆ１の電位が更に上昇することで、第１のトランジスタ１０１及び第
３のトランジスタ１０３は、完全にオンする。従って、第２の期間５２における第１の出
力端子２５及び第２の出力端子２７の電位は、Ｈレベルとなる。（図５（Ｂ）参照）
なお、この時ノードｆ２がＬレベルに維持されているため第１の出力端子２５及び第２の
出力端子２７の電位がＬレベルからＨレベルに立ち上がるとき、ノードｆ２と第１の出力
端子２５及びノードｆ２と第２の出力端子２７との容量結合による不具合を抑制すること
ができる。
第３の期間５３において第１のスタートパルス（ＳＰ１）がＨレベルからＬレベルとなり
（図４中のｃ）第１のクロック信号（ＣＫ１）が、第２の期間５２に続いてＨレベルを保
持し、また第２の期間５２に続いてノードｆ１の電位も変化しないため、第１のトランジ
スタ１０１及び第３のトランジスタ１０３は、オン状態を維持する。従って、第３の期間
５３における第１の出力端子２５及び第２の出力端子２７の電位は、Ｈレベルとなる。（
図５（Ｃ）参照）
第４の期間５４において第１のクロック信号（ＣＫ１）がＨレベルからＬレベルとなり（
図４中のｄ）、リセット信号（ＲＥＳＥＴ）が入力されることで、ノードｆ１の電位は、
ＶＳＳ１まで放電され、ノードｆ２は電位が上昇する。そのため、第１のトランジスタ１
０１及び第３のトランジスタ１０３がオフし、第２のトランジスタ１０２及び第４のトラ
ンジスタ１０４がオンとなる。従って、第４の期間５４における第１の出力端子２５及び
第２の出力端子２７の電位は、Ｌレベルとなる。（図５（Ｄ）参照）
次に第５の期間５５において、通常モードから、一斉オンモードに切り替える際、第２の
電源線３２（ＶＳＳ２）の電位をＬレベルからＨレベルにする（図４中のｅ）。第１のス
タートパルス（ＳＰ１）、及びリセット信号（ＲＥＳＥＴ）はＬレベルのままである。こ
の時、第２の電源線３２にＨレベルの電位が供給されることによって、浮遊状態にあるノ
ードｆ２は、第４のトランジスタ１０４のゲート電極とソース電極間の重畳部に形成され
た寄生容量による容量結合の影響でブートストラッピングされる。これにより、ノードｆ
２の電位が上昇することで第４のトランジスタ１０４を完全にオンさせることができる。
また第１の電源線３１は、Ｌレベルである。従って、第５の期間５５における第１の出力
端子２５の電位はＬレベルとなり、第２の出力端子２７の電位はＨレベルとなる。
また第５の期間５５において、第２の電源線３２をＨレベルとした際に第２のトランジス
タ１０２にかかえる電圧ストレスを軽減させるために、図２に示すようにあらかじめノー
ドｆ２にトランジスタ１００を設けてもよい。
このように、第１の電源線３１を第２のトランジスタ１０２の第２の電極、第２の電源線
３２を第４のトランジスタ１０４の第２の電極と電気的に接続した構成を設ける事で、第
４の入力端子２４の電位及び第５の入力端子２６の電位をＬレベルに保持する期間に、第
２のトランジスタ１０２における第２の電極の電位及び第４のトランジスタ１０４におけ
る第２の電極の電位を互いに依存させることなく完全に独立した状態で制御できる。また
この場合シフトレジスタに設けられたパルス出力回路における出力部７０において、次段
のパルス出力回路に接続される第１の出力端子２５と電気的に接続される第２のトランジ
スタ１０２に第１の電源線３１から供給される電位を低電位駆動電圧（ＶＳＳ１）とし、
各走査信号線に接続される第２の出力端子２７と電気的に接続される第４のトランジスタ
１０４に第２の電源線３２から供給される電位を可変電位駆動電圧（ＶＳＳ２）とする。
可変電位駆動電圧（ＶＳＳ２）を通常モードでは、低電位駆動電圧（ＶＳＳ１）とし、一
斉モードにおいて、一斉オンモードでは高電位駆動電圧（ＶＤＤ）、一斉オフモードでは
低電位駆動電圧（ＶＳＳ１）とすることにより、第２の出力端子２７の電位を、第２の電
源線３２の電位を変化させる事で自由に制御することができる。このため、各走査信号線
に接続される第２の出力端子２７に対して同一タイミングで一括してオン信号（又はオフ
信号）を出力することができる。
上記構成および方法によれば、画像表示装置における駆動回路において、特定色（例えば
、全黒表示や全白表示）表示の際、複数の各走査信号線に対し同一タイミングで一括して
表示用走査信号（オン信号又はオフ信号）を出力することができるため、データ書き込み
時間を短縮することができる。また一括表示後に走査信号線駆動部を停止する期間を確保
でき、その期間における走査信号線駆動部の消費電力を低減させることができる。また、
高速動作により駆動回路部にかかる負担を低減させることができるため、画面のチラツキ
を防止することができる。
図６は、図１（Ｃ）に図示されたパルス出力回路の具体的な回路構成を示したものである
。
本明細書で開示する発明に関わるシフトレジスタは、第１のパルス出力回路１０＿１〜第
ｎのパルス出力回路１０＿ｎ（ｎ≧２）と、クロック信号を出力する第１の信号線１１〜
第４の信号線１４を有している（図６（Ａ）参照）。第１の信号線１１は第１のクロック
信号（ＣＫ１）を出力し、第２の信号線１２は第２のクロック信号（ＣＫ２）を出力し、
第３の信号線１３は第３のクロック信号（ＣＫ３）を出力し、第４の信号線１４は第４の
クロック信号（ＣＫ４）を出力する。
クロック信号（ＣＫ）は、一定の間隔でＨレベル信号とＬレベル信号を繰り返す信号であ
り、ここでは、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、順に
１／４周期分遅延している。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４の
クロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。
第１のパルス出力回路１０＿１〜第ｎのパルス出力回路１０＿ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第１の出力端
子２５、第５の入力端子２６、第２の出力端子２７を有している（図６（Ｂ）参照）。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の信号線１１
〜第４の信号線１４のいずれかと電気的に接続されている。例えば、図６において、第１
のパルス出力回路１０＿１は、第１の入力端子２１が第１の信号線１１と電気的に接続さ
れ、第２の入力端子２２が第２の信号線１２と電気的に接続され、第３の入力端子２３が
第３の信号線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、
第１の入力端子２１が第２の信号線１２と電気的に接続され、第２の入力端子２２が第３
の信号線１３と電気的に接続され、第３の入力端子２３が第４の信号線１４と電気的に接
続されている。
また、本実施の形態で示すシフトレジスタの第ｍのパルス出力回路（ｍ≧２）において、
第ｍのパルス出力回路の第４の入力端子２４は第（ｍ−１）のパルス出力回路の第１の出
力端子２５と電気的に接続され、第ｍのパルス出力回路の第５の入力端子２６は第（ｍ＋
２）のパルス出力回路の第１の出力端子２５と電気的に接続され、第ｍのパルス出力回路
の第１の出力端子２５は第（ｍ＋１）のパルス出力回路の第４の入力端子２４と電気的に
接続され、第ｍのパルス出力回路の第２の出力端子２７はＯＵＴ（ｍ）に信号を出力する
。
例えば、第３のパルス出力回路１０＿３において、第３のパルス出力回路１０＿３の第４
の入力端子２４は第２のパルス出力回路１０＿２の第１の出力端子２５と電気的に接続さ
れ、第３のパルス出力回路１０＿３の第５の入力端子２６は第５のパルス出力回路１０＿
５の第１の出力端子２５と電気的に接続され、第３のパルス出力回路１０＿３の第１の出
力端子２５は第４のパルス出力回路１０＿４の第４の入力端子２４及び第１のパルス出力
回路１０＿１の第５の入力端子２６と電気的に接続されている。
また、第１のパルス出力回路１０＿１では、第４の入力端子２４に第１のスタートパルス
（ＳＰ１）が入力される。また、第（ｎ−１）のパルス出力回路１０＿（ｎ−１）では、
第５の入力端子２６に第２のスタートパルス（ＳＰ２）が入力される。また、第ｎのパル
ス出力回路１０＿ｎでは、第５の入力端子２６に第３のスタートパルス（ＳＰ３）が入力
される。なお、第２のスタートパルス（ＳＰ２）及び第３のスタートパルス（ＳＰ３）は
、外部より入力される信号でもよいし、別途駆動回路の内部で生成された信号であっても
よい。
次に、第１のパルス出力回路１０＿１〜第ｎのパルス出力回路１０＿ｎの具体的な構成に
関して更に詳しく説明する。
第１のパルス出力回路１０＿１〜第ｎのパルス出力回路１０＿ｎの各々は、第１のトラン
ジスタ１０１〜第１１のトランジスタ１１１を有している（図６（Ｃ）参照）。また、上
述した第１の入力端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子
２４、第５の入力端子２６及び第１の出力端子２５、第２出力端子２７に加え、第１の電
源線３１〜第６の電源線３６から第１のトランジスタ１０１〜第１１のトランジスタ１１
１に信号が供給される。
第１のトランジスタ１０１は、第１の電極が第１の入力端子２１に電気的に接続され、第
２の電極が第２のトランジスタ１０２の第１の電極に電気的に接続され、ゲート電極が第
３のトランジスタ１０３のゲート電極及び第７のトランジスタ１０７の第１の電極に電気
的に接続されている。第２のトランジスタ１０２は、第２の電極が第１の電源線３１に電
気的に接続され、ゲート電極が第４のトランジスタ１０４のゲート電極、第６のトランジ
スタ１０６のゲート電極、第９のトランジスタ１０９の第２の電極、第１０のトランジス
タ１１０の第２の電極、及び第１１のトランジスタ１１１の第１の電極に電気的に接続さ
れている。第３のトランジスタ１０３は、第１の電極が第１の入力端子２１に電気的に接
続され、第２の電極が第２の出力端子２７に電気的に接続されている。第４のトランジス
タ１０４は、第１の電極が第２の出力端子２７に電気的に接続され、第２の電極が第２の
電源線３２に電気的に接続されている。第５のトランジスタ１０５は、第１の電極が第３
の電源線３３に電気的に接続され、第２の電極が第７のトランジスタ１０７の第２の電極
に電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６
のトランジスタ１０６は、第１の電極が第５のトランジスタ１０５の第２の電極に電気的
に接続され、第２の電極が第１の電源線３１に電気的に接続されている。第７のトランジ
スタ１０７は、ゲート電極が第４の電源線３４に電気的に接続されている。第８のトラン
ジスタ１０８は、第１の電極が第５の電源線３５に電気的に接続され、第２の電極が第９
のトランジスタ１０９の第１の電極に電気的に接続され、ゲート電極が第２の入力端子２
２に電気的に接続されている。第９のトランジスタ１０９は、ゲート電極が第３の入力端
子２３に電気的に接続されている。第１０のトランジスタ１１０は、第１の電極が第６の
電源線３６に電気的に接続され、ゲート電極が第５の入力端子２６に電気的に接続されて
いる。第１１のトランジスタ１１１は、第２の電極が第１の電源線３１に電気的に接続さ
れ、ゲート電極が第４の入力端子２４に電気的に接続されている。
図６（Ｃ）において、第１のトランジスタ１０１のゲート電極、第３のトランジスタ１０
３のゲート電極、第７のトランジスタ１０７の第１の電極の接続箇所をノードｆ１とする
。また、第２のトランジスタ１０２のゲート電極、第４のトランジスタ１０４のゲート電
極、第６のトランジスタ１０６のゲート電極、第９のトランジスタ１０９の第２の電極、
第１０のトランジスタ１１０の第２の電極、第１１のトランジスタ１１１の第１の電極の
接続箇所をノードｆ２とする。
なお、図３に示すようにノードｆ２において、第２のトランジスタ１０２、第６のトラン
ジスタ１０６、第１１のトランジスタ１１１にかかる電圧ストレスを軽減させるため、第
２のトランジスタ１０２及び第４のトランジスタ１０４のゲート電極間にトランジスタ１
００を別途設けてもよい。この場合、トランジスタ１００のゲート電極は第７の電源線３
７と電気的に接続される。
なお、第８のトランジスタ１０８のゲート電極に第２の入力端子２２によって供給される
クロック信号、第９のトランジスタ１０９のゲート電極に第３の入力端子２３によって供
給されるクロック信号は、第８のトランジスタ１０８のゲート電極に第３の入力端子２３
によって供給されるクロック信号、第９のトランジスタ１０９のゲート電極に第２の入力
端子２２によって供給されるクロック信号となるように、結線関係を入れ替えてもよい。
こうすることで第２の入力端子２２及び第３の入力端子２３の電位が低下することで生じ
るノードｆ２の電位の低下を低減させノードｆ２の電位の変動を小さくしノイズを低減す
ることができる。
次に、図１に示したシフトレジスタの動作について図７乃至図９を参照して説明する。具
体的には、図７のタイミングチャートにおいて、第１の期間５１、第２の期間５２、第３
の期間５３、第４の期間５４、第５の期間５５に分割して説明する。また、第１の期間５
１の開始時間をａ、第２の期間５２の開始時間をｂ、第３の期間５３の開始時間をｃ、第
４の期間５４の開始時間をｄ、第５の期間５５の開始時間をｅとする。第１の期間５１、
第２の期間５２、第３の期間５３、第４の期間５４を含む６１から６２までの期間ｔ１を
通常モード、第５の期間５５である６２から６３までの期間ｔ２を一斉モードとする。な
お６３以降の期間は、再び通常モードに戻るものとして説明する。なお、以下の説明にお
いて、第１のトランジスタ１０１〜第４のトランジスタ１０４は、Ｎチャネル型のトラン
ジスタとし、ゲート電極とソース電極間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回
ったとき導通状態になるものとする。
また、ここでは、第１のパルス出力回路１０＿１の出力に関して説明する。第１のパルス
出力回路１０＿１は、第１の入力端子２１が第１のクロック信号（ＣＫ１）を供給する第
１の信号線１１と電気的に接続され、第２の入力端子２２が第２のクロック信号（ＣＫ２
）を供給する第２の信号線１２と電気的に接続され、第３の入力端子２３が第３のクロッ
ク信号（ＣＫ３）を供給する第３の信号線１３と電気的に接続されている。
なお、第１の電源線３１には低電位駆動電圧（ＶＳＳ１）が供給され、第２の電源線３２
には可変電位駆動電圧（ＶＳＳ２）（高電位駆動電圧または低電位駆動電圧が切り替えら
れて供給される）が供給され、第３の電源線３３、第４の電源線３４、第５の電源線３５
、第６の電源線３６には高電位駆動電圧（ＶＤＤ）が供給されるものとする。ここで、Ｖ
ＳＳ１はＶＤＤより小さく、ＶＳＳ２はＶＤＤ以下であるとする。また、第１のクロック
信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを
繰り返す信号であるが、Ｈレベルの電位は全てＶＤＤ、Ｌレベルの電位は全てＶＳＳ１で
あるとする。また、ここでは説明の簡略化のためＶＳＳ１＝０とするが、これに限られな
い。
第１の期間５１において第１のスタートパルス（ＳＰ１）がＨレベルとなり（図７中のａ
）第１のパルス出力回路１０＿１の第４の入力端子２４に電気的に接続された第５のトラ
ンジスタ１０５と第１１のトランジスタ１１１が導通状態になる。第３のクロック信号（
ＣＫ３）もＨレベルであるため第９のトランジスタ１０９もオンする。また、第７のトラ
ンジスタ１０７のゲートには高電位駆動電圧（ＶＤＤ）が印加されており、第７のトラン
ジスタもオンする（図８（Ａ）参照）。
このとき、第５のトランジスタ１０５及び第７のトランジスタ１０７がオンであるためノ
ードｆ１の電位は上昇する。また、第１１のトランジスタ１１１がオンであるためノード
ｆ２の電位は下降する。
また、第５のトランジスタ１０５の第２の電極の電位は、第５のトランジスタ１０５の第
１の電極がソースとなって、第３の電源線３３の電位ＶＤＤから第５のトランジスタ１０
５のしきい値電圧を引いた値となるためＶＤＤ−Ｖｔｈ１０５（Ｖｔｈ１０５は第５のト
ランジスタ１０５のしきい値電圧）となる。またノードｆ１の電位は、第７のトランジス
タ１０７の第２の電極がソースとなって、第７のトランジスタ１０７の第２の電極の電位
ＶＤＤ−Ｖｔｈ１０５から第７のトランジスタ１０７のしきい値電圧を引いた値となるた
めＶＤＤ−Ｖｔｈ１０５−Ｖｔｈ１０７（Ｖｔｈ１０７は第７のトランジスタ１０７のし
きい値電圧）となる。
ここで、第１のトランジスタ１０１及び第３のトランジスタ１０３において、ゲート電極
の電位がＶＤＤ−Ｖｔｈ１０５−Ｖｔｈ１０７となっている。第１のトランジスタ１０１
のゲート電極とソース電極間の電位及び第３のトランジスタ１０３のゲート電極とソース
電極間の電位が各トランジスタのしきい値電圧を上回っている場合、すなわち、ＶＤＤ−
Ｖｔｈ１０５−Ｖｔｈ１０７＞Ｖｔｈ１０１（Ｖｔｈ１０１は第１のトランジスタ１０１
のしきい値電圧）及びＶＤＤ−Ｖｔｈ１０５−Ｖｔｈ１０７＞Ｖｔｈ１０３（Ｖｔｈ１０
３は第３のトランジスタ１０３のしきい値電圧）であれば、第１のトランジスタ１０１及
び第３のトランジスタ１０３がオンする。従って、第１の出力端子２５の電位及び第２の
出力端子２７の電位は、第１のクロック信号（ＣＫ１）のＬレベルとなる。
第２の期間５２において第１のパルス出力回路１０＿１の第１の入力端子２１がＬレベル
からＨレベルに切り替わる（図７中のｂ）。ここで、第１のトランジスタ１０１及び第３
のトランジスタ１０３がオンしているため、第１のトランジスタ１０１及び第３のトラン
ジスタ１０３のソース電極とドレイン電極の間に電流が生じ、第１の出力端子２５の電位
及び第２の出力端子２７の電位（ＯＵＴ（１））、すなわち第１のトランジスタ１０１の
第２の電極（この場合、ソース電極）の電位及び第３のトランジスタ１０３の第２の電極
（この場合、ソース電極）の電位が上昇を始める。第１の出力端子２５の電位及び第２の
出力端子２７の電位上昇に伴い、浮遊状態となっているノードｆ１は、第１のトランジス
タ１０１のゲート電極とソース電極間の重畳部、及び第３のトランジスタ１０３のゲート
電極とソース電極間の重畳部に形成された寄生容量による容量結合の影響でブートストラ
ッピングされ、第１のトランジスタ１０１のゲート電極の電位及び第３のトランジスタ１
０３のゲート電極の電位が上昇する。最終的には、ノードｆ１の電位、すなわち第１のト
ランジスタ１０１のゲート電極の電位及び第３のトランジスタ１０３のゲート電極の電位
は、それぞれＶＤＤ＋Ｖｔｈ１０１及びＶＤＤ＋Ｖｔｈ１０３より高くなり、第１の出力
端子２５の電位及び第２の出力端子２７の電位は、第１のクロック信号（ＣＫ１）のＨレ
ベルとなる。（図８（Ｂ）参照。）
また、このとき、第１のパルス出力回路１０＿１の第４の入力端子２４が第１のスタート
パルス（ＳＰ１）によりＨレベルであるため、第１１のトランジスタ１１１がオンしてノ
ードｆ２がＬレベルに維持されている。従って、第１の出力端子２５の電位及び第２の出
力端子２７の電位がＬレベルからＨレベルに立ち上がるとき、ノードｆ２と第１の出力端
子２５及びノードｆ２と第２の出力端子２７との容量結合による不具合を抑制することが
できる。
次いで、第３の期間５３において第１のスタートパルス（ＳＰ１）がＬレベルとなり（図
７中のｃ）第５のトランジスタ１０５と第１１のトランジスタ１１１がオフする。また、
第１のクロック信号（ＣＫ１）が第２の期間５２に続いてＨレベルを保持し、また第２の
期間５２に続いてノードｆ１の電位も変化しないため、第１のトランジスタ１０１の第１
の電極及び第３のトランジスタ１０３の第１の電極にはＨレベルの信号が供給される。従
って、第１の出力端子２５の電位及び第２の出力端子２７の電位はＨレベルとなる。（図
９（Ａ）参照）。なお、第３の期間５３では、ノードｆ２に接続する各トランジスタがオ
フとなることにより、ノードｆ２が浮遊状態となるが、第１の出力端子２５の電位及び第
２の出力端子２７の電位も変化しないため、ノードｆ２と第１の出力端子２５及びノード
ｆ２と第２の出力端子２７との容量結合による不具合を抑制することができる。
なお、図６（Ｃ）に示すように第４の電源線３４から高電位駆動電圧（ＶＤＤ）がゲート
に印加される第７のトランジスタ１０７を設けておくことにより、ブートストラップ動作
の前後において、以下のような利点がある。
第４の電源線３４から高電位駆動電圧（ＶＤＤ）がゲートに印加される第７のトランジス
タ１０７がない場合、ブートストラップ動作によりノードｆ１の電位が上昇すると、第５
のトランジスタ１０５の第２の電極であるソース電極の電位が上昇していき高電位駆動電
圧（ＶＤＤ）より大きくなる。そして、第５のトランジスタ１０５のソース電極の電位が
第１の電極側、即ち第３の電源線３３側の電位に切り替わる。そのため、第５のトランジ
スタ１０５においては、図９（Ａ）の期間（第３の期間５３）にゲート電極とソース電極
間、ゲート電極とドレイン電極間ともに、大きなバイアス電圧が印加されるために大きな
電圧ストレスがかかり、トランジスタの劣化の要因となりうる。
高電位駆動電圧（ＶＤＤ）がゲート電極に印加される第７のトランジスタ１０７を設けて
おくことにより、ブートストラップ動作によりノードｆ１の電位は上昇するものの、第５
のトランジスタ１０５の第２の電極の電位の上昇を生じないようにすることができる。つ
まり、第７のトランジスタ１０７を設けることにより、第５のトランジスタ１０５のゲー
ト電極とソース電極の間に印加される負のバイアス電圧の値を小さくすることができる。
よって、本実施の形態の回路構成とすることにより、第５のトランジスタ１０５のゲート
電極とソース電極の間に印加される負のバイアス電圧も小さくできるため、電圧ストレス
による第５のトランジスタ１０５の劣化を抑制することができる。
なお、第７のトランジスタ１０７を設ける箇所については、第５のトランジスタ１０５の
第２の電極と第１のトランジスタ１０１のゲート電極との間、及び第５のトランジスタ１
０５の第２の電極と第３のトランジスタ１０３のゲート電極との間に第１の電極と第２の
電極を介して接続されるように設ける構成であればよい。なお、本実施形態でのパルス出
力回路を複数具備するシフトレジスタを構成する場合、走査線駆動回路より段数の多い信
号線駆動回路では、第７のトランジスタ１０７を省略してもよい。
次いで第４の期間５４において第１のパルス出力回路１０＿１の第１の入力端子２１がＬ
レベルとなり（図７中のｄ）、第１の出力端子２５の電位及び第２の出力端子２７の電位
が下降する。また、第４の期間５４に第２の入力端子２２及び第３の入力端子２３がＨレ
ベルとなる。リセット信号（ＲＥＳＥＴ）が入力されることで第５の入力端子２６もＨレ
ベルとなるため、第１０のトランジスタ１１０がオンする。第１０のトランジスタ１１０
がオンすることにより、ノードｆ２の電位はＶＤＤ−Ｖｔｈ１１０となるまで充電される
。（ノードｆ２の電位は、第６の電源線３６の電位ＶＤＤから、第１０のトランジスタ１
１０のしきい値電圧を引いた値となるためＶＤＤ−Ｖｔｈ１１０（Ｖｔｈ１１０は第１０
のトランジスタ１１０のしきい値電圧）となる。）この結果、第２のトランジスタ１０２
、第４のトランジスタ１０４、第６のトランジスタ１０６もオンとなる。また、第２のト
ランジスタ１０２及び第４のトランジスタ１０４がオンすることにより、第１の出力端子
２５の電位及び第２の出力端子２７の電位が下降し低電位駆動電圧（ＶＳＳ１）まで放電
され、第６のトランジスタ１０６がオンすることによりノードｆ１は、低電位駆動電圧（
ＶＳＳ１）まで放電される。従って第１のトランジスタ１０１及び第３のトランジスタ１
０３がオフし、第１の出力端子２５の電位及び第２の出力端子２７の電位はＬレベルとな
る。（図９（Ｂ）参照）。
その後、第５の期間５５において、通常モードから、一斉オンモードに切り替える際、第
２の電源線３２の電位をＨレベルにする（図７中のｅ）。第１のスタートパルス（ＳＰ１
）、及びリセット信号（ＲＥＳＥＴ）はＬレベルのままである。この時、第１０のトラン
ジスタ１１０の第２の電極の電位は、第１０のトランジスタ１１０の第２の電極がソース
となって、第６の電源線３６の電位ＶＤＤから第１０のトランジスタ１１０のしきい値電
圧を引いた値となるためＶＤＤ−Ｖｔｈ１１０（Ｖｔｈ１１０は第１０のトランジスタ１
１０のしきい値電圧）となる。また、第２の電源線３２にＨレベルの電位が供給されるこ
とによって、浮遊状態にあるノードｆ２は、第４のトランジスタ１０４のゲート電極とソ
ース電極間の重畳部に形成された寄生容量による容量結合の影響でブートストラッピング
される。従ってノードｆ２の電位はＶＤＤ−Ｖｔｈ１１０＋ＶＤＤとなっている。ノード
ｆ２の電位が上昇することで第４のトランジスタ１０４を完全にオンさせることができる
。また第１の電源線３１は、Ｌレベルであり、リセット信号もＬレベルに保持されている
。
この時、第１の電源線３１は、Ｌレベルであり、リセット信号もＬレベルに保持されてい
るため、第５の期間５５における第１の出力端子２５の電位は、Ｌレベルとなり、第２の
出力端子２７の電位はＨレベルとなる。
また、第５の期間５５において、第２の電源線３２をＨレベルとした際（一斉オンモード
）に第２のトランジスタ１０２にかかえる電圧ストレスを軽減させるために、図３に示す
ようにあらかじめノードｆ２にトランジスタ１００を設けてもよい。
このように、第１の電源線３１を第２のトランジスタ１０２の第２の電極、第６のトラン
ジスタ１０６の第２の電極、第１１のトランジスタ１１１の第２の電極と電気的に接続し
、第２の電源線３２を第４のトランジスタ１０４の第２の電極と電気的に接続した構成を
設ける事で、第４の入力端子２４の電位及び第５の入力端子２６の電位をＬレベルに保持
する期間に、第２のトランジスタ１０２における第２の電極の電位及び第４のトランジス
タ１０４における第２の電極の電位を互いに依存させることなく完全に独立した状態で制
御できる。またこの場合シフトレジスタに設けられたパルス出力回路における出力部７０
において、次段のパルス出力回路に接続される第１の出力端子２５と電気的に接続される
第２のトランジスタ１０２に第１の電源線３１から供給される電位を低電位駆動電圧（Ｖ
ＳＳ１）とし、各走査信号線に接続される第２の出力端子２７と電気的に接続される第４
のトランジスタ１０４に第２の電源線３２から供給される電位を可変電位駆動電圧（ＶＳ
Ｓ２）とする。
可変電位駆動電圧（ＶＳＳ２）を通常モードでは、低電位駆動電圧（ＶＳＳ１）とし、一
斉モードにおいて、一斉オンモードでは高電位駆動電圧（ＶＤＤ）、一斉オフモードでは
低電位駆動電圧（ＶＳＳ１）とすることにより、第２の出力端子２７の電位を、第２の電
源線３２の電位を変化させる事で自由に制御することができる。このため、各走査信号線
に接続される第２の出力端子２７に対して同一タイミングで一括してオン信号（又はオフ
信号）を出力することができる。
上記構成および方法によれば、画像表示装置における駆動回路において、特定色（例えば
、全黒表示や全白表示）表示の際、複数の各走査信号線に対し同一タイミングで一括して
表示用走査信号（オン信号又はオフ信号）を出力することができるため、データ書き込み
時間を短縮することができる。また一括表示後に走査信号線駆動部を停止する期間を確保
でき、その期間における走査信号線駆動部の消費電力を低減させることができる。また、
高速動作により駆動回路部にかかる負担を低減させることができるため、画面のチラツキ
を防止することができる。
なお、本実施の形態で示したシフトレジスタ及びパルス出力回路は、本明細書中の他の実
施の形態で示すシフトレジスタ及びパルス出力回路の構成と組み合わせて実施することが
可能である。また、本実施の形態の発明は半導体装置にも適用できる。本明細書中におい
て半導体装置とは、半導体特性を利用することで機能しうる装置を意味する。
（実施の形態２）
本実施の形態では、上記実施の形態で示したシフトレジスタ及びパルス出力回路と異なる
構成に関して説明する。
上記実施の形態１において示した構成では、回路は全てＮチャネル型トランジスタを用い
て構成した例を示したが、単極性のトランジスタを用いるという点で、Ｐチャネル型のト
ランジスタのみを用いて同様の構成としてもよい。特に図示はしないが、図１（Ｃ）又は
図６（Ｃ）で示した図において、トランジスタの接続は同様とし、電源線の電位の高低を
実施の形態１で説明した場合と逆にすればよい。また、入力される信号のＨレベルとＬレ
ベルを全て逆として入力される構成とすればよい。なお、本実施の形態の発明は半導体装
置にも適用できる。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態３）
本実施の形態では、本明細書で開示する発明に関わるシフトレジスタを用いた表示装置に
適用できるトランジスタの例を示す。本明細書で開示する発明に関わるシフトレジスタを
用いた表示装置に適用できるトランジスタの構造は特に限定されず、例えばトップゲート
構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また
、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成
されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。ま
た、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する
、デュアルゲート型でもよい。なお、図１８（Ａ）乃至（Ｄ）にトランジスタの断面構造
の一例を以下に示す。図１８（Ａ）乃至（Ｄ）に示すトランジスタは、半導体として酸化
物半導体を用いるものである。酸化物半導体を用いることのメリットは、比較的簡単かつ
低温のプロセスで高い移動度と低いオフ電流が得られることであるが、もちろん、他の半
導体を用いてもよい。
図１８（Ａ）に示すトランジスタ４１０は、ボトムゲート構造の薄膜トランジスタの一つ
であり、逆スタガ型薄膜トランジスタともいう。
トランジスタ４１０は、絶縁表面を有する基板４００上に、ゲート電極層４０１、ゲート
絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０
５ｂを含む。また、トランジスタ４１０を覆い、酸化物半導体層４０３に積層する絶縁膜
４０７が設けられている。絶縁膜４０７上にはさらに保護絶縁層４０９が形成されている
。
図１８（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともい
う）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
トランジスタ４２０は、絶縁表面を有する基板４００上に、ゲート電極層４０１、ゲート
絶縁層４０２、酸化物半導体層４０３、酸化物半導体層４０３のチャネル形成領域を覆う
チャネル保護層として機能する絶縁層４２７、ソース電極層４０５ａ、及びドレイン電極
層４０５ｂを含む。また、トランジスタ４２０を覆い、保護絶縁層４０９が形成されてい
る。
図１８（Ｃ）に示すトランジスタ４３０はボトムゲート型の薄膜トランジスタであり、絶
縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、及び酸化物半導体層４０３を含む。ま
た、トランジスタ４３０を覆い、酸化物半導体層４０３に接する絶縁膜４０７が設けられ
ている。絶縁膜４０７上にはさらに保護絶縁層４０９が形成されている。
トランジスタ４３０においては、ゲート絶縁層４０２は基板４００及びゲート電極層４０
１上に接して設けられ、ゲート絶縁層４０２上にソース電極層４０５ａ、ドレイン電極層
４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース電極層４０
５ａ、ドレイン電極層４０５ｂ上に酸化物半導体層４０３が設けられている。
図１８（Ｄ）に示すトランジスタ４４０は、トップゲート構造の薄膜トランジスタの一つ
である。トランジスタ４４０は、絶縁表面を有する基板４００上に、絶縁層４３７、酸化
物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ、ゲート絶縁層
４０２、ゲート電極層４０１を含み、ソース電極層４０５ａ、ドレイン電極層４０５ｂに
それぞれ配線層４３６ａ、配線層４３６ｂが接して設けられ電気的に接続している。
本実施の形態では、上述のとおり、半導体層として酸化物半導体層４０３を用いる。酸化
物半導体層４０３に用いる酸化物半導体としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎ
から選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ
−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半
導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物
半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−
Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、
Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓ
ｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記
酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
また、酸化物半導体層４０３は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される
薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一
または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、ま
たはＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１：２〜１０：１）、さらに好ましくはＩｎ：Ｚｎ＝１
．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体層４０３を用いたトランジスタ４１０、４２０、４３０、４４０は、オフ状
態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信
号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。
よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効
果を奏する。
また、酸化物半導体層４０３を用いたトランジスタ４１０、４２０、４３０、４４０は、
比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の
画素部に該トランジスタを用いることで、高画質な画像を提供することができる。また、
該トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することがで
きるため、表示装置の部品点数を削減することができる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、バリウ
ムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いる。
ボトムゲート構造のトランジスタ４１０、４２０、４３０において、下地膜となる絶縁膜
を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防
止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒
化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて、単層でまたは積層して形成することができる。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層
、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハ
フニウム層を単層で又は積層して形成することができる。例えば、第１のゲート絶縁層と
してプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ
ｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ
以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、合計膜厚２０
０ｎｍのゲート絶縁層とする。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分
とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ
、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属
層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を
防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性
を向上させることが可能となる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに接続する配線層４３６ａ、配線層４３
６ｂのような導電膜も、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様な材料を
用いることができる。
また、ソース電極層４０５ａ、ドレイン電極層４０５ｂ（これと同じ層で形成される配線
層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸
化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化イ
ンジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリ
コンを含ませたものを用いることができる。
絶縁膜４０７、４２７、４３７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸
化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができ
る。
保護絶縁層４０９は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化
酸化アルミニウム膜などの無機絶縁膜を用いることができる。
また、保護絶縁層４０９上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜
を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン
、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ
−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁膜を形成してもよい。
このように、本実施の形態において、オフ電流値が低い酸化物半導体層を含むトランジス
タを用いることにより、低消費電力な表示装置を提供することができる。
（実施の形態４）
本実施の形態は、酸化物半導体層を含むトランジスタ、及び作製方法の一例を図１９を用
いて詳細に説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程
は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所
の詳細な説明は省略する。
図１９（Ａ）乃至（Ｅ）にトランジスタの断面構造の一例を示す。図１９（Ａ）乃至（Ｅ
）に示すトランジスタ５１０は、図１８（Ａ）に示すトランジスタ４１０と同様なボトム
ゲート構造の逆スタガ型薄膜トランジスタである。
本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物である水素を酸化物半導体
から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化するこ
とによりｉ型（真性）の酸化物半導体、又はｉ型（真性）に限りなく近い酸化物半導体と
したものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物
を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけること
を特徴としている。従って、トランジスタ５１０が有する酸化物半導体層は、高純度化及
び電気的にｉ型（真性）化された酸化物半導体層である。
また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャ
リア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好
ましくは１×１０１１／ｃｍ３未満である。
酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を少なくするこ
とができる。オフ電流は少なければ少ないほど好ましい。
具体的には、上述の酸化物半導体層を具備する薄膜トランジスタは、チャネル幅１μｍあ
たりのオフ電流密度を室温下において、１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下
にすること、さらには１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１０ｚＡ
／μｍ（１×１０−２０Ａ／μｍ）以下にすることが可能である。
オフ状態における電流値（オフ電流値）が極めて小さいトランジスタを画素部に用いるこ
とにより、静止画領域におけるリフレッシュ動作を少ない画像データの書き込み回数で行
うことができる。
また、上述の酸化物半導体層を具備するトランジスタ５１０はオン電流の温度依存性がほ
とんど見られず、オフ電流も非常に小さいままである。
以下、図１９（Ａ）乃至（Ｅ）を用い、基板５０５上にトランジスタ５１０を作製する工
程を説明する。
まず、絶縁表面を有する基板５０５上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層５１１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
絶縁表面を有する基板５０５は、実施の形態３に示した基板４００と同様な基板を用いる
ことができる。本実施の形態では基板５０５としてガラス基板を用いる。
下地膜となる絶縁膜を基板５０５とゲート電極層５１１との間に設けてもよい。下地膜は
、基板５０５からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
また、ゲート電極層５１１の材料は、モリブデン、チタン、タンタル、タングステン、ア
ルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材
料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層５１１上にゲート絶縁層５０７を形成する。ゲート絶縁層５０７は
、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層
、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層
、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又
は積層して形成することができる。
本実施の形態の酸化物半導体は、不純物を除去され、ｉ型化又は実質的にｉ型化された酸
化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対
して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。その
ため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。
例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で
絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体
と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なも
のとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング
法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理
によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても
良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化
物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
また、ゲート絶縁層５０７、酸化物半導体膜５３０に水素、水酸基及び水分がなるべく含
まれないようにするために、酸化物半導体膜５３０の成膜の前処理として、スパッタリン
グ装置の予備加熱室でゲート電極層５１１が形成された基板５０５、又はゲート絶縁層５
０７までが形成された基板５０５を予備加熱し、基板５０５に吸着した水素、水分などの
不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオ
ポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加
熱は、絶縁層５１６の成膜前に、ソース電極層５１５ａ及びドレイン電極層５１５ｂまで
形成した基板５０５にも同様に行ってもよい。
次いで、ゲート絶縁層５０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以
上３０ｎｍ以下の酸化物半導体膜５３０を形成する（図１９（Ａ）参照。）。
なお、酸化物半導体膜５３０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層５０７の表面に付着してい
る粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは
、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧
を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気
に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜５３０に用いる酸化物半導体は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎか
ら選ばれた一種以上の元素を含有する。例えば、実施の形態３に示した四元系金属酸化物
や、三元系金属酸化物や、二元系金属酸化物や、一元系金属酸化物などの酸化物半導体を
用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例
えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一ま
たは複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、また
はＧａ及びＣｏなどがある。
本実施の形態では、酸化物半導体膜５３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲッ
トを用いてスパッタリング法により成膜する。この段階での断面図が図１９（Ａ）に相当
する。また、酸化物半導体膜５３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰
囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタ法により形成することができ
る。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１：２〜１０：１）、さらに好ましくはＩｎ：Ｚｎ＝１
．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。酸化物ターゲットの充填
率は９０％以上１００％以下、好ましくは９５％以上１００％である。充填率の高い金属
酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
酸化物半導体膜５３０を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素
化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好
ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタガスを導入し、上記ターゲットを用いて基板５０５上に酸化物半導体
膜５３０を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例
えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好
ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであっ
てもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）
など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるた
め、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ご
みともいう）が軽減でき、膜厚分布も均一となるために好ましい。
次いで、酸化物半導体膜５３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層５０７にコンタクトホールを形成する場合、その工程は酸化物半導体
膜５３０の加工時に同時に行うことができる。
なお、ここでの酸化物半導体膜５３０のエッチングは、ドライエッチングでもウェットエ
ッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜５３０のウェットエッ
チングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水
（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いるこ
とができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半
導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃
以上７５０℃以下、または４００℃以上基板の歪み点未満とする。ここでは、加熱処理装
置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃に
おいて１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水
素の再混入を防ぎ、酸化物半導体層５３１を得る（図１９（Ｂ）参照。）。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理で酸化物半導体層を加熱した後、その加熱温度を維持しながら又は
その加熱温度から降温する過程で、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入してもよい。酸素
ガスまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理
装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち
、酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以
下）とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、脱水化または脱水素
化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する
主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的に
ｉ型（真性）化する。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜５３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から
基板を取り出し、フォトリソグラフィ工程を行う。
なお、第１の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体
層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びド
レイン電極層上に絶縁層を形成した後、のいずれで行っても良い。
また、ゲート絶縁層５０７にコンタクトホールを形成する場合、その工程は酸化物半導体
膜５３０に第１の加熱処理を行う前でも行った後に行ってもよい。
また、酸化物半導体層を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地
部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域（単結晶領
域）、即ち、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体層を形成しても
よい。例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、
希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以
上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）
を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第
２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７０
０℃以下の第２の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、上方に
結晶成長させ、第２の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領
域を有する酸化物半導体層を形成してもよい。
次いで、ゲート絶縁層５０７、及び酸化物半導体層５３１上に、ソース電極層及びドレイ
ン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極
層、及びドレイン電極層に用いる導電膜としては、実施の形態３に示したソース電極層４
０５ａ、ドレイン電極層４０５ｂに用いる材料を用いることができる。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層５１５ａ、ドレイン電極層５１５ｂを形成した後、レジスト
マスクを除去する（図１９（Ｃ）参照。）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層５３１上で隣り合うソース電極
層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタの
チャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、
数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌ
ｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うと
よい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される
トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、
回路の動作速度を高速化できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
なお、導電膜のエッチングの際に、酸化物半導体層５３１がエッチングされ、分断するこ
とのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみを
エッチングし、酸化物半導体層５３１を全くエッチングしないという条件を得ることは難
しく、導電膜のエッチングの際に酸化物半導体層５３１は一部のみがエッチングされ、溝
部（凹部）を有する酸化物半導体層となることもある。
本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体層５３１にはＩｎ−Ｇａ−
Ｚｎ−Ｏ系酸化物半導体を用いたので、エッチャントとしてアンモニア過水（アンモニア
、水、過酸化水素水の混合液）を用いる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出してい
る酸化物半導体層の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った
場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層５
１６を形成する。
絶縁層５１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層５１６に水
、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層５１６
に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体
層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）し
てしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層５１６はできるだけ
水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、絶縁層５１６として膜厚２００ｎｍの酸化シリコン膜をスパッタリン
グ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実
施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表
的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において
行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンター
ゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気
下でスパッタ法により酸化シリコンを形成することができる。酸化物半導体層に接して形
成する絶縁層５１６は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが
外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸
化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
酸化物半導体膜５３０の成膜時と同様に、絶縁層５１６の成膜室内の残留水分を除去する
ためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライ
オポンプを用いて排気した成膜室で成膜した絶縁層５１６に含まれる不純物の濃度を低減
できる。また、絶縁層５１６の成膜室内の残留水分を除去するための排気手段としては、
ターボポンプにコールドトラップを加えたものであってもよい。
絶縁層５１６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物など
の不純物が除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層の一部（チャネル形成領域）が絶縁層５１６と接した状態で加熱される。
以上の工程を経ることによって、酸化物半導体膜に対して第１の加熱処理を行って水素、
水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意
図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成
する主成分材料の一つである酸素を供給することができる。よって、酸化物半導体層は高
純度化及び電気的にｉ型（真性）化する。
以上の工程でトランジスタ５１０が形成される（図１９（Ｄ）参照。）。
また、絶縁層５１６に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後
の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの
不純物を酸化物絶縁層に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させ
る効果を奏する。
絶縁層５１６上にさらに保護絶縁層５０６を形成してもよい。例えば、ＲＦスパッタ法を
用いて窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の
成膜方法として好ましい。保護絶縁層は、水分などの不純物を含まず、これらが外部から
侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜な
どを用いる。本実施の形態では、保護絶縁層５０６を、窒化シリコン膜を用いて形成する
（図１９（Ｅ）参照。）。
本実施の形態では、保護絶縁層５０６として、絶縁層５１６まで形成された基板５０５を
１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッ
タガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場
合においても、絶縁層５１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層５０
６を成膜することが好ましい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以
下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよ
いし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温ま
での降温を複数回くりかえして行ってもよい。
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトラ
ンジスタを用いることにより、オフ状態における電流値（オフ電流値）をより低くするこ
とができる。よって、画像信号等の電気信号の保持時間を長くすることができ、書き込み
間隔も長く設定できる。よって、リフレッシュ動作の頻度をより少なくすることができる
ため、消費電力を抑制する効果を高くできる。
また、高純度化された酸化物半導体層を含むトランジスタは、高い電界効果移動度が得ら
れるため、高速駆動が可能である。よって、表示装置の画素部に該トランジスタを用いる
ことで、高画質な画像を提供することができる。また、該トランジスタによって、同一基
板上に駆動回路部または画素部を作り分けて作製することができるため、表示装置の部品
点数を削減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
実施の形態１乃至２のいずれかで一例を示したシフトレジスタを用いて表示装置を作製す
ることができる。また、シフトレジスタを含む駆動回路の一部または全体を、画素部と同
じ基板上に一体形成し、システムオンパネルを形成することができる。
図１０（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むように
して、シール材４００５が設けられている。図１０（Ａ）においては、第１の基板４００
１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基
板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路４００４、信号線
駆動回路４００３が実装されている。また別途形成された信号線駆動回路４００３と、走
査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（
Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給
されている。
図１０（Ｂ）（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走
査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画
素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。
よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材
４００５と第２の基板４００６とによって、表示素子と共に封止されている。図１０（Ｂ
）（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領
域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成
された信号線駆動回路４００３が実装されている。図１０（Ｂ）（Ｃ）においては、別途
形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に
与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図１０（Ｂ）（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板
４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を
別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみ
を別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１０（Ａ）は、
ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり
、図１０（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１
０（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもし
くはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が
設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装
されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部、走査線駆動回路及び信号線駆動回路は、実施の形
態１乃至２のいずれかで一例を示したシフトレジスタを適用することができる。該シフト
レジスタを適用することによって、特定色（例えば、全黒表示や全白表示）表示の際、複
数の各走査信号線に対し同一タイミングで一括して表示用走査信号（オン信号又はオフ信
号）を出力することができるため、データ書き込み時間を短縮することができる。また一
括表示後に走査信号線駆動部を停止する期間を確保でき、その期間における走査信号線駆
動部の消費電力を低減させることができる。また、高速動作により駆動回路部にかかる負
担を低減させることができるため、画面のチラツキを防止することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作
用によりコントラストが変化する表示媒体も適用することができる。
表示装置の一形態について、図１１乃至図１３を用いて説明する。図１１乃至図１３は、
図１０（Ｂ）のＭ−Ｎにおける断面図に相当する。
図１１乃至図１３で示すように、表示装置は接続端子電極４０１５及び端子電極４０１６
を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端
子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極４
０１６は、トランジスタ４０１０、４０１１のソース電極及びドレイン電極と同じ導電膜
で形成されている。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
トランジスタを複数有しており、図１１乃至図１３では、画素部４００２に含まれるトラ
ンジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示
している。図１１では、トランジスタ４０１０、４０１１上には絶縁膜４０２０、絶縁膜
４０２４が設けられ、図１２及び図１３ではさらに、絶縁層４０２１が設けられている。
なお、絶縁膜４０２３は下地膜として機能する絶縁膜である。
本実施の形態では、走査線駆動回路４００４には、実施の形態１乃至２のいずれかで一例
を示したシフトレジスタを適用することができる。該シフトレジスタを適用することによ
り図１１乃至図１３で示す本実施の形態の表示装置として、駆動回路部の消費電力を低減
し、画面のチラツキを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
図１１に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１１において、表
示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び
液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶
縁膜４０３２、４０３３が設けられている。第２の電極層４０３１は第２の基板４００６
側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介し
て積層する構成となっている。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なおスペーサ
の形状は、柱状に限定されるものではなく、例えば、球状のスペーサを用いていても良い
。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件
により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、
等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。
ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短
く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜
を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こ
される静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減す
ることができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、高分子分散型液晶（ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）、高分子分散液晶、ポリマー分散型液晶ともいう）又は高分子ネッ
トワーク型液晶（ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ））も配向膜を用いなくてもよい。液晶層に高分子液晶を用いる例を図１４に示す
。
図１４の表示装置は、反射型液晶表示装置であり、第１の基板４００１と第２の基板４０
０６とによって挟持される液晶素子４０１３は、反射性を有する第１の電極層４９３０、
透光性を有する第２の電極層４９３１、及び高分子分散型液晶を用いた液晶層４９０８を
含む。なお、視認側の第２の基板４００６の外側（液晶層４９０８と反対側）には、位相
差板４９５１、偏光板４９５２が設けられている。位相差板４９５１及び偏光板４９５２
の積層によって円偏光板として機能することができる。
高分子分散型液晶を用いた液晶層を含む液晶表示装置では、液晶による光の散乱光を利用
して白表示（明表示）を行う。液晶層４９０８は、高分子ネットワークを形成する高分子
層中に液晶粒が分散された構成となっている。
液晶層４９０８において、第１の電極層４９３０と第２の電極層４９３１に電圧を印加し
ない場合（オフ状態ともいう）は、高分子層内に分散している液晶粒はランダムに配列し
高分子の屈折率と液晶分子の屈折率とが異なるため、液晶粒によって、入射した光は散乱
される。よって、偏光板４９５２を設けても液晶層４９０８によって偏光された入射光は
散乱されるため、一定の割合で光は偏光板４９５２を通過して視認側に放射される。よっ
て視認側から確認できる表示は明表示となる。また、液晶層４９０８は不透明な白濁した
状態となるので、反射性を有する第１の電極層４９３０表面が鏡面であっても映り込みな
どの視認性の低下は生じない。
一方、第１の電極層４９３０と第２の電極層４９３１に電圧を印加した場合（オン状態と
もいう）、液晶層４９０８に電界が形成され、液晶粒内の液晶分子は電界方向に配列し高
分子の屈折率と短軸の液晶分子の屈折率とがほぼ一致するため、入射した光は液晶粒で散
乱されず、液晶層４９０８を透過する。よって、入射する光の偏光状態は、偏光板４９５
２及び位相差板４９５１によって制御され、位相差板４９５１として１／４波長板（λ／
４板）を用いると、入射する光は再び視認側に放射されるまでに偏光板４９５２及び位相
差板４９５１を２回通過することになるため、１／２波長分の位相変化を生じることにな
る。よって、入射した光は放射時に偏光板４９５２に吸収され、視認側から確認できる表
示は暗表示となる。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。高純度の酸化
物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本実施の形態で用いるシフトレジスタは特定色（例えば、全黒表示や全白表示）表示の際
、複数の各走査信号線に対し同一タイミングで一括して表示用走査信号（オン信号又はオ
フ信号）を出力することができるため、データ書き込み時間を短縮することができる。ま
た一括表示後に走査信号線駆動部を停止する期間を確保でき、その期間における走査信号
線駆動部の消費電力を低減させることができる。また、高速動作により駆動回路部にかか
る負担を低減させることができるため、画面のチラツキを防止することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液
晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対
して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられ
るが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅ
ｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＡＳＶモードなどを用いることができる。また、画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチ
ドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式
（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラ
ー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することも
できる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタ及び発光素子を形成し、基板とは反対側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側の面及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適
用することができる。
図１２に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子
４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している
。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の
電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から
取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂
材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲
率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１及び隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４００
１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５
１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材
でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイ
ミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エ
チレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよ
い。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質中に複
数分散され、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒
子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。
なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないも
のである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわ
ゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に複数分散させたものが電子インクと呼ばれるものであり
、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。
また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である
。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することが
できる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用
いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の
電極層に電位差を生じさせて、その球形粒子の向きを制御することにより、表示を行う方
法である。
図１３に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図
１３の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ４０１０と接続する第１の電極層４０３０と、第２の基板４００６に設けら
れた第２の電極層４０３１との間には、黒色領域４６１５ａ及び白色領域４６１５ｂを有
し、周りが液体で満たされているキャビティ４６１２を含む球形粒子４６１３が設けられ
ており、球形粒子４６１３の周囲は樹脂等の充填材４６１４で充填されている。第２の電
極層４０３１が共通電極（対向電極）に相当する。第２の電極層４０３１は、共通電位線
と電気的に接続される。
なお、図１１乃至図１３において、第１の基板４００１、第２の基板４００６としては、
ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラス
チック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌ
ａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる
。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシ
ートを用いることもできる。
絶縁膜４０２０は、酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム
、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁膜４０
２０の作製方法に特に限定はなく、例えば、プラズマＣＶＤ法やスパッタリング法などの
成膜方法を用いて作製することができる。なお、水素や水などが混入しにくいという点で
は、スパッタリング法が好適である。
絶縁膜４０２４は、スパッタ法を用いて、窒化シリコン膜、窒化酸化シリコン膜、酸化ア
ルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウ
ム膜の単層、又は積層で形成すればよく、トランジスタの保護膜として機能する。
絶縁層４０２１は、無機絶縁材料又は有機絶縁材料を用いて形成することができる。なお
、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等
の、耐熱性を有する有機絶縁材料を用いると、平坦化絶縁膜として好適である。また上記
有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リ
ンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材
料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ス
ピンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）、ロールコーティング、カーテンコーティング、ナイフコ
ーティング等を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素
部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対して
透光性とする。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対
向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び
電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。
）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有
する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、
又はその合金、若しくはその窒化物から一つ、又は複数種を用いて形成することができる
。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１乃至２のいずれかで示したシフトレジスタを適用することによ
って、特定色（例えば、全黒表示や全白表示）表示の際、複数の各走査信号線に対し同一
タイミングで一括して表示用走査信号（オン信号又はオフ信号）を出力することができる
ため、データ書き込み時間を短縮することができる。また一括表示後に走査信号線駆動部
を停止する期間を確保でき、その期間における走査信号線駆動部の消費電力を低減させる
ことができる。また、高速動作により駆動回路部にかかる負担を低減させることができる
ため、画面のチラツキを防止することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本明細書に開示する液晶表示装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
図１５（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１５（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレーム９７００
の記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して
画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができ
る。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１６（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
１６（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９等を備えて
いる。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書に
開示する液晶表示装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図１６（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプ
ログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図１６（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図１６（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本明細書に開示する液晶表示装置を備えた構成であればよく、その
他付属設備が適宜設けられた構成とすることができる。
図１７（Ａ）は、携帯電話機の一例を示している。携帯電話機１０００は、筐体１００１
に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、ス
ピーカ１００５、マイク１００６などを備えている。
図１７（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は
、表示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることにより、掌紋、指紋等を撮像することで、本人認証を行うこと
ができる。また、表示部１００２に近赤外光を発光するバックライトまたは近赤外光を発
光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図１７（Ｂ）も携帯電話機の一例である。図１７（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
１０ パルス出力回路
１１ 信号線
１２ 信号線
１３ 信号線
１４ 信号線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 出力端子
２６ 入力端子
２７ 出力端子
３１ 電源線
３２ 電源線
３３ 電源線
３４ 電源線
３５ 電源線
３６ 電源線
３７ 電源線
３８ 電源線
５１ 期間
５２ 期間
５３ 期間
５４ 期間
５５ 期間
６０ 制御部
７０ 出力部
１００ トランジスタ
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０７ 絶縁膜
４０９ 保護絶縁層
４１０ トランジスタ
４２０ トランジスタ
４２７ 絶縁層
４３０ トランジスタ
４３７ 絶縁層
４４０ トランジスタ
５０５ 基板
５０６ 保護絶縁層
５０７ ゲート絶縁層
５１０ トランジスタ
５１１ ゲート電極層
５１６ 絶縁層
５３０ 酸化物半導体膜
５３１ 酸化物半導体層
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁膜
４０２１ 絶縁層
４０２３ 絶縁膜
４０２４ 絶縁膜
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４３６ａ 配線層
４３６ｂ 配線層
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
４６１２ キャビティ
４６１３ 球形粒子
４６１４ 充填材
４９０８ 液晶層
４９３０ 電極層
４９３１ 電極層
４９５１ 位相差板
４９５２ 偏光板
５１５ａ ソース電極層
５１５ｂ ドレイン電極層
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
４６１５ａ 黒色領域
４６１５ｂ 白色領域

Claims (7)

  1. 第１乃至第８のトランジスタと、第１及び第２の回路と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第１の回路は、前記第１のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第１の回路は、前記第２のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
    前記第２の回路は、前記第５のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第２の回路は、前記第６のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２の回路と電気的に接続され、
    前記第１の回路は、第９のトランジスタを有し、
    前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２の回路は、第１０のトランジスタを有し、
    前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  2. 第１乃至第１２のトランジスタと、第１乃至第３の回路と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第１の回路は、前記第１のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第１の回路は、前記第２のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
    前記第２の回路は、前記第５のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第２の回路は、前記第６のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２の回路と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第１０のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１１のトランジスタのソース又はドレインの一方は、前記第１２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第１１のトランジスタのソース又はドレインの他方は、前記第５の配線と電気的に接続され、
    前記第１２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第１２のトランジスタのゲートと電気的に接続され、
    前記第３の回路は、前記第９のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第３の回路は、前記第１０のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第３の回路と電気的に接続され、
    前記第１の回路は、第１３のトランジスタを有し、
    前記第１３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２の回路は、第１４のトランジスタを有し、
    前記第１４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１４のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第３の回路は、第１５のトランジスタを有し、
    前記第１５のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１５のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  3. 走査線駆動回路と、画素部と、を有し、
    前記走査線駆動回路は、第１の基板に形成されており、
    前記画素部は、前記第１の基板に形成されており、
    前記走査線駆動回路は、第１乃至第８のトランジスタと、第１及び第２の回路と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第１の回路は、前記第１のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第１の回路は、前記第２のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
    前記第２の回路は、前記第５のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第２の回路は、前記第６のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２の回路と電気的に接続され、
    前記第１の回路は、第９のトランジスタを有し、
    前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２の回路は、第１０のトランジスタを有し、
    前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
  4. 走査線駆動回路と、画素部と、を有し、
    前記走査線駆動回路は、第１の基板に形成されており、
    前記画素部は、前記第１の基板に形成されており、
    前記走査線駆動回路は、第１乃至第１２のトランジスタと、第１乃至第３の回路と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第１の回路は、前記第１のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第１の回路は、前記第２のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
    前記第２の回路は、前記第５のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第２の回路は、前記第６のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２の回路と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第１０のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１１のトランジスタのソース又はドレインの一方は、前記第１２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第１１のトランジスタのソース又はドレインの他方は、前記第５の配線と電気的に接続され、
    前記第１２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第１２のトランジスタのゲートと電気的に接続され、
    前記第３の回路は、前記第９のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第３の回路は、前記第１０のトランジスタのゲートの電位を制御することができる機能を有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第３の回路と電気的に接続され、
    前記第１の回路は、第１３のトランジスタを有し、
    前記第１３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２の回路は、第１４のトランジスタを有し、
    前記第１４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１４のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第３の回路は、第１５のトランジスタを有し、
    前記第１５のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１５のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
  5. 請求項１又は請求項２に記載の半導体装置と、
    ＦＰＣと、
    を有する表示モジュール。
  6. 請求項３又は請求項４に記載の表示装置と、
    ＦＰＣと、
    を有する表示モジュール。
  7. 請求項５又は請求項６に記載の表示モジュールと、
    通信装置、操作ボタン又はスピーカ部と、
    を有する電子機器。
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