JP7434913B2 - 回路装置、電気光学装置及び電子機器 - Google Patents

Description

本発明は、回路装置、電気光学装置及び電子機器等に関する。

近年ではハイビジョン映像等の高精細な映像技術が普及しており、液晶プロジェクター等の表示機器において高精細化・多階調化が進んでいる。そのため、マルチプレクス駆動方式の表示ドライバーが用いられている。マルチプレクス駆動方式においては、駆動順、即ちデータ線の選択順に起因する表示ムラが発生することが知られている。

特許文献１には、複数のローテーションパターンのうちのいずれかを用いることによって、表示ムラを表示面に拡散させて目立たなくさせる手法が開示されている。また特許文献２には、乱数を用いてランダムに選択順を切り替える手法が開示されている。

特開２０１０－１８１５１６号公報 特開２００３－５８１１９号公報

特許文献１の手法においては、あらかじめ設定された複数のローテーションパターンのいずれかを、何らかの規則に従って選択する。そのため、当該規則に従った表示ムラが視認される場合がある。また特許文献２の手法においては、選択順が乱数を用いて決定されるため、表示ムラが画面内のある位置に固まることによって視認される場合がある。

本開示の一態様は、第１～第ｎデータ線（ｎは３以上の整数）とデータ信号供給線との間に設けられるデマルチプレクサーを含む電気光学パネルを駆動する回路装置であって、前記データ信号供給線にデータ信号を出力するデータ線駆動回路と、前記デマルチプレクサーにおける前記第１～第ｎデータ線の選択順を設定する処理回路と、を含み、前記処理回路は、今回における前記第１～第ｎデータ線の選択順である第１選択順において、第ｉデータ線（ｉは１以上ｎ以下の整数）が第ｊ番目（ｊは１以上ｎ以下の整数）に選択されるとき、次回における前記第１～第ｎデータ線の選択順である第２選択順において、前記第ｉデータ線が前記第ｊ番目に選択されることを禁止するように、乱数情報を用いて前記第２選択順を設定する回路装置に関係する。

本開示の他の態様は、上記の回路装置と、前記電気光学パネルと、を含む電気光学装置に関係する。

本開示のさらに他の態様は、上記の回路装置を含む電子機器に関係する。

回路装置の構成例。 処理回路の構成例。 電気光学パネルの構成例。 回路装置及び電気光学パネルの動作を説明する図。 禁止される選択順の例。 禁止される選択順の例。 禁止される選択順の例。 選択順設定回路の構成例。 選択順設定回路における処理を説明するフローチャート。 候補成分の選択と禁止成分の更新を説明する図。 演算部の構成例。 処理の流れを説明する模式図。 処理の流れを説明する模式図。 第２選択順の設定処理を説明する模式図。 候補配列を並び替える手法を説明する模式図。 第２選択順の設定処理を説明する模式図。 第２選択順の設定処理を説明する模式図。 電気光学装置の構成例。 電子機器の構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．システム構成例
図１、図２は、本実施形態の回路装置１０の構成例である。本実施形態の回路装置１０は、具体的には図３を用いて後述する電気光学パネル２０を駆動する表示ドライバーである。なお、本実施形態の回路装置１０は、図１の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、回路装置１０は、図３を用いて後述する電気光学パネル２０の走査線駆動回路４０を含んでもよい。また図１～図３では、回路装置１０がマルチ数４のデマルチプレクス駆動を行う場合を例にとって説明するが、マルチ数は後述するように８であってもよいし、２以上の他の数であってもよい。

図１の回路装置１０は、電気光学パネル２０の画素にデータ電圧を供給することで、電気光学パネルを駆動する。電気光学パネル２０として、例えばアクティブマトリックス型の液晶表示パネル、或いはＥＬ（Electro Luminescence）表示パネルを想定できる。回路装置１０は集積回路装置である。

図１に示すように、表示ドライバーである回路装置１０は、処理回路１００と、データ線駆動回路２００と、を含む。また回路装置１０は、第１～第ｎのデータ電圧出力端子であるデータ電圧出力端子ＴＤ１～ＴＤｔと、出力端子ＴＳＯを含んでもよい。データ線駆動回路２００は、アンプ回路ＡＭ１～ＡＭｔと、Ｄ／Ａ変換回路ＤＡＣ１～ＤＡＣｔと、階調電圧生成回路２１０と、を含む。ｔは３以上の整数である。

処理回路１００は、表示データＤＴ１をＤ／Ａ変換回路ＤＡＣ１に出力する。同様に、処理回路１００は、表示データＤＴ２～ＤＴｔをＤ／Ａ変換回路ＤＡＣ２～ＤＡＣｔに出力する。また処理回路１００は、回路装置１０の各部を制御する。例えば処理回路１００は、回路装置１０が電気光学パネル２０を駆動する際のタイミング制御を行う。また処理回路１００は、アンプ回路ＡＭ１～ＡＭｔに対してゲイン調整データを出力することによって、アンプ回路ＡＭ１～ＡＭｔのゲインを設定してもよい。処理回路１００はロジック回路である。ロジック回路は、ロジック素子と、ロジック素子の間を接続する信号線とを含み、そのロジック素子及び信号線によってロジック回路の機能が実現されている。或いは処理回路１００はＤＳＰ（Digital Signal Processor）等のプロセッサーであってもよい。この場合、処理回路１００の機能が記述されたプログラムをプロセッサーが実行することによって、処理回路１００の機能が実現される。

図２に示すように、処理回路１００は、ラインラッチ１１０と、マルチプレクサー１２０と、選択順設定回路１３０と、スイッチ信号生成回路１４０と、を含む。ただし処理回路１００は、図２の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。例えば本実施形態の処理回路１００は狭義には選択順設定回路１３０に対応し、その他の構成が処理回路１００の外部に設けられてもよい。

選択順設定回路１３０は、マルチプレクス駆動方式におけるデータ線の選択順を決定する処理を行う。処理の具体的な流れについては後述する。選択順設定回路１３０は、決定された選択順に基づいて、マルチプレクス制御信号をマルチプレクサー１２０に出力する。また選択順設定回路１３０は、決定された選択順に基づいて、デマルチプレクス制御信号をスイッチ信号生成回路１４０に出力する。スイッチ信号生成回路１４０は、デマルチプレクス制御信号に基づいて、デマルチプレクス用スイッチ信号ＳＥＬ１～ＳＥＬ４を出力する。

ラインラッチ１１０は、水平同期信号に同期して、１水平走査単位の画像データをラッチする。マルチプレクサー１２０は、ラインラッチ１１０からの各データ線に対応する画像データを受けて、４本分のデータ線に対応する画像データを時分割多重し、各データ信号供給線に対応する時分割多重された表示データを出力する。マルチプレクサー１２０は、例えば選択順設定回路１３０からのマルチプレクス制御信号に基づいて、画像データを多重化する。

Ｄ／Ａ変換回路ＤＡＣ１は、表示データＤＴ１を、表示データＤＴ１に対応する電圧にＤ／Ａ変換する。具体的には、Ｄ／Ａ変換回路ＤＡＣ１は、階調電圧生成回路２１０が生成した複数の階調電圧の中から、表示データＤＴ１に対応した階調電圧を選択する。同様に、Ｄ／Ａ変換回路ＤＡＣ２～ＤＡＣｔは、表示データＤＴ２～ＤＴｔを、表示データＤＴ２～ＤＴｔに対応する電圧にＤ／Ａ変換する。Ｄ／Ａ変換回路ＤＡＣ１～ＤＡＣｔの各々は、例えばトランジスタースイッチで構成されたセレクターである。

アンプ回路ＡＭ１は、Ｄ／Ａ変換回路ＤＡＣ１から出力される電圧を反転増幅し、その結果をデータ電圧ＶＤ１としてデータ電圧出力端子ＴＤ１に出力する。同様に、アンプ回路ＡＭ２～ＡＭｔは、Ｄ／Ａ変換回路ＤＡＣ２～ＤＡＣｔから出力される電圧を反転増幅し、その結果をデータ電圧ＶＤ２～ＶＤｔとしてデータ電圧出力端子ＴＤ２～ＴＤｔに出力する。

データ電圧出力端子ＴＤ１～ＴＤｔは、集積回路装置の半導体基板に形成されたパッド、或いは、集積回路装置のパッケージに設けられた端子である。データ電圧出力端子ＴＤ１～ＴＤｔは、表示ドライバーである回路装置１０の長辺方向に沿って並ぶ。データ電圧出力端子ＴＤ１～ＴＤｔは、回路基板上の配線又はケーブル等を介して電気光学パネル２０のデータ電圧入力端子ＴＩ１～ＴＩｔに接続される。

図３は、回路装置１０によって駆動される電気光学パネル２０の構成例である。電気光学パネル２０は、走査線駆動回路４０と、データ電圧入力端子ＴＩ１～ＴＩｔと、入力端子ＴＳＩと、デマルチプレクサーＤＭＬ１～ＤＭＬｔと、データ線ＤＬ１～ＤＬｕと、複数の画素とを含む。ここでのｕは、例えばｕ＝４×ｔを満たす整数である。

走査線駆動回路４０には、垂直同期信号及び水平同期信号が供給される。走査線駆動回路４０は、供給された垂直同期信号及び水平同期信号に基づいて、走査線を駆動する。なお図３においては４本の走査線Ｇ１～Ｇ４を例示している。また、図３においては走査線Ｇ１に接続される複数の画素Ｐ１～Ｐｕを例示しているが、他の走査線についても同様に複数の画素が接続される。

データ電圧出力端子ＴＤ１は、電気光学パネル２０のデータ電圧入力端子ＴＩ１に接続される。データ電圧入力端子ＴＩ１は、デマルチプレクサーＤＭＬ１を介してデータ線ＤＬ１～ＤＬ４に接続される。データ線ＤＬ１～ＤＬ４は、電気光学パネル２０において水平走査方向に隣り合って並ぶデータ線である。データ線ＤＬ１～ＤＬ４には、それぞれ画素Ｐ１～Ｐ４が接続されている。

デマルチプレクサーＤＭＬ１は、データ信号供給線ＳＶ１に供給された時分割のデータ電圧ＶＤ１をデータ線ＤＬ１～ＤＬ４に分割して供給する。具体的には、デマルチプレクサーＤＭＬ１は、データ線ＤＬ１～ＤＬ４に対応するスイッチ素子ＳＷ１～ＳＷ４を含む。スイッチ素子ＳＷ１～ＳＷ４は、スイッチ信号生成回路１４０からのデマルチプレクス用スイッチ信号ＳＥＬ１～ＳＥＬ４によってオン・オフが制御される。これにより、データ信号供給線ＳＶ１に供給されたデータ電圧ＶＤ１がデータ線ＤＬ１～ＤＬ４に分割して供給される。デマルチプレクサーＤＭＬ２以降についても同様である。

図４は、回路装置１０及び電気光学パネル２０の動作を説明する図である。図４のＨＳＹＮＣは水平同期信号を表し、１周期が１つの水平走査期間に対応する。Ｇ１及びＧ２は、走査線駆動回路４０の動作タイミングを表す信号である。Ｇ１がハイレベルの期間において、複数の走査線のうち、Ｇ１に対応する走査線が選択されることを表す。同様にＧ２がハイレベルの期間において、複数の走査線のうち、Ｇ２に対応する走査線が選択される。

処理回路１００は、水平走査期間において表示データＤＴ１として第１～第４表示データを時分割に出力する。第１～第４表示データは、それぞれデータ線ＤＬ１～ＤＬ４に接続された画素Ｐ１～Ｐ４に対応する表示データである。すなわち、処理回路１００は第１～第４表示データを時系列に並べて出力する。ここで、第１～第４表示データの並び順は、処理回路１００、より具体的には選択順設定回路１３０によって設定される。例えば図４に示す例では、処理回路１００は、Ｇ１に対応する水平走査期間において、第１表示データＤ１、第３表示データＤ３、第２表示データＤ２、第４表示データＤ４をこの順に出力する。またＧ２に対応する次の水平走査期間において、処理回路１００は、第２表示データＤ２’、第４表示データＤ４’、第１表示データＤ１’、第３表示データＤ３’をこの順に出力する。

これによりアンプ回路ＡＭ１から、データ電圧ＶＤ１として第１～第４データ電圧が時分割に出力される。図４に示すように、アンプ回路ＡＭ１は、Ｇ１に対応する水平走査期間において、第１データ電圧Ｖ１、第３データ電圧Ｖ３、第２データ電圧Ｖ２、第４データ電圧Ｖ４をこの順に出力する。Ｇ２に対応する次の水平走査期間において、アンプ回路ＡＭ１は、第２データ電圧Ｖ２’、第４データ電圧Ｖ４’、第１データ電圧Ｖ１’、第３データ電圧Ｖ３’をこの順に出力する。

なお、ここではデータ電圧ＶＤ１に関する回路装置１０の動作を例にとって説明するが、データ電圧ＶＤ２～ＶＤｔについても回路装置１０の動作は同様である。

ＳＥＬ１～ＳＥＬ４は、上述したとおりデマルチプレクス用スイッチ信号である。スイッチ素子ＳＷ１は、ＳＥＬ１がハイレベルとなる期間においてオンになり、ＳＥＬ１がローレベルとなる期間においてオフになる。ＳＥＬ２～ＳＥＬ４も同様に、スイッチ素子ＳＷ２～ＳＷ４を制御する信号である。

水平走査期間において、デマルチプレクサーＤＭＬ１は、デマルチプレクス用スイッチ信号ＳＥＬ１～ＳＥＬ４に基づいてデータ線ＤＬ１～ＤＬ４を、所定の順に選択してデータ電圧入力端子ＴＩ１に接続する。具体的には、アンプ回路ＡＭ１が第１データ電圧Ｖ１を出力しているとき、デマルチプレクサーＤＭＬ１はデータ線ＤＬ１をデータ電圧入力端子ＴＩ１に接続する。これにより、データ線ＤＬ１は第１データ電圧Ｖ１で駆動される。同様に、データ線ＤＬ２～ＤＬ４は、第２～第４データ電圧Ｖ２～Ｖ４で駆動される。

図４の例であれば、Ｇ１に対応する水平走査期間において、デマルチプレクス用スイッチ信号ＳＥＬ１～ＳＥＬ４が、ＳＥＬ１、ＳＥＬ３、ＳＥＬ２、ＳＥＬ４の順でハイレベルとなることによって、データ線ＤＬ１～ＤＬ４は、ＤＬ１、ＤＬ３、ＤＬ２、ＤＬ４の順で電圧入力端子ＴＩ１に接続される。次の水平走査期間において、データ線ＤＬ１～ＤＬ４は、ＤＬ２、ＤＬ４、ＤＬ１、ＤＬ３の順で電圧入力端子ＴＩ１に接続される。結果として、データ線ＤＬ１～ＤＬ４に供給されるデータ電圧は、図４に示すように変化する。

マルチプレクス駆動において、データ線の選択順に応じた順番オフセットが発生することが知られている。そして順番オフセットによって、画素の輝度値に誤差が生じ、表示画像に表示ムラが発生する。

これに対して、特許文献１ではあらかじめ設定しておいた複数のローテーションパターンのいずれかを何らかの規則に従って選択する。例えば、映像出力の水平同期信号や垂直同期信号をトリガーとして、ローテーションパターンが決定される。しかし特許文献１の手法では、ローテーションパターンの選択に規則性が存在する。結果として、表示面内における表示ムラがある規則に従って存在してしまう。特にローテーションパターンの周期が短い場合には、表示ムラが容易に視認されてしまうおそれがある。また、フレームごとに表示ムラが上記規則に従って移動してくように視認されてしまうことも考えられる。つまり特許文献１のように、あらかじめ用意されたローテーションパターンを選択する従来手法では、ローテーションパターンの周期が短く、また規則的なものであるという点が課題となる。また、規則に従った表示ムラが視認されることを抑制するためには、あらかじめ多くのローテーションパターンを保持しておく必要が生じてしまう。

一方、特許文献２のように、選択順をランダムに決める手法も考えられる。しかし選択順を完全にランダムに決定する場合、表示ムラが表示面内のある位置に固まって出てしまう選択順が存在してしまう。この場合には表示ムラが隣接するため、当該表示ムラがユーザーに視認されてしまう。

本実施形態の手法は、図１～図３に示したように、第１～第ｎデータ線（ｎは３以上の整数）とデータ信号供給線との間に設けられるデマルチプレクサーを含む電気光学パネル２０を駆動する回路装置１０に適用できる。図１～図３に示す例であれば、ここでのデマルチプレクサーは例えばＤＭＬ１であり、第１～第ｎデータ線はＤＬ１～ＤＬ４であり、データ信号供給線はＳＶ１である。或いは、デマルチプレクサーはＤＭＬ２であり、第１～第ｎデータ線はＤＬ５～ＤＬ８であり、データ信号供給線はＳＶ２であってもよい。また本実施形態の回路装置１０は、電気光学パネル２０に含まれる２以上のデマルチプレクサーを対象として、以下で説明する処理を実行してもよい。２以上のデマルチプレクサーとは、狭義には電気光学パネル２０に含まれる全てのデマルチプレクサーＤＭＬ１～ＤＭＬｔである。以下では簡略化のため、主に１つのデマルチプレクサーＤＭＬ１について説明を行う。

回路装置１０は、データ信号供給線ＳＶ１にデータ信号を出力するデータ線駆動回路２００と、デマルチプレクサーＤＭＬ１における第１～第ｎデータ線の選択順を設定する処理回路１００と、を含む。処理回路１００は、今回における第１～第ｎデータ線の選択順である第１選択順において、第ｉデータ線（ｉは１以上ｎ以下の整数）が第ｊ番目（ｊは１以上ｎ以下の整数）に選択されるとき、次回における第１～第ｎデータ線の選択順である第２選択順において、第ｉデータ線が第ｊ番目に選択されることを禁止するように、乱数情報を用いて第２選択順を設定する。

ここでの第１～第ｎデータ線の選択順とは、具体的には水平走査期間における選択順を表す。即ち、第１選択順とは所与の１水平走査期間におけるデータ線の選択順であり、第２選択順とは次の１水平走査期間におけるデータ線の選択順である。

また本実施形態の乱数情報は、例えば後述する乱数発生回路１３６によって生成される乱数である。乱数発生回路１３６は、例えば所与の範囲が与えられた場合に、当該範囲内の乱数を出力する回路である。ただし、乱数情報は、円周率や自然定数に基づく情報であってもよい。例えば乱数情報は、円周率又は自然定数の所与の桁を読み出すことによって取得される情報であってもよい。

図５は、本実施形態の手法において禁止される選択順を説明する図である。図５は電気光学パネル２０に含まれる複数の画素と、各画素の選択順を説明する図である。なお図５以降では、マルチ数が８である例について説明する。即ち、第１～第ｎデータ線とは、８本のデータ線ＤＬ１～ＤＬ８に対応する。図５に示すＤＬ１～ＤＬ８は、同じデマルチプレクサーＤＭＬ１に接続されるデータ線である。

図５の例では、Ｎライン目を駆動する水平走査期間において、第１データ線ＤＬ１が１番目に選択され、第２データ線ＤＬ２が２番目に選択され、第３データ線ＤＬ３が３番目に選択された例を示している。画素について考えれば、図５の例は、第１データ線ＤＬ１に接続される画素が１番目に駆動され、第２データ線ＤＬ２に接続される画素が２番目に駆動され、第３データ線ＤＬ３に接続される画素が３番目に駆動されることになる。以下、第ｉデータ線に接続される画素を第ｉ画素と表記する。

また図５の例では、Ｎライン目の次のラインであるＮ＋１ライン目を駆動する水平走査期間において、第１画素が４番目に駆動され、第２画素が２番目に駆動され、第３画素が６番目に駆動される。例えば、順番オフセットによって、２番目に駆動される画素に印可されるデータ電圧における誤差が大きくなる場合、Ｎライン目の第２画素とＮ＋１ライン目の第２画素に表示ムラが発生する。結果として、表示ムラが連続するため、当該表示ムラが縦方向のスジとして視認されやすくなってしまう。Ｎ＋１ライン目と、その次のＮ＋２ライン目との関係についても同様である。

本実施形態の手法によれば、第１選択順において第ｉデータ線が第ｊ番目に選択された場合、第２選択順において第ｉデータ線が第ｊ番目に選択されないという条件を満たすように、第２選択順が設定される。また、上記条件に関係しない部分については、乱数情報を用いて第２選択順が設定される。そのため、ローテーション規則に従った表示ムラが視認されること、及び、縦方向の表示ムラが視認されることの両方を抑制することが可能になる。換言すれば、本実施形態の手法は、乱数情報を用いることによって、その周期が長く不規則なローテーションパターンを生成できるため、より表示ムラを視認されにくくすることが可能になる。

図６は、本実施形態において禁止される選択順の他の例を示す図である。図６の例では、Ｎライン目を駆動する水平走査期間において、第１画素が１番目に駆動され、第２画素が２番目に駆動され、第３画素が３番目に駆動された例を示している。そして、次の水平走査期間であるＮ＋１ライン目を駆動する水平走査期間において、第１画素が２番目に駆動され、第２画素が４番目に駆動され、第３画素が６番目に駆動される。図５の例と同様に、順番オフセットによって、２番目に駆動される画素に印可されるデータ電圧における誤差が大きくなる場合を考える。図６の例においては、２番目に選択される画素は、Ｎライン目の第２画素とＮ＋１ライン目の第１画素である。この場合、表示ムラは縦方向に連続しないものの、近い範囲に表示ムラが集中するため、当該表示ムラが視認されやすくなってしまう。

よって本実施形態の処理回路１００は、第２選択順において、第ｉ－１データ線及び第ｉ＋１データ線（ｉは２以上ｎ－１以下の整数）が第ｊ番目に選択されることを禁止するように、第２選択順を設定してもよい。例えば、Ｎ＋１ライン目の第２画素だけでなく、第１画素及び第３画素についても、２番目に選択されることが禁止されるため、図６に示す選択順は採用されない。このようにすれば、表示ムラをより分散させることによって、当該表示ムラを視認されにくくすることが可能になる。なおｎ＝３である場合、第２選択順において第ｊ番目に選択可能なデータ線が存在しなくなるため、この場合のｎは４以上の整数である。

なお、本実施形態の回路装置１０によって駆動される電気光学パネル２０は、図３に示すように複数のデマルチプレクサーＤＭＬ１～ＤＭＬｔを含むことが想定される。そして複数のデマルチプレクサーＤＭＬ１～ＤＭＬｔには、共通のデマルチプレクス用スイッチ信号が供給されることが想定される。デマルチプレクス用スイッチ信号とは、例えば上述したＳＥＬ１～ＳＥＬ４である。即ち図１～図３の例において、第１選択順でデマルチプレクサーＤＭＬ１によってデータ線ＤＬ１がｊ番目に選択されたとき、デマルチプレクサーＤＭＬ２によってデータ線ＤＬ５がｊ番目に選択される。

図７は、複数のデマルチプレクサーＤＭＬ１、ＤＭＬ２を考慮した場合において、禁止される選択順の例を示す図である。図７の例では、Ｎライン目を駆動する水平走査期間において、第１画素が１番目に駆動され、第８画素が８番目に駆動される。そして、次の水平走査期間であるＮ＋１ライン目を駆動する水平走査期間において、第８画素が１番目に駆動される。図７に示すように２つのデマルチプレクサーＤＭＬ１、ＤＭＬ２を考慮した場合、デマルチプレクサーＤＭＬ１の第８データ線であるＤＬ８と、デマルチプレクサーＤＭＬ２の第１データ線であるＤＬ９は隣接する。そのため、デマルチプレクサーＤＭＬ１の第８画素と、デマルチプレクサーＤＭＬ２の第１画素は隣接する。順番オフセットによって、１番目に駆動される画素に印可されるデータ電圧における誤差が大きくなる場合、図７に示す選択順では近い範囲に表示ムラが集中するため、当該表示ムラが視認されやすくなってしまう。

よってｉ＝１の場合、「第２選択順において第ｉ－１データ線、第ｉデータ線、及び第ｉ＋１データ線が第ｊ番目に選択されることを禁止する」とは、第ｎデータ線、第１データ線、及び第２データ線が第ｊ番目に選択されることを禁止することに相当する。同様に、ｉ＝ｎの場合、第ｎ－１データ線、第ｎデータ線、及び第１データ線が第ｊ番目に選択されることが禁止される。即ち、ここでのｉ－１及びｉ＋１とは、ｎを法とする加減算であって、０はｎと等価であり、ｎ＋１は１と等価である。

ただし、本実施形態の手法はこれに限定されず、ｉ＝１の場合、第２選択順において第１データ線及び第２データ線が第ｊ番目に選択されることを禁止し、且つ、第ｎデータ線が第ｊ番目に選択されることが禁止されなくてもよい。同様にｉ＝ｎの場合、第２選択順において第ｎ－１データ線及び第ｎデータ線が第ｊ番目に選択されることを禁止し、且つ、第１データ線が第ｊ番目に選択されることが禁止されなくてもよい。

２．選択順の決定処理
２．１ 処理の流れ
図８は、処理回路１００に含まれる選択順設定回路１３０の構成例を示す図である。選択順設定回路１３０は、演算部１３１と、禁止設定メモリー１３５と、乱数発生回路１３６と、を含む。また選択順設定回路１３０は、禁止設定部１３７を含んでもよい。ただし、選択順設定回路１３０は、図８の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば禁止設定が固定である場合、禁止設定部１３７が省略されてもよい。

禁止設定メモリー１３５は、禁止設定を特定する禁止設定情報を記憶する。禁止設定とは、第２選択順においてどのデータ線を、何番目に選択することを禁止するかの設定である。例えば禁止設定メモリー１３５は、下式（１）を用いて後述する行列を特定する情報を、禁止設定情報として記憶する。禁止設定メモリー１３５は、ＲＯＭ（Read Only Memory）であってもよいし、レジスターであってもよい。また後述するように、禁止設定メモリー１３５は複数の禁止設定情報を記憶し、禁止設定部１３７からの制御情報に基づいていずれか１つの禁止設定情報を演算部１３１に出力してもよい。

乱数発生回路１３６は、演算部１３１から乱数の範囲を指定する情報を取得し、当該範囲内の乱数を発生させる回路である。乱数発生回路１３６としては、帰還シフトレジスター等、種々の構成の回路が知られており、本実施形態ではそれらの手法を広く適用可能である。また、本実施形態における乱数情報は、円周率や自然定数の所定範囲の桁における数値を順次読み出すことによって取得されてもよい。

演算部１３１は、第１選択順と、禁止設定情報と、乱数情報とに基づいて、第２選択順を設定する処理を行う。演算部１３１は、ＡＳＩＣ（Application Specific Integrated Circuit）などのハードウェアであってもよいし、ＤＰＳ等のプロセッサーであってもよい。

図９は、第２選択順の設定処理を説明するフローチャートである。この処理が開始されると、まずステップＳ１０１において、演算部１３１は、禁止成分が設定された行列Ｔを取得する。行列Ｔは、例えば禁止設定メモリー１３５から読み出される。

次にステップＳ１０２において、演算部１３１は、行列Ｔのいずれかの行を選択する。ステップＳ１０３において、演算部１３１は、ステップＳ１０２で選択した行の候補成分のうち、いずれか１つを乱数情報を用いて選択する。候補成分とは、対象の行のうちの禁止成分以外の成分である。次にステップＳ１０４において、演算部１３１は、選択された候補成分に従って、行列Ｔを更新する。行列Ｔの更新処理については後述する。

ステップＳ１０５において、演算部１３１は、行列Ｔの全ての行について、候補成分のうちの１つを決定する処理が行われたか否かを判定する。ステップＳ１０５でＮｏの場合、演算部１３１はステップＳ１０２に戻り、未処理の行からいずれかの行を選択する。ステップＳ１０５でＹｅｓの場合、ステップＳ１０６において、演算部１３１は処理後の行列Ｔに基づいて、第２選択順を設定する。

以下、図９に示した各ステップの処理について詳細に説明する。なお以下では、マルチ数が８の場合について説明する。

まず、今回の書き込みがＮライン目である場合に、第１選択順を列ベクトルであるＰ_Ｎを用いて定義する。例えばＰ_Ｎ＝（２，３，４，５，６，７，８，１）^Ｔであれば、第１画素が２番目に書き込まれ、第２画素が３番目に書き込まれる。ここで演算部１３１は、下式（１）に示す行列Ｔを用いて、Ｎ＋１ライン目を書き込む際の第２選択順Ｐ_Ｎ＋１を、下式（２）によって決定する。マルチ数がｎである場合、Ｐ_Ｎ及びＰ_Ｎ＋１はｎ行１列の列ベクトルであり、Ｔは、ｎ行ｎ列の行列である。上述したとおり、ここではｎ＝８の例を説明する。また初期の選択順であるＰ_１は任意である。

行列Ｔにおいて、Ｘは禁止成分を表す。Ｘは具体的には０であるが、ここでは初期禁止成分と、他の行の決定に基づいて更新される禁止成分を区別するため、初期禁止成分をＸと表記する。また行列Ｔのσ_ｐｑは、０又は１をとる変数である。なおｐ、ｑはそれぞれ１以上ｎ以下の整数である。

上述したように、Ｐ_Ｎの第ｐ成分は、第１選択順において第ｐ画素が何番目に選択されたかを表す。そして、Ｐ_Ｎ＋１の第ｐ成分は、行列Ｔの第ｐ行と、Ｐ_Ｎの演算によって求められる。例えば後述するようにσ_１５＝１である場合、第２選択順における第１画素は、第１選択順における第５画素の選択順と等しくなる。第２選択順において第１画素を複数回書き込むことはないため、Ｐ_Ｎ＋１の設定においてＰ_Ｎに含まれる複数の成分を参照する必要はない。よって、行列Ｔの各行は、いずれか１つの成分が１に設定され、他の成分が０に設定される。

また１つのデマルチプレクサーＤＭＬ１によって２画素以上が同時に書き込まれることはない。例えば後述するように、σ_１５＝１であることによって第２選択順において第１画素が６番目に書き込まれる場合、当該第２選択順において第２～第８画素が６番目に書き込まれることはない。即ち、行列Ｔの各列においても、いずれか１つの成分が１に設定され、他の成分が０に設定される。

即ち、第２選択順を設定する処理は、
（Ａ）所与の禁止設定に従って禁止成分Ｘが設定され、Ｘ＝０である
（Ｂ）各行のいずれか１つの成分のみが１であり、他の成分が０である
（Ｃ）各列のいずれか１つの成分のみが１であり、他の成分が０である
という３つの条件（Ａ）～（Ｃ）を満たす行列Ｔを決定する処理によって実行される。

以上で説明したように、処理回路１００は、第１選択順と、第１選択順から第２選択順を求めるための行列Ｔとを用いて、第２選択順を求める。例えば、第１選択順及び第２選択順を、それぞれｎ行１列の列ベクトルであるＰ_Ｎ及びＰ_Ｎ＋１によって定義した場合に、行列Ｔはｎ行ｎ列の行列である。このようにすれば、第１選択順を参照した上で第２選択順が決定されるため、表示ムラが視認されないための禁止設定を満たすように、第２選択順を設定可能である。ここでの行列Ｔは、第２選択順において、第ｉデータ線が第ｊ番目に選択されることを禁止する禁止成分を有する。このように、行列Ｔに含まれる所与の成分を禁止成分とすることによって、少なくとも縦方向のスジである表示ムラが視認されないための禁止設定を満たすことが可能になる。

禁止成分は、具体的には行列Ｔの対角成分である。上式（１）、（２）の例であれば、行列Ｔの第ｐ行とは、第２選択順における第ｐ画素の選択順を選択するための情報である。また行列Ｔの第ｐ列とは、第２選択順における順番決定において、第１選択順の第ｐ画素の選択順を参照することを意味する情報である。即ち、対角成分ａ_ｐｐとは、第２選択順における第ｐ画素の選択順を選択する際に、第１選択順の第ｐ画素の選択順を参照することを意味する情報となる。対角成分ａ_ｐｐが有効となる場合、第１選択順において第ｉデータ線が第ｊ番目に選択されたときに、第２選択順において、第ｉデータ線が第ｊ番目に選択されることになる。対角成分を禁止成分とすることによって、図５に示したような縦方向のスジが視認されることを抑制可能である。

ただし上式（１）では、第１選択順において第ｉデータ線が第ｊ番目に選択された場合、第２選択順において、第ｉ－１データ線、第ｉデータ線、及び第ｉ＋１データ線が第ｊ番目に選択されることを禁止する例を示している。例えば、第２選択順における第２画素は、第１選択順における第２画素の順番、第１画素の順番、第３画素の順番のいずれで書き込まれることも禁止される。よって第２選択順における第２画素の順番を決定する行列Ｔの第２行は、第１列～第３列が禁止成分に設定される。

他の行についても同様であり、行列Ｔのｐ行ｑ列成分をａ_pq（ｐ、ｑは１以上ｎ以下の整数）と表したとき、禁止成分は、a_pp、ａ_pp-1、ａ_pp+1である。なお上述したように、ここでのｐ－１、ｐ＋１はｎを法とした加減算であり、ｐ＝１の場合の禁止成分は、ａ_１８、ａ_１１、ａ_１２であり、ｐ＝８の場合の禁止成分は、ａ_８７、ａ_８８、ａ_８１である。このように禁止成分を設定することによって、表示ムラをより分散させることが可能になる。

図９のステップＳ１０１に示す処理は、禁止成分が設定済であり、且つ、σ_ｐｑのいずれの値も決定されていない状態の行列Ｔを取得する処理である。以下、この状態の行列Ｔを、行列Ｔの初期値とも表記する。

第２選択順を決定するためには、上述した３つの条件（Ａ）～（Ｃ）を満たす具体的な行列Ｔを決定する必要がある。そして本実施形態の手法では、あらかじめ複数のローテーションパターンを用意するのではなく、乱数情報を用いて行列Ｔが決定される。

図１０は、行列Ｔを決定する処理のうち、Ｓ１０２～Ｓ１０４の処理を説明する図である。演算部１３１は、行列Ｔのうち、未処理の行を１つ選択し、当該行に含まれる候補成分のうちのいずれか１つを１に設定する。図１０の例では、全ての行が未処理であった状態において、演算部１３１は行列Ｔの第１行を選択した（ステップＳ１０２）。第１行の候補成分は、上式（１）に示したように、σ_１３～σ_１７の５個である。そして図１０の例では、演算部１３１は、乱数発生回路１３６からの乱数情報に基づいて選択したσ_１５の値を１に設定した（ステップＳ１０３）。演算部１３１は、上記条件（Ｂ）を満たすように、第１行の他の成分、具体的には、σ_１３、σ_１４、σ_１６、σ_１７を０に設定する。なお、禁止成分については元々０であるため値の更新は不要である。また演算部１３１は、上記条件（Ｃ）を満たすように、第５列の他の成分、具体的には、σ_２５、σ_３５、σ_７５、σ_８５を０に設定する（ステップＳ１０４）。列方向についても、禁止成分については元々０であるため値の更新は不要である。

以上の処理によって、行列Ｔの第１行が決定されたため、当該第１行の情報とＰ_Ｎとに基づいて、Ｐ_Ｎ＋１の第１行の成分を決定できる。広義には、行列の第ｐ行（ｐは１以上ｎ以下の整数）に含まれる成分のうち、禁止成分以外の成分を候補成分としたとき、処理回路１００は、図１０に示すように、第ｐ行の候補成分の中から１つの成分を乱数情報を用いて選択する。そして処理回路１００は、選択後の第ｐ行と第１選択順とに基づいて、第２選択順の第ｐ成分を求める。即ち、禁止設定を満たした上で、ランダムに第２選択順を決定することが可能になる。

また、上述したσ_２５、σ_３５、σ_７５、σ_８５を０に設定する処理は、広義には以下のようになる。第ｐ行の候補成分の中から乱数情報を用いて選択された候補成分が第ｑ列（ｑは１以上ｎ以下の整数）だったとき、処理回路１００は、行列Ｔのうち、乱数情報に基づく候補成分の選択が行われていない行である未決定行の第ｑ列の成分を、禁止成分に設定する。ここでの「禁止成分に設定」とは、対象となる成分が第２選択順の決定に寄与しない状態とすることを表す。ここでは禁止成分に設定する処理とは、σの値を０に設定する処理であるが、これ以外の処理によって禁止成分が設定されてもよい。

上述したように、行列Ｔの第１行を対象として、候補成分のうちの１つを決定する処理を行うことによって、Ｐ_Ｎ＋１の第１行の成分を決定できる。即ち、Ｐ_Ｎ＋１の全ての成分を決定するためには、行列Ｔの全ての行について同様の処理を行う必要がある。よって図９に示したようにステップＳ１０５においてＮｏである場合、ステップＳ１０２～Ｓ１０４の処理が繰り返される。

なお、２回目以降のステップＳ１０２の処理において、演算部１３１は、行列Ｔの未処理の行からランダムに１つの行を選択してもよい。ただし、本実施形態の手法では、行列Ｔの各行に１つ以上の禁止成分が設定されている。そして、他の行について処理を行うことによって、未処理の行における禁止成分が１つ増加する可能性がある。上式（１）の例であれば、各行における候補成分は初期状態において５個である。そのため、ランダムに行選択を行った場合、６～８回目に選択される行において、候補成分が０個になってしまうおそれがある。

例えば図１０に示す処理の後、ステップＳ１０２、Ｓ１０３を繰り返すことによって、第３行のσ_３６の選択、第４行のσ_４２の選択、第５行のσ_５３の選択、第６行のσ_６４の選択、という各処理が行われた例を考える。この場合、σ_３６の選択によって第８行のσ_８６の値が０に更新、即ち禁止成分に更新される。同様に、σ_４２、σ_５３、σ_６４の選択によって、σ_８２、σ_８３、σ_８４の値が０に更新される。この段階で、第８行は全ての成分が禁止成分となるため、第２選択順における第８画素の順番を決定できない。

このようにいずれかの行における候補成分が存在しなくなった場合、演算部１３１は、行列Ｔを一旦初期化し、再度、上式（１）の状態から行列Ｔの決定処理を開始してもよい。本実施形態ではステップＳ１０３の処理がランダムに実行されるため、試行回数を増やすことによって条件を満たす行列Ｔを決定できる蓋然性を高くできる。

ただし処理回路１００は、未決定行のうち、候補成分が最も少ない行を対象として、候補成分の中から１つの成分を乱数情報を用いて選択する処理を実行してもよい。このようにすれば、条件を満たす行列Ｔを確実に決定することが可能になる。

例えば図１０の状態では、第２行における候補成分の数は、σ_２４、σ_２６、σ_２７、σ_２８の４個である。同様に、第３行～第８行の候補成分数は、それぞれ４，５，５，５，４，４となる。よって２回目の行選択において、演算部１３１は、第２行、第３行、第７行、第８行のいずれかを選択する。これ以降も同様であり、演算部１３１は、禁止成分更新後の各行の候補成分の数をカウントし、カウント結果が最小の行を優先して処理対象とする。なお、以下では候補成分の数を候補数と表記する。

上式（１）に示したように、本実施形態では行列Ｔの所与の行における禁止成分の組と、他の行における禁止成分の組は一致しない。そのため、所与の行の候補成分の１つが選択された場合、候補数が減少する行と、対象となる列が元々禁止成分であったため候補数が減少しない行とが発生する。候補数が少ない行を優先的に選択していけば、２行以上の候補数が同時に０となることを回避可能である。
下式（３）は、図９のＳ１０２～Ｓ１０５の処理を繰り返すことによって取得される行列Ｔの一例である。下式（３）に示す行列Ｔは、上述した条件（Ａ）～（Ｃ）を満たす。

全ての行を対象とした処理が完了したため、演算部１３１はステップＳ１０５においてＹｅｓと判定する。よって演算部１３１は、下式（４）に基づいて、第２選択順を表すＰ_Ｎ＋１を決定する。下式（４）に示すように、Ｐ_Ｎ＝（２，３，４，５，６，７，８，１）^Ｔである場合、Ｐ_Ｎ＋１＝（６，５，１，７，８，２，４，３）^Ｔである。

選択順設定回路１３０は、設定した第２選択順に基づく信号を、マルチプレクサー１２０及びスイッチ信号生成回路１４０に出力する。これにより表示ムラが視認されにくいマルチプレクス駆動を実現することが可能になる。

２．２ 処理回路の具体的な構成例
図１１は、演算部１３１の具体的な構成例である。演算部１３１は、ｎ個の候補配列と、１つの使用済管理配列と、ｎ個のＡＮＤ回路ＡＮ１～ＡＮｎと、候補数比較部１３２と、決定部１３３と、選択順設定部１３４と、を含む。ただし、演算部１３１は図１１の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。例えばＡＮＤ回路の数はｎ個に限定されず、１個のＡＮＤ回路が時分割に用いられてもよい。

演算部１３１は、行列Ｔに対応するｎ個の候補配列を保持する。１つの候補配列はｎビットのデータであり、例えばｎ個のフリップフロップを用いて管理される。候補配列１～候補配列８は、それぞれ上式（１）に示した状態の行列Ｔの第１行～第８行に対応する。例えば行列Ｔの第１行における禁止成分は、ａ_１８、ａ_１１、ａ_１２の３つであるため、候補配列１の１ビット目、２ビット目、８ビット目の値が０に設定される。候補配列２～候補配列８についても同様である。

また演算部１３１は、ステップＳ１０４に示した禁止成分の更新処理を行うための使用済管理配列を保持する。使用済管理配列はｎビットのデータであり、例えばｎ個のフリップフロップを用いて管理される。行列Ｔの決定処理の開始時には、使用済管理配列の全てのビットは１に設定されている。

演算部１３１は、ＡＮＤ回路ＡＮ１～ＡＮ８を含む。ＡＮＤ回路ＡＮ１は、候補配列１と使用済管理配列の各ビットについてのＡＮＤ演算を行い、演算結果である８ビットのデータである配列を、候補数比較部１３２に出力する。ＡＮＤ回路ＡＮ２～ＡＮ８についても同様であり、候補配列２～候補配列８のそれぞれと、使用済管理配列の各ビットについてのＡＮＤ演算を行い、８ビットの配列を出力する。

候補数比較部１３２は、ＡＮＤ回路ＡＮ１から出力される８ビットの配列について、当該配列に含まれる値が１であるビット数を、候補数としてカウントする。候補数比較部１３２は、ＡＮＤ回路ＡＮ２～ＡＮ８から出力される各配列についても同様に、候補数のカウント処理を行う。候補数比較部１３２は、候補数が最小となる配列を１つ選択し、選択した配列を決定部１３３に出力する。

決定部１３３は、候補数比較部１３２から出力された配列のうち、値が１であるビットのいずれか１つを、乱数情報に基づいて選択する処理を行う。決定部１３３は、選択結果である決定配列を出力する。また決定部１３３は、決定した情報に基づいて使用済管理配列の更新処理を行う。

選択順設定部１３４は、決定部１３３から出力されるｎ個の決定配列と、第１選択順とに基づいて、第２選択順を設定する。

以下、具体的な処理手順について説明する。図１１に示すように、初期状態における使用済管理配列は全てのビットが１である。そのため、ＡＮＤ回路ＡＮ１～ＡＮ８の出力である８個の配列は、候補配列１～候補配列８と同様となる。よって、候補数は全ての配列において５つとなるため、候補数比較部１３２は任意の配列を決定部１３３に出力する。例えば候補数比較部１３２は、行列Ｔの第１行に対応する候補配列１を出力する。

決定部１３３は、５つの候補成分のうちから１つを決定する。例えば決定部１３３は候補数である５を乱数発生回路１３６に出力する。乱数発生回路１３６は、１以上５以下の整数をランダムに返信する。例えば決定部１３３は、乱数発生回路１３６から乱数情報として３を取得し、候補配列１に含まれる値が１のビットのうち、３ビット目を選択する。この場合、決定部１３３は、図１０の例と同様に、σ_１５に対応する５ビット目の値を１に決定する。決定部１３３は、決定配列１として［０，０，０，０，１，０，０，０］を出力する。

また、決定部１３３は、候補配列１の５ビット目が選択されたため、各配列の５ビット目を使用済とする。具体的には、決定部１３３は、使用済管理配列の５ビット目を１から０に変更する処理を行う。以上の処理が、図９のステップＳ１０２～Ｓ１０４の１回目の処理に相当する。

図１２は、２回目のステップＳ１０２～Ｓ１０４の処理を説明する図である。上述したように、使用済管理配列の５ビット目が０に変更されている。そのため、ＡＮＤ回路ＡＮ１～ＡＮ８から出力される配列は、いずれも５ビット目が０となる。即ち、「乱数情報を用いて選択された候補成分が第ｑ列だったとき、未決定行の第ｑ列の成分を禁止成分に設定する」というステップＳ１０４の処理は、使用済管理配列のｑビット目の更新、及び候補配列と使用済管理配列のＡＮＤ演算とによって実現されてもよい。

候補数比較部１３２は、ＡＮＤ回路ＡＮ１～ＡＮ８の出力のそれぞれを対象として、値が１であるビット数を、候補数としてカウントする。ただし、候補配列１については処理済みであるため、候補数のカウントは不要である。ここでは、候補数４が最小となるため、候補配列２、３、７、８のいずれかが決定部１３３に出力される。

例えば候補数比較部１３２が候補配列２を出力した場合、決定部１３３は候補数である４を乱数発生回路１３６に出力する。乱数発生回路１３６は、１以上４以下の整数をランダムに返信する。例えば決定部１３３は、乱数発生回路１３６から乱数情報として１を取得し、候補配列２に含まれる値が１のビットのうち、１ビット目を選択する。この場合、決定部１３３は、図１０の例と同様に、σ_２４に対応する４ビット目の値を１に決定する。決定部１３３は、決定配列２として［０，０，０，１，０，０，０，０］を出力する。また決定部１３３は、使用済管理配列の４ビット目を１から０に変更する処理を行う。

図１３は、３回目のステップＳ１０２～Ｓ１０４の処理を説明する図である。この段階での使用済管理配列は［１，１，１，０，０，１，１，１］であり、ＡＮＤ回路ＡＮ１～ＡＮ８の出力は図示する通りである。この場合、候補数３が最小となるため、候補配列７、８のいずれかが決定部１３３に出力される。

例えば候補数比較部１３２が候補配列７を出力した場合、決定部１３３は候補数である３を乱数発生回路１３６に出力する。乱数発生回路１３６は、１以上３以下の整数をランダムに返信する。例えば決定部１３３は、乱数発生回路１３６から乱数情報として３を取得し、候補配列７に含まれる値が１のビットのうち、３ビット目を選択する。この場合、決定部１３３は、図１０の例と同様に、σ_７３に対応する３ビット目の値を１に決定する。決定部１３３は、決定配列７として［０，０，１，０，０，０，０，０］を出力する。また決定部１３３は、使用済管理配列の３ビット目を１から０に変更する処理を行う。これ以降も同様の処理を繰り返すことによって、決定部１３３は決定配列１～決定配列８を出力する。

図１４は、決定配列に基づいて第２選択順を設定する処理を説明する図である。選択順設定部１３４は、決定部１３３から決定配列１～決定配列８を取得するとともに、第１選択順を表す配列を取得する。第１選択順を表す配列は、８つの成分を含み、各成分が多ビットのデータである。選択順設定部１３４は、決定配列１と第１選択順とに基づいて、第２選択順の第１成分を決定する。選択順設定部１３４は、決定配列１と第１選択順を表す配列の各成分を乗算し、乗算結果の総和を求める積和演算を行ってもよい。或いは、選択順設定部１３４は、決定配列１の何ビット目が１であるかを判定し、第１選択順の対応する成分、ここでは５番目の成分を抽出してもよい。決定配列１と第１選択順とに基づいて、第２選択順の第１成分は６に決定される。第２選択順の第２成分～第８成分についても同様である。

３．変形例
３．１ 禁止設定の他の例と禁止設定部
上述したように本実施形態では、例えば第１選択順において第ｉデータ線が第ｊ番目に選択されたとき、第２選択順において第ｉデータ線、第ｉ－１データ線及び第ｉ＋１データ線が第ｊ番目に選択されることを禁止する禁止設定が用いられる。ただし、本実施形態の禁止設定は、第１選択順において第ｉデータ線が第ｊ番目に選択されたとき、第２選択順において第ｉデータ線が第ｊ番目に選択されることを禁止するものであればよく、上記の例に限定されない。

例えば禁止設定として、第２選択順において第ｉデータ線が第ｊ番目に選択されることが禁止され、且つ、第ｉ－１データ線及び第ｉ＋１データ線が第ｊ番目に選択されることが禁止されない第１設定が用いられてもよい。この場合、行列Ｔは下式（５）によって表される。下式（５）を用いる場合も同様に、上記条件（Ａ）～（Ｃ）を満たすように候補成分を選択する処理を行うことによって、具体的な行列Ｔを決定する処理が行われる。

或いは、上述したように、第２選択順において第ｉデータ線、第ｉ－１データ線及び第ｉ＋１データ線が第ｊ番目に選択されることが禁止される第２設定が用いられてもよい。或いは、第２選択順において第ｉデータ線、第ｉ－１データ線、第ｉ＋１データ線、第ｉ－２データ線及び第ｉ＋２データ線が第ｊ番目に選択されることが禁止される第３設定が用いられてもよい。第３設定を用いる場合、行列Ｔは下式（６）によって表される。その他、本実施形態の禁止設定は種々の変形実施が可能である。

本実施形態における禁止設定は、上述した禁止設定のうちのいずれか１つにあらかじめ決められており、処理回路１００は当該禁止設定を固定的に利用してもよい。例えば第２設定を用いる場合、行列Ｔの初期値は上式（１）で固定である。或いは、候補配列１～候補配列８は、図１１に示す例で固定である。

ただし、処理回路１００は、第１設定と第２設定とを含む複数の設定のうち、いずれかの設定を選択可能な禁止設定部１３７を含んでもよい。このようにすれば、処理回路１００において、複数の設定を適宜切り替えることが可能になる。例えば回路装置１０は、ユーザー入力を受け付けるインターフェースを含んでもよい。インターフェースは、例えばハイレベルとローレベルを切り替え可能な１又は複数の端子である。禁止設定部１３７は、インターフェースを介したユーザー入力を受け付け、当該ユーザー入力に基づいて、禁止設定を切り替える処理を行う。

例えば、図８に示す禁止設定メモリー１３５は、第１設定に対応する行列Ｔ１と、第２設定に対応する行列Ｔ２を記憶している。Ｔ１は上式（５）に対応し、Ｔ２は上式（１）に対応する。禁止設定部１３７は、ユーザー入力に基づいて、Ｔ１とＴ２のいずれかを禁止設定メモリー１３５から読み出す処理を行う。なお、禁止設定メモリー１３５に記憶される情報は、候補配列１～候補配列８であってもよいし、禁止成分を特定可能な他の情報であってもよい。

また処理回路１００は、行列の禁止成分を設定する禁止成分設定部を含んでもよい。ここでの禁止成分設定部は、禁止設定を特定する情報を取得し、当該禁止設定に基づいて行列Ｔの初期値、又は、図１１の候補配列１～候補配列８を生成する処理を行う。具体的には、禁止設定部１３７が、禁止成分設定部を含んでもよい。或いは、禁止設定部１３７と禁止成分設定部が別々に設けられ、禁止成分設定部は、禁止設定を特定する情報を禁止設定部１３７から取得することによって禁止成分を設定してもよい。例えば、禁止設定メモリー１３５には禁止成分の位置を特定する情報が記憶されており、禁止成分設定部は、当該情報に基づいて行列Ｔの初期値、又は、図１１の候補配列１～候補配列８を生成する処理を行う。

３．２ 第１選択順及び第２選択順の定義
以上では、例えばＰ_Ｎ＝（４，８，７，５，６，３，２，１，）^Ｔである場合、第１画素が４番目に選択され、第２画素が８番目に選択される例について説明した。しかし選択順を表すベクトルの定義はこれに限定されない。例えばＰ_Ｎが上記例である場合、第１選択順では、１番目に第４画素を選択し、２番目に第８画素を選択すると定義してもよい。

第１選択順がＰ_Ｎ＝（４，８，７，５，６，３，２，１，）^Ｔであり、且つ、禁止設定が上記第２設定である場合、第２選択順では、第３画素、第４画素、第５画素が１番目に選択されることが禁止される。同様に、第７画素、第８画素、第１画素が２番目に選択されることが禁止される。

上式（２）と同様に行列ＴをＰ_Ｎにかける演算によってＰ_Ｎ＋１を求めようとした場合、行列Ｔの第１行は（Ｘ，σ_１２，σ_１３，Ｘ，σ_１５，Ｘ，σ_１７，σ_１８）となる。即ち、第１選択順において第３画素、第４画素、第５画素に対応する成分が禁止成分となり、他の成分が候補成分となる。第２行以降についても同様に、第１選択順に基づいて禁止成分を設定することによって行列Ｔの初期値が設定されてもよい。ただしこの場合、第１選択順の具体的な内容に応じて、行列Ｔの初期値が変化してしまう。よって演算部１３１は、上式（１）に示したＴの行成分を、第１選択順に応じて並べ替えることによって、第２選択順を設定してもよい。

例えば行列Ｔの第１行を、第２選択順において１番目に読み出される画素を決定するための情報とする。第１行のσ_１ｑが１であり、他の成分が０である場合、第２選択順では１番目に第ｑ画素が選択される。上述したように、第２選択順において第３画素、第４画素、第５画素が１番目に選択されることを禁止する場合、行列Ｔの第１行は（σ_１１，σ_１２，Ｘ，Ｘ，Ｘ，σ_１６，σ_１７，σ_１８）となる。この禁止成分の組み合わせは上式（１）に示す行列Ｔの第４行に相当する。同様に、第７画素、第８画素、第１画素が２番目に選択されることを禁止する場合、行列Ｔの第２行を（Ｘ，σ_２２，σ_２３，σ_２４，σ_２５，σ_２６，Ｘ，Ｘ）とすればよい。この禁止成分の組み合わせは上式（１）に示す行列Ｔの第８行に相当する。

図１５は、本変形例における演算部１３１の処理を説明する模式図である。なお図１５、図１６では、説明を簡略化するため、候補配列３～候補配列７を省略している。図１５に示すように、行列Ｔの初期値に対応する候補配列１～候補配列８は、図１１と同様である。即ち、行列Ｔの初期値を第１選択順によらずに共通化することが可能になる。そして演算部１３１は、第１選択順に基づいて、候補配列１～候補配列８を並べ替える。なお演算部１３１は、ｎ×ｎ個のフリップフロップを別途用意し、並び替え後の候補配列を、初期の候補配列１～候補配列８とは別に保持してもよい。ただし演算部１３１は、候補配列を物理的に入れ替える必要はなく、例えば候補配列４が第１行に相当する等の対応関係のみを保持してもよい。なお、ＡＮＤ回路ＡＮ１～ＡＮ８、候補数比較部１３２、決定部１３３の各構成と、処理の順序については図１１～図１３と同様であるため詳細な説明は省略する。

図１６は、８個の候補配列全てに対する処理が完了し、決定配列１～決定配列８が求められた状態を説明する図である。上述したように、ここでは候補配列４に基づいて決定配列１が求められる。同様に、候補配列８に基づいて決定配列２が求められ、候補配列１に基づいて決定配列８が求められる。

決定配列１に基づいて第２選択順の１番目に選択される画素が決定される。具体的には決定配列１が［０，０，０，０，０，１，０，０］であるため、第２選択順で１番目に選択される画素は第６画素となる。同様に２番目に第３画素が選択され、８番目に第５画素が選択される。即ち、図１５、図１６に示す実施形態では、決定配列から直接的に第２選択順を設定できるため、図１１に示した選択順設定部１３４を省略可能である。

なお、以上ではまず第１選択順に基づいて行列Ｔの行の並べ替えを行い、その後、並べ替え後の行列を初期値として、上記条件（Ａ）～（Ｃ）を満たす行列を決定する処理が行われる例について説明した。ただし、まず上式（１）を初期値として上記条件（Ａ）～（Ｃ）を満たす行列Ｔを決定する処理が行われ、その後、第１選択順に基づいて決定後の行列Ｔを並べ替える処理が行われてもよい。

図１７は、この場合の処理を説明する図である。図１７に示すように、決定部１３３は、図１１～図１３と同様の処理を行うことによって決定配列１～決定配列８を求める。その後、決定配列１～決定配列８に対して、第１選択順に基づく並べ替えが行われることによって、第２選択順が設定される。即ち、本変形例においては、元々の行列Ｔの第何行が、第２選択順の何番目の成分を決定する情報であるかという対応関係が、第１選択順に基づいて決定されればよく、具体的な処理手順については種々の変形実施が可能である。

上述したように、本実施形態に係る処理回路１００は、第１選択順と行列とを用いて、第２選択順を求める。ここでの「第１選択順と行列とを用いて」とは、上式（２）のように第１選択順と行列との乗算を表してもよいし、本変形例において説明したように、第１選択順に基づいて行列の成分を入れ替える処理を表してもよい。

３．３ 候補配列及び決定配列の定義
以上では、決定配列１～決定配列８がそれぞれ８ビットのデータである例について説明した。ただし決定配列は、８ビットのうちのいずれか１ビットが１であり、他の７ビットが０となる配列である。よって決定配列として、１つの成分を有する多ビットのデータが用いられてもよい。なお成分が１つとなるため、厳密には配列ではなくなるが、以下では説明の便宜上、決定配列に相当する１成分の情報についても決定配列と表記する。

例えば図１２に示す決定配列２は［０，０，０，１，０，０，０，０］であるため、当該決定配列２は「８ビット中の４ビット目が１である」ことを表すデータによって表現可能である。例えば決定配列２は、１０進数の４を表す４ビットのデータ“０１００”であってもよい。或いは、決定配列の８つのビットを、０ビット目～７ビット目と考えた場合、上記決定配列２は３ビットのデータ“０１１”であってもよい。

また候補配列についても８ビットのデータには限定されない。例えば候補配列１～候補配列８は、５つの成分を有し、各成分が多ビットのデータであってもよい。例えば候補配列１は、［３，４，５，６，７］という５つの成分を有し、これにより、１、２、８番目が禁止成分であり、３～７番目が候補成分であることが特定される。広義には、候補配列は、ｎから禁止成分の数を引いた数の成分を含む配列である。この場合の決定配列は、候補配列の５つの成分のうちのいずれか１つの値が維持され、他の４つの成分が０に設定される情報であってもよい。或いは決定配列は、上述したように１つの成分によって表現される情報であってもよい。

３．４ 列単位での処理
本実施形態における第２選択順を決定する処理とは、条件（Ａ）～（Ｃ）を満たすような行列Ｔを決定する処理である。本実施形態の手法においては、このような行列Ｔが決定されればよく、決定手順には変形実施が可能である。具体的には、行列Ｔは列単位で処理が行われてもよい。

具体的には、処理回路１００は、図９のステップＳ１０２において、行列に含まれるいずれかの列を選択する処理を行う。そして行列の第ｑ列（ｑは１以上ｎ以下の整数）に含まれる成分のうち、禁止成分以外の成分を候補成分としたとき、図９のステップＳ１０３において、処理回路１００は、第ｑ列の候補成分の中から１つの成分を乱数情報を用いて選択する。そして選択された候補成分が第ｐ行だったとき、ステップＳ１０４において処理回路１００は、行列のうち乱数情報に基づく候補成分の選択が行われていない列である未決定列の第ｐ行の成分を、禁止成分に設定する。なお、第ｑ列のうち、選択されなかった候補成分についても０に設定される。

このように列単位での処理を行った場合であっても、条件（Ａ）～（Ｃ）を満たす行列Ｔを決定可能である。

行列Ｔが決定されれば、上述した処理によって第２選択順を設定できる。即ち、処理回路１００は、第１～第ｎ列について、候補成分の中から１つの成分を乱数情報を用いて選択する処理を行い、処理後の行列と第１選択順とに基づいて、第２選択順を決定する。例えば決定された行列Ｔを第１選択順に対応するＰ_Ｎにかけることによって、第２選択順を設定できる。

また、図１５～図１７を用いた変形例においても、演算部１３１は、上式（１）の行列、又は、上式（１）を第１選択順に応じて並べ替えた行列を対象として、条件（Ａ）～（Ｃ）を満たすように候補成分の値を決定することによって、具体的な行列Ｔを決定する処理を行う。その際の行列の決定処理が、列を単位として実行されることは妨げられない。

なお処理回路１００は、上記未決定列のうち、候補成分が最も少ない列を対象として、候補成分の中から１つの成分を乱数情報を用いて選択する。即ち演算部１３１は、ステップＳ１０２の列決定処理において、候補数が最も少ない列を選択する。このようにすれば、条件を満たす行列を確実に決定することが可能になる。

また、１つの行列Ｔを決定する際に、行単位での処理と列単位での処理とを組み合わせてもよい。例えば、１回目のステップＳ１０２においては行を選択し、２回目のステップＳ１０２においては列を選択するといったように、行又は列を交互に選択してもよい。その他、行又は列の指定については種々の変形実施が可能である。

また、以上では第１選択順及び第２選択順を表すＰ_Ｎ及びＰ_Ｎ＋１が列ベクトルである例を説明したが、Ｐ_Ｎ及びＰ_Ｎ＋１は行ベクトルであってもよい。行ベクトルの第ｑ列は、例えば第ｑ画素が何番目に選択されるかを特定する情報である。そしてＰ_Ｎ＋１は、Ｐ_Ｎと行列Ｔとに基づいて、下式（７）によって決定されてもよい。行列Ｔの第ｑ列とは、第２選択順における第ｑ画素の選択順を選択するための情報である。

この場合も同様であり、上記条件（Ａ）～（Ｃ）を満たす行列Ｔを決定できればよく、行列Ｔの決定処理は行を指定して行われてもよいし、列を指定して行われてもよい。

また、以上では第１選択順は、第２選択順の１つ前の選択順である例について説明した。即ち、第２選択順は、１つ前の選択順、狭義には１つ前の水平走査期間における選択順に基づいて設定される。しかし本実施形態の手法はこれに限定されない。例えば第１選択順は、第２選択順のｋライン（ｋは２以上の整数）前の選択順であってもよい。或いは第１選択順は、第２選択順の１フレーム前の選択順であってもよい。

４．電気光学装置、電子機器
本実施形態の手法は、上述した回路装置１０と、電気光学パネル２０と、を含む電気光学装置３０に適用できる。また本実施形態の手法は、上述した回路装置１０を含む電子機器３００に適用できる。

図１８は、表示ドライバーである回路装置１０を含む電気光学装置３０の構成例である。電気光学装置３０は、回路装置１０と、電気光学パネル２０を含む。

電気光学パネル２０は、例えば上述したようにアクティブマトリックス型の液晶表示パネルである。例えば回路装置１０はフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル２０に接続され、フレキシブル基板に形成された配線によって回路装置１０のデータ電圧出力端子ＴＤ１～ＴＤｔと電気光学パネル２０のデータ電圧入力端子ＴＩ１～ＴＩｔとが接続される。或いは、回路装置１０はリジッド基板に実装され、リジッド基板と電気光学パネル２０とがフレキシブル基板により接続され、リジッド基板及びフレキシブル基板に形成された配線によって回路装置１０のデータ電圧出力端子ＴＤ１～ＴＤｔと電気光学パネル２０のデータ電圧入力端子ＴＩ１～ＴＩｔとが接続されてもよい。

図１９は、回路装置１０を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、表示コントローラー３２０、回路装置１０、電気光学パネル２０、記憶部３３０、通信部３４０、操作部３６０を含む。記憶部３３０は記憶装置又はメモリーとも呼ぶ。通信部３４０は通信回路又は通信装置とも呼ぶ。操作部３６０は操作装置とも呼ぶ。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。

操作部３６０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウスやキーボード、電気光学パネル２０に装着されたタッチパネル等である。通信部３４０は、画像データや制御データの入出力を行うデータインターフェースである。通信部３４０は、例えば無線ＬＡＮや近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ（Universal Serial Bus）等の有線通信インターフェースである。記憶部３３０は、例えば通信部３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。記憶部３３０は、例えばＲＡＭやＲＯＭ等のメモリー、或いはＨＤＤ（hard disk drive）等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。表示コントローラー３２０は、通信部３４０から入力された或いは記憶部３３０に記憶された画像データを処理して回路装置１０に転送する。回路装置１０は、表示コントローラー３２０から転送された画像データに基づいて電気光学パネル２０に画像を表示させる。処理装置３１０は、電子機器３００の制御処理及び、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵ（Central Processing Unit）やＭＰＵ（Micro-processing unit）等のプロセッサー、或いはＡＳＩＣ等である。なお電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学系とを含んでもよい。

なお、上記のように本実施形態について詳細に説明したが、本実施形態の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、電気光学装置、電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＡＭ１～ＡＭｔ…アンプ回路、ＡＮ１～ＡＮ８…ＡＮＤ回路、ＤＡＣ１～ＤＡＣｔ…Ｄ／Ａ変換回路、ＤＬ１～ＤＬｕ…データ線、ＤＭＬ１～ＤＭＬｔ…デマルチプレクサー、ＤＴ２～ＤＴｔ…表示データ、Ｇ１～Ｇ４…走査線、ＳＥＬ１～ＳＥＬ４…デマルチプレクス用スイッチ信号、ＳＶ１～ＳＶｔ…データ信号供給線、ＳＷ１～ＳＷｕ…スイッチ素子、ＴＤ１～ＴＤｔ…データ電圧出力端子、ＴＩ１～ＴＩｔ…データ電圧入力端子、ＴＳＯ…出力端子、ＴＳＩ…入力端子、ＶＤ１～ＶＤｔ…データ電圧、１０…回路装置、２０…電気光学パネル、３０…電気光学装置、４０…走査線駆動回路、１００…処理回路、１１０…ラインラッチ、１２０…マルチプレクサー、１３０…選択順設定回路、１３１…演算部、１３２…候補数比較部、１３３…決定部、１３４…選択順設定部、１３５…禁止設定メモリー、１３６…乱数発生回路、１３７…禁止設定部、１４０…スイッチ信号生成回路、２００…データ線駆動回路、２１０…階調電圧生成回路、３００…電子機器、３１０…処理装置、３２０…表示コントローラー、３３０…記憶部、３４０…通信部、３６０…操作部

Claims (15)

1. 第１～第ｎデータ線（ｎは３以上の整数）とデータ信号供給線との間に設けられるデマルチプレクサーを含む電気光学パネルを駆動する回路装置であって、
   前記データ信号供給線にデータ信号を出力するデータ線駆動回路と、
   前記デマルチプレクサーにおける前記第１～第ｎデータ線の選択順を設定する処理回路と、
   を含み、
   前記処理回路は、
   今回における前記第１～第ｎデータ線の選択順である第１選択順において、第ｉデータ線（ｉは１以上ｎ以下の整数）が第ｊ番目（ｊは１以上ｎ以下の整数）に選択されるとき、次回における前記第１～第ｎデータ線の選択順である第２選択順において、前記第ｉデータ線が前記第ｊ番目に選択されることを禁止するように、乱数情報を用いて前記第２選択順を設定することを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記処理回路は、
   前記第２選択順において、第ｉ－１データ線及び第ｉ＋１データ線（ｎは４以上の整数、ｉは２以上ｎ－１以下の整数）が前記第ｊ番目に選択されることを禁止するように、前記第２選択順を設定することを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記処理回路は、
   前記第２選択順において、前記第ｉデータ線が前記第ｊ番目に選択されることを禁止し、且つ、第ｉ－１データ線及び第ｉ＋１データ線が前記第ｊ番目に選択されることを禁止しない第１設定と、前記第２選択順において、前記第ｉデータ線、第ｉ－１データ線及び第ｉ＋１データ線が前記第ｊ番目に選択されることを禁止する第２設定とを含む複数の設定のうち、いずれかの設定を選択可能な禁止設定部を含むことを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記処理回路は、
   前記第２選択順において前記第ｉデータ線が前記第ｊ番目に選択されることを禁止する禁止成分を有する行列と、前記第１選択順とに基づいて、前記第２選択順を求めることを特徴とする回路装置。
5. 請求項４に記載の回路装置において、
   前記禁止成分は、前記行列の対角成分であることを特徴とする回路装置。
6. 請求項４に記載の回路装置において、
   前記行列のｐ行ｑ列成分をａ_pq（ｐ、ｑは１以上ｎ以下の整数）と表したとき、
   前記禁止成分は、a_pp、ａ_pp-1、ａ_pp+1であることを特徴とする回路装置。
7. 請求項５又は６に記載の回路装置において、
   前記処理回路は、
   前記行列の前記禁止成分を設定する禁止成分設定部を含むことを特徴とする回路装置。
8. 請求項４乃至７のいずれか一項に記載の回路装置において、
   前記行列の第ｐ行（ｐは１以上ｎ以下の整数）に含まれる成分のうち、前記禁止成分以外の成分を候補成分としたとき、
   前記処理回路は、
   前記第ｐ行の前記候補成分の中から１つの成分を前記乱数情報を用いて選択し、選択後の前記第ｐ行と前記第１選択順とに基づいて、前記第２選択順の第ｐ成分を求めることを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記第ｐ行の前記候補成分の中から前記乱数情報を用いて選択された前記候補成分が第ｑ列（ｑは１以上ｎ以下の整数）だったとき、
   前記処理回路は、
   前記行列のうち、前記乱数情報に基づく前記候補成分の選択が行われていない行である未決定行の前記第ｑ列の成分を、前記禁止成分に設定することを特徴とする回路装置。
10. 請求項９に記載の回路装置において、
    前記処理回路は、
    前記未決定行のうち、前記候補成分が最も少ない行を対象として、前記候補成分の中から１つの成分を前記乱数情報を用いて選択することを特徴とする回路装置。
11. 請求項４乃至７のいずれか一項に記載の回路装置において、
    前記行列の第ｑ列（ｑは１以上ｎ以下の整数）に含まれる成分のうち、前記禁止成分以外の成分を候補成分としたとき、
    前記処理回路は、
    前記第ｑ列の前記候補成分の中から１つの成分を前記乱数情報を用いて選択し、
    選択された前記候補成分が第ｐ行（ｐは１以上ｎ以下の整数）だったとき、前記行列のうち、前記乱数情報に基づく前記候補成分の選択が行われていない列である未決定列の前記第ｐ行の成分を、前記禁止成分に設定することを特徴とする回路装置。
12. 請求項１１に記載の回路装置において、
    前記処理回路は、
    前記未決定列のうち、前記候補成分が最も少ない列を対象として、前記候補成分の中から１つの成分を前記乱数情報を用いて選択することを特徴とする回路装置。
13. 請求項１２に記載の回路装置において、
    前記処理回路は、
    第１～第ｎ列について、前記候補成分の中から１つの成分を前記乱数情報を用いて選択する処理を行い、処理後の前記行列と前記第１選択順とに基づいて、前記第２選択順を決定することを特徴とする回路装置。
14. 請求項１乃至１３のいずれか一項に記載の回路装置と、
    前記電気光学パネルと、
    を含むことを特徴とする電気光学装置。
15. 請求項１乃至１３のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。

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