JP2010181516A - 集積回路装置、電気光学装置及び電子機器 - Google Patents

集積回路装置、電気光学装置及び電子機器 Download PDF

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Abstract

【課題】表示ムラを防止できる集積回路装置、電気光学装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、データ線駆動回路100−iと、パターン出力回路130と、順番設定回路140と、を含み、マルチプレクスされたデータ信号がデマルチプレクスされることで得られた複数のデータ信号が1水平走査期間において画素P1i〜Ppiに供給され、パターン出力回路130が、1または複数のフレーム毎に、画素P1i〜Ppiの駆動順番のローテーションパターンであるローテーションパターンPT1〜PTMのいずれかを出力ローテーションパターンQPTとして出力し、順番設定回路140が、出力ローテーションパターンQPTに基づいて、画素P1i〜Ppiの駆動順番を設定する。
【選択図】 図7

Description

本発明は、集積回路装置、電気光学装置及び電子機器等に関する。
近年ではハイビジョン映像等の高精細な映像技術が普及しており、液晶プロジェクター等の表示機器において高精細化・多階調化が進んでいる。高精細化・多階調化が進むと、多階調であるほど1階調当たりの階調電圧が小さくなるため、データ電圧にわずかな誤差が生じるだけで表示ムラが生じるという課題がある。
ここで、本出願人は、各データ線駆動回路が1水平走査期間において複数の画素に対してデータ電圧を書き込むマルチプレクス駆動方式のドライバーを開発している。しかしながら、この方式のドライバーでは、マルチプレクス駆動される複数のデータ電圧にオフセットが生じるという課題がある。そして、このオフセットによる誤差により、表示画像に表示ムラ(スジ)が生じるという課題がある。
なお特許文献1には、マルチプレクス駆動される複数のデータ線の駆動順番を水平走査期間毎に切り替えることで、データ電圧の誤差を平均化する手法が開示されている。
特開2004−45967号公報
本発明の幾つかの態様によれば、表示ムラを防止できる集積回路装置、電気光学装置及び電子機器等を提供できる。
本発明の一態様は、複数のデータ信号供給線の各データ信号供給線に対応して設けられ、前記複数のデータ信号供給線のうちの対応するデータ信号供給線にマルチプレクス(時分割多重化)されたデータ信号を供給するデータ線駆動回路と、パターン出力回路と、順番設定回路と、を含み、前記マルチプレクスされたデータ信号がデマルチプレクサーによりデマルチプレクスされることで得られたデマルチプレクス後の複数のデータ信号が、1水平走査期間において複数の画素に供給され、前記パターン出力回路が、1または複数のフレーム毎に、前記複数の画素の第1の画素〜第p(pは2以上の自然数)の画素の駆動順番のローテーションパターンである第1のローテーションパターン〜第M(Mは2以上の自然数)のローテーションパターンのいずれかを出力ローテーションパターンとして出力し、前記順番設定回路が、前記出力ローテーションパターンに基づいて、前記第1の画素〜前記第pの画素の駆動順番を設定する集積回路装置に関係する。
本発明の一態様によれば、パターン出力回路が、1または複数のフレーム毎に、第1〜第Mのローテーションパターンのいずれかを出力ローテーションパターンとして出力し、順番設定回路が、その出力ローテーションパターンに基づいて第1〜第pの画素の駆動順番を設定し、各データ線駆動回路が、その駆動順番に従って、1水平走査期間において第1〜第pの画素に対してデータ信号を書き込むマルチプレクス駆動を行う。
このように、本発明の一態様によれば、順番設定回路が出力ローテーションパターンに基づいて第1〜第pの画素の駆動順番を設定することで、第1〜第pの画素の駆動順番をローテーションできる。これにより、データ信号(データ電圧、またはデータ電流)において画素の駆動順番に起因して生じるオフセットである順番オフセットを平均化し、表示ムラを防止できる。
ここで、ローテーションパターンが1パターンの場合には、マルチプレクス駆動される画素数が増加するほどローテーションによる平均化の周波数が低くなり、表示ムラが生じやすくなってしまう。
この点、本発明の一態様によれば、パターン出力回路が、1または複数のフレーム毎に、第1〜第Mのローテーションパターンのいずれかを出力ローテーションパターンとして出力する。これにより、複数のローテーションパターンを1または複数のフレーム毎に切り替えて、ローテーションによる平均化を高周波数化できる。このようにして、マルチプレクス駆動される画素数が増加したときでも、表示ムラを防止できる。
また、本発明の一態様では、前記デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御するためのデマルチプレクス用スイッチ信号を生成するスイッチ信号生成回路を有してもよい。
このようにすれば、デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御できる。これにより、マルチプレクスされたデータ信号をデマルチプレクサーによりデマルチプレクスすることができる。
例えば、デマルチプレクサーは電気光学パネルに含まれてもよく、デマルチプレクス用スイッチ信号が電気光学パネル内のデマルチプレクサーに供給されることで、データ信号のデマルチプレクスが実現されてもよい。あるいは、デマルチプレクサーは本発明の集積回路装置に含まれてもよく、デマルチプレクス用スイッチ信号が集積回路装置内のマルチプレクサーに供給されることで、データ信号のデマルチプレクスが実現されてもよい。
また、本発明の一態様では、前記データ線駆動回路に対応して設けられ、前記順番設定回路からの画素選択信号に基づいて、前記第1の画素〜前記第pの画素に対応する第1の画像データ〜第pの画像データのいずれかを選択して出力する出力選択回路を含んでもよい。
例えば、本発明の一態様では、前記出力選択回路が、前記第1〜第pの画素のうちの第qの画素(qはp以下の自然数)の選択を指示する前記画素選択信号を受けたとき、前記第1〜第pの画像データのうちの第qの画像データを選択し、選択された前記第qの画像データを選択画像データとして出力してもよい。
このようにすれば、各データ線駆動回路が、順番設定回路からの駆動順番に従って、1水平走査期間において第1〜第pの画素に対してデータ信号を書き込むマルチプレクス駆動を行うことができる。
また、本発明の一態様では、前記パターン出力回路が、前記第1のローテーションパターン〜前記第Mのローテーションパターンを記憶する第1のパターンレジスター〜第Mのパターンレジスターと、1または複数のフレーム毎に、前記第1のパターンレジスター〜前記第Mのパターンレジスターに記憶された前記第1のローテーションパターン〜前記第Mのローテーションパターンのいずれかを選択して出力するパターン選択回路と、を含んでもよい。
このようにすれば、パターン出力回路が第1〜第Mのパターンレジスターを含むことで、第1〜第Mのローテーションパターンを記憶できる。そして、パターン選択回路が、記憶された第1〜第Mのローテーションパターンのいずれかを選択して出力することで、1または複数のフレーム毎に、第1〜第Mのローテーションパターンのいずれかを出力ローテーションパターンとして出力できる。
また、本発明の一態様では、フレーム周波数が120Hzである倍速駆動において、M=3であり、前記第1のローテーションパターン〜前記第Mのローテーションパターンが40Hzで巡回されて前記出力ローテーションパターンとして出力されてもよい。
また、本発明の一態様では、フレーム周波数が180Hzである3倍速駆動において、M=5であり、前記第1のローテーションパターン〜前記第Mのローテーションパターンが36Hzで巡回されて前記出力ローテーションパターンとして出力されてもよい。
これらの発明の一態様によれば、倍速駆動においてM=3であることで、第1〜第3のローテーションパターンが40Hzで巡回され、あるいは3倍速駆動においてM=5であることで第1〜第5のローテーションパターンが36Hzで巡回される。これにより、視覚的に認識されにくい周波数でローテーションによる平均化を行うことができる。
また、本発明の一態様では、前記順番設定回路が、前記出力ローテーションパターンを1または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を行って、前記第1の画素〜前記第pの画素の駆動順番を設定してもよい。
このようにすれば、出力ローテーションパターンが1または複数の水平走査期間毎に異なるローテーションパターンに変換処理されることで、フレーム内で順番オフセットを平均化できる。
また、本発明の一態様では、前記順番設定回路が、前記出力ローテーションパターンを1または複数のフレーム毎に異なるローテーションパターンに変換する処理を行って、前記第1の画素〜前記第pの画素の駆動順番を設定してもよい。
このようにすれば、出力ローテーションパターンが1または複数のフレーム毎に異なるローテーションパターンに変換処理されることで、複数のフレームで順番オフセットを平均化できる。
また、本発明の一態様では、前記順番設定回路が、1または複数の水平走査期間毎、及び、1または複数のフレーム毎に変化する変換信号を出力する変換信号生成回路と、前記変換信号に基づいて、前記出力ローテーションパターンを異なるローテーションパターンに変換する処理を行うローテーション変換回路と、を含んでもよい。
このようにすれば、出力ローテーションパターンを1または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を実現できる。また、出力ローテーションパターンQPTを1または複数の垂直走査期間毎に異なるローテーションパターンに変換する処理を実現できる。
また、本発明の一態様では、前記変換信号生成回路が、フレーム数をカウントする垂直同期カウンターと、水平走査期間数をカウントする水平同期カウンターと、前記デマルチプレクスにおける画素選択タイミング信号を発生する選択タイミング発生回路と、前記垂直同期信号カウンターの出力値と、前記水平同期信号カウンターの出力値と、前記選択タイミング発生回路の出力値とを加算処理する加算回路と、を含んでもよい。
本発明の一態様によれば、垂直同期カウンターがフレーム数をカウントすることで、垂直同期カウンターの出力値が1または複数のフレーム毎に変化する。また、水平同期カウンターが水平走査期間数をカウントすることで、水平同期カウンターの出力値が、1または複数の水平走査期間毎に変化する。そして、加算回路が、これらのカウンターの出力値を加算処理することで、1または複数の水平走査期間毎に変化し、1または複数のフレーム毎に変化する変換信号を出力できる。
また、本発明の一態様では、前記選択タイミング発生回路が、所定のカウント値毎に巡回するカウント値を前記画素選択タイミング信号として発生してもよい。
このようにすれば、選択タイミング発生回路が、画素選択タイミング信号を発生できる。これにより、順番設定回路が、画素選択タイミング信号に従って画素選択信号を順次出力できる。
また、本発明の一態様では、前記第1のローテーションパターン〜前記第Mのローテーションパターンの各ローテーションパターンが、第1の画素選択データ〜第pの画素選択データにより構成され、前記変換信号生成回路が、前記変換信号として画素選択データ指示信号を出力し、前記ローテーション変換回路が、前記出力ローテーションパターンの第1の画素選択データ〜第pの画素選択データのうちの前記画素選択データ指示信号によって指示された画素選択データを画素選択信号として出力し、前記第1の画素〜前記第pの画素の駆動順番を設定してもよい。
このようにすれば、変換信号に基づいて、出力ローテーションパターンの第1〜第pの画素選択データのいずれかの画素選択データを画素選択信号として出力できる。これにより、出力ローテーションパターンを異なるローテーションパターンに変換する処理を実現できる。
また、本発明の一態様では、前記デマルチプレクス後の前記複数のデータ信号において前記第1の画素〜前記第pの画素の駆動順番に依存して生じるオフセットである順番オフセットに対応する第1の順番オフセット用設定値〜第pの順番オフセット用設定値を記憶する順番オフセット用レジスターと、前記各データ線駆動回路に対応する順番オフセット用加算回路と、を含み、前記各データ線駆動回路が、前記第1の画素〜前記第pの画素のうちの第q(qはp以下の自然数)の画素を第r(rはp以下の自然数)番目に駆動するときに、前記順番オフセット用加算回路が、前記第1の画素〜前記第pの画素に対応する第1の画像データ〜第pの画像データのうちの第qの画像データに対して、前記第1の順番オフセット用設定値〜前記第pの順番オフセット用設定値のうちの第rの順番オフセット用設定値に基づく順番オフセット補正値を加算する処理を行ってもよい。
本発明の一態様によれば、順番オフセット用レジスターが、第1番目〜第p番目の駆動順番に対応付けられた第1〜第pの順番オフセット用設定値を記憶する。これにより、第rの順番オフセット用設定値に基づいて第r番目の駆動順番に対応する順番オフセット補正値を求めることができる。
また、本発明の一態様によれば、データ線駆動回路が第qの画素を第r番目の駆動順番に駆動するときに、順番オフセット用加算回路が、第r番目の駆動順番に対応する順番オフセット補正値を第qの画像データに対して加算処理する。これにより、第r番目の駆動順番に駆動される第qの画素において、第r番目の駆動順番に対応する順番オフセットを補正できる。このようにして、データ信号の順番オフセットによる表示ムラを防止できる。
このように、本発明の一態様によれば、順番オフセットを補正することで順番オフセット自体を抑制できる。これにより、ローテーションによる順番オフセットの平均化を、より効果的なものとすることができる。
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電気光学装置に関係する。
また、本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
電気光学装置の構成例。 データドライバーの構成例。 マルチプレクス駆動の動作説明図。 マルチプレクス駆動の動作説明図。 順番オフセットの説明図。 順番オフセットの説明図。 本実施形態の第1の構成例。 パターン出力回路、順番設定回路の詳細な構成例。 第1の構成例の動作説明図。 図10(A)、図10(B)は、第1の構成例の動作説明図。 本実施形態の比較例。 本実施形態の第2の構成例。 第2の構成例の動作説明図。 データドライバーの変形例。 電子機器の構成例。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.マルチプレクス駆動
1.1.液晶表示装置の構成例
図1〜図4を用いて、本実施形態が行うマルチプレクス駆動(線順次駆動)について説明する。
なお以下では、液晶プロジェクター等に用いられる単色表示の液晶パネルがドライバー(集積回路装置)により駆動される場合を例に説明する。但し本発明では、RGB表示等の複数色表示の液晶パネルがドライバーにより駆動されてもよい。また本発明では、液晶パネル以外の電気光学パネルがドライバーにより駆動されてもよく、例えば有機EL(Electro-Luminescence)パネル・無機ELパネル等のELパネルがドライバーにより駆動されてもよい。
また以下では、後述するデータ信号供給線に、データ信号としてデータ電圧が供給される場合を例に説明する。但し本発明では、データ信号供給線にデータ信号としてデータ電流が供給されてもよい。
図1に液晶表示装置(LCD:Liquid Crystal Display、広義には電気光学装置)の構成例を示す。図1に示す構成例は、液晶パネル12(広義には、電気光学パネル)、ドライバー60(集積回路装置)、表示コントローラー40、電源回路50を含む。なお、本発明の液晶表示装置は、図1の構成に限定されず、その構成要素の一部(例えば表示コントローラー等)を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、図1には、後述するデマルチプレクサーが液晶パネルに含まれるものとして図示するが、本発明では、デマルチプレクサーが後述するデータドライバー20に含まれてもよい。
液晶パネル12は、例えばアクティブマトリクス型の液晶パネルで構成できる。このとき、液晶パネル12の液晶基板(例えば、ガラス基板)には、図1のY方向に複数配列され、それぞれX方向に伸びる走査線G1〜Gm(mは2以上の自然数)が配置される。また、液晶基板には、X方向に複数配列され、それぞれY方向に伸びるデータ線S11〜S81、S12〜S82、・・・、S1n〜S8n(nは2以上の自然数)が配置される。さらに、液晶基板には、データ信号供給線S1〜Sn(データ電圧供給線、またはデータ電流供給線)が設けられ、各データ信号供給線に対応してデマルチプレクサーDMUX1〜DMUXnが設けられる。
また液晶基板には、走査線G1〜Gm(ゲート線)とデータ線S11〜S81、S12〜S82、・・・、S1n〜S8n(ソース線)との交差点に対応する位置に、薄膜トランジスターが設けられる。例えば、走査線Gj(jはm以下の自然数)とデータ線S1i(iはn以下の自然数)との交差点に対応する位置に、薄膜トランジスターTji−1が設けられる。
そして、例えば薄膜トランジスターTji−1のゲート電極は走査線Gjに接続され、ソース電極はデータ線S1iに接続され、ドレイン電極は画素電極PEji−1に接続される。この画素電極PEji−1と対向電極CE(共通電極、コモン電極)との間には、液晶容量CLji−1(液晶素子、広義には電気光学素子)が形成される。
デマルチプレクサーDMUX1〜DMUXnは、データ信号供給線(ソース電圧供給線)に供給された時分割のデータ電圧(またはデータ電流、広義にはデータ信号)をデータ線に分割(分離、デマルチプレクス)して供給する。具体的には、デマルチプレクサーDMUXiは、各データ線に対応するスイッチ素子(複数のデマルチプレクス用スイッチング素子)を含む。そして、データドライバー20からのデマルチプレクス用スイッチ信号SEL1〜SEL8(マルチプレクス制御信号)によってスイッチ素子がオン・オフ制御され、データ信号供給線Siに供給されたデータ電圧(ソース電圧)がデータ線S1i〜S8iに分割して供給される。
なお、図1においては、説明を簡単にするために、データ信号供給線Siに対応するデマルチプレクサーDMUXi及びデータ線S1i〜S8iのみを図示した。また、データ線S1i〜S8iと走査線Gjとの交差点に対応する位置に設けられた薄膜トランジスターのみを図示した。但し、他のデータ信号供給線に対応するデマルチプレクサー及びデータ線、他のデータ線と走査線との交点に対応する位置に設けられた薄膜トランジスターについても同様である。
データドライバー20は、画像データ(階調データ)に基づいて時分割のデータ電圧をデータ信号供給線S1〜Snに出力し、データ信号供給線S1〜Snを駆動する。一方、走査ドライバー38は、液晶パネル12の走査線G1〜Gmを走査(順次駆動)する。
表示コントローラー40は、データドライバー20、走査ドライバー38及び電源回路50を制御する。例えば、表示コントローラー40は、データドライバー20及び走査ドライバー38に対して、動作モードの設定や内部で生成した垂直同期信号・水平同期信号の供給を行う。表示コントローラー40は、例えば図示しないホストコントローラー(例えば、CPU:Central Processing Unit)により設定された内容に従って、これらの制御を行う。
電源回路50は、外部から供給される基準電圧(電源電圧)に基づいて、液晶パネル12の駆動に必要な各種の電圧レベル(例えば、階調電圧生成用の基準電圧)や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。
なお図1では、単色表示の液晶パネルにおいて、1本のデータ信号供給線から8本のデータ線にデータ電圧が供給される場合を例に説明した。但し本発明では、1本のデータ信号供給線から他の本数のデータ線にデータ電圧が供給されてもよい。例えば、本発明では、RGB表示の液晶パネルにおいて、1本のデータ信号供給線からR1・G1・B1・R2・G2・B2に対応する6本のデータ線にデータ電圧が供給されてもよい。
1.2.データドライバー
図2に、図1のデータドライバー20の構成例を示す。データドライバー20は、シフトレジスター22、ラインラッチ24、26、多重化回路28、基準電圧発生回路30(階調電圧発生回路)、DAC32(Digital-to-Analog Converter、広義にはデータ電圧生成回路)、データ線駆動回路34、マルチプレクス駆動制御部36を含む。
シフトレジスター22は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスター22は、クロック信号CLKに同期して動作し、先頭のフリップフロップがイネーブル入出力信号EIOを保持すると、順次隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。
ラインラッチ24には、画像データDIO(階調データ)が入力される。ラインラッチ24は、この画像データDIOを、シフトレジスター22からの順次シフトされたイネーブル入出力信号EIOに同期してラッチする。
ラインラッチ26は、水平同期信号LPに同期して、ラインラッチ24でラッチされた1水平走査単位の画像データをラッチする。
なお、クロック信号CLK、イネーブル入出力信号EIO、画像データDIO、水平同期信号LPは、例えば表示コントローラー40から入力される。
多重化回路28は、ラインラッチ26からの各データ線に対応する画像データを受けて、8本分のデータ線に対応する画像データを時分割多重し、各データ信号供給線に対応する時分割多重された画像データを出力する。多重化回路28は、マルチプレクス駆動制御部36からのマルチプレクス制御信号SEL1〜SEL8に基づいて、画像データを多重化する。
マルチプレクス駆動制御部36は、データ電圧の時分割タイミングを規定するマルチプレクス制御信号SEL1〜SEL8を生成する。具体的には、マルチプレクス駆動制御部36はスイッチ信号生成回路37を含み、スイッチ信号生成回路37がマルチプレクス制御信号SEL1〜SEL8を生成する。そして、マルチプレクス駆動制御部36は、デマルチプレクス用スイッチ信号としてマルチプレクス制御信号SEL1〜SEL8をデマルチプレクサーDMUX1〜DMUXnに供給する。
基準電圧発生回路30は、複数の基準電圧(階調電圧)を生成し、DAC32に供給する。基準電圧発生回路30は、例えば電源回路50から供給される電圧レベルに基づいて、複数の基準電圧を生成する。
DAC32は、デジタルの画像データに基づいて、各データ線に供給すべきアナログの階調電圧を生成する。具体的には、DAC32は、多重化回路28からの時分割多重された画像データと、基準電圧発生回路30からの複数の基準電圧を受けて、時分割多重された画像データに対応する時分割多重された階調電圧を生成する。
データ線駆動回路34は、DAC32からの階調電圧をバッファリング(広義にはインピーダンス変換)してデータ信号供給線S1〜Snにデータ電圧を出力し、データ線S11〜S81、S12〜S82、・・・、S1n〜S8nを駆動する。例えば、データ線駆動回路34は、各データ信号供給線に設けられたボルテージフォロワー接続の演算増幅器により、階調電圧をバッファリングする。
1.3.マルチプレクス駆動の動作説明
図3、図4に、マルチプレクス駆動回路36の動作説明図を示す。なお図3、図4では、デマルチプレクサーDMUXiの動作例について説明するが、他のデマルチプレクサーの動作についても同様である。
図3に、多重化回路28の動作説明図を示す。ここで図3に示すように、データ線S1i〜S8i用の画像データとして、画像データGD1〜GD8がラインラッチ26にラッチされるとする。
そうすると、多重化回路28は、図3のA1に示すようにマルチプレクス制御信号SEL1がアクティブとなったときに、A2に示す画像データGD1を、A3に示すように選択して出力する。そして、マルチプレクス制御信号SEL2がアクティブとなったときに、画像データGD2を選択して出力し、マルチプレクス制御信号SEL8がアクティブとなったときに、画像データGD8を選択して出力する。
このようにして、多重化回路28は、1水平走査期間内に1度ずつアクティブとなるマルチプレクス制御信号SEL1〜SEL8に基づいて、画像データGD1〜GD8が時分割多重化された多重化データを生成する。
DAC32は、時分割多重化された画像データGD1〜GD8を受けて、各画像データに対応する階調電圧を、基準電圧(階調電圧)の中から選択して出力する。そして、DAC32は、時分割多重化された画像データを出力する。
図4に、デマルチプレクサーDMUXiの動作説明図を示す。図4に示すように、データ線駆動回路34は、DACからの多重化された階調電圧を受けて、多重化されたデータ電圧V1〜V8を1水平走査期間内に出力する。
そして、デマルチプレクサーDMUXiは、図4のB1に示すようにマルチプレクス制御信号SEL1がアクティブのときは、B2に示すデータ電圧V1を、B3に示すようにデータ線S1iに出力する。同様に、デマルチプレクサーDMUXiは、マルチプレクス制御信号SEL2がアクティブのときは、データ電圧V2をデータ線S2iに出力し、マルチプレクス制御信号SEL8がアクティブのときは、データ電圧V8をデータ線S8iに出力する。
このようにして、デマルチプレクサーDMUXiは、データ信号供給線Siに供給される多重化されたデータ電圧V1〜V8を分離して、データ線S1i〜S8iに出力する。
2.ローテーション
2.1.順番オフセット
図5、図6を用いて、マルチプレクス駆動における順番オフセットについて説明する。図5に液晶パネル(電気光学パネル)の配置構成例を模式的に示す。図5には、3つの画素毎にマルチプレクス駆動される場合を例に図示し、データ線S1i〜S3i及びデータ信号供給線Siを例として配置構成例を図示する。
図5に示すように、液晶パネルには、データ線S1i〜S3iが配置される。このデータ線S1i〜S3iには、マルチプレクス駆動される複数の画素が設けられる。例えば、データ線S1iには画素P1i−1、P1i−2が設けられ、データ線S2iには画素P2i−1、P2i−2が設けられ、データ線S3iには画素P3i−1、P3i−2が設けられる。マルチプレクス駆動では、1水平走査期間において例えば画素P1i−1、P2i−1、P3i−1が時分割に駆動される。
また、液晶パネルには、データ信号供給線Siが配置される。そして、データ信号供給線Siとデータ線S1i〜S3iとの間には、デマルチプレクサーDMUXiのスイッチ素子(デマルチプレクス用スイッチング素子)として、それぞれトランジスターT1i〜T3i(例えば、N型トランジスター)が設けられる。トランジスターT1i〜T3iのゲート電極には、信号線NS1〜NS3を介してそれぞれマルチプレクス制御信号SEL1〜SEL3が入力される。
ここで、トランジスターT1i〜T3iがオンしてデータ線S1i〜S3iが駆動された後、トランジスターT1i〜T3iがオフすると、トランジスターT1i〜T3iを介してデータ線S1i〜S3iとデータ信号供給線Siとの間にリーク電流Ileak1〜Ileak3が流れる。例えば、このリーク電流Ileak1〜Ileak3は、トランジスターT1i〜T3iがバックライトの光に照らされることによって生じる。
そうすると、図6のE1に示すように、マルチプレクス制御信号SEL1が非アクティブとなってトランジスターT1iがオフすると、E2に示すように、データ線S1iの電圧がリーク電流Ileak1により変化する。そして、E3に示すように、データ線S1iのデータ電圧は、最終的に電圧変化量ΔVJA1を含むV1+ΔVJA1となる。同様に、データ線S2i、S3iのデータ電圧は、最終的にV2+ΔVJA2、V3+ΔVJA3となる。
このとき、電圧変化量ΔVJA1〜ΔVJA3は、リーク電流Ileak1〜Ileak3が流れる時間の長短に影響され、流れる時間が長いほど大きな電圧変化量となる。そのため、電圧変化量ΔVJA1〜ΔVJA3は、画素の駆動順番(駆動タイミング)によって異なる電圧変化量となる。
このように、マルチプレクス駆動において、データ線S1i〜S3iの画素に書き込まれるデータ電圧に、画素の駆動順番によって異なる順番オフセットΔVJA1〜ΔVJA3(誤差、偏差、バラツキ)が生じるという課題がある。
また、リーク電流Ileak1〜Ileak3は、画素に書き込まれるデータ電圧やデータ信号供給線Siの電圧に影響され、その大きさが変化する。そのため、順番オフセットΔVJA1〜ΔVJA3が、画像データの階調に対して傾きのある特性のオフセットとなるという課題もある。
ここで本実施形態では、各水平走査期間において、画素にプリチャージ電圧Vpreを印加した後に、マルチプレクス駆動を行って画素にデータ電圧を書き込むこともできる。このプリチャージ電圧Vpreは、画素の電圧を初期化したり、データ電圧の書き込み時間を短縮したりするために印加する電圧である。
このプリチャージ電圧Vpreの印加後、画素が駆動されるまでの期間において、データ線S1i〜S3iはハイインピーダンス状態に設定される。そのため、プリチャージ電圧Vpreは、画素の液晶容量とデータ線S1i〜S3iの寄生容量とによって保持されることとなる。
このとき、画素の液晶容量は、その液晶の配向がプリチャージ電圧Vpreに反応して変化するとともに、容量値が変化する。そうすると、データ線S1i〜S3iがハイインピーダンス状態であることから、画素の液晶容量の変化にともなってデータ線S1i〜S3iの電圧が変化する。例えば、図6のE4に示すように、データ線S1iのデータ電圧は、画素が駆動されるまでの期間に電圧変化量ΔVJB1だけ変化し、Vpre+ΔVJB1となる。同様に、データ線S2i、S3iのデータ電圧は、Vpre+ΔVJB2、Vpre+ΔVJB3となる。
このように、電圧変化量ΔVJB1〜ΔVJB3によって画素の駆動開始時の電圧が異なると、画素に書き込まれるデータ電圧の到達点も変化する。例えば、E5に示すように、データ線S1iの画素に書き込まれるデータ電圧は、電圧変化量ΔVJB1によって電圧変化量ΔVJC1だけ変化し、V1+ΔVJC1となる。同様に、データ線S2i、S3iの画素に書き込まれるデータ電圧は、V2+ΔVJC2、V3+ΔVJC3となる。
電圧変化量ΔVJB1〜ΔVJB3は、プリチャージ電圧Vpreの印加後、画素が駆動されるまでの期間の長短によって異なる電圧変化量となるため、画素の駆動順番によって異なる電圧変化量となる。そのため、電圧変化量ΔVJC1〜ΔVJC3も、画素の駆動順番によって異なる電圧変化量となる。
このように、マルチプレクス駆動において、データ線S1i〜S3iの画素に書き込まれるデータ電圧に、画素の駆動順番によって異なる順番オフセットΔVJC1〜ΔVJC3が生じるという課題もある。
そして、これらの順番オフセットΔVJA1〜ΔVJA3、ΔVJC1〜ΔVJC3によって画素の輝度値に誤差が生じ、表示画像にスジ(表示ムラ、輝度ムラ、色ムラ)が発生するという課題がある。
2.2.構成例
上記課題を解決するために、本実施形態の第1の構成例の集積回路装置は、第1〜第n(nは2以上の自然数)のデータ線駆動回路100−1〜100−n(複数のデータ線駆動回路)、第1〜第nの出力選択回路110−1〜110−n(複数の出力選択回路)、パターン出力回路130、順番設定回路140を含む。
図7には、この構成例のデータ線駆動回路100−1〜100−n、出力選択回路110−1〜110−nのうちの、第iのデータ線駆動回路100−i、第iの出力選択回路110−iを図示している。そして、以下ではこれらの図示した構成要素を例に説明するものとする。但し、他のデータ線駆動回路、出力選択回路についても同様である。
第1の構成例は、複数のローテーションパターン(分散パターン)に基づいて画素の駆動順番を設定し、その設定した駆動順番に従ってマルチプレクス駆動(線順次駆動)を行うことで、順番オフセットを平均化(分散)する回路である。
具体的には、データ線駆動回路200−iは、出力選択回路110−iからの選択画像データQGDiを受けて、データ信号供給線Si(データ電圧供給線、またはデータ電流供給線)を駆動する。より具体的には、データ線駆動回路200−iは、第1〜第pの画素P1i〜Ppi(複数の画素)に対応する第1〜第pのデータ線S1i〜Spi(複数のデータ線)を1水平走査期間において時分割に駆動し、画素P1i〜Ppiにデータ電圧(またはデータ電流、広義にはデータ信号)を書き込む。
出力選択回路110−iは、画素選択信号JSと画像データGD1i〜GDpiとを受けて、選択画像データQGDiを出力する。具体的には、出力選択回路220−iは、第qの画素Pqi(qはp以下の自然数)の選択を指示する画素選択信号JSを受けたとき、画像データGDqiを選択し、その画像データGDqiを選択画像データQGDiとして出力する。
順番設定回路250は、パターン出力回路130からの出力ローテーションパターンQPTに基づいて、画素P1i〜Ppiの駆動順番を設定する。そして、順番設定回路250は、画素P1i〜Ppiのうちのいずれかの画素を選択するかを指示する画素選択信号JSを出力する。
パターン出力回路130は、第1〜第M(Mは2以上の自然数)のローテーションパターンPT1〜PTM(パターンデータ)のいずれかを出力ローテーションパターンQPT(出力パターンデータ)として出力する。例えば、パターン出力回路130は、ロジック回路によりローテーションパターンPT1〜PTMを生成してもよく、あるいは、レジスターによりローテーションパターンPT1〜PTMを記憶してもよい。
なお本発明の集積回路装置は、図7の構成に限定されず、その構成要素の一部(例えば出力選択回路等)を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。
2.3.パターン出力回路、順番設定回路
図8に、パターン出力回路、順番設定回路の詳細な構成例を示す。図8に示すパターン出力回路130は、パターン選択回路300、第1〜第Mのパターンレジスター300−1〜300−M、パターン選択用カウンター320を含む。
パターンレジスター310−1〜310−Mは、ローテーションパターンPT1〜PTMを記憶する。例えば、パターンレジスター310−1〜310−Mは、フリップフロップにより構成されてもよく、RAM(Random Access Memory)・フラッシュメモリー等のメモリーにより構成されてもよい。
パターン選択用カウンター320は、ローテーションパターンPT1〜PTMのうちのいずれかのローテーションパターンを選択するかを指示するパターン指示信号PCを出力する。具体的には、パターン選択用カウンター320は、垂直同期信号VSYNCに基づいてフレーム(垂直走査期間)数をカウントし、カウント値をパターン指示信号PCとして出力する。例えば、パターン選択用カウンター320は、1フレーム毎にカウント値を更新(例えば、カウントアップ、カウントダウン)してもよく、複数のフレーム毎にカウント値を更新してもよい。
パターン選択回路300は、パターン選択用カウンター320からのパターン指示信号PCに基づいて、ローテーションパターンPT1〜PTMのうちのいずれかを選択し、選択したローテーションパターンを出力ローテーションパターンQPTとして出力する。具体的には、パターン選択回路300は、第kのローテーションパターンPTk(kはM以下の自然数)を指示するパターン指示信号PCを受けたとき、第kのローテーションパターンPTkを出力ローテーションパターンQPTとして出力する。
また、図8に示す順番設定回路140は、変換信号生成回路330、ローテーション変換回路380を含む。
変換信号生成回路330は、1または複数の水平走査期間毎に変化し、1または複数のフレーム毎に変化する変換信号QCを出力する。また、変換信号生成回路330は、マルチプレクス駆動の画素選択タイミング毎に変化する変換信号QCを出力する。具体的には、変換信号生成回路330は、垂直同期カウンター340、水平同期カウンター350、選択タイミング発生回路360を含む。
垂直同期カウンター340は、垂直同期信号VSYNCを受けてフレーム数をカウントし、カウント値を出力値VCとして出力する。例えば、垂直同期カウンター340は、出力値VCを1フレーム毎に更新(例えば、カウントアップ、カウントダウン)してもよく、出力値VCを複数フレーム毎に更新してもよい。
水平同期カウンター350は、水平同期信号HSYNCを受けて水平走査期間数をカウントし、カウント値を出力値HCとして出力する。例えば、水平同期カウンター350は、出力値HCを1水平走査期間毎に更新(例えば、カウントアップ、カウントダウン)してもよく、出力値HCを複数フレーム毎に更新してもよい。
選択タイミング発生回路360は、マルチプレクス駆動の画素選択タイミング信号を発生する。具体的には、選択タイミング発生回路360は、何番目の駆動順番の画素を駆動するかを指示する出力値SCを出力することで、画素選択タイミングを設定する。例えば、選択タイミング発生回路360は、カウンターにより構成される。そして、選択タイミング発生回路360は、ドットクロックDCLKを受けて、所定のカウント値毎に巡回するカウント値を生成し、そのカウント値を出力値SCとして出力する。例えば、選択タイミング発生回路360は、所定のカウント値0〜p−1毎に巡回するカウント値を生成してもよく、所定のカウント値p−1〜0毎に巡回するカウント値を生成してもよい。
加算回路370は、垂直同期カウンター340の出力値VCと、水平同期カウンター350の出力値HCと、選択タイミング発生回路360の出力値SCとを加算処理し、加算処理した値を変換信号QCとして出力する。
ローテーション変換回路380は、パターン出力回路130からの出力ローテーションパターンQPTを、出力ローテーションパターンQPTとは異なるローテーションパターンに変換する処理を行う。ローテーション変換回路380は、変換信号生成回路330からの変換信号QCに基づいて、その変換処理を行い、変換処理後のデータを画素選択信号JSとして出力する。
ここで、ローテーションパターンPT1〜PTMは、各ローテーションパターンが第1〜第pの画素選択データ(複数の画素選択データ)により構成される。そして、その各画素選択データは、画素P1i〜Ppiのうちのいずれかの画素を選択するかを指示するデータである。
このとき、変換信号生成回路330は、変換信号QCとして画素選択データ指示信号を出力する。この画素選択データ指示信号は、出力ローテーションパターンQPTの第1〜第pの画素選択データのうちのいずれかの画素選択データを出力するかを指示する信号である。
そして、ローテーション変換回路380は、出力ローテーションパターンQPTの第1〜第pの画素選択データから、画素選択データ指示信号によって指示された画素選択データを選択する。そして、ローテーション変換回路380は、選択した画素選択データを画素選択信号JSとして出力する。
このようにして、ローテーション変換回路380は、パターン出力回路130からの出力ローテーションパターンQPTを変換処理する。
なお、本発明のパターン出力回路、順番設定回路は、図8の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。
2.4.動作例
図9、図10(A)、図10(B)を用いて本実施形態の動作例について説明する。図9、図10(A)、図10(B)では、説明を簡単にするために、第1〜第8の画素P1i〜P8i(p=8)がマルチプレクス駆動される場合を例に説明する。
図9に、第1のフレームにおいて出力値VC=0が出力される場合の動作例を示す。図9に示すように、出力値HCとして、水平走査期間毎にカウントアップするカウント値が出力される。また、出力値SCとして、所定のカウント値0〜7で水平走査期間毎に巡回するカウント値が出力される。
例えば、C1に示すように、第1の水平走査期間において出力値HC=0が出力される。このとき、C2に示すように、出力値SC=0が出力されると、C3に示すように、出力値VC、HC、SCが加算処理されて画素選択データ指示信号(変換信号)QC=VC+HC+SC=0+0+0=0が出力される。
ここで、C4に示すように、第1のフレームにおいてパターン指示信号PC=0が出力される。C5に示すように、このパターン指示信号PC=0に基づいて、出力ローテーションパターンQPT=PT1が出力される。ローテーションパターンPT1は、第1〜第8の画素選択データ(1,5,3,7,2,6,4,8)から構成される。
そして、上述の画素選択データ指示信号QC=0に基づいて、C6に示す第1の画素選択データが選択される。C7に示すように、この第1の画素選択データが画素選択信号JS=1として出力される。このようにして、出力値SC=0,1,2,・・・が出力されるに従って、画素選択データ指示信号QC=0,1,2,・・・が出力され、画素選択信号JS=1,5,3,・・・が出力される。
同様に、C8に示すように、第2の水平走査期間において出力値HC=1が出力される。このとき、出力値SC=0が出力されると、画素選択データ指示信号QC=0+1+0=1が出力される。そして、画素選択データ指示信号QC=1に基づいて、C9に示す第2の画素選択データが選択され、画素選択信号JS=5として出力される。このようにして、出力値SC=0,1,2,・・・が出力されるに従って、画素選択データ指示信号QC=1,2,3,・・・が出力され、画素選択信号JS=5,3,7,・・・が出力される。
このように、水平走査期間毎に出力値HCが更新されることで、ローテーションパターンPT1が8水平走査期間で巡回される。そして、巡回されたローテーションパターンPT1が画素選択信号JSとして出力される。このようにして、出力ローテーションパターンQPTが、水平走査期間毎に異なるローテーションパターンに変換処理される。
なお、C10に示すように、例えば画素P1iの選択を指示する画素選択信号JS=1が出力されたとき、C11に示すように、画像データGD1iが選択され、選択画像データQGDi=GD1iが出力される。そして、C12に示すように、選択画像データQGDi=GD1iに対応するデータ電圧が、画素P1iに書き込まれる。
このようにして、第qの画素Pqiの選択を指示する画素選択信号JSに基づいて、画像データGDqiが選択され、その画像データGDqiが選択画像データQGDiとして出力される。
図10(A)、図10(B)に、VC=0〜5の場合の動作例を示す。図10(A)、図10(B)では、説明を簡単にするために、第1〜第3のローテーションパターンPT1〜PT3(M=3)が出力される場合を例に説明する。
図10(A)に示すように、第1〜第3のフレームにおいて、フレーム毎に出力値VCがカウントアップされ、出力値VC=0〜2が出力される。また、第1〜第3のフレームにおいて、フレーム毎にパターン指示信号PCがカウントアップされ、パターン指示信号PC=0〜2が出力される。そして、出力値PC=0〜2に基づいて、ローテーションパターンPT1〜PT3が出力ローテーションパターンQPTとして出力される。
このようにして、ローテーションパターンPT1〜PT3のいずれかがフレーム毎に選択され、選択されたローテーションパターンが出力ローテーションパターンQPTとして出力される。
同様に、図10(B)に示すように、第4〜第6のフレームにおいて、出力値VC=3〜5が出力され、パターン指示信号PC=0〜2が出力される。そして、出力値PC=0〜2に基づいて、ローテーションパターンPT1〜PT3が出力ローテーションパターンQPTとして出力される。このように、パターン指示信号PCが3フレーム毎に巡回することで、ローテーションパターンPT1〜PT3が3フレーム毎に繰り返し出力される。
ここで、図10(A)のD1に示すように、第1のフレームにおいて出力値VC=0が出力される。図9で説明したように、出力値HC=0のとき、出力値SC=0,1,2,・・・が出力されるに従って、画素選択データ指示信号QC=0,1,2,・・・が出力される。そして、D2に示すように、画素選択信号JS=1,5,3,・・・が出力される。
一方、図10(B)のD3に示すように、第4のフレームにおいて出力値VC=3が出力される。また、D4に示すように、第4のフレームにおいてパターン指示信号PC=0が出力され、D5に示すように、出力ローテーションパターンQPT=PT1が出力される。出力値VC=3であることから、出力値HC=0において出力値SC=0,1,2,・・・が出力されるに従って、画素選択データ指示信号QC=3,4,5,・・・が出力される。そして、D6に示すように、画素選択信号JS=7,2,6,・・・が出力される。
このように、フレーム毎に出力値VCが更新されることで、3フレーム毎に出力されるローテーションパターンPT1が巡回される。そして、巡回されたローテーションパターンPT1が画素選択信号JSとして出力される。このようにして、出力ローテーションパターンQPT=PT1が、3フレーム(複数のフレーム)毎に異なるローテーションパターンに変換処理される。
なお、図9、図10(A)、図10(B)では、出力ローテーションパターンQPTが1水平走査期間毎に異なるローテーションパターンに変換処理される動作例について説明した。但し、本発明では、出力ローテーションパターンQPTが複数の水平走査期間毎に異なるローテーションパターンに変換処理されてもよい。例えば、上述の図9において、複数の水平走査期間毎に出力値HCがカウントアップすることで、出力ローテーションパターンQPTが複数の水平走査期間毎に異なるローテーションパターンに変換処理されてもよい。
また、図9、図10(A)、図10(B)では、出力ローテーションパターンQPTが3フレーム(複数のフレーム)毎に異なるローテーションパターンに変換処理される動作例について説明した。但し、本発明では、出力ローテーションパターンQPTが1フレーム毎に異なるローテーションパターンに変換処理されてもよい。例えば、上述の図10(A)において、パターン指示信号PCが2フレーム毎にカウントアップされ、第1、第2のフレームにおいて出力ローテーションパターンQPT=PT1が出力されてもよい。このとき、出力値VC=0,1とカウントアップされることで、出力ローテーションパターンQPT=PT1が1フレーム毎に異なるローテーションパターンに変換処理されてもよい。
2.5.ローテーションによる順番オフセットの平均化
ここで、マルチプレクス駆動において、画素のデータ電圧に画素の駆動順番によって異なる順番オフセット(例えば、図6で説明したΔVJA1〜ΔVJA3、ΔVJC1〜ΔVJC3)が生じるという課題がある。そして、この順番オフセットによって表示ムラが発生するという課題がある。
この点、本実施形態によれば、パターン出力回路130が、1または複数のフレーム毎に、ローテーションパターンPT1〜PTMのいずれかを出力ローテーションパターンQPTとして出力し、順番設定回路140が、出力ローテーションパターンQPTに基づいて画素P1i〜Ppiの駆動順番を設定し、データ線駆動回路100−iが、その駆動順番に従って、1水平走査期間において画素P1i〜Ppiに対してデータ電圧を書き込むマルチプレクス駆動を行う。
本実施形態によれば、順番設定回路140が、出力ローテーションパターンQPTに基づいて画素P1i〜Ppiの駆動順番を設定する。これにより、画素P1i〜Ppiの駆動順番をローテーション(分散)できる。そして、画素P1i〜Ppiの駆動順番をローテーションすることで、順番オフセットを平均化(空間的に平均化、時間的に平均化)し、表示ムラを防止できる。
ここで、マルチプレクス駆動において、マルチプレクス駆動される画素数が増加するほどローテーションによる平均化の周波数が低くなり、表示ムラが生じやすくなるという課題もある。
この点について、図11を用いて具体的に説明する。図11には、本実施形態の比較例として、ローテーションパターンが1パターンの例を示す。
図11のG1に示すように、第1のフレームの第1の水平走査期間において、出力値SC=0のとき、画素選択信号JSとして第1の画素選択データが出力される。そして、出力値SC=0,1,2,・・・が出力されるに従って、画素選択信号JS=1,5,3,・・・が順次出力される。同様にG2に示すように、第2のフレームの第1の水平走査期間において、第2の画素選択データを先頭に、画素選択信号JS=5,3,7,・・・が順次出力される。
このようにして、第1〜第8のフレームでローテーションパターンが1巡し、以降のフレームで同様の巡回が繰り返される。すなわち、1周期が8フレームのローテーションが行われる。
例えば、画像データのフレーム周波数(フレームレート)60Hzの倍の周波数120Hzで駆動する倍速駆動において、比較例のローテーションの周波数は、120Hz/8=15Hzとなる。このローテーションの周波数は、マルチプレクス駆動される画素数が増加するほど低周波数となる。
このように、ローテーションパターンが1パターンの場合には、マルチプレクス駆動される画素数が増加するほど平均化の周波数が低周波数となる。そのため、ローテーションパターンが視覚的に認識されやすくなり、表示ムラが生じやすくなるという課題がある。
この点、本実施形態によれば、パターン出力回路130が、1または複数のフレーム毎に、ローテーションパターンPT1〜PTMのいずれかを出力ローテーションパターンQPTとして出力する。これにより、複数のローテーションパターンを1または複数のフレーム毎に切り替えて、平均化の周波数を高周波数化できる。このようにして、マルチプレクス駆動される画素数が増加したときでも、表示ムラを防止できる。
例えば、本実施形態では、フレーム周波数が60Hzより大きいときに、M=3またはM=5であってもよい。
このようにすれば、3パターンまたは5パターンのローテーションパターンを切り替えることで、平均化の周波数を高周波数化できる。例えば、倍速駆動において3パターンのローテーションパターンを切り替えるとすると、平均化の周波数は120Hz/3=40Hzとなる。あるいは、3倍速駆動において5パターンのローテーションパターンを切り替えるとすると、平均化の周波数は180Hz/5=36Hzとなる。これらの周波数は、比較例で説明した周波数15Hzに比べて高いため、ローテーションパターンが視覚的に認識され難くなる。このようにして、表示ムラを防止することができる。
ここで、本実施形態では、パターン出力回路130が、パターンレジスター310−1〜310−Mとパターン選択回路300とを含んでもよい。そして、パターンレジスター310−1〜310−Mが、ローテーションパターンPT1〜PTMを記憶し、パターン選択回路300が、そのローテーションパターンPT1〜PTMのいずれかを選択して出力してもよい。
このようにすれば、パターン出力回路130がパターンレジスター310−1〜310−Mを含むことで、ローテーションパターンPT1〜PTMを記憶できる。そして、パターン出力回路130がパターン選択回路300を含むことで、1または複数のフレーム毎に、ローテーションパターンPT1〜PTMのいずれかを出力ローテーションパターンQPTとして出力できる。
また、本実施形態では、順番設定回路140が、出力ローテーションパターンQPTを1または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を行って、画素P1i〜Ppiの駆動順番を設定してもよい。例えば、図9等で説明したように、p水平走査期間で出力ローテーションパターンQPTを巡回させる変換処理を行ってもよい。
このようにすれば、出力ローテーションパターンQPTが1または複数の水平走査期間毎に異なるローテーションパターンに変換処理されることで、フレーム内で順番オフセットを平均化できる。
さらに、本実施形態では、順番設定回路140が、出力ローテーションパターンQPTを1または複数のフレーム毎に異なるローテーションパターンに変換する処理を行って、画素P1i〜Ppiの駆動順番を設定してもよい。例えば、図10(A)、図10(B)等で説明したように、出力ローテーションパターンQPT=PT1を3フレーム毎に異なるローテーションパターンに変換する処理を行ってもよい。
このようにすれば、出力ローテーションパターンQPTが1または複数の垂直走査期間毎に異なるローテーションパターンに変換処理されることで、複数のフレームで順番オフセットを平均化できる。
図10で説明したように、本実施形態では、順番設定回路140が変換信号生成回路330とローテーション変換回路380とを含んでもよい。そして、変換信号生成回路330が、1または複数の水平走査期間毎に変化し、1または複数のフレーム毎に変化する変換信号QCを出力してもよく、ローテーション変換回路380が、その変換信号QCに基づいて、出力ローテーションパターンQPTを異なるローテーションパターンに変換する処理を行ってもよい。
このようにすれば、出力ローテーションパターンQPTを1または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を実現できる。また、出力ローテーションパターンQPTを1または複数の垂直走査期間毎に異なるローテーションパターンに変換する処理を実現できる。
本実施形態では、変換信号生成回路330が、垂直同期カウンター340と、水平同期カウンター350と、選択タイミング発生回路360と、加算回路370とを含んでもよく、加算回路370が、垂直同期カウンター340の出力値VCと、水平同期カウンター350の出力値HCと、選択タイミング発生回路360の出力値SCとを加算処理してもよい。
このようにすれば、1または複数のフレーム毎に垂直同期カウンター340の出力値VCが変化し、1または複数の水平走査期間毎に水平同期カウンター350の出力値HCが変化する。そして、加算回路370が、出力値VCと出力値HCと出力値SCとを加算処理することで、1または複数の水平走査期間毎に変化し、1または複数のフレーム毎に変化する変換信号QCを出力できる。
また、本実施形態では、選択タイミング発生回路360が、所定のカウント値毎に巡回するカウント値を画素選択タイミング信号として発生し、その画素選択タイミング信号を出力値SCとして出力してもよい。
このようにすれば、選択タイミング発生回路360が、画素選択タイミング信号を発生できる。これにより、順番設定回路140が、画素選択タイミング信号に従って画素選択信号JSを順次出力できる。例えば、図9で説明したように、画素選択タイミング信号として出力値がSC=0,1,2,・・・を出力するのに従って、画素選択信号JS=1,5,3,・・・を順次出力できる。
ここで、本実施形態では、ローテーションパターンPT1〜PTMの各ローテーションパターンが、第1〜第pの画素選択データにより構成されてもよい。そして、変換信号生成回路330が、変換信号QCとして画素選択データ指示信号を出力し、ローテーション変換回路380が、出力ローテーションパターンQPTの第1〜第pの画素選択データのうちの画素選択データ指示信号によって指示された画素選択データを画素選択信号JSとして出力してもよい。例えば、図9で説明したように、第1の画素選択データを指示する画素選択データ指示信号QC=0に基づいて、出力ローテーションパターンQPTの第1の画素選択データ1を画素選択信号JS=1として出力してもよい。
このようにすれば、変換信号QCに基づいて、出力ローテーションパターンQPTの第1〜第pの画素選択データのいずれかの画素選択データを画素選択信号JSとして出力できる。これにより、出力ローテーションパターンQPTを異なるローテーションパターンに変換する処理を実現できる。
3.順番オフセット補正
3.1.構成例
本実施形態の第2の構成例の集積回路装置は、第1〜第n(nは2以上の自然数)のデータ線駆動回路200−1〜200−n(複数のデータ線駆動回路)、第1〜第nの順番オフセット用加算回路260−1〜260−n(複数の順番オフセット用加算回路)、第1〜第nの出力選択回路220−1〜220−n(複数の出力選択回路)、順番オフセット用レジスター270、選択回路280、順番設定回路250を含む。
図12には、この第2の構成例のデータ線駆動回路200−1〜200−n、順番オフセット用加算回路260−1〜260−n、出力選択回路220−1〜220−nのうちの、第iのデータ線駆動回路200−i(iはn以下の自然数)、第iの順番オフセット用加算回路260−i、第iの出力選択回路220−iを図示している。そして、以下ではこれらの図示した構成要素を例に説明するものとする。なお以下では、図7等で説明したデータ線駆動回路等の各構成要素には、同じ符号を付して、適宜説明を省略する。
第2の構成例は、データ線駆動回路が1水平走査期間において第1〜第pの画素P1i〜Ppi(複数の画素)にデータ電圧(またはデータ電流、広義にはデータ信号)を書き込むマルチプレクス駆動を行い、画像データに対して順番オフセット補正値を加算処理して、データ電圧の順番オフセットを補正する回路である。
具体的には、順番設定回路140は、パターン出力回路130からの出力ローテーションパターンQPTを受けて、順番指示信号MCOUNTと画素選択信号JSとを出力する。この順番指示信号MCOUNは、第1番目〜第p番目の駆動順番のうちの第何番目の駆動順番であるかを指示する信号である。例えば、順番設定回路140は、図8で説明した選択タイミング発生回路360の出力値SCを、順番指示信号MCOUNとして出力する。
出力選択回路220−iは、第r番目(rはp以下の自然数)の駆動順番において第qの画素Pqi(qはp以下の自然数)の選択を指示する画素選択信号JSを受けたとき、画像データGDqiを選択し、その画像データGDqiを選択画像データQGDiとして出力する。
順番オフセット用レジスター270は、順番オフセット用設定値OJ1〜OJpを記憶する。例えば、順番オフセット用レジスター270は、順番オフセット用設定値OJ1〜OJpとして、後述する第1〜第pの順番オフセット用定数値OJL1〜OJLpと第1〜第pの順番オフセット用係数値OJM1〜OJMpとを記憶する。順番オフセット用レジスター270には、例えば図示しないホストコントローラー(CPU)から順番オフセット用設定値OJ1〜OJpが設定される。
選択回路280は、順番指示信号MCOUNTと順番オフセット用設定値OJ1〜OJpとを受けて、選択オフセット設定値QOJを出力する。具体的には、選択回路280は、第r番目の駆動順番を指示する順番指示信号MCOUNTを受けたとき、順番オフセット用設定値Ojrを選択し、その順番オフセット用設定値OJrを選択オフセット設定値QOJとして出力する。
順番オフセット用加算回路260−iは、選択オフセット設定値QOJと選択画像データQGDiとを受けて、順番オフセット補正値ΔOJiを求める。そして、選択画像データQGDiと順番オフセット補正値ΔOJiとを加算処理し、加算処理後の画像データを加算画像データADJiとして出力する。例えば、データ線駆動回路200−iが、1水平走査期間において第r番目に画素Pqiを駆動するときを考える。このとき、順番オフセット用加算回路260−iには、選択オフセット設定値QOJとして、例えば順番オフセット用定数値OJLrと順番オフセット用係数値OJMrが入力される。そして、順番オフセット用加算回路260−iは、順番オフセット補正値ΔOJi=OJLr+OJMr×GDqiを求め、加算画像データADGi=GDqi+ΔOJiを出力する。
ここで、選択画像データQGDiと順番オフセット補正値ΔOJiとの加算処理は、選択画像データQGDiと順番オフセット補正値ΔOJiとの単純な加算処理に限定されず、さらに他のデータとの加算処理が行われてもよく、他のデータとの乗算処理が行われてもよい。
なお本発明の集積回路装置は、図12の構成に限定されず、その構成要素の一部(例えば、選択回路280等)を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
3.2.順番オフセット補正の動作
図13を用いて、第2の構成例の動作例を具体的に説明する。図13では、データ線駆動回路200−iにより、1水平走査期間において画素P1i〜P8i(p=8)にデータ電圧が書き込まれる場合を例に説明する。
この場合、画素P1i〜P8iの駆動順番として、1水平走査期間における第1番目〜第8番目の駆動順番が設定される。例えば、図13のF1に示す画素P5i(画素Pqi、q=5)の駆動順番として、F2に示す第2番目(第r番目)の駆動順番が設定される。
このとき、F3に示すように、画素P5iの選択を指示する画素選択信号JSが出力される。そして、F4に示すように、この画素選択信号JSに基づいて画像データGD5i(GDqi)が選択され、選択画像データQGDi=GD5iが出力される。
一方、F5に示すように、第2番目(第r番目)の駆動順番を指示する順番指示信号MCOUNTが出力される。そして、F6に示すように、この順番指示信号MCOUNTに基づいて順番オフセット用設定値OJ2(OJr)が選択され、選択オフセット設定値QOJ=OJ2が出力される。
そして、選択オフセット設定値OJ2と選択画像データGD5iとに基づいて、加算画像データADGiが出力される。この加算画像データADGiに基づいて、F7に示すように、データ線S5i(Sqi)が駆動される。
ところで、マルチプレクス駆動では、画素P1i〜Ppiに書き込まれるデータ電圧に、画素P1i〜Ppiの駆動順番によって異なる順番オフセットが生じるという課題がある(例えば図6のΔVJA1〜ΔVJA3、ΔVJC1〜ΔVJC3)。そして、この順番オフセットによって表示ムラが発生するという課題がある。
この点、本実施形態によれば、順番オフセット用レジスター270が、第1番目〜第p番目の駆動順番に対応付けられた順番オフセット用設定値OJ1〜OJpを記憶し、順番設定回路140が、画素P1i〜Ppiの駆動順番を設定する。そして、データ線駆動回路100−iが、その駆動順番に従って、画素Pqiを第r番目の駆動順番に駆動するときに、順番オフセット用加算回路260−iが、順番オフセット用設定値OJrに基づいて第r番目の駆動順番に対応する順番オフセット補正値ΔOJiを求め、その順番オフセット補正値ΔOJiを画像データGDqiに対して加算処理し、加算処理後の画像データADGiをデータ線駆動回路100−iに出力する。
本実施形態によれば、順番オフセット用レジスター270が、第1番目〜第p番目の駆動順番に対応付けられた順番オフセット用設定値OJ1〜OJpを記憶し、順番設定回路140が、画素P1i〜Ppiの駆動順番を設定する。これにより、画素P1i〜Ppiの駆動順番を設定し、順番オフセット用設定値OJrに基づいて第r番目の駆動順番に対応する順番オフセット補正値ΔOJiを求めることができる。
また、本実施形態によれば、データ線駆動回路100−iが画素Pqiを第r番目の駆動順番に駆動するときに、順番オフセット用加算回路260−iが、第r番目の駆動順番に対応する順番オフセット補正値ΔOJiを画像データGDqiに対して加算処理する。これにより、画素P1i〜Ppiに書き込まれるデータ電圧の順番オフセットを補正できる。そのため、順番オフセットによる表示ムラの発生を防止できる。
このように、本実施形態によれば、画像データを補正して順番オフセット自体を抑制することで、画素の駆動順番をローテーションすることによる順番オフセットの平均化を、より効果的なものとすることができる。
ここで、本実施形態では、順番オフセット用レジスター270が、順番オフセット用設定値OJ1〜OJpとして順番オフセット用定数値OJL1〜OJLpを記憶し、順番オフセット用加算回路260−iが、画像データGDqiに対して、順番オフセット用定数値OJLrを順番オフセット補正値ΔOJiとして加算処理してもよい。
このようにすれば、画像データGDqiに対して順番オフセット用定数値OJLrを加算処理することで、画像データの階調に対して定数値である特性の順番オフセットを補正できる。
また、本実施形態では、順番オフセット用レジスター270が、順番オフセット用設定値OJ1〜OJpとして順番オフセット用係数値OJM1〜OJMpを記憶し、順番オフセット用加算回路260−iが、画像データGDqiに対して、順番オフセット用係数値OGMrを画像データGDqiに乗算処理した値を順番オフセット補正値ΔOJiとして加算処理してもよい。
このようにすれば、画像データGDqiに対して、順番オフセット用係数値OGMrを画像データGDqiに乗算処理した値を加算処理することで、画像データの階調に対して傾きのある特性の順番オフセットを補正できる。
4.データドライバー
図14に、データドライバーの変形例を示す。図14のデータドライバーは、例えば上述の図1のデータドライバー20に適用できる。
図14に示すデータドライバーの変形例は、シフトレジスター22、ラインラッチ24、26、多重化回路80、オフセット調整部84、基準電圧発生回路30、DAC32、データ線駆動回路34、マルチプレクス駆動制御部82を含む。なお以下では、図2等で説明したデータ線駆動回路等の各構成要素には、同じ符号を付して、適宜説明を省略する。
マルチプレクス駆動制御部82は、図7等で説明したパターン出力回路、順番設定回路を含むことができる。そして、マルチプレクス駆動制御部82は、パターン出力回路と順番設定回路によって設定された駆動順番に基づいて、マルチプレクス制御信号SEL1〜SEL8(SEL1〜SELp)を生成する。
多重化回路80は、図7等で説明した出力選択回路を、各データ信号供給線に対応して含むことができる。そして、出力選択回路は、マルチプレクス駆動制御部82からのマルチプレクス制御信号SEL1〜SEL8に基づいて、画像データを選択して出力する。
オフセット調整部84は、順番オフセットの補正処理を行う。オフセット調整部84は、図12等で説明した順番オフセット用レジスター、順番オフセット用加算回路を含むことができる。
5.電子機器
図15に本実施形態の集積回路装置が適用されたプロジェクター(電子機器)の構成例を示す。
プロジェクター700(投写型表示装置)は、表示情報出力源710、表示情報処理回路720、ドライバー60(表示ドライバー)、液晶パネル12(広義には電気光学パネル)、クロック発生回路750及び電源回路760を含む。
表示情報出力源710は、ROM(Read Only Memory)及びRAM(Random Access Memory)、光ディスク装置等のメモリー、画像信号を同調して出力する同調回路等を含み、クロック発生回路750からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路720に出力する。
表示情報処理回路720は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。
ドライバー60は、走査ドライバー(ゲートドライバー)及びデータドライバー(ソースドライバー)を含み、液晶パネル12(電気光学パネル)を駆動する。電源回路760は、上述の各回路に電力を供給する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語(電気光学装置、電気光学パネル、集積回路装置、データ電圧、データ線、走査線等)と共に記載された用語(液晶表示装置、液晶パネル、ドライバー、ソース電圧、ソース線、ゲート線等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
12 電気光学パネル、20 データドライバー、22 シフトレジスター、
24 ラインラッチ、30 基準電圧発生回路、32 DAC、
34 データ線駆動回路、38 走査ドライバー、40 表示コントローラー、
50 電源回路、60 集積回路装置、80 多重化回路、
82 マルチプレクス駆動制御部、84 オフセット調整部、
100−i データ線駆動回路、110−i 出力選択回路、
130 パターン出力回路、140 順番設定回路、
260−i 順番オフセット用加算回路、270 順番オフセット用レジスター、
280 選択回路、300 パターン選択回路、310−1 パターンレジスター、
320 パターン選択用カウンター、330 変換信号生成回路、
340 垂直同期カウンター、350 水平同期カウンター、
360 選択タイミング発生回路、370 加算回路、
380 ローテーション変換回路、
S1 データ信号供給線、S1i データ線、SEL1 マルチプレクス制御信号、
P1i 画素、GD1i 画像データ、QPT 出力ローテーションパターン、
JS 画素選択信号、QGDi 選択画像データ、PT1 ローテーションパターン、
VSYNC 垂直同期信号、HSYNC 水平同期信号、
OJ1 順番オフセット用設定値

Claims (15)

  1. 複数のデータ信号供給線の各データ信号供給線に対応して設けられ、前記複数のデータ信号供給線のうちの対応するデータ信号供給線にマルチプレクスされたデータ信号を供給するデータ線駆動回路と、
    パターン出力回路と、
    順番設定回路と、
    を含み、
    前記マルチプレクスされたデータ信号がデマルチプレクサーによりデマルチプレクスされることで得られたデマルチプレクス後の複数のデータ信号が、1水平走査期間において複数の画素に供給され、
    前記パターン出力回路が、
    1または複数のフレーム毎に、前記複数の画素の第1の画素〜第p(pは2以上の自然数)の画素の駆動順番のローテーションパターンである第1のローテーションパターン〜第M(Mは2以上の自然数)のローテーションパターンのいずれかを出力ローテーションパターンとして出力し、
    前記順番設定回路が、
    前記出力ローテーションパターンに基づいて、前記第1の画素〜前記第pの画素の駆動順番を設定することを特徴とする集積回路装置。
  2. 請求項1において、
    前記デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御するためのデマルチプレクス用スイッチ信号を生成するスイッチ信号生成回路を有することを特徴とする集積回路装置。
  3. 請求項1又は2において、
    前記データ線駆動回路に対応して設けられ、前記順番設定回路からの画素選択信号に基づいて、前記第1の画素〜前記第pの画素に対応する第1の画像データ〜第pの画像データのいずれかを選択して出力する出力選択回路を含むことを特徴とする集積回路装置。
  4. 請求項1乃至3において、
    前記パターン出力回路が、
    前記第1のローテーションパターン〜前記第Mのローテーションパターンを記憶する第1のパターンレジスター〜第Mのパターンレジスターと、
    1または複数のフレーム毎に、前記第1のパターンレジスター〜前記第Mのパターンレジスターに記憶された前記第1のローテーションパターン〜前記第Mのローテーションパターンのいずれかを選択して出力するパターン選択回路と、
    を含むことを特徴とする集積回路装置。
  5. 請求項1乃至4のいずれかにおいて、
    フレーム周波数が120Hzである倍速駆動において、M=3であり、前記第1のローテーションパターン〜前記第Mのローテーションパターンが40Hzで巡回されて前記出力ローテーションパターンとして出力されることを特徴とする集積回路装置。
  6. 請求項1乃至4のいずれかにおいて、
    フレーム周波数が180Hzである3倍速駆動において、M=5であり、前記第1のローテーションパターン〜前記第Mのローテーションパターンが36Hzで巡回されて前記出力ローテーションパターンとして出力されることを特徴とする集積回路装置。
  7. 請求項1乃至6のいずれかにおいて、
    前記順番設定回路が、
    前記出力ローテーションパターンを1または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を行って、前記第1の画素〜前記第pの画素の駆動順番を設定することを特徴とする集積回路装置。
  8. 請求項7において、
    前記順番設定回路が、
    前記出力ローテーションパターンを1または複数のフレーム毎に異なるローテーションパターンに変換する処理を行って、前記第1の画素〜前記第pの画素の駆動順番を設定することを特徴とする集積回路装置。
  9. 請求項8において、
    前記順番設定回路が、
    1または複数の水平走査期間毎、及び、1または複数のフレーム毎に変化する変換信号を出力する変換信号生成回路と、
    前記変換信号に基づいて、前記出力ローテーションパターンを異なるローテーションパターンに変換する処理を行うローテーション変換回路と、
    を含むことを特徴とする集積回路装置。
  10. 請求項9において、
    前記変換信号生成回路が、
    フレーム数をカウントする垂直同期カウンターと、
    水平走査期間数をカウントする水平同期カウンターと、
    前記デマルチプレクスにおける画素選択タイミング信号を発生する選択タイミング発生回路と、
    前記垂直同期カウンターの出力値と、前記水平同期カウンターの出力値と、前記選択タイミング発生回路の出力値とを加算処理する加算回路と、
    を含むことを特徴とする集積回路装置。
  11. 請求項10において、
    前記選択タイミング発生回路が、
    所定のカウント値毎に巡回するカウント値を前記画素選択タイミング信号として発生することを特徴とする集積回路装置。
  12. 請求項9乃至11のいずれかにおいて、
    前記第1のローテーションパターン〜前記第Mのローテーションパターンの各ローテーションパターンが、
    第1の画素選択データ〜第pの画素選択データにより構成され、
    前記変換信号生成回路が、
    前記変換信号として画素選択データ指示信号を出力し、
    前記ローテーション変換回路が、
    前記出力ローテーションパターンの第1の画素選択データ〜第pの画素選択データのうちの前記画素選択データ指示信号によって指示された画素選択データを画素選択信号として出力し、前記第1の画素〜前記第pの画素の駆動順番を設定することを特徴とする集積回路装置。
  13. 請求項1乃至12のいずれかにおいて、
    前記デマルチプレクス後の前記複数のデータ信号において前記第1の画素〜前記第pの画素の駆動順番に依存して生じるオフセットである順番オフセットに対応する第1の順番オフセット用設定値〜第pの順番オフセット用設定値を記憶する順番オフセット用レジスターと、
    前記データ線駆動回路に対応する順番オフセット用加算回路と、
    を含み、
    前記データ線駆動回路が、前記第1の画素〜前記第pの画素のうちの第q(qはp以下の自然数)の画素を第r(rはp以下の自然数)番目に駆動するときに、
    前記順番オフセット用加算回路が、
    前記第1の画素〜前記第pの画素に対応する第1の画像データ〜第pの画像データのうちの第qの画像データに対して、前記第1の順番オフセット用設定値〜前記第pの順番オフセット用設定値のうちの第rの順番オフセット用設定値に基づく順番オフセット補正値を加算する処理を行うことを特徴とする集積回路装置。
  14. 請求項1乃至13のいずれかに記載の集積回路装置を含むことを特徴とする電気光学装置。
  15. 請求項14に記載の電気光学装置を含むことを特徴とする電子機器。
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