JP2010181516A - 集積回路装置、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】表示ムラを防止できる集積回路装置、電気光学装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、データ線駆動回路１００−ｉと、パターン出力回路１３０と、順番設定回路１４０と、を含み、マルチプレクスされたデータ信号がデマルチプレクスされることで得られた複数のデータ信号が1水平走査期間において画素Ｐ１ｉ〜Ｐｐｉに供給され、パターン出力回路１３０が、１または複数のフレーム毎に、画素Ｐ１ｉ〜Ｐｐｉの駆動順番のローテーションパターンであるローテーションパターンＰＴ１〜ＰＴＭのいずれかを出力ローテーションパターンＱＰＴとして出力し、順番設定回路１４０が、出力ローテーションパターンＱＰＴに基づいて、画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定する。
【選択図】 図７

Description

本発明は、集積回路装置、電気光学装置及び電子機器等に関する。

近年ではハイビジョン映像等の高精細な映像技術が普及しており、液晶プロジェクター等の表示機器において高精細化・多階調化が進んでいる。高精細化・多階調化が進むと、多階調であるほど１階調当たりの階調電圧が小さくなるため、データ電圧にわずかな誤差が生じるだけで表示ムラが生じるという課題がある。

ここで、本出願人は、各データ線駆動回路が１水平走査期間において複数の画素に対してデータ電圧を書き込むマルチプレクス駆動方式のドライバーを開発している。しかしながら、この方式のドライバーでは、マルチプレクス駆動される複数のデータ電圧にオフセットが生じるという課題がある。そして、このオフセットによる誤差により、表示画像に表示ムラ（スジ）が生じるという課題がある。

なお特許文献１には、マルチプレクス駆動される複数のデータ線の駆動順番を水平走査期間毎に切り替えることで、データ電圧の誤差を平均化する手法が開示されている。

特開２００４−４５９６７号公報

本発明の幾つかの態様によれば、表示ムラを防止できる集積回路装置、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、複数のデータ信号供給線の各データ信号供給線に対応して設けられ、前記複数のデータ信号供給線のうちの対応するデータ信号供給線にマルチプレクス（時分割多重化）されたデータ信号を供給するデータ線駆動回路と、パターン出力回路と、順番設定回路と、を含み、前記マルチプレクスされたデータ信号がデマルチプレクサーによりデマルチプレクスされることで得られたデマルチプレクス後の複数のデータ信号が、1水平走査期間において複数の画素に供給され、前記パターン出力回路が、１または複数のフレーム毎に、前記複数の画素の第１の画素〜第ｐ（ｐは２以上の自然数）の画素の駆動順番のローテーションパターンである第１のローテーションパターン〜第Ｍ（Ｍは２以上の自然数）のローテーションパターンのいずれかを出力ローテーションパターンとして出力し、前記順番設定回路が、前記出力ローテーションパターンに基づいて、前記第１の画素〜前記第ｐの画素の駆動順番を設定する集積回路装置に関係する。

本発明の一態様によれば、パターン出力回路が、１または複数のフレーム毎に、第１〜第Ｍのローテーションパターンのいずれかを出力ローテーションパターンとして出力し、順番設定回路が、その出力ローテーションパターンに基づいて第１〜第ｐの画素の駆動順番を設定し、各データ線駆動回路が、その駆動順番に従って、１水平走査期間において第１〜第ｐの画素に対してデータ信号を書き込むマルチプレクス駆動を行う。

このように、本発明の一態様によれば、順番設定回路が出力ローテーションパターンに基づいて第１〜第ｐの画素の駆動順番を設定することで、第１〜第ｐの画素の駆動順番をローテーションできる。これにより、データ信号（データ電圧、またはデータ電流）において画素の駆動順番に起因して生じるオフセットである順番オフセットを平均化し、表示ムラを防止できる。

ここで、ローテーションパターンが１パターンの場合には、マルチプレクス駆動される画素数が増加するほどローテーションによる平均化の周波数が低くなり、表示ムラが生じやすくなってしまう。

この点、本発明の一態様によれば、パターン出力回路が、１または複数のフレーム毎に、第１〜第Ｍのローテーションパターンのいずれかを出力ローテーションパターンとして出力する。これにより、複数のローテーションパターンを１または複数のフレーム毎に切り替えて、ローテーションによる平均化を高周波数化できる。このようにして、マルチプレクス駆動される画素数が増加したときでも、表示ムラを防止できる。

また、本発明の一態様では、前記デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御するためのデマルチプレクス用スイッチ信号を生成するスイッチ信号生成回路を有してもよい。

このようにすれば、デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御できる。これにより、マルチプレクスされたデータ信号をデマルチプレクサーによりデマルチプレクスすることができる。

例えば、デマルチプレクサーは電気光学パネルに含まれてもよく、デマルチプレクス用スイッチ信号が電気光学パネル内のデマルチプレクサーに供給されることで、データ信号のデマルチプレクスが実現されてもよい。あるいは、デマルチプレクサーは本発明の集積回路装置に含まれてもよく、デマルチプレクス用スイッチ信号が集積回路装置内のマルチプレクサーに供給されることで、データ信号のデマルチプレクスが実現されてもよい。

また、本発明の一態様では、前記データ線駆動回路に対応して設けられ、前記順番設定回路からの画素選択信号に基づいて、前記第１の画素〜前記第ｐの画素に対応する第１の画像データ〜第ｐの画像データのいずれかを選択して出力する出力選択回路を含んでもよい。

例えば、本発明の一態様では、前記出力選択回路が、前記第１〜第ｐの画素のうちの第ｑの画素（ｑはｐ以下の自然数）の選択を指示する前記画素選択信号を受けたとき、前記第１〜第ｐの画像データのうちの第ｑの画像データを選択し、選択された前記第ｑの画像データを選択画像データとして出力してもよい。

このようにすれば、各データ線駆動回路が、順番設定回路からの駆動順番に従って、１水平走査期間において第１〜第ｐの画素に対してデータ信号を書き込むマルチプレクス駆動を行うことができる。

また、本発明の一態様では、前記パターン出力回路が、前記第１のローテーションパターン〜前記第Ｍのローテーションパターンを記憶する第１のパターンレジスター〜第Ｍのパターンレジスターと、１または複数のフレーム毎に、前記第１のパターンレジスター〜前記第Ｍのパターンレジスターに記憶された前記第１のローテーションパターン〜前記第Ｍのローテーションパターンのいずれかを選択して出力するパターン選択回路と、を含んでもよい。

このようにすれば、パターン出力回路が第１〜第Ｍのパターンレジスターを含むことで、第１〜第Ｍのローテーションパターンを記憶できる。そして、パターン選択回路が、記憶された第１〜第Ｍのローテーションパターンのいずれかを選択して出力することで、１または複数のフレーム毎に、第１〜第Ｍのローテーションパターンのいずれかを出力ローテーションパターンとして出力できる。

また、本発明の一態様では、フレーム周波数が１２０Ｈｚである倍速駆動において、Ｍ＝３であり、前記第１のローテーションパターン〜前記第Ｍのローテーションパターンが４０Ｈｚで巡回されて前記出力ローテーションパターンとして出力されてもよい。

また、本発明の一態様では、フレーム周波数が１８０Ｈｚである３倍速駆動において、Ｍ＝５であり、前記第１のローテーションパターン〜前記第Ｍのローテーションパターンが３６Ｈｚで巡回されて前記出力ローテーションパターンとして出力されてもよい。

これらの発明の一態様によれば、倍速駆動においてＭ＝３であることで、第１〜第３のローテーションパターンが４０Ｈｚで巡回され、あるいは３倍速駆動においてＭ＝５であることで第１〜第５のローテーションパターンが３６Ｈｚで巡回される。これにより、視覚的に認識されにくい周波数でローテーションによる平均化を行うことができる。

また、本発明の一態様では、前記順番設定回路が、前記出力ローテーションパターンを１または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を行って、前記第１の画素〜前記第ｐの画素の駆動順番を設定してもよい。

このようにすれば、出力ローテーションパターンが１または複数の水平走査期間毎に異なるローテーションパターンに変換処理されることで、フレーム内で順番オフセットを平均化できる。

また、本発明の一態様では、前記順番設定回路が、前記出力ローテーションパターンを１または複数のフレーム毎に異なるローテーションパターンに変換する処理を行って、前記第１の画素〜前記第ｐの画素の駆動順番を設定してもよい。

このようにすれば、出力ローテーションパターンが１または複数のフレーム毎に異なるローテーションパターンに変換処理されることで、複数のフレームで順番オフセットを平均化できる。

また、本発明の一態様では、前記順番設定回路が、１または複数の水平走査期間毎、及び、１または複数のフレーム毎に変化する変換信号を出力する変換信号生成回路と、前記変換信号に基づいて、前記出力ローテーションパターンを異なるローテーションパターンに変換する処理を行うローテーション変換回路と、を含んでもよい。

このようにすれば、出力ローテーションパターンを１または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を実現できる。また、出力ローテーションパターンＱＰＴを１または複数の垂直走査期間毎に異なるローテーションパターンに変換する処理を実現できる。

また、本発明の一態様では、前記変換信号生成回路が、フレーム数をカウントする垂直同期カウンターと、水平走査期間数をカウントする水平同期カウンターと、前記デマルチプレクスにおける画素選択タイミング信号を発生する選択タイミング発生回路と、前記垂直同期信号カウンターの出力値と、前記水平同期信号カウンターの出力値と、前記選択タイミング発生回路の出力値とを加算処理する加算回路と、を含んでもよい。

本発明の一態様によれば、垂直同期カウンターがフレーム数をカウントすることで、垂直同期カウンターの出力値が１または複数のフレーム毎に変化する。また、水平同期カウンターが水平走査期間数をカウントすることで、水平同期カウンターの出力値が、１または複数の水平走査期間毎に変化する。そして、加算回路が、これらのカウンターの出力値を加算処理することで、１または複数の水平走査期間毎に変化し、１または複数のフレーム毎に変化する変換信号を出力できる。

また、本発明の一態様では、前記選択タイミング発生回路が、所定のカウント値毎に巡回するカウント値を前記画素選択タイミング信号として発生してもよい。

このようにすれば、選択タイミング発生回路が、画素選択タイミング信号を発生できる。これにより、順番設定回路が、画素選択タイミング信号に従って画素選択信号を順次出力できる。

また、本発明の一態様では、前記第１のローテーションパターン〜前記第Ｍのローテーションパターンの各ローテーションパターンが、第１の画素選択データ〜第ｐの画素選択データにより構成され、前記変換信号生成回路が、前記変換信号として画素選択データ指示信号を出力し、前記ローテーション変換回路が、前記出力ローテーションパターンの第１の画素選択データ〜第ｐの画素選択データのうちの前記画素選択データ指示信号によって指示された画素選択データを画素選択信号として出力し、前記第１の画素〜前記第ｐの画素の駆動順番を設定してもよい。

このようにすれば、変換信号に基づいて、出力ローテーションパターンの第１〜第ｐの画素選択データのいずれかの画素選択データを画素選択信号として出力できる。これにより、出力ローテーションパターンを異なるローテーションパターンに変換する処理を実現できる。

また、本発明の一態様では、前記デマルチプレクス後の前記複数のデータ信号において前記第１の画素〜前記第ｐの画素の駆動順番に依存して生じるオフセットである順番オフセットに対応する第１の順番オフセット用設定値〜第ｐの順番オフセット用設定値を記憶する順番オフセット用レジスターと、前記各データ線駆動回路に対応する順番オフセット用加算回路と、を含み、前記各データ線駆動回路が、前記第１の画素〜前記第ｐの画素のうちの第ｑ（ｑはｐ以下の自然数）の画素を第ｒ（ｒはｐ以下の自然数）番目に駆動するときに、前記順番オフセット用加算回路が、前記第１の画素〜前記第ｐの画素に対応する第１の画像データ〜第ｐの画像データのうちの第ｑの画像データに対して、前記第１の順番オフセット用設定値〜前記第ｐの順番オフセット用設定値のうちの第ｒの順番オフセット用設定値に基づく順番オフセット補正値を加算する処理を行ってもよい。

本発明の一態様によれば、順番オフセット用レジスターが、第１番目〜第ｐ番目の駆動順番に対応付けられた第１〜第ｐの順番オフセット用設定値を記憶する。これにより、第ｒの順番オフセット用設定値に基づいて第ｒ番目の駆動順番に対応する順番オフセット補正値を求めることができる。

また、本発明の一態様によれば、データ線駆動回路が第ｑの画素を第ｒ番目の駆動順番に駆動するときに、順番オフセット用加算回路が、第ｒ番目の駆動順番に対応する順番オフセット補正値を第ｑの画像データに対して加算処理する。これにより、第ｒ番目の駆動順番に駆動される第ｑの画素において、第ｒ番目の駆動順番に対応する順番オフセットを補正できる。このようにして、データ信号の順番オフセットによる表示ムラを防止できる。

このように、本発明の一態様によれば、順番オフセットを補正することで順番オフセット自体を抑制できる。これにより、ローテーションによる順番オフセットの平均化を、より効果的なものとすることができる。

また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電気光学装置に関係する。

また、本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。

電気光学装置の構成例。 データドライバーの構成例。 マルチプレクス駆動の動作説明図。 マルチプレクス駆動の動作説明図。 順番オフセットの説明図。 順番オフセットの説明図。 本実施形態の第１の構成例。 パターン出力回路、順番設定回路の詳細な構成例。 第１の構成例の動作説明図。 図１０（Ａ）、図１０（Ｂ）は、第１の構成例の動作説明図。 本実施形態の比較例。 本実施形態の第２の構成例。 第２の構成例の動作説明図。 データドライバーの変形例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．マルチプレクス駆動
１．１．液晶表示装置の構成例
図１〜図４を用いて、本実施形態が行うマルチプレクス駆動（線順次駆動）について説明する。

なお以下では、液晶プロジェクター等に用いられる単色表示の液晶パネルがドライバー（集積回路装置）により駆動される場合を例に説明する。但し本発明では、ＲＧＢ表示等の複数色表示の液晶パネルがドライバーにより駆動されてもよい。また本発明では、液晶パネル以外の電気光学パネルがドライバーにより駆動されてもよく、例えば有機ＥＬ（Electro-Luminescence）パネル・無機ＥＬパネル等のＥＬパネルがドライバーにより駆動されてもよい。

また以下では、後述するデータ信号供給線に、データ信号としてデータ電圧が供給される場合を例に説明する。但し本発明では、データ信号供給線にデータ信号としてデータ電流が供給されてもよい。

図１に液晶表示装置（ＬＣＤ：Liquid Crystal Display、広義には電気光学装置）の構成例を示す。図１に示す構成例は、液晶パネル１２（広義には、電気光学パネル）、ドライバー６０（集積回路装置）、表示コントローラー４０、電源回路５０を含む。なお、本発明の液晶表示装置は、図１の構成に限定されず、その構成要素の一部（例えば表示コントローラー等）を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、図１には、後述するデマルチプレクサーが液晶パネルに含まれるものとして図示するが、本発明では、デマルチプレクサーが後述するデータドライバー２０に含まれてもよい。

液晶パネル１２は、例えばアクティブマトリクス型の液晶パネルで構成できる。このとき、液晶パネル１２の液晶基板（例えば、ガラス基板）には、図１のＹ方向に複数配列され、それぞれＸ方向に伸びる走査線Ｇ１〜Ｇｍ（ｍは２以上の自然数）が配置される。また、液晶基板には、Ｘ方向に複数配列され、それぞれＹ方向に伸びるデータ線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１ｎ〜Ｓ８ｎ（ｎは２以上の自然数）が配置される。さらに、液晶基板には、データ信号供給線Ｓ１〜Ｓｎ（データ電圧供給線、またはデータ電流供給線）が設けられ、各データ信号供給線に対応してデマルチプレクサーＤＭＵＸ１〜ＤＭＵＸｎが設けられる。

また液晶基板には、走査線Ｇ１〜Ｇｍ（ゲート線）とデータ線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１ｎ〜Ｓ８ｎ（ソース線）との交差点に対応する位置に、薄膜トランジスターが設けられる。例えば、走査線Ｇｊ（ｊはｍ以下の自然数）とデータ線Ｓ１ｉ（ｉはｎ以下の自然数）との交差点に対応する位置に、薄膜トランジスターＴｊｉ−１が設けられる。

そして、例えば薄膜トランジスターＴｊｉ−１のゲート電極は走査線Ｇｊに接続され、ソース電極はデータ線Ｓ１ｉに接続され、ドレイン電極は画素電極ＰＥｊｉ−１に接続される。この画素電極ＰＥｊｉ−１と対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬｊｉ−１（液晶素子、広義には電気光学素子）が形成される。

デマルチプレクサーＤＭＵＸ１〜ＤＭＵＸｎは、データ信号供給線（ソース電圧供給線）に供給された時分割のデータ電圧（またはデータ電流、広義にはデータ信号）をデータ線に分割（分離、デマルチプレクス）して供給する。具体的には、デマルチプレクサーＤＭＵＸｉは、各データ線に対応するスイッチ素子（複数のデマルチプレクス用スイッチング素子）を含む。そして、データドライバー２０からのデマルチプレクス用スイッチ信号ＳＥＬ１〜ＳＥＬ８（マルチプレクス制御信号）によってスイッチ素子がオン・オフ制御され、データ信号供給線Ｓｉに供給されたデータ電圧（ソース電圧）がデータ線Ｓ１ｉ〜Ｓ８ｉに分割して供給される。

なお、図１においては、説明を簡単にするために、データ信号供給線Ｓｉに対応するデマルチプレクサーＤＭＵＸｉ及びデータ線Ｓ１ｉ〜Ｓ８ｉのみを図示した。また、データ線Ｓ１ｉ〜Ｓ８ｉと走査線Ｇｊとの交差点に対応する位置に設けられた薄膜トランジスターのみを図示した。但し、他のデータ信号供給線に対応するデマルチプレクサー及びデータ線、他のデータ線と走査線との交点に対応する位置に設けられた薄膜トランジスターについても同様である。

データドライバー２０は、画像データ（階調データ）に基づいて時分割のデータ電圧をデータ信号供給線Ｓ１〜Ｓｎに出力し、データ信号供給線Ｓ１〜Ｓｎを駆動する。一方、走査ドライバー３８は、液晶パネル１２の走査線Ｇ１〜Ｇｍを走査（順次駆動）する。

表示コントローラー４０は、データドライバー２０、走査ドライバー３８及び電源回路５０を制御する。例えば、表示コントローラー４０は、データドライバー２０及び走査ドライバー３８に対して、動作モードの設定や内部で生成した垂直同期信号・水平同期信号の供給を行う。表示コントローラー４０は、例えば図示しないホストコントローラー（例えば、ＣＰＵ：Central Processing Unit）により設定された内容に従って、これらの制御を行う。

電源回路５０は、外部から供給される基準電圧（電源電圧）に基づいて、液晶パネル１２の駆動に必要な各種の電圧レベル（例えば、階調電圧生成用の基準電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。

なお図１では、単色表示の液晶パネルにおいて、１本のデータ信号供給線から８本のデータ線にデータ電圧が供給される場合を例に説明した。但し本発明では、１本のデータ信号供給線から他の本数のデータ線にデータ電圧が供給されてもよい。例えば、本発明では、ＲＧＢ表示の液晶パネルにおいて、１本のデータ信号供給線からＲ１・Ｇ１・Ｂ１・Ｒ２・Ｇ２・Ｂ２に対応する６本のデータ線にデータ電圧が供給されてもよい。

１．２．データドライバー
図２に、図１のデータドライバー２０の構成例を示す。データドライバー２０は、シフトレジスター２２、ラインラッチ２４、２６、多重化回路２８、基準電圧発生回路３０（階調電圧発生回路）、ＤＡＣ３２（Digital-to-Analog Converter、広義にはデータ電圧生成回路）、データ線駆動回路３４、マルチプレクス駆動制御部３６を含む。

シフトレジスター２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスター２２は、クロック信号ＣＬＫに同期して動作し、先頭のフリップフロップがイネーブル入出力信号ＥＩＯを保持すると、順次隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

ラインラッチ２４には、画像データＤＩＯ（階調データ）が入力される。ラインラッチ２４は、この画像データＤＩＯを、シフトレジスター２２からの順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ２６は、水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の画像データをラッチする。

なお、クロック信号ＣＬＫ、イネーブル入出力信号ＥＩＯ、画像データＤＩＯ、水平同期信号ＬＰは、例えば表示コントローラー４０から入力される。

多重化回路２８は、ラインラッチ２６からの各データ線に対応する画像データを受けて、８本分のデータ線に対応する画像データを時分割多重し、各データ信号供給線に対応する時分割多重された画像データを出力する。多重化回路２８は、マルチプレクス駆動制御部３６からのマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８に基づいて、画像データを多重化する。

マルチプレクス駆動制御部３６は、データ電圧の時分割タイミングを規定するマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８を生成する。具体的には、マルチプレクス駆動制御部３６はスイッチ信号生成回路３７を含み、スイッチ信号生成回路３７がマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８を生成する。そして、マルチプレクス駆動制御部３６は、デマルチプレクス用スイッチ信号としてマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８をデマルチプレクサーＤＭＵＸ１〜ＤＭＵＸｎに供給する。

基準電圧発生回路３０は、複数の基準電圧（階調電圧）を生成し、ＤＡＣ３２に供給する。基準電圧発生回路３０は、例えば電源回路５０から供給される電圧レベルに基づいて、複数の基準電圧を生成する。

ＤＡＣ３２は、デジタルの画像データに基づいて、各データ線に供給すべきアナログの階調電圧を生成する。具体的には、ＤＡＣ３２は、多重化回路２８からの時分割多重された画像データと、基準電圧発生回路３０からの複数の基準電圧を受けて、時分割多重された画像データに対応する時分割多重された階調電圧を生成する。

データ線駆動回路３４は、ＤＡＣ３２からの階調電圧をバッファリング（広義にはインピーダンス変換）してデータ信号供給線Ｓ１〜Ｓｎにデータ電圧を出力し、データ線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１ｎ〜Ｓ８ｎを駆動する。例えば、データ線駆動回路３４は、各データ信号供給線に設けられたボルテージフォロワー接続の演算増幅器により、階調電圧をバッファリングする。

１．３．マルチプレクス駆動の動作説明
図３、図４に、マルチプレクス駆動回路３６の動作説明図を示す。なお図３、図４では、デマルチプレクサーＤＭＵＸｉの動作例について説明するが、他のデマルチプレクサーの動作についても同様である。

図３に、多重化回路２８の動作説明図を示す。ここで図３に示すように、データ線Ｓ１ｉ〜Ｓ８ｉ用の画像データとして、画像データＧＤ１〜ＧＤ８がラインラッチ２６にラッチされるとする。

そうすると、多重化回路２８は、図３のＡ１に示すようにマルチプレクス制御信号ＳＥＬ１がアクティブとなったときに、Ａ２に示す画像データＧＤ１を、Ａ３に示すように選択して出力する。そして、マルチプレクス制御信号ＳＥＬ２がアクティブとなったときに、画像データＧＤ２を選択して出力し、マルチプレクス制御信号ＳＥＬ８がアクティブとなったときに、画像データＧＤ８を選択して出力する。

このようにして、多重化回路２８は、１水平走査期間内に１度ずつアクティブとなるマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８に基づいて、画像データＧＤ１〜ＧＤ８が時分割多重化された多重化データを生成する。

ＤＡＣ３２は、時分割多重化された画像データＧＤ１〜ＧＤ８を受けて、各画像データに対応する階調電圧を、基準電圧（階調電圧）の中から選択して出力する。そして、ＤＡＣ３２は、時分割多重化された画像データを出力する。

図４に、デマルチプレクサーＤＭＵＸｉの動作説明図を示す。図４に示すように、データ線駆動回路３４は、ＤＡＣからの多重化された階調電圧を受けて、多重化されたデータ電圧Ｖ１〜Ｖ８を１水平走査期間内に出力する。

そして、デマルチプレクサーＤＭＵＸｉは、図４のＢ１に示すようにマルチプレクス制御信号ＳＥＬ１がアクティブのときは、Ｂ２に示すデータ電圧Ｖ１を、Ｂ３に示すようにデータ線Ｓ１ｉに出力する。同様に、デマルチプレクサーＤＭＵＸｉは、マルチプレクス制御信号ＳＥＬ２がアクティブのときは、データ電圧Ｖ２をデータ線Ｓ２ｉに出力し、マルチプレクス制御信号ＳＥＬ８がアクティブのときは、データ電圧Ｖ８をデータ線Ｓ８ｉに出力する。

このようにして、デマルチプレクサーＤＭＵＸｉは、データ信号供給線Ｓｉに供給される多重化されたデータ電圧Ｖ１〜Ｖ８を分離して、データ線Ｓ１ｉ〜Ｓ８ｉに出力する。

２．ローテーション
２．１．順番オフセット
図５、図６を用いて、マルチプレクス駆動における順番オフセットについて説明する。図５に液晶パネル（電気光学パネル）の配置構成例を模式的に示す。図５には、３つの画素毎にマルチプレクス駆動される場合を例に図示し、データ線Ｓ１ｉ〜Ｓ３ｉ及びデータ信号供給線Ｓｉを例として配置構成例を図示する。

図５に示すように、液晶パネルには、データ線Ｓ１ｉ〜Ｓ３ｉが配置される。このデータ線Ｓ１ｉ〜Ｓ３ｉには、マルチプレクス駆動される複数の画素が設けられる。例えば、データ線Ｓ１ｉには画素Ｐ１ｉ−１、Ｐ１ｉ−２が設けられ、データ線Ｓ２ｉには画素Ｐ２ｉ−１、Ｐ２ｉ−２が設けられ、データ線Ｓ３ｉには画素Ｐ３ｉ−１、Ｐ３ｉ−２が設けられる。マルチプレクス駆動では、１水平走査期間において例えば画素Ｐ１ｉ−１、Ｐ２ｉ−１、Ｐ３ｉ−１が時分割に駆動される。

また、液晶パネルには、データ信号供給線Ｓｉが配置される。そして、データ信号供給線Ｓｉとデータ線Ｓ１ｉ〜Ｓ３ｉとの間には、デマルチプレクサーＤＭＵＸｉのスイッチ素子（デマルチプレクス用スイッチング素子）として、それぞれトランジスターＴ１ｉ〜Ｔ３ｉ（例えば、Ｎ型トランジスター）が設けられる。トランジスターＴ１ｉ〜Ｔ３ｉのゲート電極には、信号線ＮＳ１〜ＮＳ３を介してそれぞれマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ３が入力される。

ここで、トランジスターＴ１ｉ〜Ｔ３ｉがオンしてデータ線Ｓ１ｉ〜Ｓ３ｉが駆動された後、トランジスターＴ１ｉ〜Ｔ３ｉがオフすると、トランジスターＴ１ｉ〜Ｔ３ｉを介してデータ線Ｓ１ｉ〜Ｓ３ｉとデータ信号供給線Ｓｉとの間にリーク電流Ｉｌｅａｋ１〜Ｉｌｅａｋ３が流れる。例えば、このリーク電流Ｉｌｅａｋ１〜Ｉｌｅａｋ３は、トランジスターＴ１ｉ〜Ｔ３ｉがバックライトの光に照らされることによって生じる。

そうすると、図６のＥ１に示すように、マルチプレクス制御信号ＳＥＬ１が非アクティブとなってトランジスターＴ１ｉがオフすると、Ｅ２に示すように、データ線Ｓ１ｉの電圧がリーク電流Ｉｌｅａｋ１により変化する。そして、Ｅ３に示すように、データ線Ｓ１ｉのデータ電圧は、最終的に電圧変化量ΔＶＪＡ１を含むＶ１＋ΔＶＪＡ１となる。同様に、データ線Ｓ２ｉ、Ｓ３ｉのデータ電圧は、最終的にＶ２＋ΔＶＪＡ２、Ｖ３＋ΔＶＪＡ３となる。

このとき、電圧変化量ΔＶＪＡ１〜ΔＶＪＡ３は、リーク電流Ｉｌｅａｋ１〜Ｉｌｅａｋ３が流れる時間の長短に影響され、流れる時間が長いほど大きな電圧変化量となる。そのため、電圧変化量ΔＶＪＡ１〜ΔＶＪＡ３は、画素の駆動順番（駆動タイミング）によって異なる電圧変化量となる。

このように、マルチプレクス駆動において、データ線Ｓ１ｉ〜Ｓ３ｉの画素に書き込まれるデータ電圧に、画素の駆動順番によって異なる順番オフセットΔＶＪＡ１〜ΔＶＪＡ３（誤差、偏差、バラツキ）が生じるという課題がある。

また、リーク電流Ｉｌｅａｋ１〜Ｉｌｅａｋ３は、画素に書き込まれるデータ電圧やデータ信号供給線Ｓｉの電圧に影響され、その大きさが変化する。そのため、順番オフセットΔＶＪＡ１〜ΔＶＪＡ３が、画像データの階調に対して傾きのある特性のオフセットとなるという課題もある。

ここで本実施形態では、各水平走査期間において、画素にプリチャージ電圧Ｖｐｒｅを印加した後に、マルチプレクス駆動を行って画素にデータ電圧を書き込むこともできる。このプリチャージ電圧Ｖｐｒｅは、画素の電圧を初期化したり、データ電圧の書き込み時間を短縮したりするために印加する電圧である。

このプリチャージ電圧Ｖｐｒｅの印加後、画素が駆動されるまでの期間において、データ線Ｓ１ｉ〜Ｓ３ｉはハイインピーダンス状態に設定される。そのため、プリチャージ電圧Ｖｐｒｅは、画素の液晶容量とデータ線Ｓ１ｉ〜Ｓ３ｉの寄生容量とによって保持されることとなる。

このとき、画素の液晶容量は、その液晶の配向がプリチャージ電圧Ｖｐｒｅに反応して変化するとともに、容量値が変化する。そうすると、データ線Ｓ１ｉ〜Ｓ３ｉがハイインピーダンス状態であることから、画素の液晶容量の変化にともなってデータ線Ｓ１ｉ〜Ｓ３ｉの電圧が変化する。例えば、図６のＥ４に示すように、データ線Ｓ１ｉのデータ電圧は、画素が駆動されるまでの期間に電圧変化量ΔＶＪＢ１だけ変化し、Ｖｐｒｅ＋ΔＶＪＢ１となる。同様に、データ線Ｓ２ｉ、Ｓ３ｉのデータ電圧は、Ｖｐｒｅ＋ΔＶＪＢ２、Ｖｐｒｅ＋ΔＶＪＢ３となる。

このように、電圧変化量ΔＶＪＢ１〜ΔＶＪＢ３によって画素の駆動開始時の電圧が異なると、画素に書き込まれるデータ電圧の到達点も変化する。例えば、Ｅ５に示すように、データ線Ｓ１ｉの画素に書き込まれるデータ電圧は、電圧変化量ΔＶＪＢ１によって電圧変化量ΔＶＪＣ１だけ変化し、Ｖ１＋ΔＶＪＣ１となる。同様に、データ線Ｓ２ｉ、Ｓ３ｉの画素に書き込まれるデータ電圧は、Ｖ２＋ΔＶＪＣ２、Ｖ３＋ΔＶＪＣ３となる。

電圧変化量ΔＶＪＢ１〜ΔＶＪＢ３は、プリチャージ電圧Ｖｐｒｅの印加後、画素が駆動されるまでの期間の長短によって異なる電圧変化量となるため、画素の駆動順番によって異なる電圧変化量となる。そのため、電圧変化量ΔＶＪＣ１〜ΔＶＪＣ３も、画素の駆動順番によって異なる電圧変化量となる。

このように、マルチプレクス駆動において、データ線Ｓ１ｉ〜Ｓ３ｉの画素に書き込まれるデータ電圧に、画素の駆動順番によって異なる順番オフセットΔＶＪＣ１〜ΔＶＪＣ３が生じるという課題もある。

そして、これらの順番オフセットΔＶＪＡ１〜ΔＶＪＡ３、ΔＶＪＣ１〜ΔＶＪＣ３によって画素の輝度値に誤差が生じ、表示画像にスジ（表示ムラ、輝度ムラ、色ムラ）が発生するという課題がある。

２．２．構成例
上記課題を解決するために、本実施形態の第１の構成例の集積回路装置は、第１〜第ｎ（ｎは２以上の自然数）のデータ線駆動回路１００−１〜１００−ｎ（複数のデータ線駆動回路）、第１〜第ｎの出力選択回路１１０−１〜１１０−ｎ（複数の出力選択回路）、パターン出力回路１３０、順番設定回路１４０を含む。

図７には、この構成例のデータ線駆動回路１００−１〜１００−ｎ、出力選択回路１１０−１〜１１０−ｎのうちの、第ｉのデータ線駆動回路１００−ｉ、第ｉの出力選択回路１１０−ｉを図示している。そして、以下ではこれらの図示した構成要素を例に説明するものとする。但し、他のデータ線駆動回路、出力選択回路についても同様である。

第１の構成例は、複数のローテーションパターン（分散パターン）に基づいて画素の駆動順番を設定し、その設定した駆動順番に従ってマルチプレクス駆動（線順次駆動）を行うことで、順番オフセットを平均化（分散）する回路である。

具体的には、データ線駆動回路２００−ｉは、出力選択回路１１０−ｉからの選択画像データＱＧＤｉを受けて、データ信号供給線Ｓｉ（データ電圧供給線、またはデータ電流供給線）を駆動する。より具体的には、データ線駆動回路２００−ｉは、第１〜第ｐの画素Ｐ１ｉ〜Ｐｐｉ（複数の画素）に対応する第１〜第ｐのデータ線Ｓ１ｉ〜Ｓｐｉ（複数のデータ線）を１水平走査期間において時分割に駆動し、画素Ｐ１ｉ〜Ｐｐｉにデータ電圧（またはデータ電流、広義にはデータ信号）を書き込む。

出力選択回路１１０−ｉは、画素選択信号ＪＳと画像データＧＤ１ｉ〜ＧＤｐｉとを受けて、選択画像データＱＧＤｉを出力する。具体的には、出力選択回路２２０−ｉは、第ｑの画素Ｐｑｉ（ｑはｐ以下の自然数）の選択を指示する画素選択信号ＪＳを受けたとき、画像データＧＤｑｉを選択し、その画像データＧＤｑｉを選択画像データＱＧＤｉとして出力する。

順番設定回路２５０は、パターン出力回路１３０からの出力ローテーションパターンＱＰＴに基づいて、画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定する。そして、順番設定回路２５０は、画素Ｐ１ｉ〜Ｐｐｉのうちのいずれかの画素を選択するかを指示する画素選択信号ＪＳを出力する。

パターン出力回路１３０は、第１〜第Ｍ（Ｍは２以上の自然数）のローテーションパターンＰＴ１〜ＰＴＭ（パターンデータ）のいずれかを出力ローテーションパターンＱＰＴ（出力パターンデータ）として出力する。例えば、パターン出力回路１３０は、ロジック回路によりローテーションパターンＰＴ１〜ＰＴＭを生成してもよく、あるいは、レジスターによりローテーションパターンＰＴ１〜ＰＴＭを記憶してもよい。

なお本発明の集積回路装置は、図７の構成に限定されず、その構成要素の一部（例えば出力選択回路等）を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。

２．３．パターン出力回路、順番設定回路
図８に、パターン出力回路、順番設定回路の詳細な構成例を示す。図８に示すパターン出力回路１３０は、パターン選択回路３００、第１〜第Ｍのパターンレジスター３００−１〜３００−Ｍ、パターン選択用カウンター３２０を含む。

パターンレジスター３１０−１〜３１０−Ｍは、ローテーションパターンＰＴ１〜ＰＴＭを記憶する。例えば、パターンレジスター３１０−１〜３１０−Ｍは、フリップフロップにより構成されてもよく、ＲＡＭ（Random Access Memory）・フラッシュメモリー等のメモリーにより構成されてもよい。

パターン選択用カウンター３２０は、ローテーションパターンＰＴ１〜ＰＴＭのうちのいずれかのローテーションパターンを選択するかを指示するパターン指示信号ＰＣを出力する。具体的には、パターン選択用カウンター３２０は、垂直同期信号ＶＳＹＮＣに基づいてフレーム（垂直走査期間）数をカウントし、カウント値をパターン指示信号ＰＣとして出力する。例えば、パターン選択用カウンター３２０は、１フレーム毎にカウント値を更新（例えば、カウントアップ、カウントダウン）してもよく、複数のフレーム毎にカウント値を更新してもよい。

パターン選択回路３００は、パターン選択用カウンター３２０からのパターン指示信号ＰＣに基づいて、ローテーションパターンＰＴ１〜ＰＴＭのうちのいずれかを選択し、選択したローテーションパターンを出力ローテーションパターンＱＰＴとして出力する。具体的には、パターン選択回路３００は、第ｋのローテーションパターンＰＴｋ（ｋはＭ以下の自然数）を指示するパターン指示信号ＰＣを受けたとき、第ｋのローテーションパターンＰＴｋを出力ローテーションパターンＱＰＴとして出力する。

また、図８に示す順番設定回路１４０は、変換信号生成回路３３０、ローテーション変換回路３８０を含む。

変換信号生成回路３３０は、１または複数の水平走査期間毎に変化し、１または複数のフレーム毎に変化する変換信号ＱＣを出力する。また、変換信号生成回路３３０は、マルチプレクス駆動の画素選択タイミング毎に変化する変換信号ＱＣを出力する。具体的には、変換信号生成回路３３０は、垂直同期カウンター３４０、水平同期カウンター３５０、選択タイミング発生回路３６０を含む。

垂直同期カウンター３４０は、垂直同期信号ＶＳＹＮＣを受けてフレーム数をカウントし、カウント値を出力値ＶＣとして出力する。例えば、垂直同期カウンター３４０は、出力値ＶＣを１フレーム毎に更新（例えば、カウントアップ、カウントダウン）してもよく、出力値ＶＣを複数フレーム毎に更新してもよい。

水平同期カウンター３５０は、水平同期信号ＨＳＹＮＣを受けて水平走査期間数をカウントし、カウント値を出力値ＨＣとして出力する。例えば、水平同期カウンター３５０は、出力値ＨＣを１水平走査期間毎に更新（例えば、カウントアップ、カウントダウン）してもよく、出力値ＨＣを複数フレーム毎に更新してもよい。

選択タイミング発生回路３６０は、マルチプレクス駆動の画素選択タイミング信号を発生する。具体的には、選択タイミング発生回路３６０は、何番目の駆動順番の画素を駆動するかを指示する出力値ＳＣを出力することで、画素選択タイミングを設定する。例えば、選択タイミング発生回路３６０は、カウンターにより構成される。そして、選択タイミング発生回路３６０は、ドットクロックＤＣＬＫを受けて、所定のカウント値毎に巡回するカウント値を生成し、そのカウント値を出力値ＳＣとして出力する。例えば、選択タイミング発生回路３６０は、所定のカウント値０〜ｐ−１毎に巡回するカウント値を生成してもよく、所定のカウント値ｐ−１〜０毎に巡回するカウント値を生成してもよい。

加算回路３７０は、垂直同期カウンター３４０の出力値ＶＣと、水平同期カウンター３５０の出力値ＨＣと、選択タイミング発生回路３６０の出力値ＳＣとを加算処理し、加算処理した値を変換信号ＱＣとして出力する。

ローテーション変換回路３８０は、パターン出力回路１３０からの出力ローテーションパターンＱＰＴを、出力ローテーションパターンＱＰＴとは異なるローテーションパターンに変換する処理を行う。ローテーション変換回路３８０は、変換信号生成回路３３０からの変換信号ＱＣに基づいて、その変換処理を行い、変換処理後のデータを画素選択信号ＪＳとして出力する。

ここで、ローテーションパターンＰＴ１〜ＰＴＭは、各ローテーションパターンが第１〜第ｐの画素選択データ（複数の画素選択データ）により構成される。そして、その各画素選択データは、画素Ｐ１ｉ〜Ｐｐｉのうちのいずれかの画素を選択するかを指示するデータである。

このとき、変換信号生成回路３３０は、変換信号ＱＣとして画素選択データ指示信号を出力する。この画素選択データ指示信号は、出力ローテーションパターンＱＰＴの第１〜第ｐの画素選択データのうちのいずれかの画素選択データを出力するかを指示する信号である。

そして、ローテーション変換回路３８０は、出力ローテーションパターンＱＰＴの第１〜第ｐの画素選択データから、画素選択データ指示信号によって指示された画素選択データを選択する。そして、ローテーション変換回路３８０は、選択した画素選択データを画素選択信号ＪＳとして出力する。

このようにして、ローテーション変換回路３８０は、パターン出力回路１３０からの出力ローテーションパターンＱＰＴを変換処理する。

なお、本発明のパターン出力回路、順番設定回路は、図８の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。

２．４．動作例
図９、図１０（Ａ）、図１０（Ｂ）を用いて本実施形態の動作例について説明する。図９、図１０（Ａ）、図１０（Ｂ）では、説明を簡単にするために、第１〜第８の画素Ｐ１ｉ〜Ｐ８ｉ（ｐ＝８）がマルチプレクス駆動される場合を例に説明する。

図９に、第１のフレームにおいて出力値ＶＣ＝０が出力される場合の動作例を示す。図９に示すように、出力値ＨＣとして、水平走査期間毎にカウントアップするカウント値が出力される。また、出力値ＳＣとして、所定のカウント値０〜７で水平走査期間毎に巡回するカウント値が出力される。

例えば、Ｃ１に示すように、第１の水平走査期間において出力値ＨＣ＝０が出力される。このとき、Ｃ２に示すように、出力値ＳＣ＝０が出力されると、Ｃ３に示すように、出力値ＶＣ、ＨＣ、ＳＣが加算処理されて画素選択データ指示信号（変換信号）ＱＣ＝ＶＣ＋ＨＣ＋ＳＣ＝０＋０＋０＝０が出力される。

ここで、Ｃ４に示すように、第１のフレームにおいてパターン指示信号ＰＣ＝０が出力される。Ｃ５に示すように、このパターン指示信号ＰＣ＝０に基づいて、出力ローテーションパターンＱＰＴ＝ＰＴ１が出力される。ローテーションパターンＰＴ１は、第１〜第８の画素選択データ（１，５，３，７，２，６，４，８）から構成される。

そして、上述の画素選択データ指示信号ＱＣ＝０に基づいて、Ｃ６に示す第１の画素選択データが選択される。Ｃ７に示すように、この第１の画素選択データが画素選択信号ＪＳ＝１として出力される。このようにして、出力値ＳＣ＝０，１，２，・・・が出力されるに従って、画素選択データ指示信号ＱＣ＝０，１，２，・・・が出力され、画素選択信号ＪＳ＝１，５，３，・・・が出力される。

同様に、Ｃ８に示すように、第２の水平走査期間において出力値ＨＣ＝１が出力される。このとき、出力値ＳＣ＝０が出力されると、画素選択データ指示信号ＱＣ＝０＋１＋０＝１が出力される。そして、画素選択データ指示信号ＱＣ＝１に基づいて、Ｃ９に示す第２の画素選択データが選択され、画素選択信号ＪＳ＝５として出力される。このようにして、出力値ＳＣ＝０，１，２，・・・が出力されるに従って、画素選択データ指示信号ＱＣ＝１，２，３，・・・が出力され、画素選択信号ＪＳ＝５，３，７，・・・が出力される。

このように、水平走査期間毎に出力値ＨＣが更新されることで、ローテーションパターンＰＴ１が８水平走査期間で巡回される。そして、巡回されたローテーションパターンＰＴ１が画素選択信号ＪＳとして出力される。このようにして、出力ローテーションパターンＱＰＴが、水平走査期間毎に異なるローテーションパターンに変換処理される。

なお、Ｃ１０に示すように、例えば画素Ｐ１ｉの選択を指示する画素選択信号ＪＳ＝１が出力されたとき、Ｃ１１に示すように、画像データＧＤ１ｉが選択され、選択画像データＱＧＤｉ＝ＧＤ１ｉが出力される。そして、Ｃ１２に示すように、選択画像データＱＧＤｉ＝ＧＤ１ｉに対応するデータ電圧が、画素Ｐ１ｉに書き込まれる。

このようにして、第ｑの画素Ｐｑｉの選択を指示する画素選択信号ＪＳに基づいて、画像データＧＤｑｉが選択され、その画像データＧＤｑｉが選択画像データＱＧＤｉとして出力される。

図１０（Ａ）、図１０（Ｂ）に、ＶＣ＝０〜５の場合の動作例を示す。図１０（Ａ）、図１０（Ｂ）では、説明を簡単にするために、第１〜第３のローテーションパターンＰＴ１〜ＰＴ３（Ｍ＝３）が出力される場合を例に説明する。

図１０（Ａ）に示すように、第１〜第３のフレームにおいて、フレーム毎に出力値ＶＣがカウントアップされ、出力値ＶＣ＝０〜２が出力される。また、第１〜第３のフレームにおいて、フレーム毎にパターン指示信号ＰＣがカウントアップされ、パターン指示信号ＰＣ＝０〜２が出力される。そして、出力値ＰＣ＝０〜２に基づいて、ローテーションパターンＰＴ１〜ＰＴ３が出力ローテーションパターンＱＰＴとして出力される。

このようにして、ローテーションパターンＰＴ１〜ＰＴ３のいずれかがフレーム毎に選択され、選択されたローテーションパターンが出力ローテーションパターンＱＰＴとして出力される。

同様に、図１０（Ｂ）に示すように、第４〜第６のフレームにおいて、出力値ＶＣ＝３〜５が出力され、パターン指示信号ＰＣ＝０〜２が出力される。そして、出力値ＰＣ＝０〜２に基づいて、ローテーションパターンＰＴ１〜ＰＴ３が出力ローテーションパターンＱＰＴとして出力される。このように、パターン指示信号ＰＣが３フレーム毎に巡回することで、ローテーションパターンＰＴ１〜ＰＴ３が３フレーム毎に繰り返し出力される。

ここで、図１０（Ａ）のＤ１に示すように、第１のフレームにおいて出力値ＶＣ＝０が出力される。図９で説明したように、出力値ＨＣ＝０のとき、出力値ＳＣ＝０，１，２，・・・が出力されるに従って、画素選択データ指示信号ＱＣ＝０，１，２，・・・が出力される。そして、Ｄ２に示すように、画素選択信号ＪＳ＝１，５，３，・・・が出力される。

一方、図１０（Ｂ）のＤ３に示すように、第４のフレームにおいて出力値ＶＣ＝３が出力される。また、Ｄ４に示すように、第４のフレームにおいてパターン指示信号ＰＣ＝０が出力され、Ｄ５に示すように、出力ローテーションパターンＱＰＴ＝ＰＴ１が出力される。出力値ＶＣ＝３であることから、出力値ＨＣ＝０において出力値ＳＣ＝０，１，２，・・・が出力されるに従って、画素選択データ指示信号ＱＣ＝３，４，５，・・・が出力される。そして、Ｄ６に示すように、画素選択信号ＪＳ＝７，２，６，・・・が出力される。

このように、フレーム毎に出力値ＶＣが更新されることで、３フレーム毎に出力されるローテーションパターンＰＴ１が巡回される。そして、巡回されたローテーションパターンＰＴ１が画素選択信号ＪＳとして出力される。このようにして、出力ローテーションパターンＱＰＴ＝ＰＴ１が、３フレーム（複数のフレーム）毎に異なるローテーションパターンに変換処理される。

なお、図９、図１０（Ａ）、図１０（Ｂ）では、出力ローテーションパターンＱＰＴが１水平走査期間毎に異なるローテーションパターンに変換処理される動作例について説明した。但し、本発明では、出力ローテーションパターンＱＰＴが複数の水平走査期間毎に異なるローテーションパターンに変換処理されてもよい。例えば、上述の図９において、複数の水平走査期間毎に出力値ＨＣがカウントアップすることで、出力ローテーションパターンＱＰＴが複数の水平走査期間毎に異なるローテーションパターンに変換処理されてもよい。

また、図９、図１０（Ａ）、図１０（Ｂ）では、出力ローテーションパターンＱＰＴが３フレーム（複数のフレーム）毎に異なるローテーションパターンに変換処理される動作例について説明した。但し、本発明では、出力ローテーションパターンＱＰＴが１フレーム毎に異なるローテーションパターンに変換処理されてもよい。例えば、上述の図１０（Ａ）において、パターン指示信号ＰＣが２フレーム毎にカウントアップされ、第１、第２のフレームにおいて出力ローテーションパターンＱＰＴ＝ＰＴ１が出力されてもよい。このとき、出力値ＶＣ＝０，１とカウントアップされることで、出力ローテーションパターンＱＰＴ＝ＰＴ１が１フレーム毎に異なるローテーションパターンに変換処理されてもよい。

２．５．ローテーションによる順番オフセットの平均化
ここで、マルチプレクス駆動において、画素のデータ電圧に画素の駆動順番によって異なる順番オフセット（例えば、図６で説明したΔＶＪＡ１〜ΔＶＪＡ３、ΔＶＪＣ１〜ΔＶＪＣ３）が生じるという課題がある。そして、この順番オフセットによって表示ムラが発生するという課題がある。

この点、本実施形態によれば、パターン出力回路１３０が、１または複数のフレーム毎に、ローテーションパターンＰＴ１〜ＰＴＭのいずれかを出力ローテーションパターンＱＰＴとして出力し、順番設定回路１４０が、出力ローテーションパターンＱＰＴに基づいて画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定し、データ線駆動回路１００−ｉが、その駆動順番に従って、１水平走査期間において画素Ｐ１ｉ〜Ｐｐｉに対してデータ電圧を書き込むマルチプレクス駆動を行う。

本実施形態によれば、順番設定回路１４０が、出力ローテーションパターンＱＰＴに基づいて画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定する。これにより、画素Ｐ１ｉ〜Ｐｐｉの駆動順番をローテーション（分散）できる。そして、画素Ｐ１ｉ〜Ｐｐｉの駆動順番をローテーションすることで、順番オフセットを平均化（空間的に平均化、時間的に平均化）し、表示ムラを防止できる。

ここで、マルチプレクス駆動において、マルチプレクス駆動される画素数が増加するほどローテーションによる平均化の周波数が低くなり、表示ムラが生じやすくなるという課題もある。

この点について、図１１を用いて具体的に説明する。図１１には、本実施形態の比較例として、ローテーションパターンが１パターンの例を示す。

図１１のＧ１に示すように、第１のフレームの第１の水平走査期間において、出力値ＳＣ＝０のとき、画素選択信号ＪＳとして第１の画素選択データが出力される。そして、出力値ＳＣ＝０，１，２，・・・が出力されるに従って、画素選択信号ＪＳ＝１，５，３，・・・が順次出力される。同様にＧ２に示すように、第２のフレームの第１の水平走査期間において、第２の画素選択データを先頭に、画素選択信号ＪＳ＝５，３，７，・・・が順次出力される。

このようにして、第１〜第８のフレームでローテーションパターンが１巡し、以降のフレームで同様の巡回が繰り返される。すなわち、１周期が８フレームのローテーションが行われる。

例えば、画像データのフレーム周波数（フレームレート）６０Ｈｚの倍の周波数１２０Ｈｚで駆動する倍速駆動において、比較例のローテーションの周波数は、１２０Ｈｚ／８＝１５Ｈｚとなる。このローテーションの周波数は、マルチプレクス駆動される画素数が増加するほど低周波数となる。

このように、ローテーションパターンが１パターンの場合には、マルチプレクス駆動される画素数が増加するほど平均化の周波数が低周波数となる。そのため、ローテーションパターンが視覚的に認識されやすくなり、表示ムラが生じやすくなるという課題がある。

この点、本実施形態によれば、パターン出力回路１３０が、１または複数のフレーム毎に、ローテーションパターンＰＴ１〜ＰＴＭのいずれかを出力ローテーションパターンＱＰＴとして出力する。これにより、複数のローテーションパターンを１または複数のフレーム毎に切り替えて、平均化の周波数を高周波数化できる。このようにして、マルチプレクス駆動される画素数が増加したときでも、表示ムラを防止できる。

例えば、本実施形態では、フレーム周波数が６０Ｈｚより大きいときに、Ｍ＝３またはＭ＝５であってもよい。

このようにすれば、３パターンまたは５パターンのローテーションパターンを切り替えることで、平均化の周波数を高周波数化できる。例えば、倍速駆動において３パターンのローテーションパターンを切り替えるとすると、平均化の周波数は１２０Ｈｚ／３＝４０Ｈｚとなる。あるいは、３倍速駆動において５パターンのローテーションパターンを切り替えるとすると、平均化の周波数は１８０Ｈｚ／５＝３６Ｈｚとなる。これらの周波数は、比較例で説明した周波数１５Ｈｚに比べて高いため、ローテーションパターンが視覚的に認識され難くなる。このようにして、表示ムラを防止することができる。

ここで、本実施形態では、パターン出力回路１３０が、パターンレジスター３１０−１〜３１０−Ｍとパターン選択回路３００とを含んでもよい。そして、パターンレジスター３１０−１〜３１０−Ｍが、ローテーションパターンＰＴ１〜ＰＴＭを記憶し、パターン選択回路３００が、そのローテーションパターンＰＴ１〜ＰＴＭのいずれかを選択して出力してもよい。

このようにすれば、パターン出力回路１３０がパターンレジスター３１０−１〜３１０−Ｍを含むことで、ローテーションパターンＰＴ１〜ＰＴＭを記憶できる。そして、パターン出力回路１３０がパターン選択回路３００を含むことで、１または複数のフレーム毎に、ローテーションパターンＰＴ１〜ＰＴＭのいずれかを出力ローテーションパターンＱＰＴとして出力できる。

また、本実施形態では、順番設定回路１４０が、出力ローテーションパターンＱＰＴを１または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を行って、画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定してもよい。例えば、図９等で説明したように、ｐ水平走査期間で出力ローテーションパターンＱＰＴを巡回させる変換処理を行ってもよい。

このようにすれば、出力ローテーションパターンＱＰＴが１または複数の水平走査期間毎に異なるローテーションパターンに変換処理されることで、フレーム内で順番オフセットを平均化できる。

さらに、本実施形態では、順番設定回路１４０が、出力ローテーションパターンＱＰＴを１または複数のフレーム毎に異なるローテーションパターンに変換する処理を行って、画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定してもよい。例えば、図１０（Ａ）、図１０（Ｂ）等で説明したように、出力ローテーションパターンＱＰＴ＝ＰＴ１を３フレーム毎に異なるローテーションパターンに変換する処理を行ってもよい。

このようにすれば、出力ローテーションパターンＱＰＴが１または複数の垂直走査期間毎に異なるローテーションパターンに変換処理されることで、複数のフレームで順番オフセットを平均化できる。

図１０で説明したように、本実施形態では、順番設定回路１４０が変換信号生成回路３３０とローテーション変換回路３８０とを含んでもよい。そして、変換信号生成回路３３０が、１または複数の水平走査期間毎に変化し、１または複数のフレーム毎に変化する変換信号ＱＣを出力してもよく、ローテーション変換回路３８０が、その変換信号ＱＣに基づいて、出力ローテーションパターンＱＰＴを異なるローテーションパターンに変換する処理を行ってもよい。

このようにすれば、出力ローテーションパターンＱＰＴを１または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を実現できる。また、出力ローテーションパターンＱＰＴを１または複数の垂直走査期間毎に異なるローテーションパターンに変換する処理を実現できる。

本実施形態では、変換信号生成回路３３０が、垂直同期カウンター３４０と、水平同期カウンター３５０と、選択タイミング発生回路３６０と、加算回路３７０とを含んでもよく、加算回路３７０が、垂直同期カウンター３４０の出力値ＶＣと、水平同期カウンター３５０の出力値ＨＣと、選択タイミング発生回路３６０の出力値ＳＣとを加算処理してもよい。

このようにすれば、１または複数のフレーム毎に垂直同期カウンター３４０の出力値ＶＣが変化し、１または複数の水平走査期間毎に水平同期カウンター３５０の出力値ＨＣが変化する。そして、加算回路３７０が、出力値ＶＣと出力値ＨＣと出力値ＳＣとを加算処理することで、１または複数の水平走査期間毎に変化し、１または複数のフレーム毎に変化する変換信号ＱＣを出力できる。

また、本実施形態では、選択タイミング発生回路３６０が、所定のカウント値毎に巡回するカウント値を画素選択タイミング信号として発生し、その画素選択タイミング信号を出力値ＳＣとして出力してもよい。

このようにすれば、選択タイミング発生回路３６０が、画素選択タイミング信号を発生できる。これにより、順番設定回路１４０が、画素選択タイミング信号に従って画素選択信号ＪＳを順次出力できる。例えば、図９で説明したように、画素選択タイミング信号として出力値がＳＣ＝０，１，２，・・・を出力するのに従って、画素選択信号ＪＳ＝１，５，３，・・・を順次出力できる。

ここで、本実施形態では、ローテーションパターンＰＴ１〜ＰＴＭの各ローテーションパターンが、第１〜第ｐの画素選択データにより構成されてもよい。そして、変換信号生成回路３３０が、変換信号ＱＣとして画素選択データ指示信号を出力し、ローテーション変換回路３８０が、出力ローテーションパターンＱＰＴの第１〜第ｐの画素選択データのうちの画素選択データ指示信号によって指示された画素選択データを画素選択信号ＪＳとして出力してもよい。例えば、図９で説明したように、第１の画素選択データを指示する画素選択データ指示信号ＱＣ＝０に基づいて、出力ローテーションパターンＱＰＴの第１の画素選択データ１を画素選択信号ＪＳ＝１として出力してもよい。

このようにすれば、変換信号ＱＣに基づいて、出力ローテーションパターンＱＰＴの第１〜第ｐの画素選択データのいずれかの画素選択データを画素選択信号ＪＳとして出力できる。これにより、出力ローテーションパターンＱＰＴを異なるローテーションパターンに変換する処理を実現できる。

３．順番オフセット補正
３．１．構成例
本実施形態の第２の構成例の集積回路装置は、第１〜第ｎ（ｎは２以上の自然数）のデータ線駆動回路２００−１〜２００−ｎ（複数のデータ線駆動回路）、第１〜第ｎの順番オフセット用加算回路２６０−１〜２６０−ｎ（複数の順番オフセット用加算回路）、第１〜第ｎの出力選択回路２２０−１〜２２０−ｎ（複数の出力選択回路）、順番オフセット用レジスター２７０、選択回路２８０、順番設定回路２５０を含む。

図１２には、この第２の構成例のデータ線駆動回路２００−１〜２００−ｎ、順番オフセット用加算回路２６０−１〜２６０−ｎ、出力選択回路２２０−１〜２２０−ｎのうちの、第ｉのデータ線駆動回路２００−ｉ（ｉはｎ以下の自然数）、第ｉの順番オフセット用加算回路２６０−ｉ、第ｉの出力選択回路２２０−ｉを図示している。そして、以下ではこれらの図示した構成要素を例に説明するものとする。なお以下では、図７等で説明したデータ線駆動回路等の各構成要素には、同じ符号を付して、適宜説明を省略する。

第２の構成例は、データ線駆動回路が１水平走査期間において第１〜第ｐの画素Ｐ１ｉ〜Ｐｐｉ（複数の画素）にデータ電圧（またはデータ電流、広義にはデータ信号）を書き込むマルチプレクス駆動を行い、画像データに対して順番オフセット補正値を加算処理して、データ電圧の順番オフセットを補正する回路である。

具体的には、順番設定回路１４０は、パターン出力回路１３０からの出力ローテーションパターンＱＰＴを受けて、順番指示信号ＭＣＯＵＮＴと画素選択信号ＪＳとを出力する。この順番指示信号ＭＣＯＵＮは、第１番目〜第ｐ番目の駆動順番のうちの第何番目の駆動順番であるかを指示する信号である。例えば、順番設定回路１４０は、図８で説明した選択タイミング発生回路３６０の出力値ＳＣを、順番指示信号ＭＣＯＵＮとして出力する。

出力選択回路２２０−ｉは、第ｒ番目（ｒはｐ以下の自然数）の駆動順番において第ｑの画素Ｐｑｉ（ｑはｐ以下の自然数）の選択を指示する画素選択信号ＪＳを受けたとき、画像データＧＤｑｉを選択し、その画像データＧＤｑｉを選択画像データＱＧＤｉとして出力する。

順番オフセット用レジスター２７０は、順番オフセット用設定値ＯＪ１〜ＯＪｐを記憶する。例えば、順番オフセット用レジスター２７０は、順番オフセット用設定値ＯＪ１〜ＯＪｐとして、後述する第１〜第ｐの順番オフセット用定数値ＯＪＬ１〜ＯＪＬｐと第１〜第ｐの順番オフセット用係数値ＯＪＭ１〜ＯＪＭｐとを記憶する。順番オフセット用レジスター２７０には、例えば図示しないホストコントローラー（ＣＰＵ）から順番オフセット用設定値ＯＪ１〜ＯＪｐが設定される。

選択回路２８０は、順番指示信号ＭＣＯＵＮＴと順番オフセット用設定値ＯＪ１〜ＯＪｐとを受けて、選択オフセット設定値ＱＯＪを出力する。具体的には、選択回路２８０は、第ｒ番目の駆動順番を指示する順番指示信号ＭＣＯＵＮＴを受けたとき、順番オフセット用設定値Ｏｊｒを選択し、その順番オフセット用設定値ＯＪｒを選択オフセット設定値ＱＯＪとして出力する。

順番オフセット用加算回路２６０−ｉは、選択オフセット設定値ＱＯＪと選択画像データＱＧＤｉとを受けて、順番オフセット補正値ΔＯＪｉを求める。そして、選択画像データＱＧＤｉと順番オフセット補正値ΔＯＪｉとを加算処理し、加算処理後の画像データを加算画像データＡＤＪｉとして出力する。例えば、データ線駆動回路２００−ｉが、１水平走査期間において第ｒ番目に画素Ｐｑｉを駆動するときを考える。このとき、順番オフセット用加算回路２６０−ｉには、選択オフセット設定値ＱＯＪとして、例えば順番オフセット用定数値ＯＪＬｒと順番オフセット用係数値ＯＪＭｒが入力される。そして、順番オフセット用加算回路２６０−ｉは、順番オフセット補正値ΔＯＪｉ＝ＯＪＬｒ＋ＯＪＭｒ×ＧＤｑｉを求め、加算画像データＡＤＧｉ＝ＧＤｑｉ＋ΔＯＪｉを出力する。

ここで、選択画像データＱＧＤｉと順番オフセット補正値ΔＯＪｉとの加算処理は、選択画像データＱＧＤｉと順番オフセット補正値ΔＯＪｉとの単純な加算処理に限定されず、さらに他のデータとの加算処理が行われてもよく、他のデータとの乗算処理が行われてもよい。

なお本発明の集積回路装置は、図１２の構成に限定されず、その構成要素の一部（例えば、選択回路２８０等）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

３．２．順番オフセット補正の動作
図１３を用いて、第２の構成例の動作例を具体的に説明する。図１３では、データ線駆動回路２００−ｉにより、１水平走査期間において画素Ｐ１ｉ〜Ｐ８ｉ（ｐ＝８）にデータ電圧が書き込まれる場合を例に説明する。

この場合、画素Ｐ１ｉ〜Ｐ８ｉの駆動順番として、１水平走査期間における第１番目〜第８番目の駆動順番が設定される。例えば、図１３のＦ１に示す画素Ｐ５ｉ（画素Ｐｑｉ、ｑ＝５）の駆動順番として、Ｆ２に示す第２番目（第ｒ番目）の駆動順番が設定される。

このとき、Ｆ３に示すように、画素Ｐ５ｉの選択を指示する画素選択信号ＪＳが出力される。そして、Ｆ４に示すように、この画素選択信号ＪＳに基づいて画像データＧＤ５ｉ（ＧＤｑｉ）が選択され、選択画像データＱＧＤｉ＝ＧＤ５ｉが出力される。

一方、Ｆ５に示すように、第２番目（第ｒ番目）の駆動順番を指示する順番指示信号ＭＣＯＵＮＴが出力される。そして、Ｆ６に示すように、この順番指示信号ＭＣＯＵＮＴに基づいて順番オフセット用設定値ＯＪ２（ＯＪｒ）が選択され、選択オフセット設定値ＱＯＪ＝ＯＪ２が出力される。

そして、選択オフセット設定値ＯＪ２と選択画像データＧＤ５ｉとに基づいて、加算画像データＡＤＧｉが出力される。この加算画像データＡＤＧｉに基づいて、Ｆ７に示すように、データ線Ｓ５ｉ（Ｓｑｉ）が駆動される。

ところで、マルチプレクス駆動では、画素Ｐ１ｉ〜Ｐｐｉに書き込まれるデータ電圧に、画素Ｐ１ｉ〜Ｐｐｉの駆動順番によって異なる順番オフセットが生じるという課題がある（例えば図６のΔＶＪＡ１〜ΔＶＪＡ３、ΔＶＪＣ１〜ΔＶＪＣ３）。そして、この順番オフセットによって表示ムラが発生するという課題がある。

この点、本実施形態によれば、順番オフセット用レジスター２７０が、第１番目〜第ｐ番目の駆動順番に対応付けられた順番オフセット用設定値ＯＪ１〜ＯＪｐを記憶し、順番設定回路１４０が、画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定する。そして、データ線駆動回路１００−ｉが、その駆動順番に従って、画素Ｐｑｉを第ｒ番目の駆動順番に駆動するときに、順番オフセット用加算回路２６０−ｉが、順番オフセット用設定値ＯＪｒに基づいて第ｒ番目の駆動順番に対応する順番オフセット補正値ΔＯＪｉを求め、その順番オフセット補正値ΔＯＪｉを画像データＧＤｑｉに対して加算処理し、加算処理後の画像データＡＤＧｉをデータ線駆動回路１００−ｉに出力する。

本実施形態によれば、順番オフセット用レジスター２７０が、第１番目〜第ｐ番目の駆動順番に対応付けられた順番オフセット用設定値ＯＪ１〜ＯＪｐを記憶し、順番設定回路１４０が、画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定する。これにより、画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定し、順番オフセット用設定値ＯＪｒに基づいて第ｒ番目の駆動順番に対応する順番オフセット補正値ΔＯＪｉを求めることができる。

また、本実施形態によれば、データ線駆動回路１００−ｉが画素Ｐｑｉを第ｒ番目の駆動順番に駆動するときに、順番オフセット用加算回路２６０−ｉが、第ｒ番目の駆動順番に対応する順番オフセット補正値ΔＯＪｉを画像データＧＤｑｉに対して加算処理する。これにより、画素Ｐ１ｉ〜Ｐｐｉに書き込まれるデータ電圧の順番オフセットを補正できる。そのため、順番オフセットによる表示ムラの発生を防止できる。

このように、本実施形態によれば、画像データを補正して順番オフセット自体を抑制することで、画素の駆動順番をローテーションすることによる順番オフセットの平均化を、より効果的なものとすることができる。

ここで、本実施形態では、順番オフセット用レジスター２７０が、順番オフセット用設定値ＯＪ１〜ＯＪｐとして順番オフセット用定数値ＯＪＬ１〜ＯＪＬｐを記憶し、順番オフセット用加算回路２６０−ｉが、画像データＧＤｑｉに対して、順番オフセット用定数値ＯＪＬｒを順番オフセット補正値ΔＯＪｉとして加算処理してもよい。

このようにすれば、画像データＧＤｑｉに対して順番オフセット用定数値ＯＪＬｒを加算処理することで、画像データの階調に対して定数値である特性の順番オフセットを補正できる。

また、本実施形態では、順番オフセット用レジスター２７０が、順番オフセット用設定値ＯＪ１〜ＯＪｐとして順番オフセット用係数値ＯＪＭ１〜ＯＪＭｐを記憶し、順番オフセット用加算回路２６０−ｉが、画像データＧＤｑｉに対して、順番オフセット用係数値ＯＧＭｒを画像データＧＤｑｉに乗算処理した値を順番オフセット補正値ΔＯＪｉとして加算処理してもよい。

このようにすれば、画像データＧＤｑｉに対して、順番オフセット用係数値ＯＧＭｒを画像データＧＤｑｉに乗算処理した値を加算処理することで、画像データの階調に対して傾きのある特性の順番オフセットを補正できる。

４．データドライバー
図１４に、データドライバーの変形例を示す。図１４のデータドライバーは、例えば上述の図１のデータドライバー２０に適用できる。

図１４に示すデータドライバーの変形例は、シフトレジスター２２、ラインラッチ２４、２６、多重化回路８０、オフセット調整部８４、基準電圧発生回路３０、ＤＡＣ３２、データ線駆動回路３４、マルチプレクス駆動制御部８２を含む。なお以下では、図２等で説明したデータ線駆動回路等の各構成要素には、同じ符号を付して、適宜説明を省略する。

マルチプレクス駆動制御部８２は、図７等で説明したパターン出力回路、順番設定回路を含むことができる。そして、マルチプレクス駆動制御部８２は、パターン出力回路と順番設定回路によって設定された駆動順番に基づいて、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８（ＳＥＬ１〜ＳＥＬｐ）を生成する。

多重化回路８０は、図７等で説明した出力選択回路を、各データ信号供給線に対応して含むことができる。そして、出力選択回路は、マルチプレクス駆動制御部８２からのマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８に基づいて、画像データを選択して出力する。

オフセット調整部８４は、順番オフセットの補正処理を行う。オフセット調整部８４は、図１２等で説明した順番オフセット用レジスター、順番オフセット用加算回路を含むことができる。

５．電子機器
図１５に本実施形態の集積回路装置が適用されたプロジェクター（電子機器）の構成例を示す。

プロジェクター７００（投写型表示装置）は、表示情報出力源７１０、表示情報処理回路７２０、ドライバー６０（表示ドライバー）、液晶パネル１２（広義には電気光学パネル）、クロック発生回路７５０及び電源回路７６０を含む。

表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリー、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。

表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。

ドライバー６０は、走査ドライバー（ゲートドライバー）及びデータドライバー（ソースドライバー）を含み、液晶パネル１２（電気光学パネル）を駆動する。電源回路７６０は、上述の各回路に電力を供給する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（電気光学装置、電気光学パネル、集積回路装置、データ電圧、データ線、走査線等）と共に記載された用語（液晶表示装置、液晶パネル、ドライバー、ソース電圧、ソース線、ゲート線等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

１２ 電気光学パネル、２０ データドライバー、２２ シフトレジスター、
２４ ラインラッチ、３０ 基準電圧発生回路、３２ ＤＡＣ、
３４ データ線駆動回路、３８ 走査ドライバー、４０ 表示コントローラー、
５０ 電源回路、６０ 集積回路装置、８０ 多重化回路、
８２ マルチプレクス駆動制御部、８４ オフセット調整部、
１００−ｉ データ線駆動回路、１１０−ｉ 出力選択回路、
１３０ パターン出力回路、１４０ 順番設定回路、
２６０−ｉ 順番オフセット用加算回路、２７０ 順番オフセット用レジスター、
２８０ 選択回路、３００ パターン選択回路、３１０−１ パターンレジスター、
３２０ パターン選択用カウンター、３３０ 変換信号生成回路、
３４０ 垂直同期カウンター、３５０ 水平同期カウンター、
３６０ 選択タイミング発生回路、３７０ 加算回路、
３８０ ローテーション変換回路、
Ｓ１ データ信号供給線、Ｓ１ｉ データ線、ＳＥＬ１ マルチプレクス制御信号、
Ｐ１ｉ 画素、ＧＤ１ｉ 画像データ、ＱＰＴ 出力ローテーションパターン、
ＪＳ 画素選択信号、ＱＧＤｉ 選択画像データ、ＰＴ１ ローテーションパターン、
ＶＳＹＮＣ 垂直同期信号、ＨＳＹＮＣ 水平同期信号、
ＯＪ１ 順番オフセット用設定値

Claims (15)

1. 複数のデータ信号供給線の各データ信号供給線に対応して設けられ、前記複数のデータ信号供給線のうちの対応するデータ信号供給線にマルチプレクスされたデータ信号を供給するデータ線駆動回路と、
   パターン出力回路と、
   順番設定回路と、
   を含み、
   前記マルチプレクスされたデータ信号がデマルチプレクサーによりデマルチプレクスされることで得られたデマルチプレクス後の複数のデータ信号が、1水平走査期間において複数の画素に供給され、
   前記パターン出力回路が、
   １または複数のフレーム毎に、前記複数の画素の第１の画素〜第ｐ（ｐは２以上の自然数）の画素の駆動順番のローテーションパターンである第１のローテーションパターン〜第Ｍ（Ｍは２以上の自然数）のローテーションパターンのいずれかを出力ローテーションパターンとして出力し、
   前記順番設定回路が、
   前記出力ローテーションパターンに基づいて、前記第１の画素〜前記第ｐの画素の駆動順番を設定することを特徴とする集積回路装置。
2. 請求項１において、
   前記デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御するためのデマルチプレクス用スイッチ信号を生成するスイッチ信号生成回路を有することを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記データ線駆動回路に対応して設けられ、前記順番設定回路からの画素選択信号に基づいて、前記第１の画素〜前記第ｐの画素に対応する第１の画像データ〜第ｐの画像データのいずれかを選択して出力する出力選択回路を含むことを特徴とする集積回路装置。
4. 請求項１乃至３において、
   前記パターン出力回路が、
   前記第１のローテーションパターン〜前記第Ｍのローテーションパターンを記憶する第１のパターンレジスター〜第Ｍのパターンレジスターと、
   １または複数のフレーム毎に、前記第１のパターンレジスター〜前記第Ｍのパターンレジスターに記憶された前記第１のローテーションパターン〜前記第Ｍのローテーションパターンのいずれかを選択して出力するパターン選択回路と、
   を含むことを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   フレーム周波数が１２０Ｈｚである倍速駆動において、Ｍ＝３であり、前記第１のローテーションパターン〜前記第Ｍのローテーションパターンが４０Ｈｚで巡回されて前記出力ローテーションパターンとして出力されることを特徴とする集積回路装置。
6. 請求項１乃至４のいずれかにおいて、
   フレーム周波数が１８０Ｈｚである３倍速駆動において、Ｍ＝５であり、前記第１のローテーションパターン〜前記第Ｍのローテーションパターンが３６Ｈｚで巡回されて前記出力ローテーションパターンとして出力されることを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記順番設定回路が、
   前記出力ローテーションパターンを１または複数の水平走査期間毎に異なるローテーションパターンに変換する処理を行って、前記第１の画素〜前記第ｐの画素の駆動順番を設定することを特徴とする集積回路装置。
8. 請求項７において、
   前記順番設定回路が、
   前記出力ローテーションパターンを１または複数のフレーム毎に異なるローテーションパターンに変換する処理を行って、前記第１の画素〜前記第ｐの画素の駆動順番を設定することを特徴とする集積回路装置。
9. 請求項８において、
   前記順番設定回路が、
   １または複数の水平走査期間毎、及び、１または複数のフレーム毎に変化する変換信号を出力する変換信号生成回路と、
   前記変換信号に基づいて、前記出力ローテーションパターンを異なるローテーションパターンに変換する処理を行うローテーション変換回路と、
   を含むことを特徴とする集積回路装置。
10. 請求項９において、
    前記変換信号生成回路が、
    フレーム数をカウントする垂直同期カウンターと、
    水平走査期間数をカウントする水平同期カウンターと、
    前記デマルチプレクスにおける画素選択タイミング信号を発生する選択タイミング発生回路と、
    前記垂直同期カウンターの出力値と、前記水平同期カウンターの出力値と、前記選択タイミング発生回路の出力値とを加算処理する加算回路と、
    を含むことを特徴とする集積回路装置。
11. 請求項１０において、
    前記選択タイミング発生回路が、
    所定のカウント値毎に巡回するカウント値を前記画素選択タイミング信号として発生することを特徴とする集積回路装置。
12. 請求項９乃至１１のいずれかにおいて、
    前記第１のローテーションパターン〜前記第Ｍのローテーションパターンの各ローテーションパターンが、
    第１の画素選択データ〜第ｐの画素選択データにより構成され、
    前記変換信号生成回路が、
    前記変換信号として画素選択データ指示信号を出力し、
    前記ローテーション変換回路が、
    前記出力ローテーションパターンの第１の画素選択データ〜第ｐの画素選択データのうちの前記画素選択データ指示信号によって指示された画素選択データを画素選択信号として出力し、前記第１の画素〜前記第ｐの画素の駆動順番を設定することを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれかにおいて、
    前記デマルチプレクス後の前記複数のデータ信号において前記第１の画素〜前記第ｐの画素の駆動順番に依存して生じるオフセットである順番オフセットに対応する第１の順番オフセット用設定値〜第ｐの順番オフセット用設定値を記憶する順番オフセット用レジスターと、
    前記データ線駆動回路に対応する順番オフセット用加算回路と、
    を含み、
    前記データ線駆動回路が、前記第１の画素〜前記第ｐの画素のうちの第ｑ（ｑはｐ以下の自然数）の画素を第ｒ（ｒはｐ以下の自然数）番目に駆動するときに、
    前記順番オフセット用加算回路が、
    前記第１の画素〜前記第ｐの画素に対応する第１の画像データ〜第ｐの画像データのうちの第ｑの画像データに対して、前記第１の順番オフセット用設定値〜前記第ｐの順番オフセット用設定値のうちの第ｒの順番オフセット用設定値に基づく順番オフセット補正値を加算する処理を行うことを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれかに記載の集積回路装置を含むことを特徴とする電気光学装置。
15. 請求項１４に記載の電気光学装置を含むことを特徴とする電子機器。

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