KR20100048954A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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가츠미 오카시타
게이이치 나카모토
히사타카 가나다
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파나소닉 주식회사
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Abstract

상부에 불순물영역(61a) 및 측부에 불순물영역(61b)을 갖는 핀(fin)형 반도체영역(61)에 걸쳐 게이트절연막(62)이 형성된다. 게이트절연막(62) 외측에 위치하는 부분의 핀(fin)형 반도체영역(61) 상부 코너의 곡률반경(r`)은, 게이트절연막(62) 하측에 위치하는 부분의 핀형 반도체영역(61) 상부 코너의 곡률반경(r)보다 크며 또 2r 이하이다.
핀형 FET, 게이트절연막, 상부코너의 곡률반경, 시트저항, 핀형 반도체영역

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 기판 상에 핀 형상의 반도체영역을 갖는 3차원 구조의 반도체장치 및 그 제조방법에 관한 것이다.
근래, 반도체장치의 고집적화, 고기능화 및 고속화에 따라, 반도체장치의 미세화에 대한 요구가 더욱더 높아지고 있다. 그래서, 기판 상에서의 트랜지스터 점유면적 저감을 목표로 각종 디바이스 구조가 제안되고 있다. 그 중에서도 핀(fin)형 구조를 갖는 전계효과 트랜지스터가 주목받고 있다. 이 핀형 구조를 갖는 전계효과 트랜지스터는 일반적으로 핀형 FET(field effect transistor)라 불리며, 기판 주면에 대하여 수직인 얇은 벽(핀)형상의 반도체영역으로 이루어지는 활성영역을 갖는다. 핀형 FET에서는 반도체영역의 측면을 채널면으로 이용할 수 있으므로, 기판 상의 트랜지스터 점유면적을 저감할 수 있다(예를 들어 특허문헌 1(일본 특허공개 2006-196821호 공보), 비특허문헌 1(D.Lenoble 외, Enhanced performance of PMOS MUGFET via integration of conformal plasma-doped source/drain extensions, 2006 Symposium on VLSI Technology Digest of Technical Papers, P.212) 참조).
도 17의 (a)∼(d)는 종래의 핀형 FET 구조를 나타내는 도면으로, (a)는 평면도이며, (b)는 (a)의 A-A선 단면도이고, (c)는 (a)의 B-B선 단면도이며, (d)는 (a)의 C-C선 단면도이다.
종래의 핀형 FET는, 도 17의 (a)∼(d)에 나타내는 바와 같이 실리콘으로 이루어지는 지지기판(101)과, 지지기판(101) 상에 형성된 산화실리콘으로 이루어지는 절연층(102)과, 절연층(102) 상에 핀형상으로 형성된 반도체영역(이하, "핀형 반도체영역"이라 칭함)(103a∼103d)과, 핀형 반도체영역(103a∼103d) 상에 게이트절연막(104a∼104d)을 개재하고 형성된 게이트전극(105)과, 게이트전극(105)의 측면 상에 형성된 절연성 측벽 스페이서(106)와, 핀형 반도체영역(103a∼103d)에서의 게이트전극(105)을 개재하는 양 측방영역에 형성된 확장(extension)영역(107)과, 핀형 반도체영역(103a∼103d)에서의 게이트전극(105) 및 절연성 측벽 스페이서(106)를 개재하는 양 측방영역에 형성된 소스-드레인영역(117)을 갖는다. 핀형 반도체영역(103a∼103d)은, 절연층(102) 상에서 게이트 폭 방향으로 일정간격으로 나열되도록 배치된다. 게이트전극(105)은, 게이트 폭방향으로 핀형 반도체영역(103a∼103d)에 걸쳐 형성된다. 확장영역(107)은, 핀형 반도체영역(103a∼103d) 각각의 상부에 형성된 제 1 불순물영역(107a)과, 핀형 반도체영역(103a∼103d) 각각의 측부에 형성된 제 2 불순물영역(107b)으로 구성된다. 또 소스-드레인영역(117)은, 핀형 반도체영역(103a∼103d) 각각의 상부에 형성된 제 3 불순물영역(117a)과, 핀형 반도체영역(103a∼103d) 각각의 측부에 형성된 제 4 불순물영역(117b)으로 구성된다. 여기서 포켓영역의 설명 및 도시는 생략한다.
도 18의 (a)∼(d)는 종래의 반도체장치 제조방법을 공정 순으로 나타내는 단면도이다. 또, 도 18의 (a)∼(d)는 도 17의 (a)의 C-C선 단면구성과 대응한다. 또한 도 18의 (a)∼(d)에서 도 17의 (a)∼(d)에 나타낸 구조와 동일 구성요소에는 동일부호를 부여하며, 중복되는 설명을 생략한다.
우선 도 18의 (a)에 나타내는 바와 같이, 실리콘으로 이루어지는 지지기판(101) 상에 산화실리콘으로 이루어지는 절연층(102)이 형성되며 또, 절연층(102) 상에 실리콘으로 이루어지는 반도체층을 구비한 SOI(silicon on insulator)기판을 준비한다. 그 후, 당해 반도체층을 패터닝하여, 활성영역이 될 핀형 반도체영역(103b)을 형성한다.
다음에, 도 18의 (b)에 나타내는 바와 같이, 핀형 반도체영역(103b) 표면에 게이트절연막(104)을 형성한 후, 지지기판(101) 상의 전체면에 걸쳐 폴리실리콘막(105A)을 형성한다.
다음으로, 도 18의 (c)에 나타내는 바와 같이, 폴리실리콘막(105A) 및 게이트절연막(104)을 차례로 에칭하여, 핀형 반도체영역(103b) 상에 게이트절연막(104b)을 개재하고 게이트전극(105)을 형성한다. 그 후 게이트전극(105)을 마스크로 하고 반도체영역(103b)에 불순물을 이온주입하여, 확장영역(107) 및 포켓영역(도시 생략)을 형성한다.
다음, 도 18의 (d)에 나타내는 바와 같이, 지지기판(101) 상 전체 면에 걸쳐 절연막을 형성한 후, 이방성 드라이에칭을 이용하여 당해 절연막을 에치백함으로써, 게이트전극(105)의 측면 상에 절연성 측벽 스페이서(106)를 형성한다. 그 후, 게이트전극(105) 및 측벽(106)을 마스크로 하고 반도체영역(103b)에 불순물을 이온주입하여, 소스-드레인영역(117)을 형성한다.
이상의 공정에 의해, 핀형 반도체영역(103b) 상에 게이트절연막(104b)을 개재하고 형성된 게이트전극(105)을 갖는 핀형 MISFET(metal insulator semiconductor field effect transistor)를 얻을 수 있다.
그런데 최근, 핀형상 반도체영역의 상면 및 측면에 대하여 균일하게(conformal) 도핑을 행하기 위해, 플라즈마 도핑의 이용이 주목받고 있다. 균일하게 도핑을 하기 위해 이용되는 플라즈마 도핑법으로는, 예를 들어 펄스 DC 플라즈마 기술이 제안되고 있다(비특허문헌 1 참조). 이는 플라즈마를 단속적으로 발생시키는 방법으로, 에칭이 발생하기 어렵다는 이익이 있기는 하되, 핀형상 반도체영역으로의 도핑으로 이용할 경우, 당해 반도체영역에서 측면의 저항률이 상면 저항률에 비해 커져버린다는 문제점이 있다.
여기서 플라즈마 도핑법으로는, 비특허문헌 1의 펄스 DC 플라즈마 기술 외에, 대표적인 것으로서 특허문헌 2(국제공개 제 2006/064772호 공보)에 개시된 방법이 있다. 특허문헌 2에는 유도결합 플라즈마(ICP) 방식을 이용한 기술이 제안되고 있다. 이는 펄스 DC 플라즈마 방식에 비해 비교적 긴 시간영역(도핑시간)을 이용함으로써, 예를 들어 지름 300㎜의 웨이퍼 등 커다란 기판면 내에 균일하게 도핑을 하는 경우에 우수한 방법이다.
또, 특허문헌 3(일본 특허공개 평성 1-295416호 공보)에는, 트렌치 측면에 균일하게 도핑을 행하기 위한 도핑방법이 개시되어 있다. 단, 이는 트렌치 측면에 만 도핑을 행하는 것에 관한 기술이며, 핀형상 반도체영역의 상면 및 측면에 대하여 도핑을 행하는 것을 목적으로 하는 것은 아니다. 즉, 특허문헌 3에 개시된 바와 같은, 측면에만 도핑하는 방법에서는, 상면을 마스크로 하여 도핑하므로, 후술하는 바와 같은 본 발명의 효과, 상면 및 측면에 대한 균일한 도핑의 실현이나, 핀형상 반도체영역의 상부 코너의 치핑(chipping) 방지 등의 효과를 발휘하는 일은 없다.
[발명의 개시]
[발명이 해결하고자 하는 과제]
그러나 전술한 특허문헌 1 또는 비특허문헌 1 등에 개시되어 있는 종래의 반도체장치 제조방법에 의하면, 원하는 트랜지스터 특성이 얻을 수 없다는 문제점이 있다.
상기에 감안하여, 본 발명은, 원하는 특성이 얻어지는 핀형 반도체영역을 갖는 반도체장치(예를 들어, 드레인전류의 실질적인 감소가 발생하지 않는 장치)를 실현하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위하여, 본원 발명자들은 종래의 핀형 FET 제조방법에 의해 원하는 트랜지스터 특성을 얻을 수 없는 이유를 검토한 결과, 다음과 같은 식견을 얻었다.
도 19의 (a)는, 특허문헌 1에서의 핀형 FET의 확장영역을 형성하는 공정을 나타내는 단면도이며, 도 19의 (b)는, 비특허문헌 1에서의 핀형 FET의 확장영역을 형성하는 공정을 나타내는 단면도이다. 그리고 도 19의 (a) 및 (b)는, 도 17의 (a)의 B-B선 단면구성과 대응한다. 또 도 19의 (a) 및 (b)에서 도 17의 (a)∼(d)에 나타낸 구조와 동일 구성요소에는 동일부호를 부여하며, 중복되는 설명을 생략한다.
도 19의 (a)에 나타내는 바와 같이 특허문헌 1에 개시된 방법에서는, 핀형 반도체영역(103a∼103d)의 상면뿐만이 아닌 측면에도 불순물을 도입하기 위해, 이온주입에 의해 이온(108a 및 108b)을 각각 수직방향에 대하여 서로 다른 쪽으로 기울어진 주입각도로 핀형 반도체영역(103a∼103d)에 주입함으로써 확장영역(107)을 형성한다. 이 경우 핀형 반도체영역(103a∼103d) 상부에는, 이온(108a) 및 이온(108b) 양쪽이 주입되어 이루어지는 제 1 불순물영역(107a)이 형성된다. 그러나 핀형 반도체영역(103a∼103d)의 각 측부에는, 이온(108a) 또는 이온(108b)의 어느 한쪽이 주입되어 이루어지는 제 2 불순물영역(107b)이 형성된다. 즉 이온(108a)의 도즈량과 이온(108b)의 도즈량이 같을 경우, 제 1 불순물영역(107a)의 주입 도즈량은 제 2 불순물영역(107b) 주입 도즈량의 2배 크기가 되어버린다.
또, 도 19의 (b)에 나타내는 바와 같이 비특허문헌 1에 개시된 방법에서는, 플라즈마 도핑법을 이용하여 핀형 반도체영역(103a∼103d)에 확장영역(107)을 형성한다. 플라즈마 도핑법을 이용하여 불순물주입을 실시한 경우, 핀형 반도체영역(103a∼103d) 상부에는 주입이온(109a)과, 흡착종(가스분자나 라디칼 등 중성종)(109b), 및 스퍼터링에 의해 핀형 반도체영역(103a∼103d)으로부터 이탈하는 불순물(109c)과의 균형에 의해 정해지는 주입도즈량을 갖는 제 1 불순물영역(107a)이 형성된다. 그러나 핀형 반도체영역(103a∼103d) 각 측부의 주입도즈량에 대해서는 주입이온(109a)이나 스퍼터링에 의한 이탈분술물(109c)의 영향은 작으며, 주로 흡착종(109b)에 의해 정해지는 주입 도즈량을 갖는 제 2 불순물영역(107b)이 형성된다. 그 결과 제 1 불순물영역(107a)의 주입도즈량은, 제 2 불순물영역(107b)의 주입도즈량에 비해 예를 들어 25％ 정도 이상 높아지므로, 제 1 불순물영역(107a)의 시트저항은, 제 2 불순물영역(107b)의 시트저항에 비해 예를 들어 25％ 정도 이상 낮아진다.
또한, 핀형 반도체영역에 불순물영역을 형성하기 위해 특허문헌 2에 개시된 플라즈마 도핑법을 적용한 경우, 다음과 같은 문제가 있다. 도 20의 (a)에 나타내는 바와 같이, 특허문헌 2에 개시된 플라즈마 도핑법(플라즈마 생성가스는 B2H6/He)을 평탄한 반도체영역(151)에 적용한 경우, 반도체영역(151)을 구성하는 실리콘의 치핑량은 1㎚/min 이하이다. 그러나 도 20의 (b)에 나타내는 바와 같이 특허문헌 2에 개시된 플라즈마 도핑법을 이용하여 핀형 반도체영역에 불순물영역을 형성한 경우, 평탄한 반도체영역(151) 상 핀형 반도체영역(152)의 상부 코너의 치핑량은 10㎚/min보다 커져버린다. 도 21은, 이와 같은 문제가 발생한 핀형 반도체영역 상에 게이트절연막을 개재하고 게이트전극을 형성한 양상을 나타내는 사시도이다. 도 21에 나타내는 바와 같이, 상부에 불순물영역(161a) 및 측부에 불순물영역(161b)을 갖는 핀형 반도체영역(161)에 걸쳐 게이트절연막(162)을 개재하고 게이트전극(163)이 형성된다. 여기서 a, b, c, d는 안마(鞍馬)형상 게이트절연막(162)의 내벽 중 소스측 코너를 표시하며, a", b", c", d"는 핀형 반도체영역(161)의 소스측 단면까지 코너(a, b, c, d)를 평행 이동시킨 것이다. 즉, 핀형 반도체영역(161) 상부 코너의 치핑량(G)은, 당해 상부 코너부터 b" 또는 c"까지의 거리이며, 당해 상부 코너의 곡률반경을 r로 하면, G＝(√2－1)·r이다(도핑 전의 상부 코너 곡률반경(r`)이 0인 경우). 핀형 반도체영역(161) 상부 코너의 치핑량(G)이 커지면, 게이트절연막(162) 내벽 코너(b 또는 c)와, 예를 들어 확장영역이 될 불순물영역(161a 또는 161b) 사이에 의도하지 않는 틈새가 생겨버린다.
이상 설명한 바와 같이, 종래의 핀형 FET 확장영역 형성방법에 의하면(도 17, 도 18 참조), 핀형 반도체영역(103a∼103d) 상부에 형성되는 제 1 불순물영역(107a)의 주입 도즈량이, 핀형 반도체영역(103a∼103d) 측부에 형성되는 제 2 불순물영역(107b)의 주입 도즈량에 비해 높아진다. 또 제 2 불순물영역(107b)의 접합깊이는, 제 1 불순물영역(107a)의 접합깊이에 비해 얕아진다. 이로써, 제 1 불순물영역(107a)의 시트저항, 비저항 또는 확산저항은, 제 2 불순물영역(107b)의 시트저항, 비저항 또는 확산저항에 비해 낮아진다. 여기서 대상물의 시트저항을 Rs, 저항률(비저항)을 ρ, 두께(접합깊이)를 t, 확산저항을 ρw로 하면, Rs＝ρ/t이다. 또, 확산저항 측정에 있어서 널리 알려져있는 관계식 ρw＝CF×k×ρ/2πr로 표시되는 바와 같이, 저항률(비저항)(ρ)과 확산저항(ρw)은 기본적으로 1 대 1의 관계이므로, Rs와 ρw/t 사이에 비례관계가 성립된다. 상기 관계식에서 CF는 확산저항(ρw)의 체적효과를 고려한 보정항(보정이 없을 경우에는 CF＝1)이며, k는 탐침과 시료 사이의 쇼트키장벽에서의 극성 의존성을 고려한 보정항(예를 들어 시료가 p형 실리콘일 경우에는 k＝1, 시료가 n형 실리콘일 경우에는 k＝1∼3)이고, r는 탐침 선단의 곡률반경이다.
이와 같은 확장구조를 갖는 핀형 FET를 동작시킨 경우, 확장영역(107)을 흐르는 전류는, 제 2 불순물영역(107b)에 비해 주입 도즈량이 높은, 즉 시트저항이 낮은 제 1 불순물영역(107a)에 집중하므로, 원하는 트랜지스터특성이 얻을 수 없다는 문제가 발생한다.
또, 종래의 핀형 FET에서는(도 17, 도 18 참조), 소스-드레인영역도 확장영역과 마찬가지의 이온주입법이나 플라즈마 도핑법을 이용하여 형성된다. 때문에 소스-드레인영역(117)에서도, 핀형 반도체영역(103a∼103d) 상부에 형성되는 제 3 불순물영역(117a)의 주입 도즈량이, 핀형 반도체영역(103a∼103d) 측부에 형성되는 제 4 불순물영역(117b)의 주입 도즈량에 비해 높아진다. 또 제 4 불순물영역(117b)의 접합깊이는 제 3 불순물영역(117a)의 접합깊이에 비해 얕아진다. 이와 같은 소스-드레인 구조를 갖는 핀형 FET를 동작시킨 경우, 소스-드레인영역(117)을 흐르는 전류는, 제 3 불순물영역(117a)에 비해 주입 도즈량이 높은, 즉 시트저항이 낮은 제 3 불순물영역(117b)에 집중하므로, 원하는 트랜지스터특성을 얻을 수 없다는 문제가 발생한다.
또한 종래의 핀형 FET의 확장영역 형성방법에 의하면(도 21 참조), 핀형 반도체영역(161)에 걸쳐 형성된 게이트절연막(162)의 내벽과 핀형 반도체영역(161) 확장영역과의 사이에 의도하지 않는 틈새가 생겨버린다. 이와 같은 확대구조를 갖는 핀형 FET를 동작시킨 경우, 확장영역을 흐르는 전류가, 핀형 반도체영역(161)의 상부 코너에서는 흐르기 어려워지므로, 원하는 트랜지스터특성이 얻을 수 없다는 문제가 발생한다.
상기 식견에 기초하여 본원 발명자들은 플라즈마 도핑 시의 압력을 0.6㎩ 이하, 보다 바람직하게는 0.5㎩ 이하로 설정함으로써, 핀형 반도체영역 측부에, 핀형 반도체영역 상부에 비해 80％ 이상의 주입 도즈량을 갖는 불순물영역을 구비한 반도체장치를 실현하는 방법을 발명하는데 도달했다. 특히 핀형 FET에서는 확장영역 및 소스-드레인영역의 게이트폭 방향에서 핀형 반도체영역 측부에 형성되는 불순물영역의 폭이 차지하는 비율이 70％ 이상에 달하는 경우도 있으므로, 핀형 반도체영역 측부에 형성되는 불순물영역의 주입 도즈량을, 핀형 반도체영역 상부에 형성되는 불순물영역의 주입 도즈량에 비해 가능한 한 동등하게, 또는 동등 이상으로 하는 것이 중요해지고 있다. 바꾸어 말하면, 핀형 반도체영역 측부에 형성되는 불순물영역의 비저항, 확산저항 또는 시트저항을, 핀형 반도체영역 상부에 형성되는 불순물영역의 비저항, 확산저항 또는 시트저항의 1.25배 이하로 설정하는 것이 중요해지고 있다.
여기서, 플라즈마 도핑 시의 압력 하한에 대해서는, 스루풋이나 장치 한계 등 지장이 없는 범위에서 낮게 설정할 수 있으나, 예를 들어 현행 ICP방식 플라즈마장치의 성능 등을 고려한 경우, 당해 하한은 0.1㎩ 정도이며, 장래적으로 예정된 플라즈마장치 성능을 고려한 경우, 당해 하한은 0.01㎩ 정도이다.
즉, 본 발명에 관한 제 1 반도체장치는, 기판 상에 형성되며 또 상면 및 측면을 갖는 제 1 반도체영역과, 상기 제 1 반도체영역 상부에 형성된 제 1 도전형의 제 1 불순물영역과, 상기 제 1 반도체영역 측부에 형성된 제 1 도전형의 제 2 불순물영역과, 상기 제 1 반도체영역의 소정 부분의 적어도 측면 및 상부 코너를 피복하도록 형성된 게이트절연막을 구비하며, 상기 게이트절연막 외측에 위치하는 부분의 상기 제 1 반도체영역 상부 코너의 곡률반경(r`)은, 상기 게이트절연막 하측에 위치하는 부분의 상기 제 1 반도체영역 상부 코너의 곡률반경(r)보다 크며 또 2r 이하이다.
본 발명의 제 1 반도체장치에 있어서, 상면 및 측면을 갖는 제 1 반도체영역, 즉 핀형 반도체영역 측부에 형성된 제 2 불순물영역의 주입 도즈량이, 핀형 반도체영역 상부에 형성된 제 1 불순물영역 주입 도즈량의 80％(바람직하게는 90％) 정도 이상이면, 바꾸어 말하면 제 2 불순물영역의 시트저항, 비저항 또는 확산저항이 제 1 불순물영역의 시트저항, 비저항 또는 확산저항의 1.25배 이하(보다 바람직하게는 1.1배 이하)이면, 종래기술에 비해 트랜지스터특성을 현저하게 개선할 수 있다.
또, "핀형 반도체영역의 측면 높이"/"핀형 반도체영역 상면의 게이트폭 방향의 폭"(이하, 종횡비(aspect ratio)라 칭함)이 작으면, 제 2 불순물영역의 주입 도즈량이 제 1 불순물영역의 주입 도즈량에 비해 어느 정도 작아도, 트랜지스터특성의 열화는 적다. 한편, 이 종횡비가 커짐에 따라, 제 2 불순물영역의 주입 도즈량을 제 1 불순물영역의 주입 도즈량에 비해 80％ 이상으로 할 필요성이 늘어난다.
또한, 제 1 반도체영역에 형성된 불순물영역과 게이트절연막 내벽과의 틈새를 완전히 제로로 하기 위해서는, 플라즈마 도핑을 이용한 제 1 반도체영역에 대한 에칭량을 완전히 제로로 해야 한다. 이를 위해서는, 이온밀도가 극단적으로 작은 조건을 이용해야만 하므로, 플라즈마 도핑 처리에 요하는 시간이 극단적으로 길어져, 생산성이 극단적으로 저하된다. 따라서 제 1 반도체영역에 형성된 불순물영역과 게이트절연막 내벽과의 틈새가 제로보다 크며 또 10㎚ 정도 이하이면, 바꾸어 말하면 게이트절연막 외측에 위치하는 부분의 제 1 반도체영역 상부 코너의 곡률반경(r`)이, 게이트절연막 하측에 위치하는 부분의 제 1 반도체영역 상부 코너의 곡률반경(r)보다 크며 또 2r 이하이면, 트랜지스터특성의 열화를 적게 억제하면서 플라즈마 도핑 처리의 생산성을 확보할 수 있다.
본 발명의 제 1 반도체장치에 있어서 상기 제 2 불순물영역의 접합깊이는, 상기 제 1 불순물영역의 접합깊이에 비해 동등 이상이라도 된다.
본 발명의 제 1 반도체장치에 있어서 상기 제 1 반도체영역은, 핀형상을 갖는 것이라도 된다.
본 발명의 제 1 반도체장치에 있어서 상기 제 1 반도체영역은, 상기 기판 상에 형성된 절연층 상에 형성되어도 된다.
본 발명의 제 1 반도체장치에 있어서, 상기 게이트절연막 상에 형성된 게이트전극을 추가로 구비하며, 상기 제 1 불순물영역 및 상기 제 2 불순물영역은, 상기 제 1 반도체영역의 상기 소정 부분 이외의 다른 부분에 형성되면, 핀형 FET를 구성할 수 있다. 이 경우, 상기 게이트절연막은 상기 제 1 반도체영역의 상기 소정 부분의 상면 상에 형성되어도 된다. 또, 상기 제 1 불순물영역 및 상기 제 2 불순물영역은 P형 확장영역이라도 된다. 또한, 상기 게이트전극의 측면 상에 형성된 절연성 측벽 스페이서와, 상기 제 1 반도체영역 상부에 형성된 제 1 도전형의 제 3 불순물영역과, 상기 제 1 반도체영역 측부에 형성된 제 1 도전형의 제 4 불순물영역을 추가로 구비하며, 상기 제 4 불순물영역의 시트저항(시트저항 대신 비저항 또는 확산저항이라도 된다)은 상기 제 3 불순물영역 시트저항(시트저항 대신 비저항 또는 확산저항이라도 된다)의 1.25배 이하이고, 상기 제 3 불순물영역 및 상기 제 4 불순물영역은, 상기 제 1 반도체영역의 상기 다른 부분 중, 상기 절연성 측벽 스페이서 외측에 위치하는 부분에 형성되어도 된다. 여기서 상기 제 3 불순물영역 및 상기 제 4 불순물영역은 P형 소스-드레인영역이라도 된다.
본 발명의 제 1 반도체장치에 있어서, 상기 게이트절연막 상에 형성된 게이트전극을 추가로 구비하며, 상기 제 1 불순물영역 및 상기 제 2 불순물영역은, 상기 제 1 반도체영역의 상기 소정 부분 이외의 다른 부분에 형성된 경우, 상기 게이트전극 측면 상에 형성된 절연성 측벽 스페이서를 추가로 구비하고, 상기 제 1 불순물영역 및 상기 제 2 불순물영역은, 상기 제 1 반도체영역의 상기 다른 부분 중, 상기 절연성 측벽 스페이서 외측에 위치하는 부분에 형성되어도 된다. 여기서 상기 제 1 불순물영역 및 상기 제 2 불순물영역은 P형 소스-드레인영역이라도 된다.
본 발명의 제 1 반도체장치에 있어서, 상기 게이트절연막 상에 형성된 게이트전극을 추가로 구비하며, 상기 제 1 불순물영역 및 상기 제 2 불순물영역은, 상기 제 1 반도체영역의 상기 소정 부분 이외의 다른 부분에 형성된 경우, 상기 제 1 반도체영역의 측면 높이가, 상기 제 1 반도체영역 상면의 게이트 폭 방향 폭에 비해 크면, 본 발명에 의한 효과가 현저하게 얻어진다.
본 발명에 관한 제 2 반도체장치는, 기판 상에 형성되며 또 상면 및 측면을 각각 갖는 복수의 반도체영역과, 상기 복수 반도체영역 각각의 상부에 형성된 제 1 도전형의 제 1 불순물영역과, 상기 복수의 반도체영역 각각의 측부에 형성된 제 1 도전형의 제 2 불순물영역과, 상기 복수의 반도체영역의 소정 부분의 적어도 측면 및 상부 코너를 피복하도록 형성된 복수의 게이트절연막을 구비하며, 상기 복수의 게이트절연막 외측에 위치하는 부분의 상기 복수 반도체영역 상부 코너의 곡률반경(r`)은, 상기 복수의 게이트절연막 하측에 위치하는 부분의 상기 복수 반도체영역 상부 코너의 곡률반경(r)보다 크며 또 2r 이하이다.
본 발명의 제 2 반도체장치에 있어서, 상면 및 측면을 갖는 복수의 반도체영역, 즉 핀형 반도체영역 측부에 형성된 제 2 불순물영역의 주입 도즈량이, 핀형 반도체영역 상부에 형성된 제 1 불순물영역 주입 도즈량의 80％(보다 바람직하게는 90％) 정도 이상이면, 바꾸어 말하면 제 2 불순물영역의 시트저항, 비저항 또는 확산저항이, 제 1 불순물영역의 시트저항, 비저항 또는 확산저항의 1.25배 이하(보다 바람직하게는 1.1배 이하)이면, 종래기술에 비해 트랜지스터특성을 현저하게 개선할 수 있다.
본 발명의 제 2 반도체장치에 있어서, 상기 복수 반도체영역 각각의 위에 게이트절연막을 개재하고 형성된 게이트전극을 추가로 구비하며, 상기 게이트전극은, 게이트폭 방향으로 상기 복수의 반도체영역에 걸쳐 형성되면 핀형 FET를 구성할 수 있다. 이때, 상기 제 1 불순물영역 및 상기 제 2 불순물영역은 P형 확장영역이라도 되며, 또는 P형 소스-드레인영역이라도 된다.
본 발명의 제 2 반도체장치에 있어서, 상기 복수 반도체영역 각각의 게이트길이 방향 양 단부를 접속하는 제 3 반도체영역을 추가로 구비해도 된다.
본 발명에 관한 반도체장치의 제조방법은 전술한 본 발명의 제 1 또는 제 2 반도체장치를 제조하기 위한 방법으로서, 기판 상에, 상면 및 측면을 갖는 제 1 반도체영역을 형성하는 공정(a)과, 상기 제 1 반도체영역에 제 1 도전형의 불순물을 플라즈마 도핑법으로 주입하고, 이로써 상기 제 1 반도체영역 상부에 제 1 불순물영역을 형성함과 더불어, 상기 제 1 반도체영역 측부에 제 2 불순물영역을 형성하는 공정(b)을 구비하며, 상기 공정(b)에서 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정한다.
즉 본 발명의 반도체장치 제조방법은, 플라즈마 도핑법을 이용한 경우의 핀형상 반도체영역에 대한 에칭량 및 주입 도즈량의 제에에 특징을 가지며, 플라즈마 도핑 시의 압력을 조정함으로써 에칭량을 억제하기가 가능해짐과 더불어, 도핑 후에 어닐링 처리를 실시함으로써, 주입 도즈량의 제어를 통해 시트저항을 원하는 값으로 제어하기가 가능해진다.
구체적으로는, 플라즈파 도핑에서, 원료가스를 플라즈마 중으로 공급하면, 라디칼, 이온 또는 원료가스의 구성분자 혹은 당해 분자가 분해되어 이루어지는 분자 혹은 원자가 플라즈마 중에 존재하게 되는데, 본 발명은,
(1)플라즈마 중의 이온은 기본적으로 기판 주면에 대하여 수직으로 입사하는 점
(2)플라즈마 중의 가스분자나 라디칼 등 중성종은 기판 주면에 대하여 불규칙한 방향으로부터 입사하는 점
(3)반도체 중으로 도입된 불순물은 이온으로서 도입되어도 중성종으로서 도입되어도 열처리에 의해 활성화되어 전기전도에 기여하는 점
에 착안하여, 이들 이온, 가스분자 및 라디칼 등이 갖는 본래 성질 (1)∼(3)에 더불어, 본원 발명자들이 실험에서 새로 발견한, 핀형상 반도체영역에 플라즈마 도핑을 실시한 경우의 특유의 성질
(4)핀형상 반도체영역의 코너부분(상부 코너)을 에칭하는 요인은 기본적으로 플라즈마 중의 이온이며, 이온밀도를 저하시킴으로써 코너부분의 에칭량이 억제되는 점
을 핀형 FET 등 3차원 소자에 적용하는 방법으로서, "플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정하는 것"을 주요한 특징으로 한다. 이로써, 플라즈마 도핑 시의 압력을 충분히 저하시킴으로써 이온밀도가 매우 낮은 수준에까지 저하되므로, 핀형상 반도체영역 코너부분의 에칭량이 억제된다. 또, 이와 동시에 기판 주면에 대하여 수직으로 입사하는 불순물의 양을 적게 하여, 상대적으로 기판 주면에 대하여 불규칙한 방향으로부터서 입사하는 불순물의 양을 증가시킬 수 있다. 또한 이온밀도가 저하된 것에 기인하는 주입 도즈량의 저하에 대해서는, 원료가스 중의 불순물을 함유한 가스의 비율을 희석가스에 대하여 증가시킴으로써 주입 도즈량 저하를 보완하여, 원하는 주입 도즈량을 달성할 수 있다. 이로써, 반도체영역 측부에, 반도체영역 상부에 비해 80％ 이상의 주입 도즈량을 갖는 불순물영역을 구비한 반도체장치를 얻을 수 있다. 따라서, 예를 들어 핀형 FET에서 확장영역 및 소스-드레인영역의 게이트폭 방향 폭에서 핀형 반도체영역 측부에 형성되는 불순물영역의 폭이 차지하는 비율이 커져도, 원하는 트랜지스터특성을 얻을 수 있다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b)에서, 플라즈마 도핑 시의 압력을 0.1㎩ 이상이며 또 0.5㎩ 이하로 설정하면, 플라즈마 도핑의 스루풋을 저하시키는 일없이, 핀형상 반도체영역 코너부분의 에칭량을 확실하게 억제할 수 있다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(a)과 공정(b) 사이에, 상기 제 1 반도체영역의 소정 부분의 적어도 측면 및 상부 코너를 피복하도록 게이트절연막을 형성하는 공정을 추가로 구비하며, 상기 공정(b) 후, 상기 게이트절연막 외측에 위치하는 부분의 상기 제 1 반도체영역 상부 코너의 곡률반경(r`)은, 상기 게이트절연막 하측에 위치하는 부분의 상기 제 1 반도체영역 상부 코너의 곡률반경(r)보다 크며 또 2r 이하라도 된다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b)에서, 플라즈마 도핑 시의 이온 전류밀도를 0.5㎃/㎠ 이하로 설정해도 된다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b) 후, 제 2 불순물영역의 주입 도즈량이, 핀형 반도체영역 상부에 형성된 제 1 불순물영역 주입 도즈량의 80％(보다 바람직하게는 90％) 정도 이상이면, 바꾸어 발하면, 상기 공정(b) 후, 제 2 불순물영역의 시트저항(비저항 또는 확산저항이라도 된다)이 제 1 불순물영역의 시트저항(비저항 또는 확산저항이라도 된다)의 1.25배 이하(보다 바람직하게는 1.1배 이하)이면, 종래기술에 비해 트랜지스터특성을 현저하게 개선할 수 있다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(a)보다 전에, 상기 기판 상에 절연층을 형성하는 공정을 추가로 구비하며, 상기 공정(a)에서, 상기 절연층 상에 상기 제 1 반도체영역을 형성해도 된다.
본 발명의 반도체장치 제조방법에 있어서, 상기 제 1 반도체영역의 측면은 상기 제 1 반도체영역의 상면에 대하여 수직인 면이라도 된다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b)은, 상기 불순물을 함유한 가스로 이루어지는 플라즈마를 이용하여 행해지며, 상기 불순물을 함유한 가스는, 붕소원자와 수소원자로 이루어지는 분자(BmHn(m, n은 자연수))를 함유한 것이라도 된다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b)은, 상기 불순물을 함유한 가스로 이루어지는 플라즈마를 이용하여 행해지며, 상기 불순물을 함유한 가스는, 붕소원자를 함유한 분자를 희가스로 희석하여 이루어지는 가스라도 된다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b)은, 상기 불순물을 함유한 가스로 이루어지는 플라즈마를 이용하여 행해지며, 상기 불순물을 함유한 가스는, 상기 불순물을 함유한 분자를 헬륨으로 희석하여 이루어지는 가스라도 된다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b)은, 상기 불순물을 함유한 가스로 이루어지는 플라즈마를 이용하여 행해지며, 상기 불순물을 함유한 가스는 B2H6와 He과의 혼합가스라도 된다. 이 경우, 상기 혼합가스에서의 B2H6의 질량농도가 0.01％ 이상 1％ 이하이면 실리콘 중으로 붕소를 도입시키기 쉬워지므로 보다 바람직하다. B2H6 가스농도가 0.01％ 이하이면 충분한 양의 붕소가 도입되기 어려워지며, 1％ 이상이 되면 반도체기판 표면에 붕소를 함유한 퇴적물이 부착되어 퇴적되기 쉬워진다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b)은, 상기 불순물을 함유한 가스로 이루어지는 플라즈마를 이용하여 행해지며, 상기 불순물을 함유한 가스는, BF3를 함유한 것이라도 된다. F는 실리콘과 화합하기 쉬운 원소이지만, H도 마찬가지로 실리콘과 화합하기 쉽다. B2H6과 BF3는, B 1개에 대하여 실리콘과 화합하기 쉬운 F 또는 H가 3개 존재한다. 이와 같이 B에 대한 F또는 H의 비율이 1:3으로, 마찬가지의 비율이므로, BF3를 이용한 경우에도 B2H6을 이용한 경우와 마찬가지의 효과를 기대할 수 있다.
본 발명의 반도체장치 제조방법에 있어서, 상기 공정(b)은, 상기 불순물을 함유한 가스로 이루어지는 플라즈마를 이용하여 행해지며, 상기 불순물을 함유한 가스는, As 또는 P을 함유한 것이라도 된다. As 및 P는 실리콘과 화합하기 어려우므로, 마찬가지로 실리콘과 화합하기 어려운 B를 함유한 B2H6과 같은 가스를 이용한 경우와 마찬가지로, As 또는 P을 함유한 가스를 이용함으로써, 핀형상 반도체영역 코너부분의 에칭량을 특별히 억제할 수 있다는 효과가 얻어진다. AS 또는 P을 함유한 가스로는, 구체적으로 AsH4 또는 PH3을 함유한 가스를 이용할 수 있다.
또 본 발명에 관한 다른 반도체장치의 제조방법은, 반도체영역에 제 1 도전형의 불순물을 플라즈마 도핑법으로 주입하여, 상기 반도체영역에 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 불순물영역을 형성하는 공정에서 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정한다.
본 발명에 관한 다른 반도체장치의 제조방법에 의하면, 플라즈마 도핑 시의 압력을 조정함으로써 에칭량을 억제하는 것이 가능해짐과 더불어, 도핑 후에 어닐링을 실시함으로써, 주입 도즈량의 제어를 통해 시트저항을 원하는 갓으로 제어하기가 가능해진다.
[발명의 효과]
본 발명에 의하면, 핀형 반도체영역 측부에, 핀형 반도체영역 상부에 비해 동등 이상의 주입 도즈량을 갖는 불순물영역을 구비한 반도체장치, 바꾸어 말하면 핀형 반도체영역 측부에 저 시트저항의 불순물영역을 구비한 반도체장치를 얻을 수 있으므로, 핀형 FET 등 3차원 소자의 특성열화를 방지할 수 있다.
도 1의 (a)∼(d)는 본 발명의 제 1 실시형태에 관한 반도체장치 구조를 나타내는 도이며, (a)는 평면도이고, (b)는 (a)의 A-A선 단면도이며, (c)는 (a)의 B-B선 단면도이고, (d)는 (a)의 C-C선 단면도이다.
도 2의 (a)∼(d)는 본 발명의 제 1 실시형태에 관한 반도체장치의 제조방법을 공정 순으로 나타내는 단면도이다.
도 3은 본 발명의 플라즈마 도핑에 의한 도핑방법을 설명하기 위한 단면도이다.
도 4의 (a)는 본 발명 제 1 실시형태의 제 1 실시예에서의 플라즈마 도핑 전의 핀형 반도체영역 단면형상을 모식적으로 나타내는 도이며, (b)는 본 발명 제 1 실시형태의 제 1 실시예에서의 플라즈마 도핑 후의 핀형 반도체영역 단면형상을 모식적으로 나타내는 도이다.
도 5의 (a) 및 (b)는 본 발명 제 1 실시형태의 제 1 실시예에서의 플라즈마 도핑 전의 핀형 반도체영역 단면형상을 모식적으로 나타내는 도 및 그 확대도이며, (c) 및 (d)는 (a) 및 (b)에 나타내는 핀형 반도체영역의 사시도 및 그 확대도이다.
도 6의 (a)는 본 발명 제 1 실시형태의 제 1 실시예에서의 플라즈마 도핑 후의 핀형 반도체영역 단면구조를 모식적으로 나타내는 도이며, (b)는 (a)의 A-A선 상에서의 확산저항 변화를 나타내는 도이고, (c)는 (a)의 B-B선 상에서의 확산저항 변화를 나타내는 도이며, (d)는 본 발명 제 1 실시형태의 제 1 실시예에서 형성된 제 1 불순물영역(핀 상부)의 SIMS측정결과를 나타내는 도이다.
도 7은 본 발명 제 1 실시형태의 제 1 실시예에서의 플라즈마 도핑 후의 핀형 반도체영역 단면구조를 모식적으로 나타내는 도이다.
도 8은 본 발명 제 1 실시형태의 제 1 실시예에서의 플라즈마 도핑 후의 핀형 반도체영역 단면구조를 모식적으로 나타내는 도이다.
도 9는 본 발명 제 1 실시형태의 제 1 실시예에서의 핀 코너부 치핑량의 시간변화를 나타내는 도이다.
도 10의 (a)는 본 발명 제 1 실시형태의 제 2 실시예에서의 압력과 이온전류밀도의 관계를 나타내는 도이며, (b)는 본 발명 제 1 실시형태의 제 2 실시예에서의 압력과 전자온도의 관계를 나타내는 도이다.
도 11은 본 발명 제 1 실시형태의 제 2 실시예에서의 플라즈마 도핑 후의 핀형 반도체영역 단면형상을 모식적으로 나타내는 도이다.
도 12는 본 발명 제 1 실시형태에 관한 반도체장치 구조의 일례를 모식적으로 나타내는 사시도이다.
도 13은 본 발명 제 1 실시형태에 관한 반도체장치 구조의 다른 례를 모식적으로 나타내는 사시도이다.
도 14는 본 발명 제 1 실시형태의 제 1 변형예에 관한 반도체장치의 평면도이다.
도 15의 (a)∼(c)는 본 발명 제 1 실시형태의 제 2 변형예에 관한 반도체장치 단면구조를 나타내는 도이며, 도 15의 (a)는 도 1의 (a)의 A-A선 단면도이고, 도 15의 (b)는 도 1의 (a)의 B-B선 단면도이며, 도 15의 (c)는 도 1의 (a)의 C-C선 단면도이다.
도 16은 제 1 비교예에서의 플라즈마 도핑 후의 핀형 반도체영역 단면형상을 모식적으로 나타내는 도이다.
도 17의 (a)∼(d)는 종래의 핀형 FET 구조를 나타내는 도이며, (a)는 평면도 이고, (b)는 (a)의 A-A선 단면도이며, (c)는 (a)의 B-B선 단면도이고, (d)는 (a)의 C-C선 단면도이다.
도 18의 (a)∼(d)는 종래의 반도체장치의 제조방법을 공정 순으로 나타내는 단면도이다.
도 19의 (a)는 특허문헌 1에서의 핀형 FET의 소스-드레인영역을 형성하는 공정을 나타내는 단면도이며, (b)는 비특허문헌 1에서의 핀형 FET의 소스-드레인영역을 형성하는 공정을 나타내는 단면도이다.
도 20의 (a)는 특허문헌 2에 개시된 플라즈마 도핑법을 평탄한 반도체영역에 적용한 경우의 치핑량을 설명하는 도이며, (b)는 특허문헌 2에 개시된 플라즈마 도핑법을 핀형상 반도체영역에 적용한 경우의 치핑량을 설명하는 도이다.
도 21은 종래의 반도체장치 구조를 모식적으로 나타내는 사시도이다.
[부호의 설명]
11 : 지지기판 12 : 절연층
13a∼13f, 51, 61 : 핀형 반도체영역 14(14a∼14d), 62 : 게이트절연막
15, 63 : 게이트전극 15A : 폴리실리콘막
16 : 절연성 측벽 스페이서 17 : 확장(extension)영역
17a : 제 1 불순물영역 17b : 제 2 불순물영역
18a : 주입이온 18b : 흡착종
18c : 이탈불순물 24a∼24d : 절연막
27 : 소스-드레인영역 27a : 제 3 불순물영역
27b : 제 4 불순물영역 52 : 저저항영역
61a, 61b : 불순물영역
(제 1 실시형태)
이하, 본 발명의 제 1 실시형태에 관한 반도체장치의 구조에 대하여 도면을 참조하면서 설명하기로 한다.
도 1의 (a)∼(d)는 본 발명의 제 1 실시형태에 관한 반도체장치이며, 구체적으로는 핀형 FET를 갖는 반도체장치 구조를 나타내는 도로서, (a)는 평면도이고, (b)는 (a)의 A-A선 단면도이며, (c)는 (a)의 B-B선 단면도이고, (d)는 (a)의 C-C선 단면도이다.
본 실시형태의 핀형 FET는, 도 1의 (a)∼(d)에 나타내는 바와 같이, 예를 들어 실리콘으로 이루어지는 지지기판(11)과, 지지기판(11) 상에 형성된 예를 들어 산화실리콘으로 이루어지는 절연층(12)과, 절연층(12) 상에 형성된 핀형 반도체영역(13a∼13d)과, 핀형 반도체영역(13a∼13d) 상에 예를 들어 실리콘산질화막으로 이루어지는 게이트절연막(14a∼14d)을 개재하고 형성된 게이트전극(15)과, 게이트전극(15) 측면 상에 형성된 절연성 측벽 스페이서(16)와, 핀형 반도체영역(13a∼13d)의 게이트전극(15)을 개재하는 양 측방영역에 형성된 확장영역(17)과, 핀형 반도체영역(13a∼13d)의 게이트전극(15) 및 절연성 측벽 스페이서(16)를 개재하는 양 측방영역에 형성된 소스-드레인영역(27)을 갖는다. 각 핀형 반도체영역(13a∼13d)은 게이트폭 방향의 폭(a)이 예를 들어 30㎚ 정도이며, 게이트길이 방향의 폭(b)이 예를 들어 200㎚ 정도이고, 높이(두께)(c)가 예를 들어 50㎚ 정도이며, 절연층(12) 상에서 게이트폭 방향으로 피치(d)(예를 들어 60㎚ 정도)로 나열되도록 배치된다. 여기서 핀형 반도체영역(13a∼13d)의 상면과 측면은 서로 수직이라도 되며, 수직이 아니라도 된다. 게이트전극(15)은 게이트폭 방향으로 핀형 반도체영역(13a∼13d)에 걸쳐 형성된다. 확장영역(17)은, 핀형 반도체영역(13a∼13d) 각각의 상부에 형성된 제 1 불순물영역(17a)과, 핀형 반도체영역(13a∼13d) 각각의 측부에 형성된 제 2 불순물영역(17b)으로 구성된다. 또 소스-드레인영역(27)은, 핀형 반도체영역(13a∼13d) 각각의 상부에 형성된 제 3 불순물영역(27a)과, 핀형 반도체영역(13a∼13d) 각각의 측부에 형성된 제 4 불순물영역(27b)으로 구성된다. 여기서 포켓영역의 설명 및 도시는 생략한다.
본 실시형태의 특징은, 핀형 반도체영역 측부에 형성된 제 2 불순물영역(17b)의 주입 도즈량이, 핀형 반도체영역 상부에 형성된 제 1 불순물영역(17a)의 주입 도즈량에 비해 80％ 이상으로 설정되는 점이다. 이로써, 확장영역(17)을 구성하는 제 2 불순물영역(17b)의 시트저항을, 제 1 불순물영역(17a) 시트저항의 1.25배 이하로 설정할 수 있으므로, 확장영역(17)의 게이트폭 방향의 폭에서 핀형 반도체영역 측부에 형성된 제 2 불순물영역(17b)의 폭이 차지하는 비율이 커져도, 원하는 트랜지스터특성을 얻을 수 있다. 마찬가지로, 핀형 반도체영역 측부에 형성된 제 4 불순물영역(27b)의 주입 도즈량이, 핀형 반도체영역 상부에 형성된 제 3 불순물영역(27a)의 주입 도즈량에 비해 80％ 이상으로 설정된다. 이로써, 소스-드레인영역(27)을 구성하는 제 4 불순물영역(27b)의 시트저항을, 제 3 불순물영 역(27a) 시트저항의 1.25배 이하로 설정할 수 있으므로, 소스-드레인영역(27)의 게이트폭 방향의 폭에서 핀형 반도체영역 측부에 형성된 제 4 불순물영역(27b)의 폭이 차지하는 비율이 커져도, 원하는 트랜지스터특성을 얻을 수 있다.
이상의 설명에서는, 제 2 불순물영역(17b)(제 4 불순물영역(27b))의 시트저항을 제 1 불순물영역(17a)(제 3 불순물영역(27a)) 시트저항의 1.25배 이하로 설정하나, 제 2 불순물영역(17b)(제 4 불순물영역(27b))의 비저항 또는 확산저항을 제 1 불순물영역(17a)(제 3 불순물영역(27a))의 비저항 또는 확산저항의 1.25배 이하로 설정해도 마찬가지의 효과가 얻어진다. 여기서 대상물의 시트저항을 Rs, 저항률(비저항)을 ρ, 두께(접합깊이)를 t, 확산저항을 ρw로 하면, Rs＝ρ/t이다. 또, 저항률(비저항)(ρ)과 확산저항(ρw)은 기본적으로 1 대 1의 관계이므로, Rs와 ρw/t 사이에 비례관계가 성립된다. 이하의 설명에서는 주로 "시트저항"을 이용하여 설명을 하나. 저항의 대소관계에 대해서는 "시트저항"을 "비저항" 또는 "확산저항"으로 바꾸어 읽어도 된다.
그리고 본 실시형태에서, 핀형 반도체영역 측부에 형성된 제 2 불순물영역(17b)의 주입 도즈량이, 핀형 반도체영역 상부에 형성된 제 1 불순물영역(17a) 주입 도즈량의 80％(보다 바람직하게는 90％) 정도 이상이면, 바꾸어 말하면, 제 2 불순물영역(17b)의 시트저항, 비저항 또는 확산저항이 제 1 불순물영역(17a)의 시트저항, 비저항 또는 확산저항의 1.25배 이하(보다 바람직하게는 1.1배 이하)이면, 종래기술에 비해 트랜지스터특성을 현저하게 개선할 수 있다. 마찬가지로, 핀형 반도체영역 측부에 형성된 제 4 불순물영역(27b)의 주입 도즈량이, 핀형 반도체영 역 상부에 형성된 제 3 불순물영역(27a) 주입 도즈량의 80％(보다 바람직하게는 90％) 정도 이상이면, 바꾸어 말하면, 제 4 불순물영역(27b)의 시트저항, 비저항 또는 확산저항이 제 3 불순물영역(27a)의 시트저항, 비저항 또는 확산저항의 1.25배 이하(보다 바람직하게는 1.1배 이하)이면, 종래기술에 비해 트랜지스터특성을 현저하게 개선할 수 있다.
또 본 실시형태에서 "핀형 반도체영역의 측면 높이"/"핀형 반도체영역 상면의 게이트폭 방향의 폭"(이하, 종횡비(aspect ratio)라 칭함)이 작으면, 제 2 불순물영역(17b)의 주입 도즈량이 제 1 불순물영역(17a)의 주입 도즈량에 비해 어느 정도 작아도, 즉, 제 2 불순물영역(17b)의 시트저항, 비저항 또는 확산저항이 제 1 불순물영역(17a)의 시트저항, 비저항 또는 확산저항에 비해 어느 정도 커도 트랜지스터특성(예를 들어 드레인전류)의 열화는 적다. 한편, 이 종횡비가 커짐에 따라, 제 2 불순물영역(17b)의 주입 도즈량을 제 1 불순물영역(17a)의 주입 도즈량에 비해 동등 이상으로 할 필요성, 즉 제 2 불순물영역(17b)의 시트저항, 비저항 또는 확산저항을 제 1불순물영역(17a)의 시트저항, 비저항 또는 확산저항에 비해 동등 이하로 할 필요성이 늘어난다. 마찬가지로, 종횡비가 작으면, 제 4 불순물영역(27b)의 주입 도즈량이 제 3 불순물영역(27a)의 주입 도즈량에 비해 어느 정도 작아도, 즉 제 4 불순물영역(27b)의 시트저항, 비저항 또는 확산저항이 제 3 불순물영역(27a)의 시트저항, 비저항 또는 확산저항에 비해 어느 정도 커도, 트랜지스터특성의 열화는 적다. 한편, 이 종횡비가 커짐에 따라, 제 4 불순물영역(27b)의 주입 도즈량을 제 3 불순물영역(27a)의 주입 도즈량에 비해 동등 이상으로 할 필요 성, 즉 제 4 불순물영역(27b)의 시트저항, 비저항 또는 확산저항을 제 3 불순물영역(27a)의 시트저항, 비저항 또는 확산저항에 비해 동등 이하로 할 필요성이 늘어난다.
여기서, 전술한 트랜지스터특성, 구체적으로 드레인전류특성은, 핀형 반도체영역의 3 표면(상면 및 양 측면)의 도즈량에 의존하는데, 본 실시형태에 의하면, 상면에 위치하는 제 1 불순물영역(17a)(제 3 불순물영역(27a))의 폭이, 측면에 위치하는 제 2 불순물영역(17b)(제 4 불순물영역(27b))의 폭에 비해 작아진 경우에도, 제 2 불순물영역(17b)(제 4 불순물영역(27b))의 주입 도즈량이 비교적 크므로, 드레인전류를 크게 유지할 수 있다.
이하, 본 발명의 제 1 실시형태에 관한 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명한다.
도 2의 (a)∼(d)는 본 발명의 제 1 실시형태에 관한 반도체장치의 제조방법을 공정 순으로 나타내는 단면도이다. 그리고 도 2의 (a)∼(d)는, 도 1의 (a)의 C-C선 단면구성과 대응한다. 또, 도 2의 (a)∼(d)에서, 도 1의 (a)∼(d)에 나타낸 구조와 동일 구성요소에는 동일부호를 부여하며, 중복되는 설명을 생략한다. 또한 이하의 설명에서의 두께나 폭 등의 수치는 일례이며, 본 발명이 이들 값으로 한정되지 않음은 물론이다.
우선 도 2의 (a)에 나타내는 바와 같이, 예를 들어 실리콘으로 이루어지는 두께 800㎛의 지지기판(11) 상에 예를 들어 산화실리콘으로 이루어지는 두께 150㎚의 절연층(12)이 형성되며 또 절연층(12) 상에 예를 들어 실리콘으로 이루어지는 두께 50㎚의 반도체층을 구비한 SOI기판을 준비한다. 그 후, 당해 반도체층을 패터닝하여, 활성영역이 될 n형의 핀형 반도체영역(13b)을 형성한다. 여기서 핀형 반도체영역(13b)은 게이트폭 방향의 폭(a)이 예를 들어 30㎚ 정도이며, 게이트길이 방향의 폭(b)이 예를 들어 200㎚ 정도이고, 높이(두께)(c)가 예를 들어 50㎚ 정도이며, 인접하는 다른 핀형 반도체영역과 피치(d)(예를 들어 60㎚ 정도)로 나열되도록 배치된다.
다음에 도 2의 (b)에 나타내는 바와 같이, 핀형 반도체영역(13b)의 표면에 예를 들어 실리콘산질화막으로 이루어지는 두께 3㎚의 게이트절연막(14)을 형성한 후, 지지기판(11) 상 전체면에 걸쳐 예를 들어 두께 60㎚의 폴리실리콘막(15A)을 형성한다.
다음으로 도 2의 (c)에 나타내는 바와 같이, 폴리실리콘막(15A) 및 게이트절연막(14)을 차례로 에칭하여, 핀형 반도체영역(13b) 상에, 게이트절연막(14b)을 개재하고 예를 들어 게이트길이 방향의 폭이 60㎚인 게이트전극(15)을 형성한다. 그 후 게이트전극(15)을 마스크로 하여, 핀형 반도체영역(13b)에 대하여, 플라즈마 도핑 시의 압력을 0.6㎩이하로 설정한 플라즈마 도핑 조건에서 p형 불순물을 도핑한다. 이로써, 핀형 반도체영역(13b) 상부에 형성된 p형 제 1 불순물영역(17a)과 핀형 반도체영역(13b) 측부에 형성된 p형 제 2 불순물영역(17b)으로 이루어지는 p형 확장영역(17)을 형성한다. 이때, 제 2 불순물영역(17b)은, 제 1 불순물영역(17a)에 비해 주입 도즈량이 80％ 이상이 되도록 형성된다. 이로써, 제 2 불순물영역(17b)의 시트저항, 비저항 또는 확산저항이, 제 1 불순물영역(17a)의 시트저항, 비저항 또는 확산저항의 1.25배 이하가 되도록 제 2 불순물영역(17b)을 형성할 수 있다. 여기서 플라즈마 도핑 조건은, 예를 들어 원료가스가 He(헬륨)으로 희석된 B2H6(디보란)이며, 원료가스 중의 B2H6 농도가 0.5 질량％이고, 원료가스의 총 유량이 100㎤/분(표준상태)이며, 챔버내 압력이 0.35㎩이고, 소스전력(플라즈마 생성용 고주파전력)이 500W이며, 바이어스전압(Vpp)이 250V이고, 기판온도가 30℃이며, 플라즈마 도핑 시간이 60초이다. 그 후 게이트전극(15)을 마스크로 하고 반도체영역(13b)에 불순물을 이온주입하여, n형 포켓영역(도시 생략)을 형성한다.
다음에, 지지기판(11) 상 전체면에 걸쳐 예를 들어 두께 60㎚의 절연막을 형성한 후, 이방성 드라이에칭을 이용하여 당해 절연막을 에치백함으로써, 도 2의 (d)에 나타내는 바와 같이 게이트전극(15)의 측면 상에 절연성 측벽 스페이서(16)를 형성한다. 그 후 게이트전극(15) 및 절연성 측벽 스페이서(16)를 마스크로 하여, 핀형 반도체영역(13b)에 대하여, 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정한 플라즈마 도핑 조건에서 p형 불순물을 예를 들어 60초 동안 도핑한다. 이로써, 핀형 반도체영역(13b) 상부에 형성된 p형 제 3 불순물영역(27a)과 핀형 반도체영역(13b) 측부에 형성된 p형 제 4 불순물영역(27b)으로 이루어지는 p형 소스-드레인영역(27)을 형성한다. 이때, 제 4 불순물영역(27b)은 제 3 불순물영역(27a)에 비해 주입 도즈량이 80％ 이상이 되도록 형성된다. 이로써, 제 4 불순물영역(27b)의 시트저항, 비저항 또는 확산저항이 제 3 불순물영역(27a)의 시트저항, 비저항 또는 확산저항의 1.25배 이하가 되도록 제 4 불순물영역(27b)을 형성할 수 있다.
본 실시형태의 특징은, 핀형 FET의 확장영역(17)을 플라즈마 도핑법을 이용하여 형성하는 경우에, 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정한 플라즈마 도핑 조건을 이용하는 것이다. 이로써, 핀형 반도체영역(13b) 측부에 형성된 제 2 불순물영역(17b)이, 핀형 반도체영역(13b) 상부에 형성된 제 1 불순물영역(17a)에 비해 80％ 이상의 주입 도즈량을 갖는 확장영역(17)을 구비한 핀형 MISFET를 얻을 수 있다. 따라서 제 2 불순물영역(17b)의 시트저항, 비저항 또는 확산저항을, 제 1 불순물영역(17a)의 시트저항, 비저항 또는 확산저항의 1.25배 이하로 설정할 수 있으므로, 확장영역(17)의 게이트폭 방향의 폭에 있어서 핀형 반도체영역 측부에 형성된 제 2 불순물영역(17b)의 폭이 차지하는 비율이 커져도, 원하는 트랜지스터특성을 얻을 수 있다. 마찬가지로, 핀형 FET의 소스-드레인영역(27)을 플라즈마 도핑법을 이용하여 형성하는 경우에도, 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정한 플라즈마 도핑 조건을 이용한다. 이로써, 핀형 반도체영역(13b) 측부에 형성된 제 4 불순물영역(27b)이, 핀형 반도체영역(13b) 상부에 형성된 제 3 불순물영역(27a)에 비해 80％ 이상의 주입 도즈량을 갖는 소스-드레인영역(27)을 구비한 핀형 MISFET를 얻을 수 있다. 따라서 제 4 불순물영역(27b)의 시트저항, 비저항 또는 확산저항을, 제 3 불순물영역(27a)의 시트저항, 비저항 또는 확산저항의 1.25배 이하로 설정할 수 있으므로, 소스-드레인영역(27)의 게이트폭 방향의 폭에 있어서 핀형 반도체영역 측부에 형성된 제 4 불순물영역(27b)의 폭이 차지하는 비율이 커져도, 원하는 트랜지스터특성을 얻을 수 있다.
그리고 본 실시형태에서, n형의 핀형 반도체영역(13b)에 p형 불순물을 플라 즈마 도핑하여 p형의 확장영역(17) 및 소스-드레인영역(27), 즉 p형 MISFET를 형성하지만, 이 대신 p형의 핀형 반도체영역에 n형의 불순물을 도핑하여 n형 확장영역 및 소스-드레인영역, 즉 n형 MISFET를 형성해도 된다.
또 본 실시형태에서, 도 2의 (c) 또는 도 2의 (d)에 나타낸 플라즈마 도핑에 의한 주입 도즈량을 크게 하기 위해, 가스농도, 소스전력 또는 바이어스파워 등 다른 파라미터를 제어해도 됨을 물론이다.
또한 본 실시형태에서, 제 2 불순물영역(17b)의 시트저항을 저감하기 위해서는, 제 2 불순물영역(17b)의 접합깊이를 제 1 불순물영역(17a)의 접합깊이에 비해 동등 이상의 깊이로 설정하는 것이 바람직하다. 이와 같은 구성은, 예를 들어 핀형 반도체영역 측부에 형성된 제 2 불순물영역(17b)의 주입 도즈량이, 핀형 반도체영역 상부에 형성된 제 1 불순물영역(17a)의 주입 도즈량에 비해 커지도록 플라즈마 도핑을 실시한 후에 적절한 어닐링처리를 함으로써 실현 가능하다.
또 본 실시형태에서, 플라즈마 도핑의 원료가스로서, He으로 희석한 B2H6을 이용하나, 원료가스는 핀형 반도체영역에 주입되는 불순물을 함유한 가스라면 특별히 한정되는 것은 아니다. 예를 들어 B2H6 대신 붕소원자를 함유한 다른 분자(예를 들어 BF3), 또는 붕소원자와 수소원자로 이루어지는 다른 분자를 이용해도 되며, 혹은 AsH4 또는 PH3 등을 이용해도 된다. 또한 불순물을 함유한 가스를 He등 희가스에 의해 희석해도 되며, 희석하지 않아도 된다. 그리고 본 실시형태와 같이, 플라 즈마 도핑의 원료가스로서 He으로 희석한 B2H6을 이용할 경우, 원료가스 중 B2H6의 질량 농도는 0.01％ 이상 1％ 이하인 것이 바람직하다. 이와 같이 하면, 실리콘 중으로 붕소를 도입시키기 쉬워지므로 보다 바람직하다. 구체적으로는, B2H6가스 농도가 0.01％ 이하이면 충분한 양의 붕소가 도입되기 어려워지며, 1％ 이상이 되면 반도체기판 표면에 붕소를 함유한 퇴적물이 부착되어 퇴적물이 되기 어려워진다.
[본 발명의 메카니즘]
이하, 본 발명의 메카니즘에 대하여 도 3을 참조하면서 설명한다.
우선 도 3에 나타내는 바와 같이, 핀형 반도체영역(13a∼13d)에 대하여 p형 불순물을 플라즈마 도핑법을 이용하여 주입한다. 이로써 핀형 반도체영역(13a∼13d) 상부에는, 주입이온(18a)과, 흡착종(가스분자나 라디칼 등 중성종)(18b)과, 스퍼터링에 의해 핀형 반도체영역(13a∼13d)을 이탈하는 불순물(18c)과의 균형에 의해 결정되는 주입 도즈량을 갖는 제 1 불순물영역(17a)이 형성된다. 또 핀형 반도체영역(13a∼13d) 측부에는, 주로 흡착종(가스분자나 라디칼 등 중성종)(18b)에 의해 결정되는 주입 도즈량을 갖는 제 2 불순물영역(17b)이 형성된다. 이때, 핀형 반도체영역(13a∼13d) 측면으로 비스듬히 입사하는 이온도 존재하므로, 주입이온(18a)이나 스퍼터링에 의해 핀형 반도체영역(13a∼13d)을 이탈하는 불순물(18c)도 존재하나. 흡찹종(18b)에 비해 그 영향은 매우 작으며, 흡착종(18b)에 의한 도핑이 지배적이다. 즉, 핀형 반도체영역(13a∼13d) 상부에 도핑되는 주입이온(18a) 및 핀형 반도체영역(13a∼13d) 상부로부터 스퍼터링에 의해 이탈되는 불순물(18c)의 수에 비해, 핀형 반도체영역(13a∼13d) 측부에 도핑되는 주입이온(18a) 및 핀형 반도체영역(13a∼13d) 측부로부터 스퍼터링에 의해 이탈되는 불순물(18c)의 수는 압도적으로 적다.
이상 설명한 바와 같이, 핀형 반도체영역(13a∼13d)의 상부 및 측부에서의 도핑 차이는, 핀형 반도체영역(13a∼13d) 상부에서, 주입이온(18a)의 영향과, 스퍼터링에 의해 핀형 반도체영역(13a∼13d)으로부터 이탈되는 불순물(18c)의 영향이 큰 데 반해, 핀형 반도체영역(13a∼13d) 측부에서는 이들 영향이 매우 작은 것에 기인한다. 여기서 스퍼터링에 의해 핀형 반도체영역(13a∼13d)으로부터 이탈되는 불순물(18c)의 양도, 주입이온(18a)의 양이나 주입 에너지에 의해 영향을 받는다. 즉 핀형 반도체영역(13a∼13d)의 상부 및 측부에 있어서 도핑의 근본적 차이는, 핀형 반도체영역(13a∼13d) 상면으로 조사되는 주입이온(18a)의 양과, 핀형 반도체영역(13a∼13d) 측면으로 조사되는 주입이온(18a)의 양이 압도적으로 다르다는 점, 즉 핀형 반도체영역(13a∼13d) 상면으로 조사되는 주입이온(18a)의 양은, 핀형 반도체영역(13a∼13d) 측면에 비해 압도적으로 많은 것에 기인한다.
따라서 핀형 반도체영역(13a∼13d) 상면으로 조사되는 주입이온(18a)의 양을 매우 적게 함으로써, 전술한 핀형 반도체영역(13a∼13d)의 상부 및 측부에서의 도핑의 근본적 차이를 거의 해소할 수 있다. 즉 핀형 반도체영역(13a∼13d)의 상면으로 조사되는 주입이온(18a)의 양을 매우 적게 하면, 핀형 반도체영역(13a∼13d) 상부로 주입되는 주입이온(18a)의 양이 매우 적어짐과 동시에, 당해 상부로부터 이 탈하는 불순물(18c)의 양도 매우 적어진다. 이로써, 핀형 반도체영역(13a∼13d) 상부에서는, 주입 도즈량에 대한 주입이온(18a)의 영향이 주입 도즈량에 대한 흡착종(18b)의 영향에 비해 상대적으로 작아지므로, 흡착종(18b)에 의한 도핑이 주입 도즈량에 영향을 주는 주요인이 된다. 한편, 핀형 반도체영역(13a∼13d)의 측부에서는, 원래 흡착종(18b)에 의한 도핑이 지배적이다. 그 결과, 핀형 반도체영역(13a∼13d)의 상부에서도 측부에서도, 그 주입 도즈량이 흡착종(18b)에 의한 도핑량에 의해 거의 결정되는 상황이 된다. 흡착종(18b)에 의한 도핑의 양은, 전계의 영향을 받지 않는 불규칙한 운동방향을 갖는 중성종(가스분자나 라디칼 등)의 흡착에 의해 정해지는 양이므로, 핀형 반도체영역(13a∼13d)의 상부에서도 측부에서도 같은 정도로 된다. 이로써 제 1 불순물영역(17a)의 주입 도즈량과 제 2 불순물영역(17b)의 주입 도즈량을 동등하게 할 수 있다.
여기서, 소스-드레인영역(27)의 형성에서도, 확장영역(17)의 형성과 마찬가지의 메카니즘에 의해, 제 3 불순물영역(반도체영역 상부)(27a)의 주입 도즈량과 제 4 불순물영역(반도체영역 측부)(27b)의 주입 도즈량을 동등하게 할 수 있다.
이하, 핀 상부(제 1 불순물영역(17a))의 주입 도즈량과 핀 측부(제 2불순물영역(17b))의 주입 도즈량을 동등하게 하는 방법을 구체적인 실시예를 이용하여 설명한다.
(제 1 실시예)
제 1 실시예에서는 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 하여 플라즈마 도핑을 실시함으로써, 핀형상 반도체영역의 상부 코너(핀 코너부)의 치핑량을 억제 하면서, 높은 균일(conformal) 도핑성을 얻을 수 있다.
[핀 코너부 치핑량의 억제]
우선 제 1 실시예에서의 핀 코너부 치핑량의 억제에 대하여 도 4의 (a) 및 (b)를 참조하면서 설명하기로 한다.
도 4의 (a)는 플라즈마 도핑을 실시하기 전의 핀형 반도체영역(정확하게는 핀을 갖는 반도체영역(51))의 단면형상을 모식적으로 나타낸다. 여기서 핀의 높이 및 폭은 120㎚ 및 160㎚이며, 핀의 상호간 거리는 210㎚이다. 즉, 핀의 폭방향 중앙과 인접하는 핀의 폭방향 중앙과의 거리는 370㎚이다. 또 핀 코너부(도면 중 점선영역)의 곡률반경은 8.7㎚이다. 여기서 핀 코너부가 플라즈마 도핑 전에 완전한 직각형상이 아니라, 곡률을 갖는 형상인 이유는, 플라즈마 도핑의 전공정인 드라이에칭이나 세정공정에서 매우 약간이기는 하되 핀 코너부가 치핑되기 때문이다.
도 4의 (b)는 플라즈마 도핑을 실시한 후의 핀형 반도체영역(정확하게는 핀을 갖는 반도체영역(51))의 단면형상을 모식적으로 나타낸다. 플라즈마 도핑 조건은, 예를 들어 원료가스가 He으로 희석된 B2H6이며, 원료가스 중의 B2H6 농도가 0.5 질량％이고, 챔버내 압력이 0.35㎩이며, 소스전력(플라즈마 생성용 고주파전력)이 600W이고, 바이어스전압(Vpp)이 130V이며, 기판온도가 20℃이고, 플라즈마 도핑 시간은 200초이다. 플라즈마의 발생방식으로는, 예를 들어 ICP방식을 이용한다. 그리고 제 1 실시예에서는 핀 상면으로 조사되는 주입이온의 양을 매우 적게 하여, 핀 코너부의 치핑량을 억제하기 위해 챔버내 압력을 0.35㎩로 ICP방식으로는 매우 작게 설정한다. 이상의 조건에 의한 플라즈마 도핑을 실시한 후의 핀 코너부(도면 중 점선영역)의 곡률반경은 10.6㎚이다. 즉 제 1 실시예에서, 플라즈마 도핑 전후의 핀 코너부의 곡률반경 차는 1.9㎚이며, 이것이 200초간의 플라즈마 도핑시간에 변화한 양인 점에서, 1분당 치핑량(곡률반경의 증가량)은 0.6㎚로 매우 작음을 알 수 있다.
[균일 도핑성]
다음으로, 제 1 실시예에서의 제 1 불순물영역(핀 상부의 불순물영역) 및 제 2 불순물영역(핀 측부의 불순물영역)의 시트저항에 대하여 도면을 참조하면서 설명한다. 플라즈마 도핑 조건은, 예를 들어 원료가스가 He으로 희석한 B2H6이며, 원료가스 중의 B2H6 농도가 0.8 질량％이고, 챔버내 압력이 0.35㎩이며, 소스전력(플라즈마 생성용 고주파전력)이 500W이고, 바이어스전압(Vpp)이 250V이며, 기판온도가 20℃이고, 플라즈마 도핑 시간은 60초이다. 플라즈마의 발생방식으로는, 예를 들어 ICP방식을 이용한다. 또 핀 상면으로 조사되는 주입이온의 양을 매우 적게 하여, 제 1 불순물영역(핀 상부)의 주입 도즈량에서 흡착종에 의한 도핑 양이 주요인이 되도록, 바꾸어 말하면 원래 흡착종에 의한 도핑의 양이 주요인인 제 2 불순물영역(핀 측부)의 주입 도즈량에 제 1 불순물영역(핀 상부)의 주입 도즈량이 가까워지도록, 챔버내 압력을 0.35㎩로 ICP방식으로는 매우 작게 설정한다. 이 경우의 핀 코너부 치핑량도, 전술한 [핀 코너부 치핑량의 억제]의 경우와 같은 정도이며 매우 작다. 도 5의 (a) 및 (b)는 플라즈마 도핑을 실시하기 전의 핀형 반도체영 역(정확하게는 핀을 갖는 반도체영역(51))의 단면형상을 모식적으로 나타낸 도 및 그 확대도이며, 도 5의 (c) 및 (d)는 도 5의 (a) 및 (b)에 나타낸 핀형 반도체영역의 사시도 및 그 확대도이다. 도 5의 (a)∼(d)에 나타내는 핀형 반도체영역에서 핀의 높이 및 폭은 128㎚ 및 342㎚이며, 핀의 상호간 거리는 743㎚이다. 즉 핀의 폭방향 중앙과 인접하는 핀의 폭방향 중앙과의 거리는 1085㎚이다.
도 6의 (a)는, 플라즈마 도핑에 의해 핀형 반도체영역(정확하게는 핀을 갖는 반도체영역(51))을 구성하는 실리콘 중에 붕소를 주입한 후, 다시 1050℃의 spike RTA(rapid thermal annealing)에 의한 열처리를 실시하여 붕소를 실리콘 중에서 전기적으로 활성화함으로써 저저항영역(52)을 형성한 양상을 나타낸다. 도 6의 (a)에 나타내는 바와 같이, 제 1 불순물영역(핀 상부)만이 아닌 제 2 불순물영역(핀 측부)에도 저저항영역(52)이 형성된다.
도 6의 (b)는 도 6의 (a)의 A-A선 상에서의 SSRM(2D Scanning Spreading Resistance Microscopy)을 이용하여 측정한 확산저항의 변화를 나타내는 것이다. 여기서 도 6의 (b)에서 가로축의 제로점은 핀 상면을 의미한다. 도 6의 (b)에 나타내는 바와 같이 제 1 불순물영역(핀 상부)의 확산저항은 2.9×104Ω이다. 또 가로축의 깊이가 커짐에 따라(즉, 핀 내부에 들어감에 따라), 제 1 불순물영역(핀 상부의 저저항영역(52))으로부터의 거리가 커진다. 핀 상면에서 약 0.3㎛ 이상 떨어진 영역은 붕소가 주입되지 않고 또 열처리에 의한 붕소의 확산도 거의 없는 영역이며, 이 영역에서는 기판의 확산저항(약 1.5×106Ω)이 관찰된다.
다음 도 6의 (c)는, 도 6의 (a)의 B-B선 상에서의 확산저항 변화를 나타내는 것이다. 여기서 도 6의 (c)는, 도 6의 (a)에 나타낸 핀이 3개 나열된 부분을 SSRM 관찰한 결과를 나타내며, 도 6의 (c)에서 가로축의 제로점은 왼쪽 끝의 핀의 좌측면에서 B-B선 왼쪽방향으로 소정거리만큼 떨어진 위치를 의미한다. 또 도 6의 (c)에서 굵은 점선으로 둘러싼 영역이 도 6의 (a)에 나타낸 핀을 포함한 반도체영역의 확산저항을 나타낸다. 이 굵은 점선으로 둘러싼 영역을 보면, 가로축의 깊이가 작은 영역(예를 들어 가로축 깊이가 1.0㎛ 부근의 영역)에서는, SSRM 측정을 위해 핀 상호간에 형성된 절연체(도 6의 (a)에서 도시 생략)의 확산저항이 관찰되며, 그 값은 매우 높다. 또 가로축 깊이가 1.35 ㎛ 부근의 영역은, 도 6의 (a)에 나타낸 핀의 왼쪽 측부에 위치하는 제 2 불순물영역에 상당하며, 이 부분의 확산저항은 3.0×104Ω이다. 또한 가로축 깊이가 1.5 ㎛ 부근의 영역은, 도 6의 (a)에 나타낸 핀의 중앙부, 즉 제 1 불순물영역(핀 상부)과 2개의 제 2 불순물영역(핀의 양 측부)으로 둘러싸인 부분에 상당하며, 이 부분은 붕소가 주입되지 않고 또 열처리에 의한 붕소의 확산도 그다지 많지 않은 영역이므로, 당해 부분의 확산저항으로서는 기판의 확산저항에 가까운 값이 관찰된다. 또 가로축 깊이가 1.7 ㎛ 부근의 영역은, 도 6의 (a)에 나타낸 핀의 오른쪽 측부에 위치하는 제 2 불순물영역에 상당하며, 이 부분의 확산저항은 3.5×104Ω이다. 또한 가로축 깊이가 1.7 ㎛보다 큰 영역(예를 들어 가로축 깊이 2.0 ㎛ 부근의 영역)에서는, 재차 SSRM 측정을 위해 핀 상호간에 형성된 절연체(도 6의 (a)에서 도시 생략)의 확산저항이 관찰되며, 그 값은 매우 높다. 이상 설명한 바와 같이, 도 6의 (c)에 나타낸 3개 핀 각각의 양 측부에 위치하는 6개 제 2 불순물영역의 확산저항을 관찰하면, 왼쪽부터 차례로 2.1×104Ω, 3.0×104Ω, 3.0×104Ω, 3.5×104Ω, 3.0×104Ω, 2.9×104Ω이며, 6개 제 2 불순물영역의 확산저항 평균값은 2.9×104Ω이다. 이는 도 6의 (b)에 나타낸 제 1 불순물영역(핀 상부)의 확산저항과 동등하다.
그런데 제 1 불순물영역(핀 상부)의 시트저항과 제 2 불순물영역(핀 측부)의 시트저항을 비교하기 위해서는 양자의 확산저항 외에 양자의 접합깊이를 특정할 필요가 있다. 제 1 불순물영역(핀 상부)의 접합깊이에 대해서는, 별도 베어(bare) 실리콘기판을 이용하여, 도 6의 (a)에 나타낸 핀형 반도체영역과 동일조건으로 작성한 시료에 대하여 SIMS(secondary ion mass spectrometry)측정을 함으로써 평가할 수 있다. 도 6의 (d)는 제 1 불순물영역(핀 상부)의 SIMS측정 결과를 나타낸다. 도 6의 (d)에 나타내는 바와 같이, 붕소농도가 5×1018㎝－3이 되는 깊이를 접합깊이로 규정한 경우, 제 1 불순물영역(핀 상부)의 접합깊이는 28.5㎚임을 알 수 있다. 또 제 1 불순물영역(핀 상부)의 시트저항에 대해서는, 별도 베어 실리콘기판을 이용하여, 도 6의 (a)에 나타낸 핀형 반도체영역과 동일조건으로 작성한 시료에 대하여 사탐침법에 의한 측정을 함으로써 평가할 수 있다. 이 사탐침법에 의한 측정결과로부터, 제 1 불순물영역(핀 상부)의 시트저항이 750Ω/□임을 알았다. 한편, 제 2 불순물영역(반도체영역 측부)의 접합깊이에 대해서는, SSRM 관찰결과를 이용하여, 제 2 불순물영역(핀 측부)의 색조가 제 1 불순물영역(핀 상부)의 깊이 28.5㎚에서의 색조와 동일해질 때의 제 2 불순물영역(핀 측부) 깊이로서 구할 수 있다. 이 경우, SSRM사진의 도트 크기만큼의 측정 오차가 발생하기는 하되, 제 2 불순물영역(핀 측부)의 접합깊이를 28.5㎚±10％란 정밀도로 특정할 수 있다.
여기서 대상물의 시트저항을 Rs, 저항률(비저항)을 ρ, 두께(접합깊이)를 t, 확산저항을 ρw로 하면, Rs＝ρ/t이다. 또, 저항률(비저항)(ρ)과 확산저항(ρw)은 원리적으로 1 대 1의 관계이며, 전술한 측정의 경우에도 거의 1 대 1의 관계이므로, Rs와 ρw/t 사이에는 비례관계가 성립된다. 실험으로부터, 제 1 불순물영역(핀 상부)의 확산저항(ρw)은 2.9×104Ω이며, 두께(접합깊이)(t)는 28.5㎚이다. 이에 반해, 제 2 불순물영역(핀 측부)의 확산저항(ρw)은 2.9×104Ω이며, 두께(접합깊이)(t)는 28.5㎚±10％이다. 이상으로부터 제 1 불순물영역(핀 상부)의 시트저항과 제 2 불순물영역(핀 측부)의 시트저항이 1:1.1에서 1:0.9의 범위에 있음을 알 수 있다. 즉, 제 1 실시예에서는 제 1 불순물영역(핀 상부)의 시트저항과 제 2 불순물영역(핀 측부)의 시트저항을 겨우 ±10％의 차로 동등 정도로 설정할 수 있으며, 이는 종래기술로는 달성 불가능한 균일 도핑 성능이다.
도 7은 종횡비가 0.37, 피치가 1085㎚인 핀을 갖는 반도체영역(51)에 플라즈마 도핑으로 불순물을 주입한 후, 열처리를 실시하여 불순물을 활성화함으로써 저저항영역(52)을 형성한 양상을 나타낸다.
또 도 8은 종횡비가 1.72, 피치가 196㎚인 핀을 갖는 반도체영역(51)에 플라즈마 도핑으로 불순물을 주입한 후, 열처리를 실시하여 불순물을 활성화함으로써 저저항영역(52)을 형성한 양상을 나타낸다.
도 7 및 도 8의 어느 플라즈마 도핑에서도 균일한 도핑을 달성할 수 있다.
[플라즈마 도핑 시의 압력 임계값의 파라미터 의존성]
전술한 바와 같이 제 1 실시예에서는, 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 하여 플라즈마 도핑을 실시함으로써 핀 코너부의 치핑량을 억제할 수 있음을, 원료가스가 He으로 희석된 B2H6이며, 원료가스 중의 B2H6 농도가 0.5 질량％이고, 챔버내 압력이 0.35㎩이며, 소스전력(플라즈마 생성용 고주파전력)이 600W이고, 바이어스전압(Vpp)이 130V이며, 기판온도가 20℃이고, 플라즈마 도핑 시간이 200초인 경우를 예로 하여 설명했다. 또 제 1 실시예에서는, 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 하여 플라즈마 도핑을 실시함으로써 높은 균일 도핑성을 얻을 수 있음을, 원료가스가 He으로 희석된 B2H6이며, 원료가스 중의 B2H6 농도가 0.8 질량％이고, 챔버내 압력이 0.35㎩이며, 소스전력(플라즈마 생성용 고주파전력)이 500W이고, 바이어스전압(Vpp)이 250V이며, 기판온도가 20℃이고, 플라즈마 도핑 시간이 60초인 경우를 예로 하여 설명했다. 단, 핀 코너부의 치핑량을 억제하면서, 높은 균일 도핑성을 얻기 위한 플라즈마 도핑 시의 압력 임계값은, 다른 파라미터의 영향을 받아 변화하므로, 이하, 이에 대하여 설명하기로 한다.
우선, 제 1 실시예에서는 반도체 중에서 전기적으로 활성이 되는 원소로서 붕소를 이용했으나, 이 대신 예를 들어 인 또는 비소를 이용한 경우에 대하여 설명한다. 이는 원료가스로서, He으로 희석한 B2H6 대신, 예를 들어 He으로 희석한 PH3 또는 AsH3을 이용한 경우에 상당한다. 붕소의 원자량은 10.8, 인의 원자량은 40.0, 비소의 원자량은 74.9이므로, 인은 붕소에 비해 약 4배 무거운 원소이며, 비소는 붕소에 비해 약 7배도 무거운 원소이다. 그러나 플라즈마 도핑의 경우에는, B2H6, PH3 또는 AsH3 등을, 수소나, 헬륨과 같은 희가스에 의해 5 질량％ 이하로 희석하여 이용한다. 특히 본 발명과 같이 확장영역이나 소스-드레인영역을 형성하기 위해 원소를 주입한다는 용도에서는, 붕소, 인 또는 비소 등을 도즈량이 5×1014㎝－2에서 5×1015㎝－2까지 범위에서 주입하는 것이 바람직하다. 한편, B2H6, PH3 또는 AsH3 등을 2질량％ 이상으로 희석하여 이용한 경우, 붕소, 인 또는 비소 등의 도즈량이 5×1015㎝－2 이상이 되어버린다는 문제가 발생하기 쉬우므로, B2H6, PH3 또는 AsH3 등을 2질량％ 정도 이하의 높은 희석도로 이용하는 것이 바람직하다. 이 경우, 플라즈마 중의 이온원 중 98질량％ 이상이 희석가스 유래의 이온으로 차지된다. 그런데 핀 코너부를 치핑하는 것은 플라즈마 중의 이온이며, 그 대부분은 플라즈마 중 이온으로서 지배적인 희석가스 유래의 이온이다. 즉, 도핑 원소를 붕소에서 인 또는 비소로 바꾼 경우라도, 플라즈마 중의 희석가스 유래 이온에 대한 인이온 또는 비소이온의 비율은, 플라즈마 중의 희석가스 유래 이온에 대한 붕소이온의 비율에 비해 크게 변하지 않는다. 따라서 도핑원소를 붕소에서 인 또는 비소로 바꾼 경우라도, 플라즈마 도핑 시의 압력 임계값을 크게 변경할 필요는 없다. 단, 인 또는 비소가 붕소보다 무거운 원소인 점을 고려하여, 플라즈마 도핑 시의 압력 임계값을 0.6㎩보다 낮게, 예를 들어 0.5㎩ 정도로 설정하는 것이 바람직하다.
또 제 1 실시예에서는, 원료가스가 He으로 희석된 B2H6 이며, 원료가스 중에서의 B2H6 농도가 0.5 질량％ 또는 0.8 질량％인 경우를 예로 하여 설명했으나, 다음에, B2H6 농도를 바꾼 경우에 대하여 설명한다. 이 경우도 B2H6을 수소나 헬륨과 같은 희가스에 의해 5 질량％ 이하로 희석하여 이용하므로, B2H6 농도의 변화가 플라즈마 도핑 시의 압력 임계값에 끼치는 영향은 거의 없다. 본 발명과 같이 확장영역이나 소스-드레인 영역을 형성하기 위해 원소를 주입한다는 용도에서는, 전술한 바와 같이 B2H6을 2 질량％ 정도 이하의 높은 희석도로 이용하는 것이 바람직하므로, 원료가스 중에서의 B2H6 농도가 핀 코너부의 치핑량에 끼치는 영향은 작다. 그 이유는, 전술한 바와 같이 핀 코너부를 치핑하는 것은 플라즈마 중의 이온이며, 그 대부분은 플라즈마 중의 이온으로서 지배적인 희석가스 유래의 이온이므로, 희석가스 중에서 붕소가 차지하는 비율(농도)을 5 질량％ 이하의 범위(바람직하게는 2 질량％ 이하의 범위)로 바꾼 경우라도, 플라즈마 중에서의 희석가스 유래 이온에 대한 붕소이온의 비율은 크게 변하지 않기 때문인 것으로 생각된다. 이상에 서술한 바와 같이, 원료가스가 He으로 희석된 B2H6이며, 원료가스 중의 B2H6 농도가 2 질량％ 이하의 범위인 경우, B2H6 농도의 변화가 핀 코너부의 치핑량에 끼치는 영향은 무시할 수 있으며, 플라즈마 도핑 시의 압력 임계값은 0.6㎩인 채이다. 즉 플라즈 마 도핑에 의해 핀 코너부가 에칭되는 원인은, 희석가스 유래 이온(제 1 실시예에서는 헬륨 이온)이며, 플라즈마 도핑 시의 압력 임계값은 B2H6 농도 즉 붕소 농도에는 의존하지 않는다. 붕소 대신, 예를 들어 인 또는 비소 등을 이용한 경우도 마찬가지이다.
또한 제 1 실시예에서는 바이어스전압(Vpp)이 130V 및 250V인 경우를 예로 하여 설명했으나, 다음에, 바이어스전압(Vpp)을 바꾼 경우에 대하여 설명한다. 본 발명과 같이 확장영역이나 소스-드레인 영역을 형성하기 위해 원소를 주입한다는 용도를 갖는 장치에서는 바이어스전압(Vpp)이 1000V 이하로 설정된다. 또 확장영역을 형성하기 위해서는, 반도체 표면에서 5㎚ 이상 15㎚ 이하의 영역에 붕소, 인 또는 비소 등을 주입하는 것이 요구된다. 제 1 실시예에서 250V의 바이어스전압(Vpp)을 이용한 경우, 주입 깊이(붕소 농도가 1×1018㎝－3으로 되는 깊이로 정의함)는 9㎚이다. 이 주입깊이를 확장영역에서 요구되는 최대값인 15㎚로 하기 위해 바이어스전압(Vpp)을 500V 정도까지 높인 경우라도, 플라즈마 도핑 시의 압력 임계값은 0.6㎩ 정도로 거의 변화가 없었다. 단, 바이어스전압(Vpp)를 장치의 최대출력인 1000V 정도까지 높인 경우에는, 플라즈마 도핑 시의 압력 임계값을 0.6㎩보다 낮게, 예를 들어 0.5㎩ 정도로 설정하는 것이 바람직하다.
또 제 1 실시예에서는, 플라즈마 도핑 시간이 60초 및 200초인 경우를 예로 하여 설명했으나, 다음에, 플라즈마 도핑 시간을 바꾼 경우에 대하여 설명한다. 플라즈마 도핑 시간을 짧게 하면, 플라즈마 도핑 시의 압력 임계값은 0.6㎩보다 높 아지며, 반대로 플라즈마 도핑 시간을 길게 하면, 플라즈마 도핑 시의 압력 임계값은 0.6㎩보다 낮아지는 경향이 있다. 즉 0.6㎩보다 높은 압력영역에서 플라즈마 도핑을 실시하고자 할 경우, 플라즈마 도핑 시간을 60초보다 짧게 하는 것을 생각할 수 있으나, 이하의 이유에 의해, 이는 플라즈마 도핑 시간을 매우 단시간으로 한 경우를 제외하여 효과적인 방법은 아니다. 0.6㎩보다 높은 압력영역을 이용하여 60초 미만으로 플라즈마 도핑을 실시한 경우, 도 9에 나타내는 바와 같이 시간에 대한 핀 코너부의 치핑량은 비례관계에서 변화가 없으며, 플라즈마 도핑 초기단계에서의 치핑량이 많아진다. 여기서 도 9는 0.9㎩의 압력으로 플라즈마 도핑을 60초간 실시한 경우의 핀 코너부 치핑량의 시간변화를 나타낸다. 그리고 도 9에서 핀 코너부의 치핑량을, 도핑 전의 핀 코너부(상부 코너) 곡률반경에 대한 도핑 후의 핀 코너부(상부 코너) 곡률반경의 비율로 나타낸다. 당해 비율이 클수록 치핑량은 크다. 구체적으로는, 도 9에 나타내는 바와 같이, 28초 이상에서는플라즈마 도핑 후의 핀 코너부 곡률반경이 플라즈마 도핑 전의 2배 이상이 되어, 치핑량이 커져버린다. 따라서 28초 이상의 긴 시간영역을 이용하는 플라즈마 도핑에서는, 핀 코너부의 치핑량을 억제하기 위해 압력을 0.6㎩ 이하로 설정하는 것이 바람직하다. 한편, 플라즈마 도핑 시간이 28초 미만일 경우, 압력이 0.6㎩ 이상이라도 핀 코너부의 치핑량을 적게 하면서 플라즈마 도핑을 실시하기가 가능하기는 하되, 이와 같은 짧은 시간영역을 이용한 플라즈마 도핑에서는 도즈량의 기판면 내 균일성을 확보하기가 어렵다는 큰 문제가 있다. 이와 반대로, 플라즈마 도핑 시간을 200초보다 길게 할 경우, 생산성이 저하된다는 문제가 생긴다. 이상과 같이 30초에서 200초까지의 시간영역을 이용한 플라즈마 도핑에서는, 생산성이 저하되는 일없이, 도즈량의 기판면 내 균일성을 확보할 수 있다는 효과가 있지만, 종래 이용해온 압력범위에 의하면, 핀 코너부의 치핑량이 커진다는 문제가 있다. 이에 반해, 본 발명에서는 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정함으로써, 에칭의 원인으로 생각되는 희석가스에 기인하는 이온(제 1 실시예에서는 헬륨이온)의 양을 적게 하기가 가능해지고, 이로써 핀 코너부의 치핑량을 억제하면서, 높은 균일 도핑성을 달성할 수 있다는 특별한 효과가 얻어진다.
(제 2 실시예)
제 2 실시예에서는, 플라즈마 도핑 시의 압력을 0.6㎩ 이상 10㎩ 이하로 하며 또, 이온전류밀도(Ii)(mA/㎠)와 플라즈마 도핑 시 압력(P(Pa))과의 관계가 Ii≤0.52Ln(P)＋0.36으로 되는 조건에서 플라즈마 도핑을 실시함으로써, 핀 코너부의 치핑량을 억제하면서, 높은 균일 도핑성을 얻을 수 있다. 여기서 Ln은 자연 대수를 표시한다.
제 2 실시예에서는, 핀 코너부의 치핑량을 검사하기 위한 핀형 반도체영역(플라즈마 도핑을 실시하기 전)으로서, 도 4의 (a)에 나타낸 제 1 실시예와 마찬가지의 시료를 이용한다. 즉, 핀의 높이 및 폭은 120㎚ 및 160㎚이며, 핀의 상호간 거리는 210㎚이다. 즉, 핀의 폭방향 중앙과 인접하는 핀의 폭방향 중앙과의 거리는 370㎚이다. 또 핀 코너부(도면 중 점선영역)의 곡률반경은 8.7㎚이다.
우선, 플라즈마 도핑 시의 압력과 소스전력을 변화시켜 전자온도 및 이온전류밀도를 측정한다. 여기서 측정에 사용한 장치는 Scientific Systems사제 랭뮤어 프로브(Langmuir Probe)(제품명 스마트 프로브)이다. 또 측정용 프로브를 기판 표면의 25㎜ 상방을 통과시켜, 그 바로 아래의 부분에 대하여 측정을 실시할 수 있도록 측정용 프로브를 장착한다. 측정데이터의 검출위치로서, 300㎜ 기판의 중심부에서 반지름 20㎜ 범위 내의 21개(구체적으로는, 기판 중심부부터 측정용 프로브 장착 쪽으로 20㎜ 지점까지 사이의 1㎜ 간격의 21점)를 설정하고, 이들 21점의 측정값 평균을 측정데이터로 한다.
다음에, 플라즈마 도핑 시의 압력과 소스전력을 변화시켜 핀 코너부의 치핑량을 측정한다. 플라즈마 도핑 조건은 바이어스 파워가 135W(바이어즈전압(Vpp)은 290V)이며, 원료가스가 He으로 희석된 B2H6이고, 원료가스 중에서의 B2H6 농도가 0.05질량％이며, 가스의 총 유량이 300cc/min(표준상태)이고, 바이어스 인가시간이 60초이다. 여기서 붕소의 주입깊이는, 붕소 농도가 5×1018㎝－3인 깊이로 정의하여 약 9㎚이다.
도 10의 (a) 및 (b)는, 이상의 측정데이터로부터 얻어진 각종 특성을 나타낸다. 구체적으로 도 10의 (a)는, 플라즈마 도핑 시의 압력이 0.6㎩ 이상 10㎩ 이하의 범위에서, 플라즈마 도핑 후의 핀 코너부 곡률반경이 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 미만 및 2배 이상 각각이 되는 이온전류밀도 범위를 나타낸다. 압력이 0.6㎩ 이상 10㎩ 이하의 범위에서, 플라즈마 도핑 후의 핀 코너부 곡률반경이 확실하게 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 미만이 되는 이온전류밀도의 범위는, Ii≤0.52Ln(P)＋0.36(관계식 1: 도면 중의 y＝0.5202Ln(x)＋ 0.3600)이다. 여기서 도면 중의 R2＝0.9858은 측정데이터와 근사곡선(관계식 1)과의 상관계수를 나타내며, R2의 수치가 1에 가까운 점에서, 관계식 1과 이에 대응하는 측정데이터의 상관관계가 매우 강함을 알 수 있다. 한편, 플라즈마 도핑 후의 핀 코너부 곡률반경이 확실하게 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 이상이 되는 이온전류밀도의 범위는, Ii≥0.51Ln(P)＋0.80(관계식 2: 도면 중의 y＝0.5063Ln(x)＋0.7972)이다. 여기서 도면 중의 R2＝0.9515는 측정데이터와 근사곡선(관계식 2)과의 상관계수를 나타내며, R2의 수치가 1에 가까운 점에서, 관계식 2와 이에 대응하는 측정데이터의 상관관계가 매우 강함을 알 수 있다. 또 도면 중에서 종래의 PD(평판용)라 기재한 플롯은, 도 9에서 설명한 0.9㎩의 압력으로 플라즈마 도핑을 실시한 경우의 이온전류밀도를 나타낸다. 여기서 도 9에 나타낸 바와 같이, 0.9㎩의 압력 및 이 이온전류밀도로 60초간 플라즈마 도핑을 실시한 경우, 플라즈마 도핑 후의 핀 코너부 곡률반경은 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 이상이 된다.
여기서, 플라즈마 도핑 후의 핀 코너부 곡률반경이 엄밀하게 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배로 되는 이온전류밀도와 압력과의 관계는, 관계식 1이 나타내는 영역과 관계식 2가 나타내는 영역 사이에 존재하는데, 이를 특정하는 것은 커다란 노력(勞力)을 필요로 하므로, 제 2 실시예에서는 플라즈마 도핑 후의 핀 코너부 곡률반경이 확실하게 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 미 만이 되는 관계식 1, 및 플라즈마 도핑 후의 핀 코너부 곡률반경이 확실하게 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 이상이 되는 관계식 2만을 특정한다. 또한 도 10의 (b)는, 플라즈마 도핑 시의 압력이 0.6㎩ 이상 10㎩ 이하의 범위에서, 관계식 1 및 관계식 2의 등식이 성립될 때의 압력과 전자온도의 관계를 나타낸다. 도 10의 (a) 및 (b)에 나타내는 바와 같이, 전자온도가 같은 수준이라도, 이온전류밀도가 다른 것에 기인하여 핀 코너부의 치핑량이 다르다는 점, 구체적으로는 이온전류밀도가 작을수록 핀 코너부의 치핑량을 억제할 수 있음을 알 수 있다.
그리고 핀 코너부의 곡률반경은, 플라즈마 도핑 후의 곡률반경이 플라즈마 도핑 전 곡률반경의 2배 미만이면 반도체소자의 성능에 끼치는 영향은 허용범위 내에 있으며 문제되지 않는다. 그 이유는 다음과 같다. 즉, 게이트절연막 하부를 통과하여 소스에서 드레인으로 흐르는 전류 중, 제 1 불순물영역(핀 상부)과 제 2 불순물영역(핀 측부)의 경계 부근으로 흐르는 전류가 흐르기 어려워지는 것은, 게이트절연막과 불순물영역의 틈새가 커지는 것이 원인이다(도 21 참조). 따라서 플라즈마 도핑 후의 핀 코너부의 곡률반경이 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 미만이면, 게이트절연막과 불순물영역의 틈새 크기가 작아지므로, 반도체소자의 성능에 끼치는 영향은 허용범위 내에 있으며 문제되지 않는다. 여기서 핀 코너부의 치핑량은, 그대로 게이트절연막과 불순물영역과의 틈새 크기에 상당하는 것이 아니며, 플라즈마 도핑에 의해 의도하지 않게 발생하는 게이트절연막과 불순물영역과의 틈새 크기는, 핀 코너부의 치핑량보다 작아진다. 그 이유는, 실제의 핀 코너부 곡률반경에 대해서는, 게이트절연막(예를 들어 도 12의 게이트절연막(62) 참조)부터의 거리가 멀어짐에 따라 핀 코너부가 플라즈마 도핑 시에 치핑되기 쉬워지는 결과, 그 곡률반경이 커지는 한편, 게이트절연막(예를 들어 도 12의 게이트절연막(62) 참조)에 가까워짐에 따라 핀 코너부가 치핑되기 어려워지는 결과, 그 곡률반경이 작아지기 때문이다. 즉, 핀 코너부의 곡률반경은 게이트절연막부터의 거리에 따라 변화하며, 그 거리가 작아짐에 따라 핀 코너부 곡률반경은 작아지는 경향이 있고, 그 결과 게이트절연막과 불순물영역과의 틈새 크기가 핀 코너부의 치핑량보다 작아지는 경우가 생긴다.
역으로, 플라즈마 도핑 후의 핀 코너부 곡률반경이 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 이상이면, 전술한 핀 코너부의 곡률반경이 게이트절연막부터의 거리에 따라 변화하는 점을 고려하더라도, 게이트절연막과 불순물영역과의 틈새가 커져, 반도체소자 성능에 끼치는 영향이 허용범위를 초과해버린다는 문제가 생긴다.
도 11은 제 2 실시예에서 플라즈마 도핑을 실시한 후의 핀형 반도체영역(정확하게는 핀을 갖는 반도체영역(51)) 단면형상을 모식적으로 나타낸다. 플라즈마 도핑 조건은, 예를 들어 원료가스가 He으로 희석된 B2H6이며, 원료가스 중의 B2H6 농도가 0.05 질량％이고, 챔버내 압력이 0.9㎩이며, 소스전력(플라즈마 생성용 고주파전력)이 1000W이고, 바이어스전압(Vpp)이 290V이며, 기판온도가 20℃이고, 플라즈마 도핑 시간이 60초이다. 플라즈마 발생방식으로서, 예를 들어 ICP방식을 이용한다. 그리고 제 2 실시예에서는, 핀 상면으로 조사되는 주입이온의 양을 매우 적 게 하여 핀 코너부의 치핑량을 억제하기 위해, 챔버 내 압력을 0.9㎩로 작게 설정함과 더불어, 소스전력을 1000W로 작게 설정함으로써, 이온전류밀도를 0.09㎃/㎠로 ICP방식으로서는 매우 작게 설정한다. 이상의 조건에 의한 플라즈마 도핑을 실시한 후의 핀 코너부(도 11) 곡률반경은 15.2㎚이다. 즉 제 2 실시예에서 플라즈마 도핑 전후의 핀 코너부 곡률반경의 차는 6.5㎚이며, 1분당 치핑량(곡률반경의 증가량)은 6.5㎚이다. 또 제 2 실시예에서는, 플라즈마 도핑 후의 핀 코너부 곡률반경이 플라즈마 도핑 전의 핀 코너부 곡률반경의 2배 미만이므로, 핀 코너부의 치핑량은 허용 가능한 정도로 작음을 알 수 있다.
또한 도 10의 (a)에 나타낸 바와 같이, 플라즈마 도핑 시의 이온전류밀도가 0.5㎃/㎠ 이하이면, 핀 코너부의 치핑량이 반도체소자 성능에 끼치는 영향은 허용범위 내에 있으며 문제되지 않음을 알 수 있다. 그 관점으로부터, 제 1 실시예에서 서술한 바와 같이 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정하는 것이 바람직함은 물론이다.
[제 1 실시예 및 제 2 실시예에서 얻어지는 반도체소자의 구조]
도 12는 제 1 실시예 및 제 2 실시예에서 얻어지는 반도체소자 구조의 일례를 모식적으로 나타내는 사시도이며, 구체적으로는 플라즈마 도핑 전에, 거의 직각인 상부 코너를 갖는 핀형 반도체영역 상에 게이트절연막을 개재하고 게이트전극을 형성한 소자의 구조를 나타낸다. 도 12에 나타내는 바와 같이, 상부에 불순물영역(61a) 및 측부에 불순물영역(61b)을 갖는 핀형 반도체영역(61)에 걸쳐 게이트절연막(62)을 개재하고 게이트전극(63)이 형성된다. 여기서 a, b, c, d는 안마(鞍 馬)형상 게이트절연막(62)의 내벽 중 소스측 코너를 표시하며, a", b", c", d"는 핀형 반도체영역(61)의 소스측 단면까지 코너(a, b, c, d)를 평행 이동시킨 것이다. 또 핀의 높이는 예를 들어 10㎚∼500㎚이며, 핀의 폭은 예를 들어 10㎚∼500㎚이고, 핀의 상호간 거리는 20㎚∼500㎚이다. 이와 같은 미세한 핀을 갖는 반도체소자에 본 발명을 적용한 경우, 코너(b")와 제 1 불순물영역(61a)(핀 상부)의 거리(G), 즉 코너(c")와 제 1 불순물영역(61a)(핀 상부)의 거리(G)가 제로보다 크며 10㎚ 이하란 특징, 및 제 1 불순물영역(61a)(핀 상부)의 시트저항으로 규격화한 제 2 불순물영역(61b)(핀 측부)의 시트저항이 1.25 이하란 특징을 갖는 반도체소자를 실현할 수 있으므로, 본 발명의 효과를 얻을 수 있다. 여기서 코너(b")와 제 1 불순물영역(61a)(핀 상부)의 거리(G), 또는 코너(c")와 제 1 불순물영역(61a)(핀 상부)의 거리(G)는, 안마형상 게이트절연막(62)의 내벽 중 소스측 코너(a, b, c, d) 및 이들에 대응하는 드레인측 코너(a`, b`, c`, d`)(도시 생략)라 하면, 사각형(a-a`-b`-b)을 포함한 평면, 사각형(b-b`-c`-c)을 포함한 평면 또는 사각형(c-c`-d`-d)을 포함한 평면과, 제 1 불순물영역(61a)과의 사이 거리의 최대값을 의미하며, 이는 플라즈마 도핑에 의해 치핑된 핀 형상 반도체영역 상부 코너의 양을 반영시킨 양이다. 또 코너(b")와 제 1 불순물영역(61a)(핀 상부)의 거리(G), 즉 코너(c")와 제 1 불순물영역(61a)(핀 상부)과의 거리(G)가 제로보다 크며 10㎚ 이하란 특징은, 통상 게이트절연막(62) 외측에 위치하는 부분의 반도체영역(61) 상부 코너의 곡률반경(즉 플라즈마 도핑 후의 곡률반경)(r`)이, 게이트절연막(62) 하측에 위치하는 부분의 반도체영역(61) 상부 코너의 곡률반경(즉 플라즈마 도핑 후의 곡률반경)(r) 보다 크며 2r 이하란 특징과 등가이다.
도 13은, 제 1 실시예 및 제 2 실시예에서 얻어지는 반도체소자 구조의 다른 예를 모식적으로 나타내는 사시도이며, 구체적으로는 게이트절연막을 형성하기 전에 핀 코너부가 미리 어느 정도의 곡률반경을 갖도록 반도체영역을 형성해두고, 그 위에 게이트절연막을 개재하고 게이트전극을 형성한 소자의 구조를 나타낸다. 또 도 13에서, 도 12에 나타낸 구조와 동일 구성요소에는 동일 부호를 부여함으로써, 중복되는 설명을 생략한다. 그런데, 핀 코너부가 직각에 가까운 경우, 당해 핀 코너부를 통과하고 소스로부터 드레인으로 전류가 흐르기 어렵다는 지적이 있다. 이는 플라즈마 도핑에 의한 핀 코너부의 치핑 유무나 대소에 상관없이, 게이트절연막(62)과 제 1 불순물영역(61a)(핀 상부)의 접속부분에 직각에 가까운 코너부가 존재하는지의 여부에 관련되어 발생하는 문제이다. 그래서 이 문제를 해결하기 위해, 게이트절연막을 형성하기 전에 미리 핀 코너부에 3㎚에서 30㎚ 정도까지의 곡률반경을 갖게 해두는 것이 바람직하다. 이와 같이 하면, 게이트절연막(62)과 제 1 불순물영역(61a)(핀 상부)의 접속부분에 직각에 가까운 코너부가 존재하는 일은 없으며, 소스에서 드레인으로 흐르는 전류가 게이트절연막(62) 밑에서 흐르기 어려워지는 일은 없어진다. 이와 같은 핀을 갖는 반도체소자에 본 발명을 적용한 경우에도, 코너(b")와 제 1 불순물영역(61a)(핀 상부)의 거리(G), 즉 코너(c")와 제 1 불순물영역(61a)(핀 상부)의 거리(G)가 제로보다 크며 10㎚ 이하란 특징, 및 제 1 불순물영역(61a)(핀 상부)의 시트저항으로 규격화한 제 2 불순물영역(61b)(핀 측부)의 시트저항이 1.25 이하란 특징을 갖는 반도체소자를 실현할 수 있으므로, 본 발명의 효과를 얻을 수 있다.
[제 1 실시예 및 제 2 실시예에서 이용하는 플라즈마장치]
제 1 실시예 및 제 2 실시예에서는 ICP방식의 플라즈마장치를 이용한다. 그 이유는, ICP방식의 플라즈마가 본래 갖는 "이온의 입사각도가 큰 플라즈마"란 성질을 이용할 수 있고, 이로써 본 발명의 효과가 얻어지기 쉬워지기 때문이다. 이에 더불어 ICP방식에서는 플라즈마 밀도와 주입깊이를 독립하여 제어할 수 있으므로, 전자온도를 ECR(electron cyclotron resonance) 플라즈마방식만큼 높이는 일없이, 지름이 예를 들어 300㎜와 같은 대구경기판에 대해서도 플라즈마를 균일하게 생성하기 쉬워진다. 따라서 주입깊이를 자유롭게 선택하고 게이트절연막의 파괴를 억제하면서, 대구경기판면 내의 복수 핀에 대하여 균일하게 플라즈마 도핑처리를 실시하기 쉬워진다. 즉, ICP방식의 플라즈마장치를 이용하는 것이 바람직하다.
이하, 그 밖의 플라즈마방식을 이용하여 본 발명을 실시한 경우의 과제를 설명한다.
우선 RIE(reacting ion etching) 플라즈마방식에 대하여 설명한다. RIE 플라즈마방식에서는 음극전극에 고주파전압을 인가한다. 이로써 플라즈마 생성을 개시함과 더불어, 플라즈마 밀도를 조정하는 동시에 바이어스전압도 조정한다. RIE 플라즈마방식을 이용한 경우, 높은 압력에서만 플라즈마 생성이 개시되므로, 높은 압력에서 플라즈마 생성을 개시시킨 후, 본 발명의 공정에서 이용하는 낮은 압력까지 저하시키기 위해서는 압력 조정에 긴 시간이 필요하며, 그 결과 생선성이 저하되어버린다는 문제가 생긴다. 또 RIE 플라즈마방식에서는 음극전극에 고주파전압 을 인가하는 것만으로 플라즈마를 생성하므로, 플라즈마 밀도와 주입깊이가 동시에 변화해버려, 각각을 독립하여 제어할 수 없기 때문에 공정 제어성이 나쁘다는 문제가 있다. 이에 반해 전술한 ICP방식에서는, 음극전극에 인가할 고주파전압을 제어함으로써 플라즈마 밀도를 제어함과 더불어, 음극전극에 인가할 고주파전압을 제어함으로써 주입깊이를 제어하므로, 플라즈마 밀도와 주입깊이를 독립하여 제어할 수 있다. 또 전술한 ICP방식에서는, 플라즈마생성 개시 시에 음극전극에 인가할 고주파전압을 높게 설정해둠으로써, 도핑공정에서 이용하는 압력에 비해 대폭으로 높은 압력을 이용하는 일없이 플라즈마 생성을 개시하기가 가능하다.
다음에 ECR 플라즈마방식에 대하여 설명한다. ECR 플라즈마방식에서는 여기주파수가 900㎒ 이상이다. 즉 ECR 플라즈마방식에서는 여기주파수가 매우 높으므로 전자온도가 높으며, 그것이 원인으로 게이트절연막의 절연파괴가 일어나기 쉽다는 문제가 있다. 이에 반해, ICP방식에서는 여기주파수가 예를 들어 13.56㎒와 같이 ECR 플라즈마방식에 비해 1자리 이상 작으며, 게이트절연막의 절연파괴가 비교적 일어나기 어렵다. 즉 ECR 플라즈마방식에 비해 ICP방식이 바람직하다.
다음으로 펄스DC 플라즈마방식에 대하여 설명하기로 한다. 펄스DC 플라즈마방식에서는 음극전극에 펄스DC의 고주파전압을 인가한다. 이 방식에서는 기본적으로 이온의 입사각이 제로도에 가까우므로(즉 핀 상면에 대하여 직각에 가까우므로), 핀 측부의 시트저항이 핀 상부 시트저항에 비해 높아져버린다는 문제가 있다. 이에 반해 ICP방식에서는 음극전극에 주파수가 500㎒, 600㎒ 또는 13.56㎒인 교류의 고주파전압을 인가한다. 이로써 이온의 입사각이 커지므로, 핀 측부의 시트저 항이 핀 상부 시트저항과 동등해지기 쉬워진다. 즉 펄스DC 플라즈마방식에 비해 ICP방식이 바람직하다.
다음에 헬리콘 플라즈마방식에 대하여 설명한다. 헬리콘 플라즈마방식에는, 플라즈마에 적어도 10가우스 이상의 자계(magnetic field)를 인가한다는 특징, 및 플라즈마원과 기판의 거리가 길다는 특징이 있다. 이 방식에서는 플라즈마원과 기판과의 거리가 길기 때문에, 지름 300㎜의 웨이퍼 등 대구경기판에 대한 플라즈마의 양호한 균일성이 얻어지기 어렵다는 문제가 있다. 이에 반해 ICP방식에서는 플라즈마에 자계를 인가할 필요는 없으며, 플라즈마원과 기판과의 거리가 짧으므로, 지름 300㎜의 웨이퍼 등 대구경 기판에 대한 플라즈마의 양호한 균일성이 얻어지기 쉽다. 즉 헬리콘 플라즈마방식에 비해 ICP방식이 바람직하다.
(제 1 실시형태의 제 1 변형예)
이하, 본 발명의 제 1 실시형태(제 1 실시예 및 제 2 실시예를 포함함) 제 1 변형예에 관한 반도체장치 구조에 대하여 도면을 참조하면서 설명한다.
도 14는 본 변형예에 관한 반도체장치, 구체적으로는 핀형 FET를 갖는 반도체장치의 평면도이다. 그리고 도 14에서 도 1의 (a)∼(d)에 나타낸 제 1 실시형태의 구조와 동일 구성요소에는 동일부호를 부여하며, 중복되는 설명을 생략한다.
도 14에 나타내는 바와 같이, 본 변형예가 도 1의 (a)∼(d)에 나타낸 제 1 실시형태와 다른 점은, 핀형 반도체영역(13a∼13d) 각각에 있어서 게이트길이 방향 양 단부가 다른 핀형 반도체영역(13e 및 13f)에 의해 접속되는 점이다.
본 변형예에 의하면, 제 1 실시형태와 마찬가지의 효과가 얻어짐과 더불어, 핀형 반도체영역(13a∼13f)에 의해 1개의 핀형 FET를 구성할 수 있다.
(제 1 실시형태의 제 2 변형예)
이하, 본 발명의 제 1 실시형태(제 1 실시예 및 제 2 실시예를 포함함) 제 2 변형예에 관한 반도체장치 구조에 대하여 도면을 참조하면서 설명한다.
본 변형예의 반도체장치, 구체적으로는 핀형 FET를 갖는 반도체장치의 구조를 나타내는 평면도는 제 1 실시형태의 평면도인 도 1의 (a)와 마찬가지이다. 또 도 15의 (a)∼(c)는 본 변형예의 반도체장치 단면구조를 나타내는 도이며, 도 15의 (a)는 도 1 (a)의 A-A선 단면도이고, 도 15의 (b)는 도 1 (a의 B-B선 단면도이며, 도 15의 (c)는 도 1 (a)의 C-C선 단면도이다.
도 15의 (a)∼(c)에 나타내는 바와 같이, 본 변형예가 도 1의 (a)∼(d)에 나타낸 제 1 실시형태와 다른 점은 다음과 같다. 즉 제 1 실시형태에서는, 핀형 반도체영역(13a∼13d)의 상면 및 측면 위에 예를 들어 실리콘산질화막으로 이루어지는 두께 3㎚의 게이트절연막(14a∼14d)을 형성하였다. 이에 반해 본 변형예에서 게이트절연막(14a∼14d)은 핀형 반도체영역(13a∼13d)의 측면 상에만 형성되며, 핀형 반도체영역(13a∼13d)의 상면 상에는 예를 들어 실리콘산화막으로 이루어지는 두께 20㎚의 절연막(24a∼24d)이 형성된다.
즉, 본 변형예에서는 핀형 반도체영역(13a∼13d)의 측면만을 채널영역으로서 사용한다. 이와 같은 구성이라도 종횡비("핀형 반도체영역의 측면 높이"/"핀형 반도체영역 상면의 게이트폭 방향 폭")가 크면 제 1 실시예와 마찬가지의 효과가 얻어진다.
(제 1 비교에)
제 1 비교예에서는 플라즈마 도핑 시의 압력을 0.6㎩ 이상 10㎩ 이하로 하며 또, 이온전류밀도(Ii(㎃/㎠))와 플라즈마 도핑 시 압력(P(㎩))과의 관계가 Ii≥0.51Ln(P)＋0.80(도 10의 (a) 참조)이 되는 조건에서 플라즈마 도핑을 실시한다. 여기서 Ln은 자연대수를 나타낸다.
제 1 비교예에서는 핀 코너부의 치핑량을 검사하기 위해 핀형 반도체영역(플라즈마 도핑을 실시하기 전)으로서, 도 4의 (a)에 나타낸 제 1 실시예와 마찬가지의 시료를 이용한다. 즉 플라즈마 도핑 전의 핀 치수 및 형상 등은 제 2 실시예와 마찬가지이며, 플라즈마 도핑 전의 핀 코너부 곡률반경은 8.7㎚이다. 또 전자온도 및 이온전류밀도 등의 측정방법 및 평가방법은 제 2 실시예와 마찬가지이다.
우선 플라즈마 도핑 시의 압력과 소스전력을 변화시켜 핀 코너부의 치핑량을 측정한다. 플라즈마 도핑 조건은, 바이어스파워가 135W(바이어스전압(Vpp)은 290V)이며, 원료가스가 He으로 희석된 B2H6이고, 원료가스 중의 B2H6 농도가 0.05 질량％이며, 가스의 총 유량이 300㏄/min(표준상태)이고, 바이어스 인가시간이 60초이다. 여기서 붕소의 주입깊이는, 붕소 농도가 5×1018㎝－3인 깊이로 정의하여 약 9㎚이다.
이와 같은 조건에서 플라즈마 도핑을 실시한 후의 핀 코너부는 크게 치핑된다. 구체적으로 핀 코너부의 치핑량은, 1분간의 플라즈마 도핑처리당으로 환산하여 8.7㎚/분 이상이다. 따라서 플라즈마 도핑 후의 핀 코너부 곡률반경은 플라 즈마 도핑 전의 핀 코너부 곡률반경의 2배 이상이 되며, 핀 코너부의 치핑량은 허용범위를 초과했음을 알 수 있다.
도 16은 제 1 비교예에서 플라즈마 도핑을 실시한 후의 핀형 반도체영역(정확하게는 핀을 갖는 반도체영역(71)) 단면형상의 전형예를 모식적으로 나타낸 것이다. 플라즈마 도핑 조건은, 바이어스파워가 135W(바이어스전압(Vpp)은 290V)이며, 원료가스가 He으로 희석된 B2H6이고, 원료가스 중의 B2H6 농도가 0.05 질량％이며, 가스의 총 유량이 300㏄/min(표준상태)이고, 바이어스 인가시간이 200초이며, 압력이 0.9㎩이고, 이온 전류밀도가 0.9㎃/㎠이다. 이상의 조건에 의한 플라즈마 도핑을 실시한 후의 핀 코너부 곡률반경은 46.6㎚에도 달한다. 플라즈마 도핑 전의 핀 코너부 곡률반경이 8.7㎚이므로, 1분간의 플라즈마 도핑처리당으로 환산한 핀 코너부의 치핑량은 11.4㎚/분이다. 이는 1분간의 플라즈마 도핑 처리에 의해, 플라즈마 도핑 후의 핀 코너부 곡률반경이 플라즈마 도핑 전의 핀 코너부 곡률반경에 대하여 2배 이상에 달해버리는 큰 치핑량이다. 즉 제 1 비교예에서는 게이트절연막과 불순물영역과의 틈새가 커져버리므로, 게이트절연막 하부를 통과하고 소스로부터 드레인으로 전류가 흐를 때, 제 1 불순물영역(핀 상부)와 제 2 불순물영역(핀 측부)의 경계 부근을 전류가 흐르기 어려워지고, 그 결과 본 발명의 효과는 얻을 수 없다.
(제 2 비교예)
제 2 비교예에서는 플라즈마 도핑 시의 압력을 10㎩ 이상으로 하여 플라즈마 도핑을 실시한다. 이 경우, 소스전력을 낮게 설정함으로써 이온전류밀도를 매우 작게 설정하더라도, 플라즈마 도핑 후의 핀 코너부 곡률반경이 플라즈마 도핑 전의 핀 코너부 곡률반경에 대하여 2배 이하가 되도록 핀 코너부의 치핑량을 억제할 수는 없다. 또 장치에 부하를 검으로써 이온전류밀도를 억지로 작게 하고자 하면, 플라즈마를 유지할 수 없게 되어 플라즈마 도핑의 실시 자체가 어려워진다. 따라서 제 2 비교예에서도 본 발명의 효과는 얻을 수 없다.
본 발명은 반도체장치 및 그 제조방법에 관한 것이며, 특히 기판 상에 핀형상 반도체영역을 갖는 3차원 구조의 반도체장치에서 원하는 특성을 얻는데 있어서 유용하다.

Claims (38)

  1. 기판 상에 형성되며 또 상면 및 측면을 갖는 제 1 반도체영역과,
    상기 제 1 반도체영역 상부에 형성된 제 1 도전형의 제 1 불순물영역과,
    상기 제 1 반도체영역 측부에 형성된 제 1 도전형의 제 2 불순물영역과,
    상기 제 1 반도체영역의 소정 부분의 적어도 측면 및 상부 코너를 피복하도록 형성된 게이트절연막을 구비하며,
    상기 게이트절연막 외측에 위치하는 부분의 상기 제 1 반도체영역 상부 코너의 곡률반경(r`)은, 상기 게이트절연막 하측에 위치하는 부분의 상기 제 1 반도체영역 상부 코너의 곡률반경(r)보다 크며 또 2r 이하인 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    상기 제 2 불순물영역의 시트저항은 상기 제 1 불순물영역 시트저항의 1.25배 이하인 것을 특징으로 하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 제 2 불순물영역의 비저항은 상기 제 1 불순물영역 비저항의 1.25배 이하인 것을 특징으로 하는 반도체장치.
  4. 청구항 1에 있어서,
    상기 제 2 불순물영역의 확산저항은 상기 제 1 불순물영역 확산저항의 1.25배 이하인 것을 특징으로 하는 반도체장치.
  5. 청구항 1에 있어서,
    상기 제 2 불순물영역의 접합깊이는 상기 제 1 불순물영역의 접합깊이에 비해 동등 이상인 것을 특징으로 하는 반도체장치.
  6. 청구항 1에 있어서,
    상기 제 1 반도체영역은 핀(fin) 형상을 갖는 것을 특징으로 하는 반도체장치.
  7. 청구항 1에 있어서,
    상기 제 1 반도체영역은, 상기 기판 상에 형성된 절연층 상에 형성되는 것을 특징으로 하는 반도체장치.
  8. 청구항 1에 있어서,
    상기 게이트절연막 상에 형성된 게이트전극을 추가로 구비하며,
    상기 제 1 불순물영역 및 상기 제 2 불순물영역은, 상기 제 1 반도체영역의 상기 소정 부분 이외의 다른 부분에 형성되는 것을 특징으로 하는 반도체장치.
  9. 청구항 8에 있어서,
    상기 게이트절연막은, 상기 제 1 반도체영역의 상기 소정 부분의 상면 상에도 형성되는 것을 특징으로 하는 반도체장치.
  10. 청구항 8에 있어서,
    상기 제 1 불순물영역 및 상기 제 2 불순물영역은 P형 확장(extension) 영역인 것을 특징으로 하는 반도체장치.
  11. 청구항 8에 있어서,
    상기 게이트전극의 측면 상에 형성된 절연성 측벽 스페이서와,
    상기 제 1 반도체영역 상부에 형성된 제 1 도전형의 제 3 불순물영역과,
    상기 제 1 반도체영역 측부에 형성된 제 1 도전형의 제 4 불순물영역을 추가로 구비하며,
    상기 제 4 불순물영역의 시트저항은 상기 제 3 불순물영역 시트저항의 1.25배 이하이고,
    상기 제 3 불순물영역 및 상기 제 4 불순물영역은, 상기 제 1 반도체영역의 상기 다른 부분 중, 상기 절연성 측벽 스페이서 외측에 위치하는 부분에 형성되는 것을 특징으로 하는 반도체장치.
  12. 청구항 11에 있어서,
    상기 제 3 불순물영역 및 상기 제 4 불순물영역은 P형 소스-드레인영역인 것을 특징으로 하는 반도체장치.
  13. 청구항 8에 있어서,
    상기 게이트전극의 측면 상에 형성된 절연성 측벽 스페이서를 추가로 구비하며,
    상기 제 1 불순물영역 및 상기 제 2 불순물영역은, 상기 제 1 반도체영역의 상기 다른 부분 중, 상기 절연성 측벽 스페이서 외측에 위치하는 부분에 형성되는 것을 특징으로 하는 반도체장치.
  14. 청구항 8에 있어서,
    상기 제 1 불순물영역 및 상기 제 2 불순물영역은 P형 소스-드레인영역인 것을 특징으로 하는 반도체장치.
  15. 청구항 8에 있어서,
    상기 제 1 반도체영역의 측면 높이는, 상기 제 1 반도체영역 상면의 게이트 폭 방향의 폭에 비해 큰 것을 특징으로 하는 반도체장치.
  16. 기판 상에 형성되며 또 상면 및 측면을 각각 갖는 복수의 반도체영역과,
    상기 복수 반도체영역 각각의 상부에 형성된 제 1 도전형의 제 1 불순물영역과,
    상기 복수 반도체영역 각각의 측부에 형성된 제 1 도전형의 제 2 불순물영역과,
    상기 복수 반도체영역의 소정 부분에서의 적어도 측면 및 상부 코너를 피복하도록 형성된 복수의 게이트절연막을 구비하며,
    상기 복수 게이트절연막의 외측에 위치하는 부분의 상기 복수 반도체영역 상부 코너의 곡률반경(r`)은, 상기 복수의 게이트절연막 하측에 위치하는 부분의 상기 복수의 반도체영역 상부 코너의 곡률반경(r)보다 크며 또 2r 이하인 것을 특징으로 하는 반도체장치.
  17. 청구항 16에 있어서,
    상기 제 2 불순물영역의 시트저항은 상기 제 1 불순물영역 시트저항의 1.25배 이하인 것을 특징으로 하는 반도체장치.
  18. 청구항 16에 있어서,
    상기 제 2 불순물영역의 비저항은 상기 제 1 불순물영역 비저항의 1.25배 이하인 것을 특징으로 하는 반도체장치.
  19. 청구항 16에 있어서,
    상기 제 2 불순물영역의 확산저항은 상기 제 1 불순물영역 확산저항의 1.25배 이하인 것을 특징으로 하는 반도체장치.
  20. 청구항 16에 있어서,
    상기 복수 반도체영역 각각의 위에 상기 복수의 게이트절연막을 개재하고 형성된 게이트전극을 추가로 구비하며,
    상기 게이트전극은 게이트폭 방향으로 상기 복수의 반도체영역에 걸쳐 형성되는 것을 특징으로 하는 반도체장치.
  21. 청구항 20에 있어서,
    상기 제 1 불순물영역 및 상기 제 2 불순물영역은 P형 확장영역인 것을 특징으로 하는 반도체장치.
  22. 청구항 20에 있어서,
    상기 제 1 불순물영역 및 상기 제 2 불순물영역은 P형 소스-드레인영역인 것을 특징으로 하는 반도체장치.
  23. 청구항 16에 있어서,
    상기 복수 반도체영역 각각의 게이트길이 방향의 양 단부를 접속하는 제 3 반도체영역을 추가로 구비하는 것을 특징으로 하는 반도체장치.
  24. 기판 상에, 상면 및 측면을 갖는 제 1 반도체영역을 형성하는 공정(a)과,
    상기 제 1 반도체영역에 제 1 도전형 불순물을 플라즈마 도핑법으로 주입하고, 이로써 상기 제 1 반도체영역 상부에 제 1 불순물영역을 형성함과 더불어, 상기 제 1 반도체영역 측부에 제 2 불순물영역을 형성하는 공정(b)을 구비하며,
    상기 공정(b)에서, 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 청구항 24에 있어서,
    상기 공정(b)에서, 상기 제 2 불순물영역의 주입 도즈량은 상기 제 1 불순물영역 주입 도즈량의 80％ 이상인 것을 특징으로 하는 반도체장치의 제조방법.
  26. 청구항 24에 있어서,
    상기 공정(a)과 상기 공정(b) 사이에, 상기 제 1 반도체영역의 소정 부분의 적어도 측면 및 상부 코너를 피복하도록 게이트절연막을 형성하는 공정을 추가로 구비하며,
    상기 공정(b) 후, 상기 게이트절연막 외측에 위치하는 부분의 상기 제 1 반도체영역 상부 코너의 곡률반경(r`)은, 상기 게이트절연막 하측에 위치하는 부분의 상기 제 1 반도체영역 상부 코너의 곡률반경(r)보다 크며 또 2r 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  27. 청구항 24에 있어서,
    상기 공정(b)에서, 플라즈마 도핑 시의 이온전류밀도를 0.5㎃/㎠ 이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 청구항 24에 있어서,
    상기 공정(b) 후, 상기 제 2 불순물영역의 시트저항은 상기 제 1 불순물영역 시트저항의 1.25배 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  29. 청구항 24에 있어서,
    상기 공정(a)보다 전에, 상기 기판 상에 절연층을 형성하는 공정을 추가로 구비하며,
    상기 공정(a)에서, 상기 절연층 상에 상기 제 1 반도체영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 청구항 24에 있어서,
    상기 제 1 반도체영역의 측면은, 상기 제 1 반도체영역 상면에 대하여 수직인 면인 것을 특징으로 하는 반도체장치의 제조방법.
  31. 청구항 24에 있어서,
    상기 공정(b)은, 상기 불순물을 함유하는 가스로 이루어지는 플라즈마를 이용하여 실시되며,
    상기 불순물을 함유하는 가스는, 붕소원자와 수소원자로 이루어지는 분자(BmHn(m, n은 자연수))를 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 청구항 24에 있어서,
    상기 공정(b)은, 상기 불순물을 함유하는 가스로 이루어지는 플라즈마를 이용하여 실시되며,
    상기 불순물을 함유하는 가스는, 붕소원자를 함유하는 분자를 희가스로 희석하여 이루어지는 가스인 것을 특징으로 하는 반도체장치의 제조방법.
  33. 청구항 24에 있어서,
    상기 공정(b)은, 상기 불순물을 함유하는 가스로 이루어지는 플라즈마를 이용하여 실시되며,
    상기 불순물을 함유하는 가스는, 상기 불순물을 함유하는 분자를 헬륨으로 희석하여 이루어지는 가스인 것을 특징으로 하는 반도체장치의 제조방법.
  34. 청구항 24에 있어서,
    상기 공정(b)은, 상기 불순물을 함유하는 가스로 이루어지는 플라즈마를 이 용하여 행해지며,
    상기 불순물을 함유하는 가스는, B2H6와 He과의 혼합가스인 것을 특징으로 하는 반도체장치의 제조방법.
  35. 청구항 34에 있어서,
    상기 혼합가스에서 B2H6의 질량 농도는 0.01％ 이상 1％ 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  36. 청구항 24에 있어서,
    상기 공정(b)은, 상기 불순물을 함유하는 가스로 이루어지는 플라즈마를 이용하여 실시되며,
    상기 불순물을 함유하는 가스는 BF3를 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 청구항 24에 있어서,
    상기 공정(b)은, 상기 불순물을 함유하는 가스로 이루어지는 플라즈마를 이용하여 실시되며,
    상기 불순물을 함유하는 가스는, AsH4 또는 PH3를 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  38. 반도체영역에 제 1 도전형의 불순물을 플라즈마 도핑법으로 주입하여, 상기 반도체영역에 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법에 있어서,
    상기 불순물영역을 형성하는 공정에서, 플라즈마 도핑 시의 압력을 0.6㎩ 이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
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