CN102124556A - 适合于dram存储器的存储器单元 - Google Patents
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Abstract
本发明涉及在有源半导体区(104)上具有存储器电容器(110)的存储器单元，该存储器电容器具有第一电容器电极层，在存储器单元的截面图上，第一电容器电极层具有第一和第二电极层部分，第一和第二电极层部分在有源半导体区上与有源半导体区平行地延伸，彼此相距垂直距离，并且通过垂直地(即与有源半导体区的表面垂直)延伸的第三电极层部分电连接。控制晶体管(112)与导电的第二电容器电极层相连，第二电容器电极层在第一和第二电极层部分之间延伸并且通过隔离层(116)与第一和第二电极层部分电隔离。所实现的优点包括通过存储器单元所需的小面积，获得高的产率、降低的生产成本和减小的结漏电的危险。
Description
技术领域
本发明涉及存储器单元和存储器件。
背景技术
W.Mueller等人在″Challenges for the DRAM Cell Scaling to 40nm″，IEDM Tech.Dig.，2005，pp.336-339中回顾了将DRAM存储器单元按比例缩小至40nm的概念。对于DRAM电容器所讨论的技术问题一方面关注沟槽电容器，另一方面关注叠层电容器。以恒定的单元电容缩放沟槽电容器被描述为要求将纵横比(aspect ratio)增加到高达120和/或使用替代的高k电介质材料。对于叠层电容器，也报道了类似的要求。
在亚100nm技术中采用具有高纵横比的沟槽电容器的缺点是低产率。另一个缺点是提高了制造成本。并且，对于电介质层使用新型的低k材料在典型的CMOS工艺中使用的工艺温度方面是有问题的。并且，沟槽电容器和叠层电容器的缩放遭受结漏电的危险增加，这对于存储器效果有着负面的作用。
缩放DRAM存储器单元的另一个技术问题涉及单元晶体管。在将单元晶体管的栅长缩小到100nm以下时，满足截止电流标准Ioff＜1fA所需的掺杂水平高至使得节点结处的电场可能超过0.5MV/cm，从而启动陷阱辅助的隧穿漏电。
希望提供允许以低成本实现高产率、并且减轻或完全去除经过缩放的适合于DRAM的存储器单元的上述问题的存储器单元结构和存储器件。
发明内容
根据本发明的第一方面，提供一种存储器单元，包括：
半导体衬底，具有有源半导体区，所述有源半导体区通过与有源半导体区相邻的隔离区横向地限定在半导体衬底的表面区上，
控制晶体管，具有在有源半导体区和隔离区的横向界限之内的半导体晶体管电极区，以及
存储器电容器，该存储器电容器位于有源半导体区上，并且具有第一电容器电极层，在存储器单元的截面图上，所述第一电容器电极层具有第一和第二电极层部分，第一和第二电极层部分在有源半导体区上与有源半导体区的表面平行地延伸，彼此相距垂直距离，并且通过垂直地延伸，即与有源半导体区的表面垂直的第三电极层部分电连接，
其中，控制晶体管与导电的第二电容器电极层相连，所述第二电容器电极层在第一和第二电极层部分之间延伸并且通过隔离层与第一和第二电极层部分电隔离。
根据本发明的第一方面的存储器单元克服了现有技术的存储器单元结构的上述缺点。由于对于存储器电容器不要求制造深沟槽，因此，可以实现高产率。
与已知的工艺相比，可以进一步在不增加关键的掩模层级(masklevel)的情形下制造存储器单元。这使得制造成本低。通过小面积的结，减小了结漏电的危险。并且，与包括叠层电容器的已知存储器单元相比，能够使用标准的后端互连处理。存储器单元的结构元件与半导体衬底之间的紧密接触使得在操作时以及在制造工艺中有充分的有效温度耗散，这减小了与所述的现有技术相关的前述温度问题的关联。
因此，根据本发明的第一方面的存储器单元特别适合于具有高度缩放的结构元件的存储器件，如嵌入式DRAM(eDRAM)，例如在采用100nm以下、甚至65nm或以下的晶体管栅长的CMOS技术节点(technologymode)中所使用的。
本发明的存储器单元具有可以减小陷阱辅助的隧穿漏电的进一步的优点。结漏电与结面积相关联。由于电容器围绕漏极结，因此显著减小了漏电路径。
在下文中，将描述本发明的存储器单元的实施例。除非另外指出或从说明书中明显可知，所述的实施例可以彼此结合以形成进一步的实施例。
有源半导体区上的存储器电容器的特定形状的特征是：“平面”(与沟槽或叠层构造(architecture)相反)的三维存储器电容器，具有特定形状的第一电容器电极层，正如上文参照该第一电容器电极层的第一、第二和第三电极层部分所描述的那样。
在上述定义的框架内，第一电极层的结构的几种实施例是可能的。在一种实施例中，第一电极层具有在所述的截面图上类似于其侧面旋转的大写字母U的形状。这意味着第一电容器电极层的第一和第二电极层部分形成字母U的纵向条，这对应于直立的字母U的垂直条。第三电极层部分形成它们之间的“连接段”，在直立的字母U中形成水平条。即，在本实施例中，字母U设置在纵向条之一上。第一电容器电极层的两个纵向条沿着所述截面图中的其纵向方向，与有源半导体区的表面平行地延伸。
纵向的U条需要有相同的长度，或者，换言之，在所考虑的截面图中相同的纵向延伸。第一和第二电极层部分的纵向延伸可以不同，直至第一电极层的形状类似于其侧面旋转的大写字母J。为了定义的目的，如果第一和第二电极层部分的较长电极层部分与较短电极层部分的纵向延伸的比率大于2但通常小于100，则可以认为实施例具有J形。适当地，对于J形，比率小于10，优选地，甚至小于5。如果比率小于2，则为了该定义的目的，认为存储器电容器具有U形。如果该比率的值等于1，则是完美的U形。
认为J形与L形不同，对于L形，所述的比率在数学上是无穷大。为了清楚的目的，其侧面旋转的字母J的形状的存储器电容器的实施例具有彼此平行的第一和第二电极层部分，第一和第二电极层部分之一对应于直立的大写字母J的长垂直条，另一个对应于直立的大写字母J的短条。第一和第二电极层部分都通过第三电极层部分连接。相反，直立的大写字母L没有与长的第一电极层部分(即垂直的L条)平行的短的第二电极层部分，而仅有水平的(第三)电极层部分。本发明中的存储器电容器的J形和U形允许前述的结面积的减小。对于L形却非如此。
采用根据本发明的第一方面的存储器单元的存储器电容器，与采用L形存储器电容器相比，实现了与其几何强度(geometrical intension)相关的存储器电容器的电容值的优化。当然，对于大写字母的形状的该比较主要用于支持对实施例的几何结构的直观理解。为了现在讨论截面图中的存储器电容器的几何形状的目的，没有考虑类似是否存在印刷字母的衬线(serif)的印刷细节。
另外给定相同的几何参数，采用U形的实施例将具有比采用J形的实施例更大的电容。电容值由第一和第二电容器电极层之间的公共表面来限定。由于第一电容器电极层分段成三个电极层部分，它是第二电容器电极层和将考虑的第三电极层共用的公共表面。如果电容器结构的其它几何参数不变，在J形中，较短的电极层部分与较长的电极层部分相比纵向延伸越大，则存储器电容器的电容越高。
然而，对于特定的存储器单元结构，技术可行性方面可能附加地影响特定的电容器形状的选择。
适当地，为了容易制造，具有较短纵向延伸的电极层部分距有源半导体区的表面较大的垂直距离。然而，注意在某些实施例中，距有源半导体区的表面较大垂直距离的电极层部分，在截面图中具有比更靠近有源半导体区表面的电极层部分更长的纵向延伸。
在优选的实施例中，存储器单元具有半导体中间层，该半导体中间层设置在有源半导体区的表面区上。
并且，半导体电极层设置在中间层上并包括至少一个晶体管电极区。并且，半导体电极层横向地连续至第二电容器电极层中。在该实施例的一种形式中，半导体电极层和第二电容器层形成同一半导体层的相邻区域。该实施例的优点是特别容易在现有的CMOS和BiCMOS技术中实现。
在该实施例的结构中，半导体中间层优选地由相对于半导体衬底可选择性去除的半导体材料组成。例如，适当的材料选择是，衬底材料和第二电容器电极层材料是硅，而半导体中间层是硅锗SiGe。
典型地，控制晶体管是具有源区和漏区的MOSFET，源区和漏区设置为半导体电极层中的晶体管电极区。在基于使用位于有源半导体区中表面区上的中间层的前述实施例的结构的实施例中，漏区横向地连续至第二电容器电极层中。这意味着半导体电极层在不同的部分中包含控制晶体管的源区和漏区以及第二电容器电极层。该实施例特别紧密。
该存储器单元实施例的控制MOSFET优选地具有由导电材料组成的栅电极层，该导电材料可以与第一电容器电极层的材料相同。对于该实施例，可以在同一沉积步骤中沉积第一电容器电极层和栅电极层。
稍后，可以通过图案化隔开它们，正如参照附图在本发明的第三方面的方法的优选的实施例中将描述的那样。
然而，在替代的实施例中，MOSFET具有与第一电容器电极层不同的导电材料制成的栅电极层。该实施例要求用于栅电极层和第一电容器电极层的隔离限定的附加的掩模。其优点是可以根据特定应用的需要独立地调节这些层的材料组成。本发明的第二方面由存储器件形成，该存储器件包括多个根据本发明的第一方面或其实施例之一的存储器单元。
本发明的第二方面的存储器件享有本发明的第一方面的存储器单元的优点。该存储器件可以低成本地按照高产率来制造，对于体衬底(bulk substrate)中的温度耗散特别有利。
在下文中，将描述本发明的第二方面的存储器件的实施例。如前所述，除非另外指出或从说明书中明显可知，存储器件的实施例可以彼此组合以形成附加的实施例，如同形成替代实施例。
在典型的实施例中，存储器单元设置为矩阵配置，每一个存储器单元经由其晶体管电极区中的两个晶体管电极区连接到相应的唯一的字线和位线组合。例如，相应的字线与存储器单元的控制晶体管的栅电极相连，而相应的位线与同一存储器单元的同一控制晶体管的源电极相连。
本发明的第一方面的存储器单元的优点通过形成本发明的第二方面的存储器件的实施例的几种替代的存储器构造来反映。
在一种构造中，矩阵配置的相邻的存储器单元沿着与位线平行的方向设置为背对前(back-to-front)配置。为了限定的目的，将第三电极层部分认为是背侧，将控制晶体管认为是形成存储器单元的前侧。
在替代的构造中，矩阵配置的相邻的存储器单元沿着与位线平行的方向设置为背对背(back-to-back)配置。这里，采用相同的定义的背侧和前侧。
按照背对背构造的存储器单元可以通过相应的第一电容器电极层直接相连，或者彼此隔离横向的距离，可以填充隔离材料。在该实施例中，背对背地彼此相对的区域适当地设置在限定相邻的有源半导体区的隔离区上，即浅沟隔离区。
根据本发明的第三方面，提供一种用于制造存储器单元的方法，该方法包括以下步骤
提供具有有源半导体区的半导体衬底，所述有源半导体区通过与所述有源半导体区相邻的隔离区横向地限定在所述半导体衬底的平坦表面区上，
在有源半导体区上制造具有第一电容器电极层以及第二电容器电极层的存储器电容器，在存储器单元的截面图上，所述第一电容器电极层具有第一和第二电极层部分，第一和第二电极层部分在有源半导体区上与有源半导体区的表面平行地延伸，彼此相距垂直距离，并且通过垂直地延伸，即与有源半导体区的表面垂直的第三电极层部分电连接，所述第二电容器电极层在第一和第二电极层部分之间延伸并且通过隔离层与第一和第二电极层部分电隔离，
制造控制晶体管，所述控制晶体管具有在有源半导体区和隔离区的横向界限之内的半导体晶体管电极区，
其中，制造控制晶体管包括提供控制晶体管与第二电容器电极层的连接。
本发明的第三方面的方法享有本发明的第一方面的存储器单元的优点。
表述“有源半导体区和隔离区的横向界限之内”指由隔离区的横向侧面背对(face away)有源半导体区而限定的横向区域。
在下文中，除非另外指出或从说明书中明显可知，该方法的实施例可以彼此组合以形成附加的实施例，如同形成替代实施例。
在一种实施例中，制造存储器电容器包括：
沉积第一半导体层和第二半导体层的叠层，第一半导体层位于有源半导体区的表面上，第二半导体层位于第一半导体层上，选择第一半导体层的材料，使得第一半导体层可以选择性地去除，而没有去除第二半导体层以及有源半导体区的材料；
选择性地去除第一半导体层的一部分，该部分对应于第一电极层的第一和第二电极层部分之一的延伸，从而在有源半导体区的表面和第二半导体层面对有源半导体区表面的侧面之间形成隧道部分；
在有源半导体区的表面以及第二半导体层的暴露表面上沉积隔离层；
在氧化层上沉积栅极层，从而也填充隧道部分；
对第二半导体层顶部上的栅极层图案化，以将晶体管栅极与第一电极层的第一和第二电极层部分中的另一个分隔开，其中图案化包括保护第三电极层部分不被去除。
在从属权利要求中还限定了本发明的优选的实施例。
附图说明
参照下文描述的实施例，将清楚和阐明本发明的前述方面和其它方面。在以下的附图中
图1表示根据本发明的第一实施例的存储器单元的示意性截面图。
图2至7示出了根据第二实施例的存储器单元在其制造的不同阶段的示意性截面图，用于说明根据本发明的制造方法的实施例的工艺流程的实施例。
图8和9示出了根据本发明的第四实施例的存储器单元的示意性顶视图和截面图。[图8对应于第一构造的顶视图，结构总是相同]
图10示出了背对前构造的存储器件。
图11至13示出了第一背对背构造的存储器件的顶视图和截面图。
图14至16示出了第二背对背构造的存储器件的顶视图和截面图。
图17是用于说明存储器单元所需的单元面积的存储器件的顶视图，[在第二背对背构造的情形下]。
具体实施方式
图1示出了根据本发明的第一实施例的存储器单元100的示意性截面图。存储器单元100设置在硅衬底102上。在硅衬底上，通过浅沟隔离(STI)区106横向限定有源半导体区104，正如CMOS技术公知的那样。图1仅示出了衬底102的一部分。该部分包括一个有源半导体区，该有源半导体区具有大致平坦的表面108。衬底102仅示出至未超过浅沟隔离区的深度的深度。注意，图1中的存储器单元的图示纯粹是示意性的，而非意图完全地反映几何比例。
在有源半导体区104上，设置存储器单元100的有源元件。即，在有源半导体区上设置存储器电容器110和控制MOSFET112。注意，有源半导体区104和浅沟隔离区106的表面是平坦的，意味着除了通过设置STI区106在衬底102上构建存储器单元，不需要对衬底表面图案化。
存储器电容器110在有源半导体区上以及在浅沟隔离区106的一部分上延伸。然而，存储器电容器110没有在有源半导体区104的整个横向表面上延伸。在本实施例中，正如从图1的截面图可以看到的那样，半导体中间层114覆盖稍少于一半的有源半导体区。在本实施例中，半导体中间层114由硅锗SiGe组成。存储器电容器110与硅衬底102之间由隔离层116隔开。
正如从图1的截面图可以看到的那样，存储器电容器110的形状类似于其侧面旋转的字母U。更具体地，存储器电容器110具有第一电容器电极层118，第一电容器电极层118在图1的截面图中具有紧邻有源半导体区104的表面108的第一电极层部分118.1。第二电极层部分118.2设置成与第一电极层部分118.1平行，相距垂直距离。第一和第二电极层部分118.1和118.2对应于字母U的长条。注意，第一电极层部分118.1具有比第二电极层部分更大的纵向延伸。第一电容器电极层118的第一和第二电极层部分118.1和118.2通过垂直的第三电极层部分118.3连接，第三电极层部分118.3对应于直立的大写字母U的底部部分。
第一和第二电极层部分118.1和118.2之间的垂直距离填充有第二电容器电极层部分120以及将第一和第二电容器电极层部分彼此电隔离的绝缘层。也即，第二电容器电极层填充由第一电容器电极层118形成的字母U的长条之间的空间。关于第一和第二电容器电极层118和120的材料，第一电容器电极层118可以由金属或适当掺杂的半导体材料形成。第二电容器电极层120由掺杂的半导体材料形成。
正如从图1可见的那样，第二电容器电极层120形成半导体电极层122的整体部分，这包括控制晶体管112的源区和漏区124和126。源区和漏区124和126由半导体电极层122的沟道区128隔开。半导体电极层122设置在半导体中间层114上以及由隔离层116和第一电容器电极层的第一电极层部分118.1形成的叠层上。因而，半导体中间层114的厚度和所述的叠层的厚度是相等的。
在本实施例中，半导体电极层122由硅组成，在源区和漏区124和126中以及在第二电容器电极层120中可以适当地掺杂。掺杂的区域124、126和120的导电类型是相同的。在本实施例中，导电类型是n型导电类型。
在半导体电极层122的顶部上，设置栅叠层130。
栅叠层包括栅绝缘层132和栅电极层134。在本实施例中，栅电极层由与第一电容器电极层118相同的材料组成。然而，在其它实施例中材料不同，这允许根据特定的应用要求来调节栅电极和电容器。然而，这种对栅极和电容器电极材料的单独的调节要求一些包含附加掩模的附加处理。在栅叠层130的横向侧壁上设置绝缘的横向间隔物136和138。类似地，在第一电容器电极层118的侧壁上设置横向间隔物140和142。
为了图示的简明性，在图1中省略了用于将存储器单元100电连接至存储器件的其它电路元件的进一步的结构细节。然而，在图9、10和其它实施例的相关内容中将提及接触存储器单元100。
图2至7示出了根据第二实施例的存储器单元200在其制造的不同阶段的示意性截面图。存储器单元200的结构非常类似于图1的存储器单元100的结构。因此，在下文中描述的制造方法也可以应用于制造存储器单元100以及本文给出的其它存储器单元实施例。存储器单元200的结构与图1中相比的少量区别限于存储器电容器，随后将参照图7讨论。
描述图2至7时使用的参考数字类似于图1中的存储器单元100的相应结构元件的参考数字。仅有的区别在于参考标记的第一个数字，对于与图1的存储器单元100相对应的本实施例的相应的结构元件，采用“2”代替“1”。
存储器单元200的制造开始于在半导体衬底202上设置浅沟隔离(STI)区206，以限定有源半导体区204。半导体衬底202是硅晶片。在硅晶片202的有源半导体区204的表面上，沉积半导体中间层214和半导体电极层222的叠层，典型地，采用诸如金属有机气相沉积(MOVPE)的外延沉积技术。半导体中间层由SiGe组成，半导体电极层222由硅组成。
随后，沉积掩模223并对其图案化。掩模覆盖了叠层214，222以及有源半导体区206左边的浅沟隔离区206的一部分。掩模223没有覆盖在图1中出现在有源半导体区204右边的STI区。这允许在随后的处理步骤中蚀刻剂横向进入半导体中间层214。选择用于去除半导体中间层214的SiGe的蚀刻剂，使得不侵蚀半导体电极层222和有源半导体区的材料，即不侵蚀硅。为此采用的适当的蚀刻剂是HCl。
该蚀刻工艺持续预定的期间，从而控制在有源半导体区204和半导体电极层222之间产生的隧道部分225的横向延伸。该隧道部分225延伸超过在相对的侧面上的浅沟隔离区之间有源半导体区204的横向延伸的大约一半。该处理的结果如图3所示。在栅叠层图案化和电容器电极图案化之后实现源区和漏区注入。
电容器电极可以沿着横向方向延伸大约达到间隔物238，与将来的栅叠层相对应。实际上，如果电极延伸到将来的栅极下方，则将出现寄生晶体管，这可能劣化该构造的电特性。
对SiGe层214的掺杂适合于优化在采用HCl的隧道蚀刻期间的选择性。沟道掺杂适合于具有针对选择晶体管调节的阈值电压。
参照图4，在去除掩模223之后，制造隔离层216，覆盖衬底的全部暴露表面。具体地，隔离层216也覆盖半导体电极层222的较下阶段(lower phase)222.1以及有源半导体区204的暴露表面204.1，以及半导体中间层214的暴露侧面。例如通过热氧化，隔离层216可以制造为氧化层。然而，也可以通过其它已知的方法沉积。
随后，正如在图5中可以看到的那样，第一电极层以及控制晶体管的栅电极的材料可以沉积为一致的材料层227。该材料可以是掺杂的多晶硅或者金属。也可以使用金属层叠层。
随后，如图6所示，应用光刻步骤以及随后的栅叠层蚀刻步骤，对材料层227图案化，将第一电容器电极层218与栅叠层230隔开。然后，如图7所示，在栅叠层230上和在第一电容器电极层218上形成横向间隔物236至242。
正如在图6和图7的截面图中可以看到的那样，第一电容器电极层218与图1的实施例的第一电容器电极层118稍稍不同。在本实施例中，第一电容器电极层218的形状类似于其侧面旋转的字母J的形状，因为第一电极层部分218.1具有比第二电极层部分218.2的纵向延伸大两倍以上的纵向延伸。注意，在比较第一电容器电极层218的形状时，在J形和镜像的J形之间没有区别。图7示出了镜像J形的第一电容器电极层218，但是从相反的方向看截面将得到J形。因此，在这两种形状之间没有实质上的不同。
对于以下根据图10的矩阵集成方案，不论形式是U形或是J形，工艺流程都保持相同。
总结根据本发明的制造方法的特定实施例的处理，在硅衬底上进行硅锗外延。在该操作之后，根据存储器计划的矩阵结构(参见图10至12中的矩阵集成)，在仅一侧(需要附加额外的掩模)或两侧上选择性地去除SiGe层。该步骤准备了电容器的进一步实现。然后，继续采用氧化物沉积和多晶硅沉积(或其它栅极材料)的标准CMOS工艺流程。在一种实施例中，在电容器电极118同时实现选择晶体管的栅叠层。在该情形下，对于电容器限定不需要专用的掩模。然而，如果与电容器电极118相比对于选择晶体管栅叠层需要不同的电介质和顶部电极材料，则工艺如下：首先，构建选择晶体管的电极。在实现氧化物沉积之后，沉积金属栅极或其它栅极材料。在该情形下，对电容器电极的光刻需要附加的掩模。随后，通过蚀刻下文的叠层实现电容器电极。工艺流程的余下部分与标准CMOS工艺流程保持相同。
图8和9分别示出了根据本发明的第四实施例的存储器单元的顶视图和截面图。这些视图横向对齐，使得沿着在两幅图的右侧指示的方向x的横向延伸在图中是相等的。然而，注意为了附图清晰的目的选择附图中所示的横向比例，该横向部分不需要反映真实器件中使用的横向比例。不论在何处本实施例的结构元件与较早的实施例的那些相对应时，图8和9中使用的存储器单元300的结构元件的参考标记在第二和第三位数字上与图1和图2至7的前述实施例使用的参考标记相对应。存储器单元300的结构基于图1的存储器单元100。注意所示半导体有源区304的横向延伸大于存储器单元100。然而，这只是附图中图示的问题。该横向延伸没有缩放绘制，并且没有与真实器件的横向延伸相对应地按比例示出。
存储器单元300形成存储器件的整体部分，在图8和9中只示出了其一部分。存储器单元300由虚线轮廓指示。栅叠层330的栅电极334形成字线350的整体部分。控制晶体管310的源电极S通过垂直连接元件354连接到位线352。由此，在存储器件的操作期间可以独立地访问存储器单元。
图10示出了背对前构造的存储器件400。示出了两个相邻的有源半导体区404a和404b。存储器件400基于图8和9中所示类型的存储器单元300的存储器单元。因此，形成了图8和9中给出的单元结构的矩阵配置。
单个的存储器单元再次由阴影和虚线轮廓指示。每一个有源半导体区具有沿着图10右边指示的y方向延伸的一条字线。位线452A至452D沿着x方向延伸。分别在每一个半导体有源区中，在部分418a和418b中形成存储器电容器。
图11至13示出了背对背构造的存储器件的顶视图和截面图。图12是图11的存储器件500沿虚线XII-XII的截面图。图13是存储器件500沿图11中标记为XIII-XIII的虚线的截面图。注意图11至13中所示的存储器件500的三个图示在其横向缩放上不是彼此相对应的。
图11至13的存储器件500与图10的存储器件400的不同之处在于每有源半导体区的存储器单元的密度增加。单个的存储器单元501再次由虚线轮廓指示。
参照图13，可以看到两个存储器单元沿着x方向设置在有源半导体区504a和504b的横向延伸之内。为此，在将存储器单元耦合至相应的位线452D的连接元件554的相对的横向侧面上，设置两个控制晶体管510和510’和两个存储器电容器。在背对背配置的该情形下，存储器电容器512和512’以及控制晶体管510和510’按照镜像对称性设置在连接元件554的相对侧面上。为此，在制造期间从两个横向端部处理半导体中间层，以形成两个隧道部分，用于容纳相应的存储器单元的相应的第一电极层部分518.1和518.1’。
图12示出有源半导体区沿着y方向的横向延伸大致对应于存储器电容器512的延伸。
正如从图13中可以看到的那样，相邻的有源半导体区504a和504b通过半导体层560连接，半导体层560耦合相邻的背对背设置的存储器电容器512’和512”，使得第三电极层部分518.3’和518.3”彼此相对。在该背对背配置中，沿着与位线552A至552D平行的方向，相应的字线550’和550”被认为是相应的存储器单元的前侧。
在图14至16所示的实施例中可以进一步揭示该实施例的原理。图14至16示出了背对背构造的存储器件600的顶视图和截面图。图15是图14的存储器件600沿虚线XV-XV的截面图。图16是存储器件600沿图14中标记为XVI-XVI的虚线的截面图。再次地，图14至16中所示的存储器件600的三个图示在其横向缩放上不是彼此相对应的。
该实施例类似于前面的图11至13的实施例，除了在相邻的半导体有源区604a和604b中的电容器电极612’和612“沿着z方向在其整个延伸上彼此直接接触。
该实施例允许更加集成的构造。不必使得浅沟隔离(STI)足够大以使两个电容器电极不发生短路。
利用字线可以对存储器电容器独立地寻址。图17是存储器件的顶视图，用于说明存储器单元所需的单元面积。图17是用于计算存储器单元的面积的示意性说明。假定基本的最小横向延伸F，存储器单元的面积与4F×2F＝8F2相对应，该基本的最小横向延伸与考虑到通过给定技术可以制造的技术节点相对应。对于与65nm的CMOS技术节点相对应的F，我们对于存储器电容器获得的电容是0.5fF。相比较地，标准EDRAM要求25F2的单元面积。因此，如果使用与标准的65nm EDRAM相同的面积，可以获得等于3fF的电容。对于具有弱结漏电的65nm节点，3fF的电容似乎是合适的。
尽管在附图和前述的说明书中已经详细说明和描述了本发明，这样的说明和描述被认为是示意说明性的或者示例性的，而不是限制性的。本发明不限于公开的实施例。
本领域的技术人员在实践本发明时，从研究附图、公开内容和所附权利要求可以理解和实现所公开的实施例的其它变型。
注意，术语“水平的”和“垂直的”仅仅用于内在地参照有源半导体区的表面，在本文中该表面假定是水平的。然而，这种假定仅仅是为了产生直观的心理参照图像的目的，而非意图将要求保护的存储器单元结构限制为相对于外部参考方向、参考面之类的某种取向。
在权利要求中，词语“包括”不排除其它元件或步骤，并且不定冠词“一个”不排除多个。重要的是，在彼此不同的从属权利要求中所述的某些措施不表示不能有利地使用这些措施的组合。
权利要求中的任何参考标记不应理解为限制范围。
Claims (13)
1.一种存储器单元(100，200，300，501，601)，包括：
半导体衬底(102)，具有有源半导体区(104)，所述有源半导体区(104)通过与有源半导体区相邻的隔离区(106)横向地限定在半导体衬底的表面区上，
控制晶体管(112)，具有在有源半导体区和隔离区的横向界限之内的半导体晶体管电极区，以及
存储器电容器(110)，该存储器电容器(110)位于有源半导体区(104)上，并且具有第一电容器电极层，在存储器单元的截面图上，所述第一电容器电极层具有第一和第二电极层部分(118.1，118.2)，第一和第二电极层部分(118.1，118.2)在有源半导体区上与有源半导体区的表面平行地延伸，彼此相距垂直距离，并且通过垂直地延伸，即与有源半导体区的表面垂直的第三电极层部分(118.3)电连接，
其中，控制晶体管(112)与导电的第二电容器电极层相连，所述第二电容器电极层在第一和第二电极层部分之间延伸并且通过隔离层(116)与第一和第二电极层部分电隔离。
2.根据权利要求1所述的存储器单元，其中
第一电极层(118，218)具有在截面图上类似于其侧面旋转的字母J或其侧面旋转的字母U的形状。
3.根据权利要求1所述的存储器单元，其中
在有源半导体区的表面区上设置半导体中间层(114)，
在中间层上设置半导体电极层(122)，并且半导体电极层(122)包括至少一个晶体管电极区(124，126)，以及
半导体电极层横向地连续至第二电容器电极层(120)中。
4.根据权利要求3所述的存储器单元，其中中间层(114)由半导体材料组成，所述中间层可以相对于半导体衬底和第二电容器电极层而选择性地去除。
5.根据权利要求3所述的存储器单元，其中控制晶体管(112)是具有源区和漏区(124，126)的MOSFET，源区和漏区(124，126)设置为电极层中的晶体管电极区，并且其中漏区(126)横向地连续至第二电容器电极层(120)中。
6.根据权利要求5所述的存储器单元，其中MOSFET具有栅电极层(134)，所述栅电极层(134)由与第一电容器电极层(118)相同的导电材料组成。
7.根据权利要求5所述的存储器单元，其中MOSFET具有栅电极层(134)，所述栅电极层(134)由与第一电容器电极层(118)不同的导电材料组成。
8.一种存储器件(400，500，600)，包括多个根据权利要求1所述的存储器单元(300，501，601)。
9.根据权利要求8所述的存储器件，其中存储器单元设置为矩阵配置，每一个存储器单元经由其晶体管电极区中的两个连接到字线和位线(350，352；450，452；550，552)的相应的唯一组合。
10.根据权利要求8所述的存储器件(400)，其中矩阵配置的相邻存储器单元(300，404A，404B)沿着与位线(452A至D)平行的方向设置为背对前配置，其中第三电极层部分(318.3)被认为是背侧，而字线(350)被认为是存储器单元的前侧。
11.根据权利要求8所述的存储器件(500)，其中矩阵配置的相邻存储器单元(501，512’，512″)沿着与位线(452A至D)平行的方向设置为背对背配置，其中第三电极层部分(518.3’，518.3″)被认为是背侧，而字线(550’，550″)被认为是存储器单元的前侧。
12.一种用于制造存储器单元的方法，包括以下步骤：
提供具有有源半导体区(104；204)的半导体衬底(102；202)，所述有源半导体区(104；204)通过与所述有源半导体区相邻的隔离区(106；206)横向地限定在所述半导体衬底的平坦表面区上，
在有源半导体区上制造具有第一电容器电极层以及第二电容器电极层(120；220)的存储器电容器(110)，在存储器单元的截面图上，所述第一电容器电极层具有第一和第二电极层部分(118.1，118.2；218.1，218.2)，第一和第二电极层部分(118.1，118.2；218.1，218.2)在有源半导体区上与有源半导体区的表面(108)平行地延伸，彼此相距垂直(z)距离，并且通过垂直地延伸，即与有源半导体区的表面(108)垂直的第三电极层部分(118.3；218.3)电连接，()所述第二电容器电极层(120；220)在第一和第二电极层部分之间延伸并且通过隔离层(116；216)与第一和第二电极层部分电隔离，
制造控制晶体管(112)，所述控制晶体管(112，212)具有在有源半导体区和隔离区的横向界限之内的半导体晶体管电极区(124，126；224，226)，
其中，制造控制晶体管包括()提供控制晶体管与第二电容器电极层(120；220)的连接(126；226)。
13.根据权利要求12所述的方法，其中制造存储器电容器包括：
沉积第一半导体层(214)和第二半导体层(222)的叠层，第一半导体层(214)位于有源半导体区(204)的表面上，第二半导体层(222)位于第一半导体层上，选择第一半导体层的材料，使得第一半导体层可以选择性地去除，而没有去除第二半导体层以及有源半导体区的材料；
选择性地去除第一半导体层的一部分，该部分对应于第一电极层的第一和第二电极层部分之一的延伸，从而在有源半导体区的表面和第二半导体层面对有源半导体区表面的侧面之间形成隧道部分(225)；
在有源半导体区的表面以及第二半导体层的暴露表面上沉积隔离层(216)；
在隔离层上沉积栅极层(227)，从而也填充隧道部分；
对第二半导体层顶部上的栅极层(227)图案化，以将晶体管栅极(230)与第一电极层的第一和第二电极层部分中的另一个(218.2)分隔开，其中图案化包括保护第三电极层部分不被去除。
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