CN113594169A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：半导体衬底；多个存储块，在与半导体衬底的表面交叉的第1方向上与半导体衬底分离，且沿着与第1方向交叉的第2方向排列；第1配线，比多个存储块离半导体衬底更远；第2配线，比多个存储块靠半导体衬底更近；第1接点，电连接在第1配线与第2配线之间；第1晶体管，设置在半导体衬底，电连接在所述多个存储块中的第1存储块与第2配线之间；以及第2晶体管，设置在半导体衬底，电连接在所述多个存储块中的第2存储块与第2配线之间。第1接点在第2方向上设置在第1晶体管与第2晶体管之间。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-80978号(申请日：2020年5月1日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，具备：半导体衬底；多个存储块，在与该半导体衬底的表面交叉的第1方向上与半导体衬底分离，且沿着与第1方向交叉的第2方向排列；以及多个晶体管，设置在半导体衬底，经由多条配线连接于多个存储块。
发明内容
实施方式提供一种配线电阻的差异较小的半导体存储装置。
一实施方式的半导体存储装置具备：半导体衬底；多个存储块，在与半导体衬底的表面交叉的第1方向上与半导体衬底分离，且沿着与第1方向交叉的第2方向排列；第1配线，在第1方向上比多个存储块离半导体衬底更远；第2配线，在第1方向上比多个存储块靠半导体衬底更近；第1接点，电连接在第1配线与第2配线之间；第1晶体管，设置在半导体衬底，电连接在所述多个存储块中的第1存储块与第2配线之间；以及第2晶体管，设置在半导体衬底，电连接在所述多个存储块中的第2存储块与第2配线之间。第1接点在第2方向上设置在第1晶体管与第2晶体管之间。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的示意性电路图。
图2是表示该实施方式的存储器裸片MD的示意性俯视图。
图3是存储器裸片MD的示意性立体图。
图4是图2的A所示部分的示意性放大图。
图5是沿B-B'线切割图4所示的构造，沿箭头方向观察时的示意性剖视图。
图6是图5的C所示部分的示意性放大图。
图7是图2的D所示部分的示意性放大图。
图8是从图3所示的构造中将一部分构成省略后的示意性立体图。
图9是从图3所示的构造中将一部分构成省略后的示意性立体图。
图10是表示存储器裸片MD的第1构成例的示意性俯视图。
图11是表示存储器裸片MD的第2构成例的示意性俯视图。
图12是表示存储器裸片MD的第3构成例的示意性俯视图。
图13是表示第1比较例的半导体存储装置的构成的示意性俯视图。
图14是表示第2比较例的半导体存储装置的构成的示意性俯视图。
图15是用来对配线电阻进行说明的示意性曲线图。
图16是表示第2实施方式的半导体存储装置的构成的示意性立体图。
图17是从图16所示的构造中将一部分构成省略后的示意性立体图。
图18是表示第3实施方式的半导体存储装置的构成的示意性立体图。
图19是从图18所示的构造中将一部分构成省略后的示意性立体图。
图20是表示另一实施方式的半导体存储装置的构成的示意性俯视图。
图21是表示另一实施方式的半导体存储装置的构成的示意性俯视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置进行说明。此外，以下实施方式仅为一例，并非为了限定本发明而示出。另外，以下附图是示意性的图，为便于说明，有时省略一部分构成等。另外，关于多个实施方式，对共通的部分标注相同符号，有时省略说明。
另外，在本说明书中，当记为“半导体存储装置”时，可能是指存储器裸片，也可能是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制裸片的存储器系统。进而，也可能是指智能手机、平板终端、个人计算机等包含主机的构成。
另外，在本说明书中，当记为第1构成“电连接”于第2构成时，可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，在本说明书中，当记为第1构成“连接于”第2构成与第3构成“之间”时，可能是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
另外，在本说明书中，当记为电路等使2条配线等“导通”时，例如可能是指该电路等包含晶体管等，该晶体管等设置在2条配线间的电流路径上，该晶体管等成为接通(ON)状态。
另外，在本说明书中，将与衬底上表面平行的指定方向称为X方向，将与衬底上表面平行且与X方向垂直的方向称为Y方向，将与衬底上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿指定面的方向称为第1方向，将沿着该指定面且与第1方向交叉的方向称为第2方向，将与该指定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中任一方向对应，也可不对应。
另外，在本说明书中，“上”或“下”等的表述是以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，当对某构成称下表面或下端时，是指该构成的衬底侧的面或端部，当称上表面或上端时，是指该构成的与衬底为相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
[第1实施方式]
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。
如图1所示，存储器裸片MD具备存储数据的存储单元阵列MCA、及连接于存储单元阵列MCA的周边电路PC。
存储单元阵列MCA具备多个存储块BLK。这多个存储块BLK分别具备多个串组件SU。这多个串组件SU分别具备多个存储器串MS。这些多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备串联连接在位线BL与源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC(存储晶体管)、源极侧选择晶体管STS、及源极侧选择晶体管STSb。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS、及源极侧选择晶体管STSb简称为选择晶体管(STD、STS、STSb)。
存储单元MC是场效型晶体管，具备作为信道区域发挥功能的半导体层、包含电荷蓄积膜的栅极绝缘膜及栅极电极。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而发生变化。存储单元MC存储1比特或多比特数据。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共通连接于1个存储块BLK中的所有存储器串MS。
选择晶体管(STD、STS、STSb)是具备作为信道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效型晶体管。在选择晶体管(STD、STS、STSb)的栅极电极分别连接着选择栅极线(SGD、SGS、SGSb)。漏极侧选择栅极线SGD与串组件SU对应设置，共通连接于1个串组件SU中的所有存储器串MS。源极侧选择栅极线SGS共通连接于多个串组件SU中的所有存储器串MS。源极侧选择栅极线SGSb共通连接于多个串组件SU中的所有存储器串MS。
周边电路PC具备电压产生电路VG、地址解码器22、根据地址解码器22的输出信号向存储单元阵列MCA传输动作电压的块选择电路23及电压选择电路24、感测放大器模块SAM、以及定序器SQC。
电压产生电路VG连接于多条电压供给线31。电压产生电路VG例如包含调节器等降压电路及电荷泵电路32等升压电路。这些降压电路及升压电路分别被供给电源电压及接地电压。电压产生电路VG例如根据来自定序器SQC的控制信号产生多种动作电压，将它们同时输出到多条电压供给线31，所述多种动作电压是对存储单元阵列MCA进行读出动作、写入动作及抹除动作时施加到位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS、SGSb)的电压。从电压供给线31输出的动作电压根据来自定序器SQC的控制信号适当进行调整。
地址解码器22具备多条块选择线BLKSEL及多条电压选择线33。地址解码器22例如按照来自定序器SQC的控制信号依序参照地址寄存器的行地址，对该行地址进行解码，将与行地址对应的指定块选择晶体管35及电压选择晶体管37设为接通状态，将除此以外的块选择晶体管35及电压选择晶体管37设为断开状态。例如，将指定块选择线BLKSEL及电压选择线33的电压设为“H”状态，将除此以外的电压设为“L”状态。此外，在使用P信道型晶体管而不是N信道型晶体管的情况下，对这些配线施加相反电压。
此外，图示的例子中，在地址解码器22中，对每1个存储块BLK各设置1条块选择线BLKSEL。但是，可适当变更该构成。例如也可以是每2个以上的存储块BLK具备1条块选择线BLKSEL。
块选择电路23具备与存储块BLK对应的多个块选择部34。这多个块选择部34分别具备与字线WL及选择栅极线(SGD、SGS、SGSb)对应的多个块选择晶体管35。块选择晶体管35例如为场效型耐压晶体管。块选择晶体管35的源极电极分别电连接于对应的字线WL或选择栅极线(SGD、SGS、SGSb)。漏极电极分别经由配线CG及电压选择电路24电连接于电压供给线31。栅极电极共通连接于对应的块选择线BLKSEL。
此外，块选择电路23还具备未图示的多个晶体管。这多个晶体管是电连接在选择栅极线(SGD、SGS、SGSb)与被供给接地电压的电压供给线之间的场效型耐压晶体管。这多个晶体管对非选择存储块BLK所包含的选择栅极线(SGD、SGS、SGSb)供给接地电压。此外，非选择存储块BLK所包含的多条字线WL成为浮动状态。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS、SGSb)对应的多个电压选择部36。这多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效型耐压晶体管。电压选择晶体管37的源极端子分别经由配线CG及块选择电路23电连接于对应的字线WL或选择栅极线(SGD、SGS、SGSb)。漏极端子分别电连接于对应的电压供给线31。栅极电极分别连接于对应的电压选择线33。
此外，图示的例子中，示出了配线CG经由一个电压选择晶体管37连接于电压供给线31的例子。但是，这种构成仅为例示，可适当调整具体构成。例如，配线CG也可经由2个以上电压选择晶体管37连接于电压供给线31。
感测放大器模块SAM例如具备与多条位线BL对应的多个感测放大器组件。感测放大器组件分别具备连接于位线BL的感测放大器。感测放大器具备连接于位线BL的感测电路、连接于位线BL的电压传输电路、以及连接于感测电路及电压传输电路的闩锁电路。感测电路具备根据位线BL的电压或电流而成为接通状态的感应晶体管、及根据感应晶体管的接通/断开状态而被充电或放电的配线。闩锁电路根据该配线的电压闩锁数据“1”或“0”。电压传输电路根据闩锁在该闩锁电路中的数据使位线BL与2条电压供给线中的任一条导通。
定序器SQC按照保存在指令寄存器中的指令数据，输出对电压产生电路VG、地址解码器22、块选择电路23、电压选择电路24及感测放大器模块SAM进行控制的内部控制信号。
[存储器裸片MD的构造]
图2是存储器裸片MD的示意性俯视图。图3是表示存储器裸片MD的一部分构成的示意性立体图。图4是图2的A所示部分的示意性放大图。图5是沿B-B'线切割图4所示的构造，沿箭头方向观察时的示意性剖视图。图6是图5的C所示部分的示意性放大图。图7是图2的D所示部分的示意性放大图。
此外，图3～图7是用来对存储器裸片MD的示意性构成进行说明的图，不表示具体的构成数量、形状、配置等。例如在图3的例子中，各存储块BLK具备沿Z方向排列的8个导电层110。然而，例如如图5中例示，存储块BLK也可具备8个以上的导电层110。另外，例如在图4的例子中，仅在下述存储器孔区域RMH的一部分区域设置有位线BL。然而，位线BL也可设置于整个存储器孔区域RMH。
例如如图2所示，存储器裸片MD具备半导体衬底100。图示的例子中，在半导体衬底100设置有沿X方向及Y方向排列的4个存储单元阵列区域RMCA。另外，存储单元阵列区域RMCA具备沿X方向排列的多个存储器孔区域RMH、及设置在这些存储器孔区域RMH之间的多个接点连接区域RC4T。另外，在存储单元阵列区域RMCA的X方向两端部设置有沿X方向排列的接线区域RHU。这些区域沿Y方向延伸。另外，在存储单元阵列区域RMCA的Y方向一端部，与沿X方向排列的多个存储器孔区域RMH对应设置有沿X方向排列的多个接点连接区域RBLT。另外，在半导体衬底100的Y方向端部设置有周边区域RP。周边区域RP沿着半导体衬底100的Y方向端部在X方向上延伸。
此外，图示的例子中，接线区域RHU设置在存储单元阵列区域RMCA的X方向两端部。然而，这种构成仅为例示，可适当调整具体构成。例如，接线区域RHU也可设置在存储单元阵列区域RMCA的X方向一端部，而不是设置在X方向两端部。另外，接线区域RHU也可设置在存储单元阵列区域RMCA的X方向的中央位置或中央附近位置。
例如如图3所示，存储器裸片MD具备半导体衬底100、设置在半导体衬底100上的晶体管层LTR、设置在晶体管层LTR上方的配线层D0、设置在配线层D0上方的配线层D1、设置在配线层D1上方的配线层D2、设置在配线层D2上方的存储单元阵列层LMCA、设置在存储单元阵列层LMCA上方的配线层M0、设置在配线层M0上方的配线层M1、及设置在配线层M1上方的配线层M2。
[半导体衬底100的构造]
半导体衬底100例如是包含P型硅(Si)的半导体衬底，P型硅(Si)含有硼(B)等P型杂质。例如如图3所示，在半导体衬底100的表面设置有多个工作区域100A及绝缘层STI，该绝缘层STI设置于在X方向或Y方向上相邻的2个工作区域100A之间。工作区域100A例如包含磷(P)等N型杂质或硼(B)等P型杂质。这多个工作区域100A分别作为构成周边电路PC的多个晶体管Tr等的一部分发挥功能。
[晶体管层LTR的构造]
例如如图3所示，在半导体衬底100的上表面设置有多个栅极绝缘膜gi。另外，在这多个栅极绝缘膜gi的上表面设置有栅极电极gc。另外，半导体衬底100的各区域及多个栅极电极gc分别连接于接点CS。
多个栅极电极gc分别作为构成周边电路PC的多个晶体管Tr的栅极电极等发挥功能。栅极电极gc例如可包含氮化钛(TiN)等的阻挡导电膜及钨(W)等的金属膜的积层膜等。
接点CS沿Z方向延伸，在下端连接于半导体衬底100或栅极电极gc的上表面。在接点CS与半导体衬底100的连接部分设置有包含N型杂质或P型杂质的杂质区域。接点CS例如可包含氮化钛(TiN)等的阻挡导电膜及钨(W)等的金属膜的积层膜等。
[配线层D0、D1、D2的构造]
例如如图3所示，配线层D0、D1、D2中所包含的多条配线电连接于存储单元阵列MCA中的构成及周边电路PC中的构成的至少一个构成。
配线层D0、D1、D2分别包含多条配线d0、d1、d2。这多条配线d0、d1、d2例如可包含氮化钛(TiN)等的阻挡导电膜及钨(W)等的金属膜的积层膜等。
在配线d0与配线d1之间设置有沿Z方向延伸的接点C1。另外，在配线d1与配线d2之间设置有沿Z方向延伸的接点C2。接点C1、C2例如可包含氮化钛(TiN)等的阻挡导电膜及钨(W)等的金属膜的积层膜等。
[存储单元阵列层LMCA的存储器孔区域RMH中的构造]
例如如图3所示，在存储单元阵列层LMCA设置有沿Y方向排列的多个存储块BLK。例如如图4所示，存储块BLK具备沿Y方向排列的多个串组件SU。在Y方向上相邻的2个存储块BLK之间设置有氧化硅(SiO2)等块间绝缘层ST。在Y方向上相邻的2个串组件SU之间设置有氧化硅(SiO2)等串组件间绝缘层SHE。
例如如图5所示，存储块BLK具备沿Z方向排列的多个导电层110、沿Z方向延伸的多个半导体层120、以及分别设置在多个导电层110与多个半导体层120之间的多个栅极绝缘膜130。
导电层110是沿X方向延伸的大致板状导电层。导电层110可包含氮化钛(TiN)等的阻挡导电膜及钨(W)等的金属膜的积层膜等。另外，导电层110例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。在沿Z方向排列的多个导电层110之间设置有氧化硅(SiO2)等的绝缘层101。
在导电层110的下方设置有导电层111。导电层111例如可包含含有磷(P)或硼(B)等杂质的多晶硅等。另外，在导电层111与导电层110之间设置有氧化硅(SiO2)等的绝缘层101。
在导电层111的下方设置有导电层112。导电层112具备连接于半导体层120下端的半导体层113、及连接于半导体层113下表面的导电层114。半导体层113例如可包含含有磷(P)或硼(B)等杂质的多晶硅等。导电层114例如可包含钨(W)等金属、钨硅化物等的导电层或其它导电层。另外，在导电层112与导电层111之间设置有氧化硅(SiO2)等的绝缘层101。
导电层112作为源极线SL(图1)发挥功能。源极线SL例如对存储单元阵列区域RMCA(图2)中所包含的所有存储块BLK共通设置。
导电层111作为源极侧选择栅极线SGSb(图1)及与其连接的多个源极侧选择晶体管STSb的栅极电极发挥功能。导电层111于每个存储块BLK中电独立。
另外，多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS(图1)及与其连接的多个源极侧选择晶体管STS的栅极电极发挥功能。这多个导电层110于每个存储块BLK中电独立。
另外，位于比其更上方的多个导电层110作为字线WL(图1)及与其连接的多个存储单元MC(图1)的栅极电极发挥功能。这多个导电层110分别于每个存储块BLK中电独立。
另外，位于比其更上方的一个或多个导电层110作为漏极侧选择栅极线SGD及与其连接的多个漏极侧选择晶体管STD(图1)的栅极电极发挥功能。这多个导电层110与其它导电层110相比Y方向的宽度较小。另外，在Y方向上相邻的2个导电层110之间设置有串组件间绝缘层SHE。这多个导电层110分别于每个串组件SU中电独立。
例如如图4所示，半导体层120沿X方向及Y方向以指定图案排列。半导体层120作为1个存储器串MS(图1)所包含的多个存储单元MC及选择晶体管(STD、STS、STSb)的信道区域发挥功能。半导体层120例如为多晶硅(Si)等的半导体层。例如如图5所示，半导体层120具有大致有底圆筒状的形状，在中心部分设置有氧化硅等的绝缘层125。另外，半导体层120的外周面分别由导电层110包围，与导电层110对向。
在半导体层120的上端部设置有包含磷(P)等N型杂质的杂质区域121。杂质区域121经由接点Ch及接点Vy(图4)连接于位线BL。
在半导体层120的下端部设置有包含磷(P)等N型杂质的杂质区域122。杂质区域122连接于所述导电层112的半导体层113。半导体层120中位于杂质区域122正上方的部分作为源极侧选择晶体管STSb的信道区域发挥功能。杂质区域122的外周面由导电层111包围，与导电层111对向。
栅极绝缘膜130具有覆盖半导体层120外周面的大致有底圆筒状的形状。例如如图6所示，栅极绝缘膜130具备在半导体层120与导电层110之间积层的隧道绝缘膜131、电荷蓄积膜132及块绝缘膜133。隧道绝缘膜131及块绝缘膜133例如为氧化硅(SiO2)等的绝缘膜。电荷蓄积膜132例如为氮化硅(Si3N4)等的能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132、及块绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面沿Z方向延伸。
此外，图6中示出了栅极绝缘膜130具备氮化硅等的电荷蓄积膜132的例子。然而，栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等的浮动栅极。
[存储单元阵列层LMCA的接点连接区域RC4T中的构造]
例如如图7所示，在接点连接区域RC4T中，在沿Y方向排列的2个块间绝缘层ST之间设置有沿Y方向排列的2个绝缘层STO。绝缘层STO例如包含氧化硅(SiO2)。另外，在这2个绝缘层STO之间设置有接点连接小区域rC4T。另外，在块间绝缘层ST与绝缘层STO之间设置有导电层连接小区域r110。这些区域沿着块间绝缘层ST沿X方向延伸。
接点连接小区域rC4T具备沿X方向排列的多个接点C4、及覆盖这多个接点C4外周面的绝缘层110A。接点C4可包含氮化钛(TiN)等的阻挡导电膜及钨(W)等的金属膜的积层膜等。接点C4沿Z方向延伸，在上端与配线层M0中的配线m0连接，在下端与配线层D2中的配线d2连接。绝缘层110A例如可包含氮化硅(SiN)等的绝缘层。
导电层连接小区域r110具备导电层110的窄宽部110C4T。在X方向上相邻的2个存储器孔区域RMH中所包含的多个导电层110经由该窄宽部110C4T相互导通。图示的例子中，在与1个存储块BLK对应的2个导电层连接小区域r110中的一个设置有作为漏极侧选择栅极线SGD发挥功能的3个导电层110的窄宽部110C4T。另外，在这2个导电层连接小区域r110中的另一个设置有作为漏极侧选择栅极线SGD发挥功能的2个导电层110的窄宽部110C4T。
[存储单元阵列层LMCA的接线区域RHU中的构造]
如图3所示，在接线区域RHU设置有分别与多个存储块BLK对应设置且沿X方向排列的多个接点CC、及与这多个接点CC对应设置且沿X方向排列的多个接点C4。
在接点CC的附近区域设置有多个导电层110在X方向上的端部。这多个端部在X方向上的位置互不相同。由此，在接线区域RHU形成与存储块BLK对应设置的大致阶梯状构造。另外，多个接点CC沿Z方向延伸，在下端与导电层110的X方向上的端部连接。接点CC例如可包含氮化钛(TiN)等的阻挡导电膜及钨(W)等的金属膜的积层膜等。
此外，图示的例子中，与1个存储块BLK对应的多个接点CC沿X方向排成1列。然而，这种构成仅为例示，可适当调整具体构成。例如，与1个存储块BLK对应的多个接点CC可沿X方向排成2列，也可排成3列以上的列。
在接点C4的附近区域，与参照图7所说明的接点连接小区域rC4T相同，设置有沿X方向排列的多个接点C4、及覆盖这多个接点C4外周面的未图示的绝缘层。如图3所示，接点C4沿Z方向延伸，在上端与配线层M0中的配线m0连接，在下端与配线层D2中的配线d2连接。
[存储单元阵列层LMCA的接点连接区域RBLT中的构造]
在接点连接区域RBLT(图2)设置有多个接点。这多个接点沿Z方向延伸，在上端与配线层M0内的配线m0中作为位线BL发挥功能的配线连接，在下端与配线层D2中的配线d2连接。
[配线层M0、M1、M2的构造]
例如如图3所示，配线层M0、M1、M2中所包含的多条配线例如电连接于存储单元阵列层LMCA中的构成及晶体管层LTR中的构成的至少一个构成。
配线层M0分别包含多条配线m0。这多条配线m0例如可包含氮化钛(TiN)等的阻挡导电膜及铜(Cu)等的金属膜的积层膜等。此外，多条配线m0中的一部分作为位线BL(图1)发挥功能。例如如图4所示，位线BL沿X方向排列，沿Y方向延伸。另外，这多条位线BL分别连接于各串组件SU中所包含的1个半导体层120。
配线层M1分别包含多条配线m1。这多条配线m1例如可包含氮化钛(TiN)等的阻挡导电膜及铜(Cu)等的金属膜的积层膜等。
例如如图3所示，配线层M2分别包含多条配线m2。这多条配线m2例如可包含氮化钛(TiN)等的阻挡导电膜及铝(Al)等的金属膜的积层膜等。
在配线m0与配线m1之间设置有沿Z方向延伸的接点V0。另外，在配线m1与配线m2之间设置有沿Z方向延伸的接点V1。接点V0、V1例如可包含氮化钛(TiN)等的阻挡导电膜及铜(Cu)或铝(Al)等的金属膜的积层膜等。
[配线层D0、D1、D2、M0、M1、M2中的布局图案]
如参照图3所说明，在各存储块BLK设置有沿Z方向排列的多个导电层110，这多个导电层110分别连接于沿Z方向延伸的接点CC的下端部。另外，这些接点CC的上端部分别连接于所述多条配线m0中的一部分。以下，有时将这些配线m0称为“配线m0a”。这多条配线m0a与接点CC对应地沿X方向及Y方向排列，且分别沿Y方向延伸。另外，这多条配线m0a分别连接于设置在接线区域RHU的接点C4。
如图8所示，这多个接点C4经由多条配线d0、d1、d2及接点CS、C1、C2连接于设置在接线区域RHU的多个晶体管Tr的源极区域。这多个晶体管Tr分别作为块选择晶体管35(图1)发挥功能。
如图9所示，这多个晶体管Tr(块选择晶体管35)的漏极区域经由多条配线d0、d1、d2、m0、m1、m2及多个接点CS、C1、C2、C4、V0、V1连接于作为电压选择晶体管37(图1)发挥功能的另一晶体管Tr。以下，有时将电连接在这2个晶体管Tr之间的多条配线m2称为“配线m2a”。另外，有时将电连接在块选择晶体管35与配线m2a之间的多条配线d1、d2及接点C1、C2、C4分别称为“配线d1a”、“配线d2a”、“接点C1a”、“接点C2a”及“接点C4a”。这多条配线d1a、d2a、m2a及接点C1a、C2a、C4a分别作为配线CG(图1)的一部分发挥功能。
配线d1a沿Y方向延伸，沿X方向排列。配线d1a的数量例如可与存储块BLK中所包含的导电层110的数量相同。此外，图示的例子中，配线d1a设置在接线区域RHU。
配线d1a的下表面连接于沿Y方向排列的多个接点C1a的上端。接点C1a分别沿Z方向延伸。接点C1a的数量例如可与连接于配线d1a的晶体管Tr的数量相同，也可少于晶体管Tr的数量。例如图示的例子中，接点C1a的数量为晶体管Tr数量的一半。也就是说，图示的例子中，沿Y方向排列的2个晶体管共用漏极区域，与该漏极区域对应设置有一个接点C1a。配线d1a分别经由多个接点C1a连接于多个晶体管Tr的漏极区域。
配线d1a的上表面连接于一个接点C2a的下端或沿Y方向排列的多个接点C2a的下端。接点C2a分别沿Z方向延伸，设置在配线d1a与配线d2a的交叉部分。接点C4a的数量例如可与配线d2a的数量相同。
接点C2a的上端连接于配线d2a。配线d2a沿X方向延伸，沿Y方向排列。配线d2a的数量例如可与配线m2a的数量相同，也可为配线m2a数量的整数倍。例如，当配线d1a的数量与配线m2a的数量相同，配线d2a的数量是配线m2a数量的N倍(N为自然数)时，在配线d1a与配线m2a之间并联连接N条配线d2a。图示的例子中，配线d2a设置于接线区域RHU到存储单元阵列区域RMCA(图2)之外的区域。
配线d2a的上表面连接于一个接点C4a的下端。接点C4a沿Z方向延伸，设置在配线d2a与配线m2a的交叉部分。接点C4a的数量例如可与配线d2a的数量相同。此外，图示的例子中，接点C4a设置在存储单元阵列区域RMCA(图2)之外的区域。
接点C4a的上端经由配线m0、m1及接点V0、V1连接于配线m2a。配线m2a沿Y方向延伸，沿X方向排列。配线m2a的数量例如可与存储块BLK中所包含的导电层110的数量相同。此外，图示的例子中，配线m2a设置在存储单元阵列区域RMCA(图2)之外的区域。
此外，配线d2a、接点C2a及接点C4a在Y方向上的位置可适当进行调整。
例如，配线d2a、接点C2a及接点C4a在Y方向上的位置可在Y方向上与配线d1a的Y方向端部及配线m2a的Y方向端部分离。例如，可在比配线d2a、接点C2a及接点C4a更靠Y方向一侧的区域设置一个或多个接点C1a及一个或多个晶体管Tr(块选择晶体管35)。另外，可在比配线d2a、接点C2a及接点C4a更靠Y方向另一侧的区域也设置一个或多个接点C1a及一个或多个晶体管Tr(块选择晶体管35)。
另外，例如如图10中例示，在配线d2a的数量与配线m2a的数量相同的情况下，可在存储单元阵列区域RMCA在Y方向上的中央附近区域(包含中央位置的区域)设置数量与配线m2a的数量相同的配线d2a、接点C2a及接点C4a。
另外，例如如图11中例示，在配线d2a的数量为配线m2a数量的2倍的情况下，可在Y方向上将存储单元阵列区域RMCA二等分成2个区域RMCA2，在这2个区域RMCA2在Y方向上的中央附近区域(包含中央位置的区域)分别设置数量与配线m2a的数量相同的配线d2a、接点C2a及接点C4a。
另外，例如如图12中例示，在配线d2a的数量为配线m2a数量的3倍的情况下，可在Y方向上将存储单元阵列区域RMCA三等分成3个区域RMCA3，在这3个区域RMCA3的Y方向上的中央附近区域(包含中央位置的区域)分别设置数量与配线m2a的数量相同的配线d2a、接点C2a及接点C4a。
同样，在配线d2a的数量为配线m2a数量的N(N为自然数)倍的情况下，可在Y方向上将存储单元阵列区域RMCA N等分成N个区域RMCAN，在这N个区域RMCAN的Y方向上的中央附近区域(包含中央位置的区域)分别设置数量与配线m2a的数量相同的配线d2a、接点C2a及接点C4a。此外，这N个区域RMCAN也可分别包含沿Y方向排列的多个存储块BLK。
[比较例]
图13表示第1比较例的构成。第1比较例的构成不具有如参照图9所说明的配线d1a。另外，在第1比较例的构成中，配线d2a、接点C2a及接点C4a的数量设置为与接点C1a相同。另外，在第1比较例的构成中，与1个接点C1a对应设置有1条配线d1，各块选择晶体管35经由该配线d1、配线d2a、接点C2a及接点C4a连接于配线m2a。配线m2a在Y方向一端部连接于未图示的电压选择晶体管37。
这种构成例如与如图10～图12所示的构成相比，配线数较多，导致配线图案复杂化，有可能难以实现微细化。
图14表示第2比较例中的构成。第2比较例的构成不具有如参照图9所说明的配线m2a及接点C4a。另外，在第2比较例的构成中，仅经由位于比存储单元阵列层LMCA更下方的构成来连接块选择晶体管35与电压选择晶体管37。也就是说，配线d1a在Y方向上的一端部与配线d2a在X方向上的一端部连接，配线d2a在X方向上的另一端部位于电压选择晶体管37附近，配线d2a经由未图示的配线d0、d1、d2连接于电压选择晶体管37。
在这种构成中，例如与如图13所示的构成相比，配线数较少。因此，相对容易实现微细化。
此外，参照图10～图12所说明的构成例如与如图13所示的构成相比，配线数也较少。因此，相对容易实现微细化。
[配线CG中的配线电阻]
图15是用来对配线CG中的配线电阻进行说明的曲线图。横轴表示多个存储块BLK在Y方向上的位置。纵轴表示配线CG中的配线电阻。此外，配线CG中的配线电阻例如可以是各存储块BLK所包含的多个导电层110(图3)与电压选择晶体管37(图1)之间的配线电阻。
图中实线A所示的特性表示第1比较例(图13)中的特性。在第1比较例中，与沿Y方向排列的多个块选择晶体管35对应设置有沿Y方向排列的多条配线d2a。另外，这多条配线d2a的X方向一端部连接于沿Y方向延伸的配线m2a，配线m2a与配线d2a的连接部分沿Y方向分散配置。另外，配线m2a经由Y方向一端部连接于电压选择晶体管37。在这种构成中，多个块选择晶体管35中越靠近Y方向一端侧的块选择晶体管，配线m2a中的电压下降越小，越靠近Y方向另一端侧的块选择晶体管，配线m2a中的电压下降越大。因此如图15所示，在第1比较例中，配线CG中的配线电阻与和Y方向一端部的距离成正比增大。但是，配线m2a由电阻率相对较低的铝(Al)形成，配线m2a中的配线电阻相对较小。因此，在第1比较例中，存储块BLK间的配线电阻差异相对较小。然而，如上所述存在第1比较例的构成难以实现微细化的情况。
图中实线B所示的特性表示第2比较例(图14)中的特性。在第2比较例中，沿Y方向排列的多个块选择晶体管35经由多个接点C1a共通连接于沿Y方向延伸的配线d1a。另外，配线d1a经由Y方向一端部连接于电压选择晶体管37。在这种构成中，多个块选择晶体管35中越靠近Y方向一端侧的块选择晶体管，配线d1a中的电压下降越小，越靠近Y方向另一端侧的块选择晶体管，配线d1a中的电压下降越大。因此如图15所示，在第2比较例中，配线CG中的配线电阻与和Y方向一端部的距离成正比增大。此处，配线d1a由电阻率相对较高的钨(W)形成，配线d1a中的配线电阻相对较大。因此，在第2比较例中，存储块BLK间的配线电阻差异相对较大。
图中实线C所示的特性表示第1实施方式的半导体存储装置的图10中例示的构成的特性。在该构成中，沿Y方向排列的多个块选择晶体管35经由多个接点C1a共通连接于沿Y方向延伸的配线d1a。另外，配线d1a在存储单元阵列区域RMCA的Y方向上的中央附近位置连接于配线d2a。另外，配线d2a的X方向一端部连接于沿Y方向延伸的配线m2a，经由该配线m2a连接于电压选择晶体管37。在这种构成中，多个块选择晶体管35中越靠近所述存储单元阵列区域RMCA在Y方向上的中央附近位置的块选择晶体管，配线d1a中的电压下降越小，距Y方向上的中央位置附近越远的块选择晶体管，配线d1a中的电压下降越大。因此如图15所示，在该构成中，配线CG中的配线电阻与和存储单元阵列区域RMCA在Y方向上的中央附近的距离成正比增大。
在这种构成中，例如与第2比较例(图14)相比，能够缩小块选择晶体管35到配线d2a在Y方向上的距离差异，从而缩小配线d1a中的配线电阻差异。因此，在该构成中，与第2比较例相比，能够缩小存储块BLK间的配线电阻差异。
图中虚线D所示的特性表示第1实施方式的半导体存储装置的图11中例示的构成的特性。在该构成中，沿Y方向排列的多个块选择晶体管35经由多个接点C1a共通连接于沿Y方向延伸的配线d1a。另外，配线d1a在所述区域RMCA2的Y方向上的中央附近位置连接于配线d2a。另外，配线d2a的X方向一端部连接于沿Y方向延伸的配线m2a，经由该配线m2a连接于电压选择晶体管37。在这种构成中，多个块选择晶体管35中越靠近所述区域RMCA2在Y方向上的中央附近位置的块选择晶体管，配线d1a中的电压下降越小，距Y方向上的中央位置附近越远的块选择晶体管，配线d1a中的电压下降越大。因此如图15所示，在该构成中，配线CG中的配线电阻在所述区域RMCA2的Y方向上的中央附近位置成为最小值或极小值。另外，与该中央附近位置的距离越大，那么配线CG中的配线电阻增大越缓慢。
在这种构成中，例如与如图10中例示的构成相比，能够缩小块选择晶体管35到配线d2a在Y方向上的距离差异，从而缩小配线d1a中的配线电阻差异。因此，在该构成中，与图10中例示的构成相比，能够缩小存储块BLK间的配线电阻差异。另外，在这种构成中，沿Y方向延伸的配线d1a共通连接于沿Y方向排列的多个块选择晶体管35，在配线d1a与配线m2a之间并联连接着Y方向位置不同的2条配线d2a。因此，在2条配线d2之间设置的多个块选择晶体管35中距一配线d2越远的块选择晶体管，越靠近另一配线d2。也就是说，到一配线d2的配线电阻越大的块选择晶体管，到另一配线d2的配线电阻越小。因此，能够更有效地缩小存储块BLK间的配线电阻差异。
图中单点链线E所示的特性表示第1实施方式的半导体存储装置的图12中例示的构成的特性。在该构成中，沿Y方向排列的多个块选择晶体管35经由多个接点C1a共通连接于沿Y方向延伸的配线d1a。另外，配线d1a在所述区域RMCA3的Y方向上的中央附近位置连接于配线d2a。另外，配线d2a的X方向一端部连接于沿Y方向延伸的配线m2a，经由该配线m2a连接于电压选择晶体管37。在这种构成中，多个块选择晶体管35中越靠近所述区域RMCA3在Y方向上的中央附近位置的块选择晶体管，配线d1a中的电压下降越小，距Y方向上的中央位置附近越远的块选择晶体管，配线d1a中的电压下降越大。因此如图15所示，在该构成中，配线CG中的配线电阻在所述区域RMCA3的Y方向上的中央附近位置成为最小值或极小值。另外，与该中央附近位置的距离越大，那么配线CG中的配线电阻增大越缓慢。
在这种构成中，例如与如图11中例示的构成相比，能够缩小块选择晶体管35到配线d2a在Y方向上的距离差异，从而缩小配线d1a中的配线电阻差异。因此，在该构成中，与图11中例示的构成相比，能够缩小存储块BLK间的配线电阻差异。另外，在这种构成中，沿Y方向延伸的配线d1a共通连接于沿Y方向排列的多个块选择晶体管35，在配线d1a与配线m2a之间并联连接着Y方向位置不同的3条配线d2a。因此，设置在2条配线d2之间的多个块选择晶体管35中距一配线d2越远的块选择晶体管，越靠近另一配线d2。也就是说，到一配线d2的配线电阻越大的块选择晶体管，到另一配线d2的配线电阻越小。因此，能够更有效地缩小存储块BLK间的配线电阻差异。
[第2实施方式]
图16是表示第2实施方式的半导体存储装置的一部分构成的示意性立体图。图17是从图16所示的构成中将一部分构成省略而示出的示意性立体图。此外，在图17中，对沿X方向排列的多条配线m2b中的一条、以及与该配线m2b电导通的多条配线及接点标注斜线。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但是，第2实施方式的半导体存储装置不具备配线层D1、D2、M0、M1、M2，取而代之，具备配线层D1'、D2'、M0'、M1'、M2'。配线层D1'、D2'、M0'、M1'、M2'基本上与第1实施方式的配线层D1、D2、M0、M1、M2同样地构成。但是，第2实施方式的配线层D1'、D2'、M0'、M1'、M2'中的布局图案与第1实施方式的配线层D1、D2、M0、M1、M2中的布局图案不同。
如图16所示，作为块选择晶体管35(图1)发挥功能的多个晶体管Tr的漏极区域经由多条配线d0、d1、d2、m0、m1、m2及多个接点CS、C1、C2、C4、V0、V1电连接于作为电压选择晶体管37(图1)发挥功能的另一晶体管Tr。以下，有时将电连接在这2个晶体管Tr之间的多条配线m2称为“配线m2b”。另外，有时将电连接在块选择晶体管35与配线m2b之间的多条配线d1、m0、m1及接点C1、C4、V1分别称为“配线d1b”、“配线m0b”(图17)、“配线m1b”、“接点C1b”(图17)、“接点C4b”(图17)及“接点V1b”。这多条配线d1b、m0b、m1b、m2b及接点C1b、C4b、V1b分别作为配线CG(图1)的一部分发挥功能。此外，图示的例子中，作为电压选择晶体管37(图1)发挥功能的晶体管Tr、及电连接在电压选择晶体管37与配线m2b之间的接点C4设置在接点连接区域RC4T(图2)。
配线d1b沿Y方向延伸，沿X方向排列。配线d1b的数量例如可与存储块BLK中所包含的导电层110的数量相同。此外，图示的例子中，配线d1b设置在接线区域RHU。
配线d1b的下表面连接于沿Y方向排列的多个接点C1b(图17)的上端。接点C1b分别沿Z方向延伸。接点C1b的数量例如可与连接于配线d1b的晶体管Tr的数量相同，也可少于晶体管Tr的数量。例如图示的例子中，接点C1b的数量为晶体管Tr数量的一半。配线d1b分别经由多个接点C1b连接于多个晶体管Tr的漏极区域。
配线d1b的上表面经由配线d2等连接于一个接点C4b的下端或沿Y方向排列的多个接点C4b的下端。接点C4b分别沿Z方向延伸，设置在配线d1b与配线m0b的交叉部分。另外，图示的例子中，接点C4b设置在沿X方向排列的2个接点C4之间。这2个接点C4分别在上端连接于配线m0a。接点C4b的数量例如与配线m0b的数量相同。此外，图示的例子中，接点C4b设置在接线区域RHU(图2)。
接点C4b的上端连接于配线m0b。配线m0b沿Y方向延伸，沿X方向排列。另外，图示的例子中，配线m0b设置在沿X方向排列的2条配线m0a之间。配线m0b的数量例如可与配线m1b的数量相同。图示的例子中，配线m0b设置在接线区域RHU。
配线m0b的上表面经由接点V0连接于配线m1b。配线m1b沿X方向延伸，沿Y方向排列。配线m1b的数量例如可与配线m2b的数量相同，也可为配线m2b数量的整数倍。例如，当配线d1b的数量与配线m2b的数量相同，配线m1b的数量是配线m2b数量的N倍(N为自然数)时，在配线d1b与配线m2b之间并联连接N条配线m1b。图示的例子中，配线m1b设置于接线区域RHU到存储单元阵列区域RMCA(图2)。
配线m1b的上表面连接于一个接点V1b的下端。接点V1b沿Z方向延伸，设置在配线m1b与配线m2b的交叉部分。接点V1b的数量例如可与配线m1b的数量相同。此外，图示的例子中，接点V1b设置在存储单元阵列区域RMCA。
接点V1b的上端连接于配线m2b。配线m2b沿Y方向延伸，沿X方向排列。配线m2b的数量例如可与存储块BLK所包含的导电层110的数量相同。此外，图示的例子中，配线m2b设置在存储单元阵列区域RMCA(图2)。
此外，配线m0b、配线m1b、接点C4b及接点V1b在Y方向上的位置可适当进行调整。
例如，配线m0b、配线m1b、接点C4b及接点V1b在Y方向上的位置可在Y方向上与配线d1b的Y方向端部及配线m2b的Y方向端部分离。
另外，例如在配线m1b的数量为配线m2b数量的N(N为自然数)倍的情况下，可在Y方向上将存储单元阵列区域RMCA N等分成N个区域RMCAN，在这N个区域RMCAN的Y方向上的中央附近区域(包含中央位置的区域)分别设置数量与配线m2b的数量相同的配线m0b、配线m1b、接点C4b及接点V1b。
[第3实施方式]
图18是表示第3实施方式的半导体存储装置的一部分构成的示意性立体图。图19是从图18所示的构成中将一部分构成省略而示出的示意性立体图。此外，在图19中，对与图18中例示的多条配线m2c中的一条电导通的多条配线及接点标注斜线。
第3实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成。但是，第3实施方式的半导体存储装置不具备配线层M0'、M1'、M2'，取而代之，具备配线层M0"、M1"、M2"。配线层M0"、M1"、M2"基本上与第2实施方式的配线层M0'、M1'、M2'同样地构成。但是，第3实施方式的配线层M0"、M1"、M2"中的布局图案与第2实施方式的配线层M0'、M1'、M2'中的布局图案不同。
如图18所示，作为块选择晶体管35(图1)发挥功能的多个晶体管Tr的漏极区域经由多条配线d0、d1、d2、m0、m1、m2及多个接点C1、C4、V1(图19)电连接于作为电压选择晶体管37(图1)发挥功能的另一晶体管Tr(图18)。以下，有时将电连接在这2个晶体管Tr之间的多条配线m2称为“配线m2c”。另外，有时将电连接在块选择晶体管35与配线m2c之间的多条配线m1及接点V1分别称为“配线m1c”(图19)及“接点V1c”(图19)。这多条配线m1c、m2c及接点V1c分别作为配线CG(图1)的一部分发挥功能。此外，图示的例子中，作为电压选择晶体管37(图1)发挥功能的晶体管Tr、及电连接在电压选择晶体管37与配线m2c之间的接点C4设置在接点连接区域RC4T(图2)。
第3实施方式的接点C4b的上端经由配线m0、m1c(图19)等连接于接点V1c。接点V1c沿Z方向延伸，设置在与配线d1b及配线m2c(图18)对应的位置。接点V1c的数量例如可与配线m2c的数量相同，也可为配线m2c数量的整数倍。例如，当配线d1b的数量与配线m2c的数量相同，接点V1c的数量是配线m2c数量的N倍(N为自然数)时，在配线d1b与配线m2c之间并联连接N条接点C4b、V1c。图示的例子中，接点V1c设置在接线区域RHU。
接点V1c的上端连接于配线m2c(图18)。配线m2c沿Y方向延伸，沿X方向排列。配线m2c的数量例如可与存储块BLK所包含的导电层110的数量相同。此外，图示的例子中，配线m2c设置在接线区域RHU(图2)。
此外，配线m1c、接点C4b及接点V1c在Y方向上的位置可适当进行调整。
例如，配线m1c、接点C4b及接点V1c在Y方向上的位置可在Y方向上与配线d1b的Y方向端部及配线m2c的Y方向端部分离。
另外，例如在配线m1c、接点C4b及接点V1c的数量为配线d1b数量的N(N为自然数)倍的情况下，可在Y方向上将存储单元阵列区域RMCA N等分成N个区域RMCAN，并在这N个区域RMCAN的Y方向上的中央附近区域(包含中央位置的区域)分别设置数量与配线d1b的数量相同的配线m1c、接点C4b及接点V1c。
[其它实施方式]
以上，对第1实施方式～第3实施方式的半导体存储装置进行了说明。然而，这些实施方式的半导体存储装置仅为例示，可适当调整具体的构成、动作等。
例如，在第1实施方式～第3实施方式中，配线d1a、d1b、m2a、m2b、m2c均朝着一个方向从存储单元阵列区域RMCA的Y方向一端延伸到另一端。然而，这种构成仅为一例，可适当调整具体构成。例如，配线d1a、d1b、m2a、m2b、m2c也可包含沿X方向延伸的部分。另外，配线d1a、d1b、m2a、m2b、m2c也可经由另一配线层的配线等形成为大致直线状。
另外，例如在第1实施方式～第3实施方式中，配线d1a、d1b均由连续形成的一条配线形成。然而，这种构成仅为一例，可适当调整具体构成。例如，在第1实施方式中配线d2a的数量为配线m2a数量的N倍的情况下，如图20或图21中例示，可在Y方向上将配线d1a分断成N个以下的配线d1a'。也就是说，可设置沿Y方向排列的N个以下的配线d1a'来代替配线d1a。这些配线d1a'分别电连接在配线m2a与块选择晶体管35之间。同样，在第2实施方式中配线m1b的数量为配线m2b的N倍的情况下，或者在第3实施方式中接点V1c的数量为配线m2c的N倍时，可在Y方向上将配线d1b分断成N个以下的配线。
[其它]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明范围。这些新颖的实施方式能以其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明范围或主旨内，同时包含在权利要求书中所记载的发明及其同等范围内。

Claims (17)

1.一种半导体存储装置，具备：
半导体衬底；
多个存储块，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底分离，且沿着与所述第1方向交叉的第2方向排列；
第1配线，在所述第1方向上比所述多个存储块离所述半导体衬底更远；
第2配线，在所述第1方向上比所述多个存储块靠所述半导体衬底更近；
第1接点，电连接在所述第1配线与所述第2配线之间；
第1晶体管，设置在所述半导体衬底，电连接在所述多个存储块中的第1存储块与所述第2配线之间；以及
第2晶体管，设置在所述半导体衬底，电连接在所述多个存储块中的第2存储块与所述第2配线之间；且
所述第1接点在所述第2方向上设置在所述第1晶体管与所述第2晶体管之间。
2.根据权利要求1所述的半导体存储装置，具备：
第3晶体管，设置在所述半导体衬底，电连接在所述多个存储块中的第3存储块与所述第2配线之间；以及
第4晶体管，设置在所述半导体衬底，电连接在所述多个存储块中的第4存储块与所述第2配线之间；且
所述第1接点在所述第2方向上设置在所述第3晶体管与所述第4晶体管之间。
3.根据权利要求1所述的半导体存储装置，具备：
第2接点，电连接在所述第1配线与所述第2配线之间，在所述第2方向上的位置与所述第1接点不同；以及
第5晶体管，设置在所述半导体衬底，电连接在所述多个存储块中的第5存储块与所述第2配线之间；且
所述第2接点在所述第2方向上设置在所述第2晶体管与所述第5晶体管之间，
所述第2晶体管在所述第2方向上设置在所述第1接点与所述第2接点之间。
4.根据权利要求1所述的半导体存储装置，具备：
第3配线，在所述第1方向上比所述多个存储块靠所述半导体衬底更近，在所述第2方向上的位置与所述第2配线不同；
第3接点，电连接在所述第1配线与所述第3配线之间，在所述第2方向上的位置与所述第1接点不同；
第6晶体管，设置在所述半导体衬底，电连接在所述多个存储块中的第6存储块与所述第3配线之间；以及
第7晶体管，设置在所述半导体衬底，电连接在所述多个存储块中的第7存储块与所述第3配线之间；且
所述第3接点在所述第2方向上设置在所述第6晶体管与所述第7晶体管之间。
5.根据权利要求4所述的半导体存储装置，其中
所述第2配线及所述第3配线沿所述第2方向排列。
6.根据权利要求1所述的半导体存储装置，其中
所述存储块具备：
多个导电层，沿所述第1方向排列；
多个半导体层，沿所述第1方向延伸，与所述多个导电层对向；以及
栅极绝缘层，设置在所述多个导电层与所述半导体层之间。
7.根据权利要求1所述的半导体存储装置，
具备N个(N为2以上的整数)所述第1接点，
如果将在所述第2方向上把所述第1配线N等分所得的各区域设为第1区域，
那么在沿所述第2方向排列的N个所述第1区域分别设置有所述第1接点。
8.根据权利要求7所述的半导体存储装置，其中
所述第1配线与所述第1接点的连接部分经由一条或多条配线连接于所述第1接点。
9.根据权利要求1所述的半导体存储装置，
具备M个(M为2以上的整数)所述第1接点，
如果将在所述第2方向上把所述第2配线M等分所得的各区域设为第2区域，
那么在沿所述第2方向排列的M个所述第2区域分别设置有所述第1接点。
10.根据权利要求9所述的半导体存储装置，其中
所述第2配线与所述第1接点的连接部分经由一条或多条配线连接于所述第1接点。
11.根据权利要求1所述的半导体存储装置，其中
所述第1配线每单位长度的电阻值
小于所述第2配线每单位长度的电阻值。
12.一种半导体存储装置，具备：
半导体衬底；
多个存储块，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底分离，且沿着与所述第1方向交叉的第2方向排列；
第1配线，在所述第1方向上比所述多个存储块离所述半导体衬底更远；
第2配线，在所述第1方向上比所述多个存储块靠所述半导体衬底更近；以及
N个(N为2以上的整数)第1接点，电连接在所述第1配线与所述第2配线之间；且
如果将在所述第2方向上把所述第1配线N等分所得的各区域设为第1区域，
那么在沿所述第2方向排列的N个所述第1区域分别设置有所述第1接点。
13.根据权利要求12所述的半导体存储装置，其中
所述第1配线与所述第1接点的连接部分经由一条或多条配线连接于所述第1接点。
14.根据权利要求12所述的半导体存储装置，其中
所述存储块具备：
多个导电层，沿所述第1方向排列；
多个半导体层，沿所述第1方向延伸，与所述多个导电层对向；以及
栅极绝缘层，设置在所述多个导电层与所述半导体层之间。
15.一种半导体存储装置，具备：
半导体衬底；
多个存储块，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底分离，且沿着与所述第1方向交叉的第2方向排列；
第1配线，在所述第1方向上比所述多个存储块离所述半导体衬底更远；
第2配线，在所述第1方向上比所述多个存储块靠所述半导体衬底更近；以及
M个(M为2以上的整数)第1接点，电连接在所述第1配线与所述第2配线之间；且
如果将在所述第2方向上把所述第2配线M等分所得的各区域设为第2区域，
那么在沿所述第2方向排列的M个所述第2区域分别设置有所述第1接点。
16.根据权利要求15所述的半导体存储装置，其中
所述第2配线与所述第1接点的连接部分经由一条或多条配线连接于所述第1接点。
17.根据权利要求15所述的半导体存储装置，其中
所述存储块具备：
多个导电层，沿所述第1方向排列；
多个半导体层，沿所述第1方向延伸，与所述多个导电层对向；以及
栅极绝缘层，设置在所述多个导电层与所述半导体层之间。
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