CN111276444A - 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法 - Google Patents

Abstract

本发明提供一种台阶结构的形成方法以及3D NAND存储器及其制造方法，在相邻的两个分区台阶的每一级台阶的边缘以及中间的分区台阶的中间部分形成沟槽；在沟槽中填充介电材料。该沟槽在第一方向、在第二方向及第三方向上的长度、宽度和深度分别大于等于台阶的宽度、大于栅线缝隙的宽度及小于等于台阶的高度。该介电层材料具有低于牺牲层的刻蚀选择比，在刻蚀去除牺牲层时，该介电材料及被其覆盖的台阶结构中的牺牲层不会被破坏，在形成字线接触的字线层下方具有两层或者三层甚至更多层非导电材料。增加了字线接触可以沿台阶深度延伸的深度，在台阶上形成字线接触时，高层台阶的字线接触孔不会贯穿下一台阶中的字线层，降低了字线层短路的风险，提高了产品良率。

Description

3D NAND的台阶结构的形成方法以及3D NAND存储器及其制造 方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种3D NAND的台阶结构的形成方法以及3D NAND存储器及其制造方法。

背景技术

随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。

3D存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层、96层、128层或更多层数据单元的堆叠。3D存储器件的垂直存储结构由多层介质薄膜堆叠形成，其中的字线层需要经字线接触引出。现有技术中通常采用在存储阵列两侧形成台阶区，在台阶区上形成每一字线层的接触。而形成字线接触的台阶通常是由一层字线层及一层介电层交叠组成。在形成字线接触时，较低层台阶上的字线接触与较高层台阶上的字线接触通常是通过一次刻蚀完成的，这样就极易导致形成在较高层的台阶上的字线接触会贯通所连通的字线层，进而连通下一字线层，造成字线层短路，致使使整个存储区块失效。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND的台阶结构的形成方法以及3D NAND存储器及其制造方法，将台阶结构形成为分区台阶，在相邻的两个分区台阶的每一级台阶的边缘形成沟槽；在所述沟槽中填充介电材料，所述介电材料与所述台阶中的绝缘层连接，在通过形成在相邻的两个分区台阶的栅线缝隙去除牺牲层时，该介电材料阻隔腐蚀液进入台阶中，保护台阶中的牺牲层不被腐蚀去除，由此在形成字线接触时，增加了字线接触的可贯通高度，降低了字线接触导通下一字线层的风险。

为实现上述目的及其它相关目的，本发明提供了一种3D NAND存储器的台阶结构的形成方法，该形成方法包括以下步骤：

提供衬底，所述衬底在相互正交的第一方向和第二方向上形成衬底表面，所述衬底在垂直于所述衬底表面的第三方向上形成有堆叠结构，所述堆叠结构包括依次排列的由一层绝缘层及一层牺牲层形成的复合材料层；

刻蚀所述堆叠结构，形成核心区以及沿所述第一方向分布在所述核心区两侧的台阶区，所述台阶区沿所述第二方向自中间部分向两侧形成第n、第n-1、……及第1分区台阶，每个分区台阶包括在所述第一方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数；

在相邻的两个分区台阶的每一级台阶的边缘以及所述第n分区台阶的中间部分形成沟槽；

在所述沟槽中填充介电材料，形成覆盖每一级所述台阶的侧壁的刻蚀阻挡层。

可选地，每一个分区台阶均关于所述第n分区台阶对称分布。

可选地，在所述第一方向上，所述沟槽的长度大于等于所述台阶的宽度；

在所述第二方向上，所述沟槽的宽度大于后续在所述沟槽中形成的栅线缝隙的宽度；

在所述第三方向上，所述沟槽的深度小于等于所述台阶的高度并且大于等于两层复合材料层的厚度。

可选地，在所述沟槽中填充介电材料还包括以下步骤：

在所述沟槽中填充介电材料，所述介电材料与所述台阶中的绝缘层和牺牲层连接；

对所述介电材料进行平坦化；

其中，所述介电材料具有低于所述堆叠结构中的牺牲层的刻蚀选择比。

可选地，在所述沟槽中填充介电材料包括在所述沟槽中填充与所述绝缘层为相同或不同材料的介电材料。

本发明还提供了一种3D NAND存储器的制造方法：该制造方法包括以下步骤：

按照本发明提供的3D NAND存储器的台阶结构的形成方法在衬底的堆叠结构中形成台阶结构；

去除每一级所述台阶的表面及侧壁上的介电材料，暴露每一级所述台阶的第一层牺牲层；

在每一级所述台阶的表面及侧壁沉积牺牲材料；

在每一级所述台阶的边缘的沟槽位置形成贯穿所述台阶结构的栅线缝隙；

将所述台阶结构中未被刻蚀阻挡层覆盖的牺牲层及每一级所述台阶表面的所述牺牲材料替换为第一导电材料，形成字线层；

在每一级所述台阶的表面的所述字线层上形成字线接触。

可选地，在每一级所述台阶的表面沉积牺牲材料包括：在每一级所述台阶的表面沉积与所述牺牲层的材料相同的牺牲材料。

可选地，在每一级所述台阶的边缘的沟槽位置形成贯穿所述台阶结构的栅线缝隙之前，还包括以下步骤：

去除每一级所述台阶的侧壁上的所述牺牲材料。

可选地，去除每一级所述台阶的侧壁上的所述牺牲材料，还包括：去除所述台阶结构中的每一级台阶表面的所述牺牲材料。

可选地，在每一级所述台阶的边缘的沟槽位置形成贯穿所述台阶结构的栅线缝隙的同时，还包括：在所述核心区中相邻存储区块之间形成栅线缝隙。

可选地，还包括以下步骤：

在所述栅线缝隙的侧壁上形成字线隔离层；

在所述栅线缝隙中填充第三导电材料形成共源极接触。

可选地，还包括以下步骤：

形成分别与每一个所述字线接触连通的多条字线。

本发明还提供了一种3D NAND存储器，该存储器包括：

衬底，所述衬底在相互正交的第一方向和第二方向上形成衬底表面，所述衬底在垂直于所述衬底表面的第三方向上形成有堆叠结构；

由所述堆叠结构形成的核心区，所述核心区包括存储阵列；

由所述堆叠结构形成的台阶区，所述台阶区沿所述第一方向分布在所述核心区两侧的台阶区，所述台阶区沿所述第二方向自中间部分向两侧形成第n、第n-1、……及第1分区台阶，每一个分区台阶均关于所述第n分区台阶对称分布，每个分区台阶包括在所述第一方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数；

位于相邻的两个分区台阶的每一级台阶的边缘以及所述第n分区台阶的中间部分的介电材料，所述介电材料与每一级台阶中的绝缘层连接，形成隔离所述介电材料所在的台阶中的堆叠层的阻挡层。

可选地，3D NAND存储器还包括形成在每一级所述台阶上的字线接触。

可选地，在所述第一方向上，所述介电材料形成的阻挡层的长度大于等于所述台阶的宽度；

在所述第二方向，所述介电材料形成的阻挡层之间的空隙的宽度与后续在所述沟槽中形成的栅线缝隙的宽度相当；

在所述第三方向上，所述介电材料形成的阻挡层的厚度小于等于所述台阶的高度。

可选地，所述核心区包括阵列式排布的沟道结构。

可选地，3D NAND存储器还包括与所述字线接触连通的多条字线。

如上所述，本发明提供的本发明提供的3D NAND的台阶结构的形成方法以及3DNAND存储器及其制造方法，至少具备如下有益技术效果：

本发明在台阶结构的以及3D NAND存储器的形成过程中，在分区台阶的相邻的两个分区台阶的每一级台阶的边缘形成沟槽；在所述沟槽中填充介电材料，所述介电材料与所述台阶中的绝缘层连接。并且在所述第一方向(本发明中指图2所示的X方向)上，所述沟槽的长度大于等于所述台阶的宽度；在所述第二方向(本发明中指图2所示的Y方向)上，所述沟槽的宽度大于后续形成在沟槽位置的栅线缝隙的宽度；在所述第三方向(本发明中指图2所示的Z方向)上，所述沟槽的深度小于等于所述台阶的高度。在后续替换牺牲层形成字线层时，沿沟槽所在位置形成贯通堆叠结构的栅线缝隙，通过该栅线缝隙去除并替换牺牲层。由于沟槽的宽度大于栅线缝隙的宽度，因此形成栅线缝隙后，每一级台阶的侧壁上仍然保留介电材料，并且该介电材料与台阶结构中的绝缘层连接，围绕台阶结构中的牺牲层，该介电层材料具有低于所述堆叠结构中的牺牲层的刻蚀选择比，因此在刻蚀去除牺牲层时，该介电材料不会被破坏，使得被环绕的牺牲层也不会或者很少被刻蚀去除，这样就形成了在每一级台阶要形成字线接触的字线层下方具有两层或者三层甚至更多绝缘层。即增加了字线接触可以向台阶深度延伸的深度，例如在四分区台阶结构中，每一个台阶形成字线接触的字线层下方可以具有多达七层的非导电材料层，这样在同时形成低层台阶和高层台阶的字线接触孔时，不会出现高层台阶的字线接触孔贯穿下一台阶中的字线接触层的情况，降低了字线层短路的风险，提高了产品良率。

附图说明

图1显示为本发明实施例一提供的3D NAND存储器的台阶结构的形成方法的流程图。

图2显示为本发明提供的台阶结构的立体结构示意图。

图3显示为沿图2所示的台阶结构的X方向上的L2-L2线的剖面示意图。

图4显示为在图2所示的台阶结构的Y方向上的L0-L0线的剖面示意图。

图5显示为在图4所示的结构中形成沟槽的结构示意图。

图6显示为在图5所示的沟槽中填充介电材料形成的结构示意图。

图7显示为本发明实施例二提供的3D NAND存储器制造方法的流程图。

图8显示为去除图6所示的结构中台阶表面及侧壁上的介电材料形成的结构示意图。

图9显示为在图8所示的结构的侧壁形成牺牲材料的结构示意图。

图10显示为去除图9所示的每一级台阶的侧壁上的牺牲材料的结构示意图。

图11显示为在每一级所述台阶的边缘的沟槽位置形成贯穿所述台阶结构的栅线缝隙的结构示意图。

图12显示为去除堆叠结构中的牺牲层形成的镂空结构的示意图。

图13显示为在图12所示的结构中形成字线层的结构示意图。

图14显示为在图13所示的每一级台阶中形成字线接触孔的示意图。

图15显示为在图14所示的字线接触孔中形成字线接触的示意图。

图16显示为本发明实施例二的一优选实施例中去除图9所示的结构的表面及侧壁上的牺牲材料的结构示意图。

图17显示为在图16所示的结构中形成栅线缝隙的结构示意图。

图18显示为现有技术中在台阶结构中形成字线接触的示意图。

元件标号说明

100 衬底

101 堆叠结构

1011 堆叠结构中的绝缘层

1012 堆叠结构中的牺牲层

110 堆叠结构形成的核心区

120 堆叠结构形成的台阶区

121 第1分区台阶

122 第2分区台阶

123 第3分区台阶

124 第4分区台阶

130 沟槽

1301 第1分区台阶中间的第一沟槽

1302 第1和第2分区台阶之间的第二沟槽

1303 第2和第3分区台阶之间的第三沟槽

1304 第3和第4分区台阶之间的第四沟槽

140 介电材料

150 牺牲材料

160 栅线缝隙

170 栅极沟槽

180 第一导电材料

190 字线接触孔

200 第二导电材料

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。

如图18所示，在台阶区上形成每一字线层的接触时，现有技术中，形成字线接触的台阶同样是字线层及介电层交替排列。在形成字线接触时，较低层台阶上的字线接触C1与较高层台阶上的字线接触C2通常是通过一次刻蚀完成的，这样就极易导致形成在较高层的台阶上的字线接触C2会贯通所连通的字线层，进而连通下一字线层，造成字线层短路，致使使整个存储区块失效。针对这一缺陷，本发明提供了一种3D NAND的台阶结构的形成方法以及3D NAND存储器及其制造方法，先通过具体实施例的方式进行详细描述。

实施例一

本实施例提供一种3D NAND存储器的台阶结构的形成方法，如图1所示，该方法包括如下步骤：

步骤S101：提供衬底，所述衬底在相互正交的第一方向和第二方向上形成衬底表面，所述衬底在垂直于所述衬底表面的第三方向上形成有堆叠结构，所述堆叠结构包括依次排列的由一层绝缘层及一层牺牲层形成的复合材料层；

参照附图2至图4，提供一衬底100，该衬底100在第一方向即图2所示的X方向和第二方向即图2所示的Y方向上形成平面。在衬底100上方沿第三方向即图2所示的Z方向形成层叠结构101，该堆叠结构101由绝缘层1011和牺牲层1012交替排列而成，一层绝缘层与一层牺牲层形成一层复合材料层。在本实施例中衬底100可以是硅、单晶绝缘体上硅或者其他适合材料的衬底。堆叠结构中的绝缘层1011可以是氧化硅，牺牲层1012可以是氮化硅，即层叠结构形成氧化硅和氮化硅交替排列的ONO层叠结构，该层叠结构可以包括64层、96层、128层或其他层甚至更多层。

如本领域技术人员公知的，衬底100和堆叠结构101之间还可以形成有蚀刻阻挡层(未图示)，该蚀刻阻挡层可以是氧化硅。

步骤S102：刻蚀所述堆叠结构，形成核心区以及沿所述第一方向分布在所述核心区两侧的台阶区，所述台阶区沿所述第二方向自中间部分向两侧形成第n、第n-1、……及第1分区台阶，每一个分区台阶均关于所述第n分区台阶对称分布，每个分区台阶包括在所述第一方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数；

如图2至图4所示，在衬底100上方形成上述堆叠结构101之后，首先在堆叠结构的中央区域形成图案化的第一光阻，然后以该第一光阻为掩膜，刻蚀顶层的堆叠结构中的绝缘层和牺牲层，以形成核心区110。然后在核心区的两侧经多次修剪及刻蚀工艺形成自核心区向两侧延伸并逐渐降低的台阶区，即自核心区沿X方向向两侧延伸并逐渐降低的台阶区120。然后在台阶区120形成多个分区台阶(Staircase Divide Scheme，SDS)，分区台阶自中间部分沿图2所示的Y方向向两侧形成第n、第n-1、……及第1分区台阶，并且每一个分区台阶均关于所述第n分区台阶对称分布，每个分区台阶包括在X方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数。如所公知的，在X方向，所述分区台阶120的端部(即靠近核心区的端部)具有冗余台阶区(未具体图示)，所述冗余台阶区具有多个同级台阶。

分区台阶120在X方向和Y方向上都形成有台阶，每一级台阶用于形成与其对应的字线层的字线接触，从而，可以减小台阶占地面积，提高器件集成度，根据不同的需要，分区台阶120可以具有不同的分区，例如3分区、4分区或者更多分区等。在形成的分区台阶中，第n分区位于中心，第n-1分区、……第2分区及第1分区沿Y方向自第n分区向两侧依次排布，且沿X方向朝向所述核心存储区方向，各分区的台阶依次递增n级。沿Y的两个方向，每一层的合阶从第1分区至第n分区，依次递增1级。在本发明中，分区方式和数量不做限定。

如图2至图4所示，本实施例中以四分区台阶为例，即n＝4。在其他实施例中，可以为2分区、3分区或其他分区，并不受限制。第4分区台阶位于分区台阶的中心，第3、第2及第1分区台阶自第4分区台阶沿Y方向依次分布在第4分区的两侧。沿X方向朝向所述核心存储区方向，各分区的台阶依次递增4级，沿Y的两个方向，每一层的合阶从第1分区至第4分区，依次递增1级。如图4(图2沿图2中的线L0-L0的剖面图)所示，1级台阶包括一层绝缘层1011及一层牺牲层1012组成的一层复合材料层。即，沿Y方向，第1至第4分区台阶的同一层台阶，自第1分区至第4分区，依次递增一层复合材料层；在X方向上，如图3所示，为沿图2中的线L2-L2的剖面图，每一个分区台阶中相邻两层台阶相差4层复合材料层。每一个台阶分别具有沿X方向、Y方向及Z方向的宽度W1、长度L1及高度H1。

步骤S103：在相邻的两个分区台阶的每一级台阶的边缘以及所述第n分区台阶的中间部分形成沟槽；

形成图2至图4所示的台阶区之后，在相邻的两个分区台阶的每一级台阶的边缘形成沟槽130。本实施例中，为了便于图示及说明，仅示出了核心区及一侧的台阶区及在该侧的台阶区中形成的沟槽130。应该理解的是，在核心区的另一侧形成有关于核心区对称的相同的分区台阶，并且同时在另一侧的台阶区中的相邻分区台阶的每一级台阶的边缘形成相同的沟槽130，即，在衬底100上的台阶区形成成对分布的沟槽。本实施例中，刻蚀的沟槽130的深度为4层复合材料层。而在其他实施例中，沟槽130的深度可以小于4层复合材料层的深度。

如图5所示，在本实施例所示的四分区的分区台阶中，在第1分区121和第2分区122相邻的每一级台阶的边缘形成第二沟槽1302，在第2分区122和第3分区123相邻的每一级台阶的边缘形成第三沟槽1303，在第3分区123和第4分区124相邻的每一级台阶的边缘形成第四沟槽1304，同时在第1分区台阶的中间部分形成第一沟槽1031。

同样参照图5，在X方向上，所形成的沟槽130(第一沟槽1031、第二沟槽1032、第三沟槽1033及第四沟槽1034)的长度(未示出)大于等于台阶的宽度W1，在Y方向上，沟槽130的宽度W大于将形成的栅线缝隙的宽度，在Z方向上，沟槽130的深度H小于等于台阶的高度H1，至少为每一个台阶中的两层复合材料层的高度。

步骤S104：在所述沟槽中填充介电材料，形成覆盖每一级所述台阶的侧壁的刻蚀阻挡层。

形成上述沟槽130之后，在沟槽130中填充介电材料。如图6所示，在沟槽130(第一沟槽1031、第二沟槽1032、第三沟槽1033及第四沟槽1034)中以及台阶结构的表面沉积介电材料140，沟槽130中的介电材料140与沟槽内的绝缘层及牺牲层连接，然后对介电材料进行平坦化，使得介电材料140完全填充沟槽130，形成覆盖每一级台阶的侧壁的阻挡层。

在优选实施例中，该介电材料具有低于所述堆叠结构中的牺牲层的刻蚀选择比，即，在相同的刻蚀条件下，该阻挡层具有比牺牲层慢得多的刻蚀速率，因此，使得该阻挡层在牺牲层刻蚀过程中不会被刻蚀，进而保护被该阻挡层覆盖的牺牲层不被刻蚀破坏。

在更优选的实施例中，该介电材料可以是与堆叠结构中的绝缘层相同的材料，也可以是不同的材料。在本实施例中，该介电材料与绝缘层为相同的材料，例如均为SiO₂。

如上所述，形成了具有上述阻挡层的分区台阶结构。该阻挡层与相应台阶中的绝缘层和牺牲层接触，由此台阶中的牺牲层被绝缘层和阻挡层围绕，在对牺牲层进行去除、替换为字线层时，由于阻挡层和绝缘层的作用，使得台阶中被绝缘层和阻挡层围绕的牺牲层不被刻蚀破坏，由此增加了在位于台阶表面的字线层形成字线接触时，字线接触孔可以洞穿的深度。降低了上下两层字线层短路的风险。另外，由于沟槽的深度小于或者等于台阶的高度H1，因此，在Y方向上较高一层的台阶中的阻挡层不会覆盖下一层台阶的第一层牺牲层，不影响下一层台阶中第一层字线层的形成，也就不会影响后续在该字线层上形成字线接触。

实施例二

本实施例提供一种3D存储器制造方法，如图7所示，该方法包括以下步骤：

步骤S201：按照本发明上述实施例一所述的台阶结构的形成方法在衬底的堆叠结构中形成台阶结构；

本实施例同样以形成四分区的台阶结构为例，结合图1-图6，按照实施例一所述的方法，形成图6所示的台阶结构。

步骤S202：去除每一级所述台阶的表面及侧壁上的介电材料，暴露每一级所述台阶的牺牲层；

形成图6所示的台阶结构之后，如图8所示，去除每一级台阶的表面及侧壁上的介电材料140，暴露每一级台阶中的第一层牺牲层1012，此时，沟槽130中的介电材料140与每一级台阶的第二层绝缘层平齐。

步骤S203：在每一级所述台阶的表面沉积牺牲材料；

然后，如图9所示，在图8所示的结构的表面及侧壁沉积牺牲材料，即，在分区台阶的每一级台阶的表面和侧壁、每一个沟槽中的介电材料的表面及侧壁沉积牺牲材料150，如此，该牺牲材料覆盖沟槽中的介电材料140并与每一级台阶中的第一牺牲层连接，形成图9所示的结构。

在优选实施例中，该牺牲材料形成为与堆叠结构中的牺牲层相同的材料，例如均为氮化硅，这样在后续去除并替换牺牲层时，沉积的牺牲材料能够同时被去除并替换，不影响后续字线接触的形成。

步骤S204：在每一级所述台阶的边缘的沟槽位置形成贯穿所述台阶结构的栅线缝隙；

如图11所示，在台阶表面及侧壁形成牺牲材料之后，在台阶边缘的沟槽位置形成沿X方向延伸并贯穿台阶结构的栅线缝隙160，如上述实施例一所述，该栅线缝隙160的宽度W2小于沟槽130的宽度W，因此，形成该栅线缝隙160之后，每一台阶中的沟槽130的侧壁上仍然保留有一定厚度的介电材料140。在本实施例的四分区台阶中，该介电材料140与每一个分区台阶的每一级台阶中的绝缘层连接，将每一级台阶中的三层牺牲层围住，形成阻挡层。

在本实施例的优选实施例中，在形成上述栅线缝隙160之前，如图10所示，还包括去除每一级台阶的侧壁上的牺牲材料，保留介电材料140上方的牺牲材料，该牺牲材料与堆叠结构中的牺牲材料连接。如上面步骤203所述，在优选实施例中，该牺牲材料与堆叠结构中的牺牲层的材料相同，该牺牲材料与牺牲层的材料相同，因此与牺牲层形成新的牺牲层，在堆叠结构中的牺牲层去除及替换过程中，同时被去除并替换。相对于原来的牺牲层，该新的牺牲层的厚度增加，因此在替换为字线层时，其厚度也会有相应增加，这也在一定程度上增加了字线接触可以形成的深度，减少与下一字线层短路的风险。

步骤S205：将所述台阶结构中未被刻蚀阻挡层覆盖的牺牲层及每一级所述台阶表面的所述牺牲材料替换为第一导电材料，形成字线层；

如图12所示，形成栅线缝隙160之后，去除堆叠结构中的牺牲层，例如可以采用本领域常用的酸液腐蚀法，酸液通过栅线缝隙160进入到堆叠结构中，对牺牲层进行腐蚀并最终去除牺牲层。如图12所示，相邻两分区台阶的每一级台阶的边缘处的沟槽130的侧壁上的介电材料140被保留形成了阻挡层，位于该阻挡层及堆叠结构中的绝缘层1011之间的牺牲层1012被围绕在中间，使得酸液不能接触到这一部分牺牲层1012，从而在去除牺牲层的过程中保留了台阶中的牺牲层1012。如图12所示，在四分区台阶结构中，每一级台阶中至少有两层牺牲层1012被保留。

去除牺牲层之后形成栅极沟槽170，然后，如图13所示，在栅极沟槽中填充第一导电材料180，例如金属材料，形成字线层。

此时在核心区相邻存储区块之间同样形成栅线缝隙，并去除堆叠结构中的牺牲层，然后同样填充第一导电材料180形成与台阶区的字线层连通的字线层。

步骤S206：在每一级所述台阶的表面的所述字线层上形成字线接触。

形成字线层后，每一级台阶的表层的字线层用于形成字线接触。在本实施例中，如图14所示，首先在每一级台阶中形成字线接触孔190，该字线接触孔形成在每一级台阶的第一层字线层中。在本实施例中，所有台阶中的字线接触孔通过一次刻蚀形成，因此，形成在较高层中的字线接触孔通常会贯通所在的较高层台阶的第一层字线层，如图14所示。同时，在本实施例中，每个用于连接的台阶层都被加厚了，能够有效防止台阶过刻蚀，导致打穿台阶连接到下一层字线层的问题。在其他实施例中，可以不形成字线接触孔，而是直接在每一级台阶的表层的字线层上形成字线接触。

在本实施例所示的方法中，如上面的步骤S205所述，在本实施例所示的四分区台阶结构中，在去除并替换牺牲层形成字线层时，每一级台阶中至少有两层牺牲层1012被保留，同时牺牲层之间的绝缘层也被保留，这样在每一级台阶的第一层字线层下方，至少有两层或以上(当沟槽130的深度为两层复合材料层的厚度时)是非导电材料层(绝缘层和牺牲层)，甚至可以有五层(当沟槽130的深度如图5所示等于台阶的高度时)非导电材料层(绝缘层和牺牲层)。这样，即使字线接触孔洞穿第一层字线层延伸至第一层字线层下方第二层、第三层、甚至第5层也不会贯通到下一级台阶上的第一字线层。

然后如图15所示，在字线接触孔中填充第二导电材料200，形成字线接触。如上所述，该第二导电材料不会桥接到下一级台阶上的第一字线层，由此大大降低了在X方向上相邻的上下两极台阶上的字线短路的风险，提高了器件的良品率。

在本实施例的一优选实施例中，在图8所示的结构的表面及侧壁沉积牺牲材料形成图9所示的结构之后，形成栅线缝隙之前，去除每一级台阶侧壁上的牺牲材料，同时去除中间的第4分区台阶的表面的牺牲材料，更优选地，可同时去除所有台阶的表面上的牺牲材料，形成图16所示的结构，这样使得牺牲层保持原来的厚度，即保证台阶表面上的牺牲层与台阶结构中的其余牺牲层具有相同的厚度，容易控制牺牲层去除及替换过程。然后在图16所示的结构中在台阶边缘的沟槽位置形成沿X方向延伸并贯穿台阶结构的栅线缝隙160。如上所述，该栅线缝隙160的宽度W2小于沟槽130的宽度W，因此，形成该栅线缝隙160之后，每一台阶中的沟槽130的侧壁上仍然保留有一定厚度的介电材料140。在本实施例的四分区台阶中，该介电材料140与每一个分区台阶的每一级台阶中的绝缘层连接，将每一级台阶中的至少三层牺牲层围住，形成阻挡层。

在该优选实施例中，第4分区台阶中的每一级台阶或者所有分区台阶中的每一级台阶的表面的第一层牺牲层均保留了原来的厚度，在被替换的线层与原牺牲层的厚度相同。但是由于该字线层下方至少有两层(当沟槽130的深度为两层复合材料层的厚度时)是非导电材料层(绝缘层和牺牲层)，甚至可以有五层(当沟槽130的深度如图5所示等于台阶的高度时)非导电材料层(绝缘层和牺牲层)。这样，即使字线接触孔洞穿第一层字线层延伸至第一层字线层下方第二层、第三层、甚至第5层也不会贯通到下一级台阶上的第一字线层。同样能够降低字线层短路、存储区块失效的风险。

形成上述字线接触后，还包括形成与字线接触连通的多条字线。

如本领域技术人员公知的，本发明的方法还包括在栅线缝隙160的侧壁上形成字线隔离层，然后在栅线缝隙160中填充第三导电材料，例如多晶硅等，形成共源极接触。该共源极接触可以通过本领域常用的方法形成，因此，在此不再图示或详述。

当然，还可以包括在核心区的堆叠结构中形成沟道结构的步骤，例如首先在核心区的堆叠结构中形成贯穿沟道结构的沟道孔，然后在沟道孔中依次形成阻挡层、电荷捕获层、遂穿层及沟道层。在沟道孔的中间部分可以包括气隙也可以填充介电隔离材料，由此形成贯穿核心区的阵列式沟道结构。

实施例三

本实施例提供一种3D NAND存储器，可同样参照图2～图6以及图8～图17，该存储器包括：

衬底100，所述衬底在相互正交的第一方向(X方向)和第二方向(Y方向)上形成衬底表面，所述衬底在垂直于所述衬底表面的第三方向(Z方向)上形成有包括存储阵列的核心区110以及沿所述第一方向分布在所述核心区两侧的台阶区120，所述台阶区沿Y方向方向自中间部分向两侧形成第n、第n-1、……及第1分区台阶，每一个分区台阶均关于所述第n分区台阶对称分布，每个分区台阶包括在X方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数；

位于相邻的两个分区台阶的每一级台阶的边缘的介电材料层，所述介电材料层与每一级台阶中的绝缘层连接；以及

形成在每一级所述台阶上的字线接触。

如所公知的，在X方向上，该3D NAND存储器所述分区台阶120的端部(即靠近核心区的端部)具有冗余台阶区(未具体图示)，所述冗余台阶区具有多个同级台阶。

分区台阶120在X方向和Y方向上都形成有台阶，每一级台阶用于形成与其对应的字线层的字线接触，从而，可以减小台阶占地面积，提高器件集成度，根据不同的需要，分区台阶120可以具有不同的分区，例如3分区、4分区或者更多分区等。在形成的分区台阶中，第n分区位于中心，第n-1分区、……第2分区及第1分区沿Y方向自第n分区向两侧依次排布，且沿X方向朝向所述核心存储区方向，各分区的台阶依次递增n级。沿Y的两个方向，每一层的合阶从第1分区至第n分区，依次递增1级。在本发明中，分区方式和数量不做限定。

如图2至图4所示，本实施例中以四分区台阶为例，即n＝4，第4分区台阶位于分区台阶的中心，第3、第2及第1分区台阶自第4分区台阶沿Y方向依次分布在第4分区的两侧。沿X方向朝向所述核心存储区方向，各分区的台阶依次递增4级，沿Y的两个方向，每一层的合阶从第1分区至第4分区，依次递增1级。如图4所示，1级台阶包括一层绝缘层1011及一层牺牲层1012组成的一层复合材料层。即，沿Y方向，第1至第4分区台阶的同一层台阶，自第1分区至第4分区，依次递增一层复合材料层；在X方向上，如图3所示，每一个分区台阶中相邻两层台阶相差4层复合材料层。每一个台阶分别具有沿X方向、Y方向及Z方向的宽度W1、长度L1及高度H1。

参照图11～图17，该3D NAND存储区的两个相邻的分区台阶的每一级台阶的边缘的介电材料140，该节点材料层位于相邻的两分区台阶的每一个台阶的边缘处，并且与台阶中的绝缘层连接，形成隔离所在的台阶中的堆叠层的阻挡层。如图11所示，在本实施例所示的四分区的分区台阶中，在第1分区121和第2分区122相邻的每一级台阶的边缘处形成有该介电材料，在第2分区122和第3分区123相邻的每一级台阶的边缘处形成有该介电材料，在第3分区123和第4分区124相邻的每一级台阶的边缘处形成有该介电材料。在优选实施例中，同样如图11所示，还包括同时在第4分区台阶的中间部分形成处形成有该介电材料。

在优选实施例中，在第一方向，及X方向上，所述介电材料140形成的阻挡层的长度(未示出)大于等于所述台阶的宽度W1(参照附图3)；在所述第二方向，即Y方向上，所述介电材料形成的阻挡层之间的空隙的宽度与栅线缝隙的宽度W2相当；在所述第三方向，即Z方向上，所述介电材料形成的阻挡层的厚度H小于等于所述台阶的高度H1。

在去除堆叠结构中的牺牲层形成字线层的过程中，由介电材料140形成的阻挡层覆盖所在的台阶中的堆叠结构，阻断腐蚀牺牲层的酸液与台阶中的牺牲层的接触，从而使得台阶中的牺牲层被保留，因此在位于台阶表面的用于形成字线接触的字线层的下方形成至少两层(当沟槽130的深度为两层复合材料层的厚度时)非导电材料层(绝缘层和牺牲层)，甚至形成五层(当沟槽130的深度如图5所示等于台阶的高度时)非导电材料层(绝缘层和牺牲层)。这样，在同时形成较低层和较高层台阶中的字线接触时，即使字线接触孔洞穿第一层字线层延伸至第一层字线层下方第二层、第三层、甚至第5层也不会贯通到下一级台阶上的第一字线层。由此大大降低了在X方向上相邻的上下两极台阶上的字线短路的风险，提高了器件的良品率。

如所公知的，该3D NAND存储区还包括与上述字线接触连通的多条字线。还包括形成在核心区110中的存储阵列，例如阵列式排布的沟道结构，该沟道结构包括依次形成在沟道孔中的阻挡层、电荷捕获层、遂穿层及沟道层，阻挡层的材料可以是高K电介质。高K电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高K电介质可以例如是氧化铝，氧化给，氧化锆等。阻挡层可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。在沟道孔的中间部分可以包括气隙也可以填充介电隔离材料。该3D NAND存储区还包括形成在栅线缝隙中的共源极，该共源极包括形成在栅线缝隙侧壁上的字线隔离层以及填充在栅线缝隙中用作共源极接触的第三导电材料，例如多晶硅等。

另外，该3D NAND存储器还包括形成在层叠结构顶部的顶部选择栅极，以及形成在顶部选择栅极中的顶部选择栅极切线。该顶部选择栅极切线包括形成在所述顶部选择栅极中的沟槽，以及填充在沟槽中的绝缘材料，该沟槽的深度可以是1～10层的层叠结构，绝缘材料可以是氧化硅等。

如上所述，本发明提供的本发明提供的3D NAND的台阶结构的形成方法以及3DNAND存储器及其制造方法，至少具备如下有益技术效果：

本发明在台阶结构的以及3D NAND存储器的形成过程中，在分区台阶的相邻的两个分区台阶的每一级台阶的边缘形成沟槽；在所述沟槽中填充介电材料，所述介电材料与所述台阶中的绝缘层连接。并且在所述第一方向(本发明中指图2所示的X方向)上，所述沟槽的长度大于等于所述台阶的宽度；在所述第二方向(本发明中指图2所示的Y方向)上，所述沟槽的宽度大于后续形成在沟槽位置的栅线缝隙的宽度；在所述第三方向(本发明中指图2所示的Z方向)上，所述沟槽的深度小于等于所述台阶的高度。在后续替换牺牲层形成字线层时，沿沟槽所在位置形成贯通堆叠结构的栅线缝隙，通过该栅线缝隙去除并替换牺牲层。由于沟槽的宽度大于栅线缝隙的宽度，因此形成栅线缝隙后，每一级台阶的侧壁上仍然保留介电材料，并且该介电材料与台阶结构中的绝缘层连接，围绕台阶结构中的牺牲层，该介电层材料具有低于所述堆叠结构中的牺牲层的刻蚀选择比，因此在刻蚀去除牺牲层时，该介电材料不会被破坏，使得被环绕的牺牲层也不会或者很少被刻蚀去除，这样就形成了在每一级台阶要形成字线接触的字线层下方具有两层或者三层甚至更多绝缘层。即增加了字线接触可以向台阶深度延伸的深度，例如在四分区台阶结构中，每一个台阶形成字线接触的字线层下方具有多达七层的绝缘层，这样在同时形成低层台阶和高层台阶的字线接触孔时，不会出现高层台阶的字线接触孔贯穿下一台阶中的字线接触层的情况，降低了字线层短路的风险，提高了产品良率。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种3D NAND存储器的台阶结构的形成方法，其特征在于，包括如下步骤：

提供衬底，所述衬底在相互正交的第一方向和第二方向上形成衬底表面，所述衬底在垂直于所述衬底表面的第三方向上形成有堆叠结构，所述堆叠结构包括依次排列的由一层绝缘层及一层牺牲层形成的复合材料层；

刻蚀所述堆叠结构，形成核心区以及沿所述第一方向分布在所述核心区两侧的台阶区，所述台阶区沿所述第二方向自中间部分向两侧形成第n、第n-1、……及第1分区台阶，每个分区台阶包括在所述第一方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数；

在相邻的两个分区台阶的每一级台阶的边缘以及所述第n分区台阶的中间部分形成沟槽；

在所述沟槽中填充介电材料，形成覆盖每一级所述台阶的侧壁的刻蚀阻挡层。

2.根据权利要求1所述的台阶结构的形成方法，其特征在于，每一个分区台阶均关于所述第n分区台阶对称分布。

3.根据权利要求1所述的台阶结构的形成方法，其特征在于：

在所述第一方向上，所述沟槽的长度大于等于所述台阶的宽度；

在所述第二方向上，所述沟槽的宽度大于后续在所述沟槽中形成的栅线缝隙的宽度；

在所述第三方向上，所述沟槽的深度小于等于所述台阶的高度并且大于等于两层复合材料层的厚度。

4.根据权利要求1所述的台阶结构的形成方法，其特征在于，在所述沟槽中填充介电材料还包括以下步骤：

在所述沟槽中填充介电材料，所述介电材料与所述台阶中的绝缘层和牺牲层连接；

对所述介电材料进行平坦化；

其中，所述介电材料具有低于所述堆叠结构中的牺牲层的刻蚀选择比。

5.根据权利要求4所述的台阶结构的形成方法，其特征在于，在所述沟槽中填充介电材料包括在所述沟槽中填充与所述绝缘层为相同或不同材料的介电材料。

6.一种3D NAND存储器制造方法，其特征在于，包括以下步骤：

按照权利要求1-5中任意一项所述的台阶结构的形成方法在衬底的堆叠结构中形成台阶结构；

去除每一级所述台阶的表面及侧壁上的介电材料，暴露每一级所述台阶的第一层牺牲层；

在每一级所述台阶的表面及侧壁沉积牺牲材料；

在每一级所述台阶的边缘的沟槽位置形成贯穿所述台阶结构的栅线缝隙；

将所述台阶结构中未被刻蚀阻挡层覆盖的牺牲层及每一级所述台阶表面的所述牺牲材料替换为第一导电材料，形成字线层；

在每一级所述台阶的表面的所述字线层上形成字线接触。

7.根据权利要求6所述的3D NAND存储器制造方法，其特征在于，在每一级所述台阶的表面沉积牺牲材料包括：在每一级所述台阶的表面沉积与所述牺牲层的材料相同的牺牲材料。

8.根据权利要求6所述的3D NAND存储器制造方法，其特征在于，在每一级所述台阶的边缘的沟槽位置形成贯穿所述台阶结构的栅线缝隙之前，还包括以下步骤：

去除每一级所述台阶的侧壁上的所述牺牲材料。

9.根据权利要求8所述的3D NAND存储器制造方法，其特征在于，去除每一级所述台阶的侧壁上的所述牺牲材料，还包括：去除所述台阶结构中的每一级台阶表面的所述牺牲材料。

10.根据权利要求6所述的3D NAND存储器制造方法，其特征在于，在每一级所述台阶的边缘的沟槽位置形成贯穿所述台阶结构的栅线缝隙的同时，还包括：在所述核心区中相邻存储区块之间形成栅线缝隙。

11.根据权利要求10所述的3D NAND存储器制造方法，其特征在于，还包括以下步骤：

在所述栅线缝隙的侧壁上形成字线隔离层；

在所述栅线缝隙中填充第三导电材料形成共源极接触。

12.根据权利要求6所述的3D NAND存储器制造方法，其特征在于，还包括以下步骤：

形成分别与每一个所述字线接触连通的多条字线。

13.一种3D NAND存储器，其特征在于，包括：

衬底，所述衬底在相互正交的第一方向和第二方向上形成衬底表面，所述衬底在垂直于所述衬底表面的第三方向上形成有堆叠结构；

由所述堆叠结构形成的核心区，所述核心区包括存储阵列；

由所述堆叠结构形成的台阶区，所述台阶区沿所述第一方向分布在所述核心区两侧；

所述台阶区沿所述第二方向自中间部分向两侧形成第n、第n-1、……及第1分区台阶，每一个分区台阶均关于所述第n分区台阶对称分布，每个分区台阶包括在所述第一方向上沿朝向所述核心区的方向递增的台阶，n为大于2的自然数；

位于相邻的两个分区台阶的每一级台阶的边缘以及所述第n分区台阶的中间部分的介电材料，所述介电材料形成隔离所述介电材料所在的台阶中的堆叠层的阻挡层。

14.根据权利要求13所述的3D NAND存储器，其特征在于，还包括形成在每一级所述台阶上的字线接触。

15.根据权利要求13所述的3D NAND存储器，其特征在于：

在所述第一方向上，所述介电材料形成的阻挡层的长度大于等于所述台阶的宽度；

在所述第二方向，所述介电材料形成的阻挡层之间的空隙的宽度与后续在所述沟槽中形成的栅线缝隙的宽度相当；

在所述第三方向上，所述介电材料形成的阻挡层的厚度小于等于所述台阶的高度。

16.根据权利要求13所述的3D NAND存储器，其特征在于，所述核心区包括阵列式排布的沟道结构。

17.根据权利要求14所述的3D NAND存储器，其特征在于，还包括与所述字线接触连通的多条字线。

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