CN113451126B - 晶圆刻蚀方法 - Google Patents

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Abstract

本发明实施例提供一种晶圆刻蚀方法,包括以下步骤:S1、刻蚀去除第一材料层的表层部分;S2、刻蚀第二材料层,直至第二材料层低于或平齐于第一材料层的填充部分;S3、沉积覆盖掩膜层的保护层,同时刻蚀第一材料层的填充部分和第二材料层,直至填充部分达到第一指定刻蚀深度。本发明实施例提供的晶圆刻蚀方法,其可以对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,从而可以解决因第二材料层无法及时刻蚀而导致的第一材料层(例如钨)的刻蚀深度均匀性较差的问题。

Description

晶圆刻蚀方法
技术领域
本发明涉及半导体制造领域,具体地,涉及一种晶圆刻蚀方法。
背景技术
钨材料因具有很好的导电性,在半导体制造中广泛的应用,常作为器件之间互连或者电子导通的导体使用,尤其是在先进制程中,钨材料是晶体管的栅极结构中重要金属之一。
钨刻蚀主要为回刻蚀技术,在进行该钨刻蚀之前,如图1所示,晶圆的结构例如包括由下而上依次设置的硅片101、硅的自然氧化层(即氧化硅)102a和用作掩膜的氮化硅层103(或者采用氧化硅),其中,在硅片101、自然氧化层102a和氮化硅层103上刻蚀形成有沟槽或孔,且在沟槽或孔的侧壁和上表面覆盖有氧化硅层102b;并且,为了加强后续填充的钨与氧化硅层102b之间的粘附性,通常会在氧化硅层102b位于沟槽或孔的侧壁和上表面上的表面覆盖有一层氮化钛层104;在沟槽或孔中填充有金属钨105,该金属钨105包括填充在沟槽或孔中的填充部分105a和高于氮化钛层的上表面的表层部分105b。
对上述晶圆进行钨刻蚀的的刻蚀方法通常采用两步刻蚀法,第一步是主刻蚀步骤,用于刻蚀金属钨105的表层部分105b;第二步是过刻蚀步骤,用于完全去除表层部分105b,然后对填充部分105a和氮化钛层104同步进行刻蚀。目前这种方法在沟槽或孔尺寸较大的情况刻蚀无明显异常,但是随着沟槽或孔尺寸的减小,尤其线宽达到19nm以下,沟槽或孔尺寸的均匀性将会对钨刻蚀深度的均匀性有非常大的影响。但是,现有的刻蚀方法不能对氮化钛层104的刻蚀深度进行精准控制,往往会存在氮化钛层104无法及时刻蚀,即,没有随金属钨105的填充部分105a一起被刻蚀的情况,在这种情况下,对于小尺寸沟槽或孔,将进一步恶化钨刻蚀深度的均匀性。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一,提出了一种晶圆刻蚀方法,其可以对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,从而可以解决因第二材料层无法及时刻蚀而导致的第一材料层(例如钨)的刻蚀深度均匀性较差的问题。
为实现本发明的目的而提供一种晶圆刻蚀方法,所述晶圆包括衬底和设置在所述衬底上的掩膜层,以及第一材料层,其中,所述衬底和所述掩膜层上对应形成有沟槽或孔;在所述掩膜层的上表面和所述沟槽或孔的侧面覆盖有第二材料层;所述第一材料层包括填充在所述沟槽或孔中的填充部分以及高于所述第二材料层的上表面的表层部分,其特征在于,所述晶圆刻蚀方法包括以下步骤:
S1、刻蚀去除所述第一材料层的所述表层部分;
S2、刻蚀所述第二材料层,直至所述第二材料层低于或平齐于所述第一材料层的所述填充部分;
S3、沉积覆盖所述掩膜层的保护层,同时刻蚀所述第一材料层的所述填充部分和所述第二材料层,直至所述填充部分达到第一指定刻蚀深度。
可选的,所述第一指定刻蚀深度小于预设的目标深度;
所述晶圆刻蚀方法还包括以下步骤:
S4、继续刻蚀所述第一材料层的所述填充部分,直至所述填充部分达到第二指定刻蚀深度,所述第二指定刻蚀深度小于所述目标深度;
S5、刻蚀所述第二材料层,直至所述第二材料层低于或平齐于所述第一材料层的所述填充部分;
S6、再次沉积覆盖所述掩膜层的保护层,同时刻蚀所述第一材料层的所述填充部分和所述第二材料层,直至所述填充部分达到所述目标深度;
S7、刻蚀所述第二材料层,直至所述第二材料层高于、低于或平齐于所述第一材料层的所述填充部分。
可选的,在所述步骤S2、所述步骤S5和所述步骤S7中,通过调节指定工艺参数的大小来控制所述第二材料层的高度;其中,所述指定工艺参数包括工艺时间、工艺气体的流量和下电极功率中的至少一种。
可选的,所述衬底为硅片;所述掩膜层为氮化硅或氧化硅;所述第一材料层包括钨;所述第二材料层包括氮化钛。
可选的,所述步骤S1和所述步骤S4采用的工艺气体均包括SF6和Ar;所述步骤S2、所述步骤S5和所述步骤S7采用的工艺气体均包括Cl2;所述步骤S3和所述步骤S6采用的工艺气体均包括SF6、Ar、SiCl4和O2
可选的,所述SF6、Ar、SiCl4和O2的流量比例为4:30:2:1。
可选的,所述步骤S1和所述步骤S4采用的工艺气体均包括NF3和Ar;所述步骤S2、所述步骤S5和所述步骤S7采用的工艺气体均包括Cl2;所述步骤S3和所述步骤S6采用的工艺气体均包括NF3、Ar、SiCl4和O2
可选的,所述步骤S1,包括:
S11、刻蚀所述钨的所述表层部分,并在刻蚀过程中,实时检测SiF基团等离子体光强;
S12、判断检测到的所述SiF基团等离子体光强是否增加,若是,则进行所述步骤S2;若否,则返回执行所述步骤S11。
可选的,在所述步骤S1中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率0W;所述SF6的气体流量为20-40sccm;所述Ar的气体流量130-160sccm;工艺时间为6s;
在所述步骤S2中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;Cl2的气体流量为50-90sccm;工艺时间为5-8s;
在所述步骤S3中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且所述下电极功率的峰值功率为45W,占空比为20%;SF6的气体流量20-40sccm;Ar的气体流量为130-160sccm;SiCl4的气体流量为8-15sccm;O2的气体流量为5-15sccm;工艺时间为6-10s;
在所述步骤S4中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;SF6的气体流量为20-40sccm;Ar的气体流量为130-160sccm;工艺时间为6-10s;
在所述步骤S5中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;Cl2的气体流量为50-90sccm;工艺时间为6-10s;
在所述步骤S6中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且所述下电极功率的峰值功率为45W,占空比为20%;SF6的气体流量为20-40sccm;Ar的气体流量为130-160sccm;SiCl4的气体流量为8-15sccm;O2的气体流量为5-15sccm;工艺时间为6-10s;
在所述步骤S7中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且所述下电极功率的峰值功率为45W,占空比为20%;Cl2的气体流量为50-90sccm;刻蚀时间4-25s。
可选的,所述第一指定刻蚀深度等于预设的目标深度。
本发明具有以下有益效果:
本发明实施例提供的晶圆刻蚀方法,其包括以下步骤:S1、刻蚀去除第一材料层(例如钨)的表层部分;S2、刻蚀第二材料层(例如氮化钛层),直至该第二材料层低于或平齐于上述第一材料层的填充部分;S3、沉积覆盖掩膜层的保护层,同时刻蚀上述第一材料层的填充部分和上述第二材料层,直至填充部分达到第一指定刻蚀深度。上述步骤S2用于刻蚀第二材料层,以实现对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,使之低于或平齐于上述第一材料层的填充部分,这样有助于提高第一材料层的刻蚀深度均匀性。上述步骤S3用于沉积形成掩膜层的保护层,以减少掩膜层的厚度产生的损失,同时同步刻蚀第一材料层的填充部分以及第二材料层,以实现该填充部分达到上述第一指定刻蚀深度。由此,本发明实施例提供的晶圆刻蚀方法,既可以实现对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,以提高第一材料层的刻蚀深度均匀性,而且通过对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,还可以满足不同器件的性能要求。
附图说明
图1为在进行刻蚀之前晶圆的形貌示意图;
图2为本发明第一实施例提供的晶圆刻蚀方法的流程框图;
图3为本发明第二实施例提供的晶圆刻蚀方法的流程框图;
图4A为本发明第二实施例提供的晶圆刻蚀方法在完成步骤S1之后的晶圆形貌示意图;
图4B为本发明第二实施例提供的晶圆刻蚀方法在完成步骤S2之后的晶圆形貌示意图;
图4C为本发明第二实施例提供的晶圆刻蚀方法在完成步骤S3之后的晶圆形貌示意图;
图4D为本发明第二实施例提供的晶圆刻蚀方法在完成步骤S4之后的晶圆形貌示意图;
图4E为本发明第二实施例提供的晶圆刻蚀方法在完成步骤S5之后的晶圆形貌示意图;
图4F为本发明第二实施例提供的晶圆刻蚀方法在完成步骤S6之后的晶圆形貌示意图;
图4G为本发明第二实施例提供的晶圆刻蚀方法在完成步骤S7之后的晶圆形貌示意图;
图5为本发明第二实施例提供的晶圆刻蚀方法中步骤S7采用不同的工艺时间获得的刻蚀结果对比图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案,下面结合附图来对本发明实施例提供的晶圆刻蚀方法进行详细描述。
第一实施例
本实施例提供的晶圆刻蚀方法,其例如应用于第一材料层(例如钨)的回刻蚀方法,在进行该回刻蚀方法之前,待刻蚀晶圆的形貌如图1所示,该晶圆包括衬底101和设置在该衬底101上的掩膜层103,以及第一材料层105,其中,衬底101例如为硅片(Si),掩膜层103例如为氮化硅(SiN)或氧化硅(SiO2),可选的,在衬底101和掩膜层103之间形成有自然氧化层102a,该自然氧化层102a例如为硅的自然氧化层(即氧化硅)。在硅片101、自然氧化层102a和掩膜层103上对应形成有沟槽或孔。可选的,在掩膜层103的上表面以及沟槽或孔的侧面覆盖有氧化硅层102b。
上述第一材料层105例如为钨(W)。可选的,为了加强后续填充的第一材料层105与氧化硅层102b之间的粘附性,通常会在氧化硅层102b的上表面以及沟槽或孔的侧面覆盖有第二材料层104,该第二材料层104例如为氮化钛(TiN)。并且,该第一材料层105包括填充在沟槽或孔中的填充部分105a以及高于第二材料层104的上表面的表层部分105b。
请参阅图2,上述晶圆刻蚀方法包括以下步骤:
S1、刻蚀去除第一材料层105的表层部分105b;
S2、刻蚀第二材料层104,直至第二材料层104低于或平齐于第一材料层105的填充部分105a;
S3、沉积覆盖掩膜层103的保护层(图中未示出),同时刻蚀第一材料层105的填充部分105a和第二材料层104,直至填充部分105a达到第一指定刻蚀深度。
在第一材料层105的表层部分105b被完全去除之后,上述步骤S2用于刻蚀第二材料层104,以实现对第二材料层(例如氮化钛)的刻蚀深度进行精准控制,使之低于或平齐于上述第一材料层的填充部分,这样可以解决第二材料层104没有随第一材料层105的填充部分105a一起被刻蚀的问题,有助于提高第一材料层的刻蚀深度均匀性。上述步骤S2主要对第二材料层104进行刻蚀,对第一材料层105和掩膜层103的刻蚀作用较小。
上述步骤S3用于沉积形成掩膜层103的保护层,以减少掩膜层103的厚度产生的损失,同时同步刻蚀第一材料层105的填充部分105a以及第二材料层104,以实现该填充部分105a达到上述第一指定刻蚀深度。
可选的,上述保护层例如为在掩膜层103表面生成的一层不挥发副产物(例如为氧化硅)。
如图1所示,四个沟槽或孔中,由于位于两侧的沟槽或孔的横向尺寸大于位于中间的沟槽或孔的横向尺寸,这会导致在刻蚀第一材料层105的填充部分105a的过程中,不同横向尺寸的沟槽或孔中填充部分105a的纵向刻蚀深度不同,一般横向尺寸越大的沟槽或孔,其纵向刻蚀速率越大。但是,沟槽或孔的最大横向尺寸与最小横向尺寸之间的差值是固定值,例如为3nm,当沟槽或孔的平均横向尺寸为300nm时,上述固定值的百分比为1%,相对较均匀,此时不同横向尺寸的沟槽或孔中填充部分105a的纵向刻蚀深度的均匀性较好。但是,当沟槽或孔的平均横向尺寸为19nm时,上述沟槽或孔的最大横向尺寸与最小横向尺寸之间的差值仍然是上述固定值,例如为3nm,此时上述固定值的百分比为16%,若出现第二材料层104没有随第一材料层105的填充部分105a一起被刻蚀的问题,则沟槽或孔的实际横向尺寸是19nm与两倍的第二材料层的厚度之间的差值,若第二材料层的厚度为2nm,则该沟槽或孔的实际横向尺寸为15nm,由此可知,若出现第二材料层104没有随第一材料层105的填充部分105a一起被刻蚀的问题,上述固定值的百分比会由16%增加至20%,此时不同横向尺寸的沟槽或孔中填充部分105a的纵向刻蚀深度的均匀性较差。
为了解决上述问题,本发明实施例提供的晶圆刻蚀方法,其借助上述步骤S2刻蚀第二材料层104,可以实现对第二材料层(例如氮化钛)的刻蚀深度进行精准控制,使之低于或平齐于上述第一材料层的填充部分,这样可以解决第二材料层104没有随第一材料层105的填充部分105a一起被刻蚀的问题,有助于提高第一材料层的刻蚀深度均匀性。而且通过对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,还可以满足不同器件的性能要求,具体来说,在实际应用中,有的器件要求第二材料层104低于或平齐于第一材料层105的填充部分105a;有的器件要求第二材料层104高于第一材料层105的填充部分105a,在这种情况下,可以通过对第二材料层(例如氮化钛)的刻蚀深度进行精准控制,来调节第二材料层104与第一材料层105的填充部分105a的相对深度,以满足不同器件的性能要求。
可选的,上述第一指定刻蚀深度等于预设的目标深度,即,在上述步骤S3完成之后,第一材料层105的填充部分105a即达到目标深度,刻蚀完成。但是,本发明实施例并不局限于此,在实际应用或者,上述第一指定刻蚀深度也可以小于目标深度,尤其针对目标深度较大(例如是掩膜层103的厚度的三倍以上)的情况,若仅依靠步骤S3使填充部分105a达到目标深度,会非常缓慢,并且随着刻蚀深度的增加,不同宽度的沟槽或孔之间的刻蚀深度均匀性也会变差,在这种情况下,需要将上述第一指定刻蚀深度设定为小于目标深度,并按一定的顺序重复进行上述步骤S2和步骤S3,直至填充部分105a达到目标深度,这样既可以减少刻蚀时间,又可以保证不同宽度的沟槽或孔之间的刻蚀深度均匀性。
第二实施例
本实施例提供的晶圆刻蚀方法,其是在上述第一实施例的基础上所做的改进,即,针对上述第一指定刻蚀深度小于预设的目标深度的情况,为了既减少刻蚀时间,又保证不同宽度的沟槽或孔之间的刻蚀深度均匀性,请参阅图3,上述晶圆刻蚀方法包括以下步骤:
S1、刻蚀去除第一材料层105的表层部分105b;
在完成步骤S1之后,晶圆的刻蚀形貌如图4A所示,第一材料层105的表层部分105b基本被完全去除,此时第一材料层105的填充部分105a的初始刻蚀深度为H0,第二材料层104的初始刻蚀深度为h0。
S2、刻蚀第二材料层104,直至第二材料层104低于或平齐于第一材料层105的填充部分105a;
在完成步骤S2之后,晶圆的刻蚀形貌如图4B所示,第二材料层104的位于氧化硅层102b的上表面以上的部分完全被刻蚀,而位于沟槽或孔中的第一剩余部分1041低于第一材料层105的填充部分105a,此时第一材料层105的填充部分105a的刻蚀深度几乎不变,而第二材料层104的刻蚀深度自初始刻蚀深度h0增加至第一刻蚀深度h1。这样有助于提高第一材料层的刻蚀深度均匀性。
S3、沉积覆盖掩膜层103的保护层(图中未示出),同时刻蚀第一材料层105的填充部分105a和第二材料层104,直至填充部分105a达到第一指定刻蚀深度。
在完成步骤S3之后,晶圆的刻蚀形貌如图4C所示,沟槽或孔中剩余的填充部分1051a达到第一指定刻蚀深度H1,同时第二材料层104随填充部分一起被刻蚀,此时其位于沟槽或孔中的第二剩余部分1042的刻蚀深度为h2,低于第一指定刻蚀深度H1。换句话说,为了保证第一材料层的刻蚀深度均匀性,上述第一指定刻蚀深度H1的设置满足:第二材料层104随填充部分一起被刻蚀至与剩余的填充部分1051a的刻蚀深度相当或比其略低的刻蚀深度。
S4、继续刻蚀第一材料层105剩余的填充部分1051a,直至达到第二指定刻蚀深度,上述第二指定刻蚀深度小于上述目标深度;
步骤S4用于对第一材料层105剩余的填充部分1051a进行快速刻蚀,在完成步骤S4之后,晶圆的刻蚀形貌如图4D所示,第一材料层105剩余的填充部分1052a达到第二指定刻蚀深度H2,同时第二材料层104随填充部分一起被刻蚀,此时其位于沟槽或孔中的第三剩余部分1043的刻蚀深度为h3,高于第二指定刻蚀深度H2。上述第二指定刻蚀深度H2例如设置为接近目标深度的数值。
S5、刻蚀上述第二材料层,直至该第二材料层低于或平齐于第一材料层105的填充部分105a;
在完成步骤S5之后,晶圆的刻蚀形貌如图4E所示,第一材料层105剩余的填充部分1052a的刻蚀深度H3几乎不变,即与第二指定刻蚀深度H2大约相等,而第二材料层104的位于沟槽或孔中的第四剩余部分1044的刻蚀深度为h4,低于第一材料层105剩余的填充部分1052a的刻蚀深度H3,这样可以解决第二材料层没有随第一材料层的填充部分一起被刻蚀的问题,有助于提高第一材料层的刻蚀深度均匀性。
S6、再次沉积覆盖掩膜层103的保护层,同时刻蚀第一材料层的填充部分和第二材料层104,直至该填充部分达到目标深度;
步骤S6用于使第一材料层的填充部分达到目标深度。在完成步骤S6之后,晶圆的刻蚀形貌如图4F所示,第一材料层105剩余的填充部分1053a达到目标深度H4,同时第二材料层随填充部分一起被刻蚀,此时其位于沟槽或孔中的第五剩余部分1045的刻蚀深度为h5,高于目标深度H4。
S7、刻蚀第二材料层,直至该第二材料层高于、低于或平齐于第一材料层的填充部分。
步骤S7用于对第二材料层的刻蚀深度进行精准控制,以满足不同器件的性能要求。在完成步骤S7之后,晶圆的刻蚀形貌如图4G所示,第一材料层105剩余的填充部分1054a的刻蚀深度H5几乎不变,即与目标深度H4相等,同时第二材料层的位于沟槽或孔中的第六剩余部分1046的刻蚀深度为h6,低于填充部分1054a的刻蚀深度H5。
在实际应用中,有的器件要求第二材料层低于或平齐于第一材料层的填充部分;有的器件要求第二材料层高于第一材料层的填充部分,在这种情况下,在第一材料层的刻蚀深度满足目标深度以及均匀性要求的前提下,可以通过上述步骤S7对第二材料层的刻蚀深度进行精准控制,来调节第二材料层与第一材料层的填充部分的相对深度,以满足不同器件的性能要求。在实际应用中,上述步骤S2和步骤S5对第二材料层的刻蚀深度起到辅助调节作用,以保证第一材料层的刻蚀深度均匀性,而上述步骤S7对第二材料层的刻蚀深度起到主要调节作用,以实现对第二材料层的刻蚀深度进行精准控制,满足不同器件的性能要求。
在上述第一、第二实施例中,晶圆刻蚀方法中的各个步骤所采用的工艺参数预先输入至刻蚀设备的控制系统,并在刻蚀流程开启之后,首先将图1中示出的待刻蚀晶圆通过刻蚀设备的传输系统(例如机械手)经由大气模块、过渡模块(由大气到真空)和真空模块的传输后,最终被传入刻蚀腔室内,并由腔室内的静电卡盘吸附固定;然后向晶圆背面通入一定压力(例如8T)的背吹气体(例如氦气),用以控制晶圆温度;之后,向腔室内通入刻蚀气体,并在腔室压力稳定后开始加载上电极功率,以使刻蚀气体启辉形成等离子体对晶圆进行刻蚀工艺(即,采用上述第一、第二实施例中的晶圆刻蚀方法对晶圆进行刻蚀),待刻蚀工艺完成后,晶圆通过传输系统传出刻蚀腔室。
需要说明的是,在采用上述第一、第二实施例中的晶圆刻蚀方法对晶圆进行刻蚀时,各个步骤使用的具体工艺参数如工艺时间、腔室压力、上电极功率、下电极功率、气体种类和流量大小等会有差异。
在一些实施例中,可选的,在上述步骤S2、步骤S5和步骤S7中,通过调节指定工艺参数的大小来控制第二材料层的高度,即,实现对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制。其中,上述指定工艺参数包括工艺时间、工艺气体的流量和下电极功率中的至少一种。
下面对晶圆刻蚀方法的一个具体实施方式进行详细描述。具体地,衬底101为硅片;掩膜层103为氮化硅或氧化硅;第一材料层105包括钨;第二材料层104包括氮化钛。
可选的,在采用晶圆刻蚀方法对晶圆进行刻蚀的过程中,静电卡盘的温度为45-65℃,静电吸附电压为2200-2600V,背吹气体为氦气,且压力为6-10T。
在此基础上,上述步骤S1采用的工艺气体均包括SF6和Ar,或者,也可以采用NF3代替上述SF6。步骤S1的主要作用是刻蚀钨的表层部分,直至该表层部分被完全刻蚀,以暴露出掩膜层103。为了在刻蚀到掩膜层103时能够及时停止刻蚀,以避免掩膜层103的厚度减少,可选的,上述步骤S1,包括:
S11、刻蚀钨的表层部分,并在刻蚀过程中,实时检测SiF基团等离子体光强;
例如可以采用光学发射光谱法检测SiF基团等离子体光强。
S12、判断检测到的上述SiF基团等离子体光强是否增加,若是,则表示刻蚀到掩膜层103,则进行上述步骤S2;若否,则返回执行上述步骤S11。
可选的,在上述步骤S1中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率0W;SF6的气体流量为20-40sccm;Ar的气体流量130-160sccm;工艺时间为6s。需要说明的是,若采用NF3代替上述SF6,则NF3的气体流量是SF6的气体流量的2倍以上。
上述步骤S2采用的工艺气体均包括Cl2。上述步骤S2主要用于对刻蚀表面进行清洁,以及对氮化钛进行刻蚀。由于上述步骤S1已将钨的表层部分去除,步骤S2用于刻蚀沟槽或孔的侧面上的氮化钛该氮化钛的厚度通常为2-3nm,在这种情况下,此步仅需对氮化钛进行少量刻蚀,以使其刻蚀深度略低于钨的填充部分的刻蚀深度即可。
可选的,在上述步骤S2中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;Cl2的气体流量为50-90sccm;工艺时间为5-8s。
上述步骤S3采用的工艺气体包括SF6、Ar、SiCl4和O2。其中,O2用于加强对氮化硅(即,掩膜层)的保护和加强对钨的刻蚀,同时抑制对氮化钛的刻蚀;SiCl4用于加强对氮化钛的刻蚀和加强对氮化硅的保护,抑制对钨的刻蚀;并且,在混合气体电离形成等离子体后,O2电离形成的氧离子和SiCl4电离形成的硅离子会反应形成不挥发的氧化硅沉积物覆盖在氮化硅表面,其用作保护层对氮化硅进行保护。
SF6和Ar用于加强对钨和氮化硅的刻蚀。其中,Ar电离出的氩离子主要起到物理轰击作用进行物理刻蚀;SF6电离出的氟离子与钨化学反应进行化学刻蚀;此外,SiCl4电离出的氯离子与氮化钛进行反应进行化学刻蚀。
基于上述几种气体的作用,可选的,SF6、Ar、SiCl4和O2的流量比例为4:30:2:1,在该流量比例下,可以起到对氮化硅的保护作用的同时,刻蚀沟槽或孔中的钨和氮化钛。当然,在实际应用中,可以根据具体需要,自由设定SF6、Ar、SiCl4和O2的流量比例。
在上述步骤S3中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且下电极功率的峰值功率为45W,占空比为20%,这样有助于增加等离子体垂直向下轰击的能量。SF6的气体流量20-40sccm;Ar的气体流量为130-160sccm;SiCl4的气体流量为8-15sccm;O2的气体流量为5-15sccm;工艺时间为6-10s。需要说明的是,可以采用NF3代替上述SF6,并且NF3的气体流量是SF6的气体流量的2倍以上。
上述步骤S4采用的工艺气体均包括SF6和Ar。由于在上述步骤S3中形成有保护层,这使得步骤S4能够以较快的速度刻蚀钨,使其刻蚀深度快速接近目标深度。
在上述步骤S4中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;SF6的气体流量为20-40sccm;Ar的气体流量为130-160sccm;工艺时间为6-10s。需要说明的是,可以采用NF3代替上述SF6,并且NF3的气体流量是SF6的气体流量的2倍以上。
上述步骤S5采用的工艺气体包括Cl2。该步骤S5的作用与上述步骤S2的作用相类似,用于对沟槽或孔内残留的氮化钛进行刻蚀去除。
可选的,在上述步骤S5中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;Cl2的气体流量为50-90sccm;工艺时间为6-10s。
上述步骤S6采用的工艺气体均包括SF6、Ar、SiCl4和O2。该步骤S6的作用与步骤S3的作用相类似,用于起到对氮化硅的保护作用的同时,刻蚀沟槽或孔中的钨和氮化钛。可选的,SF6、Ar、SiCl4和O2的流量比例为4:30:2:1。在完成步骤S6之后,钨的刻蚀深度达到或非常接近目标深度,同时可以保证不同尺寸的沟槽或孔中钨的刻蚀深度均匀性。
可选的,在上述步骤S6中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且下电极功率的峰值功率为45W,占空比为20%;SF6的气体流量为20-40sccm;Ar的气体流量为130-160sccm;SiCl4的气体流量为8-15sccm;O2的气体流量为5-15sccm;工艺时间为6-10s。需要说明的是,可以采用NF3代替上述SF6,并且NF3的气体流量是SF6的气体流量的2倍以上。
上述步骤S7采用的工艺气体包括Cl2。步骤S7的作用是对氮化钛的形貌进行精确控制。相对上述步骤S2和步骤S5,在步骤S7的工艺配方中,下电极电源在200Hz脉冲模式下向基座加载下电极功率,而腔室压力和气体流量与步骤S2和步骤S5相同,这样会增加等离子体垂直向下轰击的能量,并且保证了刻蚀副产物及时排出腔室,更有助于对氮化钛的刻蚀。
可选的,在上述步骤S7中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且下电极功率的峰值功率为45W,占空比为20%;Cl2的气体流量为50-90sccm;刻蚀时间4-25s。
请参阅图5,为本发明第二实施例提供的晶圆刻蚀方法中步骤S7采用不同的工艺时间获得的刻蚀结果对比图。其中,衬底101为硅片;在掩膜层103的上表面以及沟槽或孔的侧面覆盖有氧化硅层102b;掩膜层103为氮化硅(SiN);在氧化硅层102b的上表面以及沟槽或孔的侧面覆盖有第二材料层104,该第二材料层104为氮化钛;第一材料层105为钨,且具有填充在不同尺寸的两个沟槽或孔中的填充部分105a和填充部分105a’。
在此基础上,步骤S1至步骤S7采用的工艺参数如下:在步骤S1中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率0W;SF6的气体流量为20-40sccm;Ar的气体流量130-160sccm;工艺时间为6s;在步骤S2中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;Cl2的气体流量为50-90sccm;工艺时间为5-8s;在步骤S3中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且下电极功率的峰值功率为45W,占空比为20%;SF6的气体流量20-40sccm;Ar的气体流量为130-160sccm;SiCl4的气体流量为8-15sccm;O2的气体流量为5-15sccm;工艺时间为6-10s;在步骤S4中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;SF6的气体流量为20-40sccm;Ar的气体流量为130-160sccm;工艺时间为6-10s;在步骤S5中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;Cl2的气体流量为50-90sccm;工艺时间为6-10s;在步骤S6中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且下电极功率的峰值功率为45W,占空比为20%;SF6的气体流量为20-40sccm;Ar的气体流量为130-160sccm;SiCl4的气体流量为8-15sccm;O2的气体流量为5-15sccm;工艺时间为6-10s;在步骤S7中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且下电极功率的峰值功率为45W,占空比为20%;Cl2的气体流量为50-90sccm。
图5中的a图、b图和c图分别为步骤S7采用不同的工艺时间获得的晶圆形貌,而其他工艺参数均相同。其中,当步骤S7的工艺时间为4s,则获得的晶圆形貌如a图所示,氮化钛的刻蚀深度高于钨的刻蚀深度;当步骤S7的工艺时间为10s,则获得的晶圆形貌如b图所示,氮化钛的刻蚀深度等于钨的刻蚀深度;当步骤S7的工艺时间为25s,则获得的晶圆形貌如c图所示,氮化钛的刻蚀深度低于钨的刻蚀深度。由此可知,通过调节步骤S7的工艺时间,可以实现对氮化钛的形貌进行精确控制,当步骤S7中其他工艺参数确定的条件下,通过调节其工艺时间可以得到氮化钛高于、等于或低于钨的形貌。此外,减小步骤S7的气体流量和增加步骤S7的下电极功率可以起到加强调节氮化钛高度的效果,具体地,若减小气体流量,氯离子更易于轰击沟槽或孔的侧壁,使得氮化钛更易于去除;若增加下电极功率,可以增加氯离子垂直向下轰击的能量,更易于刻蚀氮化钛。
综上,本发明实施例提供的晶圆刻蚀方法,其包括以下步骤:S1、刻蚀去除第一材料层(例如钨)的表层部分;S2、刻蚀第二材料层(例如氮化钛层),直至该第二材料层低于或平齐于上述第一材料层的填充部分;S3、沉积覆盖掩膜层的保护层,同时刻蚀上述第一材料层的填充部分和上述第二材料层,直至填充部分达到第一指定刻蚀深度。上述步骤S2用于刻蚀第二材料层,以实现对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,使之低于或平齐于上述第一材料层的填充部分,这样有助于提高第一材料层的刻蚀深度均匀性。上述步骤S3用于沉积形成掩膜层的保护层,以减少掩膜层的厚度产生的损失,同时同步刻蚀第一材料层的填充部分以及第二材料层,以实现该填充部分达到上述第一指定刻蚀深度。由此,本发明实施例提供的晶圆刻蚀方法,既可以实现对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,以提高第一材料层的刻蚀深度均匀性,而且通过对第二材料层(例如氮化钛层)的刻蚀深度进行精准控制,还可以满足不同器件的性能要求。
可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种晶圆刻蚀方法,所述晶圆包括衬底和设置在所述衬底上的掩膜层,以及第一材料层,其中,所述衬底和所述掩膜层上对应形成有沟槽或孔;在所述掩膜层的上表面和所述沟槽或孔的侧面覆盖有第二材料层;所述第一材料层包括填充在所述沟槽或孔中的填充部分以及高于所述第二材料层的上表面的表层部分,其特征在于,所述晶圆刻蚀方法包括以下步骤:
S1、刻蚀去除所述第一材料层的所述表层部分;
S2、刻蚀所述第二材料层,直至所述第二材料层低于或平齐于所述第一材料层的所述填充部分;
S3、沉积覆盖所述掩膜层的保护层,同时刻蚀所述第一材料层的所述填充部分和所述第二材料层,直至所述填充部分达到第一指定刻蚀深度。
2.根据权利要求1所述的晶圆刻蚀方法,其特征在于,所述第一指定刻蚀深度小于预设的目标深度;
所述晶圆刻蚀方法还包括以下步骤:
S4、继续刻蚀所述第一材料层的所述填充部分,直至所述填充部分达到第二指定刻蚀深度,所述第二指定刻蚀深度小于所述目标深度;
S5、刻蚀所述第二材料层,直至所述第二材料层低于或平齐于所述第一材料层的所述填充部分;
S6、再次沉积覆盖所述掩膜层的保护层,同时刻蚀所述第一材料层的所述填充部分和所述第二材料层,直至所述填充部分达到所述目标深度;
S7、刻蚀所述第二材料层,直至所述第二材料层高于、低于或平齐于所述第一材料层的所述填充部分。
3.根据权利要求2所述的晶圆刻蚀方法,其特征在于,在所述步骤S2、所述步骤S5和所述步骤S7中,通过调节指定工艺参数的大小来控制所述第二材料层的高度;其中,所述指定工艺参数包括工艺时间、工艺气体的流量和下电极功率中的至少一种。
4.根据权利要求2所述的晶圆刻蚀方法,其特征在于,所述衬底为硅片;所述掩膜层为氮化硅或氧化硅;所述第一材料层包括钨;所述第二材料层包括氮化钛。
5.根据权利要求4所述的晶圆刻蚀方法,其特征在于,所述步骤S1和所述步骤S4采用的工艺气体均包括SF6和Ar;所述步骤S2、所述步骤S5和所述步骤S7采用的工艺气体均包括Cl2;所述步骤S3和所述步骤S6采用的工艺气体均包括SF6、Ar、SiCl4和O2
6.根据权利要求5所述的晶圆刻蚀方法,其特征在于,所述SF6、Ar、SiCl4和O2的流量比例为4:30:2:1。
7.根据权利要求4所述的晶圆刻蚀方法,其特征在于,所述步骤S1和所述步骤S4采用的工艺气体均包括NF3和Ar;所述步骤S2、所述步骤S5和所述步骤S7采用的工艺气体均包括Cl2;所述步骤S3和所述步骤S6采用的工艺气体均包括NF3、Ar、SiCl4和O2
8.根据权利要求4所述的晶圆刻蚀方法,其特征在于,所述步骤S1,包括:
S11、刻蚀所述钨的所述表层部分,并在刻蚀过程中,实时检测SiF基团等离子体光强;
S12、判断检测到的所述SiF基团等离子体光强是否增加,若是,则进行所述步骤S2;若否,则返回执行所述步骤S11。
9.根据权利要求5所述的晶圆刻蚀方法,其特征在于,在所述步骤S1中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率0W;所述SF6的气体流量为20-40sccm;所述Ar的气体流量130-160sccm;工艺时间为6s;
在所述步骤S2中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;Cl2的气体流量为50-90sccm;工艺时间为5-8s;
在所述步骤S3中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且所述下电极功率的峰值功率为45W,占空比为20%;SF6的气体流量20-40sccm;Ar的气体流量为130-160sccm;SiCl4的气体流量为8-15sccm;O2的气体流量为5-15sccm;工艺时间为6-10s;
在所述步骤S4中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;SF6的气体流量为20-40sccm;Ar的气体流量为130-160sccm;工艺时间为6-10s;
在所述步骤S5中,腔室压力为4-7mT;上电极功率为450-650W;下电极功率为0W;Cl2的气体流量为50-90sccm;工艺时间为6-10s;
在所述步骤S6中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且所述下电极功率的峰值功率为45W,占空比为20%;SF6的气体流量为20-40sccm;Ar的气体流量为130-160sccm;SiCl4的气体流量为8-15sccm;O2的气体流量为5-15sccm;工艺时间为6-10s;
在所述步骤S7中,腔室压力为4-7mT;上电极功率为450-650W;下电极电源在200Hz脉冲模式下向基座加载下电极功率,且所述下电极功率的峰值功率为45W,占空比为20%;Cl2的气体流量为50-90sccm;刻蚀时间4-25s。
10.根据权利要求1所述的晶圆刻蚀方法,其特征在于,所述第一指定刻蚀深度等于预设的目标深度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114361027A (zh) * 2021-12-14 2022-04-15 北京北方华创微电子装备有限公司 刻蚀方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120005992A (ko) * 2010-07-09 2012-01-17 노벨러스 시스템즈, 인코포레이티드 고 종횡비 특징부 내부로 텅스텐 증착하기
WO2015074621A1 (zh) * 2013-11-25 2015-05-28 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
CN105719965A (zh) * 2014-12-04 2016-06-29 北京北方微电子基地设备工艺研究中心有限责任公司 二氧化硅基片的刻蚀方法和刻蚀设备
CN106356330A (zh) * 2015-07-17 2017-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110010620A (zh) * 2017-11-21 2019-07-12 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
CN112331611A (zh) * 2020-11-30 2021-02-05 上海华力微电子有限公司 一种浅沟槽隔离的制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120005992A (ko) * 2010-07-09 2012-01-17 노벨러스 시스템즈, 인코포레이티드 고 종횡비 특징부 내부로 텅스텐 증착하기
WO2015074621A1 (zh) * 2013-11-25 2015-05-28 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
CN105719965A (zh) * 2014-12-04 2016-06-29 北京北方微电子基地设备工艺研究中心有限责任公司 二氧化硅基片的刻蚀方法和刻蚀设备
CN106356330A (zh) * 2015-07-17 2017-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110010620A (zh) * 2017-11-21 2019-07-12 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
CN112331611A (zh) * 2020-11-30 2021-02-05 上海华力微电子有限公司 一种浅沟槽隔离的制备方法

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