TW202121527A - 以多色選擇性非等向性蝕刻相鄰線的方法 - Google Patents

以多色選擇性非等向性蝕刻相鄰線的方法 Download PDF

Info

Publication number
TW202121527A
TW202121527A TW109111703A TW109111703A TW202121527A TW 202121527 A TW202121527 A TW 202121527A TW 109111703 A TW109111703 A TW 109111703A TW 109111703 A TW109111703 A TW 109111703A TW 202121527 A TW202121527 A TW 202121527A
Authority
TW
Taiwan
Prior art keywords
etching
materials
sicn
silicon
adjacent lines
Prior art date
Application number
TW109111703A
Other languages
English (en)
Inventor
仕昇 張
安祖 梅茲
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW202121527A publication Critical patent/TW202121527A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30608Anisotropic liquid etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00595Control etch selectivity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

實施例提供用於多色結構內碳氮化矽(SiCN)或其他材料之非等向性蝕刻製程,其對相鄰線中之材料具有改進的選擇性。使用循環表面改質及活化製程可達成非等向性蝕刻,其相對於多色結構中之其他材料具所欲之選擇性。對於示例實施例,使用循環改質/活化製程來達到第一材料(例如SiCN或氮化矽)相對於多色結構之相鄰線中其他材料之選擇性。多色結構內的材料可包括例如矽、氮化矽、碳氧化矽、氧化矽、氮化鈦及/或其他材料。對於一實施例,將氫引入製程化學物中以促進表面改質。對於一實施例,非侵蝕性氣體(例如三氟化氮)與氫一起包含於製程化學物中。

Description

以多色選擇性非等向性蝕刻相鄰線的方法
本發明係關於用於製造微電子工件之方法,包括在微電子工件上形成圖案化結構。 [相關申請案之交互參照]
本申請主張以下優先權 : 2019年4月9日申請之美國臨時專利申請案第62/831,467號,標題為「A Method of Anisotropically Etching SiCN with Multi-Color Selectivity」,以及2019年8月16日申請之美國臨時專利申請案第16/542,983號,標題為「Method of Anisotropically Etching Adjacent Lines with Multi-Color Selectivity」,其全部揭示內容皆併於此作為參考。
微電子工件內之裝置形成通常涉及與基板上若干材料層之形成、圖案化及去除有關之一系列製造技術。為了滿足當前及下一代半導體裝置之物理及電性規格,正要求製程流程要減小特徵部尺寸,並對諸多圖案化製程保持結構完整性。
將特徵部尺寸減小至超過僅可從微影技術獲得之尺寸的技術為多色技術,其用於被處理之微電子工件之基板上所形成之相鄰線中的材料。對於此多色技術,用於裝置特徵部之相鄰線係以相對於製程化學物具有不同蝕刻選擇性之材料來形成。在理想解決方案中,此些不同材料可接著使用一或更多製程步驟而被選擇性地蝕刻,而不用擔心邊緣放置誤差。由於該等不同材料因設計目的而呈現不同顏色,故術語“多色”常用以指稱用於此些技術之相鄰材料及結構。
然而,實際解決方案中多色材料技術之困難處在於,對多色結構內不同材料之相鄰線達到選擇性及非等向性蝕刻製程。例如,對於多色結構中之碳氮化矽(SiCN)而言,選擇性蝕刻及非等向性蝕刻尤其困難。對於多色結構中之其他材料而言,選擇性蝕刻及非等向性蝕刻亦為困難。
本文描述對碳氮化矽(SiCN)或其他材料提供非等向性蝕刻製程的實施例,其對多色材料處理技術具改良的選擇性。揭示之實施例使用循環表面改質及活化製程,以達成非等向性蝕刻,其具有第一材料相對於其他材料之所欲選擇性。對於一實施例,非等向性地蝕刻SiCN,其相對於多色結構中之其他材料具選擇性。多色結構內的材料可包括,例如矽、氮化矽、碳氧化矽(SiCO)、氧化矽(SiO2 )、氮化鈦(TiN)及/或其他材料。對於一實施方案,將氫引入製程化學物中以促進表面改質。對於一實施例,用於表面改質製程之製程化學物可包括非侵蝕性氣體,例如三氟化氮(NF3 )。亦可實施不同或額外特徵、變化及實施例,並且亦可利用相關系統及方法。
對於一實施例,揭示一方法,其包括提供一多色結構形成於一底層上,並執行循環蝕刻。該多色結構包括材料之相鄰線。該循環蝕刻包括改質相鄰線內第一材料之表面區域,以形成經改質表面材料;活化該經改質表面材料,以去除該經改質表面材料;以及重複該改質及該活化至若干循環,以蝕刻該第一材料。該循環蝕刻達成該第一材料之非等向性蝕刻,其相對於相鄰線內其他材料具選擇性。
在額外實施例中,選擇循環數以達到該第一材料之目標蝕刻量。在進一步實施例中,循環數大於或等於五十。
在額外實施例中,該第一材料包含碳氮化矽。在進一步實施例中,碳氮化矽比上相鄰線內其他材料之選擇性大於四。在又進一步實施例中,相鄰線內其他材料包括矽、氮化矽、碳氧化矽、氧化矽及氮化鈦中之至少一者或更多者。
在額外實施例中,用於該活化之製程化學物包括氮、氬或其他惰性氣體中之至少一者。在額外實施例中,經改質表面材料包括鹽。
在額外實施例中,該改質使用包含有氫之製程化學物。在進一步實施例中,用於該改質之該製程化學物進一步包括基於氟之氣體。在又進一步實施例中,基於氟之氣體為三氟化氮(NF3 ),且相對於製程化學物內三氟化氮(NF3 )的量,製程化學物內氫(H2 )的百分比為大於或等於50%,使得H2 / (H2 + NF3 ) ≥ 0.5。
對於一實施例,揭示蝕刻多色結構中碳氮化矽(SiCN)之方法,其包括提供一多色結構形成於一底層上,並執行循環蝕刻。該多色結構包括材料之相鄰線,其包含有SiCN。該循環蝕刻包括使用包含有氫之製程化學物,改質相鄰線內SiCN之表面區域,以形成經改質表面材料;活化該經改質表面材料,以去除該經改質表面材料;以及重複該改質及該活化至若干循環,以蝕刻SiCN。該循環蝕刻達成SiCN之非等向性蝕刻,其相對於相鄰線內其他材料具選擇性。
在額外實施例中,選擇循環數以達到該SiCN之目標蝕刻量。在額外實施例中,SiCN比上相鄰線內其他材料之選擇性大於四。在進一步實施例中,相鄰線內其他材料包括矽、氮化矽、碳氧化矽、氧化矽及氮化鈦中之至少一者或更多者。
在額外實施例中,用於該改質之製程化學物進一步包括基於氟之氣體。 在進一步實施例中,基於氟之氣體為三氟化氮(NF3 ),且相對於製程化學物內三氟化氮(NF3 )的量,製程化學物內氫(H2 )的百分比為大於或等於50%,使得H2 / (H2 + NF3 ) ≥ 0.5。
對於一實施例,揭示蝕刻多色結構中氮化矽之方法,其包括提供提供一多色結構形成於一底層上,並執行循環蝕刻。該多色結構包括材料之相鄰線,其包含有氮化矽。該循環蝕刻包括使用包含有氫之製程化學物,改質相鄰線內氮化矽之表面區域,以形成經改質表面材料;活化該經改質表面材料,以去除該經改質表面材料;以及重複該改質及該活化至若干循環,以蝕刻氮化矽。該循環蝕刻達成氮化矽之非等向性蝕刻,其相對於相鄰線內其他材料具選擇性。
在額外實施例中,選擇循環數以達到該氮化矽之目標蝕刻量。在額外實施例中,氮化矽比上相鄰線內其他材料之選擇性大於四。
在額外實施例中,用於該改質之製程化學物進一步包括基於氟之氣體。在進一步實施例中,基於氟之氣體為三氟化氮(NF3 ),且相對於製程化學物內三氟化氮(NF3 )的量,製程化學物內氫(H2 )的百分比為大於或等於50%,使得H2 / (H2 + NF3 ) ≥ 0.5。
亦可實施不同或額外特徵、變化及實施例,並且亦可利用相關的系統及方法。
如本文所述,揭示了用於多色結構之方法,以非等向性地蝕刻碳氮化矽(SiCN)或其他材料,其相對於相鄰材料具選擇性,因而允許改良多色材料處理技術。在仍利用本文所述之製程技術時可達到多種優點及實施方式。
揭示之實施例使用包括表面改質步驟及活化(去除)步驟之循環蝕刻,以達到第一材料之非等向性蝕刻,其對多色結構之相鄰線內的其他材料具選擇性。揭示之實施例可應用於多種製程流程,包括自對準製程流程、自對準閘極觸點製程流程及/或其他製程流程。揭示之實施例亦可應用於達到製程目標,例如低介電常數(低K)間隔物之多色膜選擇性、高水平之蝕刻膜選擇性及/或其他製程目標。對於本文所述之一實施例,達到SiCN之非等向性蝕刻,其對多色結構中之其他材料具選擇性,例如矽、氮化矽(SiN、Si3 N4 、Six Nx )、碳氧化矽(SiCO)、氧化矽(SiO2 )、氮化鈦(TiN)、及/或其他材料。對於本文所述之一實施例,達到氮化矽之非等向性蝕刻,其對多色結構中之其他材料具有選擇性,例如矽、碳氮化矽、碳氧化矽、氧化矽、氮化鈦、及/或其他材料。
對於揭示之實施例,循環表面改質及活化步驟實現了非等向性蝕刻輪廓,其對多色結構內之其他材料具選擇性。對於一實施例,製程化學物包括高百分比的氫(H2 ),以促進SiCN或其他層之表面改質。對於此表面改質製程,相對於亦包括於製程化學物內之非侵蝕性氣體(例如氟基氣體),製程化學物中之氫百分比較佳大於或等於50百分比。對於一實施例,用於表面改質之製程化學物亦包括三氟化氮(NF3 ),且NF3 / H2 化學物改質了SiCN材料的表面。此表面改質製程之後為活化製程,以去除SiCN或其他材料之改質表面區域。該等表面改質及活化製程接著在多個循環中重複,以將SiCN材料或其他材料蝕刻至目標量,且此蝕刻為非等向性,其對多色結構內之其他材料具選擇性。要注意的是,單獨表面改質步驟的應用或單獨活化步驟的應用將無法對多色結構內SiCN或其他材料達到所欲之蝕刻參數。然而,利用本文所述之循環製程,可用足夠選擇性達到非等向性蝕刻輪廓。更要注意的是,傳統基於氟之蝕刻化學物無法達到非等向性及選擇性蝕刻結果。然而,揭示之實施例提供技術的組合,以使用基於氟及/或其他製程化學物來達到非等向性及選擇性。
現相對於圖式更加詳細地敘述示例實施例,其應用循環表面改質及活化步驟,以達到用於多色結構之相鄰線內不同材料的選擇性且非等向性蝕刻。圖1A提供示例多色結構。圖1B提供一般製程流程圖,其應用包括改質及活化步驟之循環蝕刻,以達到第一材料之非等向性蝕刻,其相對於相鄰線內之其他材料具選擇性。圖2A至圖2D提供多色結構內氮化矽材料之非等向性蝕刻,其相對於相鄰線中之不同材料具選擇性。圖3A至圖3D提供多色結構內SiCN材料之非等向性蝕刻,其相對於相鄰線中之不同材料具選擇性。圖4為如何利用蝕刻化學物中氫含量的變化來促進本文所述之表面改質製程的圖。
首先見圖1A,其提供包括多色結構120之示例實施例100的剖面圖。對於示例實施例100,多色結構120包括例如SiCN材料104,如可用於自對準閘極觸點製程中。實施例100之圖案化結構亦包括旋塗碳(SOC)層114及形成在氧化物(SiO2 )層110上方之TiN層112。貫孔116已開孔穿過SOC層114、TiN層112及氧化物層110。對於一實施例,SOC層之厚度為100奈米(nm);TiN層之厚度為20 nm;而SiO2 層之厚度為50nm。然而,要注意的是,此些厚度僅提供作為示例,並且可使用其他厚度。貫孔116暴露出多色結構120之一部分。多色結構120形成在氧化物層110與底層102之間。底層102可為用於微電子工件之基板,例如矽基板,可為用於微電子工件之圖案化結構內之一層、及/或另一材料或材料之組合。
對於圖1A所示之示例實施例100,多色結構120包括SiCN材料104、SiCO材料106及氮化矽材料108。對於一實施例,SiCO材料106提供側壁間隔物(SWS); Si3 N4 材料108提供閘極插塞(GP); SiCN材料104提供接觸插塞 (CP)。亦要注意的是,接觸插塞亦可用碳化矽(SiC)、SiO2 、(氧)碳氮化矽(SiCN(O))及/或其他材料形成。亦可組合使用不同百分比之此些材料。 亦注意的是,在使用SiCN材料下,亦可形成並使用 (SiC),其無氮含量包含其中。在仍利用本文所述之技術時亦可實施其他變化,以形成多色結構。
圖1B為示例實施例150之製程流程圖,其使用改質/活化製程之循環蝕刻,以達到多色結構之相鄰線中材料的非等向性且選擇性蝕刻。在方塊152中,提供多色結構,且該多色結構形成在底層上。多色結構包括材料的相鄰線。在方塊154中,改質相鄰線內第一材料之表面區域,以形成經改質表面材料。在方塊156中,活化經改質表面材料,以去除經改質表面材料。在方塊158中,重複方塊154及156中之改質及活化製程,以執行循環蝕刻,其相對於相鄰線內之其他材料具選擇性而達到第一材料之非等向性蝕刻。如本文所述,亦可選擇循環數,以達到第一材料之目標蝕刻量。在仍利用本文所述之技術時亦可執行不同及/或額外製程步驟。
圖2A-2D提供多色結構120內氮化矽材料108之非等向性刻蝕的示例實施例,其相對於相鄰線具選擇性。此蝕刻製程(例如閘極插塞(GP)蝕刻製程)係利用本文所述之循環表面改質及活化製程來執行。如圖2A至圖2D所示,此蝕刻製程去除在貫孔116內顯露之氮化矽材料108,且此去除提供非等向性蝕刻,其相對於多色結構120內其他材料具選擇性。要注意的是,對於此蝕刻製程,貫孔116先前已開孔穿過TiN層112及SiO2層110,並顯露多色結構120內之多個材料。
現見圖2A,提供示例實施例200之剖面圖,其示出已被提供用於處理之具有貫孔116的圖案化結構。此圖案化結構與圖1A中SOC層114被去除之實施例100相符。實施例200包括多色結構120,其具有SiCN材料104、SiCO材料106及氮化矽材料108之相鄰線。多色結構120之一部分顯露於貫孔116內,包括要被蝕刻之氮化矽材料108,如圖2B-2D所示。
圖2B為已執行改質製程以改質多色結構120之顯露部分內之氮化矽材料108的表面區域224後的示例實施例220的剖面圖。此表面改質係使用施加至圖案化結構及多色結構120之顯露部分的第一化學物222來執行。對於一實施例,使用一或更多輸送系統,將第一化學物222施加至製程腔室內之圖案化結構。
圖2C為已執行活化製程以去除圖2B所示之表面區域224內之經改質表面材料之後的示例實施例240的剖面圖。如箭頭244所指,此經改質表面材料係透過施加第二化學物242至圖案化結構來去除,以活化並去除多色結構120之顯露部分內經改質表面材料。對於一實施例,使用一或更多輸送系統,將第二化學物242施加至製程腔室內之圖案化結構。
接著,重複圖2B之改質製程及圖2C之活化製程,以執行多色結構120之顯露部分內氮化矽材料108之循環蝕刻。此循環蝕刻達到氮化矽材料108之非等向性蝕刻,其相對於多色結構120之顯露部分內其他材料具選擇性。
圖2D為使用圖2B中改質製程及圖2C中活化製程完成循環蝕刻之後的示例實施例250的剖面圖。一旦完成,氮化矽材料108已被移除,如箭頭252所指。更要注意的是,不是完全去除目標材料(例如氮化矽材料108),而是可選擇循環數,以達到目標材料之目標蝕刻量。
圖3A-3D提供多色結構120內SiCN材料104之非等向性蝕刻的示例實施例,其相對於相鄰線具選擇性。此蝕刻製程(例如接觸插塞(CP)蝕刻製程)係利用本文所述之循環表面改質及活化製程來執行。此蝕刻製程去除在貫孔116內顯露之SiCN材料104,且此去除提供非等向性蝕刻,其相對於多色結構120內其他材料具選擇性。要注意的是,對於此蝕刻製程,貫孔116先前開孔穿過TiN層112及SiO2 層110,並顯露多色結構120內之多個材料。
現見圖3A,提供示例實施例300之剖面圖,其示出已被提供用於處理之具有貫孔116的圖案化結構。此圖案化結構與圖2A中之實施例200及圖1A中SOC層114被去除之實施例100相符。實施例300包括多色結構120,其具有SiCN材料104、SiCO材料106及氮化矽材料108之相鄰線。多色結構120之一部分顯露於貫孔116內,包括要被蝕刻之SiCN材料104,如圖3B-3D所示。
圖3B為已執行改質製程以改質多色結構120之顯露部分內SiCN材料104的表面區域324之後的示例實施例320的剖面圖。此表面改質係使用施加至圖案化結構及多色結構120之顯露部分的第一化學物322來執行。對於一實施例,使用一或更多輸送系統,將第一化學物322施加至製程腔室內的圖案化結構。
圖3C為已執行活化製程以去除圖3B所示之表面區域324內經改質表面材料之後的示例實施例340的剖面圖。如箭頭344所指,此經改質表面材料係透過施加第二化學物342至圖案化結構來去除,以活化並去除經改質表面材料。對於一實施例,使用一或更多輸送系統,將第二化學物342施加至製程腔室內的圖案化結構。
接著,重複圖3B之改質製程及圖3C之活化製程,以執行多色結構120之顯露部分內SiCN材料104之循環蝕刻。此循環蝕刻達到SiCN材料104之非等向性蝕刻,其相對於多色結構120之顯露部分內其他材料具選擇性。
圖3D為使用圖3B中改質製程及圖3C中活化製程來完成循環蝕刻之後的示例實施例350的剖面圖。一旦完成,SiCN材料104已被移除,如箭頭352所指。更要注意的是,不是完全去除目標材料(例如SiCN材料104),而是可選擇循環數,以達到目標材料之目標蝕刻量。
對於一示例實施例,用於圖3B之表面改質製程的製程條件包括 : 200毫托(mTorr)的壓力、上電極之100瓦(W)的功率、以及下電極之0瓦(W)的功率(對於製程腔室) 、3秒之持續時間以及包括30立方厘米(cc)之NF3 、50 cc之H2 及1100 cc之氬(Ar)的製程化學物。對於一示例實施例,用於圖3C之活化製程的製程條件包括 : 30 mTorr的壓力、上電極之100 W的功率為、及下電極之10 W的功率(對於製程腔室)、4秒之持續時間為以及包括1100 cc之Ar的化學物。更要注意的是,雖然不需要使用沖洗步驟,但可在表面改質與活化製程之間包括沖洗步驟。
對於一實施例,圖3B-3C之改質/活化製程執行五十個循環,以蝕刻約45奈米(nm)的SiCN材料。如本文所述,可調整用於循環處理之循環數,以達到目標蝕刻量。對於一實施例,循環數大於或等於50個循環。
更要注意的是,本文所指之製程條件及參數可在範圍內而不是單一值操作。更進一步,可調整並控制製程條件,例如腔室中壓力、腔室溫度、氣體溫度及/或其他操作變量,以調控每一循環被蝕刻或活化之材料的量。可實施額外變化。
圖4為示出基於製程化學物內氫(H2 )百分比之變化而對表面改質進行調控之代表性圖400。縱軸表示蝕刻速率(ER),橫軸404表示相對於三氟化氮(NF3 )(其亦用於製程化學物)之氫的百分比。當相對於製程化學物中NF3 量氫的百分比低於百分之五十(50%)時(例如,H2 /( H2 + NF3 )<0.5),則達成等向性蝕刻區域406,其對於表面改質並非較佳。當相對於製程化學物中NF3 量氫的百分比大於或等於50%時(例如,H2 /( H2 + NF3 )≥0.5),則達成一沉積區域408,其對於表面改質製程為較佳。因此,如所示,可在製程化學物中調控氫的百分比,以達成表面改質製程之所欲區域408,其中氫百分比相對於製程化學物中NF3 量大於或等於50% 。要注意的是,亦可使用另一基於氟之氣體代替三氟化氮。亦要注意的是,對於隨後的活化製程,製程化學物可包括氮(N2 )、氬(Ar)或其他惰性氣體。更要注意的是,用於活化製程之此製程化學物可類似於原子層沉積(ALD)及/或原子層蝕刻(ALE)製程中通常用於活化者。
對於此些技術之一應用,可使用表面改質(高氫百分比)之循環技術以改質SiCN之表面區域,接著進行活化以去除SiCN之表面區域內經改質表面材料,來達成SiCN材料之非等向性蝕刻。使用此技術,相對於包括TiN、SiO2 、Si、SiN及SiCO之不同材料,其對SiCN達到中等選擇性。例如,SiCN相對於SiN之選擇性大於四(4),且SiCN相對於SWS材料(例如SiCO)之選擇性大於四(4)。如上所指,在用於SiCN之表面改質的表面改質(沉積)製程化學物中可包含高百分比的氫(H2 ),其對SiCN之表面區域產生經改質表面材料。經改質表面材料例如可為鹽,例如氟矽酸銨((NH4 )2 SiF6 )、及/或其他材料或材料的組合。此外,非侵蝕性氣體(例如NF3 或其他基於氟之氣體)可用於製程化學物,且氫可添加至此非侵蝕性氣體中。相對於此非侵蝕性氣體,氫的百分比增加至大於或等於50%,以在SiCN之表面區域引起SiCN之表面改質。經改質表面材料之活化或去除可使用N2 、Ar及/或另一惰性氣體作為製程化學物來達成。再次注意,本文所述之循環蝕刻製程及相關技術亦可用於達成多色結構內除SiCN或氮化矽以外之材料的非等向性且選擇性蝕刻。在仍利用本文所述之技術時亦可實施其他變化。
要注意的是,可使用一或更多沉積製程來形成本文所述之材料層。例如,可使用化學氣相沉積(CVD)、電漿增強CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或其他沉積製程來實施一或更多沉積。對於電漿沉積製程,可使用前驅物氣體混合物,包括但不限於,烴、碳化氟或含氮烴,其在多種壓力、功率、流量及溫度條件下與一或更多稀釋氣體(例如,氬、氮等)結合使用。可使用光學微影、極紫外光(EUV)微影及/或其他微影製程來實施關於PR層之微影製程。可使用電漿蝕刻製程、放電蝕刻製程及/或其他所欲蝕刻製程來實施蝕刻製程。例如,可使用含有碳化氟、氧、氮、氫、氬及/其他氣體之電漿來實施電漿蝕刻製程。此外,可控制製程步驟之操作變量,以確保本文所述之製程步驟達到目標參數。操作變量可包含例如電漿產生時之腔室溫度、腔室壓力、氣體的流率、及/或施加至電極組件之頻率及/或功率、及/或用於製程步驟之其他操作變量。在仍利用本文所述之技術時亦可實施變化。
要注意的是,在整篇本說明書中所提及的「一實施例」意指與實施例結合說明之特定特徵、結構、材料、或特性被包含在本發明之至少一實施例中,但不表示其存在於每一實施例中。因此,在整篇本說明書中之諸多地方所出現的「在一實施例中」詞語不一定係關於本發明的同一個實施例。再者,該等特定特徵、結構、材料、或特性可在一或更多實施例中以任何適當方式結合。在其他實施例中,可包含諸多額外的層及/或結構,及/或可省略所述的特徵。
如本文所使用之「微電子工件」一般係關於依照本發明所處理的物體。該微電子工件可包含裝置(尤其係半導體或其他電子裝置)的任何材料部分或結構,以及可例如為基底基板結構(例如半導體基板)、或基底基板結構上或上覆於基底基板結構的層(例如薄膜)。因此,工件並非用以限制於已圖案化或未圖案化之任何特定基底結構、底層或上覆層,而係意圖使其包含任何此等層或基底結構、以及層及/或基底結構的任何組合。以下說明內容可參照特定類型的基板,但此僅係為了示例目的而非限制。
如本文中所使用之術語「基板」意指並包含基底材料或其上方形成有材料的結構。將知悉,基板可包含單一材料、複數層的不同材料、其中具有不同材料區或不同結構區的(複數)層等。該等材料可包含半導體、絕緣體、導體、或其組合。例如,基板可為半導體基板、支撐結構上的基底半導體層、金屬電極,或其上形成有一或更多層、結構、或區域的半導體基板。基板可為習知的矽基板、或包含半傳導材料層的其他塊材基板。如本文中所使用,術語「塊材基板」不僅意指並包含矽晶圓,也意指並包含矽絕緣體(「SOI」,silicon-on-insulator)基板(例如,矽藍寶石(「SOS」,silicon-on-sapphire)基板、及矽玻璃(「SOG」,silicon-on-glass)基板)、基底半導體基底上的矽磊晶層、以及其他半導體或光電材料,例如矽-鍺、鍺、砷化鎵、氮化鎵、及磷化銦。基板可為摻雜的或非摻雜的。
用以處理微電子工件的系統與方法係描述於諸多實施例中。熟習相關技藝者將可知悉,在不具有其中一或更多具體細節的情況下或者在具有其他替代及/或額外方法、材料、或元件的情況下,可實施諸多實施例。在其他情況下,不詳細顯示或說明眾所周知之結構、材料、或操作,以避免混淆本發明之諸多實施例的態樣。同樣地,為了解釋目的,提出具體的數量、材料、以及構造,以提供對本發明的徹底瞭解。然而,本發明可在不具有具體細節的情況下被實施。再者,要理解的是,圖式中所顯示的諸多實施例為例示性的圖像並且不一定要按照尺寸繪製。
本技術領域技術人員將可鑒於本說明內容而明白所述之系統與方法的進一步修改與替代實施例。因此,將知悉,所述之系統與方法不受此些示例配置所限制。應瞭解到,將在此所示與所述之系統與方法的形態作為示例性實施例。在實現過程中可做出諸多變更。因此,雖然本發明在此係參考具體實施例來進行說明,但在不背離本發明之範圍的情況下可做出諸多修改與變更。據此,認為說明書與圖式係具有說明性意義而非限制性意義,並且意指此等修改係包含在本發明的範圍內。又,並非意指將在此所述之關於具體實施例的任何益處、優點、或問題解決方案理解為任何或所有請求項之關鍵的、所需要的、或必要的特徵或要素。
100:實施例 102:底層 104:SiCN材料 106:SiCO材料 108:氮化矽材料 110:氧化物層 112:TiN層 114:旋塗碳層 116:貫孔 120:多色結構 150:實施例 152:方塊 154:方塊 156:方塊 158:方塊 200:實施例 220:實施例 222:第一化學物 224:表面區域 240:實施例 242:第二化學物 244:箭頭 250:實施例 252:箭頭 300:實施例 320:實施例 322:第一化學物 324:表面區域 340:實施例 342:第二化學物 344:箭頭 350:實施例 352:箭頭 400:代表性圖 402:縱軸 404:橫軸 406:蝕刻區域 408:沉積區域
通過參考以下結合附圖之描述,可對本發明及其優點獲得更完整的理解,其中相似元件符號表示相似特徵。然而,應當注意,附圖僅示出揭示概念之示例性實施例,因此不應被視為對範圍的限制,因為所揭示之概念可允許其他等效的實施例。
圖1A為示例實施例之剖面圖,其包括在相鄰線內具有不同材料之多色結構。
圖1B為示例實施例之製程流程圖,其使用改質/活化製程之循環蝕刻以達到多色結構之相鄰線中材料的非等向性且選擇性蝕刻。
圖2A-2D提供用於多色結構內氮化矽材料之非等向性蝕刻的示例實施例,其相對於相鄰線具選擇性。
圖3A至圖3D提供用於多色結構內碳氮化矽材料之非等向性蝕刻的示例實施例,其相對於相鄰線具選擇性。
圖4為示出基於製程化學物內氫百分比之變化而對表面改質進行調控之代表性圖。
150:實施例
152:方塊
154:方塊
156:方塊
158:方塊

Claims (22)

  1. 一種蝕刻多色結構之方法,包括下列步驟 : 提供形成於一底層上之一多色結構,該多色結構包括複數材料之相鄰線;以及 執行循環蝕刻,包括下列步驟 : 改質該等相鄰線內之第一材料之一表面區域,以形成一經改質表面材料; 活化該經改質表面材料,以去除該經改質表面材料;以及 重複該改質及該活化步驟數次循環,以蝕刻該第一材料; 其中該循環蝕刻達成該第一材料之非等向性蝕刻,其相對於該等相鄰線內其他材料具選擇性。
  2. 如請求項1所述之蝕刻多色結構之方法,其中循環的次數被選擇以達到該第一材料之目標蝕刻量。
  3. 如請求項2所述之蝕刻多色結構之方法,其中循環的次數大於或等於五十。
  4. 如請求項1所述之蝕刻多色結構之方法,其中該第一材料包括碳氮化矽。
  5. 如請求項4所述之蝕刻多色結構之方法,其中該碳氮化矽比上該等相鄰線內該等其他材料之選擇性大於四。
  6. 如請求項5所述之蝕刻多色結構之方法,其中該等相鄰線內該等其他材料包括矽、氮化矽、碳氧化矽、氧化矽及氮化鈦中之至少一者或更多者。
  7. 如請求項1所述之蝕刻多色結構之方法,其中用於該活化步驟之製程化學物包括氮、氬或其他惰性氣體中之至少一者。
  8. 如請求項1所述之蝕刻多色結構之方法,其中該改質步驟使用包含有氫之一製程化學物。
  9. 如請求項8所述之蝕刻多色結構之方法,其中用於該改質步驟之該製程化學物進一步包括一基於氟之氣體。
  10. 如請求項9所述之蝕刻多色結構之方法,其中該基於氟之氣體為三氟化氮(NF3 ),且其中相對於該製程化學物內該三氟化氮(NF3 )的量,該製程化學物內該氫(H2 )的百分比為大於或等於50%,使得H2 / (H2 + NF3 ) ≥ 0.5。
  11. 如請求項1所述之蝕刻多色結構之方法,其中該經改質表面材料包括鹽。
  12. 一種蝕刻多色結構中碳氮化矽(SiCN)之方法,包括下列步驟 : 提供形成於一底層上之一多色結構,該多色結構包括複數材料之相鄰線,其包含有SiCN;以及 執行循環蝕刻,包括下列步驟 : 使用包含有氫之製程化學物,改質該等相鄰線內該SiCN之一表面區域,以形成一經改質表面材料; 活化該經改質表面材料,以去除該經改質表面材料;以及 重複該改質及該活化步驟數次循環,以蝕刻該SiCN; 其中該循環蝕刻達成該SiCN之非等向性蝕刻,其相對於該等相鄰線內其他材料具選擇性。
  13. 如請求項12所述之蝕刻多色結構中碳氮化矽(SiCN)之方法,其中循環的次數被選擇以達到該SiCN之目標蝕刻量。
  14. 如請求項12所述之蝕刻多色結構中碳氮化矽(SiCN)之方法,其中該SiCN比上該等相鄰線內該等其他材料之選擇性大於四。
  15. 如請求項14所述之蝕刻多色結構中碳氮化矽(SiCN)之方法,其中該等相鄰線內該等其他材料包括矽、氮化矽、碳氧化矽、氧化矽及氮化鈦中之至少一者或更多者。
  16. 如請求項12所述之蝕刻多色結構中碳氮化矽(SiCN)之方法,其中用於該改質步驟之該製程化學物進一步包括一基於氟之氣體。
  17. 如請求項16所述之蝕刻多色結構中碳氮化矽(SiCN)之方法,其中該基於氟之氣體為三氟化氮(NF3 ),且其中相對於該製程化學物內該三氟化氮(NF3 )的量,該製程化學物內該氫(H2 )的百分比為大於或等於50%,使得H2 / (H2 + NF3 ) ≥ 0.5。
  18. 一種蝕刻多色結構中氮化矽之方法,包括下列步驟 : 提供形成於一底層上之一多色結構,該多色結構包括複數材料之相鄰線,其包含有氮化矽;以及 執行循環蝕刻,包括下列步驟 : 使用包含有氫之製程化學物,改質該等相鄰線內該氮化矽之一表面區域,以形成一經改質表面材料; 活化該經改質表面材料,以去除該經改質表面材料;以及 重複該改質及該活化步驟數次循環,以蝕刻該氮化矽; 其中該循環蝕刻達成該氮化矽之非等向性蝕刻,其相對於該等相鄰線內其他材料具選擇性。
  19. 如請求項18所述之蝕刻多色結構中氮化矽之方法,其中循環的次數被選擇以達到該氮化矽之目標蝕刻量。
  20. 如請求項18所述之蝕刻多色結構中氮化矽之方法,其中該氮化矽比上該等相鄰線內該等其他材料之選擇性大於四。
  21. 如請求項18所述之蝕刻多色結構中氮化矽之方法,其中用於該改質步驟之該製程化學物進一步包括一基於氟之氣體。
  22. 如請求項21所述之蝕刻多色結構中氮化矽之方法,其中該基於氟之氣體為三氟化氮(NF3 ),且其中相對於該製程化學物內該三氟化氮(NF3 )的量,該製程化學物內該氫(H2 )的百分比為大於或等於50%,使得H2 / (H2 + NF3 ) ≥ 0.5。
TW109111703A 2019-04-09 2020-04-08 以多色選擇性非等向性蝕刻相鄰線的方法 TW202121527A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962831467P 2019-04-09 2019-04-09
US62/831,467 2019-04-09
US16/542,983 2019-08-16
US16/542,983 US10937659B2 (en) 2019-04-09 2019-08-16 Method of anisotropically etching adjacent lines with multi-color selectivity

Publications (1)

Publication Number Publication Date
TW202121527A true TW202121527A (zh) 2021-06-01

Family

ID=72749350

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109111703A TW202121527A (zh) 2019-04-09 2020-04-08 以多色選擇性非等向性蝕刻相鄰線的方法

Country Status (3)

Country Link
US (1) US10937659B2 (zh)
KR (1) KR20200119218A (zh)
TW (1) TW202121527A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230268192A1 (en) * 2021-06-15 2023-08-24 Lam Research Corporation In-situ hydrocarbon-based layer for non-conformal passivation of partially etched structures

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7871926B2 (en) * 2007-10-22 2011-01-18 Applied Materials, Inc. Methods and systems for forming at least one dielectric layer
JP6692202B2 (ja) * 2016-04-08 2020-05-13 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US10566212B2 (en) * 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10483118B2 (en) * 2017-05-11 2019-11-19 Tokyo Electron Limited Etching method
US10720334B2 (en) * 2018-07-20 2020-07-21 Asm Ip Holding B.V. Selective cyclic dry etching process of dielectric materials using plasma modification

Also Published As

Publication number Publication date
US10937659B2 (en) 2021-03-02
KR20200119218A (ko) 2020-10-19
US20200328086A1 (en) 2020-10-15

Similar Documents

Publication Publication Date Title
JP7266068B2 (ja) 横方向ハードマスク凹部縮小のためのハイブリッドカーボンハードマスク
US11443953B2 (en) Method for forming and using stress-tuned silicon oxide films in semiconductor device patterning
TWI610364B (zh) 圖案化低k介電膜的方法
US9607883B2 (en) Trench formation using rounded hard mask
TWI582950B (zh) 半導體元件及其製造方法
TWI781260B (zh) 針對多色圖案化之自間隔物的心軸拉除用製造方法
TW201611096A (zh) 利用共形碳薄膜減低臨界尺寸之方法
CN109585278A (zh) 用以形成多层式光罩的方法
TW202025233A (zh) 針對芯部移除製程使用熱分解材料縮減開槽的方法
TWI784183B (zh) 用於貫孔輪廓控制及相關應用的原子層沉積(ald)襯墊
JP2022533388A (ja) in-situ原子層堆積プロセス
JP2008218999A (ja) 半導体装置の製造方法
TW202121527A (zh) 以多色選擇性非等向性蝕刻相鄰線的方法
US9384994B2 (en) Method of forming multiple patterning spacer structures
JPH04346427A (ja) ドライエッチング方法
JP2020096184A (ja) 自己整合マルチパターニングにおいてスペーサプロファイルを再整形する方法
TW202016990A (zh) 針對多重圖案化製程使用熱分解材料之間隔物整形方法
US10937662B2 (en) Method of isotropic etching of silicon oxide utilizing fluorocarbon chemistry
JP2023522165A (ja) 抵抗変化型メモリ(reram)セルの金属-絶縁体-金属(mim)スタックのその場封止
TW202121504A (zh) 用於自對準多重圖案化的芯材覆蓋的方法和系統
US20240096640A1 (en) High Aspect Ratio Contact (HARC) Etch
US20230360925A1 (en) Method For Etching High Aspect Ratio Features Within A Dielectric Using A Hard Mask Stack Having Multiple Hard Mask Layers
US20240112919A1 (en) Low-Temperature Etch
US20240162043A1 (en) Sidewall Inorganic Passivation for Dielectric Etching Via Surface Modification
TW202322212A (zh) 半導體裝置的製造方法