KR20220117841A - 순차적인 플라즈마 및 열적 처리 - Google Patents

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KR20220117841A
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Abstract

메모리 디바이스들을 제조하는 방법들이 제공된다. 방법들은, 선택적으로 증착된 실리콘-함유 유전체 층의 품질을 개선한다. 방법은 막 스택의 리세스된 구역에 실리콘-함유 유전체 층을 선택적으로 증착하는 단계를 포함한다. 그런 다음, 선택적으로 증착된 실리콘-함유 유전체 층은 고밀도 플라즈마에 노출되고 800℃ 초과의 온도에서 어닐링되어, 4 Å/min 미만의 습식 에칭 레이트를 갖는 실리콘-함유 유전체 막이 제공된다.

Description

순차적인 플라즈마 및 열적 처리{SEQUENTIAL PLASMA AND THERMAL TREATMENT}
[0001] 본 개시내용의 실시예들은 전자 디바이스들의 분야 및 전자 디바이스들을 제조하기 위한 방법들 및 장치에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 고품질 실리콘-함유 유전체 층들을 갖는 3D-NAND 디바이스들을 형성하기 위한 방법들을 제공한다.
[0002] 반도체 기술은 빠른 속도로 발전해 왔으며 단위 공간당 더 빠른 프로세싱 및 저장을 제공하기 위한 기술의 발전과 함께 디바이스 치수들이 축소되어 왔다. NAND 디바이스들에서, 스트링 전류는 온(ON) 및 오프(OFF) 셀들을 구별하기에 충분한 전류를 획득할 정도로 충분히 높을 필요가 있다. 스트링 전류는, 실리콘 채널의 입자 크기를 확대함으로써 향상되는 캐리어 이동도에 의존한다.
[0003] 3D-NAND 제조에 이용되는 현재 프로세스들은 고온 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 실리콘 나이트라이드(SiN)를 사용하며, 후속하는 추가적인 패터닝 단계들이 있다. SiN의 선택적 증착은 패터닝 단계들을 제거할 수 있다. 그러나, 선택적 증착은 비교적 낮은 증착 온도들을 요구하며, 이는 불량한 품질의 막들을 산출한다.
[0004] 따라서, 고품질 SiN 막들을 갖는 3D-NAND 디바이스들이 당해 기술분야에 필요하다. 추가적으로, 3D-NAND 디바이스들을 형성하기 위한 방법들 및 장치가 당해 기술분야에 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 프로세싱 방법에 관한 것이다. 일 실시예에서, 프로세싱 방법은: 막 스택의 리세스된 구역에 실리콘-함유 유전체 층을 선택적으로 증착하는 단계 ― 막 스택은 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하고, 그리고 막 스택을 관통해 연장되는 메모리 홀을 가짐 ―; 500℃ 이하의 온도 및 1 Torr 미만의 압력에서 고밀도 플라즈마에 실리콘-함유 유전체 층을 노출시키는 단계; 및 4 Å/min 미만의 습식 에칭 레이트를 갖는 실리콘-함유 유전체 막을 제공하기 위해 800℃ 초과의 온도에서 실리콘-함유 유전체 층을 어닐링하는 단계를 포함한다.
[0006] 본 개시내용의 추가의 실시예들은 프로세싱 툴들에 관한 것이다. 일 실시예에서, 비-일시적 컴퓨터 판독가능 매체는 명령들을 포함하며, 명령들은, 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버로 하여금 동작들을 수행하게 하며, 동작들은: 막 스택의 리세스된 구역에 실리콘-함유 유전체 층을 선택적으로 증착하는 동작 ― 막 스택은 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하고, 그리고 막 스택을 관통해 연장되는 메모리 홀을 가짐 ―; 500℃ 이하의 온도 및 1 Torr 미만의 압력에서 고밀도 플라즈마에 실리콘-함유 유전체 층을 노출시키는 동작; 및 4 Å/min 미만의 습식 에칭 레이트를 갖는 실리콘-함유 유전체 막을 제공하기 위해 800℃ 초과의 온도에서 실리콘-함유 유전체 층을 어닐링하는 동작이다.
[0007] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들만을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조번호들이 유사한 엘리먼트들을 표시하는 첨부 도면들의 도해들에서 제한이 아닌 예로서 예시된다.
[0008] 도 1은 본원에서 설명되는 실시예들에 따른 방법의 일 실시예의 프로세스 흐름도를 묘사하고;
[0009] 도 2a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0010] 도 2b는 하나 이상의 실시예들에 따른, 도 2a의 기판의 구역(103)의 단면도를 예시하고;
[0011] 도 3은 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0012] 도 4는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0013] 도 5는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고; 그리고
[0014] 도 6은 하나 이상의 실시예들에 따른 클러스터 툴을 예시한다.
[0015] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0016] 하나 이상의 실시예들은, 3D NAND 셀 막 스택의 고종횡비 메모리 홀을 통해, 리세스된 폴리실리콘 측벽 상에 실리콘-함유 유전체 막들, 예컨대 실리콘 나이트라이드의 저온 선택적 증착을 가능하게 하기 위해, 통합 프로세싱 툴에서의 PLAD(plasma-based doping) 및 어닐링을 포함하는 프로세싱 방법을 제공한다.
[0017] 실리콘-함유 유전체 막들, 예컨대 실리콘 나이트라이드의 선택적 증착은 불량한 품질의 막들을 초래하는 저온 프로세스이다. 이론에 얽매이도록 의도함이 없이, 불량한 품질의 선택적으로 증착된 실리콘-함유 유전체 막들이 고품질의 실리콘-함유 막들로 변환될 수 없다면, 선택적으로 증착된 실리콘-함유 막들, 특히 실리콘 나이트라이드가 3D NAND 셀 구조들을 형성하는 데 사용될 수 없다고 여겨진다.
[0018] 도 1은 메모리 디바이스를 형성하기 위한 예시적인 방법(10)에 대한 흐름도를 예시한다. 당업자는 방법(10)이 예시된 프로세스들 중 임의의 것 또는 전부를 포함할 수 있다는 것을 인지할 것이다. 추가적으로, 개별적인 프로세스들의 순서는 일부 부분들에 대해 변화될 수 있다. 방법(10)은 본 개시내용으로부터 벗어나지 않으면서 열거된 프로세스들 중 임의의 프로세스에서 시작할 수 있다. 도 1을 참조하면, 동작(12)에서, 막 스택이 제공된다. 본원에서 사용되는 바와 같이, "제공되는"이라는 용어는 기판이 프로세싱에 이용가능하게 되는 것(예컨대, 프로세싱 챔버에 포지셔닝됨)을 의미한다. 동작(14)에서, 실리콘-함유 유전체 층이 막 스택의 리세스된 구역에 선택적으로 증착된다. 동작(16)에서, 실리콘-함유 유전체 층은 고밀도 플라즈마에 노출되고, 동작(18)에서, 실리콘-함유 유전체 층은, 4 Å/min 미만의 습식 에칭 레이트를 갖는 실리콘-함유 유전체 막을 제공하기 위해 800℃ 초과의 온도에서 어닐링된다.
[0019] 도 2 - 도 5는 도 1의 방법(10)에 대해 예시된 프로세스 흐름을 따르는 메모리 디바이스(100)의 일부를 예시한다. 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스(100)를 예시한다. 일부 실시예들에서, 도 2에 도시된 전자 디바이스(100)는 예시된 바와 같이 층들로 베어 기판(bare substrate)(105) 상에 형성된다. 도 2의 전자 디바이스는, 기판(105), 반도체 층(110), 선택적인 희생 층(120), 메모리 스택(130), 및 선택적인 옥사이드 층(140)으로 구성된다.
[0020] 기판(105)은 당업자에게 알려진 임의의 적절한 재료일 수 있다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부를 나타낸다. 또한, 문맥이 명백히 달리 지시하지 않는 한, 기판에 대한 언급이 기판의 일부만을 나타낼 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상의 증착에 대한 언급은 베어 기판, 및 하나 이상의 막들 또는 피처(feature)들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0021] 본원에서 사용되는 바와 같은 "기판"은, 제작 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 나타낸다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 옥사이드, 스트레인드(strained) 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면, 금속들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지 않음). 기판들은, 기판 표면을 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 히드록실화(hydroxylate)하고, 어닐링하고 그리고/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이, 기판 상에 형성된 하부층에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0022] 하나 이상의 실시예들에서, 반도체 층(110)은 기판(105) 상에 있다. 일부 실시예들에서, 반도체 층(110)은 또한, 공통 소스 라인으로 지칭될 수 있다. 반도체 층(110)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있고, 폴리실리콘(폴리-Si)을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 반도체 층(110)은 전도성 또는 반도체 재료로 제조된 공통 소스 라인이다.
[0023] 하나 이상의 실시예들에서, 선택적인 희생 층(120)은 반도체 층(110) 상에 형성되며, 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 희생 층(120)은 나중의 프로세스들에서 제거되고 대체된다. 일부 실시예들에서, 희생 층(120)은 제거되지 않고 메모리 디바이스(100) 내에 유지된다. 이 경우, "희생"이라는 용어는 영구 층들을 포함하는 확장된 의미를 가지며, 전도성 층으로 지칭될 수 있다. 하나 이상의 실시예들에서, 선택적인 희생 층(120)은, 이웃하는 반도체 층(110) 및 제2 재료 층(132)에 비해 선택적으로 제거될 수 있는 재료를 포함한다.
[0024] 하나 이상의 실시예들에서, 메모리 스택(130)은 선택적인 희생 층(120) 상에 형성된다. 예시된 실시예의 메모리 스택(130)은 복수의 교번하는 제2 재료 층들(132)과 제1 재료 층들(134)을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층들(134)은 나이트라이드 층들을 포함하고, 제2 재료 층들(132)은 옥사이드 층들을 포함한다. 일부 실시예들에서, 메모리 스택(130)은 비-대체 게이트, 이를테면, 교번하는 옥사이드와 폴리실리콘, 또는 옥사이드와 금속, 또는 옥사이드와 희생 층을 포함한다. 제1 재료 층들(134)은, 제2 재료 층들(132)에 실질적으로 영향을 미치지 않으면서 제1 재료 층들(134)이 제거될 수 있도록, 제2 재료 층들(132)에 비해 에칭 선택적인 재료를 포함한다. 하나 이상의 실시예들에서, 제1 재료 층들(134)은, 폴리실리콘, 실리콘 나이트라이드(SiN), 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC), 게르마늄(Ge), 및 티타늄 나이트라이드(TiN) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층들(134)은 실리콘 나이트라이드를 포함한다. 하나 이상의 실시예들에서, 제2 재료 층들(132)은 실리콘 옥사이드를 포함한다.
[0025] 개별적인 교번하는 층들은 임의의 적절한 두께로 형성될 수 있다. 일부 실시예들에서, 각각의 제2 층(132)의 두께는 대략 동일하다. 하나 이상의 실시예들에서, 각각의 제2 층(132)은 제1의 제2 층 두께를 갖는다. 일부 실시예들에서, 각각의 제1 층(134)의 두께는 대략 동일하다. 이와 관련하여 사용되는 바와 같이, 대략 동일한 두께들은 서로 +/- 5% 내에 있다. 일부 실시예들에서, 제2 재료 층들(132)과 제1 재료 층들(134) 사이에 실리콘 층(미도시)이 형성된다. 실리콘 층의 두께는 제2 재료 층들(132) 또는 제1 재료 층들(134)의 층의 두께와 비교하여 비교적 얇을 수 있다.
[0026] 하나 이상의 실시예들에서, 메모리 홀 채널(150)이 메모리 스택(130)을 통해 개방된다. 일부 실시예들에서, 메모리 홀 채널(150)을 개방하는 것은 옥사이드 층(140), 메모리 스택(130), 희생 층(120)을 통해 반도체 층(110) 내로 에칭하는 것을 포함한다. 구역(103)의 확대도인 도 2b를 참조하면, 메모리 홀 채널(150)은, 메모리 스택(130)을 관통해 연장되어 제2 재료 층들(132)의 표면들(138) 및 제1 재료 층들(134)의 표면(139)을 노출시키는 측벽들을 갖는다.
[0027] 하나 이상의 실시예들에서, 메모리 홀 채널(150)은 고종횡비를 갖는다. 본원에서 사용되는 바와 같이, "고종횡비"라는 용어는 약 10, 20, 또는 50 이상, 또는 그 초과의 높이:폭 비를 갖는 피처를 나타낸다.
[0028] 하나 이상의 실시예들에서, 선택적인 희생 층(120)은 메모리 홀 채널(150)의 측벽들로서 노출된 표면들(122)을 갖는다. 메모리 채널 홀(150)은, 메모리 홀 채널(150)의 측벽 표면(112) 및 최하부(114)가 반도체 층(110) 내에 형성되도록, 반도체 층(110) 내로 거리가 연장된다. 메모리 홀 채널(150)의 최하부(114)는 반도체 층(110)의 두께 내의 임의의 지점에 형성될 수 있다. 일부 실시예들에서, 메모리 홀 채널(150)은, 반도체 층(110) 내로, 반도체 층(110)의 두께의 약 10% 내지 약 90%의 범위, 또는 약 20% 내지 약 80%의 범위, 또는 약 30% 내지 약 70%의 범위, 또는 약 40% 내지 약 60%의 범위의 두께로 연장된다. 일부 실시예들에서, 메모리 홀 채널(150)은, 반도체 층(110) 내로, 반도체 층(110)의 두께의 10%, 20%, 30%, 40%, 50%, 60%, 70% 또는 80% 이상만큼의 거리로 연장된다.
[0029] 도 3은 메모리 홀 채널(150)을 통해 제2 재료 층(132)에 비해 제1 재료 층들(134)을 리세싱하는 것을 예시한다. 하나 이상의 실시예들에서, 리세스된 구역(142)이 형성된다. 제1 재료 층들(134)은 당업자에게 알려진 임의의 적절한 프로세스에 따라 리세스될 수 있다. 다른 실시예들에서, 메모리 홀 채널(150)은 구조적으로 형성될 수 있는데, 예컨대, SiN/SiO/SiN 스택의 메모리 홀에 폴리-실리콘 채널 재료가 증착될 수 있고, 그 후에 SiN이 제거되고 SiO가 트리밍되어 SiO 구조가 남으며, SiO 구조는 폴리-Si 채널까지 개방되는 리세스를 갖는다. 이 경우, 134는 리세스될 뿐만 아니라 완전히 제거되고, 충전된(filled) 채널 재료는 노출된다.
[0030] 도 4는, 리세스된 구역(142)에 실리콘-함유 유전체 층(152)이 선택적으로 증착되는 동작(14)을 도시한다. 하나 이상의 실시예들에서, 실리콘-함유 유전체 층(152)은 당업자에게 알려진 임의의 적절한 수단에 의해 증착될 수 있다. 하나 이상의 실시예들에서, 실리콘-함유 유전체 층(152)은 500℃ 미만의 온도에서의 증착, 예컨대 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition)이다. 다른 실시예들에서, 실리콘-함유 유전체 층(152)은, 490℃ 미만, 450℃ 미만, 400℃ 미만, 350℃ 미만, 및 300℃ 미만을 포함하는, 500℃ 미만의 온도에서 증착된다.
[0031] 실리콘-함유 유전체 층(152)은 당업자에게 알려진 임의의 적절한 재료 유전체 재료를 포함할 수 있다. 본원에서 사용되는 바와 같이, "유전체 재료"라는 용어는 전기장에서 분극될 수 있는 전기 절연체인 재료 층을 나타낸다. 하나 이상의 실시예들에서, 실리콘-함유 유전체 층(152)은, 실리콘 나이트라이드(SiN), 실리콘 카보나이트라이드(SiCN), 실리콘 옥시나이트라이드(SiON), 실리콘 옥시카보나이트라이드(SiOCN), 실리콘 보라이드(SiB), 및 실리콘 보론 나이트라이드(SiBN) 중 하나 이상을 포함한다. 특정 실시예들에서, 실리콘-함유 유전체 층(152)은 실리콘 나이트라이드(SiN)를 포함한다.
[0032] 하나 이상의 실시예들에서, 실리콘-함유 유전체 층(152)의 증착은, 리세스된 구역(142)에 실리콘-함유 유전체 층(152)이 증착되도록, 제2 재료 층(132)에 비해 제1 재료 층(134)에 대해 선택적이다.
[0033] 하나 이상의 실시예들에서, 실리콘-함유 유전체 층(152)은 0 Å 초과 내지 25 Å의 범위의 두께를 갖는다.
[0034] 이론에 얽매이도록 의도함이 없이, 비교적 낮은 증착 온도(즉, 490℃ 미만)는 불량한 품질의 실리콘-함유 유전체 층(152)을 초래한다고 여겨진다. 따라서, 불량한 품질의 실리콘-함유 유전체 층(152)은 300 Å 초과의 불량한 WER(wet etch rate)을 갖는다.
[0035] 도 5는, 실리콘-함유 유전체 층(152)이 고밀도 플라즈마에 노출된 다음 어닐링되어 고품질 실리콘-함유 유전체 막(154)을 제공하는, 동작(16) 및 동작(18)을 도시한다. 일부 실시예들에서, 실리콘-함유 유전체 층(152)은, 500℃, 475℃, 450℃, 425℃, 400℃, 350℃, 300℃, 250℃, 200℃, 150℃, 100℃, 및 50℃를 포함하는, 500℃ 이하의 온도에서 플라즈마에 노출될 수 있다. 일부 실시예들에서, 실리콘-함유 유전체 층(152)은, 400 내지 450의 범위, 또는 420 내지 490의 범위, 또는 420 내지 475의 범위, 또는 420 내지 490의 범위를 포함하는, 400℃ 내지 500℃의 범위의 온도에서 플라즈마에 노출될 수 있다. 하나 이상의 실시예들에서, 실리콘-함유 유전체 층(152)은, 400℃, 405℃, 410℃, 415℃, 420℃, 425℃, 430℃, 435℃, 440℃, 445℃, 450℃, 455℃, 460℃, 465℃, 470℃, 475℃, 480℃, 485℃, 490℃, 495℃, 및 500℃를 포함하는 온도에서 플라즈마에 노출될 수 있다.
[0036] 하나 이상의 실시예들에서, PLAD(plasma doping)가 사용되는데, 왜냐하면, 메모리 홀 채널(150)의 종횡비가 매우 높고, 매우 높은 AR의 메모리 홀을 통해 최상부 층으로부터 최하부 층까지 실리콘-함유 유전체 층(152)의 측벽에 불순물들을 주입하기 위해 등각성 임플란트 프로세스(conformal implant process)가 선택적으로 사용되기 때문이다. 이는 PLAD에 의해서만 이루어질 수 있다. 이론에 얽매이도록 의도함이 없이, 플라즈마 처리 효과는 실리콘-함유 유전체 층(152)의 불활성 이온 타격으로부터 기인한다고 여겨진다.
[0037] 하나 이상의 실시예들에서, 플라즈마는 희가스를 포함한다. 일부 실시예들에서, 플라즈마는, 헬륨(He), 수소(H2), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe) 중 하나 이상으로부터 선택된다.
[0038] 일부 실시예들에서, 실리콘-함유 유전체 층(152)은, 0 mTorr 초과 내지 1 Torr 미만의 범위, 0 mTorr 초과 내지 100 mTorr의 범위, 0 mTorr 초과 내지 500 mTorr의 범위의 압력을 포함하는, 1 Torr 미만의 압력에서 플라즈마에 노출될 수 있다.
[0039] 하나 이상의 실시예들에서, 플라즈마 처리는, 물(water)에 대해 높은 네거티브 전압 DC 바이어스를 갖는 고밀도 플라즈마에 실리콘-함유 유전체 층(152)이 노출되는 플라즈마 도핑 프로세스를 포함한다. 일부 실시예들에서, 고전압 펄스는 0.5 kHz 내지 10 kHz에서 20 ㎲ 내지 150 ㎲의 시간 기간 동안 -0.2 kV 내지 -10 kV의 범위에 있다.
[0040] 하나 이상의 실시예들에서, 동작(18)에서, 선택적으로 증착된 실리콘-함유 유전체 층(152)은 RTP(rapid thermal processing)를 사용하여 어닐링된다. 하나 이상의 실시예들에서, 실리콘-함유 유전체 층(152)은 실리콘-함유 유전체 막(154)을 제공하기 위해 800℃ 초과의 온도에서 어닐링된다. 일부 실시예들에서, 실리콘-함유 유전체 층(152)은 실리콘-함유 유전체 막(154)을 제공하기 위해 1000℃ 초과의 온도에서 어닐링된다. 하나 이상의 실시예들에서, 플라즈마 처리 및 어닐링 후에, 실리콘-함유 유전체 막(154)은 고-품질 막이고, 3 Å/min 미만, 2 Å/min 미만, 및 1 Å/min 미만의 습식 에칭 레이트를 포함하는, 4 Å/min 미만의 습식 에칭 레이트를 갖는다.
[0041] 하나 이상의 실시예들에서, 실리콘-함유 유전체 막(154)은 0 Å 초과 내지 25 Å의 범위의 두께를 갖는다.
[0042] 하나 이상의 실시예들의 방법은 통합형 방법이다. 하나 이상의 실시예들에서, 방법은 진공을 파괴하지 않으면서 하나 이상의 프로세싱 챔버에서 수행될 수 있다.
[0043] 본 개시내용의 추가적인 실시예들은, 도 6에 도시된 바와 같은, 설명된 방법들 및 메모리 디바이스들의 형성을 위한 프로세싱 툴들(900)에 관한 것이다.
[0044] 클러스터 툴(900)은 복수의 측면들을 갖는 적어도 하나의 중앙 전달 스테이션(921, 931)을 포함한다. 로봇(925, 935)은 중앙 전달 스테이션(921, 931) 내에 포지셔닝되고, 로봇 블레이드 및 웨이퍼를 복수의 측면들 각각으로 이동시키도록 구성된다.
[0045] 클러스터 툴(900)은 중앙 전달 스테이션에 연결된 복수의 프로세싱 챔버들(902, 904, 906, 908, 910, 912, 914, 916 및 918)(프로세스 스테이션들로 또한 지칭됨)을 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들로부터 격리된 별도의 프로세싱 구역들을 제공한다. 프로세싱 챔버는, 예비세정 챔버, 버퍼 챔버, 전달 공간(들), 웨이퍼 배향기/탈기 챔버, 극저온(cryo) 냉각 챔버, 증착 챔버, 어닐링 챔버, 에칭 챔버, 및 선택적 산화 챔버, 옥사이드 층 시닝 챔버, 또는 워드 라인 증착 챔버를 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 어레인지먼트는 클러스터 툴에 따라 변화될 수 있으며, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0046] 일부 실시예들에서, 클러스터 툴(900)은 선택적 증착 챔버, 플라즈마 처리 챔버, 및 어닐링 챔버를 포함한다. 일부 실시예들에서, 플라즈마 처리 및 어닐링 챔버는 캘리포니아, 산타클라라의 Applied Materials로부터의 Varian VIISTa® PLAD™ 및 Vantage® Vulcan® RTP이다.
[0047] 도 6에 도시된 실시예에서, 팩토리 인터페이스(950)는 클러스터 툴(900)의 전면에 연결된다. 팩토리 인터페이스(950)는 팩토리 인터페이스(950)의 전면(951) 상에 로딩 챔버(954) 및 언로딩 챔버(956)를 포함한다. 로딩 챔버(954)가 좌측에 도시되고 언로딩 챔버(956)가 우측에 도시되지만, 당업자들은 이것이 단지 하나의 가능한 구성을 나타내는 것임을 이해할 것이다.
[0048] 로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은, 예컨대 클러스터 툴(900)에서 프로세싱되는 기판들에 따라 변화될 수 있다. 도시된 실시예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 웨이퍼 카세트를 홀딩하도록 크기가 정해지며, 웨이퍼 카세트 내에는 복수의 웨이퍼들이 포지셔닝된다.
[0049] 로봇(952)은 팩토리 인터페이스(950) 내에 있고, 로딩 챔버(954)와 언로딩 챔버(956) 사이에서 이동할 수 있다. 로봇(952)은 웨이퍼를 로딩 챔버(954) 내의 카세트로부터 팩토리 인터페이스(950)를 통해 로드 록 챔버(960)로 전달할 수 있다. 로봇(952)은 또한, 웨이퍼를 로드 록 챔버(962)로부터 팩토리 인터페이스(950)를 통해 언로딩 챔버(956) 내의 카세트로 전달할 수 있다. 당업자들에 의해 이해될 바와 같이, 팩토리 인터페이스(950)는 1개 초과의 로봇(952)을 가질 수 있다. 예컨대, 팩토리 인터페이스(950)는, 로딩 챔버(954)와 로드 록 챔버(960) 사이에서 웨이퍼들을 전달하는 제1 로봇, 및 로드 록(962)과 언로딩 챔버(956) 사이에서 웨이퍼들을 전달하는 제2 로봇을 가질 수 있다.
[0050] 도시된 클러스터 툴(900)은 제1 섹션(920) 및 제2 섹션(930)을 갖는다. 제1 섹션(920)은 로드 록 챔버들(960, 962)을 통해 팩토리 인터페이스(950)에 연결된다. 제1 섹션(920)은 적어도 하나의 로봇(925)이 내부에 포지셔닝된 제1 전달 챔버(921)를 포함한다. 로봇(925)은 또한 로봇식(robotic) 웨이퍼 이송 메커니즘으로 지칭된다. 제1 전달 챔버(921)는 로드 록 챔버들(960, 962), 프로세스 챔버들(902, 904, 916, 918), 및 버퍼 챔버들(922, 924)에 대해 중앙에 로케이팅된다. 일부 실시예들의 로봇(925)은 한 번에 1개 초과의 웨이퍼를 독립적으로 이동시킬 수 있는 다중-암 로봇이다. 일부 실시예들에서, 제1 전달 챔버(921)는 1개 초과의 로봇식 웨이퍼 전달 메커니즘을 포함한다. 제1 전달 챔버(921) 내의 로봇(925)은 제1 전달 챔버(921) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 제1 로봇식 메커니즘의 원위 단부에 로케이팅된 웨이퍼 이송 블레이드 상에서 개별 웨이퍼들이 운반된다.
[0051] 제1 섹션(920)에서 웨이퍼를 프로세싱한 후에, 웨이퍼는 패스-스루 챔버를 통해 제2 섹션(930)으로 전달될 수 있다. 예컨대, 챔버들(922, 924)은 단방향 또는 양방향 패스-스루 챔버들일 수 있다. 패스-스루 챔버들(922, 924)은, 예컨대 제2 섹션(930)에서의 프로세싱 전에 웨이퍼를 극저온 냉각시키거나 또는 제1 섹션(920)으로 다시 이동하기 전에 웨이퍼 냉각 또는 사후-프로세싱을 허용하기 위해 사용될 수 있다.
[0052] 시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 프로세싱 챔버들(902, 904, 916, 918) 및 제2 복수의 프로세싱 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예컨대, 시스템 제어기(990)는, 중앙 프로세싱 유닛, 메모리, 적절한 회로들, 및 저장소를 포함하는 컴퓨터일 수 있다.
[0053] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금, 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(990)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 로케이팅된 제2 프로세서(미도시)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 타입의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0054] 일부 실시예들에서, 시스템 제어기(990)는 490℃ 미만의 온도에서, 막 스택의 리세스된 구역에 실리콘-함유 유전체 층을 선택적으로 증착하도록 선택적 증착 챔버를 제어하기 위한 구성을 갖는다. 일부 실시예들에서, 제어기(990)는 400℃ 내지 500℃의 범위의 온도 및 1 Torr 미만의 압력에서 고밀도 플라즈마에 실리콘-함유 유전체 층을 노출시키는 플라즈마 처리 챔버를 활성화시키기 위한 구성을 갖는다. 다른 실시예들에서, 제어기(990)는, 4 Å/min 미만의 습식 에칭 레이트를 갖는 실리콘-함유 유전체 막을 제공하기 위해 800℃ 초과의 온도에서 실리콘-함유 유전체 층을 어닐링하도록 어닐링 챔버를 제어하기 위한 구성을 갖는다.
[0055] 하나 이상의 실시예들에서, 프로세싱 툴은: 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 전달 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 전달 스테이션에 연결되고, 그리고 인접한 프로세스 스테이션들의 프로세싱 구역들과 분리된 프로세싱 구역을 제공하며, 복수의 프로세스 스테이션들은 선택적 증착 챔버, 플라즈마 처리 챔버, 및 어닐링 챔버를 포함함 ―; 및 중앙 전달 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하며, 제어기는 프로세스 스테이션들 사이에서 웨이퍼를 이동시키게 로봇을 활성화시키고, 그리고 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[0056] 본원에서 논의된 재료들 및 방법들을 설명하는 문맥에서(특히 다음의 청구항들의 문맥에서) 단수 표현들 및 유사한 지시대상들의 사용은, 본원에서 달리 표시되거나 또는 문맥에 의해 명백하게 부정되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 값들의 범위들의 언급은, 본원에서 달리 지시되지 않는 한, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 표시되지 않거나 문맥에 의해 명백하게 부정되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 재료들 및 방법들을 더욱 명확하게 하기 위한 것일 뿐이며, 달리 청구되지 않는 한, 범위에 대한 제한을 제기하지 않는다. 본 명세서의 어떤 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 표시하는 것으로 해석되어서는 안 된다.
[0057] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 나타내는 것은 아니다. 게다가, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0058] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 프로세싱 방법으로서,
    막 스택의 리세스된 구역에 실리콘-함유 유전체 층을 선택적으로 증착하는 단계 ― 상기 막 스택은 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하고, 그리고 상기 막 스택을 관통해 연장되는 메모리 홀을 가짐 ―;
    500℃ 이하의 온도 및 1 Torr 미만의 압력에서 고밀도 플라즈마에 상기 실리콘-함유 유전체 층을 노출시키는 단계; 및
    4 Å/min 미만의 습식 에칭 레이트를 갖는 실리콘-함유 유전체 막을 제공하기 위해 800℃ 초과의 온도에서 상기 실리콘-함유 유전체 층을 어닐링하는 단계를 포함하는,
    프로세싱 방법.
  2. 제1 항에 있어서,
    상기 제2 재료 층은 옥사이드 층을 포함하는,
    프로세싱 방법.
  3. 제1 항에 있어서,
    상기 리세스된 구역은 상기 메모리 홀을 통해 상기 제2 재료 층에 비해 상기 제1 재료 층을 리세싱함으로써 형성되는,
    프로세싱 방법.
  4. 제1 항에 있어서,
    상기 제1 재료 층은, 폴리실리콘, 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 카보나이트라이드, 게르마늄, 및 티타늄 나이트라이드 중 하나 이상을 포함하는,
    프로세싱 방법.
  5. 제1 항에 있어서,
    상기 실리콘-함유 유전체 층은, 실리콘 나이트라이드(SiN), 실리콘 카보나이트라이드(SiCN), 실리콘 옥시나이트라이드, 실리콘 옥시카보나이트라이드, 실리콘 보라이드(SiB), 및 실리콘 보론 나이트라이드(SiBN) 중 하나 이상을 포함하는,
    프로세싱 방법.
  6. 제5 항에 있어서,
    상기 실리콘-함유 유전체 층은 실리콘 나이트라이드를 포함하는,
    프로세싱 방법.
  7. 제1 항에 있어서,
    상기 실리콘-함유 유전체 층을 선택적으로 증착하는 단계는 500℃ 미만의 온도에서의 증착을 포함하는,
    프로세싱 방법.
  8. 제1 항에 있어서,
    상기 실리콘-함유 유전체 막은 1 Å/min 미만의 습식 에칭 레이트를 갖는,
    프로세싱 방법.
  9. 제1 항에 있어서,
    상기 고밀도 플라즈마는, 헬륨(He), 수소(H2), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe) 중 하나 이상으로부터 선택되는,
    프로세싱 방법.
  10. 제1 항에 있어서,
    상기 실리콘-함유 유전체 막은 0 Å 초과 내지 25 Å의 범위의 두께를 갖는,
    프로세싱 방법.
  11. 제1 항에 있어서,
    상기 방법은 진공을 파괴하지 않으면서 프로세싱 챔버에서 수행되는,
    프로세싱 방법.
  12. 명령들을 포함하는 비-일시적 컴퓨터 판독가능 매체로서,
    상기 명령들은, 프로세싱 챔버의 제어기에 의해 실행될 때, 상기 프로세싱 챔버로 하여금 동작들을 수행하게 하며,
    상기 동작들은,
    막 스택의 리세스된 구역에 실리콘-함유 유전체 층을 선택적으로 증착하는 동작 ― 상기 막 스택은 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하고, 그리고 상기 막 스택을 관통해 연장되는 메모리 홀을 가짐 ―;
    500℃ 이하의 온도 및 1 Torr 미만의 압력에서 고밀도 플라즈마에 상기 실리콘-함유 유전체 층을 노출시키는 동작; 및
    4 Å/min 미만의 습식 에칭 레이트를 갖는 실리콘-함유 유전체 막을 제공하기 위해 800℃ 초과의 온도에서 상기 실리콘-함유 유전체 층을 어닐링하는 동작인,
    비-일시적 컴퓨터 판독가능 매체.
  13. 제12 항에 있어서,
    상기 제1 재료 층은 옥사이드 층을 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  14. 제12 항에 있어서,
    상기 리세스된 구역은 상기 메모리 홀을 통해 상기 제1 재료 층에 비해 상기 제2 재료 층을 리세싱함으로써 형성되는,
    비-일시적 컴퓨터 판독가능 매체.
  15. 제12 항에 있어서,
    상기 제2 재료 층은, 폴리실리콘, 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 카보나이트라이드, 게르마늄, 및 티타늄 나이트라이드 중 하나 이상을 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  16. 제12 항에 있어서,
    상기 실리콘-함유 유전체 층은, 실리콘 나이트라이드(SiN), 실리콘 카보나이트라이드(SiCN), 실리콘 옥시나이트라이드, 실리콘 옥시카보나이트라이드, 실리콘 보라이드(SiB), 및 실리콘 보론 나이트라이드(SiBN) 중 하나 이상을 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  17. 제16 항에 있어서,
    상기 실리콘-함유 유전체 층은 실리콘 나이트라이드를 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  18. 제12 항에 있어서,
    상기 실리콘-함유 유전체 층을 선택적으로 증착하는 동작은 500℃ 미만의 온도에서의 증착을 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  19. 제12 항에 있어서,
    상기 실리콘-함유 유전체 막은 50 Å/min 초과의 습식 에칭 레이트를 갖는,
    비-일시적 컴퓨터 판독가능 매체.
  20. 제12 항에 있어서,
    상기 고밀도 플라즈마는, 헬륨(He), 수소(H2), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe) 중 하나 이상으로부터 선택되는,
    비-일시적 컴퓨터 판독가능 매체.
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