CN111639039A - 与双速存储器有关的设备和方法 - Google Patents

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Abstract

本公开包含与双速存储器相关的设备和方法。一种存储器模块可以包含多个存储器装置，所述多个存储器装置通过第一数量的第一端口耦接到主机且通过第二数量的第二端口耦接到控制器。所述存储器模块可以被配置成以第一时钟速度在第一数量的端口上传送数据，并且以第二时钟速度在第二数量的端口上传送数据。一种示例设备可以包含：第一数量的存储器装置，所述第一数量的存储器装置通过第一数量的端口耦接到主机；以及第二数量的存储器装置，所述第二数量的存储器装置通过第二数量的端口耦接到所述第一数量的存储器装置，其中所述第一数量的存储器装置被配置成通过所述第一数量的端口以第一时钟速度在所述第一数量的存储器装置与所述主机之间传送数据，并且所述第二数量的存储器装置被配置成通过所述第二数量的端口以第二时钟速度在所述第一数量的存储器装置与所述第二数量的存储器装置之间传送数据。

Description

与双速存储器有关的设备和方法
技术领域
本公开总体上涉及存储器装置，并且更具体地涉及用于双速存储器的设备和方法。
背景技术
存储器装置通常以内部半导体集成电路的形式设置于计算机或其它电子装置中。存在许多不同类型的存储器，包含易失性存储器和非易失性存储器。易失性存储器可能需要电力来维护其数据，并且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等。非易失性存储器可以通过在断电时保留所存储的数据来提供持久数据，并且可以包含NAND闪存、NOR闪存、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)和电阻可变存储器(如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)和磁阻式随机存取存储器(MRAM)等)。
存储器还用作各种电子应用的易失性数据存储区和非易失性数据存储区。非易失性存储器可以用于例如个人计算机、便携式记忆棒、数码相机、蜂窝电话、便携式音乐播放器(如MP3播放器)、电影播放器以及其它电子装置中。可以将存储器单元布置成阵列，其中所述阵列用于存储器装置中。
存储器可以是计算装置中使用的存储器模块(例如，双列直插式存储器模块(DIMM))的一部分。存储器模块可以包含易失性存储器(例如，DRAM)和/或非易失性存储器(例如，闪存或RRAM)。DIMM可以用作计算系统中的主存储器。
发明内容
附图说明
图1A是根据本公开的多个实施例的呈包含存储器系统的计算系统的形式的设备的框图。
图1B是根据本公开的多个实施例的呈双列直插式存储器模块(DIMM)的形式的设备的框图。
图2是根据本公开的多个实施例的包含主机和存储器系统的计算系统的框图，所述存储器系统包括具有端口的双列直插式存储器模块(DIMM)。
图3是根据本公开的多个实施例的包含主机和存储器系统的计算系统的框图，所述存储器系统包括具有就绪/忙碌总线的双列直插式存储器模块(DIMM)。
图4是根据本公开的多个实施例的包含主机和存储器系统的计算系统的框图，所述存储器系统包括具有第一控制器和第二控制器的双列直插式存储器模块(DIMM)。
图5是根据本公开的多个实施例的包含主机和存储器系统的计算系统的框图，所述存储器系统包括具有第一控制器和第二控制器以及第一就绪/忙碌总线和第二就绪/忙碌总线的双列直插式存储器模块(DIMM)。
图6是流程图，展示了根据本公开的多个实施例的示例双速存储器过程。
具体实施方式
本公开包含与双速存储器相关的设备和方法。一种示例设备可以包含：第一数量的存储器装置，所述第一数量的存储器装置通过第一数量的端口耦接到主机；以及第二数量的存储器装置，所述第二数量的存储器装置通过第二数量的端口耦接到所述第一数量的存储器装置，其中所述第一数量的存储器装置被配置成通过所述第一数量的端口以第一时钟速度在所述第一数量的存储器装置与所述主机之间传送数据，并且所述第二数量的存储器装置被配置成通过所述第二数量的端口以第二时钟速度在所述第一数量的存储器装置与所述第二数量的存储器装置之间传送数据。
在多个实施例中，DIMM可以被配置成以第一时钟速度操作耦接到第一接口的存储器装置，并且以第二时钟速度操作耦接到第二接口的存储器装置。由于第一接口上的存储器装置中的至少一些存储器装置执行命令的速度比第二接口上的存储器装置执行命令的速度慢，所以第一时钟速度可以比第二时钟速度快。第一时钟速度和第二时钟速度可以被配置成使得数据可以在没有等待时间的情况下在DIMM上的存储器装置之间以及在DIMM上的存储器装置与DIMM外部的其它装置(例如，主机)之间传送(例如，第一时钟速度与第二时钟速度之间的差异不会对命令的执行产生另外的等待时间)。例如，可以在第一存储器装置上以第一时钟速度执行第一命令以向第二存储器装置提供数据，以便第二存储器装置可以在没有等待时间的情况下使用通过对第一命令的执行接收到的数据来执行第二命令。第二命令可以在紧接着第一命令的执行完成与第一命令相关联的数据的传送的时钟周期之后的时钟周期期间执行并传送与第二命令相关联的数据。
存储器系统可以包含具有多个存储器装置的双列直插式存储器模块(DIMM)。例如，DIMM可以是包含多个易失性存储器装置和多个非易失性存储器装置的非易失性DIMM(NVDIMM)。DIMM可以执行用于在主机与易失性存储器装置之间、在主机与非易失性存储器装置之间、在易失性存储器装置与非易失性存储器装置之间、在非易失性存储器装置之间以及在易失性存储器装置之间传送数据的命令。所述命令可以由DIMM从如主机等另一个装置接收和/或可以由DIMM上的控制器生成。
例如，所述多个易失性存储器装置可以通过第一端口(例如，A侧端口)耦接到如主机等另一个装置，并且通过第二端口(例如，B侧端口)耦接到DIMM上的控制器。所述多个非易失性存储器装置可以耦接到DIMM上的控制器。DIMM可以执行用于通过A侧端口在如主机等另一个装置与易失性存储器装置之间传送数据的命令，并且DIMM可以执行用于通过B侧端口在易失性存储器装置与非易失性存储器装置之间传送数据的命令。DIMM可以执行用于在另一个装置与易失性存储器装置之间传送数据的命令，同时执行用于在易失性存储器装置与非易失性存储器装置之间传送数据的命令。
DIMM可以包含端口不用于将易失性存储器装置耦接到其它装置和/或控制器的多个实施例(例如，来自主机和/或控制器的总线直接耦接到易失性存储器装置)。DIMM可以向如主机等另一个装置发送指示DIMM是否准备好接收来自另一个装置的命令的就绪/等待信号。例如，DIMM可以向主机发送指示DIMM未准备好从主机接收命令并且忙于执行用于在DIMM上的存储器装置之间传送数据的命令的就绪/等待信号。当DIMM未忙于执行用于在DIMM上的存储器装置之间传送数据的命令时，DIMM可以向主机发送指示DIMM准备好从主机接收命令的就绪/等待信号。
在本公开的以下详细说明中，参考了附图，所述附图形成所述详细说明的一部分，并且在所述附图中，通过图解的方式示出了可以如何实践本公开的多个实施例。对这些实施例的描述的详细程度足以使本领域的普通技术人员能够实践本公开的实施例，并且应当理解的是，可以利用其它实施例，并且在不背离本公开的范围的情况下，可以做出工艺改变、电气改变和/或结构改变。如本文所使用的，指示符“N”表明多个如此指定的特定特征可以包含在本公开的多个实施例中。
如本文所使用的，“多个”事物可以指一或多个此类事物。例如，多个存储器装置可以指一或多个存储器装置。另外，本文中使用的如“N”等指示符，尤其是关于附图中的附图标记使用的指示符，表明多个如此指定的特定特征可以包含在本公开的多个实施例中。
本文中的图遵循编号惯例，其中第一一或多个数字对应于附图图号，并且其余数字标识附图中的元件或组件。可以通过使用类似的数字来标识不同图之间的类似元件或组件。如应理解的，可以添加、交换和/或消除在本文的各个实施例中示出的元件，以提供本公开的多个另外的实施例。另外，在图中提供的元件的比例和相对尺度旨在展示本公开的各个实施例，而不旨在以限制性的意义使用。
图1A是根据本公开的一或多个实施例的包含呈多个存储器系统104-1、…、104-N的形式的设备的计算系统100的功能框图。如本文所使用的，“设备”可以指但不限于各种结构或结构组合中的任何结构或结构组合，例如，电路或电路系统、管芯或晶粒、一或多个模块、一或多个装置或一或多个系统。在图1A中所展示的实施例中，存储器系统104-1、...、104-N可以包含一或多个双列直插式存储器模块(DIMM)110-1、...、110-X、110-Y。DIMM110-1、...、110-X、110-Y可以包含易失性存储器和/或非易失性存储器。在多个实施例中，存储器系统104-1、...、104-N可以包含多芯片装置。多芯片装置可以包含多种不同的存储器类型和/或多个存储器模块。例如，存储器系统可以包含任何类型的模块上的非易失性或易失性存储器。虽然以下结合图1A-6描述的实例将DIMM用作存储器模块，但是本公开的实施例可以在包含易失性存储器和/或非易失性存储器的任何存储器系统上使用。在图1A中，存储器系统104-1通过通道103-1耦接到主机并且可以包含DIMM 110-1、...、110-X，其中DIMM 110-1是NVDIMM并且110-X是DRAM DIMM。在此实例中，每个DIMM 110-1、...、110-X、110-Y包含控制器114。控制器114可以从主机102接收命令，并且控制命令在DIMM上的执行。并且，在多个实施例中，本公开的协议可以由不具有控制器的存储器装置(例如，DIMM)实施，并且可以将使用本公开的协议执行命令构建到存储器装置中。主机102可以使用本公开的协议和/或现有协议向DIMM 110-1、...、110-X、110-Y发送命令，这取决于DIMM中的存储器的类型。例如，主机可以在同一通道(例如，通道103-1)上使用本公开的协议与NVDIMM通信，并且使用现有协议与DRAM DIMM通信，所述NVDIMM和DRAM DIMM两者均处于同一存储器系统104上。
如图1A中所展示的，主机102可以耦接到存储器系统104-1、...、104-N。在多个实施例中，每个存储器系统104-1、...、104-N可以通过通道(例如，通道103-1、...、103-N)耦接到主机102。在图1A中，存储器系统104-1通过通道103-1耦接到主机102，并且存储器系统104-N通过通道103-N耦接到主机102。主机102可以是膝上型计算机、个人计算机、数码相机、数字记录和回放装置、移动电话、PDA、存储卡读取器、接口集线器以及其它主机系统，并且可以包含存储器存取装置(例如，处理器)。本领域的普通技术人员应理解，“处理器”可以包含一或多个处理器，如并行处理系统、多个协处理器等。
主机102包含用于与存储器系统104-1、...、104-N通信的主机控制器108。主机控制器108可以通过通道103-1、...、103-N向DIMM 110-1、...、110-X、110-Y发送命令。主机控制器可以与DIMM 110-1、...、110-X、110-Y和/或DIMM 110-1、...、110-X、110-Y中的每个DIMM上的控制器114进行通信，以读取数据、写入数据和擦除数据并进行其它操作。物理主机接口可以提供用于在具有与物理主机接口兼容的接收器的存储器系统104-1、...、104-N与主机102之间传递控制信号、地址信号、数据信号和其它信号的接口。信号可以在多条总线(如数据总线和/或地址总线)上例如通过通道103-1、...、103-N在主机102与DIMM 110-1、...、110-X、110-Y之间传送。
主机控制器108和/或DIMM上的控制器114可以包含控制电路系统，例如，硬件、固件和/或软件。在一或多个实施例中，主机控制器108和/或控制器114可以是耦接到包含物理接口的印刷电路板的专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。并且，每个DIMM 110-1、...、110-X、110-Y可以包含易失性存储器和/或非易失性存储器的缓冲器106和寄存器107。缓冲器106可以用于缓冲在命令的执行期间使用的数据。
DIMM 110-1、...、110-X、110-Y可以提供存储器系统的主存储器，或者可以用作整个存储器系统的另外的存储器或存储区。每个DIMM 110-1、...、110-X、110-Y可以包含存储器管芯上的一或多个存储器单元(例如，易失性存储器单元和/或非易失性存储器单元)阵列。阵列可以是具有例如NAND架构的闪存阵列。实施例不限于特定类型的存储器装置。例如，存储器装置可以包含RAM、ROM、DRAM、SDRAM、PCRAM、RRAM和闪存等。
图1A的实施例可以包含未展示的另外的电路系统，以免模糊本公开的实施例。例如，存储器系统104-1、...、104-N可以包含用于锁存通过I/O电路系统在I/O连接上提供的地址信号的地址电路系统。地址信号可以由行解码器和列解码器接收和解码，以存取DIMM110-1、...、110-X、110-Y。本领域的技术人员应理解，地址输入连接的数量可以取决于DIMM110-1、...、110-X、110-Y的密度和架构。
图1B是根据本公开的多个实施例的呈双列直插式存储器模块(DIMM)110的形式的设备的框图。在图1B中，DIMM 110可以包含控制器114。控制器114可以包含如SRAM存储器等存储器，所述存储器可以是缓冲器106和/或多个寄存器107。DIMM 110可以包含耦接到控制器的多个存储器装置105-1、...、105-Z。存储器装置105-1、...、105-Z可以是易失性存储器装置和/或非易失性存储器装置(如图2中的存储器装置221和224)并且包含非易失性存储器阵列和/或易失性存储器阵列。存储器装置105-1、...、105-Z可以包含控制电路系统109(例如，硬件、固件和/或软件)，所述控制电路系统可以用于在存储器装置105-1、...、105-Z上执行命令。控制电路系统109可以从控制器114接收命令。控制电路系统109可以被配置成执行用于读取存储器装置105-1、...、105-Z中的数据和/或将数据写入所述存储器装置的命令中。
图2是根据本公开的多个实施例的包含主机202和存储器系统的计算系统200的框图，所述存储器系统包括具有端口的双列直插式存储器模块(DIMM)210。在图2中，主机202通过数据总线212-1、...、212-8和命令/地址总线218耦接到DIMM 210。主机202可以通过多个通道(例如，图1A中的通道103-1、...、103-N)耦接到DIMM 210。例如，主机202通过包含数据总线212-1、...、212-4和命令/地址总线218的第一通道耦接到DIMM 210，并且主机202通过包含数据总线212-5、...、212-8和命令地址/总线218的第二通道耦接到DIMM 210。主机202可以在第一通道上发送要在存储器装置221-1、...、221-8和存储器装置224-1、...、224-4上执行的命令，并且可以在第二通道上发送要在存储器装置221-9、...、221-16和存储器装置224-5、...、224-8上执行的命令。控制器214可以从主机202接收命令。来自主机202的命令可以通过总线218发送到寄存器时钟驱动器(RCD)217，并且命令可以通过总线219从RCD 217发送到控制器214。控制器214可以从RCD 217接收命令，并将与所述命令相关联的数据(例如，在命令执行期间从存储器装置221和/或224中读取和/或写入所述存储器装置的命令指令和/或数据)存储在缓冲器206中。控制器214可以向RCD 217发送指示一对存储器装置(例如，存储器装置221-1或221-2)中的哪个存储器装置将执行所述命令的信号。所述信号可以从RCD 217发送到多路复用器226-1、...、226-8，并且使多路复用器226-1、...、226-8从一对存储器装置中选择一个存储器装置并通过总线225-1和/或225-2将所选存储器装置耦接到RCD 217。例如，如果所述命令是通过A侧端口传送数据，并且A侧端口将存储器装置221-1耦接到主机202，而B侧端口将存储器装置221-2耦接到控制器214，则所述信号可以指示多路复用器226-1将总线225-1耦接到存储器装置221-1。控制器然后可以通过RCD 217在总线225-1上向存储器装置221-1发送命令，并且存储器装置221-1可以通过在存储器装置221-1与主机202之间传送数据来执行所述命令。存储器装置221-1、...、221-16可以在总线225-1和225-2上向RCD 217和控制器214发送指示存储器装置221-1、...、221-16已经完成命令的执行并且准备好接收另外的命令的信号(例如，命令完成信号)。一旦已经执行命令，控制器214就可以向RCD 217发送要执行的另一个命令和/或向主机202发送指示已经执行从主机202接收到的命令的状态信号。控制器214可以包含如SRAM存储器等可以是在命令执行期间使用的缓冲器206和/或寄存器207的非易失性存储器和/或易失性存储器。
DIMM 210可以包含第一数量的存储器装置221-1、...、221-16。例如，存储器装置221-1、...、221-16可以是DRAM存储器装置以及其它类型的易失性存储器和/或非易失性存储器。可以将DRAM存储器装置221-1、...、221-16配对在一起。例如，DRAM存储器装置221-1和221-2配对在一起，通过端口222-1(A侧端口)和总线212-1耦接到主机，并且通过端口222-2(B侧端口)和总线213-1和223-1耦接到控制器214。DRAM存储器装置221-3和221-4配对在一起，通过端口222-3(A侧端口)和总线212-2耦接到主机，并且通过端口222-4(B侧端口)和总线213-2和223-1耦接到控制器214。DRAM存储器装置221-5和221-6配对在一起，通过端口222-5(A侧端口)和总线212-3耦接到主机，并且通过端口222-6(B侧端口)和总线213-3和223-1耦接到控制器214。DRAM存储器装置221-7和221-8配对在一起，通过端口222-7(A侧端口)和总线212-4耦接到主机，并且通过端口222-8(B侧端口)和总线213-4、223-1耦接到控制器214。DRAM存储器装置221-9和221-10配对在一起，通过端口222-9(A侧端口)和总线212-5耦接到主机，并且通过端口222-10(B侧端口)和总线213-5和223-2耦接到控制器214。DRAM存储器装置221-11和221-12配对在一起，通过端口222-11(A侧端口)和总线212-6耦接到主机，并且通过端口222-12(B侧端口)和总线213-6和223-2耦接到控制器214。DRAM存储器装置221-13和221-14配对在一起，通过端口222-13(A侧端口)和总线212-7耦接到主机，并且通过端口222-14(B侧端口)和总线213-7和223-2耦接到控制器214。DRAM存储器装置221-15和221-16配对在一起，通过端口222-15(A侧端口)和总线212-8耦接到主机，并且通过端口222-16(B侧端口)和总线213-8和223-2耦接到控制器214。
DIMM 210可以包含第二数量的存储器装置224-1、...、224-8。例如，存储器装置224-1、...、224-8可以是3D XPoint存储器装置以及其它类型的易失性存储器和/或非易失性存储器。
存储器系统200可以被配置成通过在命令/地址总线218和219上将来自主机控制器208的命令/地址信息发送到寄存器时钟驱动器(RCD)217/控制器214以及在数据总线212-1、...、212-8上发送数据来执行从主机202发送到DIMM 210的命令。来自主机的命令可以包含存储器装置221-1、...、221-16的地址信息，其中主机请求对存储器装置221-1、...、221-16中的特定位置处的数据进行操作。来自主机的命令可以包含用于存储器装置224-1、...、224-8的地址信息，其中主机请求对存储器装置224-1、...、224-8中的特定位置处的数据进行操作，而存储器装置221-1、...、221-16可以在命令执行期间充当缓冲器。
控制器214可以被配置成执行以第一时钟速度在B侧端口上在存储器装置221-1、...、221-16与存储器装置224-1、...、224-8之间传送数据的命令，并且控制器214可以被配置成执行以第二时钟速度在A侧端口上在存储器装置221-1、...、221-16与主机202之间传送数据的命令。第一时钟速度可以不同于(例如，大于或小于)第二时钟速度。例如，第一时钟速度可以是第二时钟速度的两倍。第一时钟速度与第二时钟速度之间的时钟速度比率可以是任何比率。例如，时钟速度比率可以是2:1、3:1或4:1，以及其它时钟速度比率。
由于第一接口(例如，总线213和223)上的存储器装置224-1、...、224-8执行命令的速度比第二接口(例如，总线212)上的存储器装置221-1、...、221-16执行命令的速度慢，所以第一时钟速度可以比第二时钟速度快。第一时钟速度和第二时钟速度可以被配置成使得数据可以在没有等待时间的情况下在存储器装置221-1、...、221-16与存储器装置224-1、...、224-8之间以及在存储器装置221-1、...、221-16与主机202之间传送(例如，第一时钟速度与第二时钟速度之间的差异不会对命令的执行产生另外的等待时间)。例如，可以在存储器装置224-1、...、224-8上以第一时钟速度执行第一命令，以向存储器装置221-1、...、221-16提供数据，以便存储器装置221-1、...、221-16可以在没有等待时间的情况下使用通过对第一命令的执行接收到的数据来执行第二命令。
在多个实施例中，存储器装置221-1、...、221-16可以被配置为高速缓存。例如，存储器装置可以被配置为存储在存储器装置224-1、...、224-8和/或耦接到计算系统的其它存储器装置中的数据的高速缓存。DIMM 210可以被配置成使存储器装置221-1、...、221-16的一部分可由主机202寻址并且使存储器装置221-1、...、221-16的一部分被配置为高速缓存。
DIMM 210包含配对在一起的存储器装置，并且经过配对的存储器装置中的一个存储器装置可以被选择以通过A侧端口耦接到主机202，并经过配对的存储器装置中的另一个存储器装置可以被选择以通过B侧端口耦接到控制器214。例如，与存储器装置221-2配对的存储器装置221-1可以被选择以通过端口222-1耦接到主机202，而存储器装置221-2可以被选择以通过端口222-2耦接到控制器214。端口222-1可以包含用于选择存储器装置221-1并将所述存储器装置耦接到主机202，同时将存储器装置221-2与主机202隔离的多路复用器。端口222-2可以包含用于选择存储器装置221-2并将所述存储器装置耦接到控制器214，同时将存储器装置221-1与控制器214隔离的多路复用器。主机202可以向DIMM 210发送要在所选A侧端口存储器装置(例如，存储器装置221-1)上执行的命令。所述命令可以通过在总线212-1和/或212-2上通过端口222-1在主机202与存储器装置221-1之间传送数据来执行。DIMM 210还可以执行要在所选B侧端口存储器装置(例如，存储器装置221-2)上执行的命令。所述命令可以通过在总线212-1、212-2、223-1和/或223-2上通过端口222-1和控制器214在存储器装置221-2与其它存储器装置之间传送数据来执行。使用B侧端口执行的命令可以在存储器装置221-1、...、221-16之间和/或在存储器装置221-1、...、221-16与存储器装置224-1、...、224-8之间传送数据。如图2中所展示的，端口222-1、...、222-16可以位于存储器装置221-1、...、221-16的外部。
在多个实施例中，通过A侧端口传送数据的命令可以与通过B侧端口传送数据的命令同时执行。经过配对的存储器装置中存储的数据可以由控制器进行仲裁和协调。已经执行在A侧端口上来往于存储器装置之一并且在B侧端口上来往于另一经过配对的存储器装置传送数据的命令的存储器装置可以通过在所述一对存储器装置之间和/或在所述一对存储器装置与存储器装置224-1、...、224-8之间传送数据来使所述一对存储器装置上的数据得以协调。例如，在已经在一对存储器装置上发生A侧端口和B侧端口传送并且DIMM 210空闲之后，控制器214可以发送用于协调存储在所述一对存储器装置上的数据，使得相同的数据通过在所述一对存储器装置之间和/或在所述一对存储器装置与存储器装置224-1、...、224-8之间传送数据而被存储在所述存储器装置中的每个存储器装置上的命令。
在多个实施例中，可以从主机202接收和/或由控制器214生成用于在存储器装置224-1、...、224-8之间传送数据的命令。可以使用缓冲器206和/或寄存器207通过控制器214在存储器装置224-1、...、224-8之间传送数据。
图3是根据本公开的多个实施例的包含主机302和存储器系统的计算系统300的框图，所述存储器系统包括具有就绪/忙碌总线的双列直插式存储器模块(DIMM)310。在图3中，主机302通过数据总线312-1、...、312-8、命令/地址总线318和就绪/忙碌总线327耦接到DIMM 310。主机302可以通过多个通道(例如，图1A中的通道103-1、...、103-N)耦接到DIMM 310。例如，主机302通过包含数据总线312-1、...、312-4、命令/地址总线318和就绪/忙碌总线327的第一通道耦接到DIMM 310；并且主机302通过包含数据总线312-5、...、312-8、命令地址/总线318和就绪/忙碌总线327的第二通道耦接到DIMM 310。
DIMM 310可以包含第一数量的存储器装置321-1、...、321-8。例如，存储器装置321-1、...、321-8可以是DRAM存储器装置以及其它类型的易失性存储器和/或非易失性存储器。DIMM 310可以包含第二数量的存储器装置324-1、...、324-8。例如，存储器装置324-1、...、324-8可以是3D XPoint存储器装置以及其它类型的易失性存储器和/或非易失性存储器。
控制器314可以在就绪/忙碌总线327上向主机302发送就绪/忙碌信号。就绪/忙碌信号可以向主机302指示控制器是否准备好从主机302接收命令。例如，如果DIMM 310忙于执行命令，如在存储器装置321-1、...、321-4与存储器装置324-1、...、324-4之间传送数据，例如，DIMM未准备好接收命令，则可以在就绪/忙碌总线327上向主机302发送指示DIMM310未准备好接收命令的就绪/忙碌信号。一旦DIMM 310不再忙于执行命令，DIMM 310就可以在就绪/忙碌总线327上向主机302发送指示DIMM 310准备好从主机302接收命令的就绪/忙碌信号。主机302可以响应于接收到就绪/忙碌信号而向DIMM 310发送命令。
控制器314可以从主机302接收命令。来自主机302的命令可以通过总线318发送到寄存器时钟驱动器(RCD)317，并且命令可以通过总线319从RCD 317发送到控制器314。控制器314可以从RCD 317接收命令，并将与所述命令相关联的数据(例如，在命令执行期间从存储器装置321和/或324中读取和/或写入所述存储器装置的命令指令和/或数据)存储在缓冲器306中。控制器可以通过RCD 317在总线325-1和/或325-2上将命令发送到存储器装置321-1、...、321-8，并且存储器装置321-1、...、321-8可以通过在存储器装置321-1、...、321-8与主机302之间和/或在存储器装置321-1、...、321-8与存储器装置324-1、...、324-8之间传送数据来执行命令。存储器装置321-1、...、321-8可以在总线325-1和总线325-2上向RCD 317和控制器314发送指示存储器装置321-1、...、321-8已经完成命令的执行并且准备好接收另外的命令的信号。一旦已经执行命令，控制器314就可以向主机302发送指示已经执行从主机302接收到的命令的状态信号。控制器314可以包含如SRAM存储器等可以是在命令执行期间使用的缓冲器306和/或寄存器307的非易失性存储器和/或易失性存储器。
存储器系统300可以被配置成通过在命令/地址总线318上将来自主机控制器308的命令/地址信息发送到寄存器时钟驱动器(RCD)317以及在数据总线312-1、...、312-8上发送数据来执行从主机302发送到DIMM 310的命令。来自主机的命令可以包含存储器装置321-1、...、321-8的地址信息，其中主机请求对存储器装置321-1、...、321-8中的特定位置处的数据进行操作。来自主机的命令可以包含存储器装置324-1、...、324-4的地址信息，其中主机请求对存储器装置324-1、...、324-4中的特定位置处的数据进行操作，而存储器装置321-5、...、321-8可以在命令执行期间充当缓冲器。
控制器314可以被配置成执行以第一时钟速度在存储器装置321-1、...、321-8与存储器装置324-1、...、324-8之间传送数据的命令，并且控制器314可以被配置成执行以第二时钟速度在存储器装置321-1、...、321-8与主机302之间传送数据的命令。第一时钟速度可以不同于(例如，大于或小于)第二时钟速度。例如，第一时钟速度可以是第二时钟速度的两倍。第一时钟速度与第二时钟速度之间的时钟速度比率可以是任何比率。例如，时钟速度比率可以是2:1、3:1或4:1，以及其它时钟速度比率。
由于第一接口(例如，总线313和323)上的存储器装置324-1、...、324-8执行命令的速度可以比第二接口(例如，总线312)上的存储器装置321-1、...、321-8执行命令的速度慢，所以第一时钟速度可以比第二时钟速度快。第一时钟速度和第二时钟速度可以被配置成使得数据可以在没有等待时间的情况下在存储器装置321-1、...、321-8与存储器装置324-1、...、324-8之间以及在存储器装置321-1、...、321-8与主机302之间传送(例如，第一时钟速度与第二时钟速度之间的差异不会对命令的执行产生另外的等待时间)。例如，可以在存储器装置324-1、...、324-8上以第一时钟速度执行第一命令，以向存储器装置321-1、...、321-8提供数据，以便存储器装置321-1、...、321-8可以在没有等待时间的情况下使用通过对第一命令的执行接收到的数据来执行第二命令。
在多个实施例中，存储器装置321-1、...、321-8可以被配置为高速缓存。例如，存储器装置可以被配置为存储在存储器装置324-1、...、324-8和/或耦接到计算系统的其它存储器装置中的数据的高速缓存。DIMM 310可以被配置成使存储器装置321-1、...、321-8的一部分可由主机302寻址并且使存储器装置321-1、...、321-8的一部分被配置为高速缓存。
在多个实施例中，可以从主机302接收和/或由控制器314生成用于在存储器装置324-1、...、324-8之间传送数据的命令。可以使用缓冲器306和/或寄存器307通过控制器314在存储器装置324-1、...、324-8之间传送数据。
图4是根据本公开的多个实施例的包含主机402和存储器系统的计算系统400的框图，所述存储器系统包括具有第一控制器和第二控制器的双列直插式存储器模块(DIMM)410。在图4中，主机402通过数据总线412-1、...、412-8和命令/地址总线418-1和418-2耦接到DIMM 410。主机402可以通过多个通道(例如，图1A中的通道103-1、...、103-N)耦接到DIMM 410。例如，主机402通过包含数据总线412-1、...、412-4和命令/地址总线418-1的第一通道耦接到DIMM 410，并且主机402通过包含数据总线412-5、...、412-8和命令地址/总线418-2的第二通道耦接到DIMM 410。主机402可以在第一通道上发送要在存储器装置421-1、...、421-8和存储器装置424-1、...、424-4上执行的命令，并且可以在第二通道上发送要在存储器装置421-9、...、421-16和存储器装置424-5、...、424-8上执行的命令。控制器414-1可以在第一通道上从主机402接收命令，并且控制器414-2可以在第二通道上从主机402接收命令。可以通过总线418-1和/或418-2将来自主机402的命令发送到寄存器时钟驱动器(RCD)417，并且命令可以通过总线419-1从RCD 417发送到控制器414-1，并且通过总线419-2发送到控制器414-2。
DIMM 410可以包含控制器414-1和414-2。控制器414-1可以耦接到存储器装置421-1、...、421-8和存储器装置424-1、...、424-4并且发送用于控制所述存储器装置的操作的信号。控制器414-2可以耦接到存储器装置421-9、...、421-16和存储器装置424-5、...、424-8并且发送用于控制所述存储器装置的操作的信号。具有控制器414-1和414-2的DIMM 410可以允许存储器装置421-1、...、421-8和存储器装置424-1、...、424-4独立于存储器装置421-9、...、421-16和存储器装置424-5、...、424-8操作。控制器414-1耦接到控制器414-2，并且可以在控制器414-1与414-2之间传送数据。因此，控制器414-1可以操作存储器装置421-1、...、421-8和存储器装置424-1、...、424-4，而不受其它存储器装置的影响，并且还可以将来自存储器装置421-1、...、421-8和存储器装置424-1、...、424-4的数据传送到如存储器装置421-9、...、421-16和存储器装置424-5、...、424-8等其它存储器装置。
控制器414-1和414-2可以从RCD 417接收命令，并将与所述命令相关联的数据(例如，在命令执行期间从存储器装置421和/或424中读取和/或写入所述存储器装置的命令指令和/或数据)存储在缓冲器406中。控制器414-1和414-2可以向RCD 417发送指示一对存储器装置(例如，存储器装置421-1或421-2)中的哪个存储器装置将执行所述命令的信号。所述信号可以从RCD 417发送到多路复用器426-1、...、426-8，并且使多路复用器426-1、...、426-8从一对存储器装置中选择一个存储器装置并通过总线425-1和/或425-2将所选存储器装置耦接到RCD 417。例如，如果所述命令是通过A侧端口传送数据，并且A侧端口将存储器装置421-1耦接到主机402，而B侧端口将存储器装置421-2耦接到控制器414-1和414-2，则所述信号可以指示多路复用器426-1将总线425-1耦接到存储器装置421-1。控制器然后可以通过RCD 417在总线425-1上向存储器装置421-1发送命令，并且存储器装置421-1可以通过在存储器装置421-1与主机402之间传送数据来执行所述命令。存储器装置421-1、...、421-16可以在总线425-1和总线425-2上向RCD 417和控制器414-1和414-2发送指示存储器装置421-1、...、421-16已经完成命令的执行并且准备好接收另外的命令的信号。一旦已经执行命令，控制器414-1和414-2就可以向主机402发送指示已经执行从主机402接收到的命令的状态信号。控制器414-1和414-2可以包含如SRAM存储器等可以是在命令执行期间使用的缓冲器406和/或寄存器407的非易失性存储器和/或易失性存储器。
DIMM 410可以包含第一数量的存储器装置421-1、...、421-16。例如，存储器装置421-1、...、421-16可以是DRAM存储器装置以及其它类型的易失性存储器和/或非易失性存储器。可以将DRAM存储器装置421-1、...、421-16配对在一起。例如，DRAM存储器装置421-1和421-2配对在一起，通过端口422-1和422-2(A侧端口)和总线412-1耦接到主机，并且通过端口422-17和422-18(B侧端口)和总线413-1和423-1耦接到控制器414-1。DRAM存储器装置421-3和421-4配对在一起，通过端口422-3和422-4(A侧端口)和总线412-2耦接到主机，并且通过端口422-19和422-20(B侧端口)和总线413-2和423-1耦接到控制器414-1。DRAM存储器装置421-5和421-6配对在一起，通过端口422-5和422-6(A侧端口)和总线412-3耦接到主机，并且通过端口422-21和422-22(B侧端口)和总线413-3和423-1耦接到控制器414-1。DRAM存储器装置421-7和421-8配对在一起，通过端口422-7和422-8(A侧端口)和总线412-4耦接到主机，并且通过端口422-23和422-24(B侧端口)和总线413-4和423-1耦接到控制器414-1。DRAM存储器装置421-9和421-10配对在一起，通过端口422-9和422-10(A侧端口)和总线412-5耦接到主机，并且通过端口422-25和42-26(B侧端口)和总线413-5和423-2耦接到控制器414-2。DRAM存储器装置421-11和421-12配对在一起，通过端口422-11和422-12(A侧端口)和总线412-6耦接到主机，并且通过端口422-27和422-28(B侧端口)和总线413-6和423-2耦接到控制器414-2。DRAM存储器装置421-13和421-14配对在一起，通过端口422-13和422-14(A侧端口)和总线412-7耦接到主机，并且通过端口422-29和422-30(B侧端口)和总线413-7和423-2耦接到控制器414-2。DRAM存储器装置421-15和421-16配对在一起，通过端口422-15和422-16(A侧端口)和总线412-8耦接到主机，并且通过端口422-31和422-32(B侧端口)和总线413-8和423-2耦接到控制器414-2。
DIMM 410可以包含第二数量的存储器装置424-1、...、424-8。例如，存储器装置424-1、...、424-8可以是3D XPoint存储器装置以及其它类型的易失性存储器和/或非易失性存储器。
存储器系统400可以被配置成通过在命令/地址总线418-1和418-2上将来自主机控制器408的命令/地址信息发送到寄存器时钟驱动器(RCD)417以及在数据总线412-1、...、412-8上发送数据来执行从主机402发送到DIMM 410的命令。来自主机的命令可以包含存储器装置421-1、...、421-16的地址信息，其中主机请求对存储器装置421-1、...、421-16中的特定位置处的数据进行操作。来自主机的命令可以包含存储器装置424-1、...、424-8的地址信息，其中主机请求对存储器装置424-1、...、424-8中的特定位置处的数据进行操作，而存储器装置421-1、...、421-16可以在命令执行期间充当缓冲器。
控制器414-1和414-1可以被配置成执行以第一时钟速度在B侧端口上在存储器装置421-1、...、421-16与存储器装置424-1、...、424-8之间传送数据的命令，并且控制器414-1和414-1可以被配置成执行以第二时钟速度在A侧端口上在存储器装置421-1、...、421-16与主机402之间传送数据的命令。第一时钟速度可以不同于(例如，大于或小于)第二时钟速度。例如，第一时钟速度可以是第二时钟速度的两倍。第一时钟速度与第二时钟速度之间的时钟速度比率可以是任何比率。例如，时钟速度比率可以是2:1、3:1或4:1，以及其它时钟速度比率。
由于第一接口(例如，总线413和423)上的存储器装置424-1、...、424-8执行命令的速度可以比第二接口(例如，总线412)上的存储器装置421-1、...、421-16执行命令的速度慢，所以第一时钟速度可以比第二时钟速度快。第一时钟速度和第二时钟速度可以被配置成使得数据可以在没有等待时间的情况下在存储器装置421-1、...、421-16与存储器装置424-1、...、424-8之间以及在存储器装置421-1、...、421-16与主机402之间传送(例如，第一时钟速度与第二时钟速度之间的差异不会对命令的执行产生另外的等待时间)。例如，可以在存储器装置424-1、...、424-8上以第一时钟速度执行第一命令，以向存储器装置421-1、...、421-16提供数据，以便存储器装置421-1、...、421-16可以在没有等待时间的情况下使用通过对第一命令的执行接收到的数据来执行第二命令。
在多个实施例中，存储器装置421-1、...、421-16可以被配置为高速缓存。例如，存储器装置可以被配置为存储在存储器装置424-1、...、424-8和/或耦接到计算系统的其它存储器装置中的数据的高速缓存。DIMM 410可以被配置成使存储器装置421-1、...、421-16的一部分可由主机402寻址并且使存储器装置421-1、...、421-16的一部分被配置为高速缓存。
控制器414-1可以被配置成执行以第三时钟速度在第一通道上在存储器装置421-1、...、421-8与存储器装置424-1、...、424-4之间在B侧端口上传送数据的命令，并且控制器414-2可以被配置成执行以第四时钟速度在第二通道上在存储器装置421-9、...、421-16与存储器装置424-5、...、424-8之间在B侧端口上传送数据的命令。第三时钟速度可以不同于(例如，大于或小于)第四时钟速度。例如，第三时钟速度可以是第四时钟速度的两倍。第三时钟速度与第四时钟速度之间的时钟速度比率可以是任何比率。例如，时钟速度比率可以是2:1、3:1或4:1，以及其它时钟速度比率。
由于存储器装置421-1、...、421-8被配置为存储器系统的主存储器，并且存储器装置421-9、...、421-16被配置为主机402的高速缓存，所以第三时钟速度可以不同于第四时钟速度。
DIMM 410包含配对在一起的存储器装置，并且经过配对的存储器装置中的一个存储器装置可以被选择以通过A侧端口耦接到主机402，并经过配对的存储器装置中的另一个存储器装置可以被选择以通过B侧端口耦接到控制器414-1和414-2。例如，与存储器装置421-2配对的存储器装置421-1可以被选择以通过端口422-1耦接到主机402，而存储器装置421-2可以被选择以通过端口422-2耦接到控制器414-1。端口422-1可以包含用于选择存储器装置421-1并将所述存储器装置耦接到主机402，同时将存储器装置421-2与主机402隔离的多路复用器。端口422-2可以包含用于选择存储器装置421-2并将所述存储器装置耦接到控制器414-1，同时将存储器装置421-1与控制器414隔离的多路复用器。主机402可以向DIMM 410发送要在所选A侧端口存储器装置(例如，存储器装置421-1)上执行的命令。所述命令可以通过在总线412-1和/或412-2上通过端口422-1在主机402与存储器装置421-1之间传送数据来执行。DIMM 410还可以执行要在所选B侧端口存储器装置(例如，存储器装置421-2)上执行的命令。所述命令可以通过在总线412-1、412-2、423-1和/或423-2上通过端口422-1和控制器414-1在存储器装置421-2与其它存储器装置之间传送数据来执行。使用B侧端口执行的命令可以在存储器装置421-1、...、421-16之间和/或在存储器装置421-1、...、421-16与存储器装置424-1、...、424-8之间传送数据。如图4中所展示的，端口422-1、...、422-32可以位于存储器装置421-1、...、421-16的外部。
在多个实施例中，通过A侧端口传送数据的命令可以与通过B侧端口传送数据的命令同时执行。经过配对的存储器装置中存储的数据可以由控制器进行仲裁和协调。已经执行在A侧端口上来往于存储器装置之一并且在B侧端口上来往于另一经过配对的存储器装置传送数据的命令的存储器装置可以通过在所述一对存储器装置之间和/或在所述一对存储器装置与存储器装置424-1、...、424-8之间传送数据来使所述一对存储器装置上的数据得以协调。例如，在已经在一对存储器装置上发生A侧端口和B侧端口传送并且DIMM 410空闲之后，控制器414-1和414-2可以发送用于协调存储在所述一对存储器装置上的数据，使得相同的数据通过在所述一对存储器装置之间和/或在所述一对存储器装置与存储器装置424-1、...、424-8之间传送数据而被存储在所述存储器装置中的每个存储器装置上的命令。
在多个实施例中，可以从主机402接收和/或由控制器414-1和414-2生成用于在存储器装置424-1、...、424-8之间传送数据的命令。可以使用缓冲器406和/或寄存器407通过控制器414-1和414-2在存储器装置424-1、...、424-8之间传送数据。
图5是根据本公开的多个实施例的包含主机502和存储器系统的计算系统500的框图，所述存储器系统包括具有第一控制器和第二控制器以及第一就绪/忙碌总线和第二就绪/忙碌总线的双列直插式存储器模块(DIMM)510。在图5中，主机502通过数据总线512-1、...、512-8、命令/地址总线518-1和518-2以及就绪/忙碌总线527-1和527-2耦接到DIMM510。主机502可以通过多个通道(例如，图1A中的通道103-1、...、103-N)耦接到DIMM 510。例如，主机502通过包含数据总线512-1、...、512-4、命令/地址总线518-1和就绪/忙碌总线527-1的第一通道耦接到DIMM 510；并且主机502通过包含数据总线512-5、...、512-8、命令地址/总线518-2和就绪/忙碌总线527-2的第二通道耦接到DIMM 510。控制器514-1可以在第一通道上从主机502接收命令，并且控制器514-2可以在第二通道上从主机502接收命令。可以通过总线518-1和/或518-2将来自主机502的命令发送到寄存器时钟驱动器(RCD)517，并且命令可以通过总线519-1从RCD 517发送到控制器514-1，并且通过总线519-2发送到控制器514-2。
DIMM 510可以包含控制器514-1和514-2。控制器514-1可以耦接到存储器装置521-1、...、521-4和存储器装置524-1、...、524-4并且发送用于控制所述存储器装置的操作的信号。控制器514-2可以耦接到存储器装置521-5、...、521-8和存储器装置524-5、...、524-8并且发送用于控制所述存储器装置的操作的信号。具有控制器514-1和514-2的DIMM510可以允许存储器装置521-1、...、521-4和存储器装置524-1、...、524-4独立于存储器装置521-5、...、521-8和存储器装置524-5、...、524-8操作。控制器514-1耦接到控制器514-2，并且可以在控制器514-1与514-2之间传送数据。因此，控制器514-1可以操作存储器装置521-1、...、521-4和存储器装置524-1、...、524-4，而不受其它存储器装置的影响，并且还可以将来自存储器装置521-1、...、521-4和存储器装置524-1、...、524-4的数据传送到如存储器装置521-5、...、521-8和存储器装置524-5...524-8等其它存储器装置。
DIMM 510可以包含第一数量的存储器装置521-1、...、521-8。例如，存储器装置521-1、...、521-8可以是DRAM存储器装置以及其它类型的易失性存储器和/或非易失性存储器。DIMM 510可以包含第二数量的存储器装置524-1、...、524-8。例如，存储器装置524-1、...、524-8可以是3D XPoint存储器装置以及其它类型的易失性存储器和/或非易失性存储器。
控制器514-1和514-2可以分别在就绪/忙碌总线527-1和527-2上向主机502发送就绪/忙碌信号。就绪/忙碌信号可以向主机502指示控制器514-1和/或514-2是否准备好从主机502接收命令。例如，如果DIMM 510上的控制器514-1忙于执行命令，如在存储器装置521-1、...、521-4与存储器装置524-1、...、524-4之间传送数据，则控制器514-1未准备好在第一通道上接收命令，但是控制器514-2可以在第二通道上接收命令。可以由控制器514-1在就绪/忙碌总线527-1上向主机502发送指示控制器514-1未准备好在第一通道上接收命令的就绪/忙碌信号，并且可以由控制器514-2在就绪/忙碌总线527-2上向主机发送指示控制器514-2准备好在第二通道上从主机502接收命令的就绪/忙碌信号。主机502可以在第二通道上向控制器514-2发送要在存储器装置521-5、...、521-8和/或存储器装置524-5、...、524-8上执行的命令。一旦控制器514-1不再忙于执行命令，如传送与第一通道相关联的存储器装置上的数据的命令，控制器514-1就可以在就绪/忙碌总线527-1上向主机502发送指示控制器514-1准备好在第一通道上从主机502接收命令的就绪/忙碌信号。主机502可以响应于接收到就绪/忙碌信号而在第一通道上向控制器514-1发送命令。
控制器514-1和514-2可以从主机502接收命令。可以通过总线518-1和/或518-2将来自主机502的命令发送到寄存器时钟驱动器(RCD)517，并且命令可以分别通过总线519-1和/或519-2从RCD 517发送到控制器514-1和514-2。控制器514-1和514-2可以从RCD 517接收命令，并将与所述命令相关联的数据(例如，在命令执行期间从存储器装置521和/或524中读取和/或写入所述存储器装置的命令指令和/或数据)存储在缓冲器506中。控制器514-1和514-2可以通过RCD 517在总线525-1和/或525-2上将命令发送到存储器装置521-1、...、521-8，并且存储器装置521-1、...、521-8可以通过在存储器装置521-1、...、521-8与主机502之间和/或在存储器装置521-1、...、521-8与存储器装置524-1、...、524-8之间传送数据来执行命令。存储器装置521-1、...、521-8可以在总线525-1和525-2上向RCD 517和控制器514-1和514-2发送指示存储器装置521-1、...、521-8已经完成命令的执行并且准备好接收另外的命令的信号。一旦已经执行命令，控制器514-1和514-2就可以向主机502发送指示已经执行从主机502接收到的命令的状态信号。控制器514-1和514-2可以包含如SRAM存储器等可以是在命令执行期间使用的缓冲器506和/或寄存器507的非易失性存储器和/或易失性存储器。
存储器系统500可以被配置成通过在命令/地址总线518上将来自主机控制器508的命令/地址信息发送到寄存器时钟驱动器(RCD)517以及在数据总线512-1、...、512-8上发送数据来执行从主机502发送到DIMM 510的命令。来自主机的命令可以包含存储器装置521-1、...、521-8的地址信息，其中主机请求对存储器装置521-1、...、521-8中的特定位置处的数据进行操作。来自主机的命令可以包含存储器装置524-1、...、524-4的地址信息，其中主机请求对存储器装置524-1、...、524-4中的特定位置处的数据进行操作，而存储器装置521-5、...、521-8可以在命令执行期间充当缓冲器。
控制器514-1和514-2可以被配置成执行以第一时钟速度在存储器装置521-1、...、521-8与存储器装置524-1、...、524-8之间传送数据的命令，并且控制器514-1和514-2可以被配置成执行以第二时钟速度在存储器装置521-1、...、521-8与主机502之间传送数据的命令。第一时钟速度可以不同于(例如，大于或小于)第二时钟速度。例如，第一时钟速度可以是第二时钟速度的两倍。第一时钟速度与第二时钟速度之间的时钟速度比率可以是任何比率。例如，时钟速度比率可以是2:1、3:1或4:1，以及其它时钟速度比率。
由于第一接口(例如，总线513和523)上的存储器装置524-1、...、524-8执行命令的速度可以比第二接口(例如，总线512)上的存储器装置521-1、...、521-8执行命令的速度慢，所以第一时钟速度可以比第二时钟速度快。第一时钟速度和第二时钟速度可以被配置成使得数据可以在没有等待时间的情况下在存储器装置521-1、...、521-8与存储器装置524-1、...、524-8之间以及在存储器装置521-1、...、521-8与主机502之间传送(例如，第一时钟速度与第二时钟速度之间的差异不会对命令的执行产生另外的等待时间)。例如，可以在存储器装置524-1、...、524-8上以第一时钟速度执行第一命令，以向存储器装置521-1、...、521-8提供数据，使得存储器装置521-1、...、521-8可以在没有等待时间的情况下使用通过对第一命令的执行接收到的数据来执行第二命令。
在多个实施例中，存储器装置521-1、...、521-8可以被配置为高速缓存。例如，存储器装置可以被配置为存储在存储器装置524-1、...、524-8和/或耦接到计算系统的其它存储器装置中的数据的高速缓存。DIMM 510可以被配置成使存储器装置521-1、...、521-8的一部分可由主机502寻址并且使存储器装置521-1、...、521-8的一部分被配置为高速缓存。
控制器514-1可以被配置成执行以第三时钟速度在第一通道上在存储器装置521-1、...、521-4与存储器装置524-1、...、524-4之间传送数据的命令，并且控制器514-2可以被配置成执行以第四时钟速度在第二通道上在存储器装置521-5、...、521-8与存储器装置524-5、...、524-8之间传送数据的命令。第三时钟速度可以不同于(例如，大于或小于)第四时钟速度。例如，第三时钟速度可以是第四时钟速度的两倍。第三时钟速度与第四时钟速度之间的时钟速度比率可以是任何比率。例如，时钟速度比率可以是2:1、3:1或4:1，以及其它时钟速度比率。
由于存储器装置521-1、...、521-4被配置为存储器系统的主存储器，并且存储器装置521-5、...、521-8被配置为主机502的高速缓存，所以第三时钟速度可以不同于第四时钟速度。
在多个实施例中，可以从主机502接收和/或由控制器514-1和514-2生成用于在存储器装置524-1、...、524-8之间传送数据的命令。可以使用缓冲器506和/或寄存器507通过控制器514-1和514-2在存储器装置524-1、...、524-8之间传送数据。
图6是流程图，展示了根据本公开的多个实施例的示例双速存储器过程。图6中描述的过程可以由例如包含如图2中所示出的DIMM 210等NVDIMM的存储器系统执行。
在框650处，所述过程可以包含响应于第一命令通过存储器模块的第一端口以第一时钟速度传送来自多个存储器管芯中的第一存储器管芯的数据，所述多个存储器管芯彼此耦接且通过第一端口耦接到主机，并且彼此耦接且通过存储器模块的第二端口耦接到控制器。
在框652处，所述过程可以包含响应于第二命令通过存储器模块的第二端口以第二时钟速度传送来自所述多个存储器管芯中的第二存储器管芯的数据。第二命令可以与第一命令至少部分地在同一时间段期间传送数据。第二命令可以在第一命令之后传送数据，使得基于第一时钟速度比第二时钟速度快，在传送与第一命令相关联的数据与传送与第二命令相关联的数据之间没有等待时间。第二命令可以传送由第一命令传送到第二管芯的数据，并且第二命令可以以使得第一命令和第二命令在没有等待时间的情况下由控制器发送到存储器管芯并且第一命令和第二命令在没有等待时间的情况下传送数据的定时传送数据。
虽然已经在本文中说明和描述了具体实施例，但是本领域的普通技术人员应理解，旨在实现相同结果的布置可以替代所示出的具体实施例。本公开旨在覆盖本公开的各个实施例的改编形式或变化形式。应理解的是，上面的描述以说明性方式而非限制性方式进行。在阅读以上描述后，上述实施例的组合以及本文未具体描述的其它实施例对于本领域的技术人员而言将是显而易见的。本公开的各个实施例的范围包含以上结构和方法被使用的其它应用。因此，本公开的各个实施例的范围应当参照所附权利要求连同与此类权利要求被赋予的等效物的全部范围确定。
在前述的具体实施方式中，各种特征出于简化本公开的目的而在单个实施例中聚集在一起。本公开的这种方法不应被解释为反映本公开的所公开实施例必须使用比每项权利要求中明确引用的特征更多的特征。相反，如以下的权利要求所反映的，本发明主题在于少于单个所公开实施例的全部特征。因此，下面的权利要求据此结合到具体实施方式中，其中每项权利要求作为单独的实施例而独立存在。

Claims (20)

1.一种设备，其包括：
第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)，所述第一数量的存储器装置通过第一数量的端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)耦接到主机(102，202，302，402，502)；以及
第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)，所述第二数量的存储器装置通过第二数量的端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)耦接到所述第一数量的存储器装置，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成通过所述第一数量的端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)以第一时钟速度在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述主机(102，202，302，402，502)之间传送数据，并且所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)被配置成通过所述第二数量的端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)以第二时钟速度在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)之间传送数据。
2.根据权利要求1所述的设备，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述主机(102，202，302，402，502)之间传送数据，而所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)被配置成在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)之间传送数据。
3.根据权利要求1所述的设备，其中所述第二时钟速度是所述第一时钟速度的两倍。
4.根据权利要求1所述的设备，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成通过将来自耦接到所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)和所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)的控制器(114，214，314，414-1，414-2，514-1，514-2)的状态信号发送到所述主机(102，202，302，402，502)来执行第一数量的命令。
5.根据权利要求1所述的设备，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成响应于从耦接到所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)和所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)的控制器(114，214，314，414-1，414-2，514-1，514-2)发送到所述主机(102，202，302，402，502)的就绪/等待信号的变化而从所述主机(102，202，302，402，502)接收第一数量的命令。
6.根据权利要求1到5中任一权利要求所述的设备，其中所述设备是非易失性双列直插式存储器模块NVDIMM，所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)是易失性存储器装置，并且所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)是非易失性存储器装置。
7.一种设备，其包括：
寄存器时钟驱动器RCD(217，317，417，517)；
控制器(114，214，314，414-1，414-2，514-1，514-2)，所述控制器耦接到所述RCD(217，317，417，517)并且被配置成通过所述RCD(217，317，417，517)从主机(102，202，302，402，502)接收命令；
第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)，所述第一数量的存储器装置耦接到所述控制器(114，214，314，414-1，414-2，514-1，514-2)；以及
第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)，所述第二数量的存储器装置各自包括能够耦接到所述主机(102，202，302，402，502)的第一数据端口(222-1，222-3，222-5，222-7，222-9，222-11，222-15；422-1，...，422-16)和耦接到所述控制器(114，214，314，414-1，414-2，514-1，514-2)的第二数据端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)，其中所述控制器(114，214，314，414-1，414-2，514-1，514-2)被配置成执行用于以第一时钟速度在所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)与所述主机(102，202，302，402，502)之间传送数据的命令，并且执行用于以第二时钟速度在所述第一数量的存储器装置(105-1，...，105-Z；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)之间传送数据的命令。
8.根据权利要求7所述的设备，其中所述第一时钟速度是4千兆传送每秒，并且所述第二时钟速度是8千兆传送每秒。
9.根据权利要求7所述的设备，其中基于所述第一时钟速度与所述第二时钟速度之间的差异，用于在所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)与所述主机(102，202，302，402，502)之间传送数据的所述命令是在没有等待时间的情况下执行的。
10.根据权利要求7所述的设备，其中所述第一时钟速度与所述第二时钟速度之间的比率是2:1。
11.根据权利要求7所述的设备，其中所述第一时钟速度与所述第二时钟速度之间的比率是3:1。
12.根据权利要求7所述的设备，其中所述控制器(114，214，314，414-1，414-2，514-1，514-2)通过第一接口(213，223，313，323，413，423，513，523)耦接到所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)。
13.根据权利要求7到12中任一权利要求所述的设备，其中所述控制器(114，214，314，414-1，414-2，514-1，514-2)通过第二接口(212，312，412，512)耦接到所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)，并且其中所述第二接口能够耦接到所述主机(102，202，302，402，502)。
14.一种方法，其包括：
响应于第一命令通过存储器模块的第一端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)以第一时钟速度传送来自多个存储器管芯中的第一存储器管芯(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)的数据，所述多个存储器管芯彼此耦接且通过所述第一端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)耦接到主机(102，202，302，402，502)，并且彼此耦接且通过所述存储器模块的第二端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)耦接到控制器(114，214，314，414-1，414-2，514-1，514-2)；以及
响应于第二命令通过所述存储器模块的所述第二端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)以第二时钟速度传送来自所述多个存储器管芯中的第二存储器管芯(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)的数据。
15.根据权利要求14所述的方法，其进一步包括通过所述第一端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)将所述第二存储器管芯(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)与所述主机(102，202，302，402，502)隔离。
16.根据权利要求14所述的方法，其进一步包括通过所述第二端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)将所述第一存储器管芯(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-16)与所述控制器(114，214，314，414-1，414-2，514-1，514-2)隔离。
17.根据权利要求14到16中任一权利要求所述的方法，其进一步包括在同一时钟周期期间接收所述第一命令和所述第二命令。
18.根据权利要求14所述的方法，其进一步包括响应于所述第一命令而将来自所述第一存储器管芯(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)的所述数据传送到所述第二存储器管芯(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)，其中所述第二命令包括在所述第二存储器管芯(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)处接收所传送的数据。
19.根据权利要求18所述的方法，其进一步包括基于所述第一存储器管芯(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)以所述第一时钟速度执行所述第一命令，在完成与所述第一命令相关联的数据的传送后的时钟周期期间传送与所述第二命令相关联的数据。
20.根据权利要求18所述的方法，其进一步包括基于所述第一存储器管芯(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)以所述第一时钟速度执行所述第一命令，在紧接着完成与所述第一命令相关联的数据的传送后的时钟周期期间传送与所述第二命令相关联的数据。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022071543A (ja) * 2020-10-28 2022-05-16 キヤノン株式会社 制御装置および制御装置の制御方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150046625A1 (en) * 2012-11-20 2015-02-12 Thstyme Bermuda Limited Solid state drive architectures
US20150149820A1 (en) * 2013-11-27 2015-05-28 SK Hynix Inc. Memory and memory module including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4656862B2 (ja) * 2004-05-28 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置
US20060161724A1 (en) * 2005-01-20 2006-07-20 Bennett Alan D Scheduling of housekeeping operations in flash memory systems
US9003104B2 (en) * 2011-02-15 2015-04-07 Intelligent Intellectual Property Holdings 2 Llc Systems and methods for a file-level cache
US10649680B2 (en) 2015-04-30 2020-05-12 Hewlett Packard Enterprise Development Lp Dual-port non-volatile dual in-line memory modules
WO2016175856A1 (en) 2015-04-30 2016-11-03 Hewlett Packard Enterprise Development Lp Migrating data using dual-port non-volatile dual in-line memory modules
WO2016175855A1 (en) 2015-04-30 2016-11-03 Hewlett Packard Enterprise Development Lp Replicating data using dual-port non-volatile dual in-line memory modules
KR102430561B1 (ko) 2015-09-11 2022-08-09 삼성전자주식회사 듀얼 포트 디램을 포함하는 메모리 모듈
US10073790B2 (en) 2015-12-03 2018-09-11 Samsung Electronics Co., Ltd. Electronic system with memory management mechanism and method of operation thereof
US10229018B2 (en) 2017-02-27 2019-03-12 Dell Products, Lp System and method for data restore flexibility on dual channel NVDIMMs
US20180246643A1 (en) 2017-02-28 2018-08-30 Dell Products, Lp System and Method to Perform Runtime Saves on Dual Data Rate NVDIMMs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150046625A1 (en) * 2012-11-20 2015-02-12 Thstyme Bermuda Limited Solid state drive architectures
US20150149820A1 (en) * 2013-11-27 2015-05-28 SK Hynix Inc. Memory and memory module including the same

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