JP2022071543A - 制御装置および制御装置の制御方法 - Google Patents

Abstract

【課題】 ＨＤＤとホストコントローラ間のデータ転送において、伝送装置内の伝送路上に発生するノイズ等が原因でエラーが発生する。ブリッジ装置の場合、ホストコントローラから記憶装置までの経路が長くなることや、ブリッジ装置で行われる処理が入ることにより、エラー再送処理に要する時間が長くなるおそれがある。【解決手段】 記憶手段から複数の要求の送信要求を受け付けることによって、記憶手段に複数の要求を送信する送信手段と、複数の要求を受け付け、複数の要求の各々に対応する応答を記憶手段から受け付ける第２受け付け手段と、複数の要求を保持し、且つ、第２受け付け手段によって受け付けた複数の要求の各々に対応する応答を保持する保持手段と、第２受け付け手段が複数の要求のうち第１要求に対応する応答としてエラーを受け付けることによって、第１要求と同一の要求を保持手段に保持させる制御手段と、を有することを特徴とする。【選択図】 図８

Description

本発明は、制御装置および制御装置の制御方法に関する。

近年、ＰＣなどの情報処理装置では、不揮発性の半導体記憶装置であるソリッドステートドライブ（ＳＳＤ）がハードディスドライブ（ＨＤＤ）に取って代わってきており、より高速なデータ転送が可能となってきている。一方で、これら記憶装置に用いられるインターフェイスであるＳｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）は、転送時のデータ・エンコーディングに要する物理的なオーバヘッドが大きくレイテンシが大きいため、ＳＳＤ本来の転送パフォーマンスを発揮できていなかった。そこで、近年では汎用バスのＰＣＩ－Ｅｘｐｒｅｓｓ（ＰＣＩｅ）に直接接続でき、ＳＳＤの高速性を活かす新たなプロトコルであるＮｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）プロトコルに対応したＳＳＤが登場し始めている。

また、ＨＤＤやＳＳＤなどの記憶媒体を解析することによるデータの漏洩を防ぐため、ホストと記憶媒体の間にブリッジ装置を挿入し、データの暗号化／複合化を行う技術が存在する。

特許文献１は、ＨＤＤとホストコントローラの間にブリッジ装置を設け、暗号化／複合化を行う手法が開示されている。

特開２０１２－１６８９６０号公報

ＨＤＤとホストコントローラ間のデータ転送において、伝送装置内の伝送路上に発生するノイズ等が原因でエラーが発生する。通常、このようなエラーが発生すると、ホストコントローラがエラー再送処理を行うのが一般的である。しかし、ブリッジ装置のある構成の場合、ホストコントローラから記憶装置までの経路が長くなることや、ブリッジ装置で行われる処理が入ることにより、エラー再送処理に要する時間が長くなるおそれがある。

本発明は、エラー処理に要する時間を最小限にする制御装置を提供することを目的とする。

本発明は、不揮発性の記憶手段およびホストコントローラと通信する制御装置であって、前記ホストコントローラから複数の要求を受け付ける第１受け付け手段と、前記記憶手段から前記複数の要求の送信要求を受け付けることによって、前記記憶手段に前記複数の要求を送信する送信手段と、前記複数の要求を受け付け、前記複数の要求の各々に対応する応答を前記記憶手段から受け付ける第２受け付け手段と、前記複数の要求を保持し、且つ、前記第２受け付け手段によって受け付けた前記複数の要求の各々に対応する応答を保持する保持手段と、前記第２受け付け手段が前記複数の要求のうち第１要求に対応する応答としてエラーを受け付けることによって、前記第１要求と同一の要求を前記保持手段に保持させる制御手段と、を有することを特徴とする。

本発明によれば、エラー処理に要する時間を最小限にする制御装置を提供することが可能となる。

情報処理装置のシステム構成を示すブロック図である。 情報処理装置のホストＰＣの構成図である。 情報処理装置のブリッジ装置の構成図である。 情報処理装置の記憶装置の構成図である。 ブリッジ装置のメモリ詳細図である。 ブリッジ装置がホストコントローラからコマンド群を引き出す流れを示したフローチャートである。 コマンドのフォーマット図である。 ブリッジ装置が記憶装置に通知を行った後に、記憶装置からの完了通知をホストＰＣに通知する流れを示したフローチャートである。 ブリッジ装置内のメモリ詳細図である。 ブリッジ装置がホストコントローラからコマンド群を引き出す流れを示したフローチャートである。

添付図面を参照して本発明の各実施例を詳しく説明する。なお、以下の実施例は特許請求の範囲に係る発明を限定するものではなく、また各実施例で説明されている特徴の組み合わせのすべてが本発明の解決手段に必須のものとは限らない。本実施形態では、情報処理装置の一例として画像処理装置を用いて説明する。

（実施例１）
図１は、本実施形態に関わるブリッジ装置（制御装置）を用いたシステムの構成を示すブロック図である。

ホストコントローラ（以下、ＨＣと称する）１０１と、ブリッジ装置１０２と、記憶装置１０３を有する。

ＨＣ１０１は、ブリッジ装置１０２と接続されており、装置全体を制御するメインコントローラとして機能する。本実施例では、例えば、印刷機能やスキャン機能などの画像形成機能の制御を行うことが可能である。

ブリッジ装置１０２は、ＨＣ１０１と記憶装置１０３と接続されており、ＨＣ１０１から記憶装置１０３へのデータ転送時にデータを暗号・複合化する。また、データ転送時にエラーがあった場合、ＨＣ１０１に代わって再送処理を行う。データの暗号・複合化についての動作は参考文献１と同様であるため、説明は省く。なお、例えば、さらに、後述するスキャナ２０７から読み取った画像データやネットワークを介して不図示の情報処理装置から受け付けた画像データ等を暗号化／復号化する。

記憶装置１０３は、ブリッジ装置１０２と接続されており、ＳＳＤであり、ＨＣ１０１で扱うシステムソフトウェアやユーザデータ及びアプリケーションデータ等を格納する。さらに、後述するスキャナ２０７から読み取った画像データやネットワークを介して不図示の情報処理装置から受け付けた画像データ等が、ブリッジ装置１０２で暗号化され、暗号化された画像データが記憶装置に格納される。

図２は、ＨＣ１０１の詳細ブロック図である。

ＨＣ１０１は、ＣＰＵ２０１と、ＰＣＩｅ－ＩＦ２０２とＲＯＭ２０３と、ＲＡＭ２０４を有し、ＰＣＩｅ－ＩＦ２０２を介してブリッジ装置１０２と接続される。

ＣＰＵ２０１は、ＲＯＭ２０３に記憶された制御プログラム等に基づいて接続される各種デバイスとのアクセスを統括的に制御するとともに、ＨＣ１０１で実行される各種処理についても統括的に制御する。

ＰＣＩｅ－ＩＦ２０２は、ＰＣＩ－Ｅｘｐｒｅｓｓ規格のインターフェイスであり、ブリッジ装置１０２をＥｎｄｐｏｉｎｔとして、ブリッジ装置１０２との送受信するデータのやり取りと行う。

ＲＯＭ２０３は、不揮発性メモリであり、ブリッジ装置１０２のブートプログラムや制御プログラム等が格納される。

ＲＡＭ２０４は、ＤＲＡＭ等のメモリであり、一時的にデータが格納され、ワークメモリとして働く。ＲＡＭ２０４のメモリマップの一例を図５（Ａ）に示す。

ＲＡＭ２０４のメモリ空間には、Ｓｕｂｍｉｓｓｉｏｎ Ｑｕｅｕｅ（ＳＱと称する）５０１及びＣｏｍｐｌｅｔｉｏｎ Ｑｕｅｕｅ（ＣＱと称する）５０２が構成される。ＳＱとＣＱは、Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）プロトコルで使用される。

スキャナＩ／Ｆ２０５は、スキャナ２０７と通信するためのインターフェイスである。プリンタＩ／Ｆ２０６は、プリンタ２０８と通信するためのインターフェイスである。なお、スキャナ２０７は、原稿から光学的に画像を読み取り画像データを生成する。プリンタ２０８は、電子写真方式に従って記録媒体（用紙）に画像を形成する。

ＳＱ５０１は、ＲＡＭ２０４上に生成されるリングバッファのキューであり、ＮＶＭｅのコマンドをやり取りするためにＣＰＵ２０１で生成したＮＶＭｅコマンドが順々に格納される。キューの先頭要素はＨｅａｄポインタ５０７、５０９、キューの末尾要素はＴａｉｌポインタ５０８、５１０で管理される。

ＳＱ５０１、ＣＱ５０２にコマンドが格納されるごとに更新されるＳＱ５０１、ＣＱ５０２は、Ｈｅａｄポインタ５０７（５０９）とＴａｉｌポインタ５０８（５１０）に挟まれたキューにコマンドが格納されている。ＨｅａｄポインタとＴａｉｌポインタが同じ位置にある場合、キューは空であることを示している。

例えば、図５（Ａ）の例では、斜線部にコマンドまたはコマンド処理完了通知が格納されていることを示している。これらのＳＱ５０１及びＣＱ５０２に割り当てるメモリ空間は静的に定まっているものとする。システム起動時にＣＰＵ２０１はＳＱ５０１及びＣＱ５０２のメモリ空間を確保し、ＳＱ５０１及びＣＱ５０２のメモリ空間の情報をアドミンコマンドによりブリッジ装置と共有する。ただし、これに限定するものではない。

図３は、ブリッジ装置１０２の詳細ブロック図である。

ブリッジ装置１０２は、サブＣＰＵ３０１と、ＰＣＩｅ－ＩＦ３０２、３０３とＲＯＭ３０４、ＲＡＭ３０５、そして暗号・複合部３０６を有する。また、ブリッジ装置１０２は、ＰＣＩｅ－ＩＦ３０２を介してＨＣ１０１と接続され、ＰＣＩ－ＩＦ３０３を介して記憶装置１０３に接続される。

サブＣＰＵ３０１は、ＲＯＭ３０４に記憶された制御プログラム等に基づいて接続されるＨＣ１０１と記憶装置１０３とのアクセスを制御するとともに、ＨＣ１０１から受信したコマンド群を元に記憶装置用のコマンド群を生成する。

ＰＣＩｅ－ＩＦ３０２は、ＨＣ１０１をＲｏｏｔＣｏｍｐｌｅｘとして、ＨＣ１０１との送受信するデータのやり取りを行う。ＰＣＩｅ－ＩＦ３０２内にはＳｕｂｍｉｓｓｉｏｎ Ｑｕｅｕｅ Ｔａｉｌ Ｄｏｏｒｂｅｌｌ（以下、ＳＱＴＤと称する）３０７とＣｏｍｐｌｅｔｉｏｎ Ｑｕｅｕｅ Ｈｅａｄ Ｄｏｏｒｂｅｌｌ（以下、ＣＱＨＤと称する）３０８を有する。これらはＰＣＩｅ－ＩＦ３０２内のレジスタであり、ＨＣ１０１のＳＱ Ｔａｉｌポインタ５０８及びＣＱ Ｈｅａｄポインタ５１０の情報をＨＣ１０１側が通知するためのものである。

ＰＣＩｅ－ＩＦ３０３は、記憶装置１０３をＥｎｄｐｏｉｎｔとして、各々記憶装置との送受信するデータのやり取りを行う。ＲＯＭ３０４は、不揮発性メモリであり、ブリッジ装置１０２のブートプログラムや制御プログラム等が格納される。ＲＡＭ３０５は、ＤＲＡＭ等のメモリであり、一時的にデータが格納され、ワークメモリとして働く。ＲＡＭ３０５のメモリマップの一例はＨＣ１０１内のＲＡＭ２０４と同様である。（図５（Ｂ））
暗号・複合部３０６は、ＰＣＩｅ－ＩＦ３０２から受信するデータを暗号化、またＰＣＩｅ－ＩＦ３０３から受信するデータを複合化する回路である。

図４は、記憶装置１０３の詳細ブロック図である。

記憶装置１０３は、ＳＳＤコントローラ４０１と、ＰＣＩｅ－ＩＦ４０２と、ＤＲＡＭ４０３と、ＮＡＮＤ ＦＬＡＳＨ（登録商標）４０４を有する。また、記憶装置１０３は、ＰＣＩｅ－ＩＦ４０２を介して、ブリッジ装置１０２に接続される。

ＳＳＤコントローラ４０１は、記憶装置内で実行されるファームウェアを処理するプロセッサや、ＤＲＡＭ４０３を制御するＤＲＡＭコントローラや、ＮＡＮＤ ＦＬＡＳＨ４０４を制御するＮＡＮＤ ＦＬＡＳＨコントローラが搭載されている。

ＰＣＩｅ－ＩＦ４０２は、ブリッジ装置１０２をＲｏｏｔＣｏｍｐｌｅｘとして、ブリッジ装置１０２との送受信するデータのやり取りを行う。ＰＣＩｅ―ＩＦ４０２内にもブリッジ側のＰＣＩｅ－ＩＦ３０２と同様、ＳＱＴＤ４０５とＣＱＨＤ４０６を有する。

これらはＰＣＩｅ－ＩＦ４０２内のレジスタであり、ブリッジ装置１０２のＳＱ Ｔａｉｌポインタ５１８及びＣＱ Ｈｅａｄポインタ５２０の情報を通知するレジスタである。

ＤＲＡＭ４０３は、キャッシュ用のメモリであり、ＮＡＮＤ ＦＬＡＳＨ４０４に対してデータを書き込む前に、そのデータを一時的に保持する。

ＮＡＮＤ ＦＬＡＳＨ４０４は、実際にデータを記録するデバイスであり、データの読み書きが行われる。

＜本実施形態におけるＨＣ１０１の詳細な動作＞
実施形態におけるＨＣ１０１の詳細な動作について図２と図５（Ａ）を用いて説明する。

ＨＣ１０１内のＣＰＵ２０１は、記憶装置１０３に対してＮＶＭｅプロトコルによるＩＯアクセスを行うために、ＮＶＭｅコマンドを作成する。ＨＣ１０１内のＣＰＵ２０１はＮＶＭｅコマンドを作成すると、ＲＡＭ２０４上のＳＱ５０１に順々に格納する。なお、ＳＱに格納されるコマンドは要求であり、ＣＱに格納されるコマンドは要求に対応する応答である。

ＮＶＭｅコマンドを格納する度にＳＱ５０１のＴａｉｌポインタ５０８を更新し、ＳＱ５０１内に格納されているＮＶＭｅコマンドの末尾位置５０４を更新する。Ｔａｉｌポインタ５０８が更新されると、ブリッジ装置１０２内のＳＱＴＤ３０７にＳＱ５０１のＴａｉｌポインタ５０８の値を書き込む。そしてＨＣ１０１は新たにＮＶＭｅコマンドが格納されたことをブリッジ装置１０２に通知（以降、ＤｏｏｒＢｅｌｌ通知と称す）する。これにより、ブリッジ装置１０２内のサブＣＰＵ３０１は、ＳＱ５０１に格納されたＮＶＭｅコマンドを実行するための動作を開始する。ブリッジ装置１０２の動作については後述する。

ＨＣ１０１内のＣＰＵ２０１はブリッジ装置１０２がコマンド実行をすべて完了すると通知する割り込みを受けると、ＨＣ１０１内のＣＱ５０２に格納されているコマンド実行結果を参照し、正しくコマンド実行されているかを知ることができる。以上のようなフローにより記憶装置へのライト／リードの制御が行われる。

＜本実施形態におけるブリッジ装置１０２の詳細な動作＞
次に、本実施形態における特徴である、ブリッジ装置１０２の詳細な動作について説明する。都合上、ここで記憶装置１０３の動作についても併せて記述する。まず、ＮＶＭｅコマンドのフォーマット７００の説明をする。

図７に示すＮＶＭｅコマンドは、Ｃｏｍｍａｎｄ Ｉｎｄｅｎｔｉｆｅｒ（以下、ＣＩＤと称する）７０１と、Ｏｐｅｃｏｄｅ（以下、ＯＰＣと称する）７０２とＰＲＰ Ｅｎｔｒｙ７０３のフィールドを有する。

ＣＩＤ７０１は、コマンドに付加されるユニークな番号である。ＯＰＣ７０２は、コマンドの種類を示す識別子であり、ＷｒｉｔｅやＲｅａｄなどの識別子である。ＲＰＲ Ｅｎｔｒｙ７０３は、転送元のアドレス又は転送先のアドレスを示す情報が格納される。

次に、ブリッジ装置１０２内のＳＱ５１１にＮＶＭｅコマンドを格納するまでの流れを図６のフローチャートを用いて説明する。このフローチャートはブリッジ装置１０２内のサブＣＰＵ３０１が実行するものである。

Ｓ６０１においてサブＣＰＵ３０１がＤｏｏｒＢｅｌｌ通知により発生するＰＣＩｅ―ＩＦ３０２からの割り込みを受ける。そして、サブＣＰＵ３０１は、ＨＣ１０１のＳＱ５０１に新たなＮＶＭｅコマンドが格納されたかどうかを確認するため、ＳＱＤＴ３０７の値が更新されているか確認する。ＳＱＤＴ３０７の値が更新していればＳ６０２に進み、更新がなければＳ６０１にとどまる。

Ｓ６０２においてサブＣＰＵ３０１はＨＣ１０１上に準備されたＮＶＭｅコマンドをＳＱ５０１からリードして（送信要求を送って）１コマンドずつ引き出す。サブＣＰＵ３０１は、ＳＱ５０１のＨＥＡＤポインタの指すメモリ空間からコマンドをリードする。ＳＱ５０１のＨＥＡＤポインタの初期値は、上述したようにシステム起動時にＨＣ１０１から通知されており、一連のＮＶＭｅ転送が完了すると、ＨＥＡＤポインタはＴＡＩＬポインタの値に更新される仕組みにより管理されるものである。

Ｓ６０３においてサブＣＰＵ３０１は引き出したライトコマンドを記憶装置１０３用のキューであるＳＱ５１１に書き込む。これはメモリコピーの処理である。サブＣＰＵ３０１は、ＳＱ５１１のＴＡＩＬポインタの指すメモリ空間にコマンドを書き込む。ＳＱ５１１のＴＡＩＬポインタの初期値はＳＱ５１１のＨＥＡＤポインタの値となっている。コマンドを１つ書き込むことにより、ＳＱ５１１とＣＱ５１２のＴＡＩＬポインタの値をインクリメントされていくものである。ＣＱ５１２のＴＡＩＬポインタはコマンドの実行結果を格納する領域をあらかじめ確保しておくために行う。

Ｓ６０４においてサブＣＰＵ３０１は、ブリッジ装置１０２がＨＣ１０１上のＳＱ５０１に準備されたＮＶＭｅコマンドをすべて引き出し切ったかを判断する。コマンドを引き出した際の参照したＳＱ５０１のポインタとＳＱＤＴ３０７の値を確認し、同一値であればＳＱ５０１に格納された最終コマンドを引き出したと判断できる。

すべてのコマンドを引き出した場合終了となり、まだコマンドが残っている場合はＳ６０２に戻り、再度コマンドの引き出しを行う。

つづいて、ブリッジ装置１０２のＳＱ５１１にＮＶＭｅコマンドが格納されてから、格納されたことを記憶装置に通知し、記憶装置からコマンド処理の完了通知がブリッジ装置１０２を介してＨＣ１０１に通知されるまでを図８のフローチャートを用いて説明する。

図８に示すフローチャートは、情報処理装置のサブＣＰＵ３０１がＲＯＭ３０４から読み出してＲＡＭ３０５に保持したプログラムを用いて実行する。

Ｓ８０１においてサブＣＰＵ３０１はブリッジ装置１０２内のＳＱ５１１に、新たなＮＶＭｅコマンドが格納されたかどうかの確認を行う。確認方法はＳＱ５１１のＨｅａｄポインタ５１７とＴａｉｌポインタ５１８の差を確認する方法や、図６で示したフローチャートの処理が完了した通知を受け取ることで確認する方法がある。新たなＮＶＭｅコマンドが格納されていればＳ８０２に進み、新たなＮＶＭｅコマンドが格納されていなければＳ８０３に進む。

Ｓ８０２においてブリッジ装置１０２内のＳＱ５１１に新たなＮＶＭｅコマンドが格納されたことを記憶装置１０３に通知する。具体的にはサブＣＰＵ３０１は、Ｄｏｏｒｂｅｌｌ通知を使い、ＳＱ５１１のＴａｉｌポインタ５１８の位置情報を記憶装置１０３のＳＱＤＴ４０５に書き込む。

Ｄｏｏｒｂｅｌｌ通知でＳＱ５１１のＴａｉｌポインタ５１８の位置情報を通知して記憶装置１０３内のＳＱＴＤ４０５の値が更新したことで、記憶装置１０３のＳＳＤコントローラ４０１主体でのＮＶＭｅコマンド引き出しが行われる。

そして、引き出されたコマンドの内容に則って処理が行われ、コマンド処理が終わるごとに、ブリッジ装置１０２内のＣＱ５１２にコマンド実行結果の書き込みが行われる。そして、記憶装置１０３で行う全コマンドの処理が完了するとブリッジ装置１０２にコマンド処理完了割り込みを以って通知を行う。

Ｓ８０３においてサブＣＰＵ３０１は、記憶装置１０３からのコマンド処理完了割り込みが発行されているかどうかを確認する。コマンド処理完了割り込みが発行されていればＳ８０４に進み、コマンド処理完了割り込みが発行されていなければＳ８０３にとどまり、記憶装置１０３でのコマンド処理の完了を待つ。

Ｓ８０４においてサブＣＰＵ３０１は、記憶装置１０３でのコマンド処理完了情報を参照し、コマンド実行結果にＮＧがないか判断する。ブリッジ装置１０２のＣＱ５１２に格納された処理完了情報にエラーとなっているものがあればＳ８０５へ進み再送処理に入る。ＮＧとなっているものがなければＳ８０８に進む。

Ｓ８０５においてサブＣＰＵ３０１は、リトライ回数をインクリメントし、Ｓ８０６に進む。Ｓ８０６においてサブＣＰＵ３０１はリトライ回数とリトライ回数上限（閾値）とを比較する。リトライ回数上限よりも小さければ再送処理を行うため、Ｓ８０７へ進む。リトライ回数上限以上であれば、再送処理を行わずＳ８０８に進む。この時、リトライ回数上限はシステム起動時にＨＣ１０１のＣＰＵ２０１が設定可能な値である。なお、ここでは、閾値に対する所定の条件として、リトライ回数上限以上を示したが、これに限られない。リトライ回数上限よりも回数が多い場合や、リトライ回数のカウントダウンなどでもよい。

Ｓ８０７においてサブＣＰＵ３０１は、ＳＱ５１１に格納されているコマンドから、コマンド実行結果がＮＧとなったコマンドのみを再度ＳＱ５１２に格納する。その後、Ｓ８０２に戻る。

Ｓ８０８においてサブＣＰＵ３０１は、記憶装置１０３でのコマンド処理完了情報をＨＣ１０１に格納する。サブＣＰＵ３０１は、ブリッジ装置１０２のＣＱ５１２に格納されたコマンド処理完了情報をＨＣ１０１のＣＱ５０２に順々に書き込む。この時、再送によって複数回実行されたコマンドに関しては、正常にコマンド処理が完了した時の結果のみをＨＣ１０１内のＣＱ５０２に書き込む。リトライ回数上限に達しても結果がエラーとなったコマンドについては、最後に実行した結果を参照しＨＣ１０１のＣＱ５１２に書き込む。

Ｓ８０９においてサブＣＰＵ３０１はブリッジ装置内のＳＱ５１１およびＣＱ５１２のＨｅａｄポインタ５１７、５１９の値を更新することで、新しいコマンドが格納されたことを検知できるようにしておく。

Ｓ８１０においてサブＣＰＵ３０１は更新したＣＱ５１２のＨｅａｄポインタを記憶装置１０３内のＣＱＨＤ４０６に格納することで、次の転送を開始できる状態にする。

Ｓ８１１においてサブＣＰＵ３０１は記憶装置１０３に対するコマンド処理が完了して、その完了通知をすべてＨＣ１０１のＣＱ５０２に書き込み終えたことをＨＣ１０１に通知する。サブＣＰＵ３０１は、前コマンドの処理が完了したことを通知する割り込みでＨＣ１０１に終了したコマンド処理のコマンド完了情報がＣＱ５０２にすべて書き終えたことを通知する。

本実施例の構成によれば、ＨＣ１０１上のコマンド群を、ブリッジ装置１０２を介して、記憶装置１０３に接続するシステムにおいて、ＨＣ１０１側の処理なしで再送処理を実現することが可能とである。そして、ホストコンピュータとブリッジ装置との間のエラー処理に要する時間を最小限にすることが可能となる。

（実施例２）
第１実施例では、再送時にブリッジ装置１０２内のＣＱ５１２を参照し、コマンド実行結果がエラーとなったものをＳＱ５１１から再度ＳＱ５１２に格納する手法を説明した。

第２実施例では、ＳＱ５１１と同領域の一時記憶手段（Ｔｅｍｐｏｒａｒｙ Ｂｕｆｆｅｒ 以下ＴＢ９０１と称す）を別途設けて再送処理を行う。実施例２の構成について、第１実施例との差分を主に説明する。

本実施例におけるブリッジ装置１０２のブリッジ装置内のメモリ詳細図を図９に示す。本実施例においてＲＡＭ３０５は、内部にＴＢ９０１を搭載している。本実施例ではＴＢ９０１を再送処理時に参照するため、ＨＣ１０１からコマンド群をＳＱ５１１に格納する際、同時にＴＢ９０１にも格納することで、コマンド群を参照できるようにする。以下より詳細な動作を説明する。

本実施例でもＨＣ１０１上でＮＶＭｅコマンドを準備した後、ブリッジ装置１０２に通知してブリッジ装置１０２でコマンドを引き出す。この時のフローを図１０に示す。実施例１との差はＳ１００１にある。Ｓ６０２の処理にて、サブＣＰＵ３０１はＨＣ１０１からコマンドを引き出し、Ｓ１００１に移動する。Ｓ１００１において、引き出したコマンドをブリッジ装置内のＴＢ９０１に格納し、Ｓ６０３に移動する。Ｓ６０３において記憶装置側のＳＱ５１１に格納する。これらの実施例１と差分の構成によれば、エラー再送時にＳＱ５１１を参照することなく、再送処理を行うことができる。

なお、ブリッジ装置１０２のＳＱ５１１にＮＶＭｅコマンドが格納されてから、格納されたことを記憶装置に通知し、記憶装置からコマンド処理の完了通知がブリッジ装置１０２を介してＨＣ１０１に通知されるまでのフローチャートは図８と同様である。ただし、Ｓ８０７において、ＮＧとなったコマンドを再度ＳＱ５１１に格納する際、実施例１ではＳＱ５１１だったが、実施２ではＴＢ９０１となる。

本実施例の構成においても、方法により、ＨＣ１０１側の処理なしで再送処理を実現することが可能とである。そして、ホストコンピュータとブリッジ装置との間のエラー処理に要する時間を最小限にすることが可能となる。

なお、実施例１および実施例２では、記憶装置が１つの場合を説明したが、複数あってもよい。その場合にも実施例１および実施例２で説明した構成を実施することで同様の効果を得ることが出来る。また、本実施例におけるＳＱ５１１を複数の記憶装置の各々に持たせてもよいし、共通であってもよい。さらに、ＳＱ５１１とＴＢ９０１を複数の記憶装置の各々に持たせてもよいし、共通であってもよい。

（その他の実施形態）
以上、本発明の様々な例と実施形態を示して説明したが、本発明の趣旨と範囲は、本明細書内の特定の説明に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１０１ ＨＣ
１０２ ブリッジ装置
１０３ 記憶装置
３０１ サブＣＰＵ
３０５ ＲＡＭ

Claims (13)

1. 不揮発性の記憶手段およびホストコントローラと通信する制御装置であって、
   前記ホストコントローラから複数の要求を受け付ける第１受け付け手段と、
   前記記憶手段から前記複数の要求の送信要求を受け付けることによって、前記記憶手段に前記複数の要求を送信する送信手段と、
   前記複数の要求を受け付け、前記複数の要求の各々に対応する応答を前記記憶手段から受け付ける第２受け付け手段と、
   前記複数の要求を保持し、且つ、前記第２受け付け手段によって受け付けた前記複数の要求の各々に対応する応答を保持する保持手段と、
   前記第２受け付け手段が前記複数の要求のうち第１要求に対応する応答としてエラーを受け付けることによって、前記第１要求と同一の要求を前記保持手段に保持させる制御手段と、を有することを特徴とする制御装置。
2. 前記同一の要求は、前記制御手段が前記保持手段から前記第１要求を読み出すことによって前記保持手段に保持されることを特徴とする請求項１に記載の制御装置。
3. 記第１受け付け手段によって受け付けた前記複数の要求を保持する前記保持手段と異なる保持手段を有し、
   前記同一の要求は、前記制御手段が前記異なる保持手段から前記第１要求に対応する要求を読み出すことによって前記保持手段に保持されることを特徴とする請求項１に記載の制御装置。
4. 前記ホストコントローラに前記複数の要求の各々に対応する応答を送信する前記送信手段と異なる送信手段を有し、
   前記第２受け付け手段が前記同一の要求に対応する応答として正常である通知を受け付けることによって、前記異なる送信手段は、前記ホストコントローラに前記第１要求に対応する応答として正常である通知を送信することを特徴とする請求項１に記載の制御装置。
5. 前記第２受け付け手段が前記複数の要求のうち前記第１要求を除く要求に対応する応答として正常である通知を受け付けることによって、前記異なる送信手段は、前記ホストコントローラに前記第１要求を除く要求に対する応答として正常である通知を送信することを特徴とする請求項４に記載の制御装置。
6. 前記第１要求と同一の要求を前記保持手段に保持させるリトライの回数が、閾値に対して所定の条件を満たすことによって、前記リトライを停止することを特徴とする請求項１乃至５のいずれか１項に記載の制御装置。
7. 前記閾値は、前記ホストコントローラによって設定されることを特徴とする請求項６に記載の制御装置。
8. 前記複数の要求の各々に対応する応答を保持することに基づいて、前記ホストコントローラに前記複数の要求の各々の処理完了通知を送信することを特徴とする請求項１乃至７のいずれか１項に記載の制御装置。
9. 前記不揮発性の記憶装置は、不揮発性の半導体記憶装置であることを特徴とする請求項２に記載の制御装置。
10. 前記記憶手段に記憶されたデータは、画像データを含むことを特徴とする請求項１乃至９のいずれか１項に記載の制御装置。
11. 不揮発性の記憶手段およびホストコントローラと通信する制御装置の制御方法であって、
    前記ホストコントローラから複数の要求を受け付ける第１ステップと、
    前記記憶手段から前記複数の要求の送信要求を受け付けることによって、前記記憶手段に前記複数の要求を送信する第２ステップと、
    前記複数の要求を受け付け、前記複数の要求の各々に対応する応答を前記記憶手段から受け付ける第３ステップと、
    前記複数の要求を保持し、且つ、第２受け付け手段によって受け付けた前記複数の要求の各々に対応する応答を保持する第４ステップと、
    前記第２受け付け手段が前記複数の要求のうち第１要求に対応する応答としてエラーを受け付けることによって、前記第１要求と同一の要求を保持させる第３ステップと、を有することを特徴とする制御装置の制御方法。
12. 請求項１１に記載の制御方法を、コンピュータに実行させるためのプログラム。
13. 請求項１２に記載のプログラムを格納したコンピュータで読み取り可能な記憶媒体。

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