JP2014149669A - 半導体記憶装置 - Google Patents

Abstract

【課題】消費電力低減可能な半導体記憶装置を提供する。
【解決手段】本実施形態の半導体記憶装置はメモリコントローラ、半導体チップ識別回路、第１コマンドレジスタ、制御部、チップ選択回路、制御信号入力回路、I/Ｏ選択回路をそれぞれ有する第１及び第２半導体チップを有する。メモリコントローラは前記第１及び第２の半導体チップと第１及び第２の配線でそれぞれ接続される。さらに前記第１及び第２の半導体チップはそれぞれ第３及び第４の配線を介して接続される。
前記メモリコントローラは第３及び第４の配線を介してチップ選択信号を送信して、第１及び第２の半導体チップを同時に選択した後、コマンドを第２の配線を介して送信する。また前記第１及び第２半導体チップは、半導体チップ識別回路に基づき選択的に前記第２の配線を用いることにより、一括して前記メモリコントローラに転送する。
【選択図】図３

Description

本実施形態は、半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等のメモリを用いた半導体記憶装置は、モバイル機器などにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増しており、それらの用途においては、高速動作とともに、低消費電力であることも必要とされている。

特開２００３−２７３２９１号公報

本実施形態は、消費電力を低減可能な半導体記憶装置を提供する。

本実施形態の半導体記憶装置はメモリコントローラ、半導体チップ識別回路、第１コマンドレジスタ、制御部、チップ選択回路、制御信号入力回路、I/Ｏ選択回路をそれぞれ有する第１及び第２半導体チップを有する。メモリコントローラは前記第１及び第２の半導体チップと第１及び第２の配線でそれぞれ接続される。さらに前記第１及び第２の半導体チップはそれぞれ第３及び第４の配線を介して接続される。

前記メモリコントローラは第３及び第４の配線を介してチップ選択信号を送信して、第１及び第２の半導体チップを同時に選択した後、コマンドを第２の配線を介して送信する。また前記第１及び第２半導体チップは、半導体チップ識別回路に基づき選択的に前記第２の配線を用いることにより、一括して前記メモリコントローラに転送する。

第１実施形態の半導体記憶装置内の半導体チップメモリコントローラとの接続例を示す図。 第１実施形態の半導体記憶装置を示すブロック図。 第１実施形態の半導体記憶装置の動作コマンド入力とステータスコマンド入力のタイミング図。 第２実施形態の半導体記憶装置内の半導体チップとメモリコントローラの接続例を示す図。 第２実施形態の半導体記憶装置を示すブロック図。 第２実施形態の半導体記憶装置の動作コマンド入力とステータコマンド入力のタイミング図。 第２実施形態の半導体記憶装置の半導体チップとメモリコントローラの動作のフローを示す図。

（第１実施形態）
以下、本実施形態の半導体記憶装置につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態の半導体記憶装置の構成］
まず、第１実施形態の半導体記憶装置の構成について、図１を用いて説明する。説明の便宜上、本実施形態の半導体記憶装置が２個の半導体チップを有する例を用いて説明する。この場合に限定されることなく、半導体記憶装置に含まれる半導体チップの数は２以上であればいくらであってもよい。

１．半導体記憶装置の全体構成
図１に示すように、半導体記憶装置１００は、複数の半導体チップＣ１、Ｃ２と、メモリコントローラ１を有する。ここで、半導体チップＣ１、Ｃ２の詳細な構成については後述する。メモリコントローラ１は、複数の半導体チップＣ１、Ｃ２の動作を制御する機能を有する。

メモリコントローラ１は、複数の半導体チップＣ１、Ｃ２の動作を制御するために、例えばチップイネーブル信号／ＣＥ１、／ＣＥ２、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、コマンドラッチイネーブル信号ＣＬＥ等を、複数の信号線ａ１、ａ２，信号線群ｃを介して、半導体チップＣ１、Ｃ２に供給する。また、メモリコントローラ１は共通接続されたバスｂを介してステータス情報を半導体チップＣ１、Ｃ２に送信する。

図１に示すように、信号線ａ１、ａ２はメモリコントローラ１とそれぞれ半導体チップＣ１、Ｃ２に電気的に接続される。

メモリコントローラ１は、データバスｂを介して半導体チップＣ１、Ｃ２それぞれと共通に接続される。同様に、メモリコントローラ１は、信号線群ｃを介して半導体チップＣ１、Ｃ２それぞれと共通に接続される。

メモリコントローラ１は、信号線ａ１、ａ２を介して、各半導体チップＣ１、Ｃ２を選択するチップイネーブル信号／ＣＥ１、／ＣＥ２を各半導体チップＣ１、Ｃ２に供給する。例えば、メモリコントローラ１が半導体チップＣ１のみを選択する場合には、チップイネーブル／ＣＥ１を“Ｌ”レベルとし、他のチップイネーブル信号／ＣＥ２は“Ｈ”レベルとする。なお、信号線ａ１、ａ２は、半導体チップが増えるとそれに応じて信号線も増やす。

メモリコントローラ１は、データバスｂ（Ｉ／Ｏ線）を介して、各半導体チップＣ１、Ｃ２に例えばコマンドやアドレス等のデータを供給する。他方、各半導体チップＣ１、Ｃ２は、データバスｂ（Ｉ／Ｏ線）を介して、各半導体チップＣ１、Ｃ２のデータをメモリコントローラ１に供給する。例えば、メモリコントローラ１が半導体チップＣ１からデータを読み出したい場合には、チップイネーブル／ＣＥ１を“Ｌ”レベルとし、他のチップイネーブル信号／ＣＥ２は“Ｈ”レベルとする。これによって、半導体チップＣ２の出力は、ハイインピーダンス状態となり、半導体チップＣ１のデータのみがバスｂに出力される。これによって、複数半導体チップがつながるバスｂでデータが衝突することを防ぐことができる。

メモリコントローラ１は、信号線群ｃを介して、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、コマンドラッチイネーブル信号ＣＬＥ等の信号を供給する。

２．半導体チップの構成
次に、本実施形態の半導体チップＣ１、Ｃ２の構成について、図２を用いて説明する。

説明の便宜上、図２では、半導体チップＣ１を例として説明する。各半導体チップＣ１、Ｃ２は同一の構成であるため、半導体チップＣ２について、詳細な説明は省略する。

図２に示すように、半導体チップＣ１は、メモリセルアレイ２、データ入出力回路３、制御部４、チップ選択回路３１、チップ識別回路３２、制御入力回路３３を有する。

メモリセルアレイ２には、複数のメモリセルＭＴが存在し、ロウデコーダによって選択されるワード線ＷＬによりメモリセルＭＴは選択され、選択されたメモリセルＭＴからは、ビット線ＢＬにデータは出力されて、センスアンプ７にて増幅され、チップ内部のデータ線Ｄｌｉｎｅから、データ入出力回路３を通して、Ｉ／Ｏ線に出力される。

２−１．データ入出力回路について
データ入出力回路３は、Ｉ/Ｏ１〜Ｉ/Ｏ８にそれぞれ対応する第１〜第８データ入力制御部４１〜４８を有する。第１〜８データ入力制御部４１〜４８は各Ｉ/Ｏの入力信号の入力を制御するものである。例えば、第１データ入力制御部４１は、第１アンド回路２０と、直列に接続された第１〜４トランジスタ２１〜２４を有する。第１アンド回路２０は、チップ選択回路３１及び制御信号入力回路３３の信号を受信し、第１〜第２トランジスタ２１〜２２に信号を出力する。第１トランジスタ２１はインバータと接続されたＮ型チャネルＭＯＳ、第２トランジスタ２２はＰ型チャネルＭＯＳ、第３トランジスタ２３はＮ型チャネルＭＯＳ、第４トランジスタ２４はＰ型チャネルＭＯＳを有する。第１トランジスタ２１の一端はグランドと接続され、他端は第３トランジスタ２３と接続される。第２トランジスタ２２の一端はＶＤＤ電源と接続され、他端は第４トランジスタ２４と接続される。第３トランジスタ２３の一端は第１トランジスタ２１と接続され、他端は第４トランジスタ２４と接続される。第２〜第８データ入力制御部４２〜４８の構成については、第１データ入力制御部４１と同様である。尚、本例は、インバータタイプの入力回路を説明したものであり、本発明は、この構造に限定されるものではない。

データ入出力回路３は、Ｉ/Ｏ１〜Ｉ/Ｏ８にそれぞれ対応する第１〜第８データ出力制御部５１〜５８を有する。第１〜８データ出力制御部５１〜５８はそれぞれのＩ/Ｏ１〜Ｉ/Ｏ８の出力信号の出力を制御するものである。例えば第１データ出力制御部５１は、第２アンド回路２５と第５〜８トランジスタ２６〜２９を有する。第２アンド回路２５は、Ｉ/Ｏ選択回路３０、チップ選択回路３１及び制御信号入力回路３３の信号を受信し、第５〜第６トランジスタ２６〜２７に信号を出力する。第２〜８データ出力制御部は第１データ出力制御５１と同様の構造を有する。

データ入出力回路３は、メモリセルアレイ２から読み出されたデータをホストに出力する際、制御部４の制御に基づき、センスアンプ７によって増幅されたデータを、データレジスタ１０を介して受け取った後、Ｉ／Ｏ線を介してホストに出力する。

データ入出力回路３は、入力状態、出力状態、ハイインピーダンス状態を有し、チップが選択信号により選択されていない時は、ハイインピーダンス状態となる。メモリセルＭＴのデータ出力の際には、例えば８本のＩ／Ｏ線が存在するとした場合、８本全てを出力状態とする。

データ入出力回路３は制御部４から半導体チップＣ１であることを示すデータを受けて、例えば８本あるデータのうち、チップ識別回路５及びＩ/Ｏ選択回路３０に基づいて選択した２本のデータバス（Ｉ／Ｏ１〜Ｉ／Ｏ２）にデータを出力する。したがって、半導体チップＣ１からメモリコントローラ１にステータスデータを供給するときには、２本のデータバス（Ｉ／Ｏ１〜Ｉ／Ｏ２）を用いて、ステータスデータを転送する。半導体チップＣ１の残り６本のデータバス（Ｉ／Ｏ３〜Ｉ／Ｏ８）は、ハイインピーダンス状態とする。同様に、半導体チップＣ２のデータ入出力回路３は、ステータスデータをＩ/Ｏ選択回路３０に基づいて半導体チップＣ１とは異なる２本のデータバス（Ｉ／Ｏ３〜Ｉ／Ｏ４）を用いて転送する。半導体チップＣ２の残り６本のデータバスは（Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ５〜Ｉ／Ｏ８）は、ハイインピーダンスとする。

以上、半導体チップＣ１、Ｃ２のステータスデータを転送する際、共通するバスｂを用いるが、それぞれに半導体チップＣ１、Ｃ２に対応するデータバスを選択的に用いるため、共通するバス上でのデータの衝突は生ぜず、データの誤読み出しは生じない。

２−２．Ｉ/Ｏ選択回路について
Ｉ/Ｏ選択回路３０はデータを出力する際に、チップ識別回路３２の情報に基づいて出力バスｄのＩ/Ｏを選択する。

２−３．制御回路（制御部）について
制御部４は、ＮＡＮＤ型フラッシュメモリの動作を制御する。すなわち、データ入出力回路３を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。

制御部４は、後述するステータスレジスタ１１にステータスデータをセットする機能を有する。制御部４は、データの書き込み動作、読み出し動作や消去動作を行うときに、ステータスレジスタ１１にステータスデータをセットする。例えば、書き込み動作が終了しているときには、ステータスとしてReadyをセットし、書き込み動作の最中であればステータスとしてBusyをセットとする。

２−４．チップ識別回路
チップ識別回路３２は、複数の半導体チップにおいて、他のチップと自らを識別するために機能する。

２−５．ステータスレジスタ
ステータスレジスタ１１は、半導体チップＣ１、Ｃ２のステータスを示すステータスデータを保持する機能を有する。ステータスレジスタ１１は、制御部４と電気的に接続される。

制御部４により、設定されたステータスデータを、ステータスレジスタ１1は、データ入出力回路３に供給する。データ入出力回路３を介して、メモリコントローラ１に出力する。

２−６. データレジスタ
データレジスタ１０は制御部と電気的に接続される。データレジスタ１０は、データを、データ線Ｄｌｉｎｅを介してセンスアンプ７と送受信する。

２−７. アドレスレジスタ
アドレスレジスタ１２は、アドレス情報、メモリセルアレイのブロック、ページ及びプレーンの情報を保持する。また、アドレスレジスタ１２は、外部のホストから供給されたアドレス情報を制御部４に伝達する。

２−８. 第１コマンドレジスタ
第１コマンドレジスタ１３は、入出力回路から受信したコマンドを記憶し、制御回路４に送信する。

［第１実施形態のステータス読み出し動作］
次に、本実施形態の書き込み動作、及び、ステータス読み出し動作について、図３のタイミング図を用いて説明する。

本実施形態の書き込み動作には、ステータス読み出しを伴う。図３は実施例１の書き込み動作コマンド入力とステータコマンド入力のタイミング図である。図３に示すように半導体チップには各種の信号が入力される。ＣＥ１、ＣＥ２は半導体チップＣ１、Ｃ２を選択する際の入力信号である。ＣＥ１、ＣＥ２をＬに設定して信号を送信すると、各半導体チップＣ１、Ｃ２を選択した状態となる。ＲＥ（Ｒｅａｄ Ｅｎａｂｌｅ）は半導体チップＣ１、Ｃ２からデータを読み出すための入力信号である。その際ＲＥはＬに選択される。ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）は、各半導体チップＣ１、Ｃ２に、コマンド、アドレス、又はデータを送信するための入力信号線である。送信の際、ＷＥはＬが設定される。

半導体記憶装置１００のメモリコントローラ１は、各半導体チップＣ１、Ｃ２にチップ選択信号を送信し一括選択して、動作コマンドを送信する（ｔ１）。この時、ＣＬＥはＨ、ＣＥ１、ＣＥ２はＬ、ＷＥはＬ、ＲＥはＨに設定される。Ｉ/Ｏ１〜Ｉ/Ｏ７はＬ、Ｉ/Ｏ８はＨとし、コマンド「８０ｈ」を供給する。

以下、動作コマンドがＩ／Ｏ線から第１コマンドレジスタに転送されるまでの流れを具体的に説明する。説明を便宜上、Ｉ／Ｏ１に“Ｈ”レベル又は“Ｌ”レベルの信号が供給される場合のみ説明する。Ｉ／Ｏ２〜Ｉ／Ｏ８については、同様の動作が行われる。

第１アンド回路２０はチップ選択回路３１からＬの信号及び制御信号入力回路３３からＬの信号を受信して第１及び第２トランジスタ２１、２２にＬの信号を送信する。その結果、第１及び第２トランジスタ２１、２２はＯＮ状態になる。すなわち、第１及び第２トランジスタ２１、２２は、それぞれ電源電圧（ＶＤＤ）、グランドと接続可能な状態となる。

ここで、Ｉ／Ｏ１から第１データ入力制御部４１が“Ｈ”レベルの信号を受けると、第３トランジスタ２３はＯＮ状態となり、第４トランジスタ２４はＯＦＦ状態となる。したがって、 “Ｌ”レベルの信号が第１及び第３トランジスタ２１、２３を介して第１コマンドレジスタ１３に供給される。

他方、Ｉ／Ｏ１から第１データ入力制御部４１が“Ｌ”レベルの信号を受けると、第３トランジスタ２３はＯＦＦ状態となり、第４トランジスタ２４はＯＮ状態となる。したがって、 “Ｈ”レベルの信号（ＶＤＤ）が第２及び第４トランジスタ２２、２４を介して第１コマンドレジスタ１３に供給される。この第１コマンドレジスタ１３に供給された“Ｌ”の信号または“Ｈ”レベルの信号が「１」か「０」のいずれかのデータに対応する。その後、制御部４は、第１コマンドレジスタ１３のコマンドに基づいてデータの書き込み動作を行う（ｔ１）。

その後、メモリコントローラ１は書き込み状態を知るために、各半導体チップＣ１、Ｃ２にチップ選択信号とステータスコマンドを送信する（ｔ２）。この時、ＣＬＥはＨ、ＣＥ１、ＣＥ２はＬ、ＷＥはＬ、ＲＥはＨに設定される。ステータスコマンドはバスｂを介して各半導体チップＣ１、Ｃ２に送信される。データ入出力回路３は、（ｔ１）と同様にステータスコマンドを受信し、信号を第１コマンドレジスタ１３に送信する。

メモリコントローラ１はステータスコマンドを送信すると、半導体チップからの出力を期待して、Ｉ/Ｏ１〜Ｉ/Ｏ８をハイインピーダンス状態とする。その後、半導体チップＣ１、Ｃ２はこの動作に基づいて次の動作を行う。

半導体チップＣ１、Ｃ２はステータスコマンドに基づいて各半導体チップＣ１、Ｃ２のステータスを、それぞれのデータ入出力回路３から、バスｂを介してメモリコントローラ１に送信する（ｔ３）。この時、ＣＬＥはＬ、ＣＥ１、ＣＥ２はＬ、ＷＥはＨ、ＲＥはＬに設定される。

（ｔ３）のステータス出力時には、チップ識別回路５でチップ識別番号に応じて、バスｂの選択を行う。例えば、半導体チップＣ１は、チップ識別番号（１）とし、半導体チップＣ２は、チップ識別番号（２）とする。例えば、バスｂはＩ/Ｏ１〜Ｉ/Ｏ８を有する時、チップ識別番号（１）の半導体チップ、ここでは、半導体チップＣ１は、Ｉ/Ｏ１、２からステータス情報を出力し、Ｉ/Ｏ３〜Ｉ/Ｏ８に対しては、ハイインピーダンス状態とする。チップ識別番号（２）、ここでは半導体チップＣ２は、Ｉ/Ｏ３、４からステータス情報を出力し、Ｉ/Ｏ１、２及びＩ/Ｏ５〜Ｉ/Ｏ８はハイインピーダンス状態とする。半導体チップＣ１の書き込み動作が終了すると、半導体チップＣ１は書き込み中のステータスから、書き込み終了のステータスをＩ/Ｏ１、２を介して、メモリコントローラ１に送信する。この時、半導体チップC１はＩ/Ｏ１からＨの信号を送信する。

ここで以下、ステータスデータがバスｄに転送されるまでの流れを具体的に説明する。説明を便宜上、Ｉ／Ｏ１に“Ｈ”レベル又は“Ｌ”レベルの信号が供給される場合のみ説明する。Ｉ／Ｏ２〜Ｉ／Ｏ８については、同様の動作が行われる。

第２アンド回路２５はチップ選択回路３１からＬの信号、Ｉ/Ｏ選択回路３０からＬの信号及び制御信号入力回路３３からＬの信号を受信して第５及び第６トランジスタ２６、２７にＬの信号を送信する。その結果、第５及び第６トランジスタ２６、２７はＯＮ状態になる。すなわち、第５及び第６トランジスタ２６、２７は、それぞれ電源電圧（ＶＤＤ）、グランドと接続可能な状態となる。

ここで、ステータスレジスタ１１から第１データ出力制御部４１が“Ｈ”レベルの信号を受けると、第７トランジスタ２８はＯＮ状態となり、第８トランジスタ２９はＯＦＦ状態となる。したがって、 “Ｌ”レベルの信号が第５及び第７トランジスタ２６、２８を介してバスｄに供給される。

他方、ステータスレジスタ１１から第１データ入力制御部４１が“Ｌ”レベルの信号を受けると、第７トランジスタ２８はＯＦＦ状態となり、第８トランジスタ２９はＯＮ状態となる。したがって、“Ｈ”レベルの信号（ＶＤＤ）が第６及び第８トランジスタ２７、２９を介してバスｄに供給される。このバスｄに供給された“Ｌ”の信号または“Ｈ”レベルの信号が「１」か「０」のいずれかのデータに対応する。その後、メモリコントローラ１に送信される（ｔ３）。

半導体チップＣ１の書き込みが終了すると、半導体チップＣ１はＩ/Ｏ１にＨの信号を出力する。半導体チップＣ２は、書き込みが終了していないので、書き込み中のステータスをバスＩ/Ｏ３、４からＬの信号を出力し続ける（ｔ４）。この時、ＣＬＥはＬ、ＣＥ１、ＣＥ２、ＷＥはＨ、ＲＥはＬのまま設定されている。半導体チップＣ１、Ｃ２はステータスの送信を終了すると、Ｉ/Ｏ１〜Ｉ/Ｏ８をハイインピーダンス状態とする（ｔ４）。メモリコントローラ１はこの動作に基づいて次の動作を行う
メモリコントローラ１は、そのステータスの情報に基づいて再度半導体チップＣ１を選択して書き込みコマンドを送信する（ｔ５）。この時、ＣＬＥはＨ、ＣＥ１はＬ、ＣＥ２はＨ、ＷＥはＬ、ＲＥはＨに設定される。

この後、最初のステータスコマンド送信時と同様の方法でメモリコントローラ１は半導体チップＣ１、Ｃ２を一括選択し、ステータスコマンドを送信する（ｔ６）。この時、ＣＬＥはＨ、ＣＥ１はＬ、ＣＥ２はＬ、ＷＥはＬ、ＲＥはＨに設定される。メモリコントローラ１はコマンドの送信を終えるとＩ/Ｏ１〜Ｉ/Ｏ８をハイインピーダンス状態とする。半導体チップＣ１、Ｃ２はこの動作に基づいて次の動作を行う。

選択された各半導体チップＣ１、Ｃ２は、それぞれのチップ識別番号に応じたバスｂを選択し、ステータスデータをメモリコントローラ１に送信する（ｔ７）。この時、ＣＬＥはＬ、ＣＥ１、ＣＥ２はＬ、ＷＥはＨ、ＲＥはＬに設定される。メモリコントローラ１はこの半導体チップから送信されたステータスデータに基づいて次の動作を行う。

メモリコントローラ１は各半導体チップのステータスを受信し（ＲＥはＬ）、コマンド発行のために、半導体チップのＲＥをＨに設定する。それに対応して、半導体チップは、Ｉ／Ｏ１〜Ｉ／Ｏ８をハイインピーダンス状態とする。メモリコントローラは、書き込み可能な状態である判断した順に、各半導体チップＣ１、Ｃ２に書き込みコマンドを送信する（ｔ８）半導体チップＣ２は書き込み可能と判断されたため、この時、ＣＬＥはＨ、ＣＥ１はＨ、ＣＥ２はＬ、ＷＥはＬ、ＲＥはＨに設定される。その後ステータスコマンドの送信動作が行われる（ｔ９）。ＣＬＥはＨ、ＣＥ１、ＣＥ２はＬ、ＷＥはＬ、ＲＥはＨに設定される。同様な方法で書き込みとステータス読み出し動作が所定の回数繰り返して行われる（ｔ１０）。

なお本実施形態において半導体チップＣ１及びＣ２を用いたが、半導体チップは３以上用いても良い。例えば、半導体チップＣ１、Ｃ２、Ｃ３、Ｃ４を有する場合、バスｂのＩ/Ｏ１、２、Ｉ/Ｏ３、４、Ｉ/Ｏ５、６、Ｉ/Ｏ７、８は、それぞれの半導体チップに割り振られる。半導体チップ
ごとに割り振られていないＩ/Ｏ１〜８についてはハイインピーダンス状態であるとする。例えば、半導体チップＣ１の場合、半導体チップＣ１と接続されるバスｂのＩ/Ｏ３〜８はハイインピーダンス状態である。

［第１実施形態の効果］
比較例として、書き込み動作及びステータス読み出し動作で、各半導体チップを個別に選択して、各半導体チップのステータスデータを個別に読み出す場合を検討する。

この場合、メモリコントローラ１は、ステータスを読み出すための読み出しコマンドを個別に半導体チップに供給する必要がある。コマンドの供給回数が半導体チップの個数だけ行う必要がある。

しかし、本実施形態において、メモリコントローラ１は、半導体チップＣ１、Ｃ２を一括して選択し、読み出しコマンドを供給する。その結果、一度のステータスコマンドの発行により複数の半導体チップを読むことができる。これは、複数半導体チップからのステータスを読み出す時間を短縮できるとともに、ステータスコマンドの発行回数を抑制し、それによる電力消費を低減できる。また、バスｂを半導体チップ間で共通して用いているため、各半導体チップ間を切り替えてステータス情報を得るにおいて、バスｂでは、コマンド入力データとステータスデータが行きかうことになり、バスｂでその充放電電流が発生する。このため、半導体チップが多い程又はステータスコマンドの発行回数が多い程比較例と比べて、本実施形態の半導体記憶装置は消費電力を低減できる。

（第２実施形態）
[第２実施形態の構成]
第２実施形態の接続例は図２の半導体記憶装置のブロック図と基本的に同様であるが、半導体チップＣ１、Ｃ２は第２コマンドレジスタ３５を有すること、メモリコントローラ１と信号線ｄ１、ｄ２を介して接続され、メモリコントローラ１から記憶部制御信号を受信する点で第１実施形態と異なる。以下、第２実施形態の半導体記憶装置について説明する。

図４は第２実施形態の半導体記憶装置１００の半導体チップとメモリコントローラ１の接続例を示す図である。各半導体チップＣ１、Ｃ２はメモリコントローラ１と信号線ｄ１、ｄ２を介して接続される。

図５は第２実施形態の半導体記憶装置１００の半導体チップの構成を示すブロック図である。

図に示すように半導体記憶装置１００は第２コマンドレジスタ３５を有する。

第２実施形態において、メモリコントローラ１は信号線ｄ１、ｄ２を介して半導体チップＣ１、Ｃ２にコマンド記憶部選択信号を送信する。制御部４は、コマンド記憶部選択信号を、制御信号入力回路３３を介して受信すると、第１コマンドレジスタ及び第２コマンドレジスタ選択する。

[第２実施形態の動作方法]
図を用いながら、第２実施形態の半導体記憶装置１００の動作方法について説明をする。以下、第２実施形態の半導体記憶装置１００の動作方法を示す。

図６は第２実施形態の半導体記憶装置１００の動作コマンド入力とステータコマンド入力のタイミング図である。図７は第２実施形態の半導体記憶装置１００の半導体チップとメモリコントローラ１の動作のフローを示す図である。

図６に示すように、メモリコントローラ１の各入力信号が示されている。本実施形態において、コマンド記憶部制御信号を設ける。コマンド記憶部制御信号がＬに設定されると、第２コマンドレジスタが選択され、第２コマンドレジスタに記憶されたコマンドが発行される。他の信号については第１実施形態と同様である。

まず、メモリコントローラ１は各半導体チップＣ１、Ｃ２にチップ選択信号、コマンド記憶部選択信号、書き込みコマンドを送信する(Ｔ１)。この時、図７に示すように、ＣＬＥはＨ、ＣＥ１、ＣＥ２はＬ、ＷＥはＬ、ＲＥはＨ、コマンド記憶部制御信号はＬに設定される。半導体チップＣ１、Ｃ２内のチップ識別回路５はチップ選択信号及びコマンド記憶部選択信号に基づいて第２コマンドレジスタを選択する。選択された第２コマンドレジスタはメモリコントローラ１から受信した書き込みコマンドを記憶する（Ｔ１）。制御部４は第２コマンドレジスタの書き込みコマンドに基づいて書き込み動作を開始する（Ｔ１）。

次に、メモリコントローラ１は、半導体チップＣ１、Ｃ２を一括選択すると同時に、半導体チップＣ１、Ｃ２にステータスコマンドを送信する（Ｔ２）。この時、ＣＬＥはＨ、ＣＥ１、ＣＥ２はＬ、ＷＥはＬ、ＲＥはＨ、コマンド記憶部制御信号はＨに設定される。メモリコントローラ１はステータスコマンドの送信を終了するとＩ/Ｏ１〜Ｉ/Ｏ８をハイインピーダンス状態とする。半導体チップＣ１、Ｃ２はこの動作に基づいて次の動作を行う。

次に、半導体チップＣ１、Ｃ２は各半導体チップＣ１、Ｃ２のステータスをチップ識別番号に応じて、バスｂをそれぞれ選択して、メモリコントローラ１に送信する（Ｔ３）。この時、ＣＬＥはＬ、ＣＥ１〜ＣＥ２はＬ、ＷＥはＨ、ＲＥはＬ、コマンド記憶部制御信号はＨに設定される。

半導体チップＣ１の書き込みが終了すると、半導体チップＣ１のステータスをメモリメモリコントローラ１に送信する（Ｔ４）。

メモリコントローラ１は半導体チップＣ１のステータスの変化を受け、それに基づいて半導体チップＣ１を選択し、第２コマンドレジスタに記憶しておいたコマンドを実行させる。コマンド記憶部制御信号を受信した半導体チップＣ１は第２コマンドレジスタを選択し、第２コマンドレジスタに記憶しているコマンドに基づいた動作を再度行う（Ｔ５）。この時、ＣＬＥはＨ、ＣＥ１はＬ、ＣＥ２はＨ、ＷＥはＬ、ＲＥはＬ、コマンド記憶部制御信号はＬに設定される。

同様に、書き込み動作を終えた半導体チップＣ２はメモリコントローラ１に自身のステータスを送信する（Ｔ６）。ＣＬＥはＬ、ＣＥ１とＣＥ２はＬ、ＷＥはＨ、ＲＥはＬ、コマンド記憶部制御信号はＨに設定される。

次に、メモリコントローラ１は受信したステータスに基づき半導体チップＣ２にコマンド記憶部制御信号を送信する（Ｔ７）。この時、ＣＬＥはＨ、ＣＥ１はＨ、ＣＥ２はＬ、ＷＥはＬ、ＲＥはＬ、コマンド記憶部制御信号はＬに設定される。信号に基づいて、半導体チップＣ２は第２コマンドレジスタを選択し、第２コマンドレジスタから発行されるコマンドに基づいて書き込み動作を行う。

［第２実施形態の効果］
本実施形態において、半導体チップＣ１、Ｃ２は、書き込み動作を行うと同時に、半導体チップ内に第２コマンドレジスタには書き込みコマンドを記憶させる。

メモリコントローラ１は半導体チップＣ１、Ｃ２をＣＥ１、ＣＥ２を選択することにより、同時選択してステータスコマンドを送信して、チップ識別番号に応じて選択されたバスｂから半導体チップＣ１、Ｃ２のステータスが出力され続ける。

ステータス情報により、次の書き込み動作が可能となると、メモリコントローラ１は、バスｂを介してコマンド入力を行うのでなく、予め第２コマンドレジスタに記憶しておいたコマンドにてコマンドを実行するため、バスｂを用いる必要がない。そのため、バスｂは各チップのステータス情報を出し続けることが可能となる。

本実施形態と第１の実施形態を比較すると、コマンドを送信する回数を抑制することが可能となり、さらに消費電力を抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨を含まれるとともに、特許請求の範囲に記載された発明と均等の範囲に含まれる。

１…メモリコントローラ
２…メモリセルアレイ
３…データ入出力回路
４…制御部
５…チップ識別回路
６…ロウデコーダ
７…センスアンプ
１０…データレジスタ
１１…ステータスレジスタ
１２…アドレスレジスタ
１３…第１コマンドレジスタ
２０…第１アンド回路
２１…第１トランジスタ
２２…第２トランジスタ
２３…第３トランジスタ
２４…第４トランジスタ
２５…第２アンド回路
２６…第５トランジスタ
２７…第６トランジスタ
２８…第７トランジスタ
２９…第８トランジスタ
３０…Ｉ／Ｏ選択回路
３１…チップ選択信号回路
３２…チップ識別信号入力部
３３…制御信号入力回路
３５…第２コマンドレジスタ
４１〜４８…第１〜第８データ入力制御部
５１〜５８…第１〜第８データ出力制御部
１００…半導体記憶装置
Ｃ１、Ｃ２…半導体チップ
ａ１、ａ２…信号線
ｂ…バス
ｃ…信号線群
ｄ１、ｄ２…信号線

Claims (5)

1. 第１データ入出力回路と、第１半導体チップ識別回路と、第１コマンドレジスタと、第１制御部と、第１チップ選択回路と、第１制御信号入力回路と、第１I/Ｏ選択回路とを有する第１半導体チップと、
   第２データ入出力回路と、第２半導体チップ識別回路と、第２コマンドレジスタと、第２制御部と、第２チップ選択回路と、第２制御信号入力回路と、第２I/Ｏ選択回路とを有する第２半導体チップと、
   前記第１の半導体チップ及び前記第２の半導体チップと第１の配線を介して共通に接続され、前記第１の半導体チップ及び前記第２の半導体チップと第２の配線を介して共通に接続され、第１の半導体チップと第３の配線を介して接続され、第２の半導体チップと第４の配線を介して接続されたメモリコントローラと、
   を備え、
   前記メモリコントローラは第３の配線及び第４の配線を介してチップ選択信号を送信し、第１及び第２の半導体チップを同時に選択した後、コマンドを第２の配線を介して送信し、
   前記第１半導体チップと前記第２半導体チップのデータを前記第２の配線を介して一括して受信する半導体記憶装置。
2. 前記第１の配線を複数有し、
   前記第１データ入出力回路は、前記コマンド及び前記データの入力を制御する第１データ入力制御部と、前記データの出力を制御する第１データ出力制御部とを有し、
   前記第２データ入出力回路は、前記コマンド及び前記データの受信を制御する第２データ入力制御部と、前記データの出力を制御する第２データ出力制御部とを有する請求項２に記載の半導体記憶装置。
3. 前記第１半導体チップは第３コマンドレジスタを有し、
   前記第２半導体チップは第４コマンドレジスタを有し、
   前記第１制御部は前記第１コマンドレジスタ及び前記第３コマンドレジスタを選択して動作し、前記第２制御部は前記第２コマンドレジスタ及び前記第４コマンドレジスタを選択して動作を行う請求項１又は請求項２に記載の半導体記憶装置。
4. 前期コマンドはステータスコマンドである請求項１乃至請求項３に記載の半導体記憶装置。
5. 前記第１の配線はＩ/Ｏ１〜Ｉ/Ｏ８を有する請求項２に記載の半導体記憶装置。

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