TWI677881B - 半導體儲存裝置 - Google Patents

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Abstract

本發明提供一種半導體儲存裝置，可防止多個儲存晶片之間的忙碌狀態的不一致。本發明的半導體儲存裝置包含主晶片與至少一個從晶片。主晶片及從晶片包含能夠保存保護資訊的狀態暫存器，當輸入有用以將狀態暫存器的保護資訊鎖定的防寫指令時，將保護資訊及鎖定資訊編程於儲存陣列中。這時，以被選擇的儲存晶片中的編程時間比未被選擇的儲存晶片中的編程時間長的方式控制編程。

Description

半導體儲存裝置
本發明涉及一種堆疊有多個晶粒或晶片的半導體儲存裝置，尤其涉及一種搭載有序列周邊介面（serial peripheral interface，SPI）功能的快閃記憶體。
多晶片封裝（multichip package）是將多個相同種類或不同種類的晶粒或晶片堆疊在一個封裝內而成的，例如，可通過堆疊相同種類的儲存晶片來擴大儲存容量、或者通過堆疊不同種類的儲存晶片來提供不同的儲存（storage）功能。例如，日本專利特開2008-300469號公報揭露的非揮發性半導體儲存裝置是將多個儲存陣列晶片和進行儲存陣列晶片的控制的控制晶片層疊，並將儲存陣列晶片的貫通電極和控制晶片的貫通電極對準，而進行兩貫通電極的電性連接。另外，日本專利特開2014-57077號公報揭露的半導體器件是將主快閃儲存晶片和從快閃儲存晶片層疊，並使從快閃儲存晶片的非核心電路不存在，而自主快閃儲存晶片對從快閃儲存晶片供給器件動作所需要的信號及電壓。
在堆疊有多個儲存晶片的記憶體裝置中，各個儲存晶片會監控自主機電腦（host computer）輸出的位址，並檢測自身是否為被選擇的儲存晶片。主機電腦不需要使用用以選擇儲存晶片的特定指令（command），只要像處理單片（monolithic）的儲存晶片那樣對記憶體裝置輸出指令或位址即可（以下，將這種記憶體裝置稱為單片堆疊晶粒）。
另外，亦可將經堆疊的儲存晶片的其中一個設定為主（master）晶片，並將另一個設定為從（slave）晶片，並進行主晶片或從晶片的識別。主/從的設定例如可通過熔絲或金屬選件（metal option）來進行。例如，將主晶片的標識（identification，ID）設定為“00”，將從晶片的ID設定為“01”，主晶片可在BA10=L（塊位址（block address）“10”為L）時被選擇，且從晶片可在BA10=H時被選擇。
在這種單片堆疊的快閃記憶體中，可能出現主晶片是忙碌（busy）的期間和從晶片是忙碌的期間不一致的情況。例如，有以下課題：儘管主晶片不是忙碌狀態，但從晶片是忙碌狀態，則即使根據來自主機電腦的位址而選擇從晶片，也無法在從晶片中執行由主機電腦所指示的動作。
例如，搭載有SPI功能的反及（NAND）快閃記憶體具備有狀態暫存器（status register，SR），所述狀態暫存器保存與快閃記憶體的動作或規格相關的保護資訊或者快閃記憶體是否處於忙碌狀態的資訊等。對狀態暫存器的存取（access）能夠通過讀指令或寫指令來進行，使用者可將例如儲存陣列的能夠利用的區域、錯誤校正碼的有無使用、所保護的塊的資訊等保護資訊寫入至狀態暫存器中。在像SPI-NAND那樣不具有忙碌/就緒引腳（pin）的快閃記憶體中，使用者可通過讀取狀態暫存器來得知快閃記憶體是否為忙碌狀態。
在快閃記憶體中搭載有將寫入至狀態暫存器中的資訊、或者寫入至儲存陣列的無法由使用者存取的一次性編程區域中的資訊鎖定的功能。一次性編程區域例如是可保存與快閃記憶體的動作或規格等相關的重要參數等資訊的區域。
在將保存於狀態暫存器或一次性編程區域中的資訊鎖定（禁止改寫）的情況下，自主機電腦對快閃記憶體發出防寫（write protect）指令（以下，WP指令）。快閃記憶體若接收到WP指令，則將分配於狀態暫存器或一次性編程區域中的熔絲暫存器（fuse register）的特定的標記位元（flag bit）設定為例如“1”，之後，禁止用以將狀態暫存器或一次性編程區域的資料改寫的寫指令的存取。另外，當執行WP指令時，快閃記憶體將設定於熔絲暫存器中的鎖定資訊或寫入至狀態暫存器中的保護資訊編程於儲存陣列內的冗餘區域。由於熔絲暫存器或狀態暫存器為揮發性，因此需要將鎖定資訊或保護資訊永久地保存於非揮發性的冗餘區域中。當快閃記憶體的電源再接通時，自冗餘區域中讀出的保護資訊或鎖定資訊被載入至狀態暫存器或熔絲暫存器中。
當自主機電腦發出狀態暫存器的讀指令時，自被選擇的儲存晶片中讀出狀態暫存器的內容。在單片堆疊晶粒的情況下，由於儲存晶片的選擇是通過位址來確定，因此，主晶片與從晶片各自的狀態暫存器必須始終相同。因此，在單片堆疊晶粒中，在自主機電腦發出寫指令的情況下，主晶片及從晶片同時執行寫指令，並進行狀態暫存器/一次性編程區域的改寫，另外，在發出WP指令的情況下，主晶片及從晶片也同時執行WP指令，且為了將狀態暫存器或一次性編程區域鎖定而對熔絲暫存器設置“1”。
然而，在這種單片堆疊晶粒的動作中，存在如下課題。 （一）、通常，根據狀態暫存器的讀指令來監視被選擇的儲存晶片的忙碌狀態是可行的，但使用者無法監視未被選擇的儲存晶片的狀態。因此，未被選擇的儲存晶片的鎖定動作（包括對冗餘區域的編程動作）必須比被選擇的儲存晶片的鎖定動作更早地結束。否則，儘管未被選擇的儲存晶片仍為忙碌，但使用者會通過讀指令而自被選擇的儲存晶片中獲得就緒狀態的輸出。（二）、若兩個儲存晶片同時執行WP指令，則同時進行對儲存陣列的編程，因此動作電流（Icc）成為兩倍。
本發明目的在於提供一種防止多個儲存晶片之間的忙碌狀態的不一致的、半導體儲存裝置。進而，本發明的目的在於提供一種抑制消耗電流的峰值的半導體儲存裝置。
本發明的半導體儲存裝置包含多個儲存晶片，基於自外部所供給的位址來選擇多個儲存晶片中的任一個，多個儲存晶片中的每一個包括：狀態暫存器，能夠保存保護資訊；非揮發性的儲存陣列；寫入部件，回應於來自外部的指令來進行對所述狀態暫存器的寫入；讀出部件，回應於來自外部的指令來進行所述狀態暫存器的讀出；禁止寫入部件，回應於來自外部的指令來禁止對所述狀態暫存器的寫入，並且將所述保護資訊及禁止寫入的資訊編程於所述儲存陣列的特定區域中；以及控制部件，控制儲存晶片的動作，且被選擇的儲存晶片的控制部件以禁止寫入部件的編程時間比未被選擇的儲存晶片中的禁止寫入部件的編程時間長的方式控制編程。
在一實施形態中，未被選擇的儲存晶片的控制部件以禁止寫入部件的編程時間比被選擇的儲存晶片中的禁止寫入部件的編程時間短的方式控制編程。在一實施形態中，以被選擇的儲存晶片的編程脈衝數比未被選擇的儲存晶片的編程脈衝數多的方式控制編程。在一實施形態中，在被選擇的儲存晶片中進行編程後進行未被選擇的儲存晶片的編程，在進行未被選擇的儲存晶片的編程期間，在被選擇的儲存晶片中以使忙碌狀態持續的方式進行等待時間的控制。在一實施形態中，在未被選擇的儲存晶片中進行編程後進行被選擇的儲存晶片的編程，在進行未被選擇的儲存晶片的編程期間，以等待編程開始的方式對被選擇的儲存晶片進行控制。在一實施形態中，被選擇的儲存晶片的讀出部件將所述狀態暫存器的內容中包含的忙碌狀態輸出。在一實施形態中，所述控制部件基於來自外部的位址來判定自身是否為被選擇的儲存晶片，且被選擇的儲存晶片回應於來自外部的指令來進行動作。在一實施形態中，所述控制部件判定來自外部的指令是否為與狀態暫存器相關的指令，當是與狀態暫存器相關的指令時，被選擇的儲存晶片及未被選擇的儲存晶片回應於與狀態暫存器相關的指令來進行動作。在一實施形態中，多個儲存晶片是快閃記憶體。在一實施形態中，多個儲存晶片搭載能夠與自外部供給的時脈信號同步地進行資料的輸入輸出的序列介面功能。
根據本發明，由於使被選擇的儲存晶片中的編程時間比未被選擇的儲存晶片中的編程時間長，因此，可防止儘管未被選擇的儲存晶片是忙碌狀態，但被選擇的儲存晶片不是忙碌狀態這一現象的產生。
接下來，參照附圖對本發明的實施方式進行詳細說明。在優選形態中，本發明的半導體儲存裝置是將主側的儲存晶片與一個或多個從側的儲存晶片堆疊而成的NAND型或者反或（NOR）型的快閃記憶體。但是，本發明的半導體儲存裝置也可以包含與快閃記憶體為不同種類的動態隨機存取記憶體（DRAM）等儲存晶片或其他儲存晶片。進而，快閃記憶體還能搭載能夠與時脈信號同步地進行資料的輸入輸出的序列介面功能。
圖1中示出本發明的實施例的單片堆疊的快閃記憶體裝置的概略構成。快閃記憶體裝置100包含主側的儲存晶片200（主晶片）、與至少一個從側的儲存晶片300（從晶片）。本例中，例示了一個從晶片300，但快閃記憶體裝置100也可以包含兩個以上的從晶片。快閃記憶體裝置100例如包括球柵陣列（BGA）封裝或晶片級封裝（CSP）封裝。例如，BGA封裝是將經堆疊的主晶片和從晶片覆晶（flip chip）安裝在柔性電路基板上，或者通過打線接合（wire-bonding）而連接於電路基板。
主晶片200包括：儲存陣列210，包含多個NAND串單元（string unit）；周邊電路220，包含進行儲存陣列的列或行的選擇的解碼器或頁面緩衝器/感測電路等；控制器230，控制主晶片200整體的動作；輸入輸出電路240，經由外部端子而在與主機電腦10之間構成信號等的收發的外部介面。從晶片300具有與主晶片200相同的構成，即，包括：儲存陣列310，包含多個NAND串單元；周邊電路320，包含進行儲存陣列的列或行的選擇的解碼器或頁面緩衝器/感測電路等；控制器330，控制從晶片300整體的動作；輸入輸出電路340，經由外部端子而在與主機電腦10之間構成信號等的收發的外部介面。再者，快閃記憶體裝置100的外部端子可為主晶片200與從晶片300所共用。
主晶片200的輸入輸出電路240及從晶片300的輸入輸出電路340例如可包含：資料登錄輸出用的外部端子、用以輸入控制信號（位址鎖存致能（address latch enable）、指令鎖存致能（command latch enable）等）的外部端子、輸出忙碌信號/就緒（ready）信號的外部端子、用以輸入時脈信號的端子等。但是，搭載有SPI功能的快閃記憶體裝置是利用與NOR型快閃記憶體的互換性進行動作，因此，應注意到也可以包含輸入資料的輸入端子、輸出資料的輸出端子、輸入時脈信號的時脈端子、晶片選擇端子、防寫端子等，而未必具備輸出忙碌信號或就緒信號的端子這一點。
主晶片200及從晶片300經由輸入輸出電路240及輸入輸出電路340而連接於主機電腦10，主機電腦10對快閃記憶體裝置100賦予讀出、編程、抹除、讀出狀態暫存器的內容的讀指令、進行對狀態暫存器的寫入的寫指令、用以將狀態暫存器或一次性編程區域鎖定的WP指令等。主晶片200及從晶片300監視自主機電腦10經由輸入輸出電路240及輸入輸出電路340所輸入的位址，並判定自身是否被選擇。主晶片200或從晶片300在自身被選擇時，執行由主機電腦10賦予的指示。但是，在接收到進行狀態暫存器的寫入的寫指令的情況下，主晶片200及從晶片300分別執行寫指令，並對各自的狀態暫存器寫入相同內容，進而，在接收到WP指令的情況下，主晶片200及從晶片300也分別執行WP指令，並進行狀態暫存器/一次性編程區域的鎖定動作。另外，在接收到狀態暫存器的讀指令的情況下，被選擇的儲存晶片讀出狀態暫存器的內容並將其輸出。
圖2是表示本實施例的主晶片的內部構成的圖。主晶片200包括：儲存陣列210，其中多個儲存單元排列成矩陣狀；周邊電路220；控制器230；以及輸入輸出電路240。再者，從晶片300具有與主晶片200相同的構成，因此，這裡，僅對主晶片200的內部構成進行說明。
周邊電路220包括：位址暫存器221，經由輸入輸出電路240接收位址資料；字元線選擇電路222，基於來自位址暫存器221的列位址資訊Ax來進行塊的選擇及字元線的選擇等；頁面緩衝器/感測電路223，保持自字元線選擇電路222所選擇的頁面中讀出的資料，或者保持應在所選擇的頁面編程的輸入資料；行選擇電路224，基於來自位址暫存器221的行位址資訊Ay來選擇頁面緩衝器/感測電路223內的行位址的資料；狀態暫存器225，保存針對快閃記憶體的動作或規格等而由使用者設定的保護資訊或者快閃記憶體是否處於忙碌狀態的資訊等；以及內部電壓產生電路226，生成資料的讀出、編程和抹除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers等）。控制器230自輸入輸出電路240接收指令來控制主晶片200的動作。
儲存陣列210在行方向具有m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。在一個儲存塊中形成有多個將多個儲存單元串聯連接而成的NAND串單元。儲存陣列進而包含無法由使用者存取的冗餘區域或一次性編程區域。
在儲存陣列210的讀出動作時，對位元線施加正電壓，對被選擇的字元線施加例如0 V，對未被選擇的字元線施加通過電壓，對共用源極線施加0 V。在編程動作時，對被選擇的字元線施加高電壓的編程電壓Vpgm，對未被選擇的字元線施加中間電位，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對塊內的被選擇的字元線施加0 V，對P阱施加高電壓，將浮動柵極的電子抽出至基板，由此以塊為單位來抹除數據。
主機電腦10在使快閃記憶體裝置100執行所需動作時，對快閃記憶體裝置100輸出指令或位址等。控制器230/控制器330基於來自主機電腦10的位址來判定自身是否被選擇，若判定為自身被選擇，則執行來自主機電腦10的指令。但是，來自主機電腦10的指令為進行對狀態暫存器的寫入的寫指令或者狀態暫存器的WP指令的情況是例外，控制器230/控制器330在接收到這些指令時，無論位址如何，均在各自的晶片中執行寫指令或WP指令。在狀態暫存器的讀指令的情況下，被選擇的儲存晶片輸出狀態暫存器的內容。
圖3中示出與狀態暫存器相關的指令的動作流程。控制器230/控制器330若自主機電腦10接收指令（S100），則判定所述指令是否符合與狀態暫存器相關的寫指令或WP指令（S110）。若為與狀態暫存器相關的指令，則在被選擇的儲存晶片及未被選擇的儲存晶片中分別執行與狀態暫存器相關的指令（S120），若為除此以外的指令，則被選擇的儲存晶片執行指令（S130）。
接下來，圖4中示出執行WP指令時的動作流程。若接收到WP指令（S200），則控制器230/控制器330執行WP指令，並將用以鎖定狀態暫存器/一次性編程區域的鎖定資訊設定於熔絲暫存器中（S210）。例如，對分別分配於狀態暫存器/一次性編程區域中的熔絲暫存器的位元設定“1”。若在熔絲暫存器中作為鎖定資訊而被設定為“1”，則禁止由之後的寫指令對狀態暫存器或一次性編程區域的存取。
另外，控制器230/控制器330在執行WP指令的情況下，進而將寫入至狀態暫存器中的保護資訊與設定於熔絲暫存器中的鎖定資訊編程於儲存陣列的預定冗餘區域（S220）。所述動作是對儲存陣列的選擇頁面的通常編程。狀態暫存器或熔絲暫存器為揮發性，當將快閃記憶體斷開電源時，保存於這些暫存器中的資料被抹除。當再接通快閃記憶體的電源時，控制器230/控制器330自儲存陣列的冗餘區域中讀出保護資訊及鎖定資訊，並將所讀出的保護資訊及鎖定資訊載入至狀態暫存器及熔絲暫存器中。
以下對本發明的第一實施例的執行WP指令時的保護資訊及鎖定資訊的編程控制進行說明。為方便說明，將被選擇的儲存晶片設為主晶片，將未被選擇的儲存晶片設為從晶片。
在第一實施例中，當在主晶片及從晶片中執行WP指令時，確保主晶片的忙碌期間比從晶片的忙碌期間長。具體來說，控制器230/控制器330對編程動作進行控制，使得在主晶片中將保護資訊及鎖定資訊編程時的編程時間Tm比在從晶片中將保護資訊及鎖定資訊編程時的編程時間Ts長（Tm＞Ts）。
關於編程，通常利用增量階躍脈衝編程（Incremental Step Pulse Programming，ISPP）來施加編程脈衝，並根據驗證（Verify）的合格與否來施加下一個編程脈衝，但在本實施例中，將對主晶片施加的編程脈衝數Nm固定，將對從晶片施加的編程脈衝數Ns固定，並設定為編程脈衝數Nm＞編程脈衝數Ns。另外，使將保護資訊及鎖定資訊進行編程的位元的驗證始終不合格。另外，調整編程電壓及脈衝施加時間以使保護資訊及鎖定資訊是透過一次或者比Nm/Ns少的編程脈衝次數被編程，並使驗證不合格，另一方面，接下來施加編程脈衝時，也可以對被選擇的位元線設置成為禁止編程的資料“1”。這樣，使主晶片的編程以編程脈衝數Nm強制結束，從晶片的編程以編程脈衝數Ns強制結束。與所述編程脈衝次數Nm、編程脈衝次數Ns或驗證動作相關的控制資訊也可以作為修整資訊而預先設定於儲存陣列的冗餘區域，或者可由使用者適當設定變更。控制器230/控制器330在執行WP指令時，基於所述控制資訊來控制編程。
這樣，在主晶片及從晶片同時執行WP指令的情況下，以主晶片的編程時間始終比從晶片的編程時間長的方式控制編程，或者以從晶片的編程時間始終比主晶片的編程時間短的方式控制編程。藉此，當回應於來自主機電腦的讀指令而主晶片輸出狀態暫存器的內容時，可避免出現從晶片是忙碌狀態而主晶片不是忙碌狀態（就緒狀態）的不良狀況。換句話說，當主晶片輸出就緒狀態時，從晶片始終處於就緒狀態。
圖5中示出第一實施例的編程動作的流程。當自主機電腦10發出WP指令時（S300），判定自身是否為被選擇的儲存晶片（S310），在自身被選擇的情況下，控制器230/控制器330以編程脈衝次數Nm將保護資訊及鎖定資訊編程於儲存陣列的冗餘區域（S320），若未被選擇，則以編程脈衝次數Ns將保護資訊及鎖定資訊編程於儲存陣列的冗餘區域（S330）。
圖6中示出本實施例的主晶片及從晶片的忙碌狀態的轉變。在時刻t1，若輸入WP指令，則主晶片及從晶片執行WP指令，主晶片及從晶片成為忙碌狀態。然後，從晶片在時刻t2結束鎖定資訊及保護資訊的編程，忙碌狀態結束。主晶片在自時刻t2起延遲了的時刻t3，結束鎖定資訊及保護資訊的編程，忙碌狀態結束。這樣，從晶片的忙碌狀態必定比主晶片的忙碌狀態更早地結束。
在搭載有SPI功能的快閃記憶體中，用以輸出忙碌信號/就緒信號的外部端子並非必需，可通過讀出狀態暫存器來監視是否為忙碌狀態。但是，若快閃記憶體具備輸出忙碌信號/就緒信號的外部端子時，可經由外部端子將忙碌資訊輸出至主機電腦。
接下來，對本發明的第二實施例進行說明。在第一實施例中，由於主晶片及從晶片同時執行WP指令，因此，將保護資訊及鎖定資訊編程時的消耗電流成為兩倍。本發明的第二實施例為了避免兩倍的消耗電流，使主晶片及從晶片不同時執行編程，因此導入編程的等待時間。
本發明的第二實施例通過在各儲存晶片中準備內部計數器，其中一個儲存晶片利用計數器來計數等待時間，直至另一個儲存晶片的編程動作結束的時間為止，並在另一個儲存晶片的編程動作結束後，開始編程動作。另外，在另一個儲存晶片進行編程動作期間，其中一個儲存晶片利用計數器來計數等待時間，從而使忙碌狀態持續。
舉例而言，假設主晶片先進行編程動作。首先，主晶片若接收到WP指令，則立即開始編程動作。另一方面，從晶片等待編程的開始，直至主晶片成為就緒狀態為止。此處，以從晶片的等待時間tWAIT比主晶片的編程時間tPGM大的方式設置從晶片的計數值（tWAIT＞tPGM）。
接著，當主晶片結束編程時，從晶片開始編程。在從晶片的編程動作過程中，主晶片使忙碌狀態持續。此處，以主晶片的等待時間tWAIT比從晶片的編程時間tPGM大的方式設置主晶片的計數值（tWAIT＞ tPGM）。
圖7中示出本實施例的主晶片及從晶片的忙碌狀態的轉變。當在時刻t1自主機電腦輸入WP指令時，主晶片執行WP指令，即，將保護資訊及鎖定資訊編程於儲存陣列的冗餘區域。此處，主晶片的編程脈衝數Nm1固定為預定數量，且與第一實施例同樣地，主晶片在施加了編程脈衝數Nm1後，強制結束編程。因此，主晶片中的編程時間tPGM是一定的。
另一方面，從晶片在時刻t1不執行WP指令，並根據設定於計數器中的計數值進入等待時間狀態。此處，將從晶片的等待時間tWAIT設定得比主晶片所需的編程時間tPGM長一些。
接著，主晶片在時刻t2結束編程動作，此時，從晶片仍處於等待時間中。主晶片一結束編程動作後，便根據設定於計數器中的時間，進入等待時間狀態，在此期間，使忙碌狀態持續。
在自時刻t2起經過一定時間後的時刻t3，從晶片剛一結束等待時間便開始編程。此處，從晶片的編程脈衝數Ns1固定為預定數量，且與第一實施例時同樣地，從晶片在施加了編程脈衝數Ns1時，強制結束編程。因此，從晶片中的編程時間tPGM是一定的。另外，將主晶片的等待時間tWAIT被設定得比從晶片的編程時間tPGM長。
在時刻t4，從晶片結束編程，在自時刻t4起經過一定時間後的時刻t5，主晶片的等待時間結束，主晶片的忙碌狀態結束。藉此，從晶片的忙碌必定在主晶片的忙碌結束之前結束，從而可防止當主晶片的忙碌結束時從晶片的忙碌未結束的不良狀況。
另外，在確定編程動作的容許時間tALLOW的情況下，可以透過使主晶片的編程時間tPGM與從晶片的編程時間tPGM的合計值小於容許時間tALLOW的方式設定編程時間tPGM。例如，當容許時間tALLOW為700 μs，一次編程脈衝的施加時間為50 μs時，考慮到主晶片的編程結束時刻t2與從晶片的編程開始時刻t3的不連續時間，可將主晶片的編程脈衝數Nm1設定為六次以下（tPGM=300 μs），並將從晶片的編程脈衝數Ns1設定為六次以下（tPGM=300 μs）。
接下來，對本發明的第三實施例進行說明。當自主機電腦10發出狀態暫存器的讀指令時，主晶片（即被選擇的儲存晶片）的狀態暫存器的內容被輸出至主機電腦。因此，在第三實施例中，當發出WP指令時，係先使從晶片執行WP指令，之後使主晶片執行WP指令。
圖8中示出第三實施例的主晶片與從晶片的忙碌狀態的轉變。當在時刻t1主機電腦輸入WP指令時，從晶片執行WP指令，即，將保護資訊及鎖定資訊編程於儲存陣列的冗餘區域。此處，從晶片的編程脈衝數Ns2固定為預定數量，且與第一實施例同樣地，從晶片在施加了編程脈衝數Ns2時，強制結束編程。因此，從晶片中的編程時間tPGM是一定的。
另一方面，主晶片在時刻t1不執行WP指令，並根據設定於計數器中的計數值進入等待時間的狀態。此處，將主晶片的等待時間tWAIT設定得比從晶片的編程時間tPGM長一些。
在時刻t2，從晶片結束編程動作。之後，在時刻t3，主晶片剛一結束等待時間便開始編程，並在時刻t4結束編程。這裡應注意的是，主晶片的編程脈衝數不固定，也不強制使驗證不合格，而是與通常編程時同樣地進行。即，在保護資訊及鎖定資訊的驗證合格的時間點，編程即結束。藉此，能夠使執行WP指令所需要的時間比第二實施例時短。另外，值得一提的是，在第三實施例中，由於僅主晶片實施等待時間，因此從晶片中不需要內部計數器。
雖然上述實施例的主晶片及從晶片皆是以NAND型快閃記憶體進行說明，但本發明亦可應用於NOR型的主晶片及從晶片。 此外，雖然上述實施例對本發明的優選實施方式進行了詳細敘述，但非用以限定本發明，具通常知識者當可在申請專利範圍所記載的範圍內，進行各種變形、變更。
10‧‧‧主機電腦
100‧‧‧快閃記憶體裝置
200‧‧‧主晶片
210、310‧‧‧儲存陣列
220、320‧‧‧周邊電路
221‧‧‧位址暫存器
222‧‧‧字元線選擇電路
223‧‧‧頁面緩衝器/感測電路
224‧‧‧行選擇電路
225‧‧‧狀態暫存器
226‧‧‧內部電壓產生電路
230、330‧‧‧控制器
240、340‧‧‧輸入輸出電路
300‧‧‧從晶片
BLK（0）、BLK（1）、…、BLK（m-1）‧‧‧儲存塊
Nm、Ns‧‧‧編程脈衝數（編程脈衝次數）
S100～S130、S200～S220、S300～S330‧‧‧步驟
t1、t2、t3、t4、t5‧‧‧時刻
tPGM‧‧‧編程時間
tWAIT‧‧‧等待時間
Vers‧‧‧抹除電壓
Vpgm‧‧‧編程電壓
Vpass‧‧‧通過電壓
Vread‧‧‧讀出電壓
圖1是表示本發明的實施例的單片堆疊的快閃記憶體裝置的概略構成的圖。 圖2是表示本發明的實施例的主側的儲存晶片的概略構成的框圖。 圖3是對本發明的實施例的單片堆疊中的與狀態暫存器相關的指令的動作進行說明的流程。 圖4是對本發明的實施例中的執行WP指令時的基本動作進行說明的流程。 圖5是對本發明的第一實施例的執行WP指令時的編程動作的控制進行說明的流程圖。 圖6是表示本發明的第一實施例的執行WP指令時的主晶片與從晶片的狀態轉變的時序圖。 圖7是表示本發明的第二實施例的執行WP指令時的主晶片與從晶片的狀態轉變的時序圖。 圖8是表示本發明的第三實施例的執行WP指令時的主晶片與從晶片的狀態轉變的時序圖。

Claims (10)

  1. 一種半導體儲存裝置，包含多個儲存晶片，基於自外部所供給的位址來選擇所述多個儲存晶片中的任一個，其中， 所述多個儲存晶片中的每一個包括： 狀態暫存器，能夠保存保護資訊； 非揮發性的儲存陣列； 寫入部件，回應於來自外部的指令來進行對所述狀態暫存器的寫入； 讀出部件，回應於來自外部的指令來進行所述狀態暫存器的讀出； 禁止寫入部件，回應於來自外部的指令來禁止對所述狀態暫存器的寫入，並且將所述保護資訊及禁止寫入的資訊編程於所述儲存陣列的特定區域中；以及 控制部件，控制所述儲存晶片的動作， 被選擇的所述儲存晶片的控制部件以禁止寫入部件的編程時間比未被選擇的所述儲存晶片中的禁止寫入部件的編程時間長的方式控制編程。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中， 未被選擇的所述儲存晶片的控制部件以禁止寫入部件的編程時間比被選擇的所述儲存晶片中的禁止寫入部件的編程時間短的方式控制編程。
  3. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 以被選擇的所述儲存晶片的編程脈衝數比未被選擇的所述儲存晶片的編程脈衝數多的方式控制編程。
  4. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 在被選擇的所述儲存晶片中進行編程後進行未被選擇的所述儲存晶片的編程，在進行未被選擇的所述儲存晶片的編程期間，在被選擇的所述儲存晶片中以使忙碌狀態持續的方式進行等待時間的控制。
  5. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 在未被選擇的所述儲存晶片中進行編程後進行被選擇的所述儲存晶片的編程，在進行未被選擇的所述儲存晶片的編程期間，以等待編程開始的方式對被選擇的所述儲存晶片進行控制。
  6. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 被選擇的所述儲存晶片的讀出部件將所述狀態暫存器的內容中包含的忙碌狀態輸出。
  7. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 所述控制部件基於來自外部的位址來判定自身是否為被選擇的所述儲存晶片，且被選擇的所述儲存晶片回應於來自外部的指令來進行動作。
  8. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 所述控制部件判定來自外部的指令是否為與所述狀態暫存器相關的指令，當是與所述狀態暫存器相關的指令時，被選擇的所述儲存晶片及未被選擇的所述儲存晶片回應於與所述狀態暫存器相關的指令來進行動作。
  9. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 所述多個儲存晶片是快閃記憶體。
  10. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中， 所述多個儲存晶片搭載能夠與自外部供給的時脈信號同步地進行資料的輸入輸出的序列介面功能。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10839877B1 (en) * 2019-04-23 2020-11-17 Nxp Usa, Inc. Register protection circuit for hardware IP modules
JP6982127B2 (ja) 2020-04-20 2021-12-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN111459419B (zh) * 2020-06-17 2021-12-21 芯天下技术股份有限公司 用于flash的无感扩容方法、系统、存储介质和终端
CN114664336B (zh) * 2022-03-21 2023-01-10 珠海博雅科技股份有限公司 堆叠存储器件、存储芯片及其控制方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030018935A1 (en) * 1995-06-14 2003-01-23 Masashi Wada Semiconductor memory, memory device, and memory card
US20130254454A1 (en) * 2012-03-23 2013-09-26 Kabushiki Kaisha Toshiba Memory system and bank interleaving method
JP2014149669A (ja) * 2013-01-31 2014-08-21 Toshiba Corp 半導体記憶装置
US20160342332A1 (en) * 2015-05-19 2016-11-24 SK Hynix Inc. Semiconductor device and operating method thereof
US20170090813A1 (en) * 2015-09-25 2017-03-30 Stmicroelectronics (Rousset) Sas Non-Volatile Memory Device Having a Memory Size
US20170177496A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Apparatus and method to support a storage mode over a cache-line memory interface to a non-volatile memory dual in line memory module

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4089322B2 (ja) * 2002-07-12 2008-05-28 松下電器産業株式会社 不揮発メモリ制御システム
US7020026B2 (en) * 2004-05-05 2006-03-28 Sandisk Corporation Bitline governed approach for program control of non-volatile memory
JP4696501B2 (ja) * 2004-08-24 2011-06-08 ソニー株式会社 データ記録方法
JP4119881B2 (ja) * 2004-11-15 2008-07-16 株式会社メガチップス 半導体メモリ装置
US7319617B2 (en) * 2005-05-13 2008-01-15 Winbond Electronics Corporation Small sector floating gate flash memory
KR100616214B1 (ko) * 2005-06-30 2006-08-28 주식회사 하이닉스반도체 멀티-레벨 셀을 가지는 플래시 메모리 장치의 프로그램제어 회로 및 그 프로그램 제어 방법
US7593279B2 (en) * 2006-10-11 2009-09-22 Qualcomm Incorporated Concurrent status register read
JP2008300469A (ja) 2007-05-30 2008-12-11 Sharp Corp 不揮発性半導体記憶装置
US8090955B2 (en) 2007-10-17 2012-01-03 Micron Technology, Inc. Boot block features in synchronous serial interface NAND
US8102710B2 (en) 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for setting access and modification for synchronous serial interface NAND
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
WO2010125695A1 (en) * 2009-04-30 2010-11-04 Powerchip Corporation Programming method for nand flash memory device
WO2012036751A2 (en) * 2010-09-17 2012-03-22 Aplus Flash Technology, Inc. Different types of memory integrated in one chip by using a novel protocol
US8627175B2 (en) 2010-09-27 2014-01-07 Seagate Technology Llc Opportunistic decoding in memory systems
KR101293223B1 (ko) 2011-04-01 2013-08-05 (주)아토솔루션 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법
TWI534829B (zh) 2013-08-12 2016-05-21 華邦電子股份有限公司 序列式ｎａｎｄ快閃記憶體
US9324457B2 (en) * 2014-03-12 2016-04-26 Kabushiki Kaisha Toshiba Nonvolatile memory
JP2017045415A (ja) * 2015-08-28 2017-03-02 株式会社東芝 メモリシステム
JP2018032323A (ja) * 2016-08-26 2018-03-01 株式会社東芝 記憶装置、メモリｉｃ、および、メモリｉｃへのライト処理方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030018935A1 (en) * 1995-06-14 2003-01-23 Masashi Wada Semiconductor memory, memory device, and memory card
US20130254454A1 (en) * 2012-03-23 2013-09-26 Kabushiki Kaisha Toshiba Memory system and bank interleaving method
US20150177993A1 (en) * 2012-03-23 2015-06-25 Kabushiki Kaisha Toshiba Memory system and bank interleaving method
JP2014149669A (ja) * 2013-01-31 2014-08-21 Toshiba Corp 半導体記憶装置
US20160342332A1 (en) * 2015-05-19 2016-11-24 SK Hynix Inc. Semiconductor device and operating method thereof
US20170090813A1 (en) * 2015-09-25 2017-03-30 Stmicroelectronics (Rousset) Sas Non-Volatile Memory Device Having a Memory Size
US20170177496A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Apparatus and method to support a storage mode over a cache-line memory interface to a non-volatile memory dual in line memory module

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