CN1728074A - 提供具有总线中继器的串行化存储接口的系统和方法 - Google Patents

提供具有总线中继器的串行化存储接口的系统和方法 Download PDF

Info

Publication number
CN1728074A
CN1728074A CN200510087310.2A CN200510087310A CN1728074A CN 1728074 A CN1728074 A CN 1728074A CN 200510087310 A CN200510087310 A CN 200510087310A CN 1728074 A CN1728074 A CN 1728074A
Authority
CN
China
Prior art keywords
bus
memory
module
input signal
bus repeater
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510087310.2A
Other languages
English (en)
Other versions
CN100351768C (zh
Inventor
K·C·高尔
K·W·卡克
M·W·凯洛格
W·E·莫尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1728074A publication Critical patent/CN1728074A/zh
Application granted granted Critical
Publication of CN100351768C publication Critical patent/CN100351768C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Multi Processors (AREA)

Abstract

一种封包化的级联存储系统，包括多个存储组件、包括多个段的一存储总线、一总线中继器模块和一段级备用模块。该总线中继器模块经由该存储总线与两个或更多个存储组件通信。在发生段故障时，该段级备用模块为存储总线提供段级备用。

Description

提供具有总线中继器的串行化存储接口的系统和方法
技术领域
本发明涉及一种存储子系统，并尤其涉及提供一种具有总线中继器的串行化存储接口。
背景技术
计算机存储子系统已发展了多年，但是仍保留许多一贯的属性。20世纪80年代早期的计算机存储子系统，例如与本申请共同转让的LeVallee等人的美国专利No.4475194中公开的计算机存储子系统，包括一存储控制器，具有阵列器件、缓冲器、端接器和附属定时及控制功能的存储组件(被发明人同时称为基本存储模块(BSM))，以及一些点到点总线，以允许每个存储组件与该存储控制器经由其自身的点到点地址和数据总线进行通信。图1示出这个20世纪80年代早期的计算机存储子系统的示例，该子系统包括两个BSM、一存储控制器、一维护控制台、和连接BSM和存储控制器的点到点地址及数据总线。
来自与本申请共同转让的Dell等人的美国专利No.5513135的图2示出一种早期的同步存储模块，该模块包括同步动态随机存取存储器(DRAM)8、缓冲设备12、一优化的引脚排列、一互连、以及一电容解耦方法以便利操作。该专利还说明了使用例如锁相环(PLL)的设备在该模块上使用时钟再驱动。
来自共同转让的Grundon等人的美国专利No.6510100的图3示出存储子系统10的简图和说明，该子系统在传统的多点短截线(stub)总线通道上包括最多四个带寄存器的双列直插存储模块(DIMM)40。该子系统包括一存储控制器20、一外部时钟缓冲器30、带寄存器的DIMM 40、地址总线50、控制总线60和数据总线70，在地址总线50和数据总线70上具有端接器95。
图4示出20世纪90年代的存储子系统，该子系统是从图1中的结构发展而来的，并且包括一存储控制器402，一个或多个高速点到点通道404，每个该通道与一总线到总线转换器芯片406相连接，并且每个通道具有一同步存储接口408，该接口使得能够与一个或多个带寄存器的DIMM 410相连接。在此实现中，该高速、点到点通道404以两倍的DRAM数据速率工作，使得该总线到总线转换器芯片406能够以完全的DRAM数据速率操作一个或两个带寄存器的DIMM存储通道。每个带寄存器的DIMM包括一PLL、寄存器、DRAM、一电可擦可编程只读存储器(EEPROM)和端接器、以及其他无源元件。
如图5中所示，存储子系统经常通过一存储控制器与单个存储模块或在“短截线”总线上互连的两个或更多存储模块相连接构成。图5是一多点短截线总线存储器结构的简图，该结构与图3中所示的结构类似。此结构在成本、性能、可靠性和升级能力之间实现了合理的折衷，但是对可连接在该短截线总线上的模块的数量有固有的限制。可连接在短截线总线上的模块的数量的极限与在总线上传送的信息的数据传输率直接相关。随着数据传输率增加，必须减小短截线的数量和长度以确保稳健的存储操作。提高总线的速度通常会导致总线上的模块的数量减小，最优的电接口是其中单个模块直接连接在单个控制器上的接口，或一具有很少的(如果有的话)将导致反射和阻抗不连续的短截线的点到点接口。因为大多数存储模块的数据宽度为64或72位，所以此结构也需要大量的引脚以传送地址、命令和数据。作为代表性的引脚数，图5中示出120个引脚。
来自与本申请共同转让的Petty的美国专利No.4723120的图6涉及在多点通信结构中应用菊花链结构，否则该结构将需要多个端口，每个端口经由点到点接口与单独的设备相连接。通过采用菊花链机构，可形成具有较少端口(或通道)的控制站，并且通道上的每个设备可利用标准的上行和下行协议，而与它们在该菊花链结构中的位置无关。
图7示出根据美国专利No.4723120的教导实现的菊花链存储总线。存储控制器111连接在存储总线315上，该总线进一步连接在模块310a上。模块310a上的缓冲器将总线315上的信息再驱动到模块310b上，模块310b进一步将总线315再驱动到被指示为310n的模块位置。每个模块310a包括DRAM 311a和缓冲器320a。总线315可被描述为具有菊花链结构，每个总线在性质上是点到点的。
使用菊花链总线的缺陷是会提高故障使得沿该总线的多个存储模块受影响的可能性。例如，如果第一模块不起作用，则总线上的第二和随后的模块也将不起作用。使用菊花链总线的另一个缺陷，该菊花链上的每个存储模块的存储等待时间将根据该模块在该菊花链上的位置而改变。
发明内容
本发明的示例性实施例包括一种封包化的(packetized)级联存储系统，该系统包括多个存储组件、一包括多个段的存储总线、一总线中继器模块和一段级备用模块。该总线中继器模块经由该存储总线与两个或更多个存储组件通信。在发生段故障时，该段级备用模块为存储总线提供段级备用。
另外的示例性实施例包括一种用于提供存储接口的方法。该方法包括在总线中继器模块中接收输入信号，该来自存储总线的输入信号包括多个段。确定与总线中继器模块相关联的模式。响应于位之一与故障段相关联，重新设置输入信号中的位的位置。然后响应于该模式，经由存储总线将输入信号传送给一个或多个存储组件。
另外的示例性实施例包括一种用于提供存储接口的存储介质。该存储介质用机器可读的计算机程序代码编码，并包括用于使计算机执行一种方法的指令。该方法包括在总线中继器模块中接收输入信号，该来自存储总线的输入信号包括多个段。确定与总线中继器模块相关联的模式。响应于位之一与故障段相关联，重新设置输入信号中的位的位置。然后响应于该模式，经由存储总线将输入信号传送给一个或多个存储组件。
另外的示例性实施例包括一封包化的级联通信系统。该系统包括多个通信组件、一通信总线、一总线中继器模块和一段级备用模块。该通信总线包括多个段。该总线中继器模块经由该通信总线与两个或更多个通信组件通信，并且在发生段故障时，该段级备用模块为通信总线提供段级备用。
另外的示例性实施例包括一种用于提供通信接口的方法。该方法包括在总线中继器模块中接收输入信号，该来自通信总线的输入信号包括多个段。确定与总线中继器模块相关联的模式。响应于位之一与故障段相关联，重新设置输入信号中的位的位置。然后响应于该模式，经由通信总线将输入信号传送给一个或多个通信组件。
另外的示例性实施例包括一种用于提供通信接口的存储介质。该存储介质用机器可读的计算机程序代码编码，并包括用于使计算机执行一种方法的指令。该方法包括在总线中继器模块中接收输入信号，该来自通信总线的输入信号包括多个段。确定与总线中继器模块相关联的模式。响应于位之一与故障段相关联，重新设备输入信号中的位的位置。然后响应于该模式，经由通信总线将输入信号传送给一个或多个通信组件。
附图说明
下面说明附图，其中在各图中同样的元件使用同样的标号：
图1示出现有技术的经由分离的点到点链路与两个带缓冲的存储组件相连接的存储控制器；
图2示出现有技术的具有缓冲设备的同步存储模块；
图3示出现有技术的使用带寄存器的DIMM的存储子系统；
图4示出现有技术的具有点到点通道、带寄存器的DIMM以及一2∶1总线倍速器的存储子系统；
图5示出现有技术的使用多点存储器“短截线”总线的存储器结构；
图6示出现有技术的在多点通信结构中的菊花链结构，该多点通信结构否则将需要多个端口；
图7示出现有技术的在存储控制器和存储模块之间的菊花链连接；
图8示出可被本发明的示例性实施例利用的级联存储器结构；
图9示出可被本发明的示例性实施例利用的具有级联存储模块、单向总线以及一总线中继器的存储器结构；
图10是在本发明的示例性实施例中可由总线中继器模块实现的1∶4重供动力模式和4∶1多路复用模式的框图；
图11是在本发明的示例性实施例中可由总线中继器模块实现的1∶2重供动力模式和2∶1多路复用模式的框图；
图12是被本发明的示例性实施例利用的总线中继器模块高级逻辑流程的框图。
具体实施方式
本发明的示例性实施例提供了一种灵活、高速和高可靠性的存储系统体系结构和互连结构，该结构包括在任何两个高速互连接口之间的单端(single-ended)、点到点互连。根据希望的属性例如可靠性、性能、密度、空间、成本、元件重用和其他因素，该存储子系统可在若干结构之一中实现。本发明的示例性实施例包括一存储控制器、存储模块和一位于该存储控制器和存储模块之间(或位于两个或更多个存储模块之间)的总线中继器。使用总线中继器模块(也被称为总线中继器芯片)，通过具有到和从存储模块的直接点到点连接，允许增加该存储控制器和存储模块之间的最大操作长度，同时减小平均存储等待时间。通过利用点到点总线结构，单个存储模块中的错误不会影响存储子系统中的其他存储模块的功能。该总线中继器模块包括多种交换模式，并且适合于带缓冲的存储模块和/或经由具有提高的可靠性特性的封包化的、多传输的接口直接连接在一存储控制器上。另外，该总线中继器模块可结合等效总线上相同的缓冲设备与无缓冲的和/或带寄存器的存储模块一起使用，该缓冲设备被编程为以一种与为这些模块类型定义的存储接口一致的方式操作。
图8示出一种级联存储器结构，当带缓冲的存储模块806(例如，缓冲设备包含在存储模块806中)与缓冲控制器802通信时可使用该结构。此存储器结构包括一存储控制器802，该存储控制器经由一高速点到点总线804与一个或多个存储模块806通信。图8中所示的示例性实施例中的每个总线804包括大约50条用于传送地址、命令、数据和时钟的高速线。通过使用上述现有技术中所述的点到点总线，可能优化该总线设计以便可显著地提高数据传输率，以及通过在多个周期上传送数据来降低总线引脚数。图4示出这样一种存储子系统，其中任何一条将存储控制器与一个总线转换器相连接的总线上的数据传输率(例如达每个引脚1066Mb/s)与任何一条在该总线转换器与一个或多个存储模块之间的总线上的数据传输率(例如达每个引脚533Mb/s)的比率是2∶1，而如图8所示的本发明的示例性实施例提供了4∶1的总线速度比率，以使总线效率最高而引脚数最小。
尽管点到点互连允许较高的数据传输率，但是必须通过使每个通道保持合理数量的存储模块806和存储设备(历史上为每个通道四个存储模块，每个存储模块具有4到36个芯片，但是最高为每个通道8个存储模块，最低为每个通道一个存储模块)来使整个存储子系统具有效率。使用点到点总线要求在每个存储模块上必须有一总线再驱动功能，以便存储模块可级联，从而每个存储模块与其他存储模块以及存储控制器802互连。
图9示出本发明的示例性实施例利用的具有存储模块、单向总线以及一总线中继器模块的存储器结构。图9包括一与存储控制器802连接的总线中继器模块906。利用该总线中继器模块906将存储总线上的信号传递给该存储器结构中的存储模块806和/或从存储模块806传递信号。图10和11中示出可由总线中继器模块906实现的工作模式的示例性实施例。图9还在两个存储总线(下行存储总线904和上行存储总线902)的每一个上包括四个存储模块806a、806b、806c和806d，每个存储模块都以点到点的方式连接在总线中继器模块906上。
本发明的一示例性实施例包括两个位于存储控制器802和总线中继器模块906之间的单向总线。总线中继器模块906转而直接连接在存储模块806a-d(“DIMM#1”、“DIMM#2”、“DIMM#3”、“DIMM#4”)存储器结构上。下行存储总线904包含22个单端信号(包括一个用于备用位的信号)和一差分时钟对。下行存储总线904用于从存储控制器802将地址、控制、数据和误码校正(ECC)位下行传送给总线中继器906(在几个时钟周期上)，并且然后传送给安装在该级联存储通道内的一个或多个存储模块806。上行存储总线902包含23个单端信号(包括一个用于备用位的信号)和一差分时钟对，并用于经由总线中继器906从源存储模块806将总线级数据和ECC位上行传送给存储控制器802。存储总线包括多个段(例如在总线中继器模块906和存储模块806a-d之间的每个线或信号；以及在存储控制器802和总线中继器模块906之间的每个线或信号)。使用此存储器结构，以及在DRAM数据传输率(例如，每个引脚400到800Mb/s)和单向存储总线数据传输率(例如，每个引脚1.6到3.2Gb/s)之间的4∶1数据传输率倍增，可将每个存储通道的存储控制器802信号引脚数从大约120个引脚减小到大约50个引脚。
使用图9中所示的存储器结构，每个存储模块806的等待时间是对称的，因为每个存储模块806以点到点的方式与总线中继器906连接。相反，与图9中的结构相比，对于设置在远离存储控制器802两个站之上的任何存储模块806，图8所示的级联存储器结构提供了增加的等待时间。当发生无法校正的存储模块806故障时，由于图8中所示的级联总线结构，该故障模块下游的任何通信都是不可能的。相反，图9中所示的包括总线中继器模块906的存储器结构可防止有故障的存储模块806影响剩余存储模块806的继续操作。
此外，图9中所示的存储器结构允许支持存储器镜像(对两个存储模块806而不是一个存储模块的并行写操作和读操作，并且如果发现第一个存储模块806具有无法改正的错误，则从第二个存储模块806进行读操作)，而不必利用两个存储模块806之间的非对称的存储等待时间。这是可能的，因为总线中继器模块906直接连接在每个存储模块806上。此外，图9中所示的存储器结构，有总线中继器906插在存储控制器802和存储模块806之间，增加了最大总线长度，以便可支持距离存储控制器802更远的存储模块806。此增加是允许的，因为每个通道段可具有通道设计允许的最大长度，并且可经由总线中继器模块906组合多个段以获得所需的总长度。
总线中继模块906不必与存储控制器802通信。在本发明的其他示例性实施例中，总线中继器906可位于级联存储器结构中的两个存储模块之间(例如806a和806b、806b和806c、以及806c和806d)，而不位于存储控制器802和每个存储模块806a-d之间。另外，总线中继模块906可位于一个存储模块806(例如806a)和多个其他存储模块806(例如806b-d)之间。此外，总线中继器模块906可如图9中所示实现为单个部件，或实现为多个物理部件。当与存储系统一起实现总线中继模块906时，其他配置也是可能的。例如，存储系统可包括具有总线中继器模块906的图9中所示的下行总线904，和一使用图8中所示的级联存储总线804实现的上行总线902(即没有总线中继器模块906)。在另一示例中，存储系统包括具有总线中继器模块906的图9中所示的上行总线902，和一使用图8中所示的级联存储总线804实现的下行总线904(即，没有总线中继器模块906)。
在本发明的其他示例性实施例中，可使用一通信组件(例如，通信控制器)替换图9中的存储控制器802，使用通信媒介(例如，一个或多个通信总线)代替上行总线902和下行总线904，并使用通信组件代替存储模块806a-d。可使用例如发送器(例如由通信控制器实现的)的通信组件代替存储控制器802。可利用该发送器来编码并经由该通信媒介发送信息。通信媒介可由电缆、电线、语音和/或任何其他的传送方法实现。存储模块806a-d可用接收器(例如，由通信控制器实现的)代替。可利用该接收器来接收来自通信媒介的信息，并随后对该信息解码。在其他示例性实施例中，发送器也起到接收器的作用，并且接收器也起到发送器的作用。
图10的框图示出在本发明的示例性实施例中可由总线中继器模块906实现的1∶4重供动力模式1002和多路复用模式1004。参照该1∶4重供动力模式1002，存储控制器802经由下行总线904启动对位于存储控制器802下游的一个或多个存储模块806的操作。然后，下行总线904被总线中继器906重供动力到下行数据总线904的四个相同的拷贝(datao0、datao1、datao2和datao3)。所有下游存储模块806将监视下行数据总线904，来查看数据是以该模块为目标。目标存储模块806将接收信息并作用于该接收到的信息，而剩余的存储模块806将忽略该数据，一旦错误检验和命令译码指示存取并不是针对它们。因为所有存储模块806都具有与总线中继器906的直接点到点连接，所以此模式在所有存储模块806之间提供了一致的存储等待时间。当在一个或多个存储模块806中发生无法改正的错误时，剩余的存储模块806由于该点到点连接而仍将操作。
参照4∶1多路复用模式1004，存储模块806提供数据(datai0、datai1、datai2和datai3)，并且总线中继器906将该数据多路复用到朝向存储控制器802的一个上行总线902(datao0)。同样，所有存储模块806的存储等待时间是一致的。当在一个或多个存储模块806中发生无法改正的错误时，假设所有存储模块806与总线中继器906点到点连接，则剩余的存储模块806仍将起作用。1∶4重供动力模式和4∶1多路复用模式的使用是互补的，因为系统通常将同时使用这两种操作模式来创建一具有读和写能力的存储系统。
图11是在本发明的示例性实施例中可由总线中继器模块实现的1∶2重供动力模式和2∶1多路复用模式的框图。参照1∶2重供动力模式1102，物理上存在两个独立的1∶2重供动力功能。与传统模式中仅有一个下行总线904(datai0)相比，此结构允许存储控制器802操作两倍的下行总线904(datai0和datai1)。此模式还可通过使存储控制器802将同样的数据源(分别为datai0和datai1)提供给两个存储模块806来担当一存储器镜像解决方案，从而将数据在datao0、datao1、datao2和datao3中复制。在另一实施例中。在另一实施例中，存储控制器802可提供两个不同的数据源(datai0和datai1不相同)，对于datai0重供动力到datao0、datao1上，对于datai1重供动力到datao2、datao3上。当在一个或多个存储模块806中发生无法改正的错误时，假设所有存储模块806与总线中继器906点到点连接，则剩余的存储模块806仍将起作用。
参照图11中所示的2∶1多路复用模式1104，存储模块806提供被多路复用到datao0上的datai0和datai1，而datai2和datai3被多路复用到datao1上。这与4∶1多路复用模式相比增加了带宽，而朝向存储控制器802的存储等待时间同样一致。可在此结构中使用存储器镜像，而存储控制器802将从datao0和datao1中选择。当在一个或多个存储模块806中发生无法改正的错误时，假设所有存储模块806与总线中继器906点到点连接，则剩余的存储模块806仍将起作用。图10和11中的全部四种交换模式都可用于数据镜像和/或增加存储总线带宽。文中所述的镜像方案和方式旨在是示例性的，本发明的示例性实施例可使用其他的镜像方案。例如，参照图10，存储器镜像可通过将单个数据源复制成四个同样的拷贝以为选择的使命关键性应用提供四重冗余来实现。
图12是可被本发明的示例性实施例使用以提供段级备用和/或其他增强的功能的总线中继器模块的高级逻辑流程的框图。总线中继器模块906可如前文所述位于存储模块806上，和/或位于系统板或卡上。在图的左下部和右下部的块(1224、1228、1239、1234)与接收或驱动该高速总线804相关。“上行”是指总线902在存储控制器802的方向上传送信息，而“下行”是指总线904在离开存储控制器802的方向上传送信息。
参照图12，将来自上游存储组件(即存储模块806)、存储控制器802和/或总线中继器模块906的数据、命令、地址、ECC和时钟信号从下行存储总线904接收到接收器组件1224。接收器功能块1224向下行存储总线904提供宏和支持逻辑，并且在本发明的一示例性实施例中支持一22位、高速、从属接收器总线。接收器功能块1224将时钟信号传送给一时钟逻辑和分配功能块1218(例如，以产生4∶1时钟信号)。时钟逻辑和分配功能块1218还接收来自遍布和杂项信号1210的数据输入。这些信号通常包括用于时钟分配PLL的控制和建立信息、用于BIST(内置的自检测)模式的检测输入、可编程时间设置等。接收器功能块1224将数据、命令、ECC和地址信号传送给总线备用逻辑块1226，以在从前面的存储组件传送期间使用备用线的情况下，当可应用时，重新设置数据的位设置。在本发明的示例性实施例中，总线备用逻辑块1226由多路复用器实现以在需要时移动信号位置。接下来，将原信号或重新排序的信号输入另一个总线备用逻辑块1236，以在必要时修改或重新排序信号位置，以考虑可能存在于当前的存储组件和下游存储组件之间的任何有缺陷的互连。然后，将该原信号或重新排序的信号输入到驱动器功能块1228，以便经由下行存储总线904将该信号传送给链中的下一个存储模块806。在本发明的示例性实施例中，使用多路复用器来实现总线备用逻辑1236。驱动器功能块1228为下行存储总线904提供宏和支持逻辑，并且在本发明的一示例性实施例中，支持一22位、高速、低等待时间的级联总线驱动器。
除了将原信号或重新排序的信号输入总线备用逻辑1236之外，总线备用逻辑1226还将原信号或重新排序的信号输入下行总线ECC功能块1220，以对帧进行错误检测和校正。下行总线ECC功能块1220作用于从下行存储总线904通过总线中继器模块906接收或传递的任何信息，以判定是否存在总线错误。下行总线ECC功能块1220分析总线信号，以判定该些信号是否有效。接下来，下行总线ECC功能块1220将已校正的信号传送给命令状态机1214。命令状态机1214将与命令译码或冲突相关联的错误标志输入到遍布和杂项功能块1210。下游和上游模块也将错误标志和/或错误数据(如果有的话)呈现给该遍布和杂项功能块1210，以能够将这些错误报告给存储控制器、处理器、服务处理器或其他错误管理部件。
参照图12，该遍布和杂项功能块1210将错误标志和/或错误数据传送给存储控制器802。通过从此结构中的每个存储模块806收集错误标志和/或错误数据，存储控制器802将能够识别故障段，而不必启动进一步诊断，即使在本设计的一些实施例中可进行其他的诊断。另外，一旦达到故障数量或故障类型的安装选择的阈值(例如1、2、10或20)，则通常响应于来自存储控制器802的输入，遍布和杂项功能块1210可用备用线替代故障段。在本发明的一示例性实施例中，为每组四个传送进行错误检测和校正，从而允许在接收到构成一帧的八个传送的一半之后译码和启动操作。对来自下行存储总线904的通过存储模块806的所有信号进行错误检测和校正，而不管该些信号是否将被特定的存储模块806处理。下行总线ECC功能块1220将来自已校正信号的数据位输入到写数据缓冲器1212。
命令状态机1214还判定该些已校正的信号(包括数据、命令和地址信号)是否指向存储模块806并应当由其处理。如果已校正信号指向存储模块806，则命令状态机1214确定采取什么行动，并且可启动DRAM行动、写缓冲器行动、读缓冲器行动或它们的组合。根据存储模块806的类型(带缓冲的、无缓冲的、带寄存器的)，命令状态机1214选择合适的驱动特性、定时和定时关系。与DRAM规范一致地，写数据缓冲器1212将数据信号传送给存储数据接口1206，而命令状态机1214将相关联的地址和命令信号传送给存储命令接口1208。存储数据接口1206从存储设备读取存储数据1242，并将存储数据写入存储设备。数据与命令的定时关系根据存储模块806的类型的不同而不同。例如，当存储数据接口1206向带寄存器的DIMM存储模块804发送一命令时，与发送给无缓冲的DIMM存储模块806的命令相比，此命令占用一个额外的时钟周期。另外，存储命令接口1208在12条线上输出6个不同的时钟。为了支持使用无缓冲的和带寄存器的存储模块806两者，可根据存储模块806的类型逻辑地配置来自存储命令接口1208的存储a输出1204和存储b输出1202。例如，当多模式存储设备与两个无缓冲的DIMM存储模块806通信时，存储a输出1204可指向第一无缓冲的DIMM存储模块806，而存储b输出1202可指向第二无缓冲的DIMM存储模块806。
在存储模块806执行一命令例如读命令之后，与存储设备“读”定时一致地，要传送给存储控制器802的数据信号可临时存储在读数据缓冲器1216内。读数据缓冲器1216将读数据传送到上行总线ECC功能块1222中。上行总线ECC功能块1222为读数据缓冲器1216中的信号生成校验位。该些校验位和来自读数据缓冲器1216的信号被输入到上行数据多路复用功能块1232。该上行数据多路复用功能块1232通过总线备用逻辑1238和驱动器功能块1230将数据合并到上行存储总线902上。如果需要的话，总线备用逻辑1238可重定向该些信号以考虑当前的存储模块806和上游接收模块(或存储控制器)之间的有缺陷的段。驱动器功能块1230经由上行存储总线902将原信号或重新排序的信号传送给链中的下一个存储组件(即存储模块806)或存储控制器802。在本发明的一示例性实施例中，使用多路复用器实现总线备用逻辑1238以将信号移位。驱动器功能块1230为上行存储总线902提供宏和支持逻辑，并且在本发明的一示例性实施例中支持一23位、高速、低等待时间的级联驱动器总线。
上行存储总线902中的数据、时钟和ECC信号还被任何上游存储模块806中的任何上游总线中继器模块906接收。这些信号需要被上行传递到达下一个存储模块806或存储控制器802。参照图12，来自下游存储组件(即，存储组件806)的数据、ECC和时钟信号在上行存储总线902上被接收到接收器功能块1234中。接收器功能块1234为上行存储总线902提供宏和支持逻辑，并且在本发明的一示例性实施例中支持一23位、高速、从属接收器总线。接收器功能块1234将数据和ECC信号通过总线备用功能块1240传递到上行数据多路复用功能块1232，并然后传递到总线备用逻辑块1238。信号经由驱动器功能块1230传送给上行存储总线902。
除了将数据和ECC信号传递到上行数据多路复用功能块1232之外，总线备用功能块1240还将原始的或重新排序的数据和ECC信号输入到上行总线ECC功能块1222，以对帧进行错误检测和校正。上行总线ECC功能块1222在从总线中继器906接收或通过的来自上行存储总线902任何信息上进行操作，以判定是否存在总线错误。上行总线ECC功能块1222分析该数据和ECC信号，以判定该数据是否有效。接下来，上行总线ECC功能块1222将任何错误标志和/或错误数据传送给遍布和杂项功能块1210，以便传送给存储控制器802。另外，一旦达到预先确定的故障数量或类型的阈值，则通常响应于存储控制器802的指示，遍布和杂项功能块1210可用备用段替代故障段。
图12中的框图是可被本发明的示例性实施例利用的总线中继器模块906的一个实现。图12中所示的总线中继器模块906提供段级备用和总线级ECC。在不背离本发明的范围的情况下还可有其他的实现。
如上所述，本发明的实施例可体现为计算机实现的过程和用于实现这些过程的装置的形式。本发明的实施例还可体现为包括指令的计算机程序代码的形式，该些指令包含在有形的介质例如软盘、CD-ROM、硬盘驱动器或任何其他的计算机可读存储介质中，其中，当该计算机程序代码加载到计算机中并被计算机执行时，该计算机变为实现本发明的装置。本发明还可体现为这样的计算机程序代码的形式，即例如存储在一存储介质中，加载到计算机中和/或被计算机执行，或在一些传送介质上传递例如在电线或电缆上传递，通过光纤或经由电磁辐射传递，其中，当该计算机程序代码加载到计算机中并被计算机执行时，该计算机变为实现本发明的装置。当实现于通用微处理器上时，计算机程序代码段配置该微处理器以创建特定的逻辑电路。
尽管已参照示例性实施例说明了本发明，但是本技术领域内的技术人员应理解，可进行多种变型或用等效物替代本发明的部件，而不会偏离本发明的范围。另外，可进行多种修改以使特定的环境或材料适应于本发明的教导，而不会偏离本发明的实质范围。因此，本发明并不是要局限于所公开的作为执行本发明的最好方式的特定实施例，而是本发明将包括所有落在所附权利要求的范围内的实施例。此外，术语第一、第二等的使用并不是指示任何顺序或重要性，而是使用术语第一、第二等将一个部件与其他部件区分开。

Claims (49)

1.一种封包化的级联存储系统，包括：
多个存储组件；
包括多个段的存储总线；
总线中继器模块，该总线中继器模块经由该存储总线与两个或更多个该存储组件通信；以及
段级备用模块，在发生段故障时，该段级备用模块为该存储总线提供段级备用。
2.根据权利要求1的存储系统，其中，所述总线中继器模块和一存储组件之间的段可用备用段代替。
3.根据权利要求1的存储系统，其中，所述存储组件以存储组件数据传输率操作，而所述存储总线以四倍的该存储组件数据传输率操作。
4.根据权利要求1的存储系统，还包括总线级误码故障检测和校正模块，以提供总线级误码故障检测和校正。
5.根据权利要求1的存储系统，其中，所述存储组件之一是存储控制器。
6.根据权利要求1的存储系统，其中，所述存储组件之一是带缓冲的存储模块。
7.根据权利要求1的存储系统，其中，所述存储组件之一是无缓冲的存储模块。
8.根据权利要求1的存储系统，其中，所述存储组件之一是带寄存器的存储模块。
9.根据权利要求1的存储系统，其中，所述总线中继器将所述存储总线上的数据的相同的拷贝再驱动到两个或更多个存储组件上。
10.一种用于提供存储接口的方法，该方法包括：
在总线中继器模块中接收输入信号，该输入信号来自包括多个段的存储总线；
确定与该总线中继器模块相关联的模式；
响应于该输入信号中的位之一与故障段相关联，重新设置该输入信号中的位；以及
响应于该模式，经由该存储总线将该输入信号传送给一个或多个存储组件。
11.根据权利要求10的方法，其中，所述模式是1∶4重供动力模式，并且所述总线中继器模块将所述输入信号的四个相同的拷贝传送给四个所述存储组件。
12.根据权利要求10的方法，其中，所述模式是4∶1多路复用模式，并且所述总线中继器模块将四个输入信号多路复用成一个信号以便传送给一存储组件。
13.根据权利要求10的方法，其中，所述模式是1∶2重供动力模式，并且所述总线中继器模块将所述输入信号的两个相同的拷贝传送给两个所述存储组件。
14.根据权利要求13的方法，其中，所述1∶2重供动力模式实现镜像功能。
15.根据权利要求10的方法，其中，所述模式是2∶1多路复用模式，并且所述总线中继器模块将两个输入信号多路复用成一个信号以便传送给一存储组件。
16.根据权利要求15的方法，其中，所述2∶1多路复用模式实现镜像功能。
17.根据权利要求10的方法，还包括实现总线级错误检测和校正功能。
18.一种以用于提供存储接口的机器可读计算机程序代码编码的存储介质，该存储介质包括用于使计算机执行一方法的指令，该方法包括：
在总线中继器模块中接收输入信号，该输入信号来自包括多个段的存储总线；
确定与该总线中继器模块相关联的模式；
响应于该输入信号中的位之一与故障段相关联，重新设置该输入信号中的位；以及
响应于该模式，经由该存储总线将该输入信号传送给一个或多个存储组件。
19.根据权利要求18的存储介质，其中，所述模式是1∶4重供动力模式，并且所述总线中继器模块将所述输入信号的四个相同的拷贝传递给四个所述存储组件。
20.根据权利要求18的存储介质，其中，所述模式是一4∶1多路复用模式，并且所述总线中继器模块将四个输入信号多路复用成一个信号以便传递给一存储组件。
21.根据权利要求18的存储介质，其中，所述模式是1∶2重供动力模式，并且所述总线中继器模块将所述输入信号的两个相同的拷贝传送给两个所述存储组件。
22.根据权利要求18的存储介质，其中，所述模式是2∶1多路复用模式，并且所述总线中继器模块将两个输入信号多路复用成一个信号以便传送给一存储组件。
23.根据权利要求18的存储介质，其中，所述2∶1多路复用模式实现镜像功能。
24.根据权利要求18的存储介质，其中所述方法还包括实现总线级错误检测和校正功能。
25.一种封包化的级联通信系统，包括：
多个通信组件；
包括多个段的通信总线；
总线中继器模块，该总线中继器模块经由该通信总线与两个或更多个该通信组件通信；以及
段级备用模块，在发生段故障时，该段级备用模块为该通信总线提供段级备用。
26.根据权利要求25的通信系统，其中，所述总线中继器模块和一通信组件之间的段可用备用段代替。
27.根据权利要求25的通信系统，其中，所述通信组件以通信组件数据传输率操作，而所述通信总线以四倍的该通信组件数据传输率操作。
28.根据权利要求25的通信系统，还包括总线级误码故障检测和校正模块，以提供总线级误码故障检测和校正。
29.根据权利要求25的通信系统，其中，一个或多个所述通信组件是通信控制器。
30.根据权利要求25的通信系统，其中，一个或多个所述通信组件包括接收器。
31.根据权利要求25的通信系统，其中，一个或多个所述通信组件包括发送器。
32.根据权利要求25的通信系统，其中，一个或多个所述通信组件包括接收器和发送器。
33.根据权利要求25的通信系统，其中，所述总线中继器将所述通信总线上的数据的相同的拷贝再驱动到两个或更多个所述通信组件上。
34.一种用于提供通信接口的方法，该方法包括：
在总线中继器模块中接收输入信号，该输入信号来自包括多个段的通信总线；
确定与该总线中继器模块相关联的模式；
响应于该输入信号中的位之一与故障段相关联，重新设置该输入信号中的位；以及
响应于该模式，经由该通信总线将该输入信号传送给一个或多个通信组件。
35.根据权利要求34的方法，其中，所述模式是1∶4重供动力模式，并且所述总线中继器模块将所述输入信号的四个相同的拷贝传送给四个所述通信组件。
36.根据权利要求34的方法，其中，所述模式是4∶1多路复用模式，并且所述总线中继器模块将四个输入信号多路复用成一个信号以便传送给一通信组件。
37.根据权利要求34的方法，其中，所述模式是1∶2重供动力模式，并且所述总线中继器模块将所述输入信号的两个相同的拷贝传送给两个所述通信组件。
38.根据权利要求37的方法，其中，所述1∶2重供动力模式实现镜像功能。
39.根据权利要求34的方法，其中，所述模式是2∶1多路复用模式，并且所述总线中继器模块将两个输入信号多路复用成一个信号以便传送给一通信组件。
40.根据权利要求39的方法，其中，所述2∶1多路复用模式实现镜像功能。
41.根据权利要求34的方法，还包括实现总线级错误检测和校正功能。
42.一种以用于提供通信接口的机器可读的计算机程序代码编码的存储介质，该存储介质包括用于使计算机执行一方法的指令，该方法包括：
在总线中继器模块中接收输入信号，该输入信号来自包括多个段的通信总线；
确定与该总线中继器模块相关联的模式；
响应于该输入信号中的位之一与故障段相关联，重新设置该输入信号中的位；以及
响应于该模式，经由该通信总线将该输入信号传送给一个或多个通信组件。
43.根据权利要求42的存储介质，其中，所述模式是1∶4重供动力模式，并且所述总线中继器模块将所述输入信号的四个相同的拷贝传送给四个所述通信组件。
44.根据权利要求42的存储介质，其中，所述模式是4∶1多路复用模式，并且所述总线中继器模块将四个输入信号多路复用成一个信号以便传送给一通信组件。
45.根据权利要求42的存储介质，其中，所述模式是1∶2重供动力模式，并且所述总线中继器模块将所述输入信号的两个相同的拷贝传送给两个所述通信组件。
46.根据权利要求45的存储介质，其中，所述1∶2重供动力模式实现镜像功能。
47.根据权利要求42的存储介质，其中，所述模式是2∶1多路复用模式，并且所述总线中继器模块将两个输入信号多路复用成一个信号以便传送给一通信组件。
48.根据权利要求47的存储介质，其中，所述2∶1多路复用模式实现镜像功能。
49.根据权利要求42的存储介质，还包括实现总线级错误检测和校正功能。
CNB2005100873102A 2004-07-30 2005-07-28 提供具有总线中继器的串行化存储接口的系统和方法 Expired - Fee Related CN100351768C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/903,178 US7296129B2 (en) 2004-07-30 2004-07-30 System, method and storage medium for providing a serialized memory interface with a bus repeater
US10/903,178 2004-07-30

Publications (2)

Publication Number Publication Date
CN1728074A true CN1728074A (zh) 2006-02-01
CN100351768C CN100351768C (zh) 2007-11-28

Family

ID=35733733

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100873102A Expired - Fee Related CN100351768C (zh) 2004-07-30 2005-07-28 提供具有总线中继器的串行化存储接口的系统和方法

Country Status (3)

Country Link
US (2) US7296129B2 (zh)
CN (1) CN100351768C (zh)
TW (1) TW200627173A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105531766A (zh) * 2013-10-15 2016-04-27 拉姆伯斯公司 负载减小的存储模块
CN109088763A (zh) * 2018-08-15 2018-12-25 中航锂电技术研究院有限公司 一种电池管理系统菊花链通信故障诊断及处理方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7539800B2 (en) * 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
DE102005051792A1 (de) * 2005-10-28 2007-05-03 Infineon Technologies Ag Verfahren zur Datenübertragung in einer Speichervorrichtung, Vorrichtung zur Kopplung eines Speichermoduls mit einer Speichersteuerung und entsprechendes Speichermodul
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7756053B2 (en) * 2006-06-30 2010-07-13 Intel Corporation Memory agent with error hardware
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7508723B2 (en) * 2007-05-24 2009-03-24 Entorian Technologies, Lp Buffered memory device
CN101281453B (zh) * 2008-05-13 2010-10-27 华为技术有限公司 存储设备级联方法、存储系统及存储设备
US7895374B2 (en) * 2008-07-01 2011-02-22 International Business Machines Corporation Dynamic segment sparing and repair in a memory system
US8234540B2 (en) 2008-07-01 2012-07-31 International Business Machines Corporation Error correcting code protected quasi-static bit communication on a high-speed bus
US20100005214A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Enhancing bus efficiency in a memory system
US20100005335A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Microprocessor interface with dynamic segment sparing and repair
US8200925B2 (en) * 2008-10-31 2012-06-12 Mosaid Technologies Incorporated Data mirroring in serial-connected memory system
WO2011014537A1 (en) * 2009-07-29 2011-02-03 General Mills Marketing, Inc. Hffs packaging method and apparatus for refrigerated dough
US9047233B2 (en) 2012-06-25 2015-06-02 International Business Machines Corporation Source cleaning cascaded volumes using write and background copy indicators
US9275699B2 (en) * 2012-08-17 2016-03-01 Rambus Inc. Memory with alternative command interfaces
TWI486780B (zh) * 2013-08-13 2015-06-01 Phison Electronics Corp 連接介面單元與記憶體儲存裝置
US9837132B2 (en) * 2013-09-24 2017-12-05 Rambus, Inc. High capacity memory system
CN110299157B (zh) * 2013-11-11 2023-04-28 拉姆伯斯公司 使用标准控制器部件的大容量存储系统
US10198371B2 (en) * 2015-08-28 2019-02-05 Micron Technology, Inc. Apparatuses and methods for transferring data from memory on a data path
US10339072B2 (en) 2016-04-01 2019-07-02 Intel Corporation Read delivery for memory subsystem with narrow bandwidth repeater channel
US10633140B1 (en) 2017-04-21 2020-04-28 Surpack s.a. Boxes, blanks and associated methods
US11124350B2 (en) 2018-11-08 2021-09-21 Advan Packaging Systems LLC Container configured to collect and retain fluid shed from container contents
US11174095B1 (en) 2020-05-13 2021-11-16 Advan Packaging Systems LLC Crate apparatus for artificial stone slabs, or the like
US11537462B2 (en) * 2020-09-29 2022-12-27 Micron Technology, Inc. Apparatuses and methods for cyclic redundancy calculation for semiconductor device

Family Cites Families (355)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL220449A (zh) 1956-09-04
US3333253A (en) 1965-02-01 1967-07-25 Ibm Serial-to-parallel and parallel-toserial buffer-converter using a core matrix
US3395400A (en) 1966-04-26 1968-07-30 Bell Telephone Labor Inc Serial to parallel data converter
US4028675A (en) 1973-05-14 1977-06-07 Hewlett-Packard Company Method and apparatus for refreshing semiconductor memories in multi-port and multi-module memory system
US3825904A (en) 1973-06-08 1974-07-23 Ibm Virtual memory system
US4135240A (en) 1973-07-09 1979-01-16 Bell Telephone Laboratories, Incorporated Protection of data file contents
US3925904A (en) 1974-05-14 1975-12-16 American Brands Method and apparatus for drying stillage
US4150428A (en) 1974-11-18 1979-04-17 Northern Electric Company Limited Method for providing a substitute memory in a data processing system
GB2041563B (en) * 1979-01-11 1983-08-17 Redifon Simulation Ltd Visual display apparatus
US4472780A (en) 1981-09-28 1984-09-18 The Boeing Company Fly-by-wire lateral control system
US4453215A (en) 1981-10-01 1984-06-05 Stratus Computer, Inc. Central processing apparatus for fault-tolerant computing
US4475194A (en) 1982-03-30 1984-10-02 International Business Machines Corporation Dynamic replacement of defective memory words
US4641263A (en) 1982-05-17 1987-02-03 Digital Associates Corporation Controller system or emulating local parallel minicomputer/printer interface and transferring serial data to remote line printer
US4479214A (en) 1982-06-16 1984-10-23 International Business Machines Corporation System for updating error map of fault tolerant memory
US4486739A (en) 1982-06-30 1984-12-04 International Business Machines Corporation Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code
JPS59153353A (ja) 1983-02-22 1984-09-01 Nec Corp デ−タ伝送システム
US4833605A (en) 1984-08-16 1989-05-23 Mitsubishi Denki Kabushiki Kaisha Cascaded information processing module having operation unit, parallel port, and serial port for concurrent data transfer and data processing
US4683555A (en) 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
US4740916A (en) 1985-12-19 1988-04-26 International Business Machines Corporation Reconfigurable contiguous address space memory system including serially connected variable capacity memory modules and a split address bus
US4723120A (en) 1986-01-14 1988-02-02 International Business Machines Corporation Method and apparatus for constructing and operating multipoint communication networks utilizing point-to point hardware and interfaces
EP0269812B1 (de) 1986-10-16 1991-02-06 Siemens Aktiengesellschaft Verfahren und Anordnung zur Versorgung einer Taktleitung mit einem von zwei Taktsignalen in Abhängigkeit vom Pegel eines der beiden Taktsignale
JPS63231550A (ja) 1987-03-19 1988-09-27 Hitachi Ltd 多重仮想空間制御方式
US4803485A (en) * 1987-03-23 1989-02-07 Amp Incorporated Lan communication system and medium adapter for use therewith
US4782487A (en) 1987-05-15 1988-11-01 Digital Equipment Corporation Memory test method and apparatus
GB8727951D0 (en) * 1987-11-30 1988-01-06 Plessey Co Plc Counters
US4943984A (en) 1988-06-24 1990-07-24 International Business Machines Corporation Data processing system parallel data bus having a single oscillator clocking apparatus
US4964130A (en) 1988-12-21 1990-10-16 Bull Hn Information Systems Inc. System for determining status of errors in a memory subsystem
US4964129A (en) 1988-12-21 1990-10-16 Bull Hn Information Systems Inc. Memory controller with error logging
JP3038781B2 (ja) 1989-04-21 2000-05-08 日本電気株式会社 メモリアクセス制御回路
US5053947A (en) 1989-09-29 1991-10-01 Allegro Microsystems, Inc. Extended multistation bus system and method
US5206946A (en) 1989-10-27 1993-04-27 Sand Technology Systems Development, Inc. Apparatus using converters, multiplexer and two latches to convert SCSI data into serial data and vice versa
JP2724893B2 (ja) 1989-12-28 1998-03-09 三菱電機株式会社 半導体集積回路装置
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5517626A (en) 1990-05-07 1996-05-14 S3, Incorporated Open high speed bus for microcomputer system
GB2246494B (en) 1990-05-25 1994-08-31 Silicon Systems Inc Method and apparatus for serial communications
CA2045790A1 (en) 1990-06-29 1991-12-30 Richard Lee Sites Branch prediction in high-performance processor
CA2045789A1 (en) 1990-06-29 1991-12-30 Richard Lee Sites Granularity hint for translation buffer in high performance processor
US5530941A (en) 1990-08-06 1996-06-25 Ncr Corporation System and method for prefetching data from a main computer memory into a cache memory
US5357621A (en) 1990-09-04 1994-10-18 Hewlett-Packard Company Serial architecture for memory module control
US5522064A (en) 1990-10-01 1996-05-28 International Business Machines Corporation Data processing apparatus for dynamically setting timings in a dynamic memory system
US5287531A (en) 1990-10-31 1994-02-15 Compaq Computer Corp. Daisy-chained serial shift register for determining configuration of removable circuit boards in a computer system
US5214747A (en) * 1990-12-24 1993-05-25 Eastman Kodak Company Segmented neural network with daisy chain control
JP2999845B2 (ja) 1991-04-25 2000-01-17 沖電気工業株式会社 シリアルアクセスメモリの倍速コントロール方式
US5347270A (en) 1991-12-27 1994-09-13 Mitsubishi Denki Kabushiki Kaisha Method of testing switches and switching circuit
US5387911A (en) 1992-02-21 1995-02-07 Gleichert; Marc C. Method and apparatus for transmitting and receiving both 8B/10B code and 10B/12B code in a switchable 8B/10B transmitter and receiver
US5715407A (en) 1992-03-06 1998-02-03 Rambus, Inc. Process and apparatus for collision detection on a parallel bus by monitoring a first line of the bus during even bus cycles for indications of overlapping packets
US5375127A (en) 1992-03-25 1994-12-20 Ncr Corporation Method and apparatus for generating Reed-Soloman error correcting code across multiple word boundaries
US5265212A (en) 1992-04-01 1993-11-23 Digital Equipment Corporation Sharing of bus access among multiple state machines with minimal wait time and prioritization of like cycle types
EP0567707A1 (en) 1992-04-30 1993-11-03 International Business Machines Corporation Implementation of column redundancy in a cache memory architecture
US5270964A (en) 1992-05-19 1993-12-14 Sun Microsystems, Inc. Single in-line memory module
US5410545A (en) 1992-07-28 1995-04-25 Digital Equipment Corporation Long-term storage of controller performance
WO1994003901A1 (en) 1992-08-10 1994-02-17 Monolithic System Technology, Inc. Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration
US5594925A (en) 1993-01-05 1997-01-14 Texas Instruments Incorporated Method and apparatus determining order and identity of subunits by inputting bit signals during first clock period and reading configuration signals during second clock period
US5544309A (en) * 1993-04-22 1996-08-06 International Business Machines Corporation Data processing system with modified planar for boundary scan diagnostics
JP3489147B2 (ja) 1993-09-20 2004-01-19 株式会社日立製作所 データ転送方式
KR100253473B1 (ko) 1993-10-12 2000-04-15 모리시타 요이찌 스크램블장치, 디스크램블장치 및 스크램블전송장치
SE502576C2 (sv) 1993-11-26 1995-11-13 Ellemtel Utvecklings Ab Feltolerant kösystem
US5845310A (en) 1993-12-15 1998-12-01 Hewlett-Packard Co. System and methods for performing cache latency diagnostics in scalable parallel processing architectures including calculating CPU idle time and counting number of cache misses
US5822749A (en) 1994-07-12 1998-10-13 Sybase, Inc. Database system with methods for improving query performance with cache optimization strategies
JPH0887451A (ja) 1994-09-09 1996-04-02 Internatl Business Mach Corp <Ibm> アドレス変換を管理する方法およびアドレス変換マネージャ
US5611055A (en) 1994-09-27 1997-03-11 Novalink Technologies Method and apparatus for implementing a PCMCIA auxiliary port connector for selectively communicating with peripheral devices
US5475690A (en) 1994-11-10 1995-12-12 Digital Equipment Corporation Delay compensated signal propagation
US6002411A (en) 1994-11-16 1999-12-14 Interactive Silicon, Inc. Integrated video and memory controller with data processing and graphical processing capabilities
US6170047B1 (en) 1994-11-16 2001-01-02 Interactive Silicon, Inc. System and method for managing system memory and/or non-volatile memory using a memory controller with integrated compression and decompression capabilities
US5513135A (en) 1994-12-02 1996-04-30 International Business Machines Corporation Synchronous memory packaged in single/dual in-line memory module and method of fabrication
JP3467880B2 (ja) 1994-12-26 2003-11-17 ソニー株式会社 クロック信号発生装置
SE517194C2 (sv) 1994-12-29 2002-05-07 Ericsson Telefon Ab L M Magasinrelaterat bussarrangemang
US5881154A (en) 1995-01-17 1999-03-09 Kokusai Denshin Denwa Co., Ltd. Data scramble transmission system
US5629685A (en) 1995-02-23 1997-05-13 International Business Machines Corporation Segmentable addressable modular communication network hubs
US6446224B1 (en) 1995-03-03 2002-09-03 Fujitsu Limited Method and apparatus for prioritizing and handling errors in a computer system
IN188196B (zh) 1995-05-15 2002-08-31 Silicon Graphics Inc
US5546023A (en) 1995-06-26 1996-08-13 Intel Corporation Daisy chained clock distribution scheme
US5852617A (en) 1995-12-08 1998-12-22 Samsung Electronics Co., Ltd. Jtag testing of buses using plug-in cards with Jtag logic mounted thereon
US5754804A (en) 1996-01-30 1998-05-19 International Business Machines Corporation Method and system for managing system bus communications in a data processing system
JPH09231130A (ja) 1996-02-26 1997-09-05 Mitsubishi Electric Corp マイクロコンピュータ
US5764155A (en) 1996-04-03 1998-06-09 General Electric Company Dynamic data exchange server
JP3710198B2 (ja) 1996-04-18 2005-10-26 沖電気工業株式会社 Ｓｔｍ−ｎ信号の誤り訂正符号化・復号化方法、ｓｔｍ−ｎ信号の誤り訂正符号化回路及びｓｔｍ−ｎ信号の誤り訂正復号化回路
US5661677A (en) 1996-05-15 1997-08-26 Micron Electronics, Inc. Circuit and method for on-board programming of PRD Serial EEPROMS
US5805839A (en) * 1996-07-02 1998-09-08 Advanced Micro Devices, Inc. Efficient technique for implementing broadcasts on a system of hierarchical buses
US5917760A (en) 1996-09-20 1999-06-29 Sldram, Inc. De-skewing data signals in a memory system
US5930359A (en) 1996-09-23 1999-07-27 Motorola, Inc. Cascadable content addressable memory and system
JPH10173122A (ja) 1996-12-06 1998-06-26 Mitsubishi Electric Corp メモリモジュール
US20020103988A1 (en) * 1996-12-18 2002-08-01 Pascal Dornier Microprocessor with integrated interfaces to system memory and multiplexed input/output bus
US5926838A (en) 1997-03-19 1999-07-20 Micron Electronics Interface for high speed memory
JP3602293B2 (ja) * 1997-04-22 2004-12-15 株式会社ソニー・コンピュータエンタテインメント データ転送方法及び装置
US6138213A (en) 1997-06-27 2000-10-24 Advanced Micro Devices, Inc. Cache including a prefetch way for storing prefetch cache lines and configured to move a prefetched cache line to a non-prefetch way upon access to the prefetched cache line
US6292903B1 (en) 1997-07-09 2001-09-18 International Business Machines Corporation Smart memory interface
US6011732A (en) 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US6128746A (en) 1997-08-26 2000-10-03 International Business Machines Corporation Continuously powered mainstore for large memory subsystems
US6230236B1 (en) 1997-08-28 2001-05-08 Nortel Networks Corporation Content addressable memory system with cascaded memories and self timed signals
JP3445476B2 (ja) 1997-10-02 2003-09-08 株式会社東芝 半導体メモリシステム
US6378018B1 (en) 1997-10-10 2002-04-23 Intel Corporation Memory device and system including a low power interface
US6085276A (en) 1997-10-24 2000-07-04 Compaq Computers Corporation Multi-processor computer system having a data switch with simultaneous insertion buffers for eliminating arbitration interdependencies
US5973591A (en) 1997-11-19 1999-10-26 Schwartz; David Electronic signaling system
US5917780A (en) 1997-12-03 1999-06-29 Daniel Robbins Watch having a multiplicity of band attachment positions and wristband for use therewith
DE69836437T2 (de) 1997-12-05 2007-09-27 Intel Corporation, Santa Clara Speichersystem mit speichermodul mit einem speichermodul-steuerbaustein
US6145028A (en) 1997-12-11 2000-11-07 Ncr Corporation Enhanced multi-pathing to an array of storage devices
US7373440B2 (en) 1997-12-17 2008-05-13 Src Computers, Inc. Switch/network adapter port for clustered computers employing a chain of multi-adaptive processors in a dual in-line memory module format
US7024518B2 (en) * 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6198304B1 (en) 1998-02-23 2001-03-06 Xilinx, Inc. Programmable logic device
US6096091A (en) 1998-02-24 2000-08-01 Advanced Micro Devices, Inc. Dynamically reconfigurable logic networks interconnected by fall-through FIFOs for flexible pipeline processing in a system-on-a-chip
US6185718B1 (en) 1998-02-27 2001-02-06 International Business Machines Corporation Memory card design with parity and ECC for non-parity and non-ECC systems
US5959914A (en) 1998-03-27 1999-09-28 Lsi Logic Corporation Memory controller with error correction memory test application
US6643745B1 (en) 1998-03-31 2003-11-04 Intel Corporation Method and apparatus for prefetching data into cache
US5870325A (en) 1998-04-14 1999-02-09 Silicon Graphics, Inc. Memory system with multiple addressing and control busses
US6173382B1 (en) 1998-04-28 2001-01-09 International Business Machines Corporation Dynamic configuration of memory module using modified presence detect data
US6003121A (en) 1998-05-18 1999-12-14 Intel Corporation Single and multiple channel memory detection and sizing
US6216247B1 (en) 1998-05-29 2001-04-10 Intel Corporation 32-bit mode for a 64-bit ECC capable memory subsystem
EP0964370B1 (en) 1998-06-05 2003-08-20 International Business Machines Corporation Method and device for loading instruction codes to a memory and linking said instruction codes
US6499070B1 (en) 1998-06-08 2002-12-24 Texas Instruments Incorporated Circuitry and method of transferring parallel and serial data
JPH11353228A (ja) 1998-06-10 1999-12-24 Mitsubishi Electric Corp メモリモジュールシステム
US6170059B1 (en) 1998-07-10 2001-01-02 International Business Machines Corporation Tracking memory modules within a computer system
US6260127B1 (en) 1998-07-13 2001-07-10 Compaq Computer Corporation Method and apparatus for supporting heterogeneous memory in computer systems
US6505305B1 (en) 1998-07-16 2003-01-07 Compaq Information Technologies Group, L.P. Fail-over of multiple memory blocks in multiple memory modules in computer system
US6021076A (en) 1998-07-16 2000-02-01 Rambus Inc Apparatus and method for thermal regulation in memory subsystems
US6496540B1 (en) 1998-07-22 2002-12-17 International Business Machines Corporation Transformation of parallel interface into coded format with preservation of baud-rate
US6158040A (en) 1998-07-29 2000-12-05 Neomagic Corp. Rotated data-aligmnent in wade embedded DRAM for page-mode column ECC in a DVD controller
US6272609B1 (en) 1998-07-31 2001-08-07 Micron Electronics, Inc. Pipelined memory controller
JP4083302B2 (ja) 1998-08-12 2008-04-30 株式会社東芝 動画像スクランブル／デスクランブル装置
US6587912B2 (en) 1998-09-30 2003-07-01 Intel Corporation Method and apparatus for implementing multiple memory buses on a memory module
US5995405A (en) 1998-10-27 1999-11-30 Micron Technology, Inc. Memory module with flexible serial presence detect configuration
US6226729B1 (en) 1998-11-03 2001-05-01 Intel Corporation Method and apparatus for configuring and initializing a memory device and a memory channel
US20020124195A1 (en) * 1998-11-04 2002-09-05 Puthiya K. Nizar Method and apparatus for power management in a memory subsystem
US6349390B1 (en) 1999-01-04 2002-02-19 International Business Machines Corporation On-board scrubbing of soft errors memory module
US6233639B1 (en) 1999-01-04 2001-05-15 International Business Machines Corporation Memory card utilizing two wire bus
US6357018B1 (en) 1999-01-26 2002-03-12 Dell Usa, L.P. Method and apparatus for determining continuity and integrity of a RAMBUS channel in a computer system
JP3275867B2 (ja) 1999-01-26 2002-04-22 日本電気株式会社 スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板
US6115278A (en) 1999-02-09 2000-09-05 Silicon Graphics, Inc. Memory system with switching for data isolation
US6341315B1 (en) 1999-02-26 2002-01-22 Crossroads Systems, Inc. Streaming method and system for fiber channel network devices
US6564329B1 (en) 1999-03-16 2003-05-13 Linkup Systems Corporation System and method for dynamic clock generation
US6460107B1 (en) 1999-04-29 2002-10-01 Intel Corporation Integrated real-time performance monitoring facility
JP3512678B2 (ja) 1999-05-27 2004-03-31 富士通株式会社 キャッシュメモリ制御装置および計算機システム
US6393528B1 (en) 1999-06-30 2002-05-21 International Business Machines Corporation Optimized cache allocation algorithm for multiple speculative requests
US6425044B1 (en) 1999-07-13 2002-07-23 Micron Technology, Inc. Apparatus for providing fast memory decode using a bank conflict table
US6839393B1 (en) 1999-07-14 2005-01-04 Rambus Inc. Apparatus and method for controlling a master/slave system via master device synchronization
US7017020B2 (en) 1999-07-16 2006-03-21 Broadcom Corporation Apparatus and method for optimizing access to memory
US6792495B1 (en) 1999-07-27 2004-09-14 Intel Corporation Transaction scheduling for a bus system
US7155016B1 (en) 1999-08-20 2006-12-26 Paradyne Corporation Communication device and method for using non-self-synchronizing scrambling in a communication system
US6549971B1 (en) 1999-08-26 2003-04-15 International Business Machines Corporation Cascaded differential receiver circuit
US6594713B1 (en) 1999-09-10 2003-07-15 Texas Instruments Incorporated Hub interface unit and application unit interfaces for expanded direct memory access processor
US6484271B1 (en) 1999-09-16 2002-11-19 Koninklijke Philips Electronics N.V. Memory redundancy techniques
US6393512B1 (en) 1999-09-27 2002-05-21 Ati International Srl Circuit and method for detecting bank conflicts in accessing adjacent banks
US6467013B1 (en) 1999-09-30 2002-10-15 Intel Corporation Memory transceiver to couple an additional memory channel to an existing memory channel
US6262493B1 (en) 1999-10-08 2001-07-17 Sun Microsystems, Inc. Providing standby power to field replaceable units for electronic systems
US6889284B1 (en) * 1999-10-19 2005-05-03 Intel Corporation Method and apparatus for supporting SDRAM memory
DE19952009A1 (de) * 1999-10-28 2001-05-10 Indag Gmbh Vorrichtung zum Einbringen von Beuteln in eine Umverpackung
US6526469B1 (en) 1999-11-12 2003-02-25 International Business Machines Corporation Bus architecture employing varying width uni-directional command bus
US6513091B1 (en) 1999-11-12 2003-01-28 International Business Machines Corporation Data routing using status-response signals
US6557069B1 (en) 1999-11-12 2003-04-29 International Business Machines Corporation Processor-memory bus architecture for supporting multiple processors
US6584576B1 (en) 1999-11-12 2003-06-24 Kingston Technology Corporation Memory system using complementary delay elements to reduce rambus module timing skew
JP2001167077A (ja) * 1999-12-09 2001-06-22 Nec Kofu Ltd ネットワークシステムにおけるデータアクセス方法、ネットワークシステムおよび記録媒体
US6601149B1 (en) 1999-12-14 2003-07-29 International Business Machines Corporation Memory transaction monitoring system and user interface
US6487627B1 (en) 1999-12-22 2002-11-26 Intel Corporation Method and apparatus to manage digital bus traffic
US7010629B1 (en) * 1999-12-22 2006-03-07 Intel Corporation Apparatus and method for coupling to a memory module
US6307789B1 (en) 1999-12-28 2001-10-23 Intel Corporation Scratchpad memory
US6408398B1 (en) 1999-12-29 2002-06-18 Intel Corporation Method and apparatus for detecting time domains on a communication channel
US6609171B1 (en) * 1999-12-29 2003-08-19 Intel Corporation Quad pumped bus architecture and protocol
KR100575864B1 (ko) 1999-12-30 2006-05-03 주식회사 하이닉스반도체 램버스 디램
US6910146B2 (en) 1999-12-31 2005-06-21 Intel Corporation Method and apparatus for improving timing margin in an integrated circuit as determined from recorded pass/fail indications for relative phase settings
US7266634B2 (en) 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
US6502161B1 (en) 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US6845472B2 (en) 2000-01-25 2005-01-18 Hewlett-Packard Development Company, L.P. Memory sub-system error cleansing
US6219288B1 (en) 2000-03-03 2001-04-17 International Business Machines Corporation Memory having user programmable AC timings
JP2003526157A (ja) 2000-03-08 2003-09-02 サン・マイクロシステムズ・インコーポレイテッド オンチップダイナミックｒａｍを備えたｖｌｉｗコンピュータ処理アーキテクチャ
JP4569913B2 (ja) 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
JP2001290697A (ja) * 2000-04-06 2001-10-19 Hitachi Ltd 情報処理システム
US6704842B1 (en) 2000-04-12 2004-03-09 Hewlett-Packard Development Company, L.P. Multi-processor system with proactive speculative data transfer
US7269765B1 (en) 2000-04-13 2007-09-11 Micron Technology, Inc. Method and apparatus for storing failing part locations in a module
US6546359B1 (en) 2000-04-24 2003-04-08 Sun Microsystems, Inc. Method and apparatus for multiplexing hardware performance indicators
US6721944B2 (en) 2000-05-31 2004-04-13 Sun Microsystems, Inc. Marking memory elements based upon usage of accessed information during speculative execution
US7039755B1 (en) 2000-05-31 2006-05-02 Advanced Micro Devices, Inc. Method and apparatus for powering down the CPU/memory controller complex while preserving the self refresh state of memory in the system
US6748518B1 (en) 2000-06-06 2004-06-08 International Business Machines Corporation Multi-level multiprocessor speculation mechanism
US6622217B2 (en) 2000-06-10 2003-09-16 Hewlett-Packard Development Company, L.P. Cache coherence protocol engine system and method for processing memory transaction in distinct address subsets during interleaved time periods in a multiprocessor system
US6697919B2 (en) 2000-06-10 2004-02-24 Hewlett-Packard Development Company, L.P. System and method for limited fanout daisy chaining of cache invalidation requests in a shared-memory multiprocessor system
US6415376B1 (en) 2000-06-16 2002-07-02 Conexant Sytems, Inc. Apparatus and method for issue grouping of instructions in a VLIW processor
US6791555B1 (en) 2000-06-23 2004-09-14 Micron Technology, Inc. Apparatus and method for distributed memory control in a graphics processing system
US6611905B1 (en) 2000-06-29 2003-08-26 International Business Machines Corporation Memory interface with programable clock to output time based on wide range of receiver loads
US6587112B1 (en) * 2000-07-10 2003-07-01 Hewlett-Packard Development Company, L.P. Window copy-swap using multi-buffer hardware support
US6446174B1 (en) 2000-07-11 2002-09-03 Intel Corporation Computer system with dram bus
US6738836B1 (en) 2000-08-31 2004-05-18 Hewlett-Packard Development Company, L.P. Scalable efficient I/O port protocol
US6977979B1 (en) 2000-08-31 2005-12-20 Hewlett-Packard Development Company, L.P. Enhanced clock forwarding data recovery
US6487102B1 (en) 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices
US6553450B1 (en) 2000-09-18 2003-04-22 Intel Corporation Buffer to multiply memory interface
US6625687B1 (en) 2000-09-18 2003-09-23 Intel Corporation Memory module employing a junction circuit for point-to-point connection isolation, voltage translation, data synchronization, and multiplexing/demultiplexing
US6317352B1 (en) 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6625685B1 (en) * 2000-09-20 2003-09-23 Broadcom Corporation Memory controller with programmable configuration
US6532525B1 (en) * 2000-09-29 2003-03-11 Ati Technologies, Inc. Method and apparatus for accessing memory
US7595659B2 (en) * 2000-10-09 2009-09-29 Pact Xpp Technologies Ag Logic cell array and bus system
US6636875B1 (en) 2000-10-25 2003-10-21 International Business Machines Corporation System and method for synchronizing related data elements in disparate storage systems
US6611902B2 (en) * 2000-11-13 2003-08-26 Matsushita Electric Industrial Co., Ltd. Information processor and information processing method
US6285172B1 (en) 2000-11-13 2001-09-04 Texas Instruments Incorporated Digital phase-locked loop circuit with reduced phase jitter frequency
US6898726B1 (en) 2000-11-15 2005-05-24 Micron Technology, Inc. Memory system that sets a predetermined phase relationship between read and write clock signals at a bus midpoint for a plurality of spaced device locations
US6590827B2 (en) 2000-11-21 2003-07-08 Via Technologies, Inc. Clock device for supporting multiplicity of memory module types
US6510100B2 (en) 2000-12-04 2003-01-21 International Business Machines Corporation Synchronous memory modules and memory systems with selectable clock termination
US6993612B2 (en) 2000-12-07 2006-01-31 Micron Technology, Inc. Arbitration method for a source strobed bus
US6834355B2 (en) 2000-12-15 2004-12-21 Intel Corporation Circuit in which the time delay of an input clock signal is dependent only on its logic phase width and a ratio of capacitances
US6934785B2 (en) 2000-12-22 2005-08-23 Micron Technology, Inc. High speed interface with looped bus
US6622227B2 (en) 2000-12-27 2003-09-16 Intel Corporation Method and apparatus for utilizing write buffers in memory control/interface
US6493250B2 (en) * 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
TW527537B (en) * 2001-01-03 2003-04-11 Leadtek Research Inc Conversion device of SDR and DDR, and interface card, motherboard and memory module interface using the same
US6832329B2 (en) 2001-02-08 2004-12-14 International Business Machines Corporation Cache thresholding method, apparatus, and program for predictive reporting of array bit line or driver failures
JP3888070B2 (ja) * 2001-02-23 2007-02-28 株式会社ルネサステクノロジ 消費電力制御インタフェースを有する論理回路モジュール及び該モジュールを記憶した記憶媒体
US6445624B1 (en) 2001-02-23 2002-09-03 Micron Technology, Inc. Method of synchronizing read timing in a high speed memory system
US20020124201A1 (en) 2001-03-01 2002-09-05 International Business Machines Corporation Method and system for log repair action handling on a logically partitioned multiprocessing system
US6754762B1 (en) 2001-03-05 2004-06-22 Honeywell International Inc. Redundant bus switching
US6882082B2 (en) 2001-03-13 2005-04-19 Micron Technology, Inc. Memory repeater
US6678811B2 (en) * 2001-04-07 2004-01-13 Hewlett-Packard Development Company, L.P. Memory controller with 1X/MX write capability
US6625702B2 (en) 2001-04-07 2003-09-23 Hewlett-Packard Development Company, L.P. Memory controller with support for memory modules comprised of non-homogeneous data width RAM devices
US6721185B2 (en) 2001-05-01 2004-04-13 Sun Microsystems, Inc. Memory module having balanced data I/O contacts pads
US6779075B2 (en) * 2001-05-15 2004-08-17 Leadtek Research Inc. DDR and QDR converter and interface card, motherboard and memory module interface using the same
US6766389B2 (en) 2001-05-18 2004-07-20 Broadcom Corporation System on a chip for networking
WO2002097587A2 (en) * 2001-05-31 2002-12-05 Internet Security Systems, Inc. Method and system for implementing security devices in a network
KR20040044182A (ko) 2001-06-04 2004-05-27 엔시티 그룹, 인코포레이티드 통신네트워크의 유효 대역폭 증가 시스템 및 방법
US20030090879A1 (en) 2001-06-14 2003-05-15 Doblar Drew G. Dual inline memory module
US6760817B2 (en) 2001-06-21 2004-07-06 International Business Machines Corporation Method and system for prefetching utilizing memory initiated prefetch write operations
US20030033463A1 (en) 2001-08-10 2003-02-13 Garnett Paul J. Computer system storage
US6681292B2 (en) 2001-08-27 2004-01-20 Intel Corporation Distributed read and write caching implementation for optimized input/output applications
US20040098549A1 (en) * 2001-10-04 2004-05-20 Dorst Jeffrey R. Apparatus and methods for programmable interfaces in memory controllers
US6965952B2 (en) 2001-10-15 2005-11-15 Intel Corporation Bus framer
US7248585B2 (en) * 2001-10-22 2007-07-24 Sun Microsystems, Inc. Method and apparatus for a packet classifier
US6594748B1 (en) 2001-11-09 2003-07-15 Lsi Logic Corporation Methods and structure for pipelined read return control in a shared RAM controller
DE10155449A1 (de) 2001-11-12 2003-05-28 Infineon Technologies Ag Verfahren zur Rekonfiguration eines Speichers
US6675280B2 (en) 2001-11-30 2004-01-06 Intel Corporation Method and apparatus for identifying candidate virtual addresses in a content-aware prefetcher
US7385993B2 (en) 2001-12-21 2008-06-10 International Business Machines Corporation Queue scheduling mechanism in a data packet transmission system
US6792516B2 (en) 2001-12-28 2004-09-14 Intel Corporation Memory arbiter with intelligent page gathering logic
US6925534B2 (en) 2001-12-31 2005-08-02 Intel Corporation Distributed memory module cache prefetch
US6865646B2 (en) 2001-12-31 2005-03-08 Intel Corporation Segmented distributed memory module cache
US6799241B2 (en) 2002-01-03 2004-09-28 Intel Corporation Method for dynamically adjusting a memory page closing policy
US6775747B2 (en) 2002-01-03 2004-08-10 Intel Corporation System and method for performing page table walks on speculative software prefetch operations
KR100454126B1 (ko) 2002-01-15 2004-10-26 삼성전자주식회사 분리된 클록 라인을 구비한 정보 처리 시스템
US7227949B2 (en) 2002-01-31 2007-06-05 Texas Instruments Incorporated Separate self-synchronizing packet-based scrambler having replay variation
US6918068B2 (en) 2002-04-08 2005-07-12 Harris Corporation Fault-tolerant communications system and associated methods
DE10215362A1 (de) 2002-04-08 2003-10-30 Infineon Technologies Ag Integrierter Speicher mit einem Speicherzellenfeld mit mehreren Speicherbänken und Schaltungsanordnung mit einem integrierten Speicher
US6948091B2 (en) 2002-05-02 2005-09-20 Honeywell International Inc. High integrity recovery from multi-bit data failures
US7376146B2 (en) 2002-05-16 2008-05-20 Intel Corporation Bus conversion device, system and method
US6807650B2 (en) 2002-06-03 2004-10-19 International Business Machines Corporation DDR-II driver impedance adjustment control algorithm and interface circuits
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US7203318B2 (en) 2002-06-17 2007-04-10 M/A-Com Private Radio Systems, Inc. Secure transmission system for a digital trunked radio system
WO2004000944A1 (ja) 2002-06-21 2003-12-31 Hymo Corporation 水溶性重合体分散液、その製造方法およびその使用方法
TW559694B (en) 2002-06-21 2003-11-01 Via Tech Inc Method and system of calibrating the control delay time
US7212548B2 (en) 2002-06-21 2007-05-01 Adtran, Inc. Multiple T1 channel inverse multiplexing method and apparatus
US6832286B2 (en) 2002-06-25 2004-12-14 Hewlett-Packard Development Company, L.P. Memory auto-precharge
US7047384B2 (en) 2002-06-27 2006-05-16 Intel Corporation Method and apparatus for dynamic timing of memory interface signals
US6996766B2 (en) 2002-06-28 2006-02-07 Sun Microsystems, Inc. Error detection/correction code which detects and corrects a first failing component and optionally a second failing component
US6741096B2 (en) 2002-07-02 2004-05-25 Lsi Logic Corporation Structure and methods for measurement of arbitration performance
US6854043B2 (en) 2002-07-05 2005-02-08 Hewlett-Packard Development Company, L.P. System and method for multi-modal memory controller system operation
JP4159415B2 (ja) 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP2004093462A (ja) 2002-09-02 2004-03-25 Oki Electric Ind Co Ltd 半導体集積回路とその試験方法
KR20040021485A (ko) 2002-09-04 2004-03-10 삼성전자주식회사 메모리 접근시간을 줄이기 위하여 페이지 모드를 선택할수 있는 메모리 제어장치 및 메모리 접근 제어방법
US20040054864A1 (en) 2002-09-13 2004-03-18 Jameson Neil Andrew Memory controller
WO2004062305A1 (en) * 2002-12-16 2004-07-22 Widefi, Inc. Improved wireless network repeater
US20040078615A1 (en) 2002-10-17 2004-04-22 Intel Corporation (A Delaware Corporation) Multi-module system, distribution circuit and their methods of operation
DE10248672B4 (de) 2002-10-18 2016-02-11 Robert Bosch Gmbh Verfahren zur Übertragung von Daten auf einem Bus
US7313583B2 (en) 2002-10-22 2007-12-25 Broadcom Corporation Galois field arithmetic unit for use within a processor
JP2003141894A (ja) * 2002-11-11 2003-05-16 Motorola Japan Ltd 半導体メモリ装置
US6996639B2 (en) 2002-12-10 2006-02-07 Intel Corporation Configurably prefetching head-of-queue from ring buffers
US20040117588A1 (en) * 2002-12-12 2004-06-17 International Business Machines Corporation Access request for a data processing system having no system memory
US7093076B2 (en) 2002-12-12 2006-08-15 Samsung Electronics, Co., Ltd. Memory system having two-way ring topology and memory device and memory module for ring-topology memory system
US6978416B2 (en) 2002-12-19 2005-12-20 International Business Machines Corporation Error correction with low latency for bus structures
US6944084B2 (en) 2002-12-31 2005-09-13 Intel Corporation Memory system that measures power consumption
US7308524B2 (en) 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
US7047370B1 (en) 2003-01-14 2006-05-16 Cisco Technology, Inc. Full access to memory interfaces via remote request
US7096407B2 (en) * 2003-02-18 2006-08-22 Hewlett-Packard Development Company, L.P. Technique for implementing chipkill in a memory system
US7216276B1 (en) 2003-02-27 2007-05-08 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US6922658B2 (en) 2003-03-31 2005-07-26 International Business Machines Corporation Method and system for testing the validity of shared data in a multiprocessing system
US7234099B2 (en) 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
CN100444141C (zh) * 2003-05-13 2008-12-17 先进微装置公司 通过串行内存互连以将主机连接至内存模块的系统与方法
US7320100B2 (en) 2003-05-20 2008-01-15 Cray Inc. Apparatus and method for memory with bit swapping on the fly and testing
TW200427224A (en) 2003-05-21 2004-12-01 Myson Century Inc Clock multiplier
US7127629B2 (en) 2003-06-03 2006-10-24 Intel Corporation Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal
US7165153B2 (en) 2003-06-04 2007-01-16 Intel Corporation Memory channel with unidirectional links
US7428644B2 (en) * 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
US7260685B2 (en) * 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
DE10330812B4 (de) 2003-07-08 2006-07-06 Infineon Technologies Ag Halbleiterspeichermodul
KR100500454B1 (ko) 2003-07-28 2005-07-12 삼성전자주식회사 메모리 모듈 테스트 시스템 및 메모리 모듈 평가 시스템
US7844801B2 (en) 2003-07-31 2010-11-30 Intel Corporation Method and apparatus for affinity-guided speculative helper threads in chip multiprocessors
DE10335978B4 (de) 2003-08-06 2006-02-16 Infineon Technologies Ag Hub-Baustein zum Anschließen von einem oder mehreren Speicherbausteinen
US7210059B2 (en) 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7136958B2 (en) * 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US20050050237A1 (en) * 2003-08-28 2005-03-03 Jeddeloh Joseph M. Memory module and method having on-board data search capabilities and processor-based system using such memory modules
US7310752B2 (en) 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7194593B2 (en) * 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US20050080581A1 (en) * 2003-09-22 2005-04-14 David Zimmerman Built-in self test for memory interconnect testing
US7197594B2 (en) 2003-09-23 2007-03-27 Infineon Technologies Flash Gmbh & Co. Kg Circuit, system and method for encoding data to be stored on a non-volatile memory array
US7124329B2 (en) 2003-09-26 2006-10-17 International Business Machines Corporation Implementing memory failure analysis in a data processing system
US7334159B1 (en) 2003-09-29 2008-02-19 Rockwell Automation Technologies, Inc. Self-testing RAM system and method
US7386765B2 (en) 2003-09-29 2008-06-10 Intel Corporation Memory device having error checking and correction
US20050071707A1 (en) 2003-09-30 2005-03-31 Hampel Craig E. Integrated circuit with bi-modal data strobe
US7139965B2 (en) 2003-10-08 2006-11-21 Hewlett-Packard Development Company, L.P. Bus device that concurrently synchronizes source synchronous data while performing error detection and correction
US7433258B2 (en) 2003-10-10 2008-10-07 Datasecure Llc. Posted precharge and multiple open-page RAM architecture
US7779212B2 (en) 2003-10-17 2010-08-17 Micron Technology, Inc. Method and apparatus for sending data from multiple sources over a communications bus
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US20050086424A1 (en) 2003-10-21 2005-04-21 Infineon Technologies North America Corp. Well-matched echo clock in memory system
US7234070B2 (en) 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7113418B2 (en) 2003-11-04 2006-09-26 Hewlett-Packard Development Company, L.P. Memory systems and methods
US7177211B2 (en) 2003-11-13 2007-02-13 Intel Corporation Memory channel test fixture and method
US7206962B2 (en) 2003-11-25 2007-04-17 International Business Machines Corporation High reliability memory subsystem using data error correcting code symbol sliced command repowering
US7073010B2 (en) * 2003-12-02 2006-07-04 Super Talent Electronics, Inc. USB smart switch with packet re-ordering for interleaving among multiple flash-memory endpoints aggregated as a single virtual USB endpoint
US7752470B2 (en) * 2003-12-03 2010-07-06 International Business Machines Corporation Method and system for power management including device controller-based device use evaluation and power-state control
US7155623B2 (en) * 2003-12-03 2006-12-26 International Business Machines Corporation Method and system for power management including local bounding of device group power consumption
US20050138267A1 (en) * 2003-12-23 2005-06-23 Bains Kuljit S. Integral memory buffer and serial presence detect capability for fully-buffered memory modules
TWI237767B (en) 2003-12-23 2005-08-11 High Tech Comp Corp Serial/parallel data transformer module and related computer systems
JP4085389B2 (ja) * 2003-12-24 2008-05-14 日本電気株式会社 マルチプロセッサシステム、マルチプロセッサシステムにおける一貫性制御装置及び一貫性制御方法
US7216196B2 (en) 2003-12-29 2007-05-08 Micron Technology, Inc. Memory hub and method for memory system performance monitoring
US7197670B2 (en) 2003-12-31 2007-03-27 Intel Corporation Methods and apparatuses for reducing infant mortality in semiconductor devices utilizing static random access memory (SRAM)
US7321979B2 (en) 2004-01-22 2008-01-22 International Business Machines Corporation Method and apparatus to change the operating frequency of system core logic to maximize system memory bandwidth
US7412574B2 (en) 2004-02-05 2008-08-12 Micron Technology, Inc. System and method for arbitration of memory responses in a hub-based memory system
US7181584B2 (en) * 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
US7363436B1 (en) 2004-02-26 2008-04-22 Integrated Device Technology, Inc. Collision detection in a multi-port memory system
US7114109B2 (en) 2004-03-11 2006-09-26 International Business Machines Corporation Method and apparatus for customizing and monitoring multiple interfaces and implementing enhanced fault tolerance and isolation features
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7200832B2 (en) 2004-03-26 2007-04-03 Lsi Logic Corp Macro cell for integrated circuit physical layer interface
US7213082B2 (en) 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US9047094B2 (en) 2004-03-31 2015-06-02 Icera Inc. Apparatus and method for separate asymmetric control processing and data path processing in a dual path processor
US7724750B2 (en) 2004-04-01 2010-05-25 Nokia Corporation Expedited data transmission in packet based network
US7027336B2 (en) 2004-05-10 2006-04-11 Hynix Semiconductor Inc. Semiconductor memory device for controlling output timing of data depending on frequency variation
US7162567B2 (en) 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7222213B2 (en) 2004-05-17 2007-05-22 Micron Technology, Inc. System and method for communicating the synchronization status of memory modules during initialization of the memory modules
US7304905B2 (en) 2004-05-24 2007-12-04 Intel Corporation Throttling memory in response to an internal temperature of a memory device
US7363419B2 (en) 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US20060010339A1 (en) 2004-06-24 2006-01-12 Klein Dean A Memory system and method having selective ECC during low power refresh
US7500123B2 (en) 2004-06-28 2009-03-03 Ati Technologies Ulc Apparatus and method for reducing power consumption in a graphics processing device
US7318130B2 (en) 2004-06-29 2008-01-08 Intel Corporation System and method for thermal throttling of memory modules
US20060004953A1 (en) 2004-06-30 2006-01-05 Vogt Pete D Method and apparatus for increased memory bandwidth
US7539800B2 (en) 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US20060036826A1 (en) 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7091890B1 (en) 2004-08-17 2006-08-15 Xilinx, Inc. Multi-purpose source synchronous interface circuitry
US7404118B1 (en) 2004-09-02 2008-07-22 Sun Microsystems, Inc. Memory error analysis for determining potentially faulty memory components
US8621304B2 (en) 2004-10-07 2013-12-31 Hewlett-Packard Development Company, L.P. Built-in self-test system and method for an integrated circuit
US7360027B2 (en) 2004-10-15 2008-04-15 Intel Corporation Method and apparatus for initiating CPU data prefetches by an external agent
US20060095679A1 (en) 2004-10-28 2006-05-04 Edirisooriya Samantha J Method and apparatus for pushing data into a processor cache
US7334070B2 (en) 2004-10-29 2008-02-19 International Business Machines Corporation Multi-channel memory architecture for daisy chained arrangements of nodes with bridging between memory channels
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US20060112238A1 (en) 2004-11-23 2006-05-25 Sujat Jamil Techniques for pushing data to a processor cache
US20060161733A1 (en) 2005-01-19 2006-07-20 Emulex Design & Manufacturing Corporation Host buffer queues
US20060168407A1 (en) 2005-01-26 2006-07-27 Micron Technology, Inc. Memory hub system and method having large virtual page size
US20060195631A1 (en) 2005-01-31 2006-08-31 Ramasubramanian Rajamani Memory buffers for merging local data from memory modules
JP4516458B2 (ja) 2005-03-18 2010-08-04 株式会社日立製作所 フェイルオーバークラスタシステム及びフェイルオーバー方法
US7861055B2 (en) 2005-06-07 2010-12-28 Broadcom Corporation Method and system for on-chip configurable data ram for fast memory and pseudo associative caches
US20070005922A1 (en) 2005-06-30 2007-01-04 Swaminathan Muthukumar P Fully buffered DIMM variable read latency
US20070025304A1 (en) 2005-07-26 2007-02-01 Rangsan Leelahakriengkrai System and method for prioritizing transmission legs for precaching data
US7319340B2 (en) 2005-08-01 2008-01-15 Micron Technology, Inc. Integrated circuit load board and method having on-board test circuit
US7328381B2 (en) 2005-08-01 2008-02-05 Micron Technology, Inc. Testing system and method for memory modules having a memory hub architecture
US7865570B2 (en) 2005-08-30 2011-01-04 Illinois Institute Of Technology Memory server
US7430145B2 (en) 2005-09-16 2008-09-30 Hewlett-Packard Development Company, L.P. System and method for avoiding attempts to access a defective portion of memory
US20070165457A1 (en) 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US7496777B2 (en) 2005-10-12 2009-02-24 Sun Microsystems, Inc. Power throttling in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7386771B2 (en) 2006-01-06 2008-06-10 International Business Machines Corporation Repair of memory hard failures during normal operation, using ECC and a hard fail identifier circuit
US7353316B2 (en) 2006-03-24 2008-04-01 Micron Technology, Inc. System and method for re-routing signals between memory system components
JP5388406B2 (ja) 2006-06-20 2014-01-15 キヤノン株式会社 メモリシステム
US20080162807A1 (en) 2006-12-29 2008-07-03 Rothman Michael A Method and apparatus for redundant memory arrays
US7877666B2 (en) 2006-12-30 2011-01-25 Intel Corporation Tracking health of integrated circuit structures
US8041989B2 (en) 2007-06-28 2011-10-18 International Business Machines Corporation System and method for providing a high fault tolerant memory system

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105531766A (zh) * 2013-10-15 2016-04-27 拉姆伯斯公司 负载减小的存储模块
US10149383B2 (en) 2013-10-15 2018-12-04 Rambus, Inc. Load reduced memory module
US10455698B2 (en) 2013-10-15 2019-10-22 Rambus, Inc. Load reduced memory module
US10813216B2 (en) 2013-10-15 2020-10-20 Rambus Inc. Load reduced memory module
US11317510B2 (en) 2013-10-15 2022-04-26 Rambus Inc. Load reduced memory module
US11963299B2 (en) 2013-10-15 2024-04-16 Rambus Inc. Load reduced memory module
CN109088763A (zh) * 2018-08-15 2018-12-25 中航锂电技术研究院有限公司 一种电池管理系统菊花链通信故障诊断及处理方法
CN109088763B (zh) * 2018-08-15 2021-06-04 中航锂电技术研究院有限公司 一种电池管理系统菊花链通信故障诊断及处理方法

Also Published As

Publication number Publication date
US20070255902A1 (en) 2007-11-01
US7765368B2 (en) 2010-07-27
US20060026349A1 (en) 2006-02-02
TW200627173A (en) 2006-08-01
US7296129B2 (en) 2007-11-13
CN100351768C (zh) 2007-11-28

Similar Documents

Publication Publication Date Title
CN100351768C (zh) 提供具有总线中继器的串行化存储接口的系统和方法
EP1622020B1 (en) Segment level interconnect replacement in a memory subsystem
CN100545796C (zh) 双列直插存储模块和计算机存储系统
US20220277780A1 (en) Memory buffer with data scrambling and error correction
US7017017B2 (en) Memory controllers with interleaved mirrored memory modes
US7331010B2 (en) System, method and storage medium for providing fault detection and correction in a memory subsystem
US8140936B2 (en) System for a combined error correction code and cyclic redundancy check code for a memory channel
JP5298393B2 (ja) 並列リードソロモンｒａｉｄ（ｒｓ−ｒａｉｄ）アーキテクチャ、デバイス、および方法
CN101231880B (zh) 使用多路复用器替换存储设备的存储器模组和方法
US7428689B2 (en) Data memory system and method for transferring data into a data memory
CN101681322B (zh) 支持命令数据复制的高容量存储子系统的存储芯片
US20040158675A1 (en) Memory system and control method therefor
GB2420200A (en) Memory System having unidirectional interconnections between modules.
US9262284B2 (en) Single channel memory mirror
CN101299201B (zh) 存储系统数据备份方法及装置
CN101661453B (zh) 刀片服务器中识别刀片序号的方法
US7350048B1 (en) Memory system topology
US20100046365A1 (en) Multiple-protection system and control method in a communication device
CN114153402B (zh) 存储器及其数据读写方法
JP2000066962A (ja) 記憶装置
RU2810634C2 (ru) Способ повышения надежности систем хранения данных и соответствующее устройство
JPH10105421A (ja) Ａｒａｍメモリチップを用いてｓｉｍｍメモリモジュールを製作し試験する装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071128

Termination date: 20110728