JP2000066962A

JP2000066962A - 記憶装置

Info

Publication number: JP2000066962A
Application number: JP10238791A
Authority: JP
Inventors: Tadaaki Isobe; 忠章磯部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-08-25
Filing date: 1998-08-25
Publication date: 2000-03-03

Abstract

(57)【要約】【課題】訂正不能な障害に対して、コントローラ側か
らの再試行を要求するインタフェースを設け、間歇的な
障害を救済可能とし、また、記憶素子の固定障害、デー
タ線／アドレス系制御信号線の固定障害を救済すること
を可能としたパケット方式でコントローラと記憶素子と
の間の情報の授受を行う記憶装置。【解決手段】コントローラ１００と記憶素子２００と
の間のインタフェースに、誤り訂正用の冗長ビットを転
送する専用スロットまたは専用信号線を設ける。ＥＣＣ
生成回路１１２は、レジスタ１１０内のアドレスに対す
るＥＣＣ符号を生成し、このＥＣＣ符号とアドレスとを
専用スロットまたは専用信号線を介して記憶素子２００
にパケット形式で送信する。記憶素子２００内の誤り検
出訂正回路２１３は、受け取ったＥＣＣ符号により正し
く再現したアドレスをレジスタ２１４に格納する。ま
た、誤り訂正符号のバースト誤りの訂正能力内のデータ
ビット幅をチャネル／記憶素子に割り付ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置等
に使用する記憶装置に係り、特に、記憶素子と記憶制御
機構との間に転送される情報をパケットの形態で授受す
る形態の記憶装置に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサ等の動作速度
の向上に伴い、主記憶装置等を構成する記憶素子として
使用されるＤＲＡＭの構造、方式に変化が生じてきてい
る。従来、記憶素子としては、ＤＲＡＭチップの外部か
らクロックの供給を受けない非同期型のＤＲＡＭが主流
であった。この非同期型ＲＡＭの技術の流れの中で、高
速化（高スループット化）に関する技術としてＥＤＯ方
式が知られている。このＥＤＯ方式は、ＤＲＡＭのアド
レスが連続する複数個のデータを単ピッチで切り替えて
処理するというものである。

【０００３】前述したＥＤＯ方式の従来技術は、ＤＲＡ
Ｍコントローラ（記憶制御機構）とＤＲＡＭのとの間を
非同期のデータ転送を行うものであるが、その転送能力
の向上には限界がある。このため、プロセッサスピード
がの数百ＭＨｚにも上昇している状況に対応するため
に、コントローラとＤＲＡＭとの間のデータ転送を「ク
ロック同期型」に転換していく必要が生じてきている。

【０００４】前述のような背景から生まれたのが、シン
クロナスＤＲＡＭ（ＳＤＲＡＭ）である。この従来技術
は、コントローラとＳＤＲＡＭとに対してデータ転送等
のための同期クロックを供給し、ＳＤＲＡＭ側の入出力
部にレジスタを設け、前述の同期クロックを用いること
によりメモリアクセスのための伝送線路上での処理をパ
イプライン化して、データの高速（高スループット）転
送を図ろうとするものである。実際に市販の製品として
登場しているＳＤＲＡＭのデータ転送周波数は、６６Ｍ
Ｈｚから始まり１００ＭＨｚ、１３３ＭＨｚさらに１４
３ＭＨｚへと高速化が進展している。

【０００５】さらに、データ転送レートを向上させるこ
とのできる他の従来技術として、ダブル・データ・レー
ト（ＤＤＲ）のＳＤＲＡＭも提案されている。この従来
技術は、クロックとアドレス系信号との切り替わり位置
を従来のＳＤＲＡＭと同様とし、データについてのみ、
クロックの立ち上がりエッジと立ち下がりエッジとに同
期してデータを転送するというものである。これによ
り、ＤＤＲのＳＤＲＡＭは、データ転送レートを単なる
ＳＤＲＡＭに対して単純に２倍化することが可能とな
る。但し、前述のＤＤＲのＳＤＲＡＭは、ＤＲＡＭとし
てのインタフェースが、従来のＤＲＡＭと同様に、アド
レスをロウとカラムとの２回に分けて転送する方式であ
り、データも立ち上がり、立ち下がりの両者のデータ転
送を基本としている点を除けば、ＤＲＡＭと同一であ
る。従って、ＤＤＲのＳＤＲＡＭを使用する記憶装置
は、一般的なシステムでのメモリ管理単位である８バイ
トのデータ幅を実現するため、複数個のＤＲＡＭ（ＳＤ
ＲＡＭ、ＤＤＲ−ＳＤＲＡＭ）を並列に並べて構成され
るのが一般的である。

【０００６】これに対して、最近、基本的な考え方を転
換し、前述とは全く異なる方式によりデータ転送の高速
化を図る動きが急になってきた。すなわち、「ダイレク
トＲａｍｂｕｓ／コンカレントＲａｍｂｕｓ」、「ＳＬ
ＤＲＡＭ」と呼ばれる技術の市場への登場である。これ
らの技術の基本的な考え方は、コントローラとＤＲＡＭ
との間のインタフェース線を削減する代わりに、その信
号線当たりの転送周波数を極限まで上昇させて、総合的
なデータ転送能力を確保しようとするものである。イン
タフェースにおける信号線の本数が少なくなれば、高品
質な伝送線路の確保（プリント配線基板での安定したパ
ターンの設計）が容易となり、また、コントローラ内の
制御回路を高品質なディレイ設計を施した回路で実現す
ることができる。これにより、前述の「ダイレクトＲａ
ｍｂｕｓ／コンカレントＲａｍｂｕｓ」、「ＳＬＤＲＡ
Ｍ」と呼ばれる技術は、大量の信号線を扱う場合に比べ
て高速化を狙うことが可能となる。なお、この種の技術
の流れについては、「多様化するポスト・シンクロナス
ＤＲＡＭ、３種類が併存へ」、日経エレクトロニクス、
ｎｏ７０７、ｐ３９−４８：文献１等に詳しく述べられ
ている。

【０００７】前述したような考え方のＲＡＭは、コント
ローラとＤＲＡＭとの間に転送される情報の送受信をパ
ケットの形態で行う方式が採られている。この理由は、
１回のメモリアクセスに必要なアドレス情報、データ等
が、確保したインタフェース信号の本数では１タイミン
グ（スロット）で転送することができないこと、及び、
これに伴うアクセスの効率化の観点から、データをある
程度の固まりの単位で転送する必要が生じるためであ
る。すなわち、アドレス等のアクセス制御情報の転送時
間と同程度以上のデータ転送時間を基本単位としない
と、アクセス要求の転送ピッチがアドレス制御情報のピ
ッチで決まるためにスループットを稼ぐことができない
ことになるからである。

【０００８】図９は前述したパケット型情報授受方式の
従来技術による記憶素子とコントローラとの間の情報転
送を説明するタイムチャートであり、以下、図９を参照
して従来技術によるパケット型情報授受方式の記憶素子
について説明する。

【０００９】この方式では、コントローラと記憶素子で
あるＤＲＡＭとの間で情報と併走する形でクロックが授
受され、これに同期して制御系信号としてのアドレスＡ
０−Ａ７、データ信号Ｄ０−Ｄ１５が転送される。１つ
のパケットは、クロック４周期分を持って構成されてお
り、クロック１周期分をスロットと呼ぶ。制御系は、４
スロットを使用して制御系信号の転送を行い、データに
ついても４スロットを使用して８バイト（１６ビット×
４スロット）を転送する。なお、データ１パケットの最
小単位は、４スロットであるが、連続的なデータを読み
書きする場合、４スロットを基本単位として、パケット
長をｎ倍化することが可能である。

【００１０】図１０はＳＤＲＡＭを使用した従来型のメ
モリコントローラとＲＡＭとの接続形態及び図９に示す
パケット型ＤＲＡＭを使用したメモリコントローラとＲ
ＡＭの接続形態を説明する図であり、以下、これについ
て説明する。

【００１１】図１０（ａ）に示す従来型の接続形態は、
すでに説明したＳＤＲＡＭ等を並列に並べた場合のコン
トローラ１０と、記憶素子群２０〜２２、３０〜３２、
・・・９０〜９２との接続を示すものである。この場
合、各記憶素子群とコントローラ１０の間のデータパス
は８ビット幅であり、８バイト幅のデータを構成するた
めに８個の記憶素子群が並べられている。これに対し
て、図１０（ｂ）に示すパケット型の接続形態は、デー
タパスのスピードを上げる代わりに信号線の本数を削減
し、単位時間当たりのデータ転送量を図１０（ａ）の場
合の構成と同等にしようとするものである。図１０
（ａ）において、１００はコントローラ、２００〜２０
２はパケット型データ授受方式に対応した記憶素子群で
ある。

【００１２】図１０により明確なように、パケット型Ｄ
ＲＡＭを使用する方式は、従来型の方式に比べて、同じ
転送能力を実現するため必要な並列に並べるべきＲＡＭ
数を減少させることが可能になる。この点は、実装面で
大きなメリットとなってくるが、信頼性の面で、大きな
問題を抱えてしまうことになる。

【００１３】

【発明が解決しようとする課題】大量のＤＲＡＭ等の記
憶素子を使用した記憶装置は、従来から、装置としての
高い信頼性を確保するために、記憶素子１チップが故障
した場合にも、データの訂正が可能な冗長ビット付加方
式（ＥＣＣ：Ｅrror Ｃhecking and Ｃorrecting）が採
用されてきた。例えば、図１０（ａ）に示す従来の構造
に対しては、１チップ当たり８ビットを割り当て、８バ
イトを１０個のＤＲＡＭで構成するように、２系統のＤ
ＲＡＭ群を追加することにより、訂正が可能な冗長ビッ
ト付加方式を構成することができる。この場合、本来の
情報は６４ビットであり、残りの１６ビットが冗長ビッ
トである。この冗長ビットの数であれば、８ビットのバ
ースト（固まり・連続）誤りを訂正することができる。
すなわち、１個のＤＲＡＭに障害が発生しても、正しい
データを得ることができる。この結果、記憶装置の信頼
性を大幅に向上させることが可能になる。

【００１４】なお、前述の情報ビット数と訂正バースト
ビット数と冗長ビット数との関係は、例えば、「誤り検
出・訂正符号の最近の動向」、情報処理、Ｖｏｌ２５−
Ｎｏ７、ｐ６８８−６９６：文献２に示されている。

【００１５】一方、図１０（ｂ）に示すようなパケット
形態でデータの授受を行い、連続する８バイト等のデー
タが１チップの記憶素子から読み出される形態の場合、
前述したような誤り訂正機構を備えることが不可能であ
る。これが、連続データを１つのチップとの授受で実現
する場合の最大の課題となる。

【００１６】この課題に関して、障害の発生部位に応じ
て分類してみると、重度の障害（メモリセルのα線等の
影響によるソフトエラーや１ビット障害を除く）の種類
としては、伝送誤り、チップ障害、伝送線障害等に分類
することができる。

【００１７】（１）伝送誤りは、コントローラと記憶素
子との間の伝送線路上の電気的な信号の誤りである。こ
のような間歇的な障害は、インタフェース信号が高速化
されており、ノイズ等による発生確率が高まっている。
問題となるのは、アドレス情報等の制御系信号の間歇的
な障害である。データ信号の間歇的な少数ビットの障害
は、前述したＥＣＣにより訂正することができる。

【００１８】（２）チップ障害は、記憶素子のチップそ
のものの固定障害であり、メモリセルではなく、アドレ
スドライバ等の制御系あるいはデータ全ビットにわたる
障害も生じる。

【００１９】（３）伝送線障害は、コントローラと記憶
素子との間を接続する制御系信号線またはデータ信号線
の固定障害である。この場合、データ信号線１本の固定
障害でも、パケット形式のデータ転送では多重ビット障
害に陥ることになる。

【００２０】前述の障害の中で、（１）の間歇的な障害
に対しては、障害発生を検出する仕掛け及び報告手段、
再試行手段を備える必要がある。一方、（２）、（３）
に説明したような固定障害は、再試行機構を備えていて
も障害を救済することができない。従って、先に述べた
誤り訂正機構を適用できるような論理構造（コントロー
ラと記憶素子群との接続）に変形させていく必要があ
る。

【００２１】前述したように、コントローラと記憶素子
群との間のデータ転送をパケット形式で行う従来技術に
よる記憶装置は、チップ障害、伝送線障害等の固定障害
に対応することができないという問題点を有している。

【００２２】本発明の目的は、前記コントローラと記憶
素子群との間のデータ転送をパケット形式で行う従来技
術の問題点を解決し、訂正不能な障害に対して、コント
ローラ側からの再試行を要求するインタフェースを設け
ることにより、間歇的な障害を救済可能とし、また、記
憶素子の固定障害、データ線／アドレス系制御信号線の
固定障害を救済することを可能として、高速化、高信頼
化を図ったパケット方式でコントローラと記憶素子との
間の情報の授受を行う記憶装置を提供することにある。

【００２３】

【課題を解決するための手段】本発明によれば前記目的
は、複数の記憶素子と、該記憶素子を制御する記憶制御
機構とから構成され、記憶素子と記憶制御機構との間に
転送される情報をパケットの形態で授受する記憶装置に
おいて、前記記憶制御機構が、記憶素子と記憶制御機構
との間の転送情報の誤り検出訂正のための冗長情報を、
パケット中の専用の転送スロット、あるいは、専用のイ
ンタフェース信号線に付加する機構を備えることにより
達成される。

【００２４】また、前記目的は、記憶素子への転送情報
に誤りを検出した場合に、前記記憶制御機構へ転送情報
の誤りを報告する報告機構を備え、該報告機構が、情報
の受信タイミングから任意の間隔で報告を行うための時
間設定用モードレジスタを備えることにより達成され
る。

【００２５】また、前記目的は、複数の記憶素子と、該
記憶素子を制御する記憶制御機構とから構成され、記憶
素子と記憶制御機構との間に転送される情報をパケット
の形態で授受する記憶装置において、パケット形態で記
憶素子と記憶制御機構との間でデータの授受を行うチャ
ネルを複数備え、前記記憶制御機構が、記憶制御機構が
読み書きするｍバイトのデータに対して、複数のデータ
ビットのバースト的な誤りを訂正可能な誤り訂正符号を
データに付加して記憶素子をアクセスする機構を備え、
誤り訂正符号の対象となるｍバイトのデータのチャネル
への割り当てを、各１チャネルについて、前記誤り訂正
符号のバースト誤りの訂正能力の範囲内のビット数とす
ることにより達成される。

【００２６】さらに、前記目的は、前記複数のチャネル
のそれぞれが、複数個の記憶素子に接続され、前記記憶
制御機構が、誤り訂正符号の対象となるｍバイトのデー
タのチャネル、記憶素子への割り当てを、各１チャネ
ル、記憶素子について、前記誤り訂正符号のバースト誤
りの訂正能力の範囲内のビット数とすることにより、ま
た、記憶素子が備えるデータ幅に対して、通常のデータ
読み書きでは使用しない予備のビット線を備え、前記記
憶制御機構が、記憶素子と記憶制御機構との間のチャネ
ルを構成するデータ信号線に障害が発生した場合、障害
が発生したビット線を前記予備のビット線に切り替える
機構を備えることにより達成される。

【００２７】

【発明の実施の形態】以下、本発明による記憶装置の実
施形態を図面により詳細に説明する。

【００２８】図１は本発明の第１の実施形態による記憶
装置の構成を示すブロック図、図２は第１の実施形態の
動作を説明するタイムチャートである。図１において、
１００はコントローラ、１０１は制御回路、１１０はア
ドレスレジスタ、１１１、１２１はマルチプレクサ、１
１２はＥＣＣ符号生成回路、１１３、１１５、２１０〜
２１２、２１４、２２０、２２１、２３０〜２３２はレ
ジスタ、１１４は選択回路、１２０はデータレジスタ、
２００は記憶素子、２１３は誤り検出訂正回路、２３３
はセレクタ、２３４はモードレジスタである。

【００２９】図１に示す本発明の第１の実施形態による
記憶装置は、コントローラ１００と記憶素子２００とに
より構成され、両者間の制御情報を含むデータ転送がパ
ケット形態で行われるものである。そして、この実施形
態は、前述した伝送線路上の間歇障害を救済するため、
コントローラ１００から記憶素子２００へのアドレス系
制御情報（Ａ０−Ａ７）をパケットの形態で転送するイ
ンタフェースにおいて、メモリセルへアクセス情報を転
送するスロット（パケットを構成する１タイミング分の
情報の固まり）に、制御情報の障害を訂正可能若しくは
検出可能とする冗長ビット用スロットを設け、記憶素子
２００内に、受信した冗長ビットを基に制御系情報の誤
りを訂正若しくは検出する機構と、この誤り検出情報を
コントローラに対して任意のタイミングで報告可能な機
構とを備えて構成したものである。

【００３０】詳細には、コントローラ１００は、記憶装
置全体の動作を制御する制御回路１０１と、アクセスア
ドレスがセットされるアドレスレジスタ１１０と、アド
レスレジスタ内のアドレスをパケットとして順次出力す
るマルチプレクサ１１１と、アドレスレジスタ１１０内
のアドレスに対するＥＣＣ符号を作成するＥＣＣ符号生
成回路１１２と、このＥＣＣ符号を一旦保持するレジス
タ１１３と、マルチプレクサ１１１からのアドレスとレ
ジスタ１１３内のＥＣＣ符号とを制御回路１０１の指示
に基づいて選択する選択回路１１４と、選択回路１１４
から出力されるアドレス及びＥＣＣ符号をパケットとし
て順次、アドレス系制御情報インタフェースとしての伝
送線路に送信するレジスタ１１５と、記憶素子２００に
格納するデータを保持するデータレジスタ１２０と、デ
ータレジスタ１２１内のデータをパケットとして順次、
データ系インタフェースとしての伝送線路に送信するレ
ジスタ１２２とにより構成されている。

【００３１】また、記憶素子２００は、アドレス系制御
情報インタフェースからのアドレスとＥＣＣ符号とに対
するデマルチプレクサ機構を構成するレジスタ２１０〜
２１２と、レジスタ２１１、２１２に格納されたアドレ
ス及びＥＣＣ符号に基づいてアドレスの誤り検出、訂正
を行う誤り検出訂正回路２１３と、誤り検出訂正の情報
をコントローラ１００に対して任意のタイミングで報告
するレジスタ２３０〜２３２とセレクタ２３３とによる
報告機構と、検査済みのアドレスを格納するレジスタ２
１４と、データ系インタフェースからのデータに対する
デマルチプレクサ機構を構成するレジスタ２２０、２２
１とにより構成されている。

【００３２】そして、コントローラ１００から記憶素子
２００へのアドレス系制御情報（Ａ０−Ａ７）をパケッ
トの形態で転送するインタフェースは、メモリセルへの
アクセス情報を転送するスロット（パケットを構成する
１タイミング分の情報の固まり）に、制御情報の障害を
訂正可能若しくは検出可能とする冗長ビット用スロット
を設けて構成される。

【００３３】前述のコントローラ１００に設けられる、
伝送情報に冗長ビットを付加するための本来の制御情報
から冗長ビットを生成するＥＣＣ符号生成回路１１２
は、前述した文献２に示されるようなＨマトリクスに基
づいてＥＣＣ符号を生成し、本来の制御情報の伝送スロ
ットの直後に、誤り訂正用冗長ビットを専用スロットで
転送する。このために、レジスタ１１３、選択回路１１
４が備えられている。

【００３４】一方、受信側の記憶素子２００内に設けら
れるレジスタ２１０〜２１２によるデマルチプレクサ機
構は、冗長ビットを含めた全転送スロットのデータを１
レベルに展開し、このデータを誤り検出訂正回路２１３
に供給する。誤り検出訂正回路２１３は、誤りが検出さ
れ、訂正可能であればデータを訂正し、その旨をコント
ローラ１００に報告する。また、誤りの程度が、訂正符
号の能力を超えている場合、コントローラ側に対してア
クセス要求を再送信するよう、その旨を報告する。この
場合、記憶素子内部でのメモリセル及びバッファに対す
る動作を無効化する。

【００３５】なお、前述において、コントローラ１００
への報告は、コントローラ側の都合に合わせるために、
シフトレジスタを構成するレジスタ２３０〜２３２及び
選択回路２３３を用いて記憶素子内部で遅らせることが
可能である。このタイミングを規定するのが、図示しな
いパスを介して設定されたモードレジスタ２３４内の値
である。コントローラ１００は、制御回路１０１で報告
を受け取ると、図示しない制御により、メモリアクセス
要求の再実行処理を行う。

【００３６】また、図１に示す本発明の第１の実施形態
において、記憶素子２００内には、実際にデータを記憶
するメモリチップが描かれていないが、これは、図の簡
略化のためであり、当然ではあるが記憶素子２００内に
は、実際にデータを記憶するメモリチップが備えられ
る。

【００３７】前述で説明した情報転送動作をタイムチャ
ートにより表現したのが図２であり、この実施形態の特
徴的な点は、アドレス系制御情報Ａ０−Ａ７をＥＣＣ符
号である冗長ビットをも含めて５スロットを１パケット
長とし、５スロット目に冗長ビットを挿入して伝送して
いる点にある。そして、１パケット長をアドレス系制御
情報の冗長ビットの伝送のために５スロットとしたこと
に伴い、データ系インタフェースにおけるデータ転送用
のパケットも、１パケット長を５スロットにより構成し
ている。

【００３８】図３は本発明の第２の実施形態による記憶
装置の構成を示すブロック図、図４は第２の実施形態の
動作を説明するタイムチャートである。図３において、
３１４はマルチプレクサ、３１５、４１４、４１５はレ
ジスタであり、他の符号は図１の場合と同一である。図
示本発明の第２の実施形態は、前述した本発明の第１の
実施形態が冗長ビットを専用スロットを設けて転送して
いるのに対して、冗長ビットを授受するための専用の信
号線Ｒ０−Ｒ１を用いるものである。

【００３９】図３に示す本発明の第２の実施形態は、第
１の実施形態の場合と同様に、コントローラ１００内に
本来転送すべき情報から冗長ビットを生成する機構であ
るＥＣＣ符号生成回路１１２を備えている。そして、第
２の実施形態では、ＥＣＣ符号生成回路１１２に対する
マルチプレクサ３１４と、専用の信号線Ｒ０−Ｒ１にＥ
ＣＣ符号を送出するレジスタ３１５とを備えている点が
第１の実施形態におけるコントローラ１００と相違す
る。

【００４０】また、記憶素子２００は、専用の信号線Ｒ
０−Ｒ１からの冗長ビットに対するデマルチプレクサを
構成するレジスタ４１４、４１５が備えられ、デマルチ
プレクサからの冗長ビットが転送データの誤り検出訂正
機構２１３に与えられる点で第１の実施形態における記
憶素子２００と相違する。

【００４１】本発明の第２の実施形態における前述した
以外の構成、すなわち、コントローラ１００内のアドレ
ス系制御情報に対するマルチプレクサの構成、データに
対するマルチプレクサの構成、及び、記憶素子２００内
のアドレス系制御情報に対するデマルチプレクサの構
成、データに対するデマルチプレクサの構成、誤り検出
訂正における訂正不能で再送信をコントローラに要求す
る報告信号の処理に関する構成は、第１の実施形態の場
合と同一である。

【００４２】前述した第２の実施形態の情報転送動作を
タイムチャートにより表現したのが図４であり、この実
施形態の特徴的な点は、冗長ビットを転送するための信
号線Ｒ０、Ｒ１上の信号が、アドレス系制御情報Ａ０−
Ａ７並行してパケット形態で転送される点である。そし
て、第２の実施形態は、アドレス系制御情報、冗長ビッ
ト、データ系のパケット長が、それぞれ４スロットによ
り構成されている。

【００４３】図５は本発明の第３の実施形態による記憶
装置の構成を示すブロック図である。図５において、５
００はコントローラ、６００〜６０９、６１０〜６１９
は記憶素子である。図示本発明の第３の実施形態は、前
述で説明した記憶素子全体の固定障害、コントローラと
記憶素子との間の信号線の固定障害を救済することを可
能としたものである。

【００４４】図５に示す本発明の第３の実施形態は、コ
ントローラ５００と記憶素子６００〜６０９、６１０〜
６１９との間の接続構成（チャネル）を複数セット、図
示例では１０セット備え、誤り訂正符号の対象データ
（例えば、８バイト）の各ビットを、バースト誤り訂正
の許容ビット数を越えない範囲で同一チャネルのビット
線に割当て、複数のチャネル（冗長ビットを含む全デー
タ幅÷同一チャネルに割り当てるビット数）に８バイト
データを分配するように、コントローラ５００内にデー
タ分配回路及び各チャネルの制御回路を備えて構成され
る。

【００４５】すでに説明したように、間欠的な障害に対
しては、メモリアクセスが１つの記憶素子に集中して
も、訂正あるいは再試行によるリカバリが可能である。
しかし、固定障害には対応することができない。そこ
で、本発明の第３の実施形態は、誤り訂正符号を付与す
べきデータ幅（図示の例では８バイト）に関して、１つ
の記憶素子に割り当てるビット数を、誤り訂正符号の訂
正能力を越えない範囲に抑えることとする。

【００４６】すなわち、図５に示す本発明の第３の実施
形態は、１回のメモリアクセスにおけるデータの単位を
６４バイトとする。この場合、誤り訂正符号が対象とす
るデータ幅を８バイトとしているので、６４バイトの中
には、８個の８バイトグループが構成される。そして、
本発明の第３の実施形態は、６４ビット（８バイト）の
情報に対して、１６ビットの冗長ビットを付加し、８ビ
ットのバースト誤りを訂正する方式を採用している。

【００４７】そして、本発明の第３の実施形態は、冗長
ビットを含めた全８０ビットを８ビット単位で分割し、
これを異なるチャネル（コントローラと記憶素子群間の
１セットのインタフェース）に割り当てることにより、
分割した各８ビットをそれぞれ異なる記憶素子に格納す
るようにしている。これにより、記憶素子１個の固定障
害若しくはチャネル内のインタフェース信号線（アドレ
ス系／データ系のどちらも）の固定障害が発生しても、
誤り訂正を行うことができる。

【００４８】図５には、誤り訂正符号を含んで構成され
る８バイト（冗長ビット１６ビット込みの８０ビット）
のグループの割り当てを示しており、記憶素子６００〜
６０９あるいは記憶素子６１０〜６１９の１０個の記憶
素子からなる記憶素子群は、コントローラ５００からの
１回の読み書きでアクセスされる記憶素子の集合であ
る。また、同一の記憶素子の中の縦軸方向は、パケット
形態でデータが伝送されるときの時間軸を表現してい
る。そして、各記憶素子内の同一のハッチングを施した
部位は、同時刻のデータが１つのＥＣＣグループを構成
するように割り付けられていることを示している。

【００４９】前述した本発明の第３の実施形態によれ
ば、前述により、記憶素子１チップの固定障害（チップ
全面の障害）、チャネルを構成する制御信号線／データ
信号線による障害を、８ビットバースト以内に抑えるこ
とができ障害の救済を行うことが可能となる。

【００５０】図６は本発明の第４の実施形態による記憶
装置の構成を示すブロック図である。図６において、７
００はコントローラ、８００〜８０４、８１０〜８１４
は記憶素子である。図示本発明の第４の実施形態は、前
述で説明した記憶素子全体の固定障害を救済することを
可能としたものである。

【００５１】図６に示す本発明の第４の実施形態は、コ
ントローラ７００と記憶素子８００〜８０４、８１０〜
６１４との間の接続構成（チャネル）を複数セット、図
示例では５セット備え、誤り訂正符号の対象データ（例
えば、８バイト）の各ビットを、バースト誤り訂正の許
容ビット数を越えない範囲で同一チャネルの中の同一記
憶素子に対するデータビット線に割り当て、複数のチャ
ネル／記憶素子（冗長ビットを含む全データ幅÷同一チ
ャネルに割り当てるビット数）に８バイトデータを分配
するように、コントローラ７００内にデータ分配回路及
び各チャネルの制御回路を備えて構成される。

【００５２】図５により説明した本発明の第３の実施形
態は、コントローラが収容すべきチャネルの数として、
最小でも１０セットが必要となっていた。しかし、本発
明は、各チャネルの信号線数を抑えてデータ転送の高速
化を図るものであり、第３の実施形態のように、１個の
コントローラが１０セットのチャネルをサポートするこ
とは、コントローラを構成するＬＳＩまたはＬＳＩを搭
載している基板の電気的特性の面から厳しくなる。

【００５３】図６に示す本発明の第４の実施形態は、前
述の点を考慮し、チャネルを構成する信号線の固定障害
への耐性を落とした構成としたものである。この本発明
の第４の実施形態は、第３の実施形態の場合と同様に、
コントローラ７００がアクセスする１回のデータの単位
が６４バイトであり、動作対象の記憶素子８００〜８０
４、８１０〜８１４も１０個である。そして、この第４
の実施形態は、チャネル上の２個の記憶素子を同時にア
クセスするように構成されている点が第３の実施形態と
相違している。

【００５４】このように構成される本発明の第４の実施
形態によれば、最も障害発生の確率が高い記憶素子その
ものの固定障害に対応することが可能である。なお、第
４の実施形態は、チャネル本数を５本とし、同一チャネ
ル上の同時にアクセスする記憶素子数を２としたが、チ
ャネル本数とチャネル上の記憶素子数との関係はこれに
こだわる必要はない。また、図６においても、同一の記
憶素子の中の縦軸方向は、パケット形態でデータが伝送
されるときの時間軸を表現している。そして、各記憶素
子内の同一のハッチングを施した部位は、同時刻のデー
タが１つのＥＣＣグループを構成するように割り付けら
れていることを示している。

【００５５】図７は本発明の第５の実施形態による記憶
装置の構成を示すブロック図である。図７における符号
は図６の場合と同一である。図示第５の実施形態は、前
述した第４の実施形態に対して、チャネルを構成するデ
ータ信号線の固定障害を救済することを考慮してデータ
ビットの割り付けを行ったものである。

【００５６】図７に示す本発明の第５の実施形態は、誤
り訂正符号の８バイトグループを、同一チャネル上の異
なる記憶素子に対して、異なるデータビット信号線を割
り当てる点で図６により説明した第４の実施形態と相違
する。そして、本発明の第５の実施形態は、このような
割り付けにより、同一固定障害の影響が、誤り訂正の８
バイトグループ中のバースト訂正可能なビットの範囲を
超えて複数個入り込むことを避けることができ、データ
信号線に固定障害が発生した場合にも、救済可能なシス
テムを実現することができる。

【００５７】なお、図７においても、同一の記憶素子の
中の縦軸方向は、パケット形態でデータが伝送されると
きの時間軸を表現している。そして、各記憶素子内の同
一のハッチングを施した部位は、同時刻のデータが１つ
のＥＣＣグループを構成するように割り付けられている
ことを示している。

【００５８】図８は本発明の第６の実施形態による記憶
装置の構成を示すブロック図である。図８において、９
００はコントローラ、９０１は制御回路、９１０、９１
１は書き込みデータレジスタ、９１２、９２２は選択回
路、９１３は予備データ信号線用レジスタ、９２０、９
２１、９２３は読み出しデータレジスタ、９５０は記憶
素子である。

【００５９】図８に示す本発明の第６の実施形態は、チ
ャネルを構成するデータ信号線の固定障害が発生するケ
ースの別の救済手段を備えたものである。一般に、記憶
素子のビット幅は、その部品が狙う市場、用途によって
決まる。そして、記憶素子としての汎用性が高まれば高
まるほど、使用する装置側の事情ではなく、市場を流れ
る流通量に伴う価格により使用する記憶素子のビット幅
が決められる。換言すれば、流通量が多いと、ビット幅
が１割広いからといって価格が高くなる訳ではないとい
うことである。従って、装置で使用する記憶素子のビッ
ト数に対して記憶素子のデータビット線に余裕がある場
合、予備のビット線に切り替えるための選択回路をコン
トローラ側に備えることにより、固定障害が発生したビ
ット線全体を救済することが可能になる。

【００６０】図８に示す本発明の第６の実施形態は、前
述した観点により構成されたものであり、コントローラ
９００と記憶素子９５０との間に設けられる１６ビット
のデータ線に対して、１ビットの予備のデータ線を設け
て構成されている。そして、コントローラ９００は、書
き込みデータレジスタ９１０、９１１と、１６ビットの
データ線の１本に障害が生じた場合、そのデータ線に乗
せるべきビットを１６ビットのデータから１ビット選択
する選択回路９１２と、選択されたビットを予備のデー
タ線に送出する予備データ信号線用レジスタ９１３と、
読み出しデータレジスタ９２０、９２０、９２３と、予
備のデータ線からのデータを受け取るレジスタ９２１か
らの１ビットのデータを、障害となっている１６ビット
のデータの位置に置き替える選択回路９２２とにより構
成されている。前述した障害データ線の予備のデータ線
への切り替えは、図示しない機構によって設定された制
御回路９０１からの出力信号によって制御される。

【００６１】前述した本発明の第６の実施形態によれ
ば、チャネルを構成するデータ信号線に固定障害が発生
した場合にも、予備の１ビットの信号線を使用すること
により、その障害を救済することができる。

【００６２】前述したようなデータ信号線の固定障害
（たかだか１ビット）は、通常の１ビットの誤り訂正符
号によって訂正可能であるため、図１０により説明した
パケット方式でない形態を採る従来技術の場合には、高
い必要性は発生していなかった。しかし、前述までに説
明した本発明の実施形態のように、パケット授受方式の
記憶素子を対象とする場合、図８により説明した第６の
実施形態のように、予備の１ビットの信号線を使用する
ことにより、チャネルを構成するデータ信号線の固定障
害を救済する技術は、初めて意味を持つものとなり、重
要な技術となる。

【００６３】前述した本発明の各実施形態によれば、高
速化を狙ってパケット方式でコントローラと記憶素子と
の間の情報の授受を行う記憶装置において、制御系信号
の誤り訂正情報を記憶素子に転送するための専用スロッ
ト、あるいは、専用信号線を設け、また、訂正不能な障
害に対して、コントローラ側からの再試行を要求するイ
ンタフェースを設ることにより、間欠的な障害に対して
救済可能なシステムを提供することができる。

【００６４】また、前述した本発明の実施形態によれ
ば、誤り訂正符号の持つバースト誤りの訂正能力の範囲
内でチャネルへの割り付け／記憶素子への割り付けを行
うことにより、記憶素子の固定障害、データ線／アドレ
ス系制御信号線の固定障害を救済することが可能とな
り、記憶装置の信頼性を格段に向上させることができ、
これにより、高速性と信頼性とを兼ね備えたシステムの
構築が可能となる。

【００６５】

【発明の効果】以上説明したように本発明によれば、訂
正不能な障害に対して、コントローラ側からの再試行を
要求するインタフェースを設けることにより、間歇的な
障害を救済可能とし、また、記憶素子の固定障害、デー
タ線／アドレス系制御信号線の固定障害を救済すること
を可能として、高速化、高信頼化を図ったパケット方式
でコントローラと記憶素子との間の情報の授受を行う記
憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による記憶装置の構成
を示すブロック図である。

【図２】第１の実施形態の動作を説明するタイムチャー
トである。

【図３】本発明の第２の実施形態による記憶装置の構成
を示すブロック図である。

【図４】第２の実施形態の動作を説明するタイムチャー
トである。

【図５】本発明の第３の実施形態による記憶装置の構成
を示すブロック図である。

【図６】本発明の第４の実施形態による記憶装置の構成
を示すブロック図である。

【図７】本発明の第５の実施形態による記憶装置の構成
を示すブロック図である。

【図８】本発明の第６の実施形態による記憶装置の構成
を示すブロック図である。

【図９】前述したパケット型情報授受方式の従来技術に
よる記憶素子とコントローラとの間の情報転送を説明す
るタイムチャートである。

【図１０】ＳＤＲＡＭを使用した従来型のメモリコント
ローラとＲＡＭとの接続形態及び図９に示すパケット型
ＤＲＡＭを使用したメモリコントローラとＲＡＭの接続
形態を説明する図である。

【符号の説明】

１００、５００、７００、９００コントローラ１０１、９０１制御回路１１０アドレスレジスタ１１１、１２１、３１４マルチプレクサ１１２ＥＣＣ符号生成回路 113、115、210〜212、214、220、221、230〜232、315、
414、415 レジスタ１１４、９１２、９２２選択回路１２０データレジスタ 200、600〜619、800〜804、810〜814、950 記憶素子２１３誤り検出訂正回路２３３セレクタ２３４モードレジスタ９１０、９１１書き込みデータレジスタ９１３予備データ信号線用レジスタ９２０、９２１、９２３読み出しデータレジスタ

Claims

【特許請求の範囲】

【請求項１】複数の記憶素子と、該記憶素子を制御す
る記憶制御機構とから構成され、記憶素子と記憶制御機
構との間に転送される情報をパケットの形態で授受する
記憶装置において、前記記憶制御機構は、記憶素子と記
憶制御機構との間の転送情報の誤り検出訂正のための冗
長情報を、パケット中の専用の転送スロット、あるい
は、専用のインタフェース信号線に付加する機構を備え
ることを特徴とする記憶装置。
【請求項２】記憶素子への転送情報に誤りを検出した
場合に、前記記憶制御機構へ転送情報の誤りを報告する
報告機構を備え、該報告機構は、情報の受信タイミング
から任意の間隔で報告を行うための時間設定用モードレ
ジスタを備えることを特徴とする請求項１記載の記憶装
置。
【請求項３】複数の記憶素子と、該記憶素子を制御す
る記憶制御機構とから構成され、記憶素子と記憶制御機
構との間に転送される情報をパケットの形態で授受する
記憶装置において、パケット形態で記憶素子と記憶制御
機構との間でデータの授受を行うチャネルを複数備え、
前記記憶制御機構は、記憶制御機構が読み書きするｍバ
イトのデータに対して、複数のデータビットのバースト
的な誤りを訂正可能な誤り訂正符号をデータに付加して
記憶素子をアクセスする機構を備え、誤り訂正符号の対
象となるｍバイトのデータのチャネルへの割り当てを、
各１チャネルについて、前記誤り訂正符号のバースト誤
りの訂正能力の範囲内のビット数とすることを特徴とす
る記憶装置。
【請求項４】前記複数のチャネルのそれぞれは、複数
個の記憶素子に接続され、前記記憶制御機構は、誤り訂
正符号の対象となるｍバイトのデータのチャネル、記憶
素子への割り当てを、各１チャネル、記憶素子につい
て、前記誤り訂正符号のバースト誤りの訂正能力の範囲
内のビット数とすることを特徴とする請求項３記載の記
憶装置。
【請求項５】記憶素子が備えるデータ幅に対して、通
常のデータ読み書きでは使用しない予備のビット線を備
え、前記記憶制御機構は、記憶素子と記憶制御機構との
間のチャネルを構成するデータ信号線に障害が発生した
場合、障害が発生したビット線を前記予備のビット線に
切り替える機構を備えることを特徴とする請求項４記載
の記憶装置。