KR20210111074A - 크랙 감지기를 포함하는 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

크랙 감지기를 포함하는 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치 Download PDF

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KR20210111074A
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황진홍
김시우
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Abstract

본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로가 개시된다. 중심 영역 및 중심 영역을 둘러싸도록 형성되는 바운더리 영역을 포함하는 디스플레이 구동 회로에 있어서, 디스플레이 구동 회로는, 중심 영역에 배치되고, 디스플레이 구동 회로에 생성된 크랙(crack)을 감지하여 테스트 결과 신호를 출력하는 제1 크랙 감지기, 및 바운더리 영역에 배치되는 제1 크랙 센싱 라인을 포함하고, 제1 크랙 감지기는 제1 크랙 센싱 라인의 일단으로 제1 테스트 신호를 전송하고, 제1 크랙 센싱 라인의 다른 일단으로부터 제1 수신 신호를 수신하고, 제1 테스트 신호 및 제1 수신 신호를 비교한 결과에 따라 테스트 결과 신호를 출력한다.

Description

크랙 감지기를 포함하는 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치{Display Driving Circuit Comprising Crack Detector and Display Device Comprising Thereof}
본 개시의 기술적 사상은 반도체 장치에 관한 것으로서, 특히 디스플레이 패널에 이미지가 표시되도록 디스플레이 패널을 구동하는 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 이미지를 표시하는 디스플레이 패널 및 디스플레이 패널을 구동하는 디스플레이 구동 회로를 포함한다. 디스플레이 구동 회로는 외부의 호스트로부터 이미지 데이터를 수신하고, 수신된 이미지 데이터에 대응하는 이미지 신호를 디스플레이 패널의 데이터 라인에 인가함으로써 디스플레이 패널을 구동할 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 크랙을 감지하는 디스플레이 구동 회로 및 디스플레이 장치를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 기술적 사상에 따른 중심 영역 및 중심 영역을 둘러싸도록 형성되는 바운더리 영역을 포함하는 디스플레이 구동 회로에 있어서, 디스플레이 구동 회로는, 중심 영역에 배치되고, 디스플레이 구동 회로에 생성된 크랙(crack)을 감지하여 테스트 결과 신호를 출력하는 제1 크랙 감지기, 및 바운더리 영역에 배치되는 제1 크랙 센싱 라인을 포함하고, 제1 크랙 감지기는 제1 크랙 센싱 라인의 일단으로 제1 테스트 신호를 전송하고, 제1 크랙 센싱 라인의 다른 일단으로부터 제1 수신 신호를 수신하고, 제1 테스트 신호 및 제1 수신 신호를 비교한 결과에 따라 테스트 결과 신호를 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 기술적 사상에 따른 중심 영역 및 중심 영역을 둘러싸도록 형성되는 바운더리 영역을 포함하는 디스플레이 구동 회로에 있어서, 디스플레이 구동 회로는, 중심 영역에 배치되는 제1 크랙 감지기, 및 바운더리 영역에 배치되는 제1 크랙 센싱 라인을 포함하고, 제1 크랙 감지기는 제1 테스트 커맨드에 응답하여 제1 크랙 센싱 라인의 크랙을 감지하고, 제1 크랙 센싱 라인의 크랙 유무에 대한 정보를 포함하는 테스트 결과 신호를 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 기술적 사상에 따른 디스플레이 장치는, 행열로 배열된 복수의 픽셀들을 포함하는 디스플레이 패널, 복수의 픽셀들에 연결되는 복수의 데이터 라인들로 구동 신호를 제공하고, 크랙 감지기를 포함하는 디스플레이 구동 회로를 포함하고, 크랙 감지기는 테스트 커맨드에 응답하여 디스플레이 구동 회로의 크랙을 감지하고, 디스플레이 구동 회로에 발생된 크랙 유무에 대한 정보를 포함하는 테스트 결과 신호를 디스플레이 구동 회로의 외부로 출력할 수 있다.
본 개시의 기술적 사상에 따른 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치는, 크랙 감지기 및 크랙 감지를 위한 크랙 센싱 라인을 포함함으로써, 디스플레이 구동 회로에 크랙이 발생하는 것을 감지할 수 있다. 디스플레이 구동 회로는 서로 전기적으로 이격되는 복수의 크랙 센싱 라인들이 형성됨으로써, 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치는 디스플레이 구동 회로의 주변 영역 중 크랙이 발생된 위치에 대한 정보를 획득할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도(Floor Plan)이다.
도 3 및 도 4는 도 2의 A-A' 단면으로 자른 디스플레이 구동 회로의 예시적 실시 예에 따른 단면도이다.
도 5는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 크랙 감지기의 블록도이다.
도 6a는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로에 크랙이 발생되지 않은 정상 상태에서의 수신 신호 및 테스트 결과 신호를 설명하기 위한 타이밍도이다.
도 6b는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로에 크랙이 발생된 불량 상태에서의 수신 신호 및 테스트 결과 신호를 설명하기 위한 타이밍도이다.
도 7은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다.
도 8은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 크랙 감지기의 블록도이다.
도 9는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다.
도 10은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다.
도 11은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다.
도 12는 도 11의 B-B' 단면으로 자른 디스플레이 구동 회로의 예시적 실시 예에 따른 단면도이다.
도 13은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다.
도 14는 본 개시의 예시적 실시 예에 따른 디스플레이 장치를 나타내는 도면이다.
도 15는 본 개시의 예시적 실시 예에 따른 터치 스크린 모듈을 나타내는 도면이다.
도 1은 본 개시의 예시적 실시 예에 따른 디스플레이 장치를 나타내는 블록도이다.
본 개시의 예시적 실시 예에 따른 디스플레이 장치(1000)는 이미지 표시 기능을 갖는 전자 장치에 탑재될 수 있다. 예를 들면, 전자 장치는 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), PMP(portable multimedia player), 카메라(camera), 웨어러블 장치(wearable device), 텔레비전, DVD(digital video disk) 플레이어, 냉장고, 에어컨, 공기 청정기, 셋톱 박스(set-top box), 로봇, 드론, 각종 의료기기, 네비게이션(navigation) 장치, GPS 수신기(global positioning system receiver), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS), 차량용 장치, 가구 또는 각종 계측기기 등을 포함할 수 있다.
도 1을 참조하면, 디스플레이 장치(1000)는 디스플레이 구동 회로(100) 및 디스플레이 패널(200)을 포함할 수 있고, 디스플레이 구동 회로(100)는 컨트롤러(110), 데이터 드라이버(120) 및 게이트 드라이버(130)를 포함할 수 있다. 다만, 디스플레이 구동 회로(100)는 게이트 드라이버(130)를 포함하지 않을 수도 있고, 게이트 드라이버(130)는 디스플레이 구동 회로(100)와 별개의 구성으로 디스플레이 장치(1000)에 포함될 수도 있다.
예시적인 실시 예에 있어서, 디스플레이 구동 회로(100) 및 디스플레이 패널(200)은 하나의 모듈로 구현될 수 있다. 예를 들어, 디스플레이 구동 회로(100)가 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어, TAB(Tape Automatic Bonding) 방식으로 디스플레이 패널(200)에 부착되거나, COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 디스플레이 패널(200)의 비표시 영역 상에 실장될 수 있다.
디스플레이 패널(200)은 매트릭스 형태로 배열되는 복수의 픽셀(PX)들을 포함하며, 프레임 단위로 이미지를 표시할 수 있다. 디스플레이 패널(200)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Valve), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 중 하나로 구현될 수 있고, 그 밖에 다른 종류의 평판 디스플레이 또는 플렉서블 디스플레이로 구현될 수 있다.
디스플레이 패널(200)은 행방향으로 배열된 게이트 라인들(GL1~GLn), 열방향으로 배열된 데이터 라인들(DL1~DLm) 및 상기 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)의 교차 지점에 형성된 픽셀(PX)들을 구비한다. 디스플레이 패널(200)은 복수의 수평 라인(또는 행)을 포함하며, 하나의 수평 라인은 하나의 게이트 라인에 연결되는 픽셀(PX)들로 구성된다.
게이트 드라이버(130)는 컨트롤러(110)로부터 제공되는 게이트 제어 신호(CTRL1)에 응답하여, 게이트 라인들(GL1~GLn)에 순차적으로 게이트 온 신호를 공급함으로써, 게이트 라인들(GL1~GLn)을 순차적으로 선택할 수 있다. 게이트 드라이버(130)로부터 출력되는 게이트-온 신호에 따라, 게이트 라인들(GL1~GLn)이 순차적으로 선택되고, 선택된 게이트 라인에 연결된 픽셀(PX)들에 데이터 라인들(DL1~DLm)을 통해 픽셀(PX)들에 대응하는 계조 전압이 인가됨으로써, 디스플레이 동작이 수행될 수 있다. 게이트 라인들(GL1~GLn)에 게이트 온 신호가 공급되지 않는 기간에는 게이트 오프 신호(예를 들어, 논리 하이 레벨의 게이트 전압)가 게이트 라인들(GL1~GLn)에 공급될 수 있다.
데이터 드라이버(120)는 데이터 제어 신호(CTRL2)에 응답하여, 영상 데이터(DATA)를 아날로그 신호인 영상 신호들로 변환하고, 영상 신호들을 데이터 라인들(DL1~DLn)에 제공할 수 있다. 데이터 드라이버(120)는 복수의 채널 엠프들을 포함할 수 있으며, 복수의 채널 엠프들 각각은 대응하는 적어도 하나의 데이터 라인에 영상 신호를 제공할 수 있다.
컨트롤러(110)는 디스플레이 장치(1000)의 전반적인 동작을 제어할 수 있다. 컨트롤러(110)는 하드웨어, 소프트웨어 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있으며, 예를 들어, 컨트롤러(110)는 이하의 다양한 기능들을 수행하는 디지털 로직 회로들 및 레지스터들로 구현될 수 있다.
컨트롤러(110)는 드라이버 구동 회로(100)의 외부, 예를 들어 디스플레이 장치(1000)가 장착된 전자 장치의 메인 프로세서, 또는 이미지 처리 프로세서로부터 영상 데이터(RGB) 및 제어 신호(예를 들어, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 클럭 신호(DCLK) 및 데이터 인에이블 신호(DE))를 수신하고, 상기 수신된 신호들에 기초하여 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위한 제어 신호(예를 들어, 게이트 제어 신호(CTRL1) 및 데이터 제어 신호(CTRL2))를 생성할 수 있다. 또한, 컨트롤러(110)는 드라이버 구동 회로(100)의 외부로부터 수신한 영상 데이터(RGB)를, 데이터 드라이버(120)와의 인터페이스 사양에 맞도록 포맷(format)을 변환하고, 변환된 영상 데이터(DATA)를 데이터 드라이버(120)에 전송할 수 있다.
컨트롤러(110)는 드라이버 구동 회로(100)에 발생하는 크랙을 감지하기 위한 크랙 감지기(140)를 포함할 수 있다. 드라이버 구동 회로(100)는 로직 회로들이 배치되는 중심 영역 및 중심 영역을 둘러싸도록 형성되는 바운더리 영역을 포함할 수 있고, 바운더리 영역에 형성되는 크랙 감지를 위한 센싱 도전 라인을 포함할 수 있다. 크랙 감지기(140)는 센싱 도전 라인에 발생하는 크랙을 감지할 수 있다.
크랙 감지기(140)는 드라이버 구동 회로(100)의 외부로부터 테스트 커맨드(TCMD)를 수신할 수 있고, 테스트 커맨드(TCMD)에 응답하여 크랙 테스트 동작을 수행하고, 테스트 결과로서 테스트 결과 신호(TRS)를 출력할 수 있다. 예를 들어, 크랙 감지기(140)는 센싱 도전 라인에 크랙이 발생하지 않은 경우에는 제1 레벨(예를 들어, 로우 레벨)의 테스트 결과 신호(TRS)를 출력할 수 있고, 센싱 도전 라인에 크랙이 발생한 경우에는 제2 레벨(예를 들어, 하이 레벨)의 테스트 결과 신호(TRS)를 출력할 수 있다. 다만, 이는 설명의 편의를 위한 예시이며, 테스트 결과 신호(TRS)는 다양하게 구성될 수 있다.
예시적인 실시 예에서, 크랙 감지기(140)는 제1 테스트 커맨드에 응답하여, 크랙 유무에 대한 정보를 포함하는 제1 테스트 결과 신호를 출력하고, 제2 테스트 커맨드에 응답하여 제1 테스트 결과 신호 및 크랙이 발생된 위치 정보를 포함하는 제2 테스트 결과 신호를 출력할 수 있다. 즉, 크랙 감지기(140)는 커맨드에 따라 크랙이 발생된 위치 정보를 디스플레이 구동 회로(100) 외부로 제공할 수도 있고, 제공하지 않을 수도 있다.
예시적인 실시 예에서, 컨트롤러(110)는 드라이버 구동 회로(100)에 크랙이 발생한 것으로 판단되면, 미리 지정된 제어 신호(예를 들어, 게이트 제어 신호(CTRL1) 및 데이터 제어 신호(CTRL2)) 및 미리 지정된 영상 데이터(DATA)를 생성할 수 있다. 데이터 드라이버(120) 및 게이트 드라이버(130)는 미리 지정된 제어 신호(CTRL1, CTRL2) 및 미리 지정된 영상 데이터(DATA)에 따라 게이트 온 신호 및 영상 신호를 디스플레이 패널(200)로 제공할 수 있고, 디스플레이 패널(200)은 크랙 발생에 대응하는 크랙 패턴(예를 들어, 도 14의 CRP)을 디스플레이할 수 있다.
본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로(100) 및 디스플레이 장치(1000)는 크랙 감지기(140)를 포함함으로써 디스플레이 구동 회로(100)의 바운더리 영역에 발생되는 크랙을 감지할 수 있고, 테스트 결과 신호(TRS)를 디스플레이 구동 회로(100)의 외부 및 디스플레이 장치(1000) 외부로 제공할 수 있다. 따라서, 디스플레이 구동 회로(100) 및 디스플레이 패널(200)이 하나의 모듈로 구현된 후에도, 나아가 디스플레이 장치(1000)가 전자 장치에 탑재된 후에도 디스플레이 구동 회로(100)의 크랙 유무에 대한 정보를 포함하는 테스트 결과 신호(TRS)를 디스플레이 구동 회로(100)의 외부 및 디스플레이 장치(1000)의 외부로 출력할 수 있다. 호스트는 디스플레이 장치(1000)에 불량이 발생할 때, 테스트 결과 신호(TRS)로부터 디스플레이 구동 회로(100)에 발생된 크랙에 의한 것인지 판단할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도(Floor Plan)이다. 도 3 및 도 4는 도 2의 A-A' 단면으로 자른 디스플레이 구동 회로의 예시적 실시 예에 따른 단면도이다. 도 2의 디스플레이 구동 회로(100)는 하나의 디스플레이 구동 칩으로 구현될 수 있다.
도 2를 참조하면, 디스플레이 구동 회로(100)는 로직 회로가 배치되는 중심 영역(CA) 및 중심 영역(CA)을 둘러싸도록 형성되는 바운더리 영역(BA)을 포함할 수 있다. 크랙 감지기(140)는 중심 영역(CA)에 배치될 수 있다.
디스플레이 구동 회로(100)는 테스트 커맨드(TCMD)를 수신하는 입력 핀(IP) 및 테스트 결과 신호(TRS)를 출력하는 출력 핀(OP)을 포함할 수 있다. 크랙 감지기(140)는 입력 핀(IP)을 통해 테스트 커맨드(TCMD)를 수신할 수 있고, 출력 핀(OP)을 통해 테스트 결과 신호(TRS)를 출력할 수 있다. 크랙 감지기(140)는 테스트 커맨드(TCMD)에 응답하여, 크랙 센싱 라인(CSL)에 발생하는 크랙을 감지할 수 있고, 감지 결과를 테스트 결과 신호(TRS)로서 출력할 수 있다.
바운더리 영역(BA)에는 크랙 센싱 라인(CSL)이 형성될 수 있다. 크랙 센싱 라인(CSL)은 크랙 감지기(140)와 전기적으로 연결될 수 있다. 크랙 감지기(140)는 크랙 센싱 라인(CSL)의 일단으로 테스트 신호(TS)를 전송할 수 있고, 크랙 센싱 라인(CSL)의 다른 일단으로부터 수신 신호(RS)를 수신할 수 있다. 크랙 감지기(140)는 테스트 신호(TS) 및 수신 신호(RS)를 서로 비교한 결과에 따라 테스트 결과 신호(TRS)를 출력할 수 있다.
예시적인 실시 예에서, 크랙 감지기(140)는 일정한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 테스트 신호(TS)를 출력할 수 있다. 크랙 센싱 라인(CSL)에 크랙이 발생되지 않은 경우, 크랙 감지기(140)는 테스트 신호(TS)와 동일한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 수신 신호(RS)를 수신할 수 있다. 반면, 크랙 센싱 라인(CSL)에 크랙이 발생된 경우, 크랙 감지기(140)는 로우 레벨을 유지하는 수신 신호(RS)를 수신하거나, 하이 레벨을 유지하는 수신 신호(RS)를 수신할 수 있다. 따라서, 크랙 감지기(140)는 수신 신호(RS)의 파형으로부터 크랙 센싱 라인(CSL)의 크랙 유무를 감지할 수 있다.
도 2 및 도 3을 참조하면, 디스플레이 구동 회로(100)는 기판(SUB) 상에 순차적으로 적층되는 복수의 층들(L1~L5)을 포함할 수 있다. 복수의 층들(L1~L5) 각각에는 도전 패턴이 형성될 수 있다. 도 3에서는 설명의 편의를 위해 기판(SUB) 상에 형성되는 5개의 층들만을 도시하였으나, 본 개시에 따른 디스플레이 구동 회로(100)는 이에 한정되지 않으며, 디스플레이 구동 회로(100)에 포함되는 층의 수는 다양하게 구성될 수 있다.
예시적인 실시 예에서, 크랙 센싱 라인(CSL)은 바운더리 영역(BA)에서 복수의 층들(L1~L5) 중 하나의 층에 형성되는 도전 패턴으로 형성될 수 있다. 예를 들어, 크랙 센싱 라인(CSL)은 바운더리 영역(BA)에서 제3 층(L3)에 형성되는 도전 패턴(CP)으로 형성될 수 있다. 다만, 이는 설명의 편의를 위한 것이며, 크랙 센싱 라인(CSL)은 복수의 층들(L1~L5) 중 제3 층(L3)이 아닌 다른 층에 형성될 수도 있다.
예시적인 실시 예에서, 도전 패턴(CP)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 도전 패턴(CP)은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니켈(Ni), 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 2 및 도 4를 참조하면, 예시적인 실시 예에서, 크랙 센싱 라인(CSL)은 바운더리 영역(BA)에서 복수의 층들(L1~L5) 중 서로 다른 층들에 형성되는 도전 패턴들을 포함할 수 있다. 이 때, 크랙 센싱 라인(CSL)을 구성하는 도전 패턴들은 기판(SUB)에 수직인 방향으로 서로 오버랩될 수 있다.
예시적인 실시 예에서, 크랙 센싱 라인(CSL)은 바운더리 영역(BA)에서 복수의 층들(L1~L5) 각각에 형성되는 도전 패턴들(CP1~CP5)을 포함할 수 있다. 예를 들어, 크랙 센싱 라인(CSL)은 제1 층(L1)에 형성되는 제1 도전 패턴(CP1), 제2 층(L2)에 형성되는 제2 도전 패턴(CP2), 제3 층(L3)에 형성되는 제3 도전 패턴(CP3), 제4 층(L4)에 형성되는 제4 도전 패턴(CP4) 및 제5 층(L5)에 형성되는 제5 도전 패턴(CP5)을 포함할 수 있다. 또한, 크랙 센싱 라인(CSL)은 제1 비아 패턴(VP1), 제2 비아 패턴(VP2), 제3 비아 패턴(VP3) 및 제4 비아 패턴(VP4)을 포함할 수 있다. 제1 비아 패턴(VP1)은 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2) 사이에서 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 서로 전기적으로 연결하고, 제2 비아 패턴(VP2)은 제2 도전 패턴(CP2) 및 제3 도전 패턴(CP3) 사이에서 제2 도전 패턴(CP2) 및 제3 도전 패턴(CP3)을 서로 전기적으로 연결하고, 제3 비아 패턴(VP3)은 제3 도전 패턴(CP3) 및 제4 도전 패턴(CP4) 사이에서 제3 도전 패턴(CP3) 및 제4 도전 패턴(CP4)을 서로 전기적으로 연결하고, 제4 비아 패턴(VP4)은 제4 도전 패턴(CP4) 및 제5 도전 패턴(CP5) 사이에서 제4 도전 패턴(CP4) 및 제5 도전 패턴(CP5)을 서로 전기적으로 연결할 수 있다.
크랙 센싱 라인(CSL)은 테스트 신호(TS)가 제1 내지 제5 도전 패턴(CP1~CP5)을 반복적으로 경유하도록 형성되는 제1 내지 제5 도전 패턴(CP1~CP5) 및 제1 내지 제4 비아 패턴(VP1~VP4)을 포함할 수 있다. 이러한 제1 내지 제5 도전 패턴(CP1~CP5) 및 제1 내지 제4 비아 패턴(VP1~VP4)의 구조를 넷(net) 형상으로 정의할 수 있다. 도 4에 도시된 제1 내지 제5 도전 패턴(CP1~CP5) 및 제1 내지 제4 비아 패턴(VP1~VP4)의 구조는 넷(net) 형상을 갖는 크랙 센싱 라인(CSL)의 하나의 예시이며, 크랙 센싱 라인(CSL)의 형상이 이에 한정되지는 않는다.
따라서, 테스트 신호(TS)는 제1 도전 패턴(CP1), 제2 도전 패턴(CP2), 제3 도전 패턴(CP3), 제4 도전 패턴(CP4) 및 제5 도전 패턴(CP5)을 반복적으로 경유하면서 전송될 수 있다. 본 개시에 따른 디스플레이 구동 회로(100)는 서로 다른 층들에 형성되는 도전 패턴들을 포함하는 크랙 센싱 라인(CSL)을 포함함으로써, 디스플레이 구동 회로(100)의 바운더리 영역(BA)에 크랙이 발생됨에도 크랙 센싱 라인(CSL)에는 크랙이 발생하지 않아 크랙 감지기(140)가 크랙을 감지하지 못하는 상황이 방지할 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 크랙 감지기의 블록도이다. 도 5의 크랙 감지기(140)는 도 2의 크랙 감지기(140)의 일 실시 예이다.
도 5를 참조하면, 크랙 감지기(140)는 펄스 생성기(141) 및 펄스 감지기(142)를 포함할 수 있다. 예시적인 실시 예에서, 펄스 생성기(141)는 테스트 커맨드(TCMD)가 수신되면, 테스트 커맨드(TCMD)에 응답하여 테스트 신호(TS)를 생성할 수 있고, 크랙 센싱 라인(CSL)으로 테스트 신호(TS)를 전송할 수 있다. 다만, 펄스 생성기(141)는 이에 한정되지 않고, 펄스 생성기(141)는 테스트 커맨드(TCMD)를 수신하지 않더라도 주기적으로 크랙 테스트 동작을 수행하기 위해 테스트 신호(TS)를 생성할 수도 있다.
펄스 감지기(142)는 크랙 센싱 라인(CSL)을 통해 수신 신호(RS)를 수신할 수 있고, 수신 신호(RS)의 파형을 통해 크랙의 발생 여부를 감지할 수 있다. 펄스 감지기(142)는 수신 신호(RS)의 파형에 따라 테스트 결과 신호(TRS)를 출력할 수 있다. 예를 들어, 펄스 감지기(142)는 수신 신호(RS)의 주기를 측정하여 테스트 결과 신호(TRS)를 출력할 수 있다.
예시적인 실시 예에서, 펄스 감지기(142)는 레지스터(142-1)를 포함할 수 있다. 펄스 감지기(142)는 크랙 센싱 라인(CSL)에 크랙이 발생되지 않은 것으로 판단하면, 크랙 플래그를 제1 레벨(예를 들어, 로우 레벨)로 레지스터(142-1)에 설정할 수 있다. 반면, 펄스 감지기(142)는 크랙을 감지하면, 크랙 플래그를 제2 레벨(예를 들어, 하이 레벨)로 레지스터(142-1)에 설정할 수 있다. 펄스 감지기(142)는 크랙 플래그에 따라 테스트 결과 신호(TRS)를 출력할 수 있다.
예시적인 실시 예에서, 펄스 감지기(142)는 테스트 커맨드(TCMD)를 수신할 수도 있다. 펄스 감지기(142)는 테스트 커맨드(TCMD)에 응답하여 레지스터(142-1)에 설정된 크랙 플래그를 테스트 결과 신호(TRS)로서 출력할 수 있다.
도 6a는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로에 크랙이 발생되지 않은 정상 상태에서의 수신 신호 및 테스트 결과 신호를 설명하기 위한 타이밍도이다. 도 6b는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로에 크랙이 발생된 불량 상태에서의 수신 신호 및 테스트 결과 신호를 설명하기 위한 타이밍도이다.
도 5 및 도 6a를 참조하면, 펄스 생성기(141)는 특정 주기(tp)를 갖고 로우 레벨(LL) 및 하이 레벨(HL)을 토글링하는 테스트 신호(TS)를 생성할 수 있다. 펄스 생성기(141)는 지정된 수 이상의 펄스를 포함하도록 테스트 신호(TS)를 생성할 수 있다. 예를 들어, 펄스 생성기(141)는 적어도 2개의 펄스를 포함하도록 테스트 신호(TS)를 생성할 수 있다. 하나의 펄스가 아닌 지정된 수 이상의 펄스를 포함하도록 테스트 신호(TS)를 생성함으로써, 수신 신호(RS)의 파형을 통해 크랙 발생 여부를 판단할 때 발생하는 오차를 감소시킬 수 있다.
테스트 신호(TS)가 크랙 센싱 라인(CSL)을 통해 전송되어 수신 신호(RS)로서 펄스 감지기(142)로 다시 수신될 수 있다. 디스플레이 구동 회로에 크랙이 발생하지 않아 정상 상태인 경우에는, 수신 신호(RS)는 테스트 신호(TS)와 동일한 주기(tp)를 갖고 로우 레벨(LL') 및 하이 레벨(HL')을 토글링하는 신호일 수 있다. 크랙 센싱 라인(CSL)의 기생 저항 및 기생 커패시턴스에 의해 수신 신호(RS)는 테스트 신호(TS)와 비교하여 지연 시간(td)만큼 지연될 수 있다.
펄스 감지기(142)는 수신 신호(RS)를 래치하는 래치 회로(예를 들어, 래치 또는 플립플랍)를 더 포함할 수 있고, 펄스 감지기(142)는 지연 시간(td)을 기초로, 수신 신호(RS)를 래치하는 시점을 결정할 수 있다. 예를 들어, 테스트 신호(TS)가 로우 레벨(LL)에서 하이 레벨(HL)로 천이된 시점에서 래치 시간(tl)만큼 경과된 때에 수신 신호(RS)를 래치할 수 있고, 테스트 신호(TS)가 하이 레벨(HL)에서 로우 레벨(LL)로 천이된 시점로부터 래치 시간(tl)만큼 경과된 때에 수신 신호(RS)를 래치할 수 있다.
펄스 감지기(142)는 수신 신호(RS)를 래치한 결과가 테스트 신호(TS)와 일정 구간 내에서 서로 동일한지 판단할 수 있다. 펄스 감지기(142)는 수신 신호(RS)를 래치한 결과가 테스트 신호(TS)와 동일하다고 판단되는 경우에는 디스플레이 구동 회로에 크랙이 발생하지 않은 정상 상태로 판단할 수 있다. 즉, 펄스 감지기(142)는 수신 신호(RS)의 주기를 측정하여 테스트 신호(TS)의 주기(tp)와 비교할 수 있고, 주기(tp)가 동일하면 정상 상태로 판단할 수 있다.
펄스 감지기(142)는 크랙 플래그를 제1 레벨(예를 들어, 로우 레벨)로 레지스터(142-1)에 설정할 수 있다. 펄스 감지기(142)는 제1 레벨(예를 들어, 로우 레벨(LL_T))의 테스트 결과 신호(TRS)를 출력할 수 있다.
도 5 및 도 6b를 참조하면, 디스플레이 구동 회로에 크랙이 발생된 경우에는, 수신 신호(RS)는 로우 레벨(LL')을 유지할 수 있다. 다만, 도 6b에 도시된 것과 다르게 수신 신호(RS)는 하이 레벨을 유지할 수도 있다.
펄스 감지기(142)는 수신 신호(RS)를 래치한 결과가 테스트 신호(TS)와 일정 구간 내에서 서로 동일한지 판단할 수 있다. 예를 들어, 펄스 감지기(142)는 수신 신호(RS)를 4회 래치한 결과 모두가 테스트 신호(TS)와 상이 경우에는 디스플레이 구동 회로에 크랙이 발생한 것으로 판단할 수 있다. 펄스 감지기(142)는 디스플레이 구동 회로에 크랙이 발생한 것으로 판단하면 크랙 플래그를 제2 레벨(예를 들어, 하이 레벨)로 레지스터(142-1)에 설정할 수 있다. 펄스 감지기(142)는 크랙 플래그가 변경됨에 따라 제1 레벨(LL_T)에서 제2 레벨(예를 들어, 하이 레벨(HL_T))로 테스트 결과 신호(TRS)를 변경하여 출력할 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다. 도 7의 디스플레이 구동 회로(100a)는 하나의 디스플레이 구동 칩으로 구현될 수 있다. 도 7에 대한 설명에서는 도 2에서와 동일한 부호에 대해서 중복 설명을 생략하겠다.
도 7을 참조하면, 디스플레이 구동 회로(100a)는 로직 회로가 배치되는 중심 영역(CA) 및 중심 영역(CA)을 둘러싸도록 형성되는 바운더리 영역(BAa)을 포함할 수 있다. 크랙 감지기(140a)는 중심 영역(CA)에 배치될 수 있다.
바운더리 영역(BAa)은 제1 서브 영역(SA1) 및 제2 서브 영역(SA2)을 포함할 수 있다. 제1 서브 영역(SA1)에는 제1 크랙 센싱 라인(CSL1)이 형성되고, 제2 서브 영역(SA2)에는 제2 크랙 센싱 라인(CSL2)이 형성될 수 있다. 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2)은 서로 전기적으로 이격되도록 형성될 수 있다.
제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2) 각각은 크랙 감지기(140a)와 전기적으로 연결될 수 있다. 크랙 감지기(140a)는 제1 크랙 센싱 라인(CSL1)의 일단으로 제1 테스트 신호(TS1)를 전송할 수 있고, 제1 크랙 센싱 라인(CSL1)의 다른 일단으로부터 제1 수신 신호(RS1)를 수신할 수 있다. 크랙 감지기(140a)는 제2 크랙 센싱 라인(CSL2)의 일단으로 제2 테스트 신호(TS2)를 전송할 수 있고, 제2 크랙 센싱 라인(CSL2)의 다른 일단으로부터 제2 수신 신호(RS2)를 수신할 수 있다.
예시적인 실시 예에서, 크랙 감지기(140a)는 일정한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제1 테스트 신호(TS1) 및 제2 테스트 신호(TS2)를 출력할 수 있다. 제1 크랙 센싱 라인(CSL1)에 크랙이 발생되지 않은 경우, 크랙 감지기(140a)는 제1 테스트 신호(TS1)와 동일한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제1 수신 신호(RS1)를 수신할 수 있다. 제2 크랙 센싱 라인(CSL2)에 크랙이 발생되지 않은 경우, 크랙 감지기(140a)는 제2 테스트 신호(TS2)와 동일한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제2 수신 신호(RS2)를 수신할 수 있다.
반면, 제1 크랙 센싱 라인(CSL1)에 크랙이 발생된 경우, 크랙 감지기(140a)는 일정한 레벨을 유지하는 제1 수신 신호(RS1)를 수신할 수 있다. 또한, 제2 크랙 센싱 라인(CSL2)에 크랙이 발생된 경우, 크랙 감지기(140a)는 일정한 레벨을 유지하는 제2 수신 신호(RS2)를 수신할 수 있다. 따라서, 크랙 감지기(140a)는 제1 수신 신호(RS1)의 파형으로부터 제1 크랙 센싱 라인(CSL1)의 크랙 형성 여부를 감지할 수 있고, 제2 수신 신호(RS2)의 파형으로부터 제2 크랙 센싱 라인(CSL2)의 크랙 형성 여부를 감지할 수 있다.
예시적인 실시 예에서, 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CLS2)은 크랙 감지기(140a)로부터 서로 대칭적으로 배치될 수 있다. 예를 들어, 디스플레이 구동 회로(100a)의 평면도 상에서 제1 크랙 센싱 라인(CSL1)은 크랙 감지기(140a)의 좌측에 배치될 수 있고, 제2 크랙 센싱 라인(CLS2)은 크랙 감지기(140a)의 우측에 배치될 수 있다. 따라서, 크랙 감지기(140a)는 제1 수신 신호(RS1) 및 제2 수신 신호(RS2)를 통해 크랙이 발생된 위치 정보를 획득할 수 있다.
본 개시에 따른 디스플레이 구동 회로(100a)는 서브 영역들, 즉, 제1 서브 영역(SA1) 및 제2 서브 영역(SA2)로 세분화된 바운더리 영역(BAa)을 포함하고, 제1 서브 영역(SA1) 및 제2 서브 영역(SA2) 각각에 서로 다른 크랙 센싱 라인이 형성되므로, 디스플레이 구동 회로(100a)에 발생된 크랙의 위치 정보를 획득할 수 있다. 예를 들어, 디스플레이 구동 회로(100a)는 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2) 중 크랙이 발생된 크랙 센싱 라인을 감지함으로써 크랙의 위치 정보를 획득할 수 있다.
예시적인 실시 예에서, 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2)은 기판 상에 형성되는 복수의 층들 중 하나의 층에 형성되는 도전 패턴으로 형성될 수 있다. 예를 들어, 도 3에서 도시된 크랙 센싱 라인(CSL)에 대한 설명이 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2) 각각에 적용될 수 있다.
또는 예시적인 실시 예에서, 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2)은 기판 상에 형성되는 복수의 층들 중 서로 다른 층들에 형성되는 도전 패턴들을 포함할 수 있다. 예를 들어, 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2)은 기판 상에 형성되는 복수의 층들 각각에 형성되는 도전 패턴들을 포함할 수 있다. 예를 들어, 도 4에서 도시된 크랙 센싱 라인(CSL)에 대한 설명이 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2) 각각에 적용될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 크랙 감지기의 블록도이다. 도 8의 크랙 감지기는 도 7의 크랙 감지기의 일 실시 예이다. 도 8에 대한 설명에서는 도 5에서와 동일한 부호에 대해서 중복 설명을 생략하겠다.
도 8을 참조하면, 크랙 감지기(140a)는 펄스 생성기(141a) 및 펄스 감지기(142a)를 포함할 수 있다. 예시적인 실시 예에서, 펄스 생성기(141a)는 테스트 커맨드(TCMD)가 수신되면, 테스트 커맨드(TCMD)에 응답하여 제1 테스트 신호(TS1) 및 제2 테스트 신호(TS2)를 생성할 수 있다. 다만, 펄스 생성기(141a)는 테스트 커맨드(TCMD)가 수신되지 않더라도 주기적으로 크랙 테스트 동작을 수행하기 위해 테스트 신호(TS)를 생성할 수도 있다.
펄스 생성기(141a)는 제1 크랙 센싱 라인(CSL1)으로 제1 테스트 신호(TS1)를 전송할 수 있고, 제2 크랙 센싱 라인(CSL2)으로 제2 테스트 신호(TS2)를 전송할 수 있다. 이 때, 제1 테스트 신호(TS1) 및 제2 테스트 신호(TS2)는 특정 주기를 갖고 하이 레벨 및 로우 레벨을 토글링할 수 있다. 예시적인 실시 예에서, 제1 테스트 신호(TS1) 및 제2 테스트 신호(TS2) 각각의 주기는 동일할 수 있다.
예시적인 실시 예에서, 펄스 생성기(141a)는 제1 테스트 신호(TS1) 및 제2 테스트 신호(TS2)를 동시에 출력할 수 있다. 또는 예시적인 실시 예에서, 펄스 생성기(141a)는 제1 테스트 신호(TS1)를 출력한 후에 이어서 제2 테스트 신호(TS2)를 출력할 수도 있다. 즉, 크랙 감지기(140a)는 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2) 각각에 발생된 크랙을 동시에 감지할 수도 있고, 제1 크랙 센싱 라인(CSL1)에 발생된 크랙을 감지한 후에 제2 크랙 센싱 라인(CSL2)에 발생된 크랙을 순차적으로 감지할 수도 있다.
펄스 감지기(142a)는 제1 크랙 센싱 라인(CSL1)을 통해 제1 수신 신호(RS1)를 수신할 수 있고, 제2 크랙 센싱 라인(CSL2)을 통해 제2 수신 신호(RS2)를 수신할 수 있다. 펄스 감지기(142a)는 제1 수신 신호(RS1)의 파형으로부터 제1 크랙 센싱 라인(CSL1)에 발생된 크랙을 감지할 수 있고, 제2 수신 신호(RS2)의 파형을 통해 제2 크랙 센싱 라인(CSL2)에 발생된 크랙을 감지할 수 있다.
예시적인 실시 예에서, 펄스 감지기(142a)는 레지스터(142a-1)를 포함할 수 있다. 펄스 감지기(142a)는 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2)에 크랙이 발생되지 않은 것으로 판단하면, 즉, 디스플레이 구동 회로를 정상 상태로 판단하면, 크랙 플래그를 제1 레벨(예를 들어, 로우 레벨)로 레지스터(142a-1)에 설정할 수 있다. 반면, 펄스 감지기(142a)는 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2) 중 적어도 하나에 크랙이 발생된 것으로 판단하면, 크랙 플래그를 제2 레벨(예를 들어, 하이 레벨)로 레지스터(142a-1)에 설정할 수 있다. 펄스 감지기(142a)는 크랙 플래그에 따라 테스트 결과 신호(TRS)를 출력할 수 있다.
예시적인 실시 예에서, 레지스터(142a-1)에는 크랙이 발생된 위치에 대한 정보인, 위치 정보가 더 저장될 수 있다. 다만, 도 8에 도시된 바와 달리 레지스터(142a-1)가 아닌 메모리에 위치 정보가 더 저장될 수도 있다.
예를 들어, 펄스 감지기(142a)는 제1 크랙 센싱 라인(CSL1)에 크랙이 발생된 것으로 판단하면, 레지스터(142a-1)에 제1 크랙 센싱 라인(CSL1)에 대응하는 위치 정보를 저장할 수 있다. 또한, 예를 들어, 펄스 감지기(142a)는 제2 크랙 센싱 라인(CSL2)에 크랙이 발생된 것으로 판단하면, 레지스터(142a-1)에 제2 크랙 센싱 라인(CSL2)에 대응하는 위치 정보를 저장할 수 있다.
예시적인 실시 예에서, 펄스 감지기(142a)는 테스트 커맨드(TCMD)를 수신할 수도 있다. 펄스 감지기(142a)는 테스트 커맨드(TCMD)에 응답하여 레지스터(142-1)에 설정된 크랙 플래그를 테스트 결과 신호(TRS)로서 출력할 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다. 도 9의 디스플레이 구동 회로(100b)는 하나의 디스플레이 구동 칩으로 구현될 수 있다. 도 9에 대한 설명에서는 도 2 및 도 7에서와 동일한 부호에 대해서 중복 설명을 생략하겠다.
도 9를 참조하면, 디스플레이 구동 회로(100b)는 로직 회로가 배치되는 중심 영역(CA) 및 중심 영역(CA)을 둘러싸도록 형성되는 바운더리 영역(BAa)을 포함할 수 있다. 디스플레이 구동 회로(100b)는 제1 크랙 감지기(140b1) 및 제2 크랙 감지기(140b2)를 포함할 수 있고, 제1 크랙 감지기(140b1) 및 제2 크랙 감지기(140b2)는 중심 영역(CA)에 배치될 수 있다. 제1 크랙 감지기(140b1)는 테스트 커맨드(TCMD)에 응답하여 제1 테스트 결과 신호(TRS1)를 출력할 수 있고, 제2 크랙 감지기(140b2)는 테스트 커맨드(TCMD)에 응답하여 제2 테스트 결과 신호(TRS2)를 출력할 수 있다.
예시적인 실시 예에서, 제1 크랙 감지기(140b1) 및 제2 크랙 감지기(140b2) 각각은 펄스 생성기 및 펄스 감지기를 포함할 수 있다. 예를 들어, 제1 크랙 감지기(140b1) 및 제2 크랙 감지기(140b2) 각각의 구성은 도 5의 크랙 감지기(140)에 대한 설명이 적용될 수 있다.
제1 크랙 감지기(140b1)는 제1 크랙 센싱 라인(CSL1)의 일단으로 제1 테스트 신호(TS1)를 전송할 수 있고, 제1 크랙 센싱 라인(CSL1)의 다른 일단으로부터 제1 수신 신호(RS1)를 수신할 수 있다. 제2 크랙 감지기(140b2)는 제2 크랙 센싱 라인(CSL2)의 일단으로 제2 테스트 신호(TS2)를 전송할 수 있고, 제2 크랙 센싱 라인(CSL2)의 다른 일단으로부터 제2 수신 신호(RS2)를 수신할 수 있다.
예시적인 실시 예에서, 제1 크랙 감지기(140b1)는 일정한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제1 테스트 신호(TS1)를 출력할 수 있다. 제2 크랙 감지기(140b2)는 일정한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제2 테스트 신호(TS2)를 출력할 수 있다.
제1 크랙 센싱 라인(CSL1)에 크랙이 발생되지 않은 경우, 제1 크랙 감지기(140b1)는 제1 테스트 신호(TS1)와 동일한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제1 수신 신호(RS1)를 수신할 수 있다. 제2 크랙 센싱 라인(CSL2)에 크랙이 발생되지 않은 경우, 제2 크랙 감지기(140b2)는 제2 테스트 신호(TS2)와 동일한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제2 수신 신호(RS2)를 수신할 수 있다. 반면, 제1 크랙 센싱 라인(CSL1)에 크랙이 발생된 경우, 제1 크랙 감지기(140b1)는 일정한 레벨을 유지하는 제1 수신 신호(RS1)를 수신할 수 있다. 또한, 제2 크랙 센싱 라인(CSL2)에 크랙이 발생된 경우, 제2 크랙 감지기(140b2)는 일정한 레벨을 유지하는 제2 수신 신호(RS2)를 수신할 수 있다. 따라서, 제1 크랙 감지기(140b1)는 제1 수신 신호(RS1)의 파형으로부터 제1 크랙 센싱 라인(CSL1)의 크랙 형성 여부를 감지할 수 있고, 제2 크랙 감지기(140b2)는 제2 수신 신호(RS2)의 파형으로부터 제2 크랙 센싱 라인(CSL2)의 크랙 형성 여부를 감지할 수 있다.
예를 들어, 제1 크랙 감지기(140b1)는 제1 크랙 센싱 라인(CSL1)에 크랙이 감지되지 않으면 제1 레벨의 제1 테스트 결과 신호(TRS1)를 출력할 수 있고, 제1 크랙 센싱 라인(CSL1)에 크랙이 감지되면 제2 레벨의 제1 테스트 결과 신호(TRS1)를 출력할 수 있다. 제2 크랙 감지기(140b2)는 제2 크랙 센싱 라인(CSL2)에 크랙이 감지되지 않으면 제1 레벨의 제2 테스트 결과 신호(TRS2)를 출력할 수 있고, 제2 크랙 센싱 라인(CSL2)에 크랙이 감지되면 제2 레벨의 제2 테스트 결과 신호(TRS2)를 출력할 수 있다.
예시적인 실시 예에서, 디스플레이 구동 회로(100b)는 제1 테스트 결과 신호(TRS1) 및 제2 테스트 결과 신호(TRS2)를 수신하여 테스트 결과 신호(TRS)를 생성하는 신호 생성기(150)를 더 포함할 수 있다. 신호 생성기(150)는 출력 핀(OP)을 통해 테스트 결과 신호(TRS)를 출력할 수 있다.
예시적인 실시 예에서, 신호 생성기(150)는 제1 테스트 결과 신호(TRS1) 및 제2 테스트 결과 신호(TRS2)가 모두 제1 레벨인 경우, 제1 레벨의 테스트 결과 신호(TRS)를 출력할 수 있다. 또한, 신호 생성기(150)는 제1 테스트 결과 신호(TRS1) 및 제2 테스트 결과 신호(TRS2) 중 적어도 하나가 제2 레벨인 경우, 제2 레벨의 테스트 결과 신호(TRS)를 출력할 수 있다. 따라서, 테스트 결과 신호(TRS)는 디스플레이 구동 회로(100b) 내부에 크랙이 형성되었는지를 나타낼 수 있다.
또는, 예시적인 실시 예에서, 신호 생성기(150)는 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2) 중 크랙이 발생된 위치에 대한 위치 정보를 더 포함하도록 테스트 결과 신호(TRS)를 생성할 수도 있다.
도 10은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다. 도 10의 디스플레이 구동 회로(100c)는 하나의 디스플레이 구동 칩으로 구현될 수 있다. 도 10에 대한 설명에서는 도 2 및 도 7에서와 동일한 부호에 대해서 중복 설명을 생략하겠다.
도 10을 참조하면, 디스플레이 구동 회로(100c)는 제1 테스트 커맨드(TCMD1) 및 제2 테스트 커맨드(TCMD2)를 수신하는 입력 핀(IP)을 포함할 수 있고, 테스트 결과 신호(TRS) 및 위치 정보 신호(LI)를 출력하는 출력 핀(OP)을 포함할 수 있다. 크랙 감지기(140c)는 입력 핀(IP)을 통해 제1 테스트 커맨드(TCMD1) 및 제2 테스트 커맨드(TCMD2)를 수신할 수 있고, 출력 핀(OP)을 통해 테스트 결과 신호(TRS1) 및 위치 정보 신호(LI)를 출력할 수 있다. 다만, 도 10에 도시된 바와 달리, 본 개시에 따른 디스플레이 구동 회로(100c)는 제1 입력 핀, 제2 입력 핀, 제1 출력 핀, 및 제2 출력 핀을 포함할 수도 있고, 크랙 감지기(140c)는 제1 테스트 커맨드(TCMD1) 및 제2 테스트 커맨드(TCMD2) 각각을 서로 다른 입력 핀, 즉, 제1 입력 핀 및 제2 입력 핀 각각을 통해 수신할 수도 있다. 또한, 크랙 감지기(140c)는 테스트 결과 신호(TRS1) 및 위치 정보 신호(LI) 각각을 서로 다른 출력핀, 즉, 제1 출력 핀 및 제2 출력 핀 각각을 통해 출력할 수도 있다.
크랙 감지기(140c)는 제1 테스트 커맨드(TCMD1)에 응답하여 테스트 결과 신호(TRS1)를 출력할 수 있다. 이 때, 테스트 결과 신호(TRS1)는 디스플레이 구동 회로(100c)의 크랙 유무에 대한 정보를 포함할 수 있다. 예를 들어, 테스트 결과 신호(TRS1)가 제1 레벨(예를 들어, 로우 레벨)일 때 디스플레이 구동 회로(100c)에 크랙이 발생되지 않은 정상 상태를 의미할 수 있고, 1 테스트 결과 신호(TRS1)가 제2 레벨(예를 들어, 하이 레벨)일 때 디스플레이 구동 회로(100c)에 크랙이 발생된 불량 상태를 의미할 수 있다.
크랙 감지기(140c)는 제2 테스트 커맨드(TCMD2)에 응답하여 테스트 결과 신호(TRS1) 및 위치 정보 신호(LI)를 출력할 수 있다. 이 때, 위치 정보 신호(LI)는 디스플레이 구동 회로(100c)에 발생된 크랙의 위치 정보를 포함할 수 있다. 예를 들어, 위치 정보 신호(LI)는 제1 크랙 센싱 라인(CSL1) 및 제2 크랙 센싱 라인(CSL2) 중 크랙이 발생된 크랙 센싱 라인에 대응하는 위치 정보를 포함할 수 있다.
본 개시에 따른 디스플레이 구동 회로(100c)는 외부로부터 수신되는 커맨드의 타입에 따라 외부로 디스플레이 구동 회로(100c)에 발생된 크랙 유무에 대한 정보만을 제공하거나, 크랙이 발생된 위치에 대한 정보를 더 제공할 수도 있다. 따라서, 디스플레이 구동 회로(100c)는 커맨드에 응답하여 디스플레이 구동 회로(100c)의 상태에 대한 정보를 선택적으로 제공할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다. 도 12는 도 11의 B-B' 단면으로 자른 디스플레이 구동 회로의 예시적 실시 예에 따른 단면도이다. 도 11의 디스플레이 구동 회로(100d)는 하나의 디스플레이 구동 칩으로 구현될 수 있다. 도 11에 대한 설명에서는 도 2 및 도 7에서와 동일한 부호에 대해서 중복 설명을 생략하겠다.
도 11을 참조하면, 디스플레이 구동 회로(100d)는 로직 회로가 배치되는 중심 영역(CA) 및 중심 영역(CA)을 둘러싸도록 형성되는 바운더리 영역(BAd)을 포함할 수 있다. 크랙 감지기(140d)는 중심 영역(CA)에 배치될 수 있다.
바운더리 영역(BAd)에는 제1 내지 제4 크랙 센싱 라인(CSL1d~CSL4d)이 형성될 수 있다. 바운더리 영역(BAd)은 제1 내지 제4 서브 영역(SA1~SA4)을 포함할 수 있고, 제1 서브 영역(SA1)에는 제1 크랙 센싱 라인(CSL1d)이 형성되고, 제2 서브 영역(SA2)에는 제2 크랙 센싱 라인(CSL2d)이 형성되고, 제3 서브 영역(SA3)에는 제3 크랙 센싱 라인(CSL3d)이 형성되고, 제4 서브 영역(SA4)에는 제4 크랙 센싱 라인(CSL4d)이 형성될 수 있다. 제1 내지 제4 크랙 센싱 라인(CSL1d~CSL4d)은 서로 전기적으로 이격되도록 형성될 수 있다.
제1 내지 제4 크랙 센싱 라인(CSL1d~CSL4d) 각각은 크랙 감지기(140d)와 전기적으로 연결될 수 있다. 크랙 감지기(140d)는 제1 크랙 센싱 라인(CSL1d)의 일단으로 제1 테스트 신호(TS1)를 전송할 수 있고, 제1 크랙 센싱 라인(CSL1d)의 다른 일단으로부터 제1 수신 신호(RS1)를 수신할 수 있다. 크랙 감지기(140d)는 제2 크랙 센싱 라인(CSL2d)의 일단으로 제2 테스트 신호(TS2)를 전송할 수 있고, 제2 크랙 센싱 라인(CSL2d)의 다른 일단으로부터 제2 수신 신호(RS2)를 수신할 수 있다. 크랙 감지기(140d)는 제3 크랙 센싱 라인(CSL3d)의 일단으로 제3 테스트 신호(TS3)를 전송할 수 있고, 제3 크랙 센싱 라인(CSL3d)의 다른 일단으로부터 제3 수신 신호(RS3)를 수신할 수 있다. 크랙 감지기(140d)는 제4 크랙 센싱 라인(CSL4d)의 일단으로 제4 테스트 신호(TS4)를 전송할 수 있고, 제4 크랙 센싱 라인(CSL4d)의 다른 일단으로부터 제4 수신 신호(RS4)를 수신할 수 있다.
예시적인 실시 예에서, 크랙 감지기(140d)는 일정한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제1 내지 제4 테스트 신호(TS1~TS4)를 출력할 수 있다. 제1 내지 제4 크랙 센싱 라인(CSL1d~CSL4d)에 크랙이 발생되지 않은 경우, 크랙 감지기(140d)는 제1 내지 제4 테스트 신호(TS1~TS4) 각각과 동일한 주기로 로우 레벨 및 하이 레벨 사이에서 토글링하는 제1 내지 제4 수신 신호(RS1~RS4)를 수신할 수 있다. 반면, 제1 내지 제4 크랙 센싱 라인(CSL1d~CSL4d) 중에서 특정 크랙 센싱 라인에 크랙이 발생된 경우, 크랙 감지기(140d)는 상기 크랙이 발생된 크랙 센싱 라인을 통해 일정한 레벨을 유지하는 수신 신호를 수신할 수 있다. 따라서, 크랙 감지기(140d)는 제1 내지 제4 수신 신호(RS1~RS4)의 파형으로부터 제1 내지 제4 크랙 센싱 라인(CSL1d~ CSL4d)의 크랙 형성 여부를 감지할 수 있다.
예시적인 실시 예에서, 제1 내지 제4 크랙 센싱 라인(CSL1d~ CSL4d) 각각은 크랙 감지기(140d)로부터 서로 대칭적으로 배치될 수 있다. 예를 들어, 디스플레이 구동 회로(100d)의 평면도 상에서 장변을 X축, 단변을 Y축이라 가정할 때, 제1 크랙 센싱 라인(CSL1d)은 크랙 감지기(140d)의 제2 사분면에 배치될 수 있고, 제2 크랙 센싱 라인(CLS2d)은 크랙 감지기(140d)의 제1 사분면에 배치될 수 있고, 제3 크랙 센싱 라인(CSL3d)은 크랙 감지기(140d)의 제3 사분면에 배치될 수 있고, 제4 크랙 센싱 라인(CLS4d)은 크랙 감지기(140d)의 제4 사분면에 배치될 수 있다. 따라서, 크랙 감지기(140d)는 제1 내지 수신 신호(RS1~RS4)를 통해 크랙이 발생된 위치 정보를 획득할 수 있다.
본 개시에 따른 디스플레이 구동 회로(100d)는 서브 영역들, 즉, 제1 내지 제4 서브 영역(SA1~SA4)로 세분화된 바운더리 영역(BAd)을 포함하고, 제1 내지 제4 서브 영역(SA1~SA4) 각각에 서로 다른 크랙 센싱 라인이 형성되므로, 디스플레이 구동 회로(100d)에 발생된 크랙의 위치 정보를 획득할 수 있다. 예를 들어, 디스플레이 구동 회로(100d)는 제1 내지 제4 크랙 센싱 라인(CSL1d~CSL4d) 중 크랙이 발생된 크랙 센싱 라인을 감지함으로써 크랙의 위치 정보를 획득할 수 있다. 크랙의 위치 정보는 크랙 감지기(140d)에 저장될 수 있다.
도 11에서는 4개의 서브 영역들로 세분화되고 제1 내지 제4 크랙 센싱 라인(CSL1d~CSL4d)이 형성되는 바운더리 영역(BAd)을 도시하였으나, 본 개시에 따른 디스플레이 구동 회로(100d)는 이에 한정되지 않는다. 바운더리 영역(BAd)은 다양한 수의 서브 영역들로 세분화될 수 있고, 각각의 서브 영역들은 대응하는 크랙 센싱 라인이 형성됨으로써 디스플레이 구동 회로(100d)는 크랙이 발생된 위치 정보를 획득할 수 있다.
도 11에서는 하나의 크랙 감지기(140d)가 도시되었으나, 크랙 감지기(140d)는 제1 내지 제4 크랙 감지기를 포함할 수 있고, 제1 내지 제4 크랙 감지기 각각은 제1 내지 제4 크랙 센싱 라인(CSL1d~CSL4d) 중 대응하는 트랙 센싱 라인과 연결될 수도 있다. 제1 내지 제4 크랙 감지기 각각은 제1 내지 제4 테스트 신호(TS1~TS4) 중 대응하는 테스트 신호를 출력할 수도 있다.
도 11 및 도 12를 참조하면, 예시적인 실시 예에서, 제1 크랙 센싱 라인(CSL1d)은 바운더리 영역(BAd)에서 복수의 층들(L1~L5) 중 서로 다른 층들에 형성되는 도전 패턴들을 포함할 수 있다. 이 때, 제1 크랙 센싱 라인(CSL1d)을 구성하는 도전 패턴들은 기판(SUB)에 수직인 방향으로 서로 오버랩될 수 있다. 예시적인 실시 예에서, 제1 크랙 센싱 라인(CSL1d)은 바운더리 영역(BAd)에서 복수의 층들(L1~L5) 각각에 형성되는 도전 패턴들(CP1d~CP5d)을 포함할 수 있고, 제1 내지 제4 비아 패턴(VP1d)을 포함할 수 있다.
크랙 감지기(140d)로부터 제1 테스트 신호(TS1)가 입력되는 제1 크랙 센싱 라인(CSL1d)의 일단 및 크랙 감지기(140d)로 제1 수신 신호(RS1)가 출력되는 제1 크랙 센싱 라인(CSL1d)의 다른 일단은, 기판(SUB)과 수직인 방향으로 서로 오버랩되도록 형성될 수 있다. 예를 들어, 상기 제1 크랙 센싱 라인(CSL1d)의 일단은 제4 층(L4)에 형성되는 제4 도전 패턴(CP4d)에 형성될 수 있고, 상기 제1 크랙 센싱 라인(CSL1d)의 다른 일단은 제1 층(L1)에 형성되는 제1 도전 패턴(CP1d)에 형성될 수 있다. 따라서, 기판(SUB)과 평행한 단면에서 제1 크랙 센싱 라인(CSL1d)이 차지하는 면적을 감소시킬 수 있다.
제1 테스트 신호(TS1)는 제1 도전 패턴(CP1d), 제2 도전 패턴(CP2d), 제3 도전 패턴(CP3d), 제4 도전 패턴(CP4d) 및 제5 도전 패턴(CP5d)을 경유하면서 전송될 수 있다. 이러한 제1 내지 제5 도전 패턴(CP1d~CP5d) 및 제1 내지 제4 비아 패턴(VP1d~VP4d)의 구조를 넷(net) 형상으로 정의할 수 있다. 도 12에 도시된 제1 내지 제5 도전 패턴(CP1d~CP5d) 및 제1 내지 제4 비아 패턴(VP1d~VP4d)의 구조는 넷 형상을 갖는 제1 크랙 센싱 라인(CSL1d)의 하나의 예시이며, 제1 크랙 센싱 라인(CSL1d)의 형상이 이에 한정되지는 않는다. 본 개시에 따른 디스플레이 구동 회로(100d)는 서로 다른 층들에 형성되는 도전 패턴들을 포함하는 제1 크랙 센싱 라인(CSL1d)을 포함함으로써, 디스플레이 구동 회로(100d)의 제1 서브 영역(SA1)에 크랙이 발생됨에도 제1 크랙 센싱 라인(CSL1d)에는 크랙이 발생하지 않아 크랙 감지기(140)가 크랙의 발생을 감지하지 못하는 것을 방지할 수 있다.
도 12에 대한 설명에서는 제1 크랙 센싱 라인(CSL1d)에 대해 설명하였으나, 도 11의 제2 내지 제4 크랙 센싱 라인(CSL2d~CSL3d)에도 도 12에서의 제1 크랙 센싱 라인(CSL1d)에 대한 설명이 적용될 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 디스플레이 구동 회로의 평면도이다. 도 13의 디스플레이 구동 회로(100e)는 하나의 디스플레이 구동 칩으로 구현될 수 있다.
도 13를 참조하면, 디스플레이 구동 회로(100e) 세로 방향, 즉 높이가 짧고, 가로 방향, 즉 너비가 긴 구조를 가질 수 있다. 평면도 상의 하단과 상단, 각각에는 입력 패드(PI) 및 출력 패드(PO)가 위치할 수 있다. 평면도의 내부 하단 중앙에는 인터페이스 회로(CI)가 위치하고, 인터페이스 회로(CI)의 양측으로 아날로그 회로(AC)가 위치할 수 있다. 중앙부에는 메모리(MD) 및 로직 회로(LC)가 위치할 수 있다. 내부 상단에는 소스 드라이버(SDRV)가 위치할 수 있고, 소스 드라이버(SDRV)의 양측으로 게이트 드라이버(GDRV)가 위치할 수 있다. 다만, 도 13에 도시된 입력 패드(PI), 출력 패드(PO), 인터페이스 회로(CI), 아날로그 회로(AC), 메모리(MD), 로직 회로(LC), 소스 드라이버(SDRV), 및 게이트 드라이버(GDRV)의 배치는 설명을 위한 하나의 예시이며 도 13에 도시된 것에 한정되지는 않는다. 예를 들어, 게이트 드라이버(GDRV)는 디스플레이 구동 회로(100e)에 포함되지 않고, 디스플레이 구동 회로(100e) 외부 구성일 수도 있다.
입력 패드(PI), 출력 패드(PO), 인터페이스 회로(CI), 아날로그 회로(AC), 메모리(MD), 로직 회로(LC), 소스 드라이버(SDRV), 및 게이트 드라이버(GDRV)는 디스플레이 구동 회로(100e)의 중심 영역(CAe)에 배치될 수 있다. 디스플레이 구동 회로(100e)의 바운더리 영역(BAe)에는 크랙 센싱 라인이 배치될 수 있다. 디스플레이 구동 회로(100e) 및 디스플레이 패널(200)이 모듈로 제조될 때, 디스플레이 구동 회로(100e)의 바운더리 영역(BAe)에 크랙이 발생될 수 있고, 크랙으로 인하여 디스플레이 구동 회로(100e)의 중심 영역(CAe)에 형성된 내부 구성에 불량이 발생할 수 있다. 따라서, 중심 영역(CAe)을 둘러싸는 바운더리 영역(BAe)에 크랙 센싱 라인이 배치되고, 디스플레이 구동 회로(100e)는 크랙을 감지할 수 있다.
인터페이스 회로(CI)는 디스플레이 구동 회로(100e)의 외부로부터 영상 신호 및 입력 신호들을 수신한다. 그리고 상기 수신된 영상 신호를 메모리(MB)에 전송하고, 수신된 입력 신호들을 로직 회로(LC)로 전송한다. 따라서, 전송 효율을 고려하여 평면도에서 하단 중앙에 위치할 수 있다.
아날로그 회로(AC)는 외부로부터 전압을 인가받아, 로직 회로(LC), 메모리(MB), 소스 드라이버(SDRV) 및 게이트 드라이버(GDRV)에서 사용되는 전원전압을 생성한다. 각각의 회로에서 요구되는 전원전압을 생성하기 위하여 레귤레이터, DC/DC 컨버터 등과 같은 다양한 전압 공급 회로(Power Supply Circuit)를 포함할 수 있다.
소스 드라이버(SDRV)는 메모리(MB) 및 로직 회로(LC)로부터 각각 영상 신호 및 제어 신호를 수신하여 디스플레이 패널의 데이터 라인에 인가되는 구동 신호를 생성한다. 소스 드라이버(SDRV)는 출력 패드(PO)를 통하여 구동 신호를 디스플레이 패널의 데이터 라인들(예를 들어, 도 1의 DL1~DLm)로 출력할 수 있다.
로직 회로(LC)는 인터페이스 회로(CI)로부터 입력 신호를 수신하고, 상기 입력 신호들을 기초로 디스플레이 패널을 구동하기 위한 제어 신호를 생성하여 메모리(MB), 소스 드라이버(SDRV) 및 게이트 드라이버(GDRV)에 전송할 수 있다. 따라서, 로직 회로(LC)는 전송 효율을 고려하여 평면도 상의 중앙부에 위치할 수 있다.
로직 회로(LC)는 크랙 감지기(CD)를 포함할 수 있다. 크랙 감지기(CD)는 바운더리 영역(BAe)에 형성된 크랙 센싱 라인의 크랙을 감지할 수 있다. 크랙 감지기(CD)는 도 2의 크랙 감지기(140), 도 7의 크랙 감지기(140a), 도 9의 제1 크랙 감지기(140b1) 및 제2 크랙 감지기(140b2), 도 10의 크랙 감지기(140c) 및 도 11의 크랙 감지기(140d) 중 하나일 수 있다.
메모리(MB)는 로직 회로(LC)로부터 제어 신호를 수신하여, 소스 드라이버(SDRV)로 영상 신호를 출력할 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 디스플레이 장치를 나타내는 도면이다.
도 14를 참조하면, 디스플레이 장치(1000f)는 디스플레이 구동 회로(100f) 및 디스플레이 패널(200)을 포함할 수 있다. 디스플레이 구동 회로(100f)는 크랙 감지기(140f)를 포함할 수 있고, 크랙 감지기(100f)는 디스플레이 구동 회로(100f)의 바운더리 영역에 형성된 크랙을 감지할 수 있다. 디스플레이 구동 회로(100f)는 크랙이 감지되면, 디스플레이 패널(200)에 미리 지정된 크랙 패턴(CRP)이 디스플레이되도록 데이터 라인들(DL1~DLm)을 통해 디스플레이 패널(200)에 포함된 픽셀들로 구동 신호를 제공할 수 있다. 따라서, 디스플레이 장치(1000f)는 크랙 패턴(CRP)을 통해, 크랙으로 인한 디스플레이 구동 회로(100f)의 상태, 즉, 정상 상태 또는 불량 상태를 디스플레이할 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 터치 스크린 모듈을 나타내는 도면이다.
도 15를 참조하면, 터치 스크린 모듈(2000)은 디스플레이 장치(1000), 편광판(2010), 터치 패널(2030), 터치 컨트롤러(2040) 및 윈도우 글라스(2020)를 구비할 수 있다. 디스플레이 장치(1000)는 디스플레이 패널(1010), 인쇄 기판(1020) 및 디스플레이 구동 회로(1030)를 구비할 수 있다. 디스플레이 장치(1000)는 도 1 및 도 14에서 설명한 본 개시의 실시 예에 따른 디스플레이 장치(1000, 1000f)일 수 있다.
윈도우 글라스(2020)는 아크릴이나 강화유리 등의 소재로 제작되어, 외부 충격이나 반복적인 터치에 의한 긁힘으로부터 터치 스크린 모듈(2000)을 보호할 수 있다. 편광판(2010)은 디스플레이 패널(1010)의 광학적 특성을 좋게 하기 위하여 구비될 수 있다. 디스플레이 패널(1010)은 인쇄 기판(1020) 상에 투명 전극이 패터닝되어 형성될 수 있다. 디스플레이 패널(1010)은 프레임을 표시하기 위한 복수의 픽셀들을 포함할 수 있다. 디스플레이 구동 회로(1030)는 도 1 내지 도 14에서 설명한 본 개시의 실시 예에 따른 디스플레이 구동 회로(100, 100a, 100b, 100c, 100d, 100e, 100f)일 수 있다. 디스플레이 구동 회로(1030)는 내부의 크랙을 감지하여 외부로 크랙 유무에 대한 정보를 출력할 수 있고, 크랙이 발생된 위치에 대한 위치 정보를 출력할 수 있다.
터치 스크린 모듈(2000)은 터치 패널(2030) 및 터치 컨트롤러(2040)를 더 포함할 수 있다. 터치 패널(2030)은 유리기판이나 PET(Polyethylene Terephthlate) 필름 위에 ITO(Indium Tin Oxide)와 같은 투명 전극이 패터닝되어 형성될 수 있다. 예시적인 실시 예에 있어서, 터치 패널(2030)은 디스플레이 패널(1010) 상에 형성될 수 있다. 예를 들어, 터치 패널(2030)의 픽셀은 디스플레이 패널(1010)의 픽셀과 병합되어 형성될 수 있다. 터치 컨트롤러(2040)는 터치 패널(2030)상의 터치 발생을 감지하여 터치 좌표를 계산하여 호스트로 전달할 수 있다. 터치 컨트롤러(2040)는 디스플레이 구동 회로(1030)와 하나의 반도체 칩에 집적될 수도 있다.

Claims (20)

  1. 중심 영역 및 상기 중심 영역을 둘러싸도록 형성되는 바운더리 영역을 포함하는 디스플레이 구동 회로에 있어서,
    상기 디스플레이 구동 회로는,
    상기 중심 영역에 배치되고, 상기 디스플레이 구동 회로에 생성된 크랙(crack)을 감지하여 테스트 결과 신호를 출력하는 제1 크랙 감지기; 및
    상기 바운더리 영역에 배치되는 제1 크랙 센싱 라인을 포함하고,
    상기 제1 크랙 감지기는
    상기 제1 크랙 센싱 라인의 일단으로 제1 테스트 신호를 전송하고,
    상기 제1 크랙 센싱 라인의 다른 일단으로부터 제1 수신 신호를 수신하고,
    상기 제1 테스트 신호 및 상기 제1 수신 신호를 비교한 결과에 따라 상기 테스트 결과 신호를 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
  2. 제1 항에 있어서,
    상기 디스플레이 구동 회로는,
    상기 테스트 결과 신호를 상기 디스플레이 구동 회로의 외부로 출력하는 출력 핀을 더 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  3. 제1 항에 있어서,
    상기 디스플레이 구동 회로는,
    기판; 및
    상기 기판 상에 적층되고, 도전 패턴들이 각각 형성되는 복수의 층들을 포함하고,
    상기 제1 크랙 센싱 라인은, 상기 복수의 층들 각각에 형성되는 도전 패턴들 및 서로 다른 층에 형성되는 도전 패턴들을 연결하는 비아 패턴들을 포함하고,
    상기 제1 크랙 센싱 라인에 포함되는 도전 패턴들은 상기 기판에 수직인 방향으로 서로 오버랩되는 것을 특징으로 하는 디스플레이 구동 회로.
  4. 제1 항에 있어서,
    상기 제1 크랙 감지기는,
    특정 주기로 하이 레벨 및 로우 레벨 사이에서 토글링하는 상기 제1 테스트 신호를 생성하는 펄스 생성기; 및
    상기 제1 테스트 신호의 주기 및 상기 제1 수신 신호의 주기를 비교한 결과를 클랙 플래그로서 레지스터에 설정하는 펄스 감지기를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  5. 제1 항에 있어서,
    상기 디스플레이 구동 회로는,
    기판; 및
    상기 기판 상에 적층되고, 도전 패턴들이 각각 형성되는 복수의 층들을 포함하고,
    상기 제1 크랙 센싱 라인은, 상기 복수의 층들 각각에 형성되는 도전 패턴들 및 서로 다른 층에 형성되는 도전 패턴들을 연결하는 비아 패턴들을 포함하고,
    상기 제1 크랙 센싱 라인의 상기 일단 및 상기 제1 크랙 센싱 라인의 상기 다른 일단은, 상기 기판과 수직인 방향으로 서로 오버랩되는 것을 특징으로 하는 디스플레이 구동 회로.
  6. 제1 항에 있어서,
    상기 디스플레이 구동 회로는,
    상기 바운더리 영역에 형성되고, 상기 제1 크랙 센싱 라인과 전기적으로 이격되는 제2 크랙 센싱 라인을 더 포함하고,
    상기 제1 크랙 감지기는
    상기 제2 크랙 센싱 라인의 일단으로 제2 테스트 신호를 전송하고,
    상기 제2 크랙 센싱 라인의 다른 일단으로부터 제2 수신 신호를 수신하고,
    상기 제2 테스트 신호 및 상기 제2 수신 신호를 비교한 결과에 따라 상기 테스트 결과 신호를 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
  7. 제6 항에 있어서,
    상기 제1 크랙 감지기는,
    특정 주기로 하이 레벨 및 로우 레벨 사이에서 토글링하는 상기 제1 테스트 신호 및 상기 제2 테스트 신호를 생성하는 펄스 생성기; 및
    상기 제1 테스트 신호의 주기 및 상기 제1 수신 신호의 주기를 비교한 결과, 및 상기 제2 테스트 신호의 주기 및 상기 제2 수신 신호의 주기를 비교한 결과를 클랙 플래그로서 레지스터에 설정하는 펄스 감지기를 포함하고,
    상기 펄스 감지기는 상기 제1 수신 신호 및 상기 제2 수신 신호에 따라 크랙이 발생된 위치에 대한 위치 정보를 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  8. 제1 항에 있어서,
    상기 디스플레이 구동 회로는,
    상기 중심 영역에 배치되고, 상기 디스플레이 구동 회로에 생성된 크랙을 감지하여 테스트 결과 신호를 출력하는 제2 크랙 감지기; 및
    상기 바운더리 영역에 형성되고, 상기 제1 크랙 센싱 라인과 전기적으로 이격되는 제2 크랙 센싱 라인을 더 포함하고,
    상기 제2 크랙 감지기는
    상기 제2 크랙 센싱 라인의 일단으로 제2 테스트 신호를 전송하고,
    상기 제2 크랙 센싱 라인의 다른 일단으로부터 제2 수신 신호를 수신하고,
    상기 제2 테스트 신호 및 상기 제2 수신 신호를 비교한 결과에 따라 상기 테스트 결과 신호를 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
  9. 중심 영역 및 상기 중심 영역을 둘러싸도록 형성되는 바운더리 영역을 포함하는 디스플레이 구동 회로에 있어서,
    상기 디스플레이 구동 회로는,
    상기 중심 영역에 배치되는 제1 크랙 감지기; 및
    상기 바운더리 영역에 배치되는 제1 크랙 센싱 라인을 포함하고,
    상기 제1 크랙 감지기는 제1 테스트 커맨드에 응답하여 상기 제1 크랙 센싱 라인의 크랙을 감지하고, 상기 제1 크랙 센싱 라인의 크랙 유무에 대한 정보를 포함하는 테스트 결과 신호를 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
  10. 제9 항에 있어서,
    상기 디스플레이 구동 회로는,
    상기 제1 테스트 커맨드를 수신하는 입력 핀; 및
    상기 테스트 결과 신호를 상기 디스플레이 구동 회로의 외부로 출력하는 출력 핀을 더 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  11. 제9 항에 있어서,
    상기 디스플레이 구동 회로는,
    기판; 및
    상기 기판 상에 적층되고, 도전 패턴들이 각각 형성되는 복수의 층들을 포함하고,
    상기 제1 크랙 센싱 라인은, 상기 복수의 층들 각각에 형성되는 도전 패턴들 및 서로 다른 층에 형성되는 도전 패턴들을 연결하는 비아 패턴들을 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  12. 제9 항에 있어서,
    상기 제1 크랙 감지기는,
    특정 주기로 하이 레벨 및 로우 레벨 사이에서 토글링하는 제1 테스트 신호를 생성하고, 상기 제1 테스트 신호를 상기 제1 크랙 센싱 라인의 일단으로 출력하는 펄스 생성기; 및
    상기 제1 크랙 센싱 라인의 다른 일단으로부터 제1 수신 신호를 수신하고, 상기 제1 테스트 신호의 주기 및 상기 제1 수신 신호의 주기를 비교한 결과를 상기 테스트 결과 신호로서 출력하는 펄스 감지기를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  13. 제9 항에 있어서,
    상기 디스플레이 구동 회로는,
    상기 바운더리 영역에 형성되고, 상기 제1 크랙 센싱 라인과 전기적으로 이격되는 제2 크랙 센싱 라인을 더 포함하고,
    상기 제1 크랙 감지기는 상기 제1 테스트 커맨드에 응답하여 상기 제1 크랙 센싱 라인 및 상기 제2 크랙 센싱 라인의 크랙을 감지하고, 상기 제1 크랙 센싱 라인 및 상기 제2 크랙 센싱 라인의 크랙 유무에 대한 정보를 포함하는 테스트 결과 신호를 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
  14. 제13 항에 있어서,
    상기 제1 크랙 감지기는 제2 테스트 커맨드에 응답하여, 상기 제1 크랙 센싱 라인 및 상기 제2 크랙 센싱 라인 중 크랙이 발생된 크랙 센싱 라인의 위치에 대한 정보를 포함하는 위치 정보 신호를 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
  15. 제13 항에 있어서,
    상기 제1 크랙 감지기는,
    특정 주기로 하이 레벨 및 로우 레벨 사이에서 토글링하는 제1 테스트 신호 및 제2 테스트 신호를 생성하고, 상기 제1 테스트 신호를 상기 제1 크랙 센싱 라인의 일단으로 출력하고, 상기 제2 테스트 신호를 상기 제2 크랙 센싱 라인의 일단으로 출력하는 펄스 생성기; 및
    상기 제1 크랙 센싱 라인의 다른 일단으로부터 제1 수신 신호를 수신하고, 상기 제2 크랙 센싱 라인의 다른 일단으로부터 제2 수신 신호를 수신하고, 상기 제1 수신 신호 및 상기 제2 수신 신호에 기초하여 상기 제1 크랙 센싱 라인 및 상기 제2 크랙 센싱 라인 중 크랙이 발생된 크랙 센싱 라인의 위치에 대한 정보를 저장하는 펄스 감지기를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  16. 제9 항에 있어서,
    상기 디스플레이 구동 회로는,
    상기 중심 영역에 배치되는 제2 크랙 감지기; 및
    상기 바운더리 영역에 형성되고, 상기 제1 크랙 센싱 라인과 전기적으로 이격되는 제2 크랙 센싱 라인을 더 포함하고,
    상기 제2 크랙 감지기는
    상기 제2 크랙 센싱 라인의 일단으로 제2 테스트 신호를 전송하고,
    상기 제2 크랙 감지기는 상기 제1 테스트 커맨드에 응답하여 상기 제2 크랙 센싱 라인의 크랙을 감지하고, 상기 제2 크랙 센싱 라인의 크랙 유무에 대한 정보를 포함하는 테스트 결과 신호를 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
  17. 행열로 배열된 복수의 픽셀들을 포함하는 디스플레이 패널;
    상기 복수의 픽셀들에 연결되는 복수의 데이터 라인들로 구동 신호를 제공하고, 크랙 감지기를 포함하는 디스플레이 구동 회로를 포함하고,
    상기 크랙 감지기는 테스트 커맨드에 응답하여 상기 디스플레이 구동 회로의 크랙을 감지하고, 상기 디스플레이 구동 회로에 발생된 크랙 유무에 대한 정보를 포함하는 테스트 결과 신호를 상기 디스플레이 구동 회로의 외부로 출력하는 것을 특징으로 하는 디스플레이 장치.
  18. 제17 항에 있어서,
    상기 크랙 감지기에서 크랙이 감지되면, 상기 디스플레이 구동 회로는 지정된 크랙 패턴을 디스플레이하도록 상기 복수의 데이터 라인들로 구동 신호를 제공하는 것을 특징으로 하는 디스플레이 장치.
  19. 제17 항에 있어서,
    상기 디스플레이 구동 회로는 크랙 센싱 라인을 더 포함하고,
    상기 크랙 감지기는,
    상기 크랙 센싱 라인의 일단으로 테스트 신호를 전송하고,
    상기 센싱 라인의 다른 일단으로부터 수신 신호를 수신하고,
    상기 테스트 신호 및 상기 수신 신호를 비교한 결과에 따라 상기 테스트 결과 신호를 출력하는 것을 특징으로 하는 디스플레이 장치.
  20. 제19 항에 있어서,
    상기 디스플레이 구동 회로는 상기 복수의 픽셀들에 연결되는 복수의 데이터 라인들에 구동 신호를 생성하는 데이터 구동 회로, 및 상기 데이터 구동 회로를 제어하는 로직 회로를 더 포함하고,
    상기 크랙 감지기, 상기 데이터 구동 회로 및 상기 로직 회로는 상기 디스플레이 구동 회로의 중심 영역에 배치되고,
    상기 크랙 센싱 라인은 상기 중심 영역을 둘러싸도록 형성되는 바운더리 영역에 배치되는 것을 특징으로 하는 디스플레이 장치.
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