CN111146202B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN111146202B
CN111146202B CN201911075053.9A CN201911075053A CN111146202B CN 111146202 B CN111146202 B CN 111146202B CN 201911075053 A CN201911075053 A CN 201911075053A CN 111146202 B CN111146202 B CN 111146202B
Authority
CN
China
Prior art keywords
substrate
conductive layer
pad
disposed
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911075053.9A
Other languages
English (en)
Other versions
CN111146202A (zh
Inventor
朴玄睦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111146202A publication Critical patent/CN111146202A/zh
Application granted granted Critical
Publication of CN111146202B publication Critical patent/CN111146202B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件包括第一基板结构，其具有第一基板、设置在第一基板上的电路元件和设置在电路元件上的第一接合焊盘。第二基板结构连接到第一基板结构。第二基板结构包括：第二基板，具有第一表面和第二表面；彼此间隔开的第一导电层和第二导电层；焊盘绝缘层，具有暴露第二导电层的一部分的开口；以及栅电极，在第一方向上堆叠为彼此间隔开并且电连接到电路元件。第一接触插塞在第二表面上沿第一方向延伸并且连接到栅电极。第二接触插塞在第二表面上沿第一方向延伸并且电连接到第二导电层。第二接合焊盘电连接到第一接触插塞和第二接触插塞。

Description

半导体器件
技术领域
本发明构思涉及半导体器件。
背景技术
虽然半导体器件的尺寸已经减小，但仍需要半导体器件处理大量数据。因此，增大这种半导体器件的集成度是令人期望的。
发明内容
本发明构思的一方面是提供具有增大的集成密度和提高的可靠性的半导体器件。
根据本发明构思的一示例实施方式，一种半导体器件包括第一基板结构，其具有第一基板、设置在第一基板上的电路元件和设置在电路元件上的第一接合焊盘。第二基板结构连接到第一基板结构。第二基板结构包括第二基板，其具有设置为彼此相反的第一表面和第二表面。第一导电层和第二导电层设置在第二基板的第一表面上并且彼此间隔开。焊盘绝缘层设置在第一导电层和第二导电层上，并且包括暴露第二导电层的一部分的开口。栅电极在第二基板的第二表面上沿垂直于第二表面的第一方向堆叠为彼此间隔开。栅电极被配置为在平行于第二表面的第二方向上延伸不同的长度，并且被配置为电连接到电路元件。第一接触插塞在第二基板的第二表面上沿第一方向延伸并且连接到栅电极。第二接触插塞在第二基板的第二表面上沿第一方向延伸并且电连接到第二导电层。第二接合焊盘电连接到第一接触插塞和第二接触插塞，并且设置在第一接触插塞和第二接触插塞上以对应于第一接合焊盘。
根据本发明构思的一示例实施方式，一种半导体器件包括第一基板结构，其具有第一基板、设置在第一基板上的电路元件和设置在电路元件上的第一接合焊盘。第二基板结构连接到第一基板结构。第二基板结构包括第二基板。栅电极在第二基板的底表面上沿垂直于第二基板的底表面的第一方向堆叠为彼此间隔开。栅电极在平行于第二基板的底表面的第二方向上延伸不同的长度。栅电极电连接到电路元件。第一导电层在栅电极上方设置在第二基板上。第二导电层在与第一导电层相同的高度水平处与第一导电层水平地间隔开。焊盘绝缘层设置在第一导电层和第二导电层上，并且包括暴露第二导电层的部分的开口。第一接触插塞在第二基板的底表面上沿第一方向延伸，并且连接到栅电极和第二基板。第二接合焊盘电连接到第一接触插塞，并且设置在第一接触插塞上以对应于第一接合焊盘。电信号可以通过第一接触插塞和第二基板施加到第一导电层。
根据本发明构思的一示例实施方式，一种半导体器件包括具有第一基板的第一基板结构。半导体元件设置在第一基板上。第一接合焊盘设置在半导体元件上。第二基板结构连接到第一基板结构。第二基板结构包括第二基板。栅电极在第二基板的底表面上沿垂直于第二基板的底表面的方向堆叠为彼此间隔开。栅电极电连接到半导体元件。第一导电层在栅电极上方设置在第二基板上。第二导电层与第一导电层水平地间隔开并且电连接到外部器件。焊盘绝缘层设置在第一导电层和第二导电层上。第一接触插塞在第二基板的底表面上沿垂直于第二基板的底表面的所述方向延伸，并且连接到栅电极和第二基板。第二接触插塞在第二基板的底表面上沿垂直于第二基板的底表面的所述方向延伸，并且电连接到第二导电层。第二接合焊盘电连接到第一接触插塞和第二接触插塞，并且设置在第一接触插塞和第二接触插塞上以对应于第一接合焊盘。
根据本发明构思的一示例实施方式，一种制造半导体器件的方法包括形成第一基板结构。电路元件在第一基板上形成。第一接合焊盘被形成并且设置在电路元件上。第二基板结构被形成，其包括在基础基板上形成焊盘绝缘层、导电层和第二基板，第二基板具有设置为彼此相反的第一表面和第二表面。导电层被图案化以被单元区域绝缘层隔开，从而形成彼此间隔开的第一导电层和第二导电层。牺牲层和层间电介质在第二基板的第二表面上沿垂直于第二基板的第二表面的第一方向被堆叠。牺牲层和层间电介质的部分被去除，使得牺牲层在平行于第二表面的第二方向上延伸不同的长度。牺牲层被去除，并且栅电极在其中去除了牺牲层的区域中形成。栅电极被配置为在第二方向上延伸不同的长度。第一接触插塞被形成，以在第二基板的第二表面上沿第一方向延伸并连接到栅电极。第二接触插塞被形成，以在第二基板的第二表面上沿第一方向延伸并电连接到第二导电层。第二接合焊盘在第一接触插塞和第二接触插塞上形成。第一基板结构和第二基板结构通过将第一接合焊盘和第二接合焊盘彼此接合而被连接。基础基板被去除以形成暴露第二导电层的一部分的开口。
附图说明
本公开的以上及另外的方面、特征和优点将由以下结合附图对本发明构思的示例实施方式的详细描述被更清楚地理解，附图中：
图1是根据本发明构思的一示例实施方式的半导体器件的框图；
图2是根据本发明构思的一示例实施方式的半导体器件的单元阵列的等效电路图；
图3是示出根据本发明构思的一示例实施方式的半导体器件的布置的布局图；
图4是根据本发明构思的一示例实施方式的半导体器件的剖视图；
图5A和图5B是示出根据本发明构思的一示例实施方式的半导体器件的一些部件的布局图；
图6A和图6B是根据本发明构思的一示例实施方式的半导体器件的剖视图；
图7是根据本发明构思的一示例实施方式的半导体器件的剖视图；
图8A和图8B是根据本发明构思的一示例实施方式的半导体器件的剖视图；
图9是根据本发明构思的一示例实施方式的半导体器件的剖视图；
图10是根据本发明构思的一示例实施方式的半导体器件的剖视图；
图11是根据本发明构思的一示例实施方式的半导体器件的剖视图；
图12A至图12I是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的剖视图；以及
图13是根据本发明构思的一示例实施方式的半导体器件的剖视图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例实施方式。
参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和电压发生器37。
存储单元阵列20可以包括多个存储块。每个存储块可以包括多个存储单元。所述多个存储单元可以通过串选择线SSL、多个字线WL和地选择线GSL连接到行解码器32。所述多个存储单元可以通过位线BL连接到页缓冲器34。在示例实施方式中，布置在相同列中的多个存储单元可以连接到相同的字线WL。布置在相同行中的多个存储单元可以连接到相同的位线BL。
行解码器32可以被配置为对输入地址ADDR进行解码，以生成并发送字线WL的驱动信号。行解码器32可以响应于控制逻辑36的控制信号将电压发生器37生成的字线电压提供给所选择的字线WL和未选择的字线WL。
页缓冲器34可以通过位线BL连接到存储单元阵列20，并且可以被配置为读取存储在存储单元中的信息。页缓冲器34可以被配置为根据操作模式而临时存储将要存储于存储单元中的数据或者读出存储在存储单元中的数据。页缓冲器34可以包括列解码器和读出放大器。列解码器可以被配置为选择性地激活存储单元阵列20的位线BL。读出放大器可以被配置为在读取操作期间读出列解码器选择的位线BL的电压以读取存储在所选择的存储单元中的数据。
I/O缓冲器35可以被配置为在编程操作期间从页缓冲器34接收数据DATA以及将数据DATA发送到页缓冲器34。I/O缓冲器35可以被配置为在读取操作期间将发送自页缓冲器34的数据DATA输出到外部器件。I/O缓冲器35可以被配置为将输入地址或命令发送到控制逻辑36。
控制逻辑36可以被配置为控制行解码器32和页缓冲器34的操作。控制逻辑36可以被配置为接收从外部器件发送的控制信号和外部电压。控制逻辑36可以根据接收到的控制信号操作。控制逻辑36可以响应于控制信号控制读取、写入和/或擦除操作。
电压发生器37可以被配置为使用外部电压生成内部操作所需的电压，诸如编程电压、读取电压、擦除电压等。电压发生器37生成的电压可以通过行解码器32发送到存储单元阵列20。
参照图2所示的本发明构思的示例实施方式，存储单元阵列20可以包括多个存储单元串S，所述多个存储单元串S包括彼此串联连接的存储单元MC、以及串联连接到存储单元MC的彼此相反端的地选择晶体管GST与串选择晶体管SST1和SST2。所述多个存储单元串S可以分别并联连接到位线BL0至BL2。所述多个存储单元串S可以共同连接到公共源极线CSL。例如，多个存储单元串可以设置在多个位线BL0至BL2和单个公共源极线CSL之间。在示例实施方式中，多个公共源极线CSL可以被二维地布置。
彼此串联连接的存储单元MC可以由用于选择存储单元MC的字线WL0至WLn控制。每个存储单元MC可以包括数据存储部件。在示例实施方式中，存储单元MC的设置在距公共源极线CSL基本相同的距离处的栅电极可以共同连接到字线WL0至WLn之一，以处于等电位状态。在备选示例实施方式中，即使当存储单元MC的栅电极设置在距公共源极线CSL基本相同的距离处时，设置在不同的行或列处的栅电极也可以被独立地控制。
地选择晶体管GST可以被配置为由地选择线GSL控制并连接到公共源极线CSL。串选择晶体管SST1和SST2可以被配置为由串选择线SSL1和SSL2控制并连接到位线BL0至BL2。虽然图2示出了在单个存储单元串S中一个地选择晶体管GST和两个串选择晶体管SST1和SST2连接到存储单元MC的示例实施方式，但是一个串选择晶体管SST1或SST2或者多个地选择晶体管GST可以连接到存储单元MC。一个或更多个虚设线DWL或缓冲线可以进一步设置在字线WL0至WLn之中最上面的字线WLn与串选择线SSL1和SSL2之间。在示例实施方式中，一个或更多个虚设线DWL也可以设置在最下面的字线WL0与地选择线GSL之间。在本说明书中，术语“虚设”可以用于指示这样的部件，其具有与其它部件的结构和形状相同或相似的结构和形状，但是仅作为图案存在而不被配置为执行所述其它部件的一个或更多个功能。
当信号通过串选择线SSL1和SSL2施加到串选择晶体管SST1和SST2时，通过位线BL0至BL2施加的信号可以发送到彼此串联连接的存储单元MC，以执行数据读取和写入操作。此外，预定的擦除电压可以通过基板施加来执行擦除操作，以擦除写入存储单元MC的数据。在示例实施方式中，存储单元阵列20可以包括与位线BL0至BL2电分离的至少一个虚设存储单元串。
参照图3所示的本发明构思的示例实施方式，半导体器件10A可以包括在垂直方向上堆叠的第一基板结构S1和第二基板结构S2。第一基板结构S1可以构成图1中的外围电路30，第二基板结构S2可以构成图1中的存储单元阵列20。
第一基板结构S1可以包括行解码器DEC、页缓冲器PB和其它外围电路PERI。行解码器DEC可以对应于参照图1描述的行解码器32，页缓冲器PB可以是与页缓冲器34对应的区域。其它外围电路PERI可以是包括图1中的控制逻辑36和电压发生器37的区域，并且可以包括例如闩锁电路、高速缓存电路或读出放大器。其它外围电路PERI还可以包括图1中的I/O缓冲器35，并且可以包括静电放电(ESD)部件或数据输入/输出电路。在示例实施方式中，I/O缓冲器35可以被设置使得单独的区域形成在其它外围电路PERI周围。
在第一基板结构S1中，各种电路区域中的至少一些，诸如行解码器DEC、页缓冲器PB和其它外围电路PERI，可以设置在第二基板结构S2的存储单元阵列MCA下方。例如，页缓冲器PB和其它外围电路PERI可以设置在存储单元阵列MCA下方以重叠存储单元阵列MCA。然而，在示例实施方式中，第一基板结构S1中包括的电路和这些电路的布置可以被各种各样地改变。类似地，设置为重叠存储单元阵列MCA的电路及其布置也可以被各种各样地改变。另外，在示例实施方式中，取决于存储单元阵列MCA的数量和尺寸，电路区域DEC、PB和PERI可以具有图3所示的布置形式被连续重复的形状。
第二基板结构S2可以包括存储单元阵列MCA和焊盘区域PAD。存储单元阵列MCA可以并排设置并彼此间隔开。然而，在示例实施方式中，设置在第二基板结构S2上的存储单元阵列MCA的数量及其在第二基板结构S2上的布置可以被各种各样地改变。焊盘区域PAD可以设置在存储单元阵列MCA的至少一侧上。例如，在图3所示的示例实施方式中，焊盘区域PAD可以被设置使得沿着第二基板结构S2的至少一个边缘形成列。或者，在另外的示例实施方式中，焊盘区域PAD可以被设置使得在存储单元阵列MCA之间的区域中形成列。焊盘区域PAD可以被配置为从外部器件等接收电信号以及将电信号发送到这样的器件。在半导体器件10A中，焊盘区域PAD可以连接到第一基板结构S1的其它外围电路PERI中的电路，例如，与图1中的I/O缓冲器35对应的电路。
参照图4所示的本发明构思的示例实施方式，半导体器件100包括垂直堆叠的第一基板结构S1和第二基板结构S2。第一基板结构S1可以包括外围电路区域，类似于图3所示的示例实施方式的第一基板结构S1。第二基板结构S2可以包括存储单元区域，类似于图3所示的示例实施方式的第二基板结构S2。
第一基板结构S1可以包括第一基板101、设置在第一基板101上的电路元件120、电路接触插塞160、电路互连线170和第一接合焊盘180。
第一基板101可以具有在X方向和Y方向上延伸的顶表面。单独的器件隔离层可以形成在第一基板101上以限定有源区域。包括杂质的源极/漏极区域105可以形成在有源区域的一部分中。第一基板101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，第一基板101可以被提供为单晶的体晶片。
电路元件120可以包括水平晶体管。每个电路元件120可以包括电路栅极电介质层122、间隔物层124和电路栅电极125。源极/漏极区域105可以形成在电路栅电极125的彼此相反侧的第一基板101中。
第一外围区域绝缘层190可以设置在第一基板101上的电路元件120上。电路接触插塞160可以穿过第一外围区域绝缘层190连接到源极/漏极区域105，并且可以包括从第一基板101顺序设置的第一至第三电路接触插塞162、164和166。电信号可以通过电路接触插塞160施加到电路元件120。在一区域中，电路接触插塞160也可以连接到电路栅电极125。电路互连线170可以连接到电路接触插塞160，并且可以包括构成多个层的第一至第三电路互连线172、174和176。
第一接合焊盘180可以被配置为连接到第三电路接触插塞166。因此，第一接合焊盘180的顶表面可以通过第一外围区域绝缘层190暴露于第一基板结构S1的顶表面。第一接合焊盘180可以用作接合层，用于与第二接合焊盘280一起接合第一基板结构S1和第二基板结构S2。第一接合焊盘180可以具有比其它互连结构更大的平面面积以接合到第二基板结构S2，并且提供电连接路径。第一接合焊盘180可以分别设置在与第二接合焊盘280对应的位置中，并且可以具有与第二接合焊盘280相同或相似的尺寸。第一接合焊盘180可以包括导电材料，例如铜(Cu)。
第二基板结构S2可以包括第二基板201、被示例性地示出为栅电极231至238的栅电极230、与栅电极230交替堆叠的层间电介质220、设置为穿透栅电极的沟道CH、设置为覆盖栅电极的单元区域绝缘层285、导电层205、以及在第二基板201的顶表面上顺序堆叠的第一焊盘绝缘层292和第二焊盘绝缘层294。第二基板结构S2还可以包括第一单元接触插塞260a，其被配置为向栅电极230和第二基板201施加信号。第二基板结构S2还可以包括以下作为互连结构：电连接到第二导电层205b的第二单元接触插塞260b、第一导电插塞262、位线270和270a、第二导电插塞264、以及第二接合焊盘280。
第二基板201可以具有第一区域I和第二区域II，在第一区域I中栅电极230被垂直地堆叠，第二区域II在水平方向例如X方向上与栅电极230间隔开。第一区域I可以包括其中垂直地堆叠与图1中的存储单元阵列20对应的栅电极230并且设置沟道CH的区域。用于将图1中的存储单元阵列20电连接到外围电路30的区域可以是在其中栅电极230延伸不同长度的区域。第二区域II可以包括其中设置与图3中的焊盘区域PAD对应的焊盘区域PAD的区域。当从上方看时，第二区域II在平面上可以设置在第一区域I的外侧。第二基板201可以连接到至少一个第一单元接触插塞260a。第一单元接触插塞可以与沟道CH的沟道区域240间隔开。
第二基板201可以具有在X方向和Y方向上延伸的底表面。第二基板201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。例如，第二基板201可以被提供为多晶层或外延层。第二基板201可以包括含杂质的掺杂区域。
栅电极230可以在第二基板201的底表面上垂直地堆叠，以与层间电介质220一起形成堆叠结构。栅电极230可以包括构成图2中的地选择晶体管GST的栅极的顶部栅电极231、构成多个存储单元MC的存储栅电极232至236、以及构成第一串选择晶体管SST1和第二串选择晶体管SST2的栅极的底部栅电极237和238。构成存储单元MC的存储栅电极232至236的数量可以取决于半导体器件100的电容来确定。根据一示例实施方式，地选择晶体管GST及串选择晶体管SST1和SST2的顶部栅电极231及底部栅电极237和238在数量上可以分别为一个或两个或更多个，并且与存储单元MC的存储栅电极232至236相比可以具有相同的结构或不同的结构。一些栅电极230，例如，与顶部栅电极231及底部栅电极237和238相邻的存储栅电极232至236可以包括虚设栅电极。
栅电极230可以在第二基板201的底表面上垂直地堆叠以彼此间隔开，并且在至少一个方向上延伸至不同的长度以形成阶梯状台阶。栅电极230可以设置为在X方向上形成图4所示的台阶并在Y方向上形成台阶。包括栅电极230的端部的预定区域可以通过这些台阶暴露。在该区域中，栅电极230可以连接到第一单元接触插塞260a。
栅电极230可以设置为在Y方向上被分隔区域分成预定单元。栅电极230可以构成一对分隔区域之间的单个存储块，但是存储块的范围不限于此。一些栅电极230，例如，存储栅电极232至236可以构成单个存储块中的单层。
层间电介质220可以设置在栅电极230之间。与栅电极230类似，层间电介质220可以在垂直于第二基板201的底表面的方向上彼此间隔开，并且可以在X方向上延伸。层间电介质220可以包括绝缘材料，诸如硅氧化物或硅氮化物。
在第二基板201的第一区域I中，沟道CH可以在第二基板201的底表面上彼此间隔开同时形成行和列。在示例实施方式中，沟道CH可以设置为形成格子图案，或者可以在一个方向上以Z字形方式设置。每个沟道CH可以具有柱形状，并且可以取决于高宽比具有倾斜侧表面，使得其沿Z方向的剖面随着距第二基板201的距离减小而变窄。在示例实施方式中，一些沟道CH可以是虚设沟道。虚设沟道还可以设置在沟道CH的外侧。
沟道区域240可以设置在每个沟道CH中。在每个沟道CH中，沟道区域240可以形成为具有围绕其中的沟道绝缘层250的环形形状。然而，在另外的示例实施方式中，沟道区域240可以形成为具有圆形柱形状或棱柱形状而没有沟道绝缘层250。沟道区域240可以在沟道区域240的上部处连接到外延层207。沟道区域240可以包括半导体材料，诸如多晶硅或单晶硅。半导体材料可以是无掺杂的材料、或者含有p型或n型杂质的材料。
在沟道CH中，沟道垫255可以设置在沟道区域240的下部。沟道垫255可以设置为覆盖沟道绝缘层250的下表面并电连接到沟道区域240。沟道垫255可以包括例如掺杂的多晶硅。
栅极电介质层245可以设置在栅电极230和沟道区域240之间。虽然未详细示出，但是栅极电介质层245可以包括从沟道区域240顺序堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以被配置为使电荷隧穿到电荷存储层，并且可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。在示例实施方式中，栅极电介质层245的至少一部分可以沿着栅电极230水平地延伸。
外延层207可以在沟道CH的顶端处设置在第二基板201的底表面上，并且可以设置在至少一个栅电极230的侧表面上。外延层207可以设置在第二基板201的凹陷区域中。外延层207的底表面可以具有比最上面的栅电极231的底表面的高度水平低并且比下面的栅电极232的顶表面的高度水平高的高度水平。然而，外延层相对于电极的高度水平不限于图中所示的高度水平。在示例实施方式中，外延层207可以被省略。在该实施方式中，沟道区域240可以直接连接到第二基板201，或者可以连接到第二基板201上的单独的导电层。
导电层205可以包括彼此间隔开的第一导电层205a和第二导电层205b。因为第一导电层205a和第二导电层205b在相同的工艺期间形成，所以它们可以包括相同的材料并且可以位于相同的高度水平处以具有相同的厚度。例如，第一导电层205a和第二导电层205b的顶表面和底表面可以彼此共面。导电层205可以包括导电材料，诸如钨(W)、铝(Al)、铜(Cu)、钨氮化物(WN)、钽氮化物(TaN)或其组合。
第一导电层205a设置在第二基板201的第一区域I的上部上，并且可以设置为当从上方看时在平面上重叠栅电极230和沟道CH。第一导电层205a在半导体器件100中可以用作图2中的公共源极线CSL。第一导电层205a可以通过第一单元接触插塞260a和第二基板201接收电信号。因此，第二基板201可以具有包括掺杂元素的至少一些区域。或者，第一导电层205a可以直接连接到第一单元接触插塞260a。
第二导电层205b可以与第一导电层205a物理分离且电分离，并且可以在X方向上并排设置。第二基板201的第一区域I和第二区域II可以与第一导电层205a和第二导电层205b一起彼此分离地设置。第二导电层205b可以设置在第二基板201的第二区域II上，并且可以设置为当从上方看时在平面上重叠第二单元接触插塞260b。第二导电层205b可以通过顶表面连接到电连接结构，诸如器件(如，其上安装半导体器件100的封装)的信号传输介质。例如，向上暴露的第二导电层205b可以用作焊盘区域PAD。第二导电层205b可以在一个方向上具有例如范围从50微米(μm)至200μm的宽度W1。
在半导体器件100中，第二导电层205b可以连接到下面的第二单元接触插塞260b，并且可以通过第二单元接触塞260b下方的互连结构电连接到第一基板结构S1的在一区域中的电路元件120。第二单元接触插塞260b可以穿过第二基板201直接连接到第二导电层205b，但是其连接不限于此。在示例实施方式中，第二单元接触插塞260b可以连接到第二基板201的第二区域II，并且可以通过第二基板201电连接到第二导电层205b。
如上所述，在半导体器件100中，第二导电层205b使用形成用作公共源极线CSL(参见图2)的第一导电层205a的工艺形成。第二导电层205b可以用作用于对于外部器件的输入/输出的焊盘区域PAD，以简化整个工艺同时显著地减小总厚度。
第一焊盘绝缘层292和第二焊盘绝缘层294可以在导电层205上顺序地堆叠。第一焊盘绝缘层292和第二焊盘绝缘层294具有形成为暴露第二导电层205b的一部分的开口OR。第二导电层205b可以通过开口OR向上暴露。例如，第一焊盘绝缘层292和第二焊盘绝缘层294可以限定焊盘区域PAD。例如，多个开口OR可以设置为与第二导电层205b一起形成列，如图3所示。半导体器件100的顶表面可以由于开口OR而具有凹陷区域。第一焊盘绝缘层292和第二焊盘绝缘层294可以用作钝化层以保护半导体器件100，并且可以在工艺期间用作蚀刻停止层，这将在下面参照图12H进一步详细描述。
在示例实施方式中，第一焊盘绝缘层292和第二焊盘绝缘层294可以包括硅氧化物、硅氮化物和硅碳化物中的至少一种。在一示例实施方式中，第一焊盘绝缘层292和第二焊盘绝缘层294可以包括不同的材料。第一焊盘绝缘层292可以由对导电层205具有相对改善的接合特性的材料形成，第二焊盘绝缘层294可以由对硅(Si)具有相对改善的接合特性的材料形成。例如，第一焊盘绝缘层292可以包括硅氧化物，第二焊盘绝缘层294可以包括硅氮化物。在示例实施方式中，第一焊盘绝缘层292和第二焊盘绝缘层294的数量可以被各种各样地改变，并且第一焊盘绝缘层292和第二焊盘绝缘层294可以是单层。
第二基板结构S2还可以包括以下用于形成与第一基板结构S1的电连接的互连结构：第一单元接触插塞260a和第二单元接触插塞260b、第一导电插塞262、位线270和270a、第二导电插塞264以及第二接合焊盘280。如上所述，互连结构可以包括导电材料。互连结构可以包括例如钨(W)、铝(Al)、铜(Cu)、钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。
第一单元接触插塞260a设置在第二基板201的第一区域I中，并且可以穿过单元区域绝缘层285连接到栅电极230和第二基板201或第一导电层205a。第二单元接触插塞260b设置在第二基板201的第二区域II中，并且可以穿过单元区域绝缘层285连接到第二导电层205b。第一单元接触插塞260a和第二单元接触插塞260b可以在第一单元接触插塞和第二单元接触插塞的下端处连接到第一导电插塞262，并且可以在第一单元接触插塞和第二单元接触插塞中的每个连接到第一导电插塞262的高度水平处具有基本相同的宽度。第一单元接触插塞260a和第二单元接触插塞260b中的每个可以具有圆柱形状。在示例实施方式中，第一单元接触插塞260a和第二单元接触插塞260b中的每个可以取决于高宽比具有倾斜侧表面，使得其沿Z方向的剖面随着距第二基板201的距离减小而变窄。根据示例实施方式，第一单元接触插塞260a和第二单元接触插塞260b中的一些可以是未施加电信号的虚设接触插塞。
第一导电插塞262可以设置在沟道CH以及第一单元接触插塞260a和第二单元接触插塞260b的下端上。位线270和270a可以设置在第一导电插塞262的下端处在第一导电插塞262和第二导电插塞264之间。位线可以包括连接到沟道CH的位线270和连接到第一单元接触插塞260a的位线270a。例如，连接到沟道CH的位线270可以对应于图2中的位线BL0至BL2。连接到第一单元接触插塞260a的位线270a可以不对应于图2中的位线BL0至BL2，并且可以是在与连接到沟道CH的位线270相同的工艺期间形成在与连接到沟道CH的位线270相同的水平处的互连线。连接到第一单元接触插塞260a的位线270a被示出为设置在所有第一导电插塞262下方。然而，连接到第一单元接触插塞260a的位线的设置不限于此。第二导电插塞264可以设置在位线270和270a下方，并且可以连接到下面的第二接合焊盘280。
第二接合焊盘280设置在第二导电插塞264下方，使得第二接合焊盘280的底表面可以通过单元区域绝缘层285暴露于第二基板结构S2的底表面。第二接合焊盘280可以用作接合层以与第一接合焊盘180一起接合第一基板结构S1和第二基板结构S2。第二接合焊盘280可以具有比其它互连结构更大的平面面积，以提供与第一基板结构S1的接合并因此提供电连接路径。在示例实施方式中，第二接合焊盘280可以设置在位线270和270a上，位线270和270a电连接到第二接合焊盘280，第二接合焊盘280在Z方向上与位线270和270a并排，等。
第二接合焊盘280可以设置为在相应的第一区域I和第二区域II中形成预定图案。第二接合焊盘280可以在第一区域I和第二区域II中设置在相同的高度水平处，并且可以具有相同的尺寸或不同的尺寸。当从上方看时，第二接合焊盘280在平面上可以具有例如矩形、圆形或椭圆形形状，但是其形状不限于此。第二接合焊盘280可以包括导电材料，例如铜(Cu)。
单元区域绝缘层285可以由绝缘材料形成。在示例实施方式中，单元区域绝缘层285可以在其上设置第二接合焊盘280的下端处包括具有预定厚度的接合电介质层。接合电介质层也可以设置在第一基板结构S1的顶表面上，以实现电介质到电介质接合。接合电介质层可以用作第二接合焊盘280的扩散阻障层，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
第一基板结构S1和第二基板结构S2可以通过第一接合焊盘180和第二接合焊盘280的接合，例如铜到铜(Cu-Cu)接合，而彼此接合。因为第一接合焊盘180和第二接合焊盘280中的每个具有比互连结构的其它部件相对更大的面积，所以可以提高第一基板结构S1和第二基板结构S2之间的电连接的可靠性。在示例实施方式中，第一基板结构S1和第二基板结构S2可以通过由第一接合焊盘180和第二接合焊盘280的接合、以及设置在接合焊盘180和280周围的第一外围区域绝缘层190和单元区域绝缘层285的电介质-电介质接合实现的混合接合而彼此接合。
图5A和图5B示出了图4中的焊盘区域PAD中的第二导电层205b和第二单元接触插塞260b当从上方看时在平面上的布置。图5A和图5B示出了这样的区域，其中第二导电层205b通过图4中的第一焊盘绝缘层292和第二焊盘绝缘层294的开口OR暴露并且构成单个焊盘区域PAD。
在焊盘区域PAD中，第二导电层205b可以具有矩形形状，并且可以具有X方向上的第一长度L1和Y方向上的第二长度L2。第一长度L1和第二长度L2可以彼此相等或彼此不同。在示例实施方式中，第一长度L1和第二长度L2可以范围从20μm至100μm。在示例实施方式中，通过开口OR暴露的第二导电层205b的形状不限于矩形形状，第二导电层205b可以具有诸如圆形、椭圆形、多边形等的各种形状。
如图5A中示出的示例实施方式所示，单个第二单元接触插塞260b可以连接到构成单个焊盘区域PAD的第二导电层205b。在示例实施方式中，第二单元接触插塞260b的第一直径D1或最大宽度可以具有从100纳米(nm)至10μm的范围。在图5A-5B所示的示例实施方式中，第二单元接触插塞260b可以设置在开口OR的中心。然而，其设置不限于此。
如图5B中示出的示例实施方式所示，多个第二单元接触插塞260b可以连接到构成单个焊盘区域PAD的第二导电层205b。因为当布线等接合到焊盘区域PAD时支撑力增大，所以可以减轻施加到半导体器件的应力。第二单元接触插塞260b可以设置为形成行和列。在一示例实施方式中，第二单元接触插塞260b中的每个的第二直径D2或最大宽度可以具有100nm至500nm的范围，并且可以等于或小于图5A中的第一直径D1。第二直径D2可以与第一单元接触插塞260a的直径相等或相似。在该实施方式中，填充用于形成第一单元接触插塞260a和第二单元接触插塞260b的导电材料的工艺可以同时执行。因此，第一单元接触插塞260a和第二单元接触插塞260b可以被容易地形成。
图6A至图11是根据本发明构思的示例实施方式的半导体器件的剖视图。
参照图6A，半导体器件100a的第二基板结构S2还包括设置在焊盘区域PAD中的第二导电层205b上的连接层295。
连接层295设置在通过第一焊盘绝缘层292和第二焊盘绝缘层294的开口OR暴露的第二导电层205b的顶表面上。连接层295可以沿着第一焊盘绝缘层292和第二焊盘绝缘层294的侧表面从第二导电层205b的顶表面延伸到第二焊盘绝缘层294的顶表面。在示例实施方式中，连接层295可以仅设置在第二导电层205b的暴露的顶表面上。在该实施方式中，连接层295可以对应于表面处理层。连接层295可以包括与第二导电层205b的材料不同的材料。例如，连接层295可以包括诸如铝(Al)的金属的层。连接层295可以由这样的金属材料组成，其由于与连接到暴露的第二导电层205b的外部电连接结构例如布线的顺畅互扩散(即，与所述外部电连接结构的材料的顺畅互扩散)而具有改善的接合强度。
参照图6B所示的半导体器件的示例实施方式，半导体器件100b的连接层295a可以设置在第二焊盘绝缘层294的顶表面上以填充开口OR。连接层295a可以具有从半导体器件100b的顶表面突出的形状。连接层295a可以包括单层或多层。
参照图7所示的半导体器件的示例实施方式，半导体器件100c的第二基板结构S2还包括设置在第二焊盘绝缘层294上的钝化层298。钝化层298可以具有与第一焊盘绝缘层292和第二焊盘绝缘层294的开口OR连接的开口。因此，焊盘区域PAD的第二导电层205b可以通过开口OR向上暴露。钝化层298可以被配置为保护半导体器件100c。
在一示例实施方式中，钝化层298可以具有比第一焊盘绝缘层292和第二焊盘绝缘层294中的每个的厚度大的厚度。钝化层298可以由诸如光敏聚酰亚胺(PSPI)的光敏树脂材料形成，但其材料不限于此。钝化层298可以包括诸如硅氮化物、硅氧化物等的绝缘材料。
在图8A所示的示例实施方式中，在半导体器件100d的第二基板结构S2中，焊盘区域PAD中的第二导电层205b还可以包括延伸部205E，其被配置为延伸以穿透第一焊盘绝缘层292和第二焊盘绝缘层294。与图4所示的示例实施方式不同，半导体器件100d可以具有这样的形状，其中第二导电层205b的一部分不被第一焊盘绝缘层292和第二焊盘绝缘层294的开口OR暴露。第二导电层205b的延伸部205E穿过第一焊盘绝缘层292和第二焊盘绝缘层294向上暴露。第二导电层205b的底表面可以包括在与延伸部205E对应的区域中的凹入部。当形成第二导电层205b时，该凹入部可以取决于用于形成延伸部205E的导电材料的填充而形成。在示例实施方式中，第二导电层205b的延伸部205E可以以预定高度从第二焊盘绝缘层294的顶表面突出。在示例实施方式中，第二导电层205b的延伸部205E可以具有倾斜侧壁，例如，顶表面拥有比底表面的宽度窄的宽度的锥形形状。延伸部205E可以具有圆柱形状、锥形圆柱形状、沟槽形状等，但是其形状不限于此。
在焊盘区域PAD中，第二导电层205b可以具有比图4中的实施方式中的宽度W1小的宽度W2。因为延伸部205E预先被形成而不在后续工艺中形成开口OR，所以宽度W2可以小于宽度W1。因此，工艺余量在图8A所示的示例实施方式中可以不同，使得第二导电层205b可以形成为相对更小。
参照图8B，半导体器件100e的第二基板结构S2还可以包括设置在焊盘区域PAD中的第二导电层205b的延伸部205E上的连接层295b。
连接层295b可以被配置为覆盖第二导电层205b的延伸部205E的顶表面，并且可以设置为占据比延伸部205E的顶表面的面积宽的面积。连接层295b可以包括与第二导电层205b的材料不同的材料。连接层295b可以是诸如铝(Al)的金属的层。在图8B所示的示例实施方式中，第二导电层205b的底表面被示出为不包括如图8A中的示例实施方式所示的凹入部。然而，其形状不限于此。
参照图9所示的半导体器件的示例实施方式，半导体器件100f的第二基板结构S2还可以包括设置在第二基板201上的顶部绝缘层287、设置在顶部绝缘层287中的第一顶部互连线272和第二顶部互连线276及顶部通路274。
顶部绝缘层287可以设置为覆盖导电层205和单元区域绝缘层285的上部。在示例实施方式中，顶部绝缘层287可以包括诸如硅氮化物、硅氧化物等的绝缘材料。
第一顶部互连线272和第二顶部互连线276以及顶部通路274可以构成电连接到第二导电层205b的顶部互连结构。顶部通路274可以设置在第二导电层205b和第一顶部互连线272之间以及第一顶部互连线272和第二顶部互连线276之间。第一顶部互连线272和第二顶部互连线276以及顶部通路274的数量和布置可以取决于示例实施方式而变化。在一示例实施方式中，每个顶部通路274可以具有顶表面比底表面窄的锥形形状。第一焊盘绝缘层292和第二焊盘绝缘层294可以设置在第二顶部互连线276上，并且第二顶部互连线276的至少一部分通过开口OR向上暴露以构成焊盘区域PAD。
第二导电层205b可以通过下面的第二单元接触插塞260b电连接到第一基板结构S1的电路元件120，并且可以电连接到顶部互连结构而不直接连接到外部器件。因此，第二顶部互连线276的暴露区域可以用作连接到外部电结构的焊盘区域PAD。结果，焊盘区域PAD的位置可以通过顶部互连结构的布置而各种各样地改变。焊盘区域PAD的位置可以是第二基板201的第一区域I的上部，如图9中示出的示例实施方式所示。焊盘区域PAD可以设置为重叠栅电极230或沟道CH。在本实施方式中，因为具有相对大的尺寸的焊盘区域PAD可以设置在第一区域I的存储单元区域上以重叠栅电极230，所以第二基板201的第二区域II可以形成为具有相对窄的宽度和相对小的面积。这可以导致半导体器件100f的尺寸的进一步减小。
参照图10所示的示例实施方式，半导体器件200包括垂直堆叠的第一基板结构S1和第二基板结构S2。与图4所示的示例实施方式不同，第一基板结构S1可以包括第一存储单元区域CELL1和外围电路区域PERI两者。第二基板结构S2可以如图4所示包括第二存储单元区域CELL2。在下文中，与图4中的附图标记相同的附图标记表示相同的部件，因而将省略重复的说明。
第一基板结构S1可以具有这样的结构，其中第一存储单元区域CELL1设置在外围电路区域PERI上以电连接到外围电路区域PERI。为了实现电连接，第一基板结构S1还可以包括贯通互连绝缘层282。贯通互连绝缘层282可以设置为穿透栅电极230和层间电介质220。贯通接触插塞261可以设置在贯通互连绝缘层282中。贯通接触插塞261可以穿透贯通互连绝缘层282，并且可以穿过基板201直接连接到外围电路区域PERI的电路互连线170。贯通接触插塞261的穿透基板201的部分可以通过侧绝缘层283与基板201绝缘。
第一存储单元区域CELL1可以具有与第二存储单元区域CELL2的结构相同或相似的结构。在示例实施方式中，包括第一单元接触插塞260a的互连结构在第一存储单元区域CELL1中的布置可以不同于其在第二存储单元区域CELL2中的布置。第一存储单元区域CELL1可以包括第一接合焊盘180。
半导体器件200可以具有这样的结构，其中第一存储单元区域CELL1和第二存储单元区域CELL2的位线270通过包括第一接合焊盘180和第二接合焊盘280的互连结构彼此电连接。因此，垂直设置的沟道CH具有共用位线270的结构。第一存储单元区域CELL1和第二存储单元区域CELL2中的至少一些栅电极230也可以通过包括第一接合焊盘180和第二接合焊盘280的互连结构彼此电连接。如上所述，半导体器件200可以具有位线共用结构和栅电极连接结构，允许集成密度更高。
参照图11所示的示例实施方式，半导体器件300可以包括顺序且垂直堆叠的第一基板结构S1、第三基板结构S3和第二基板结构S2。第一基板结构S1可以包括第一存储单元区域CELL1。第三基板结构S3可以包括外围电路区域PERI。第二基板结构S2可以包括第二存储单元区域CELL2。在下文中，将省略与图4和图10中的说明重复的说明。
外围电路区域PERI包括穿透第一基板101的电路贯通接触插塞161、第一外围区域绝缘层190和第二外围区域绝缘层195、以及通过外围区域绝缘层190和195暴露于第三基板结构S3的顶表面和底表面的第三接合焊盘180A和第四接合焊盘180B。
电路贯通接触插塞161可以被配置为将第三接合焊盘180A和第四接合焊盘180B彼此连接。电路贯通接触插塞161可以穿透第一外围区域绝缘层190的一部分和第一基板101。电路贯通接触插塞161可以通过设置在侧表面的一部分上的基板绝缘层140与第一基板101绝缘。
第三接合焊盘180A和第四接合焊盘180B可以分别设置在第三基板结构S3的两个表面上，以通过电路贯通接触插塞161和第二电路互连线174以及第三电路接触插塞166彼此连接。第四接合焊盘180B可以设置为与第一基板101的顶表面接触。第三接合焊盘180A可以接合到第一基板结构S1的第一接合焊盘280A，并且第四接合焊盘180B可以接合到第二基板结构S2的第二接合焊盘280B。因此，第三接合焊盘180A可以电连接到第一基板结构S1的位线270，并且第四接合焊盘180B可以电连接到第二基板结构S2的位线、以及第一单元接触插塞260a和第二单元接触插塞260b。结果，第一至第三基板结构S1、S2和S3可以通过第三接合焊盘180A和第四接合焊盘180B彼此电连接。
图12A至图12I是示出根据本发明构思的示例实施方式的制造半导体器件的方法的剖视图。图12A至图12I示出了与图4对应的区域。
参照图12A，图4中的第二基板结构S2可以被形成。为此，第二焊盘绝缘层294、第一焊盘绝缘层292、导电层205和第二基板201可以在基础基板SUB上顺序地形成，以形成第二基板结构S2。
基础基板SUB是将要通过后续工艺去除的层，并且可以是诸如硅(Si)基板的半导体基板。在图4中设置在第二基板201上的层可以按相反的次序在基础基板SUB上形成。如果半导体器件包括图9所示的示例实施方式的特征，则顶部绝缘层287、设置在顶部绝缘层287中的第一顶部互连线272和第二顶部互连线276及顶部通路274可以在导电层205和第一焊盘绝缘层292之间形成。
在导电层205和第二基板201形成在整个表面上之后，它们可以被图案化以在第一区域I和第二区域II中被单元区域绝缘层285P隔开。因此，导电层205可以包括彼此间隔开的第一导电层205a和第二导电层205b。单元区域绝缘层285P可以与后续工艺中形成的绝缘层一起构成图4中的单元区域绝缘层285。在图12A中，单元区域绝缘层285P由与图4中的附图标记不同的附图标记表示。如果半导体器件包括图8A和图8B所示的示例实施方式的特征，则在该阶段中，第一焊盘绝缘层292和第二焊盘绝缘层294可以被图案化以形成开口，并且该开口可以在导电层205的形成期间被填充以形成延伸部205E。
参照图12B，牺牲层225和层间电介质220在第二基板201上被交替地堆叠。牺牲层225和层间电介质220的部分可以被去除，使得牺牲层225延伸彼此不同的长度。
牺牲层225可以是通过后续工艺用栅电极230替换的层。牺牲层225可以由可利用对层间电介质220的蚀刻选择性被蚀刻的材料形成。例如，在一示例实施方式中，层间电介质220可以由硅氧化物和硅氮化物中的至少一种形成，并且牺牲层225可以由与层间电介质220的材料不同的从硅、硅氧化物、硅碳化物和硅氮化物中选择的一种形成。在示例实施方式中，一些或所有层间电介质220可以具有彼此不同的厚度。
可以对牺牲层225和层间电介质220重复执行光刻工艺和蚀刻工艺，使得上面的牺牲层225延伸得短于下面的牺牲层225。因此，牺牲层225可以具有阶梯形状。在示例实施方式中，每个牺牲层225可以形成为在其端部处具有相对小的厚度。覆盖牺牲层225和层间电介质220的堆叠结构的上部的绝缘材料可以被沉积以形成单元区域绝缘层285。
参照图12C，沟道CH可以被形成，以穿透牺牲层225和层间电介质220的堆叠结构。
为了形成沟道CH，堆叠结构可以被各向异性地蚀刻以形成沟道孔。归因于堆叠结构的高度，沟道孔的侧壁可以不垂直于第二基板201的顶表面。在示例实施方式中，沟道孔可以形成为使第二基板201的一部分凹入。然而，沟道孔可以不形成为延伸到导电层205。
外延层207、沟道区域240、栅极电介质层245、沟道绝缘层250和沟道垫255可以在沟道孔中形成以形成沟道CH。外延层207可以使用选择性外延生长(SEG)形成。外延层207可以包括单层或多层。在示例实施方式中，外延层207可以包括掺杂或无掺杂的多晶硅、单晶硅、多晶锗或单晶锗。栅极电介质层245可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成为具有均匀的厚度。在该阶段中，沿着沟道区域240垂直延伸的至少一部分栅极电介质层245可以被形成。沟道区域240在沟道CH中可以形成在栅极电介质层245上。沟道绝缘层250形成为填充沟道CH，并且可以包括绝缘材料。在示例实施方式中，沟道区域240之间的空间可以用导电材料而非沟道绝缘层250填充。沟道垫255可以由例如多晶硅的导电材料形成。
参照图12D，开口可以被形成，以穿透牺牲层225和层间电介质220的堆叠结构，并且牺牲层225可以通过开口被去除。
每个开口可以以在一区域中沿X方向延伸的沟槽的形式形成。牺牲层225可以使用例如湿蚀刻相对于层间电介质220被选择性地去除。因此，沟道CH的部分侧壁可以在层间电介质220之间暴露。
参照图12E，栅电极230可以在其中去除了牺牲层225的区域中形成。
栅电极230可以通过用导电材料填充其中去除了牺牲层225的区域而形成。栅电极230可以包括金属、多晶硅或金属硅化物材料。在示例实施方式中，在存在一部分栅极电介质层245，其沿着栅电极230水平地延伸到第二基板201上的情况下，该部分可以在栅电极230的形成之前形成。绝缘材料可以填充参照图12D描述的阶段中形成在一区域中的所述开口(未示出)。
参照图12F，第一单元接触插塞260a和第二单元接触插塞260b、第一导电插塞262、位线270和270a、第二导电插塞264以及第二接合焊盘280可以在栅电极230和第二基板201上形成作为互连结构。
第一单元接触插塞260a和第二单元接触插塞260b通过蚀刻栅电极230和第二基板201上的单元区域绝缘层285以形成接触孔并用导电材料填充接触孔而形成。第一导电插塞262可以通过蚀刻沟道垫255以及第一单元接触插塞260a和第二单元接触插塞260b上的单元区域绝缘层285并沉积导电材料而形成。
位线270和270a可以通过导电材料的沉积和图案化工艺而形成。或者，位线270和270a可以通过形成构成单元区域绝缘层285的单个绝缘层、图案化该单个绝缘层、并沉积导电材料而形成。第二导电插塞264可以通过蚀刻位线270和270a上的单元区域绝缘层285并沉积导电材料而形成。
第二接合焊盘280可以通过例如导电材料的沉积和图案化工艺在第二导电插塞264上形成。第二接合焊盘280可以具有穿过单元区域绝缘层285暴露的顶表面，并且可以构成第二基板结构S2的顶表面的一部分。第二接合焊盘280的顶表面可以形成为比单元区域绝缘层285的顶表面向上突出更多。最后，第二基板结构S2可以通过该阶段被准备好。
参照图12G，第二基板结构S2可以接合到第一基板结构S1上。
第一基板结构S1可以通过在第一基板101上形成电路元件120和电路互连结构被准备好。
电路栅极电介质层122和电路栅电极125可以在第一基板101上顺序地形成。电路栅极电介质层122和电路栅电极125可以使用ALD或CVD形成。电路栅极电介质层122由硅氧化物形成，电路栅电极125可以由多晶硅和金属硅化物中的至少一种形成，但是其材料不限于此。间隔物层124可以在电路栅极电介质层122和电路栅电极125的两个侧壁上形成，源极/漏极区域105可以在电路栅电极125的彼此相反侧的第一基板101中形成。在示例实施方式中，间隔物层124可以包括多个层。可以执行离子注入工艺来形成源极/漏极区域105。
电路互连结构的电路接触插塞160可以通过形成一部分第一外围区域绝缘层190、蚀刻并去除该部分第一外围区域绝缘层190的一部分、并且用导电材料填充而形成。在一个示例实施方式中，电路互连线170可以通过沉积导电材料并图案化沉积的导电材料而形成。
第一外围区域绝缘层190可以包括多个绝缘层。第一外围区域绝缘层190的一部分可以在形成电路互连结构的各步骤中形成，其另一部分可以在第三电路互连线176上形成。最后，第一外围电路绝缘层190可以形成为覆盖电路元件120和电路互连结构。
第一基板结构S1和第二基板结构S2可以通过按压并接合第一接合焊盘180和第二接合焊盘280而彼此连接。通过在第一基板结构S1上翻转第二基板结构S2，第二接合焊盘280可以向下接合。为了更好理解，在该图中，第二基板结构S2被绘为以图12F所示结构的镜像的形式接合。第一基板结构S1和第二基板结构S2可以直接接合而不在其间插置诸如单独的粘合层的粘合剂。例如，第一接合焊盘180和第二接合焊盘280可以通过按压工艺在原子级别形成接合。在示例实施方式中，在接合之前，可以对第一基板结构S1的顶表面和第二基板结构S2的底表面进一步执行诸如氢等离子体处理的表面处理工艺，以增强接合力。
在示例实施方式中，在单元区域绝缘层285在其上包括上述接合电介质层并且第一基板结构S1具有相同层的情况下，通过第一接合焊盘180和第二接合焊盘280之间的接合以及接合电介质层之间的电介质接合，可以进一步确保接合强度。
参照图12H，从基础基板SUB的顶表面起，基础基板SUB的一部分可以通过诸如研磨工艺的抛光工艺被去除，其另一部分可以通过诸如湿蚀刻工艺的蚀刻工艺被去除。因此，第二焊盘绝缘层294可以向上暴露。在湿蚀刻工艺期间，第一焊盘绝缘层292和第二焊盘绝缘层294可以用作蚀刻停止层。因此，第一焊盘绝缘层292和第二焊盘绝缘层294可以包括与基础基板SUB的材料不同的材料。能够在特定蚀刻条件下具有蚀刻选择性的材料可以被选择作为第一焊盘绝缘层292和第二焊盘绝缘层294的材料。第二基板结构S2的基础基板SUB可以被去除以显著减小半导体器件的总厚度。
参照图12I，图案化的钝化层298可以在第一焊盘绝缘层292和第二焊盘绝缘层294上形成。
在该阶段中，钝化层298可以用作掩模层，并且可以是例如光致抗蚀剂树脂层。钝化层298可以通过光刻工艺被图案化以暴露图4中的焊盘区域PAD。
自钝化层298暴露的第一焊盘绝缘层292和第二焊盘绝缘层294可以被去除以形成开口OR，如图4所示。因此，下面的第二导电层205b可以在焊盘区域PAD中向上暴露。当第一焊盘绝缘层292和第二焊盘绝缘层294被去除时，第二导电层205b可以用作蚀刻停止层以容易地执行蚀刻工艺。最后，可以制造出图4的半导体器件100。钝化层298可以被去除，或如图7所示的示例实施方式中所述用作保护层而不被去除。在图6A、图6B和图8B所示的示例实施方式的情况下，半导体器件可以通过在暴露的第二导电层205b上形成连接层295、295a和295b来制造。
参照图13所示的示例实施方式，半导体封装1000包括封装基板510、堆叠在封装基板510上的存储芯片500(501至508)、附接存储芯片的粘合层520、连接在存储芯片500和封装基板510之间的布线550、包封存储芯片500的包封部560、以及设置在封装基板510的底表面上的连接端子580。
封装基板510包括主体部511、设置在主体部511的顶表面和底表面上的导电的基板焊盘512、以及覆盖基板焊盘512的绝缘钝化层515。主体部511可以包括例如硅(Si)、玻璃、陶瓷或塑料。主体部511可以是单层，或者可以具有其中包括互连图案的多层结构。
存储芯片500可以使用粘合层520被堆叠在封装基板510和下面的存储芯片500上。存储芯片500可以包括以上参照图4至图11描述的半导体器件100、100a、100b、100c、100d、100e、100f、200、300。存储芯片500可以包括相同类型的存储芯片或不同类型的存储芯片。在存储芯片500包括不同类型的存储芯片的情况下，除了所描述的上述半导体器件100、100a、100b、100c、100d、100e、100f、200和300之外，存储芯片还可以包括DRAM、SRAM、PRAM、ReRAM、FeRAM或MRAM。存储芯片500可以具有相同的尺寸或不同的尺寸，并且存储芯片500的数量不限于图中说明性地示出的数量。焊盘区域PAD可以设置在存储芯片500的顶表面上。焊盘区域PAD可以与存储芯片500的边缘相邻设置。然而，焊盘区域PAD的设置不限于此。例如，当与布线550对应的信号传输介质使用3D打印形成时，焊盘区域PAD可以不设置在存储芯片的边缘处。存储芯片500可以顺序地偏移并堆叠使得焊盘区域PAD被暴露。
布线550可以将上面的存储芯片500和下面的存储芯片500彼此电连接，或者可以将存储芯片500中的至少一些连接到封装基板510的基板焊盘512。然而，因为布线550是信号传输结构的示例，所以它们可以根据示例实施方式被改变为各种类型的信号传输介质。
包封部560可以设置为覆盖封装基板510的顶表面、布线550和存储芯片500，并且可以用于保护存储芯片500。包封部560可以由例如硅酮基(silicone-based)材料、热固性材料、热塑性材料、紫外(UV)固化材料等形成。包封部560可以由诸如树脂的聚合物形成。在一示例实施方式中，包封部可以由环氧模塑料(EMC)形成。
连接端子580可以被配置为将半导体封装1000连接到电子装置的其上安装半导体封装1000的主板等。连接端子580可以包括诸如焊料、锡(Sn)、银(Ag)、铜(Cu)和铝(Al)的导电材料中的至少一种。在示例实施方式中，连接端子580可以被改变为各种形式，诸如平台(land)、球、针(pin)等。
如上所述，在两个或更多个基板结构彼此接合的结构中，输入/输出焊盘可以使用源极导电层来设置。因此，可以提供具有提高的集成密度和可靠性的半导体器件。
虽然已经在上面示出并描述了示例实施方式，但是对本领域技术人员将明显的是，能进行修改和变化而不脱离本发明构思的如由所附权利要求限定的范围。
本申请要求享有2018年11月6日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2018-0135264号的优先权，其公开通过引用全文合并于此。

Claims (19)

1.一种半导体器件，包括：
第一基板结构，包括第一基板、设置在所述第一基板上的电路元件和设置在所述电路元件上的第一接合焊盘；以及
连接到所述第一基板结构的第二基板结构，所述第二基板结构包括：
第二基板，具有设置为彼此相反的第一表面和第二表面，
第一导电层和第二导电层，设置在所述第二基板的所述第一表面上并且彼此间隔开，
焊盘绝缘层，设置在所述第一导电层和所述第二导电层上，并且具有暴露所述第二导电层的一部分的开口，
栅电极，在所述第二基板的所述第二表面上沿垂直于所述第二表面的第一方向堆叠为彼此间隔开，所述栅电极被配置为在平行于所述第二表面的第二方向上延伸不同的长度，并且被配置为电连接到所述电路元件，
第一接触插塞，在所述第二基板的所述第二表面上沿所述第一方向延伸并且连接到所述栅电极，
第二接触插塞，在所述第二基板的所述第二表面上沿所述第一方向延伸并且电连接到所述第二导电层，和
第二接合焊盘，电连接到所述第一接触插塞和所述第二接触插塞，并且设置在所述第一接触插塞和所述第二接触插塞上以对应于所述第一接合焊盘。
2.根据权利要求1所述的半导体器件，其中所述第一导电层设置为重叠所述栅电极，并且所述第二导电层与所述栅电极水平地间隔开且不重叠所述栅电极。
3.根据权利要求1所述的半导体器件，其中所述第二基板结构包括多个第二接触插塞，并且所述多个第二接触插塞连接到所述第二导电层。
4.根据权利要求1所述的半导体器件，其中所述第二接触插塞穿过所述第二基板直接连接到所述第二导电层。
5.根据权利要求1所述的半导体器件，其中：
所述焊盘绝缘层具有限定所述开口的侧表面；
所述第二导电层具有由所述开口暴露的顶表面；以及
所述焊盘绝缘层的所述侧表面和所述第二导电层的所述顶表面向所述半导体器件的外面暴露。
6.根据权利要求1所述的半导体器件，其中所述第二基板结构还包括连接层，所述连接层设置在由所述焊盘绝缘层的所述开口暴露的所述第二导电层上，并且所述连接层包括与所述第二导电层的材料不同的材料。
7.根据权利要求1所述的半导体器件，其中所述第二导电层具有延伸部，所述延伸部被配置为延伸到所述焊盘绝缘层的所述开口中以填充所述开口。
8.根据权利要求7所述的半导体器件，其中所述第二导电层具有包括凹入部的底表面，所述凹入部在与所述延伸部对应的区域中。
9.根据权利要求1所述的半导体器件，其中所述焊盘绝缘层包括垂直堆叠的第一焊盘绝缘层和第二焊盘绝缘层，其中所述第一焊盘绝缘层和所述第二焊盘绝缘层包括彼此不同的材料。
10.根据权利要求1所述的半导体器件，还包括：
钝化层，设置在所述焊盘绝缘层上，并且被配置为延伸所述焊盘绝缘层的所述开口，所述钝化层由光致抗蚀剂材料形成。
11.根据权利要求1所述的半导体器件，其中所述焊盘绝缘层包括多个开口，并且所述第二基板结构包括多个第二导电层，以及
当从上方看时，所述多个第二导电层在平面上沿着所述半导体器件的边缘设置。
12.根据权利要求1所述的半导体器件，其中所述第一导电层和所述第二导电层设置在相同的高度水平处并且具有相同的厚度。
13.根据权利要求1所述的半导体器件，其中所述第二基板结构还包括至少一个导电插塞、以及设置在相应的第一导电插塞和第二导电插塞与所述第二接合焊盘之间的至少一个互连线。
14.根据权利要求13所述的半导体器件，其中所述第一接触插塞和所述第二接触插塞在所述第一接触插塞和所述第二接触插塞中的每个连接到所述导电插塞的高度水平处具有相同的宽度。
15.根据权利要求1所述的半导体器件，其中所述第二基板结构还包括穿透所述栅电极并且在所述第二基板上垂直延伸的沟道，以及
所述沟道中的每个具有设置在所述第二基板的所述第二表面上或在所述第二基板中的端部。
16.一种半导体器件，包括：
第一基板结构，包括第一基板、设置在所述第一基板上的电路元件和设置在所述电路元件上的第一接合焊盘；以及
连接到所述第一基板结构的第二基板结构，所述第二基板结构包括：
第二基板；
栅电极，在所述第二基板的底表面上沿垂直于所述第二基板的所述底表面的第一方向堆叠为彼此间隔开，并且在平行于所述第二基板的所述底表面的第二方向上延伸不同的长度，所述栅电极电连接到所述电路元件；
第一导电层，在所述栅电极上方设置在所述第二基板上；
第二导电层，在与所述第一导电层相同的高度水平处与所述第一导电层水平地间隔开；
焊盘绝缘层，设置在所述第一导电层和所述第二导电层上，并且具有暴露所述第二导电层的部分的开口；
第一接触插塞，在所述第二基板的所述底表面上沿所述第一方向延伸，并且连接到所述栅电极和所述第二基板；和
第二接合焊盘，电连接到所述第一接触插塞，并且设置在所述第一接触插塞上以对应于所述第一接合焊盘，
其中电信号通过所述第一接触插塞和所述第二基板施加到所述第一导电层，
其中所述第二基板结构还包括第二接触插塞，所述第二接触插塞在所述第二基板的所述底表面上沿所述第一方向延伸并且电连接到所述第二导电层。
17.根据权利要求16所述的半导体器件，其中所述第二基板结构沿着所述焊盘绝缘层的所述开口在所述第二基板结构的上端处具有凹陷区域。
18.一种半导体器件，包括：
第一基板结构，包括第一基板、设置在所述第一基板上的半导体元件和设置在所述半导体元件上的第一接合焊盘；以及
连接到所述第一基板结构的第二基板结构，所述第二基板结构包括：
第二基板；
栅电极，在所述第二基板的底表面上沿垂直于所述第二基板的所述底表面的方向堆叠为彼此间隔开，并且电连接到所述半导体元件；
第一导电层，在所述栅电极上方设置在所述第二基板上；
第二导电层，与所述第一导电层水平地间隔开并且电连接到外部器件；
焊盘绝缘层，设置在所述第一导电层和所述第二导电层上；
第一接触插塞，在所述第二基板的所述底表面上沿垂直于所述第二基板的所述底表面的所述方向延伸，并且连接到所述栅电极和所述第二基板；
第二接触插塞，在所述第二基板的所述底表面上沿垂直于所述第二基板的所述底表面的所述方向延伸，并且电连接到所述第二导电层；和
第二接合焊盘，分别电连接到所述第一接触插塞和所述第二接触插塞，并且设置在所述第一接触插塞和所述第二接触插塞上以对应于所述第一接合焊盘。
19.根据权利要求18所述的半导体器件，其中所述第二基板结构还包括顶部互连线和顶部通路，所述顶部互连线和所述顶部通路设置在所述第一导电层和所述第二导电层上以电连接到所述第二导电层，以及
所述焊盘绝缘层设置在所述顶部互连线上，并且具有暴露所述顶部互连线的一部分的开口。
CN201911075053.9A 2018-11-06 2019-11-06 半导体器件 Active CN111146202B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180135264A KR102650996B1 (ko) 2018-11-06 2018-11-06 반도체 장치
KR10-2018-0135264 2018-11-06

Publications (2)

Publication Number Publication Date
CN111146202A CN111146202A (zh) 2020-05-12
CN111146202B true CN111146202B (zh) 2024-01-26

Family

ID=70459872

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911075053.9A Active CN111146202B (zh) 2018-11-06 2019-11-06 半导体器件

Country Status (3)

Country Link
US (2) US10734371B2 (zh)
KR (1) KR102650996B1 (zh)
CN (1) CN111146202B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102480631B1 (ko) * 2018-10-01 2022-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102631354B1 (ko) 2018-10-18 2024-01-31 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10971210B2 (en) * 2018-10-18 2021-04-06 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of the same
KR102650996B1 (ko) 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
JP2020141100A (ja) * 2019-03-01 2020-09-03 キオクシア株式会社 半導体装置およびその製造方法
JP2020150037A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
KR102517334B1 (ko) 2019-03-19 2023-04-03 삼성전자주식회사 선택기를 갖는 반도체 소자
US11144228B2 (en) * 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
KR102365326B1 (ko) * 2020-05-25 2022-02-21 한양대학교 산학협력단 벌크 소거 동작을 지원하는 cop 구조가 적용된 3차원 플래시 메모리
WO2021237883A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11444039B2 (en) * 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11450624B2 (en) * 2020-05-29 2022-09-20 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11587920B2 (en) * 2020-07-22 2023-02-21 Sandisk Technologies Llc Bonded semiconductor die assembly containing through-stack via structures and methods for making the same
CN112020774B (zh) * 2020-07-31 2023-09-08 长江存储科技有限责任公司 半导体器件及用于形成半导体器件的方法
US11545456B2 (en) 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
CN114121811B (zh) * 2020-08-27 2024-06-28 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
JP2022041052A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体装置およびその製造方法
KR20230013278A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. Xtacking 아키텍처의 패드 아웃 구조
KR20230013279A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스용 패드 구조
KR20220034273A (ko) * 2020-09-10 2022-03-18 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
CN112185981B (zh) * 2020-09-30 2022-06-14 长江存储科技有限责任公司 三维存储器结构制备方法
JP2022060704A (ja) * 2020-10-05 2022-04-15 キオクシア株式会社 半導体装置の製造方法
KR20220056549A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템
KR20220067884A (ko) * 2020-11-18 2022-05-25 삼성전자주식회사 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지
KR20220069152A (ko) 2020-11-19 2022-05-27 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220078011A (ko) 2020-12-02 2022-06-10 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템
US11756886B2 (en) 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
US11817442B2 (en) * 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies
KR20230012062A (ko) * 2020-12-09 2023-01-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 접촉 패드 및 이의 제조 방법
CN112740404B (zh) 2020-12-18 2023-05-26 长江存储科技有限责任公司 存储器件及其制造方法
US12051663B2 (en) * 2021-01-15 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
JP2022118984A (ja) 2021-02-03 2022-08-16 キオクシア株式会社 メモリデバイス
US20220415841A1 (en) * 2021-06-23 2022-12-29 Intel Corporation Vertically stacked and bonded memory arrays
WO2023272558A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
KR20230011538A (ko) * 2021-07-13 2023-01-25 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20230076831A1 (en) * 2021-09-08 2023-03-09 Intel Corporation 3d nand with io contacts in isolation trench
KR20230086024A (ko) * 2021-12-07 2023-06-15 삼성전자주식회사 반도체 메모리 장치
KR20240039855A (ko) * 2022-09-20 2024-03-27 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8120186B2 (en) * 2008-02-15 2012-02-21 Qimonda Ag Integrated circuit and method
JP2011204829A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
KR101134819B1 (ko) 2010-07-02 2012-04-13 이상윤 반도체 메모리 장치의 제조 방법
JP2012146861A (ja) 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
KR20140028969A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
TWI676279B (zh) * 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
US9558915B2 (en) 2014-01-13 2017-01-31 Frederick A. Flitsch Method and apparatus for a high resolution imaging system
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US20180374864A1 (en) * 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
US10892269B2 (en) * 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US9530790B1 (en) 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
US10157885B2 (en) * 2016-07-29 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having magnetic bonding between substrates
US10276585B2 (en) * 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
JP7304335B2 (ja) * 2017-08-21 2023-07-06 長江存儲科技有限責任公司 Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法
US10777520B2 (en) * 2017-11-08 2020-09-15 SK Hynix Inc. Semiconductor memory device
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10622369B2 (en) * 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
US10971507B2 (en) * 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10727248B2 (en) * 2018-02-15 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10388666B1 (en) * 2018-03-08 2019-08-20 Sandisk Technologies Llc Concurrent formation of memory openings and contact openings for a three-dimensional memory device
US10559582B2 (en) * 2018-06-04 2020-02-11 Sandisk Technologies Llc Three-dimensional memory device containing source contact to bottom of vertical channels and method of making the same
KR102514903B1 (ko) * 2018-06-29 2023-03-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 인터포저를 이용하여 장치 칩이 적층된 3차원 메모리 장치
WO2020014981A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2020014976A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US10957648B2 (en) * 2018-07-20 2021-03-23 Sandisk Technologies Llc Three-dimensional memory device containing contact via structure extending through source contact layer and dielectric spacer assembly
KR102650996B1 (ko) 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US11211372B2 (en) 2021-12-28
CN111146202A (zh) 2020-05-12
US20200144242A1 (en) 2020-05-07
KR102650996B1 (ko) 2024-03-26
US10734371B2 (en) 2020-08-04
US20200357784A1 (en) 2020-11-12
KR20200052497A (ko) 2020-05-15

Similar Documents

Publication Publication Date Title
CN111146202B (zh) 半导体器件
US11721684B2 (en) Semiconductor device
US20220045035A1 (en) Semiconductor devices and manufacturing methods of the same
US11270987B2 (en) Semiconductor devices
CN109103200B (zh) 半导体器件
KR102637645B1 (ko) 반도체 장치
KR20210155610A (ko) 반도체 장치
US11398495B2 (en) Semiconductor devices
US20230138478A1 (en) Semiconductor devices and data storage systems including the same
US20230275054A1 (en) Semiconductor devices and data storage systems including the same
KR20240020996A (ko) 수직으로 적층된 주변 회로 영역들을 포함하는 메모리 장치
KR20220087526A (ko) 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법
KR20230160615A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant