KR100512169B1 - 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법 - Google Patents
플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법 Download PDFInfo
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Abstract
각 불순물형 트랜지스터에서 고농도 해당 불순물 이온주입을 하기 위해서, 펀치 스루 방지막이 형성되는 트랜지스터의 영역은 전부 드러내고 방지막이 필요없는 트랜지스터 영역은 게이트 인근 활성 영역까지만 보호하며 타 불순물형 트랜지스터 영역은 모두 보호하는 이온주입 마스크를 형성하고, 이 이온주입 마스크를 이용하여 수직형 고농도 해당 불순물 이온주입과 고각도 해당 불순물 헤일로 이온주입이 한번씩 이루어지는 것을 특징으로 하는 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법이 개시된다.
본 발명에 따르면, 이중 구조의 드레인 형성을 위한 고농도 이온주입과 펀치 스루 방지를 위한 차단층 형성을 위한 헤일로 이오주입을 동일한 포토레지스트 패턴을 이온주입 마스크로 삼아 실시할 수 있으므로 각 불순물형 당 하나씩의 포토레지스트 패턴 형성을 위한 노광 공정이 절약된다.
Description
본 발명은 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법에 관한 것으로, 보다 상세하게는 다양한 소오스/드레인 접합 구조를 적은 수의 공정으로 형성할 수 있는 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 기핀에서 소자의 형성 폭은 점차 줄어들고 있다. 이에 따라 소오스 드레인 영역 사이의 펀치 스루 가능성이 증가하고, 각 접합(junction)의 정전용량이 증가하면서 항복 전압이 감소하는 등의 문제점도 증가하고 있다. 이들 문제점을 극복하는 방법으로 개발된 것들 가운데 LDD(lightly doped drain)구조 및 ELDD(enhanced LDD) 구조 등이 제안, 개발되고 있다.
LDD 구조는 트랜지스터의 고온 전자 효과(hot electron effect)를 개선하여 스레숄드 전압 산포를 줄일 수 있다는 장점이 있다. 그러나, LDD 구조는 실질적 채널 길이 감소를 개선시키지 못하여 채널에서 펀치 스루를 막기 어렵다. 한편, ELDD 구조는 LDD 소오스 드레인 접합 구조에서 펀치 스루의 통로가 되는 저농도 이온주입 접합부 첨단 하부에 이온주입을 강화시킴으로써 채널을 이루는 기판과의 접합 효과를 강화시킨다. ELDD 구조를 실현시키기 위해서는 기존의 LDD 구조에 펀치 스루 방지를 위한 고각도 헤일로(Halo) 이온주입을 더 실시하는 것이 통상적이다.
ELDD 구조는 각 트랜지스터가 요구하는 다양한 드레인 구조를 실현함으로써 펀치 스루 방지, 항복 전압 증가 등의 특성 개선을 이룰 수 있으므로 특히 여러 유형의 주변 회로부 트랜지스터를 필요로 하는 플래시 메모리 장치에 유리하다. 그러나, ELDD 구조 실현에 이용되는 헤일로 이온주입은 차제로는 접합의 항복 전압(breakdown voltage), 고온 전자(hot electron) 등의 관점에서 취약할 수 있으므로 개별 트랜지스터의 특성을 고려하여 선택적으로 적용해야 한다. 따라서, 헤일로 이온주입을 채택하는 ELDD 구조의 형성을 위해서는 트랜지스터 형성을 위한 이온주입에 좀 더 많은 노광 공정이 필요하게 되고, 전체 공정이 복잡하게 되는 문제점이 있다.
도1 내지 도6은 종래의 플래시 메모리 장치의 주변 회로부에 각 종 트랜지스터를 형성하기 위한 이온주입이 이루어지는 상태를 나타내는 공정 단면도들이다.
이때 주변 회로부에 형성되는 트랜지스터는 가령, N 불순물형 기판에 N 불순물 및 P 불순물로 도핑된 영역이 있고, 이들 영역에 소자 분리막에 의해 형성된 소자 분리 영역과 활성 영역이 존재하며, 활성 영역 위에는 N형 불순물 영역의 제1 및 제2 PMOS 트랜지스터, P형 불순물 영역의 제1 및 제2 NMOS 트랜지스터의 형태로 형성될 수 있다. 이들 4가지 트랜지스터를 간단히 나타내기 위해 도면에서는 각 영역을 나란히 인접한 것으로 형성한다.
도1을 참조하면, 주변 회로부의 제1 및 제2 NMOS 트랜지스터를 형성시키기 위해 PMOS트랜지스터가 형성될 영역에 이온주입 마스크(11)를 형성한 상태로 저농도 저에너지 N형 불순물 이온주입을 실시하고 있다. 이온주입을 실시하기 전까지 이런 상태를 형성하기 위해 통상, 기판(1)에 게이트 절연막(3)이 형성되고 폴리실리콘 등의 도전막(5)이 형성된다. STI 등의 방법으로 도시되지 않은 소자 분리막이 형성되고, 도전막 및 캡핑 절연막(7) 적층과 게이트 형성을 위한 패터닝이 이루어진다. 기판 전면에 얇은 절연막(9)을 적층하면 게이트 패턴을 둘러싸서 보호할 수 있다.
도2를 참조하면, 도1의 포토레지스트 패턴(11)을 애싱과 스트립핑을 통해 제거하고, 다시 노광 공정을 통해 펀치 스루 보호층이 필요한 제1 NMOS 트랜지스터 영역만을 노출시키는 포토레지스트 패턴(13)을 이온주입 마스크로 형성한다. 그리고 기판 수직선과 일정 틸트각(tilt angle)을 가지고 N형 불순물 헤일로 이온주입을 실시한다. 제1 NMOS 트랜지스터의 게이트 패턴과 포토레지스트 패턴(13)의 마스크 작용에 의해 저농도 이온주입 영역의 첨단 하부에 보다 높은 농도의 N형 불순물 펀치 스루 방지층(15)이 형성 된다.
도3을 참조하면, 제1 NMOS 트랜지스터 영역만 노출시키는 포토레지스트 패턴(13)을 제거시킨 상태에서 기판에 다시 제2 PMOS 트랜지스터 영역만 노출시키는 포토레지스트 패턴(17)을 노광 공정을 통해 형성한다. 이어서 포토레지스트 패턴(13)을 이온주입 마스크로 P형 불순물의 저농도 저에너지 이온주입을 실시한다.
도4를 참조하면, 도3의 포토레지스트 패턴(17)을 제거시킨 상태에서 기판에 제1 PMOS 트랜지스터 영역을 노출시키는 포토레지스트 패턴(19)을 형성한다. 포토레지스트 패턴(19)과 제1 PMOS 트랜지스터 영역의 게이트를 이온주입 마스크로 하여 고각도 P형 불순물 헤일로 이온주입을 실시한다. 장차 고농도 P형 이온주입 영역이 될 부분의 첨단 하부에 펀치 스루 방지층(21)이 형성된다.
도5를 참조하면, 도4에서 포토레지스트 패턴(19)을 제거하고 기판에 스페이서막 적층과 전면 비등방성 식각을 통해 각 트랜지스터의 게이트 패턴에 측벽 스페이서(25)를 형성시킨다. 그리고, 기판에 제1 NMOS 트랜지스터 영역 및 제2 NMOS 트랜지스터의 게이트에서 먼 쪽의 활성 영역을 드러내는 포토레지스트 패턴(23)을 형성한다. 포토레지스트 패턴(23)을 이온주입 마스크로 고농도 고에너지 N형 불순물 이온주입을 실시한다. 따라서, 제1 및 제2 NMOS 트랜지스터 영역에 LDD의 이중 접합 구조 가운데 고농도 이온주입 영역이 형성된다.
도6을 참조하면, 도5의 포토레지스트 패턴(23)을 제거하고 다시 제1 PMOS 트랜지스터 영역과 제2 PMOS 트랜지스터의 게이트에서 먼쪽 활성 영역을 드러내는 포토레지스트 패턴(27)을 형성한다. 각 영역에 대한 고농도 고에너지 P형 불순물 이온주입이 실시된다. 한편 도시되지 않지만 불순물의 확산이 많지 않은 경우에는 드러난 영역에서 이온주입 전에 스페이서를 제거하고 이온주입을 실시하는 것이 바람직하다. 제1 PMOS 트랜지스터 영역에서는 저농도 이온주입 영역의 형성 없이 고농도 이온주입 영역(29)의 첨단 하부에 펀치 스루 방지층(21)이 형성된 상태를 나타내고 있다. 한편, 도5와 도6의 단계에서 이온주입 후에 드러난 게이트 측벽 스페이서는 후속 공정의 편의를 위해 제거하는 것도 가능하다.
이상의 과정을 통해 주변 회로부에 4가지 종류의 MOS 트랜지스터가 형성되었다. 그러나, 이런 다양한 구조의 각 종 트랜지스터를 형성하기 위해 이온주입 과정에서 6회의 이온주입 마스크 형성이 필요함을 알 수 있다.
본 발명은 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법에서 종래와 동일한 여러 종류의 트랜지스터 형성이 가능하면서 동시에 여러 종류의 트랜지스터 형성을 위한 각 이온주입 마스크의 수를 종래의 방법에 비해 줄일 수 있는 방안을 제시하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법은 각 불순물형 트랜지스터에서 고농도 해당 불순물 이온주입을 하기 위해서, 펀치 스루 방지막이 형성되는 트랜지스터의 영역은 전부 드러내고 방지막이 필요없는 트랜지스터 영역은 게이트 인근 활성 영역까지만 보호하며 타 불순물형 트랜지스터 영역은 모두 보호하는 이온주입 마스크를 형성하고, 이 이온주입 마스크를 이용하여 수직형 고농도 해당 불순물 이온주입과 고각도 해당 불순물 헤일로 이온주입이 한번씩 이루어지는 것을 특징으로 한다.
본 발명에서 이상과 같은 형태의 이온주입 마스크는 한 불순물형에 대해 한번씩 모두 두 번 이루어지는 것이 통상적이나 필요에 따라 한 번만 이루어질 수 있다.
본 발명에서 고농도 이온주입이 이루어질 때에는 전부 드러난 트랜지스터 영역은 게이트 측벽에 제거 가능한 스페이서가 형성되고, 펀치 스루 방지막 형성을 위한 헤일로 이온주입이 이루어질 때에는 스페이서가 제거되는 것이 바람직하다.
본 발명에서 LDD형 이중구조의 드레인을 형성하기 위한 저농도 이온주입은 게이트 측벽에 스페이서가 없는 상태에서 이루어지는 것이 필요하다.
이하 도면을 참조하면서 실시예를 통해 본 발명의 바람직한 실시예를 통해 본 발명을 살펴보기로 한다.
도7 내지 도12는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법의 각 단계를 나타내는 공정 단면도들이다.
도7을 참조하면, 주변 회로부의 제1 및 제2 NMOS 트랜지스터를 형성시키기 위해 PMOS트랜지스터가 형성될 영역에 이온주입 마스크로 제1 포토레지스트 패턴(31)을 형성한 상태로 저농도 저에너지 N형 불순물 이온주입을 실시하고 있다. 이온주입을 실시하기 전까지 이런 상태를 형성하기 위해 통상, 기판(1)에 게이트 절연막(3)이 형성되고 폴리실리콘 등의 도전막(5)이 형성된다. STI 등의 방법으로 도시되지 않은 소자 분리막이 형성되고, 도전막 및 캡핑 절연막(7) 적층과 게이트 형성을 위한 패터닝이 이루어진다. 기판 전면에 얇은 절연막(9)을 적층하면 게이트 패턴을 둘러싸서 보호할 수 있다.
도8을 참조하면, 도7의 제1 포토레지스트 패턴(31)을 애싱과 스트립핑을 통해 제거하고, 다시 노광 공정을 통해 펀치 스루 방지층이 필요없는 제2 PMOS 트랜지스터 영역을 드러내는 제2 포토레지스트 패턴(33)을 형성한다. 이어서 제2 포토레지스트 패턴(33)을 이온주입 마스크로 저농도 저에너지 P형 불순물 이온주입을 실시한다. 이로써, 게이트 패턴의 측벽에 스페이서가 없는 상태로 각 불순물형의 저농도 이온주입이 이루어진다.
도9를 참조하면, 제2 포토레지스트 패턴이 기판에서 제거된다. 주변 회로부 게이트 패턴 전체에 제거 가능한 측벽 스페이서(35)가 형성된다. 그리고 본 발명의 특징을 이루는 제3 포토레지스트 패턴(37)이 형성된다. 제3 포토레지스트 패턴(37)은 주변 회로부 NMOS 트랜지스터에서 고농도 N형 불순물 이온주입을 하기 위해서, 펀치 스루 방지막이 형성되는 제1 NMOS 트랜지스터의 영역은 전부 드러내고 방지막이 필요없는 제2 NMOS 트랜지스터 영역은 게이트 인근 활성 영역까지만 기판을 보호하도록 형성된다. 이때, PMOS 트랜지스터 영역은 모두 제3 포토레지스트 패턴(37)으로 덮여 보호된다. 제3 포토레지스트 패턴(37)을 이온주입 마스크로 이용하여 기판과 수직하게 고농도 N형 불순물 이온주입을 실시한다.
도10을 참조하면, 도9와 같은 제3 포토레지스트 패턴(37)을 제거하지 않은 상태에서 게이트 측벽의 스페이서(35)를 습식 식각 혹은 건식 식각 등의 방법으로 제거한다. 스페이서(35) 제거는 스페이서(35)가 이온주입시 불순물 이온을 차단하여 제 위치에 펀치 스루 방지층이 형성되는 것을 방지하는 문제에 미리 대비한 것이다. 이어서, 제3 포토레지스트 패턴(37)을 이온주입 마스크로 삼아 고각도 N형 불순물 헤일로 이온주입을 실시한다. 이때, 펀치 스루 방지층(39)이 형성되는 제1 NMOS 트랜지스터 영역에서는 불순물이 제3 포토레지스트 패턴(37)과 제1 NMOS 트랜지스터의 게이트의 제한을 받아 저농도 이온주입 영역의 채널쪽 끝 부분의 하부에 집중하여 주입된다. 즉, 이 부분에 펀치 스루 방지층이 형성된다. 제2 NMOS 트랜지스터 영역에서는 인근 영역의 포토레지스트 패턴과 제2 NMOS 트랜지스터의 게이트 패턴을 덮고 있는 포토레지스트 패턴의 방해로 고각도로 주입되는 불순물이 기판에 주입되지 못하고 차단된다. 따라서, 제2 NMOS 트랜지스터 영역에서의 포토레지스트 패턴의 형성 폭과 헤일로 이온주입 시의 이온주입 틸트각의 조절이 펀치 스루층 형성 방지를 위해 필요하다.
도11을 참조하면, 제3 포토레지스트 패턴을 제거한 상태에서 역시 본 발명의 특징을 이루는 제4 포토레지스트 패턴(41)을 형성한다. 제4 포토레지스트 패턴(41)은 주변 회로부 PMOS 트랜지스터에서 고농도 P형 불순물 이온주입을 하기 위해서, 펀치 스루 방지막이 형성되는 제1 PMOS 트랜지스터의 영역은 전부 드러내고 방지막이 필요없는 제2 PMOS 트랜지스터 영역은 게이트 인근 활성 영역까지만 기판을 보호하도록 형성된다. 이때, NMOS 트랜지스터 영역은 모두 제4 포토레지스트 패턴(41)으로 덮여 보호된다. 제4 포토레지스트 패턴(41)을 이온주입 마스크로 이용하여 기판과 수직하게 고농도 P형 불순물 이온주입을 실시한다. 이때, 제1 PMOS 트랜지스터의 게이트 패턴 측벽에는 스페이서(35)가 형성되어 있는 상태다.
도12를 참조하면, 제4 포토레지스트 패턴(41)이 계속 존재하는 상태에서 제1 PMOS 트랜지스터의 게이트 측벽의 스페이서를 제거한다. 이어서, 제4 포토레지스트 패턴(41)을 이온주입 마스크로 삼아 고각도 P형 불순물 헤일로 이온주입을 실시한다. 이때, 펀치 스루 방지층(43)이 형성되는 제1 PMOS 트랜지스터 영역에서는 불순물이 제4 포토레지스트 패턴과 제1 PMOS 트랜지스터의 게이트의 제한을 받아 고농도 이온주입 영역의 채널쪽 끝 부분의 하부에 집중하여 주입된다. 즉, 이 부분에 펀치 스루 방지층이 형성된다. 제2 PMOS 트랜지스터 영역에서는 제4 포토레지스트 패턴의 작용으로 고각도로 주입되는 불순물이 기판에 주입되지 못하고 차단된다.
본 예에서 도11의 단계에서 이온주입된 고농도 P형 불순물이 어느 정도 확산될 것을 짐작하여 도12 단계에서 스페이서가 제거되나 확산이 많지 않은 경우 도11의 단계에서 스페이서를 제거하고 도12의 단계에서는 바로 헤일로 이온주입을 실시하는 것도 가능하다.
본 발명에 따르면, 이중 구조의 드레인 형성을 위한 고농도 이온주입과 펀치 스루 방지를 위한 차단층 형성을 위한 헤일로 이오주입을 동일한 포토레지스트 패턴을 이온주입 마스크로 삼아 실시할 수 있으므로 각 불순물형 당 하나씩의 포토레지스트 패턴 형성을 위한 노광 공정이 절약된다.
따라서, 공정 비용을 줄이고 공정 내에서의 불량 위험이 줄어드는 이점이 있다.
도1 내지 도6은 종래의 플래시 메모리 장치의 주변 회로부에 각 종 트랜지스터를 형성하기 위한 이온주입이 이루어지는 상태를 나타내는 공정 단면도들이다.
도7 내지 도12는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법의 각 단계를 나타내는 공정 단면도들이다.
Claims (4)
- 제1 불순물형 트랜지스터 영역 가운데 펀치 스루 방지막이 필요한 트랜지스터의 영역은 전부 드러내고, 펀치 스루 방지막이 필요없는 트랜지스터 영역은 게이트 인근 활성 영역까지만 보호하며, 제2 불순물형 트랜지스터 영역은 모두 보호하는 이온주입 마스크를 형성하는 단계,상기 이온주입 마스크를 이용하여 기판과 수직으로 고농도 제1 불순물 이온주입을 실시하는 단계,상기 이온주입 마스크를 이용하여 기판의 수직과 일정 각도를 가지고 제1 불순물 헤일로 이온주입을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 하는 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법.
- 제 1 항에 있어서,제2 불순물형 트랜지스터 영역 가운데 펀치 스루 방지막이 필요한 트랜지스터의 영역은 전부 드러내고, 펀치 스루 방지막이 필요없는 트랜지스터 영역은 게이트 인근 활성 영역까지만 보호하며, 제1 불순물형 트랜지스터 영역은 모두 보호하는 추가 이온주입 마스크를 형성하는 단계,상기 추가 이온주입 마스크를 이용하여 기판과 수직으로 고농도 제2 불순물 이온주입을 실시하는 단계,상기 추가 이온주입 마스크를 이용하여 기판의 수직과 일정 각도를 가지고 제2 불순물 헤일로 이온주입을 실시하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 고농도 이온주입이 이루어질 때에 전부 드러난 트랜지스터 영역은 게이트 측벽에 제거 가능한 스페이서가 형성된 상태이고,상기 헤일로 이온주입이 이루어질 때에는 먼저 상기 스페이서를 제거하는 단계가 더 구비되는 것을 특징으로 하는 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 이온주입 마스크를 형성하는 단계 전에 제1 불순물형 트랜지스터 영역을 드러내고 게이트 패턴 위로 제1 불순물 저농도 이온주입을 실시하는 단계와상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계가 더 구비되는 것을 특징으로 하는 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법.
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|---|---|---|---|
| KR10-2002-0079515A KR100512169B1 (ko) | 2002-12-13 | 2002-12-13 | 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법 |
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Cited By (1)
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- 2002-12-13 KR KR10-2002-0079515A patent/KR100512169B1/ko not_active IP Right Cessation
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| US10658375B2 (en) | 2014-06-23 | 2020-05-19 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device and method of fabricating the same |
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