JPH05159590A

JPH05159590A - 半導体記憶装置

Info

Publication number: JPH05159590A
Application number: JP32470291A
Authority: JP
Inventors: Tetsuji Takeguchi; 哲治竹口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-09
Filing date: 1991-12-09
Publication date: 1993-06-25

Abstract

(57)【要約】【目的】本発明は半導体記憶装置に関し、メモリセル
が２個のメモリトランジスタからなり、データ、及び反
転データ対を記憶する半導体記憶装置において、メモリ
セルのブランク状態を検出できる半導体記憶装置を提供
することを目的としている。【構成】所定情報を記憶する第１記憶部、及び該第１
記憶部に記憶される所定情報の反転情報を記憶する第２
記憶部を有する複数のメモリセルと、該複数のメモリセ
ルをマトリクス状に配置してなるメモリセルアレイと、
該メモリセルアレイ中の所定のメモリセルを選択する選
択手段と、該選択手段により選択されたメモリセルの該
第１，２記憶部に記憶された所定情報を読み出す読出手
段とを備え、前記読出手段は前記メモリセルの該第１，
２記憶部に記憶された各情報をそれぞれ同時に差動増幅
により検出して読み出すように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳しくは、例えば、ＥＰＲＯＭ（ErasableProgramm
able Read Only Memory）等の不揮発性半導体メモリの
分野に用いて好適な、半導体メモリの状態を確認する半
導体記憶装置に関する。近年、不揮発性半導体メモリの
代表的なデバイスとして、例えば、ＥＰＲＯＭ等のよう
な半導体記憶装置が広く知られている。

【０００２】一般に、ＥＰＲＯＭのメモリセルは１個の
トランジスタより構成され、このトランジスタはメモリ
トランジスタと呼ばれる。図９〜１１にＥＰＲＯＭのメ
モリトランジスタの一例を示す。なお、図９は平面図、
図１０は図９のＡ−Ａ’線断面図、図１１は図９のＢ−
Ｂ’線断面図である。

【０００３】図中、１はＰ型のＳｉ基板、２はポリシリ
コンよりなるフローティングゲート（以下、ＦＧと略
す）、３はＦＧ２と容量的に結合しているポリシリコン
よりなるコントロールゲート（以下、ＣＧと略す）、
４，５はＮ型領域であり、ソースやドレインとして機能
する。６は酸化膜である。このようにＥＰＲＯＭのメモ
リトランジスタは、いわばＮチャネルＭＯＳトランジス
タのゲートの下にフローティングゲートがあるような構
造になっている。

【０００４】以上の構成にあって、紫外線が照射される
とＦＧ２から電荷が逃げ、ＦＧ２の電荷が０となる。こ
の状態でＣＧ３に適用な電圧が印加されるとメモリトラ
ンジスタは導通状態となり、ＣＧ３とドレインとに高電
圧が印加されるとアバランシェブレークダウン現象が起
き、ドレイン近傍で高エネルギを得た電子の一部がＦＧ
２に捕獲される。すると、ＦＧ２には電荷が蓄積されて
いるため、ＣＧ３に電圧が印加されてもメモリトランジ
スタは導通しない。

【０００５】すなわち、メモリセルにデータ“１”を記
憶させる場合はメモリトランジスタに“導通”の情報を
記憶させ、一方、メモリセルにデータ“０”を記憶させ
る場合はメモリトランジスタに“非導通”の情報を記憶
させるものである。実際のＥＰＲＯＭは上記のようなメ
モリトランジスタを複数配列しており、ＥＰＲＯＭはマ
イクロプロセッサの制御メモリとして多用され、近時に
おけるマイクロプロセッサの高速化に伴い、ＥＰＲＯＭ
の動作も高速性が要求されている。

【０００６】

【従来の技術】従来のこの種の半導体記憶装置として
は、例えば、図１２〜１６に示すようなＥＰＲＯＭがあ
る。図１２は従来のＥＰＲＯＭのメモリセルアレイを示
す平面図、図１３は図１２のＣ−Ｃ’線断面図、図１４
は図１２のＤ−Ｄ’線断面図である。

【０００７】図中、１はＰ型Ｓｉ基板、２はＦＧ、３は
ＣＧであり、Ｘ方向に並ぶメモリトランジスタ同士で共
有されることによりワード線を形成する。４はＮ型のド
レイン、５はＮ型のソース、６は酸化膜、７はＰＳＧ
（PhosphoSilicate Glass ）等の絶縁膜である。８はＮ
型領域と金属配線層９，１０とのコンタクト領域であ
り、金属配線層９はコンタクト領域８を介してＹ方向に
並ぶメモリトランジスタのドレインに共通に接続される
ことによりビット線を形成する。そして、金属配線層１
０は、コンタクト領域８を介して各メモリトランジスタ
のソースに接続されて０Ｖ電位に設定される。

【０００８】すなわち、複数のワード線の内の１本と複
数のビット線のうちの１本を選択すると、その交点に位
置するメモリトランジスタが選択されるわけである。図
１５，１６は従来例を示す回路図である。図中、２３，
２３’はバス、２４は差動増幅器出力、３２はメモリセ
ルアレイ、３３は差動増幅器、３８はメモリセルであ
り、３はワード線、９，９’はビット線、１１，１１’
はメモリトランジスタ、１２，１２’はビット線９，
９’をバス２３，２３’に接続するコラムゲートトラン
ジスタ、１３はコラムゲート信号である。

【０００９】１４，１４’，１５，１５’はＰチャネル
トランジスタ、１６，１６’，１７，１７’はＮチャネ
ルトランジスタ、１８，１９はＰチャネルトランジスタ
２０〜２２はＮチャネルトランジスタである。以上の構
成において、読み出し動作の説明をする。メモリセル３
８は２個のメモリトランジスタ１１，１１’から構成さ
れ、所定のデータが記憶されている。

【００１０】ここで、メモリセル３８にデータ“１”を
記憶させる場合、メモリトランジスタ１１に“導通”の
情報が、また、メモリトランジスタ１１’には“非導
通”の情報が記憶される。一方、メモリセル３８にデー
タ“０”を記憶させる場合、メモリトランジスタ１１に
“非導通”の情報が、また、メモリトランジスタ１１’
に“導通”の情報が記憶される。そして、ワード線３ａ
が選択されるとともに、コラムゲート信号１３ａが選択
されることにより、所定のメモリトランジスタ１１ａ，
１１ａ’がバス２３，２３’に接続され、バス２３、２
３’の相補的な２値の信号から差動増幅器３３によって
データが読み出されてセンスアンプ出力２４が出力され
る。

【００１１】すなわち、メモリセル３８が２個のメモリ
トランジスタ１１，１１’から構成されることで、一方
のメモリトランジスタ１１（１１’）にデータが、他方
のメモリトランジスタ１１’（１１）に反転データが記
憶され、ＳＲＡＭ（Static Random Access Memory）の
ようにデータ、及び反転データ対の２値データが差動増
幅器により読み出されることにより動作の高速化が図ら
れている。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置にあっては、高速化のために
メモリセルを２個のメモリトランジスタで構成していた
ため、以下に述べるような問題点があった。すなわち、
前述したように、ＥＰＲＯＭは紫外線を照射するとＦＧ
２から電荷が逃げ、ＦＧ２内の電荷が０になってＣＧ３
に適当な電圧を印加すると全てのメモリトランジスタが
導通状態となる。この状態はブランク（空白）と呼ば
れ、実際にＥＰＲＯＭに所望のデータを書き込む場合
は、事前に紫外線を照射して、全てのメモリトランジス
タがブランク、すなわち、導通状態であることを確認し
た後にデータの書き込みを行うことが必要である。

【００１３】これは、メモリセルが１個のメモリトラン
ジスタからなるＥＰＲＯＭでは、メモリトランジスタが
ブランクかどうかはデータ“１”を読み出すことで容易
に確認できる。しかし、メモリセルに２個のメモリトラ
ンジスタを備え、データ、及び反転データ対を記憶する
構成のＥＰＲＯＭでは、現在、メモリトランジスタがブ
ランクかどうかを確認することができなかった。

【００１４】これは、差動増幅器は、データ、及び反転
データのメモリトランジスタが“導通”、“非導通”の
組み合せ状態でデータ“１”を、一方、“非導通”、
“導通”の組み合せ状態でデータ“０”を読み出せるよ
うになっているため、“導通”、“導通”の状態である
ブランクではデータを読み出せないという問題点があっ
た。

【００１５】さらに、前述したメモリトランジスタの
“導通”、“非導通”の検出は、データ、及び反転デー
タにおけるメモリトランジスタの相対的な導通状態を検
出するものであるため、絶対値的な導通状態を検出する
ことはできないという問題点があった。［目的］そこで本発明は、メモリセルが２個のメモリト
ランジスタからなり、データ、及び反転データ対を記憶
する半導体記憶装置において、メモリセルのブランク状
態を検出できる半導体記憶装置を提供することを目的と
している。

【００１６】

【課題を解決するための手段】本発明による半導体記憶
装置は上記目的達成のため、所定情報を記憶する第１記
憶部、及び該第１記憶部に記憶される所定情報の反転情
報を記憶する第２記憶部を有する複数のメモリセルと、
該複数のメモリセルをマトリクス状に配置してなるメモ
リセルアレイと、該メモリセルアレイ中の所定のメモリ
セルを選択する選択手段と、該選択手段により選択され
たメモリセルの該第１，２記憶部に記憶された所定情報
を読み出す読出手段とを備え、前記読出手段は前記メモ
リセルの該第１，２記憶部に記憶された各情報をそれぞ
れ同時に差動増幅により検出して読み出すように構成し
ている。

【００１７】そして、前記メモリセルは電気的に所定情
報の書き込みを行うとともに、該書き込んだ所定情報を
紫外線照射により消去可能な不揮発性メモリセルであ
り、該メモリセルに対して書き込みを行う際、自動的に
所定情報が書き込まれるセルと、該セルに書き込まれた
情報を読み出すセル情報読出部とを有し、該セル情報読
出部によって読み出された情報に基づいて各種の動作を
決定するように構成することは有効である。

【００１８】

【作用】本発明では、読出手段によってメモリセルにお
ける第１，２記憶部の一方のみの情報が読み出し可能と
なり、各記憶部が“導通”状態であるかどうかがそれぞ
れ検出される。すなわち、メモリセルが２個のメモリト
ランジスタからなり、データ、及び反転データ対を記憶
する半導体記憶装置において、メモリセルのブランク状
態が検出され、このメモリセルが紫外線照射後にブラン
ク状態となっているかが確認される。

【００１９】

【実施例】以下、本発明を図面に基づいて説明する。図
１〜４は本発明に係る半導体記憶装置の一実施例を示す
図である。まず、構成を説明する。なお、図１〜４にお
いて、図１５，１６に示した従来例に付された番号と同
一番号は同一部分を示す。

【００２０】図１〜３は本実施例の要部構成を示す回路
図である。図中、３４，３４’はメモリトランジスタを
単独で読み出すセンスアンプ、２５，２５’はセンスア
ンプの３４，３４’の出力である。２８，２８’，２
９，２９’はＰチャネルトランジスタ、３０，３０’，
３１，３１’，４１，４１’，４２，４２’はＮチャネ
ルトランジスタである。

【００２１】３６はメモリトランジスタが両方とも
“１”であるかどうかを出力するためのセンスアンプの
出力の論理合成回路、２６は論理合成回路３６の論理合
成信号であり、メモリトランジスタが両方とも“１”の
ときのみ“Ｈ”となる。３９はメモリトランジスタが両
方とも“０”であるかどうかを出力するためのセンスア
ンプの出力の論理合成回路、４０は論理合成回路３９の
論理合成信号であり，メモリトランジスタが両方とも
“０”のときのみ“Ｌ”となる。

【００２２】３７は通常の読み出し差動増幅器３３の出
力と試験時のセンスアンプ３４，３４’の出力とを切り
換える論理回路、２７は論理回路３７の出力であり、出
力バッファへと至る。ＴＥＳＴ１はメモリトランジスタ
が両方とも“１”であるかどうかを試験するときに
“Ｈ”とする制御信号であり、ＴＥＳＴ０はメモリトラ
ンジスタが両方とも“０”であるかどうかを試験すると
きに“Ｈ”とする制御信号である。

【００２３】／ＴＥＳＴはＴＥＳＴ１とＴＥＳＴ０との
ノア（ＮＯＲ）論理で作られた制御信号であり、試験時
に単独で読み出すセンスアンプ３４，３４’を通常の読
み出し時にディスエーブルとするものであり、／ＴＥＳ
Ｔの反転信号であるＴＥＳＴは、差動増幅器３３を試験
時にディスエーブルとするものである。次に作用を説明
する。

【００２４】まず、通常の読み出し時は、試験時に単独
で読み出すセンスアンプ３４、３４’が／ＴＥＳＴ信号
によりディスエーブルとされるので、前述の従来例と同
様に動作し、差動増幅器３３によってデータが読み出さ
れて、差動増幅器３３を介して論理回路３７から出力さ
れる。試験時（例えば、ワード線３ａ、コラムゲート線
１３ａが選択された場合について）は、メモリトランジ
スタ１１ａがバス２３に接続され、単独で読み出される
センスアンプ３４によりメモリトランジスタ１１ａが
“導通”か“非導通”であるかによって“１”か“０”
が読み取られ、センスアンプ３４の出力２５に“Ｈ”か
“Ｌ”が出力されるとともに、メモリトランジスタ１１
ａ’がバス２３’に接続され、単独で読み出されるセン
スアンプ３４’によりメモリトランジスタ１１ａ’が
“導通”か“非導通”であるかによって“１”か“０”
が読み取られ、センスアンプ３４’の出力２５’に
“Ｈ”か“Ｌ”が出力される。

【００２５】メモリトランジスタが両方とも“１”であ
るかどうかを試験する場合は、ＴＥＳＴ１信号を“Ｈ”
として論理回路３６の出力が有効状態とされ、メモリト
ランジスタが両方とも“１”であるときのみ論理回路３
７から“Ｈ”が出力されてデータ“１”が読み出され
る。メモリトランジスタが両方とも“０”であるかどう
かを試験する場合は、ＴＥＳＴ０信号を“Ｈ”として論
理回路３９の出力が有効状態とされ、メモリトランジス
タが両方とも“０”であるときのみ論理回路３７から
“Ｌ”が出力される。

【００２６】なお、ＴＥＳＴ１は特別なパッドや端子を
追加することなしに、図４に示すような高電圧検出回路
５０により／ＰＧＭ（プログラム制御信号）等の通常の
入力端子から三値入力により与えることもでき、例え
ば、入力信号が１２Ｖ等のように、通常のＴＴＬ入力レ
ベルに比べて特に高電圧のときのみ、ＴＥＳＴ１は
“Ｈ”となり、また、ＴＥＳＴ０についても同様に与え
ることができる。

【００２７】これにより、紫外線照射により、全てのメ
モリトランジスタがブランク、すなわち、導通状態であ
ることがどうかを確認することができる。また、試験時
においては、メモリトランジスタ１１ａ，１１ａ’共に
ＦＧ２に電荷を注入し、“非導通”にできることを確認
しなければならない。図１５，１６に示す従来例では、
メモリトランジスタ１１ａ，１１ａ’を“導通”、“非
導通”とし、データ“１”を読み出して確認し、一度、
紫外線照射によりブランクにした後、メモリトランジス
タ１１ａ，１１ａ’を“非導通”、“導通”としてデー
タ“０”を読み出して確認しなければならない。

【００２８】この方法では、試験装置、紫外線照射器、
試験装置というように作業行程が長く、また、ＦＧ２の
電荷保持特性試験のための高温放置試験も２度行わなけ
ればならない。メモリトランジスタ１１ａ，１１ａ’共
にＦＧ２に電荷を注入し、“非導通”にできることにつ
いても、本実施例を用いれば、ＴＥＳＴ０を“Ｈ”と
し、データ“０”を読み出すことで確認できる。

【００２９】次に他の実施例について説明する。利用者
がデータを書き込む前に、両方のメモリトランジスタが
“導通”であることを確認する方法として、前述したよ
うに、三値入力となっている入力端子に高電圧を印加す
ることでも良いが、この場合、ＥＰＲＯＭプログラマに
は、これに対応した装置が付加されていなけらばならな
い。

【００３０】これに対して、特別な装置を付加していな
い一般のＥＰＲＯＭプログラマで、利用者がメモリトラ
ンジスタが１個で構成されているか、２個で構成されて
いるかを気にすることなく、例えば、メモリトランジス
タが１個の場合、その１個が“導通”であることを、ま
た、メモリトランジスタが２個の場合、その両方ともが
“導通”であることを確認するモードにデバイス自身が
入るように改良したものが本実施例である。

【００３１】これはデバイス自身が紫外線照射後である
かどうかを判別し、紫外線照射後のときのみ、前述した
ＴＥＳＴ１信号を“Ｈ”とし、メモリトランジスタが両
方とも“導通”であるときのみ、データ“１”と読み出
すようにするものである。図５，６は本実例例のブラン
クチェックセルの回路例を示す図であり、Ｖ_PP書込レベ
ル検出回路６０、書込論理回路６１、ブランクチェック
セルとその書込回路と読出回路６２からなる。

【００３２】Ｖ_PP書込レベル検出回路６０の出力Ｒは、
Ｖ_PPが１２Ｖ以上の書き込みレベルの場合のみ、“Ｌ”
となる。書込論理回路６１の出力ＰＭ（プログラムモー
ド信号）はＶ_PPが１２以上の書き込みレベルであり、か
つ、／ＰＧＭ（プログラム制御信号）、／ＣＥ（チップ
イネーブル信号）共に“Ｌ”の場合のみ、すなわち、プ
ログラムモードのときのみ“Ｈ”となる。

【００３３】すなわち、プログラムモードＰＭが“Ｈ”
になったということは、“１”データか“０”データが
書かれたということになり、“１”データということ
は、２個のメモリトランジスタが“導通”、“非導通”
に、“０”データということは２個のメモリトランジス
タが“非導通”、“導通”となるように、ＦＧ２に電荷
が注入されていることである。

【００３４】逆に言えば、２個のメモリトランジスタが
“導通”、“導通”であるのは、紫外線照射によりブラ
ンクにした後に一度もプログラム・モードＰＭが“Ｈ”
になったことがないデバイスであり、この判断を行うた
めにはプログラムモードＰＭが“Ｈ”になったことがあ
るかないかを記憶しておけばよい。したがって、本実施
例ではプログラムモードＰＭが“Ｈ”になるとブランク
・チェックセルが書き込まれるようになっている。

【００３５】これを詳しく説明すると、図５，６に示す
ように、プログラムモードＰＭが“Ｈ”の場合、ブラン
クチェックセルのドレインＤ、ゲートＧにＶ_PPが接続さ
れ、Ｖ_PPは書き込みレベルであるので、ブランクチェッ
クセルのＦＧ２に電荷が注入されて書き込みが行われ
る。一度、書き込みが行われれば、紫外線照射が行われ
ない限りブランクチェックセルのＦＧ２には電荷が保持
されて信号ＢＬＫが“Ｌ”となり、紫外線照射によりブ
ランクにした後に一度もプログラムされたことがなく２
個のメモリトランジスタが“導通”、“導通”である場
合、信号ＢＬＫは“Ｈ”となる。

【００３６】すなわち、デバイス自身が紫外線照射後で
あるかどうかを判別し、紫外線照射後のときのみ、前述
の実施例におけるＴＥＳＴ１＝ＢＬＫ＝“Ｈ”とし、メ
モリトランジスタが両方とも“導通”であるときのみ、
データ“１”と読み出すようにすれば、特別な装置を付
加していない一般のＥＰＲＯＭプログラマで利用者がメ
モリトランジスタが１個で構成されているか２個で構成
されているかを気にすることなく利用できる。

【００３７】具体的には、ＥＰＲＯＭに所望のデータを
書き込む場合、事前に紫外線を照射して全てのメモリト
ランジスタがブランクすなわち導通状態であることを確
認した後に、データの書き込みを行うことができる。ま
た、図５，６に示すブランクチェックセルを利用して、
デバイスが紫外線照射後の消去済のものかどうかを簡便
に見分けたり、紫外線照射が十分に行われたかどうかを
短時間に知ることができる。

【００３８】ＥＰＲＯＭの大容量化に伴い、紫外線照射
後のブランクチェックセルの読み出し時間も長くなって
きているため、本実施例のように紫外線照射後であるか
どうかを自動的に判別し、例えば、図７に示すような出
力回路によって、所定の信号を出力端子から出力するこ
とで、高電圧検出回路５０によりブランクチェックモー
ドを起動することは有効となってくる。なお、図７中の
Ｄは通常のセルを読み出したデータ信号であり、ＤＢは
図５，６に示すＢＬＫ、ＴＢは図４に示すＴＥＳＴ１で
ある。

【００３９】図８はブランクチェックセルの配置例を示
す図である。ここで、ブランクチェックセルは、図８
（ａ）に示すように、セルアレイ中にいくつか配置して
も良く、出力ＢＬＫの論理をとってブランクチェックセ
ルの全てが“１”の場合、“１”を出力するようにす
る。以上のように構成することで、セルアレイの場所的
なばらつきに対して有効である。

【００４０】また、ブランクチェックセルは、図８
（ｂ）に示すように、セルアレイの隅や辺にいくつか配
置しても良く、この場合、セルアレイ内に置くより、パ
ターン的に配置し易く、また、パッケージの消去窓の
形、大きさにもよるが、一般的に、周辺部の方が消去し
にくいので、より厳しい基準でのブランクチェックがで
きる。

【００４１】さらに、より完全なブランクチェックを行
うため、図８（ｃ）な示すように、チップの隅や辺にい
くつか配置しても良い。以上これらは、場所的なばらつ
きへの対策であるが、これと別に特性の分布を予め考慮
して、図５，６に示すブランクチェックセルとその書込
回路と読み出し回路のロードトランジスタを大きくし
て、通常セルより“１”の読み出しを特性の分布分だけ
厳しくしても良い。

【００４２】このように本実施例では、メモリセルが２
個のデータ、反転データ対を記憶するメモリトランジス
タからなる半導体記憶装置であるＥＰＲＯＭ等に対して
紫外線を照射し、全てのメモリトランジスタがブラン
ク、すなわち、導通状態であることかどうかを確認する
ことができる。また、デバイス自身が紫外線照射後であ
るかどうかを判別することで紫外線消去後の場合のみ、
メモリトランジスタが両方とも“導通”であるときの
み、データ“１”を読み出すようにすることで、特別な
装置を付加していない一般のＥＰＲＯＭプログラマで利
用者がメモリトランジスタが１個で構成されているか２
個で構成されているかを気にすることなく利用できる。

【００４３】さらに、ブランクチェックセルを利用し
て、デバイスが紫外線照射後の消去済のものがどうかを
簡便に見分けたり、紫外線照射が十分に行われたかどう
かを短時間に知ることができる。

【００４４】

【発明の効果】本発明では、読出手段によってメモリセ
ルにおける第１，２記憶部の一方のみの情報を読み出す
ことができ、各記憶部が“導通”状態であるかどうかを
それぞれ検出できる。したがって、メモリセルが２個の
メモリトランジスタからなり、データ、及び反転データ
対を記憶する半導体記憶装置において、メモリセルのブ
ランク状態を検出することがでるので、このメモリセル
が紫外線照射後にブランク状態となっているかを容易に
確認できる。

【図面の簡単な説明】

【図１】本実施例の要部構成を示す回路図である。

【図２】本実施例の要部構成を示す回路図である。

【図３】本実施例の要部構成を示す回路図である。

【図４】本実施例の高電圧検出回路を示す回路図であ
る。

【図５】本実例例のブランクチェックセルの回路例を示
す図である。

【図６】本実例例のブランクチェックセルの回路例を示
す図である。

【図７】本実施例の出力回路を示す回路図である。

【図８】ブランクチェックセルの配置例を示す図であ
る。

【図９】従来のＥＰＲＯＭのメモリトランジスタを示す
平面図である。

【図１０】図９のＡ−Ａ’線断面図である。

【図１１】図９のＢ−Ｂ’線断面図である。

【図１２】従来のＥＰＲＯＭのメモリセルアレイを示す
平面図である。

【図１３】図１２のＣ−Ｃ’線断面図である。

【図１４】図１２のＤ−Ｄ’線断面図である。

【図１５】従来例の回路を説明するための回路図であ
る。

【図１６】従来例の回路を説明するための回路図であ
る。

【符号の説明】１Ｐ型のＳｉ基板２フローティングゲート３コントロールゲート（ワード線）４Ｎ型のドレイン５Ｎ型のソース６酸化膜９，９’ ビット線１１，１１’ メモリトランジスタ１２，１２’ コラムゲートトランジスタ１３コラムゲート信号１４，１４’ Ｐチャネルトランジスタ１５，１５’ Ｐチャネルトランジスタ１６，１６’ Ｎチャネルトランジスタ１７，１７’ Ｎチャネルトランジスタ１８，１９Ｐチャネルトランジスタ２０〜２２Ｎチャネルトランジスタ２３，２３’ バス２８，２８’ Ｐチャネルトランジスタ２９，２９’ Ｐチャネルトランジスタ３０，３０’ Ｎチャネルトランジスタ３１，３１’ Ｎチャネルトランジスタ３２メモリセルアレイ３３差動増幅器３４，３４’ センスアンプ３６論理合成回路３７論理回路３８メモリセル３９論理合成回路４１，４１’ Ｎチャネルトランジスタ４２，４２’ Ｎチャネルトランジスタ５０高電圧検出回路６０Ｖ_PP書込レベル検出回路６１書込論理回路６２ブランクチェックセルとその書込回路
と読出回路

Claims

【特許請求の範囲】

【請求項１】所定情報を記憶する第１記憶部、及び該第
１記憶部に記憶される所定情報の反転情報を記憶する第
２記憶部を有する複数のメモリセルと、該複数のメモリセルをマトリクス状に配置してなるメモ
リセルアレイと、該メモリセルアレイ中の所定のメモリセルを選択する選
択手段と、該選択手段により選択されたメモリセルの該第１，２記
憶部に記憶された所定情報を読み出す読出手段と、を備え、前記読出手段は前記メモリセルの該第１，２記憶部に記
憶された各情報をそれぞれ同時に差動増幅により検出し
て読み出すことを特徴とする半導体記憶装置。
【請求項２】前記メモリセルは電気的に所定情報の書き
込みを行うとともに、該書き込んだ所定情報を紫外線照
射により消去可能な不揮発性メモリセルであり、該メモリセルに対して書き込みを行う際、自動的に所定
情報が書き込まれるセルと、該セルに書き込まれた情報を読み出すセル情報読出部
と、を有し、該セル情報読出部によって読み出された情報に基づいて
各種の動作を決定することを特徴とする請求項１記載の
半導体記憶装置。