JPH01110763A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明を次の順序で説明する。

Ａ、産業上の利用分野 ８３発明の概要 Ｃ０従来の技術（第８図） ０６発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ０作用 Ｇ、実施例 Ｇ−■　第１の実施例（第１図、第３図ａ〜第３図ｄ） Ｇ−■　第２の実施例（第２図） Ｇ−■　第３の実施例（第４図、第５図ａ〜第５図ｄ） Ｇ−■　第４の実施例（第６図、第７図ａ〜第７図ｄ） ８０発明の効果 Ａ、産業上の利用分野 本発明はスイッチングトランジスタと容量でメモリセル
が構成され、その容量のキャパシタ下部電極がスイッチ
ングトランジスタのゲート電極上部を覆って形成される
いわゆるスタックトキャパシタを存してなる半導体メモ
リ装置に関する。

Ｂ１発明の概要 本発明は、スイッチングトランジスタとそのゲート電極
上で積層された容量でメモリセルが構成された半導体メ
モリ装置において、キャパシタ下部電極表面に形成され
た誘電体膜の上面および下面を覆ってキャパシタ上部電
極を形成することにより、容量値の増大等を容易に実現
するものである。

Ｃ０従来の技術 −ｍに、スイッチングトランジスタと、そのゲート電極
上で積層された容量でメモリセルが構成される半導体メ
モリ装置が知られている。

第８図は、このような半導体メモリ装置の一例の断面を
示しており、Ｐ型のシリコン基板２００に形成されたス
イッチングトランジスタの一方の不純物領域２０１から
キャパシタ下部電極２０２がフィールド酸化膜２０４及
び層間絶縁膜２０３上に延在するように形成されている
。キャパシタ下部電極２０２上には、誘電体膜２１０を
介してキャパシタ上部電極２０５が形成されている。従
って、キャパシタ下部電極２０２の上面がキャパシタ上
部電極２０５と対向する。上記スイッチングトランジス
タの他方の不純物領域２０６の表面には、接続層２０７
を介して／ｌ配線であるビット線２０８が接続している
。

Ｄ０発明が解決しようとする問題点 上述の如き半導体メモリ装置においては、高感度化のた
めに容量のキャパシタンスの増加が望まれている。

しかしながら、容量値を増大させるために平面的に容量
の面積を増大させることは、微細化の傾向に反すること
になる。また、容量が形成される領域の段差を急峻にし
ても容量値を増大させることができるが、段差を高くし
たときには、ビット線２０８等のコンタクトが困難とな
り、ゲート電極のサイドウオール部等の加工も容易でな
くなる。

さらに誘電体膜２１０の薄膜化でも容量値が増大するが
、それでは耐圧劣化等の問題が生ずることになる。

また、ＤＲＡＭ等の半導体メモリ装置においては、α線
対策が問題とされているが、従来の如き構成の半導体メ
モリ装置では、対策が十分とは言えない。

さらに従来の半導体メモリ装置では、ゲート電極２０９
を被覆する眉間絶縁膜２０３の肩の部分の耐圧が十分得
られず、キャパシタ下部電極２０２との間の耐圧が問題
とされている。

そこで、本発明は上述の問題点に鑑み、容量値の増大を
容易に実現し、さらにα線対策や眉間耐圧についても良
好な半導体メモリ装置の提供を目的とする。

Ｅ１問題点を解決するための手段 本発明は、スイッチングトランジスタと容量でメモリセ
ルが構成され、上記容量を形成するキャパシタ上部電極
と半導体基体に接続されたキャパシタ下部電極とが上記
スイッチングトランジスタのゲート電極上部を覆って形
成された半導体メモリ装置において、上記キャパシタ下
部電極表面に形成された誘電体膜の上面および下面を覆
って上記キャパシタ上部電極が形成されたことを特徴と
する半導体メモリ装置により上述の問題点を解決する。

Ｆ０作用 上記キャパシタ下部電極表面に形成された誘電体膜の上
面および下面を覆って上記キャパシタ上部電極を形成す
ることで、キャパシタ下部電極の表面の大部分を対向電
極として用いることが可能となり、容量値が増大する。

また、上面および下面を覆って上記キャパシタ上部電極
を形成することにより、キャパシタ下部電極が上記キャ
パシタ上部電極で被覆される構造となり、α線対策や層
間耐圧についても良好な結果が得られることになる。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

Ｇ−の　第１の実施例 本実施例の半導体メモリ装置は、第２層目の多結晶シリ
コン層をキャパシタ下部電極として用い、ゲート電極上
の眉間絶縁膜を被覆する窒化膜をマスクを利用しながら
、誘電体膜をキャパシタ下部電極の上面および下面に形
成し、さらにキャパシタ下部電極を被着した半導体メモ
リ装置である。

その構造について、まず、第１図を参照しながら説明す
る。

第１図に示すように、本実施例の半導体メモリ装置は、
シリコン基板１上に選択的にフィールド酸化膜３が形成
されており、そのフィールド酸化膜３に囲まれた素子形
成領域の主面に臨んで一対のスイッチングトランジスタ
のソース・ドレイン領域として用いられる不純物領域８
．１９が形成されている。これら不純物領域８．１９は
、ゲート酸化膜２を介してシリコン基板ｌ上に形成され
るゲート電極４の直下のチャンネル形成領域を挟んで対
向している。上記ゲート電極４は、層間絶縁１１！６に
被覆されており、この眉間絶縁膜６はさらに窒化［７に
被覆されている。なお、ゲート電極５は隣接するメモリ
セルのワード選択用であり、同様に眉間絶縁膜６および
窒化膜７に被覆されている。

上記一方の不純物領域１９には、層間絶縁膜１５を開口
した開口部１４の底部に臨み且つ第２Ｎ目の多結晶シリ
コン層からなる接続Ｎ１２を介して、例えばＡ２配線層
からなるビット線１６が接続される。上記接続層１２の
下部には、一部第３層目の多結晶シリコン層（ドープト
ポリシリコン層）が支持１ｉ１３として形成される。

上記不純物領域８には、上記接続層１２と同様な第２層
目の多結晶シリコン層（ドープトポリシリコン層）から
なるキャパシタ下部電極９が形成されている。キャパシ
タ下部電極９は、断面上、シリコン基板１から略垂直に
立ち上がり、続いて二股に分かれて延在される形状とさ
れている。このキャパシタ下部電極９は、不純物領域８
との接続部分を除いて全体的に誘電体膜１０に被覆され
ている。誘電体膜１０は酸化膜のみでも良く、酸化膜、
窒化膜、酸化膜と積層させたものでも良い。

そして、特にキャパシタ下部電極９の下部は、ゲート電
極４．５を被覆する眉間絶縁膜６ではない。

すなわち、キャパシタ下部電極９の上面に誘電体膜１０
を介し且つ第３層目の多結晶シリコン層を用いて形成さ
れるキャパシタ上部電極１１が、上記誘電体膜ｌＯに沿
って回り込んで延在され、上記窒化１１７とキャパシタ
下部電極９との間にまで入り込んで形成されている。そ
して、キャパシタ上部電極１１を被覆するように、眉間
絶縁膜１５が形成され、その眉間絶縁膜１５上にはＡ１
配線からなるビット線１６が形成されている。

このような構造を有する本実施例の半導体メモリ装置は
、そのキャパシタ下部電極９がゲート電極４，５を被覆
する眉間絶縁膜６上には延在されず、キャパシタ下部電
極１１がキャパシタ下部電極６の上面および下面すなわ
ち裏面まで回り込むようにして形成されている。このた
め、その対向する電極の面積は主に上面のみで対向する
従来の半導体メモリ装置と比較して倍増することになり
、容量の容量値として大きな値が得られることになる。

また、このようなキャパシタ上部電極１１の構造によっ
ては、α線によるソフトエラーの問題も抑えられること
になり、眉間耐圧も向上する。

次に、第３図ａ〜第３図ｄを参照しながら、本実施例の
半導体メモリ装置を製造する方法について説明する。

（ａ）　　まず、第３図ａに示すように、シリコン基板
３１上に、選択酸化法により素子分離のためのフィール
ド酸化ＴＩ！１３３を形成する。次にゲート酸化膜３２
を形成し、ゲート電極用の第１Ｎ目の多結晶シリコン層
を形成する。第１層目の多結晶シリコン層上には、酸化
膜が被着される。次に、これら第１層目の多結晶シリコ
ン層等をパターニングする。パターニングによりゲート
電極３４．３５が形成される。そして、ソース・ドレイ
ン領域を形成するためのイオン注入を行う。セルファラ
インで不純物が導入され、不純物領域３８．３９が形成
される０次に、シリコン酸化膜等の全面被着を行い、こ
れをエッチバックする。すると、第１層目の多結晶シリ
コン層で形成されるゲート電極３４．３５が眉間絶縁膜
３６に被覆される。

（ｂｌ　　次に、第３図すに示すように、例えば５０〜
１００人程度薄く酸化膜を形成した後、シリコン窒化膜
等の窒化膜３７を形成する。その窒化膜３７の膜厚は例
えば１００〜３００人程度である。

この窒化膜３７は、酸化膜除去のためのマスクとして用
いられる。窒化膜３７の形成後、さらにＣＶＤシリコン
酸化膜４０を形成する。その膜厚は例えば２０００人で
ある。ＣＶＤシリコン酸化膜４０の形成後、各不純物領
域３８．３９とのコンタクトをとるための開口部を形成
する。

（Ｃ）　　次に、ＣＶＤシリコン酸化膜４０上から、第
２Ｎ目の多結晶シリコン層を形成する。この多結晶シリ
コン層はドープトポリシリコン層であり、各不純物領域
３８．３９の表面でそれぞれその不純物領域３８．３９
と接続する０次いで、ＣＶＤシリコン酸化膜４０上に形
成した第２Ｎ目の多結晶シリコン店をパターニングし、
キャパシタ下部電極４１と、接続層４２とを形成する。

そして、第３図Ｃに示すように、上記ＣＶＤシリコン酸
化膜４・０をフッ酸等によりエツチングし除去する。こ
のとき、上記ＣＶＤシリコン酸化膜４０の下地層は、窒
化Ｂ３７であり、従って窒化膜３７に被覆されている眉
間絶縁膜３６は除去されない。そして、それぞれ各不純
物領域３８．３９から直立し、中空において基板主面内
方向に延在される形状のキャパシタ下部電極４１および
接続層４２が形成される。

（ｄ）　　このように中空で延在されるキャパシタ下部
電極４１および接続層４２を形成した後、キャパシタ下
部電極４１および接続層４２の表面全体に酸化膜若しく
は酸化膜、窒化膜、酸化膜を積層させた誘電体膜４３を
形成する。この誘電体膜４３は、上記キャパシタ下部電
極４１の上面、側面、下面に亘ってキャパシタ下部電極
４１を覆うことになる。

このような誘電体Ｉｆ！Ｉ４３の形成後、第３図ｄに示
すように、全面に第３層目の多結晶シリコン層（ドープ
トポリシリコン層）を形成する。この第３層目の多結晶
シリコン層は、例えば低圧のＣＶＤ法等により形成する
ことができ、キャパシタ下部電極４１の全面を被覆した
誘電体膜４３をさらに被覆するように形成される。すな
わち、上述のマスクとして用いた窒化膜３７とキャパシ
タ下部電極４１の下面に形成された誘電体膜４３との間
の間隙にも第３層目の多結晶シリコン層が十分に充填さ
れる。

次に、この多結晶シリコン層がパターニングされる。パ
ターニングは、キャパシタ上部電極４４として機能する
領域と、接続層４２を支持する支持層４５を分離する目
的で行われる。このパターニングの後、全面に眉間絶縁
膜４６が形成される。

次に、その眉間絶縁膜４６の接続層４２上に開口部４７
が形成され、リフローの後、Ａｌ配線層が形成され、そ
のＡｌ配線層がビット線４８として用いられる。そして
、おおよそ上述の実施例の構造を有する半導体メモリ装
置が完成する。

なお、上述の実施例において、接続層１２，４２は無く
とも良い、マスクとして機能する窒化膜は、その上部に
形成され且つ除去される層との選択比がとれる材料であ
れば良い。

Ｇ−■　第２の実施例 本実施例は、第１の実施例の変形例であり、第２図に示
すように、キャパシタ下部電極５０の形状を変えた例で
ある。

第２の実施例の半導体メモリ装置は、第１の実施例と同
様に、シリコン基板５１のフィールド酸化膜５２に囲ま
れた素子形成領域において、２つのゲート電極５３．５
４の間の基板にスイッチングトランジスタの一方の不純
物領域５５が形成されている。各ゲート電極５３．５４
は、眉間絶縁膜５６に被覆され、さらにキャパシタ下部
電極５０の露出の際のマスクとして機能する窒化ｌ！５
７に被覆されている。

そして、このような窒化膜５７に被覆されたゲート電極
５３．５４上に延在されるキャパシタ下部電極５０は、
本実施例では、特に２段重ねの形状を有している。すな
わち、キャパシタ下部電極５０は、第２層目の多結晶シ
リコン層５８と、第３層目の多結晶シリコン層５９とか
ら構成されている。上記第２層目の多結晶シリコンＪｉ
５Ｂの形状は、断面上、略垂直に立ち上がり、徐々に二
股に別れて主面内方向に拡がり、各ゲート電極５３゜５
４上にまでそれぞれ延在される形状を有している。この
第２層目の多結晶シリコン層５８の下面は、誘電体膜６
０が被覆され、さらにキャパシタ上部電極６１が上記窒
化膜５７との間で充填されている。上記第３層目の多結
晶シリコン層５９も同様に、断面上、第２層目の多結晶
シリコン層５８上から略垂直に立ち上がり、徐々に二股
に別れて主面内方向に拡がり、各ゲート電極５３．５４
上にまでそれぞれ延在される形状を有している。

この第３Ｎ目の多結晶シリコン層５９の各ゲート電極５
３．５４上まで延在された終端部は、第２層目の多結晶
シリコン７１５Ｂの終端部と隔間されており、これら２
層の多結晶シリコン層５８，５９とで２枚の平行な板が
その中心部を除いて向がい合った形状とされている。こ
の第３層目の多結晶シリコン層５９も同様に、全体が誘
電体膜６゜に被覆されており、特に第２層目の多結晶シ
リコンＮ５８との間ではキャパシタ上部電極６１が充填
されている。

このような形状を存するキャパシタ下部電極５０には、
上述のように、キャパシタ上部電極６１が誘電体膜６０
を介して被覆される。すなわち、第２層目の多結晶シリ
コンＮ５８の下面や第３層目の多結晶シリコン１１１５
９の下面にもキャパシタ下部電極６１が形成されている
。

なお、これらキャパシタは、眉間絶縁膜６２に被覆され
ている。そして、その上部に形成されるビット線６３は
、支持層６６に支持された接続層６５を介してスイッチ
ングトランジスタの他方の不純物領域６４と接続する。

上述の構造を有する本実施例の半導体メモリ装置は、キ
ャパシタ下部電極５０の形状が２段重ねの形状とされ、
容量値が従来のものと比較し大きなものとなる。また、
α線によるソフトエラーの問題も抑えられることになり
、眉間耐圧も向上する。また、さらに変形例として３段
重ねやそれ以上に積層する形状のキャパシタ下部電極と
す・ることもできる。

ここで、本実施例の半導体メモリ装置を製造する方法に
ついては、第１の実施例の半導体メモリ装置の製造工程
において、キャパシタ下部電極を形成する工程を繰り返
せば良い、キャパシタ下部電極を離間して積層するため
のＣＶＤシリコン酸化膜については、−度の工程でエツ
チング除去できることになる。

Ｇ−■　第３の実施例 本実施例の半導体メモリ装置は、キャパシタ下部電極を
第２の実施例と同様な２段重ねの構造とし、上段のキャ
パシタ下部電極だけが誘電体膜を介して下面にもキャパ
シタ上部が充填される構造としたものである。

その構造について、まず、第４図を参照しながら説明す
る。

第４図に示すように、本実施例の半導体メモリ装置は、
シリコン基板７１上に選択的にフィールド酸化膜７３が
形成されており、そのフィールド酸化膜７３に囲まれた
素子形成領域の主面に臨んで一対のスイッチングトラン
ジスタのソース・ドレイン領域として用いられる不純物
領域７８．７９が形成されている。これら不純物領域７
８．７９は、ゲート酸化膜７２を介してシリコン基板７
１上に形成されるゲート電極７４の直下のチャンネル形
成領域を挟んで対向している。上記ゲート電極７４は、
眉間絶縁＠７６に被覆されており、この眉間絶縁膜７６
はさらに窒化膜７７に被覆されている。なお、ゲート電
極７５は隣接するメモリセルのワード選択用であり、同
様に眉間絶縁膜７６および窒化膜７７に被覆されている
。

上記一方の不純物領域７９には、第２層目の多結晶シリ
コン層からなる接続層８９が一対のスイッチングトラン
ジスタのゲート電極７４．７４の間でそれぞれ窒化膜７
７にその一部が重なる形状で接続されている。この接続
層８９上には、第４層目の多結晶シリコン層８３の一部
を用いて形成された支持層８６が形成され、その上に第
３層目の多結晶シリコン層を接続層８７が形成されてい
る。この接続層８７は、眉間絶縁膜８４を開口した開口
部８８の底部に臨み、例えば／ｌ配線層からなるビット
線８５と接続される。従って、ビット線８５は、接続層
８７と接続層８９を介して上記不純物領域７９と接続す
る。

上記不純物領域７日には、第２層目の多結晶シリコン層
と第３Ｎ目の多結晶シリコン層からなるキャパシタ下部
電極が形成されている。ここで、第２層目の多結晶シリ
コン層で形成されたキャパシタ下部電極を第２層目のキ
ャパシタ下部電極８０とし、第３層目の多結晶シリコン
層で形成されたキャパシタ下部電極を第３層目のキャパ
シタ下部電極８１とする。第２層目のキャパシタ下部電
極８２は、ゲート電極７４．７５の間の開口部で露出し
た不純物領域７８と接続し、各ゲート電極７４．７５上
の窒化膜７７上に延在されている。

第３層目のキャパシタ下部電極８１は、その第２層目の
キャパシタ下部電極８ｏに開口部上で接続し、そこから
第２Ｎ目のキャパシタ下部電極８゜と離間するように立
ち上がり、続いて二股に分がれて延在される形状とされ
ている。これら第２層目および第３層目のキャパシタ下
部電極８ｏ、８１は、不純物領域７８との接続部分およ
び第２層目のキャパシタ下部電極８ｏが窒化膜７７と接
する部分を除いて全体的に誘電体膜８２に被覆されてい
る。誘電体膜８２は酸化膜のみでも良く、酸化膜、窒化
膜、酸化膜と積層させたものでも良い。

このような誘電体膜８２に被覆されるキャパシタ下部電
極は、第２層目のキャパシタ下部電極８゜と第３層目の
キャパシタ下部電極８１の間の領域が、誘電体膜８２を
介して第４層目の多結晶シリコン層であるキャパシタ下
部電極８３で充填されている。すなわち、キャパシタ上
部電極８３は、上記第３層目のキャパシタ下部電極８１
上を被覆し、さらにその側部を覆って、第２層目のキャ
パシタ下部電極８０と第３層目のキャパシタ下部電極８
１の間に充填され、さらに第２層目のキャパシタ下部電
極８０の側部までを被覆している。そして、キャパシタ
上部電極８３を被覆するように、眉間絶縁膜８４が形成
され、その眉間絶縁膜８４上にはＡ２配線からなるビッ
ト線８５が形成されている。

このような構造を有する本実施例の半導体メモリ装置は
、キャパシタ上部電極８３が第３Ｎ目のキャパシタ下部
電極８１の上面および下面すなわち裏面まで回り込むよ
うにして形成され、さらに第２層目のキャパシタ下部電
極８ｏの上面でも対向電極を形成するように設けられて
いる。このため、その対向する電極の面積は主に上面の
みで対向する従来の半導体メモリ装置と比較して倍増す
ることになり、容量の容量値として大きな値が得られる
ことになる。

次に、本実施例の半導体メモリ装置を製造する方法につ
いて、第５図ａ〜第５図ｄを参照しながら説明する。

（ａ）　　まず、第５図ａに示すように、シリコン基板
９１上に、選択酸化法により素子分離のためのフィール
ド酸化膜９３を形成する０次にゲート酸化膜９２を形成
し、ゲート電極用の第１層目の多結晶シリコン層を形成
する。多結晶シリコン層でなく高融点金属層やこれらの
複合層でも良い。第１層目の多結晶シリコン層上には、
酸化膜が被着される０次に、これら第１Ｎ目の多結晶シ
リコン層等をパターニングする。バターニングによりゲ
ート電極９４．９５が形成される。そして、ソース・ド
レイン領域を形成するためのイオン注入を行う、セルフ
ァラインで不純物が導入され、不純物領域９８．９９が
形成される。イオン注入前にサイドウオール部を設け、
いわゆるＬＤＤ　（ライトリイ・ドープト・ドレイン）
構造とすることもできる０次に、シリコン酸化膜等の全
面被着を行い、第１層目の多結晶シリコン層で形成され
るゲート電極９４．９５を眉間絶縁膜９６で被覆する。

次に、シリコン窒化膜等の窒化膜９７を形成する。

その窒化膜９７の膜厚は例えば５００Å以上であり、例
えば低圧ＣＶＤ法により形成される。この窒化膜９７は
、酸化膜除去のためのマスクとして用いられる。窒化膜
９７の形成後、上記不純物領域９８．９９を露出するよ
うに、各開口部１００゜１０１が形成される。

（ｂ）　　このような開口部１００．１０１の形成後、
第５図すに示すように、全面に第２層目の多結晶シリコ
ンＮ（ドープトポリシリコン層）が形成される。この第
２層目の多結晶シリコン層の膜厚は、１０００人〜２０
００人である。第２層目の多結晶シリコン層は、上記各
開口部１００，１０１の内部で上記各不純物領域９８．
９９と接続し、大部分は窒化膜９７上に形成される０次
に、この第２層目の多結晶シリコン層がパターニングさ
れる。

パターニングによって、上記不純物領域９Ｂ上では、開
口部１００を介して第２層目のキャパシタ下部電極１０
２が形成され、上記不純物領域９９上では、開口部１０
１を介して接続層１０３が形成される。

第２７１！Ｉ目の多結晶シリコン層のパターニング後、
全面にＣＶＤシリコン酸化膜１０４を形成する。

ＣＶＤシリコン酸化膜１０４は２３０層等でも良い、こ
のＣＶＤシリコン酸化膜１０４の膜厚は、例えば１００
０〜２０００人程度とされる。

（ｃ）ＣＶＤシリコン酸化膜１０４の形成後、上記第２
層目のキャパシタ下部電極１０２とコンタクトをとるた
めの開口部１０５が形成され、上記接続層１０３とのコ
ンタクトをとるための開口部１０６が形成される。

次に、これら開口部１０５，１０６が設けられたＣＶＤ
シリコン酸化膜１０４上から、第３層目の多結晶シリコ
ン層を形成する。この多結晶シリコン層はドープトポリ
シリコン層であり、例えば膜厚は、１０００〜２０００
人である。この多結晶シリコン層は、上記開口部１０５
，１０６でそれぞれ第２層目のキャパシタ下部電極１０
２、接続層１０３と接続する。

次に、上記第３層目の多結晶シリコン層をパターニング
する。開口部１０５を介して第２層目のキャパシタ下部
電極１０２と接続するパターンは、第３層目のキャパシ
タ下部電極１０７とされ、開口部１０６を介して上記接
続層１０３と接続するパターンは、接Ｖｔ、層１０８と
される。

（ｄ）　　このような第２層目のキャパシタ下部電極１
０２および第３層目のキャパシタ下部電極１０７からな
るキャパシタ下部電極を形成した後、上述のＣＶＤシリ
コン酸化膜１０４をエツチング除去する。このエツチン
グには、例えば濃いフッ酸が用いられる。そして、この
とき各キャパシタ下部電極間の入りくんだところでは、
多結晶シリコン層であるために、水やフッ酸が残留する
ような問題は生じない、このようなＣＶＤシリコン酸化
膜１０４のエツチング除去から、第２層目のキャパシタ
下部電極１０２と第３層目のキャパシタ下部電極１０７
の間には、間隙部が形成されることになる。

次に、第２層目のキャパシタ下部電極１０２および第３
層目のキャパシタ下部電極１０３の表面全体に酸化膜若
しくは酸化膜、窒化膜、酸化膜を積層させた誘電体膜１
０９を形成する。この誘電体膜１０９は、上記第３層目
のキャパシタ下部電極１０７の上面、側面、下面に亘っ
てキャパシタ下部電極１０７を覆い、さらに第２層目の
キャパシタ下部電極１０２の上面を覆う。

次に、上記誘電体膜１０９の形成後、第５図ｄに示すよ
うに、全面に第４Ｎ目の多結晶シリコン層（ドープトポ
リシリコン層）を形成する。この第４層目の多結晶シリ
コン層は、例えば減圧のＣＶＤ法等により形成すること
ができ、第２Ｎ目のキャパシタ下部電極１０２及び第３
層目のキャパシタ下部電極１０７の全面を被覆した誘電
体膜１０９をさらに被覆するように形成される。すなわ
ち、上記第２層目のキャパシタ下部電極１０２の上面や
、第３層目のキャパシタ下部電極１０７の下面の間隙に
も第４Ｎ目の多結晶シリコン層が十分に充填される。

次に、この多結晶シリコン層がパターニングされる。パ
ターニングは、キャパシタ上部電極１１０として機能す
る領域と、上記接続層１０日を支持する支持Ｊｉｌｌｌ
を分離する目的で行われる。

このパターニングの後、従来の半導体メモリ装置の製造
方法と同様に、全面に眉間絶縁膜１１２が形成される。

次に、その層間絶縁膜１１２の接続Ｎ１０８上に開口部
１１３が形成され、リフローの後、Ａ１．配線層が形成
され、そのＡｎ配線層がビット線１１４として用いられ
る。

Ｇ−■　第４の実施例 本実施例の半導体メモリ装置は、第２層目の多結晶シリ
コン層をキャパシタ下部電極として用い、ゲート電極上
の眉間絶縁膜を除去して、そこにキャパシタ上部電極を
被着した半導体メモリ装置である。その構造について、
まず、第６図を参照しながら説明する。

第６図に示すように、本実施例の半導体メモリ装置は、
シリコン基板１２１上に選択的にフィールド酸化膜１２
３が形成されており、そのフィールド酸化膜１２３上に
はマスクのための窒化膜１２７が形成されている。その
フィールド酸化膜１２３に囲まれた素子形成領域の主面
に臨み、一対のスイッチングトランジスタのソース・ド
レイン領域として用いられる不純物領域１２８，１２９
が形成されている。これら不純物領域１２８，１２９は
、ゲート酸化膜１２２を介してシリコン基板１２１上に
形成されるゲート電極１２４の直下のチャンネル形成領
域を挟んで対向している。上記ゲート電極１２４は、そ
の表面の酸化等からなり後述する誘電体膜１３１と同時
に形成された眉間絶縁膜１２６に被覆されている。なお
、ゲート電極１２５は隣接するメモリセルのワード選択
用である。

上記一方の不純物領域１２９には、ゲート電極１２４．
１２５の間で形成された第２層目の多結晶シリコン層か
らなる接続層１３３を介して、例えばＡ２配線層からな
るビット線１３５が接続される。上記接続層１３３の下
部には、一部第３層目の多結晶シリコン層（ドープトポ
リシリコン層）が支持層１３６として形成される。

上記不純物領域１２８には、上記接続層１３３と同様な
第２層目の多結晶シリコン層（ドープトポリシリコン層
）からなるキャパシタ下部電極１３０が形成されている
。キャパシタ下部電極１３０は、断面上、シリコン基板
１２１から略垂直に立ち上がり、続いて二股に分かれて
延在される形状とされている。このキャパシタ下部電極
１３０は、不純物領域１２８との接続部分を除いて全体
的に誘電体１ｔ！Ｊ１３１に被覆されている。誘電体膜
１３１は酸化膜のみでも良く、酸化膜、窒化膜。

酸化膜と積層させたものでも良い、そして、特に本実施
例の半導体メモリ装置においては、キャパシタ下部電極
１３０の下面に、ゲート電極を被覆する層間絶縁膜が形
成されない、キャパシタ下部電極１３０の上面に誘電体
１１１１３１を介し且つ第３層目の多結晶シリコン層を
用いて形成されるキャパシタ上部電極１３２が、上記誘
電体膜１３１に沿って回り込んで延在され、上記ゲート
電極１２４．１２５とキャパシタ下部電極１３０との間
充填されている。

そして、そのキャパシタ下部電極１３０の上面のみなら
ず下面も被覆するキャパシタ上部電極１３２をさらに被
覆するように、眉間絶縁膜１３４が形成され、その層間
絶縁膜１３４上にはＡｌ配線からなるビット線１３５が
形成されている。

このような構造を有する本実施例の半導体メモリ装置は
、そのキャパシタ下部電極１３０とゲート電極１２４，
１２５と間の間隙で、キャパシタ上部電極１３２が十分
に回り込むように形成されている。このため、その対向
する電極の面積は主に上面のみで対向する従来の半導体
メモリ装置と比較して倍増することになり、容量の容量
値として大きな値が得られることになる。

また、このようなキャパシタ上部電極１３２の構造によ
っては、α線によるソフトエラーの問題も抑えられるこ
とになり、第１層目の多結晶シリコン層と第２層目の多
結晶シリコン層の間の眉間耐圧も向上する。

次に、第７図ａ〜第７図ｄを参照しながら、本実施例の
半導体メモリ装置を製造する方法について説明する。

（ａ）　　まず、第７図ａに示すように、シリコン基板
１４１上に、選択酸化法により素子分離のためのフィー
ルド酸化膜１４３を形成する。次にゲート酸化膜１４２
を形成し、選択的にフィールド酸化膜１４３上に窒化膜
１４７を形成する。この窒化膜１４７はフィールド酸化
膜１４３をエツチングによる除去から保護するために形
成される。次に。

上記ゲート酸化膜１４２上にゲート電極用の第１層目の
多結晶シリコン層を形成する。続いて、これら第１層目
の多結晶シリコン層をパターニングする。パターニング
によりゲート電極１４４，１４５が形成される。ゲート
電極１４４，１４５のパターニング後、全面にＣＶＤシ
リコン酸化膜１４６を形成し、これをＲＹＥ（反応性イ
オンエツチング）によりエッチバックする。そして、ソ
ース・ドレイン領域を形成するためのイオン注入を行う
、このイオン注入からセルファラインで不純物が導入さ
れ、不純物領域１４８，１４９が形成される。次に、各
不純物領域１４８，１４９の窓明けを行って、全面に第
２層目の多結晶シリコン層を形成する。この多結晶シリ
コン層はドープトポリシリコン層であり、各不純物領域
１４８，１４９の表面でそれぞれ当該不純物領域１４８
，１４９と接続し、且つ上記ＣＶＤシリコン酸化膜１４
６上で延在される。次いで、ＣＶＤシリコン酸化膜１４
６上に形成した第２層目の多結晶シリコン層をパターニ
ングし、キャパシタ下部電極１５０と、接続層１５１と
を形成する。

（ｂ）　　次に、第５図すに示すように、上記ＣＶＤシ
リコン酸化膜１４６をフッ酸等によりエツチングし除去
する。このとき、上記フィールド酸化膜１４３上には窒
化膜１４７が形成されており、フィールド酸化膜１４３
は素子分離領域として残存する。また、ゲート酸化膜１
４２は、熱酸化で形成されるため、ゲート電極１４４，
１４５の周囲では、主にＣＶＤシリコン酸化膜１４６が
除去されて行く。

すると、シリコン基板１４１の主面上では、ゲート酸化
膜１４２上のゲート電極１４４，１４５が露出され、そ
れらゲート電極１４４，１４５とは、離間してそれぞれ
各不純物領域１４８，１４９から直立し、中空において
基板主面内方向に延在される形状のキャパシタ下部電極
１５０．接続層１５１が形成される。

（Ｃ）　　このように中空で延在されるキャパシタ下部
電極１５０および接続層１５１を形成した後、キャパシ
タ下部電極１５０および接続層１５１の表面全体に酸化
膜若しくは酸化膜、窒化膜５酸化膜を積層させた誘電体
膜１５２を形成し、同時に、上記ゲート電極１４４，１
４５の表面全体に眉間絶縁膜１５３を形成する。上記誘
電体膜１５２は、上記キャパシタ下部電極１５０の上面
、側面、下面に亘って当該キャパシタ下部電極１５０を
覆うことになる。また、ゲート電極１４４，１４５を被
覆する眉間絶縁膜１５３は、各ゲート電極１４４．１４
５の側面や上面を被覆することになる。

このような誘電体膜１５２や層間絶縁膜１５３の形成後
、全面に第３層目の多結晶シリコン層（ドープトポリシ
リコンＮ）を形成する。この第３層目の多結晶シリコン
層は、例えば減圧のＣＶＤ法等により形成することがで
き、キャパシタ下部電極１５０の全面を被覆した誘電体
膜１５２をさらに被覆すると共に上記ゲート電極１４４
．１４５を被覆する眉間絶縁膜１５３をさらに被覆する
ように形成される。すなわち、キャパシタ下部電極１５
０の下面に形成された誘電体膜１５２とゲート電極１４
４，１４５上の眉間絶縁膜１５３の間の間隙にも第３Ｎ
目の多結晶シリコン層が十分に充填される。

次に、この第３層目の多結晶シリコン層がパターニング
される。パターニングは、キャパシタ上部電極１５４と
して機能する領域と、上記接続層１５１を支持する支持
層１５５を分離する目的で行われる。

（ｄ）　　次に、このパターニングの後、上記全面に層
間絶縁膜１５６が形成され゛る。次に、その眉間絶縁膜
１５６の接続層１５１上に開口部１５７が形成され、リ
フローの後、Ａｌ配線層が形成され、その人ｌ配線層が
ビット線１５８として用いられる０以上の工程から実施
例の構造を存する半導体メモリ装置が完成する。

なお、上述の実施例において、接続層１５１を設けない
構造とすることもできる。また、キャパシタ下部電極１
５０を一層だけで形成したが、第２の実施例のように、
さらに多層に積層する構造とすることも可能である。

Ｈ，発明の効果 本発明の半導体メモリ装置は、上述のように、キャパシ
タ下部電極が上面のみならず下面までも誘電体膜が形成
され、かつキャパシタ上部電極が対向する構造を有して
いるため、その容量の容量値が増大し、高感度化を図る
ことができる。また、特に微細化、高集積化を図る場合
に有利である。

また、本実施例の半導体メモリ装置は、キャパシタ下部
電極がキャパシタ上部電極に覆われる構造を有すること
から、α線によるソフトエラーによる悪影響を低減させ
ることができる。また、上記キャパシタ上部電極の構造
から、第１層目の多結晶シリコン層と第２層目の多結晶
シリコン層の間の層間耐圧の劣化も抑えることができる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例にかかる半導体メモリ装
置の断面図、第２図は本発明の第２の実施例にかかる半
導体メモリ装置の断面図、第３図ａ〜第３図ｄは本発明
の第１の実施例にかかる半導体メモリ装置の製造方法を
説明するためのそれぞれ工程断面図、第４図は本発明の
第３の実施例にかかる半導体メモリ装置の断面図、第５
図ａ〜第５図ｄは本発明の第３の実施例にかかる半導体
メモリ装置の製造方法を説明するためのそれぞれ工程断
面図、第６図は本発明の第４の実施例にかかる半導体メ
モリ装置の断面図、第７図ａ〜第７図ｄは本発明の第４
の実施例にかかる半導体メモリ装置の製造方法を説明す
るためのそれぞれ工程断面図である。また、第８図は従
来の半導体メモリ装置の一例を説明するための断面図で
ある。 １．３１，５１，７１．９１，１２１，１４１・・・シ
リコン基板 ８．１９．３Ｂ、３９，５５，６４．７Ｂ、７９゜９８
．９９，１２８．１２９１４８．１４９・・・不純物領
域 ４．５．３４．３５．５３．５４，７４．７５゜９４．
９５，１２４．．１２５，１４４，１４．５・・・ゲー
ト電極 ９．４１，５０，８０，８１，１０２，１０７゜１３０
．１５０・・・キャパシタ下部電極１０．４３．６０．
８２，１０９，１３１，１５２・・・誘電体膜 １１．４４．６１，８３，１１０，１３２．１５４・・
・キャパシタ上部電極 ７．３７，５７，７７．９７，１２７，１４７・・・窒
化膜 特許出願人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名） 第１図 第２図 第３図ａ 第３図す 第３図Ｃ 第５図ａ 第５図ｂ ｊｌｔｓ図Ｃ 第５図ｄ １ズを社）チミ、４（２） 第８図

Claims (1)

1. 【特許請求の範囲】 スイッチングトランジスタと容量でメモリセルが構成さ
   れ、上記容量を形成するキャパシタ上部電極と半導体基
   体に接続されたキャパシタ下部電極とが上記スイッチン
   グトランジスタのゲート電極上部を覆って形成された半
   導体メモリ装置において、 上記キャパシタ下部電極表面に形成された誘電体膜の上
   面および下面を覆って上記キャパシタ上部電極が形成さ
   れたことを特徴とする半導体メモリ装置。