JPH04329666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04329666A JPH04329666A JP3126874A JP12687491A JPH04329666A JP H04329666 A JPH04329666 A JP H04329666A JP 3126874 A JP3126874 A JP 3126874A JP 12687491 A JP12687491 A JP 12687491A JP H04329666 A JPH04329666 A JP H04329666A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
スタックキャパシタを備えた半導体装置に関する。
スタックキャパシタを備えた半導体装置に関する。
【０００２】
【従来の技術】スタックキャパシタを備えた半導体装置
としてＤＲＡＭ構成の半導体記憶装置があり、半導体基
板上に誘電体膜と導電膜を積層し、この導電膜を対向電
極とすることでキャパシタを構成して情報蓄積部を構成
している。従来、この種の半導体装置としては、例えば
図１２に示す構造が用いられている。尚、同図の（ａ）
は平面図、（ｂ）はそのＢ−Ｂ線に沿う断面図である。
としてＤＲＡＭ構成の半導体記憶装置があり、半導体基
板上に誘電体膜と導電膜を積層し、この導電膜を対向電
極とすることでキャパシタを構成して情報蓄積部を構成
している。従来、この種の半導体装置としては、例えば
図１２に示す構造が用いられている。尚、同図の（ａ）
は平面図、（ｂ）はそのＢ−Ｂ線に沿う断面図である。
【０００３】即ち、図１２のように、半導体基板１上に
ＬＯＣＯＳ法により、素子分離用フィールド酸化膜２を
形成する。そして、絶縁膜及びその上にリン拡散して抵
抗を下げたポリシリコン膜を形成し、ホトリソグラフィ
技術とドライエッチング技術を用いてゲート絶縁膜３及
びゲートポリシリコン膜４を形成する。又、これらをマ
スクとしてヒ素をイオン注入し、熱処理してＮ＋ 拡散
層２２を形成し、トランスファートランジスタを形成す
る。次に、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法：以下、ＣＶＤ法と略
す）又は、高温酸化法（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅ Ｏｘｉｄｅ法：以下、ＨＴＯ法と略す）により、
第１層間絶縁膜５を形成し、ホトリソグラフィ技術とド
ライエッチング技術を用いて、第１容量コンタクト８を
形成する。
ＬＯＣＯＳ法により、素子分離用フィールド酸化膜２を
形成する。そして、絶縁膜及びその上にリン拡散して抵
抗を下げたポリシリコン膜を形成し、ホトリソグラフィ
技術とドライエッチング技術を用いてゲート絶縁膜３及
びゲートポリシリコン膜４を形成する。又、これらをマ
スクとしてヒ素をイオン注入し、熱処理してＮ＋ 拡散
層２２を形成し、トランスファートランジスタを形成す
る。次に、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法：以下、ＣＶＤ法と略
す）又は、高温酸化法（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅ Ｏｘｉｄｅ法：以下、ＨＴＯ法と略す）により、
第１層間絶縁膜５を形成し、ホトリソグラフィ技術とド
ライエッチング技術を用いて、第１容量コンタクト８を
形成する。
【０００４】更に、全面にリン拡散して抵抗を下げたポ
リシリコン膜を形成し、ホトリソグラフィ技術とドライ
エッチング技術によって容量の対極としてポリシリコン
膜（以後、蓄積ポリシリコン膜と称する。）１９を形成
する。ここで、キャパシタの容量は、蓄積ポリシリコン
膜１９の上面の面積と、側面積の合計に比例する。そこ
で蓄積ポリシリコン膜１９の膜厚を厚くすることで側面
積を広くして、容量を大きくすることが考えられる。し
かし、素子間の表面の凹凸を激しくすることから、厚く
することはできない。
リシリコン膜を形成し、ホトリソグラフィ技術とドライ
エッチング技術によって容量の対極としてポリシリコン
膜（以後、蓄積ポリシリコン膜と称する。）１９を形成
する。ここで、キャパシタの容量は、蓄積ポリシリコン
膜１９の上面の面積と、側面積の合計に比例する。そこ
で蓄積ポリシリコン膜１９の膜厚を厚くすることで側面
積を広くして、容量を大きくすることが考えられる。し
かし、素子間の表面の凹凸を激しくすることから、厚く
することはできない。
【０００５】次に、全面に容量絶縁膜２０及び容量のも
う一方の対極として、ポリシリコン膜（以後、容量ポリ
シリコン膜と称する。）２１を形成し、ホトリソグラフ
ィ技術とドライエッチング技術によって所要の形状とす
る。最後に、ＣＶＤ法を用いて全面にホウ素とリンを含
有した酸化シリコンからなる第２層間絶縁膜１２を形成
し、リソグラフィ技術とウェットとドライエッチング技
術を用いてデジット用コンタクト１３を得る。
う一方の対極として、ポリシリコン膜（以後、容量ポリ
シリコン膜と称する。）２１を形成し、ホトリソグラフ
ィ技術とドライエッチング技術によって所要の形状とす
る。最後に、ＣＶＤ法を用いて全面にホウ素とリンを含
有した酸化シリコンからなる第２層間絶縁膜１２を形成
し、リソグラフィ技術とウェットとドライエッチング技
術を用いてデジット用コンタクト１３を得る。
【０００６】
【発明が解決しようとする課題】この従来のスタックキ
ャパシタを備えた半導体装置では、素子が微細化するに
従って、蓄積ポリシリコン膜１９と容量ポリシリコン膜
２１の間の面積が減少してしまい小さな電荷しか蓄える
ことができないという問題があった。そこで、蓄積ポリ
シリコン膜１９の膜厚を厚くして側面積を大きくするこ
とで、両ポリシリコン膜の対向面積を大きくする対策が
考えられている。しかしながら、この対策では、現在４
ＭＤＲＡＭにおいて採用されているセルサイズを考える
と平面的に３μｍ× １．５μｍ高さ ０．４μｍの蓄
積ポリシリコン膜を用いている。容量に関係する面積は
、３μｍ× １．５μｍ＋（３μｍ＋ １．５μｍ）×
２× ０．４μｍ＝ ８．１μｍ２ となる。そこで、
単純的に平面的な面積を４分の１にすると高さは１．５
５μｍ、即ち現在の ３．９倍にしなければ、同じ面積
を得ることはできない。、これは素子の凹凸をさらに激
しくしてしまうという問題点がある。このため、現状の
セル構造では、蓄積ポリシリコン膜と容量ポリシリコン
膜の間に挟まれた領域のみが容量として必要であり、容
量を大きくするということが非常に困難な構造であるこ
とがわかる。本発明の目的は小さい面積でかつ厚さを大
きくすることなく容量の増大を図った半導体装置を提供
することにある。
ャパシタを備えた半導体装置では、素子が微細化するに
従って、蓄積ポリシリコン膜１９と容量ポリシリコン膜
２１の間の面積が減少してしまい小さな電荷しか蓄える
ことができないという問題があった。そこで、蓄積ポリ
シリコン膜１９の膜厚を厚くして側面積を大きくするこ
とで、両ポリシリコン膜の対向面積を大きくする対策が
考えられている。しかしながら、この対策では、現在４
ＭＤＲＡＭにおいて採用されているセルサイズを考える
と平面的に３μｍ× １．５μｍ高さ ０．４μｍの蓄
積ポリシリコン膜を用いている。容量に関係する面積は
、３μｍ× １．５μｍ＋（３μｍ＋ １．５μｍ）×
２× ０．４μｍ＝ ８．１μｍ２ となる。そこで、
単純的に平面的な面積を４分の１にすると高さは１．５
５μｍ、即ち現在の ３．９倍にしなければ、同じ面積
を得ることはできない。、これは素子の凹凸をさらに激
しくしてしまうという問題点がある。このため、現状の
セル構造では、蓄積ポリシリコン膜と容量ポリシリコン
膜の間に挟まれた領域のみが容量として必要であり、容
量を大きくするということが非常に困難な構造であるこ
とがわかる。本発明の目的は小さい面積でかつ厚さを大
きくすることなく容量の増大を図った半導体装置を提供
することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
蓄積用導電膜の上側及び下側に夫々絶縁膜を介して対向
電極としての容量用導電膜を形成する。又、蓄積用導電
膜を上下に２層に構成し、これら蓄積用導電膜の上側、
下側及び中間に夫々絶縁膜を介して３層の容量用導電膜
を形成してもよい。
蓄積用導電膜の上側及び下側に夫々絶縁膜を介して対向
電極としての容量用導電膜を形成する。又、蓄積用導電
膜を上下に２層に構成し、これら蓄積用導電膜の上側、
下側及び中間に夫々絶縁膜を介して３層の容量用導電膜
を形成してもよい。
【０００８】
【作用】本発明によれば、少なくとも１層の蓄積用導電
膜と、少なくとも２層の容量用導電膜とでキャパシタを
構成するために、各導電膜が占める面積を低減するとと
もに各導電膜の厚さを大きくすることなくキャパシタの
対向面積を大きくして容量を増大する。
膜と、少なくとも２層の容量用導電膜とでキャパシタを
構成するために、各導電膜が占める面積を低減するとと
もに各導電膜の厚さを大きくすることなくキャパシタの
対向面積を大きくして容量を増大する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を説明するための図であ
り、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線に
沿う断面図である。以下、この半導体装置を図２乃至図
６を用いてその製造方法と共に説明する。尚、各図にお
いても、（ａ）は平面図、（ｂ）はそのＢ−Ｂ線に沿う
断面図である。
る。図１は本発明の第１実施例を説明するための図であ
り、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線に
沿う断面図である。以下、この半導体装置を図２乃至図
６を用いてその製造方法と共に説明する。尚、各図にお
いても、（ａ）は平面図、（ｂ）はそのＢ−Ｂ線に沿う
断面図である。
【００１０】先ず、図２のように、半導体基板１上にＬ
ＯＣＯＳ法により素子分離用フィールド酸化膜２を約
０．６μｍ形成する。そして、 ９００℃のウェット酸
化によって約２００Åの酸化シリコン膜からなるゲート
絶縁膜３を形成する。その上にポリシリコン膜を約 ０
．３μｍ堆積し、かつこのポリシリコン膜の抵抗値を下
げるために窒素希釈したＰＯｃｌ３ 雰囲気中で熱処理
を行ってポリシリコン膜にリンを拡散させた後、ホトリ
ソグラフィ技術及びドライエッチング技術によって、ゲ
ートポリシリコン膜４及びその下にゲート絶縁膜３を形
成する。そして、これらをマスクとしてヒ素を３０Ｋｅ
Ｖ ５Ｅ１５個／ｃｍ２ 注入し、窒素雰囲気中で ９
００℃ １０ 分の熱処理を行いＮ＋ 拡散層２２を得
る。
ＯＣＯＳ法により素子分離用フィールド酸化膜２を約
０．６μｍ形成する。そして、 ９００℃のウェット酸
化によって約２００Åの酸化シリコン膜からなるゲート
絶縁膜３を形成する。その上にポリシリコン膜を約 ０
．３μｍ堆積し、かつこのポリシリコン膜の抵抗値を下
げるために窒素希釈したＰＯｃｌ３ 雰囲気中で熱処理
を行ってポリシリコン膜にリンを拡散させた後、ホトリ
ソグラフィ技術及びドライエッチング技術によって、ゲ
ートポリシリコン膜４及びその下にゲート絶縁膜３を形
成する。そして、これらをマスクとしてヒ素を３０Ｋｅ
Ｖ ５Ｅ１５個／ｃｍ２ 注入し、窒素雰囲気中で ９
００℃ １０ 分の熱処理を行いＮ＋ 拡散層２２を得
る。
【００１１】次に、図３のように、ＣＶＤ法またはＨＴ
Ｏ法を用いて、酸化シリコンからなる厚さ約０．２５μ
ｍの第１層間絶縁膜５を形成する。その上に、全面にポ
リシリコン膜を約０．１５μｍ堆積し、抵抗値を下げる
ためにリンを熱拡散した後、ホトリソグラフィ技術とド
ライエッチング技術によって、コンタクト形成部のポリ
シリコン膜を除いて第１容量ポリシリコン膜６を得る。
Ｏ法を用いて、酸化シリコンからなる厚さ約０．２５μ
ｍの第１層間絶縁膜５を形成する。その上に、全面にポ
リシリコン膜を約０．１５μｍ堆積し、抵抗値を下げる
ためにリンを熱拡散した後、ホトリソグラフィ技術とド
ライエッチング技術によって、コンタクト形成部のポリ
シリコン膜を除いて第１容量ポリシリコン膜６を得る。
【００１２】次に、図４のように、全面にＨＴＯ法を用
いて約 ４００Åの酸化シリコンから成る第１容量絶縁
膜７を形成し、ホトリソグラフィ技術とドライエッチン
グ技術によって第１容量コンタクト８を形成する。ここ
で、レジストを除去後、第１容量絶縁膜７上のレジスト
からの汚染物を除去するために、希フッ酸で表面層を除
去し、約 ３００Åまで減少させる。
いて約 ４００Åの酸化シリコンから成る第１容量絶縁
膜７を形成し、ホトリソグラフィ技術とドライエッチン
グ技術によって第１容量コンタクト８を形成する。ここ
で、レジストを除去後、第１容量絶縁膜７上のレジスト
からの汚染物を除去するために、希フッ酸で表面層を除
去し、約 ３００Åまで減少させる。
【００１３】次に、図５のように、全面にポリシリコン
膜を約 ０．３μｍ堆積し、抵抗値をさげる目的でリン
拡散を行った後、ホトリソグラフィ技術とドライエッチ
ング技術によって、第１蓄積ポリシリコン膜９及びその
下に第１容量絶縁膜７を残して第１容量ポリシリコン膜
６が現れるまでエッチングする。
膜を約 ０．３μｍ堆積し、抵抗値をさげる目的でリン
拡散を行った後、ホトリソグラフィ技術とドライエッチ
ング技術によって、第１蓄積ポリシリコン膜９及びその
下に第１容量絶縁膜７を残して第１容量ポリシリコン膜
６が現れるまでエッチングする。
【００１４】次に、図６のように、全面に窒化シリコン
膜を約 １００Å堆積し、耐圧を向上させるために、水
素と酸素が１：１に混合された雰囲気中で９００℃ １
５ 分間の窒化膜酸化を行い、第２容量絶縁膜１０を形
成する。その上に、ポリシリコン膜を約０．１５μｍ堆
積し、抵抗値を下げる目的でリン拡散を行った後、ホト
リソグラフィ技術とドライエッチング技術によってデジ
ット用コンタクト部を除いて、第２容量ポリシリコン膜
１１を得る。
膜を約 １００Å堆積し、耐圧を向上させるために、水
素と酸素が１：１に混合された雰囲気中で９００℃ １
５ 分間の窒化膜酸化を行い、第２容量絶縁膜１０を形
成する。その上に、ポリシリコン膜を約０．１５μｍ堆
積し、抵抗値を下げる目的でリン拡散を行った後、ホト
リソグラフィ技術とドライエッチング技術によってデジ
ット用コンタクト部を除いて、第２容量ポリシリコン膜
１１を得る。
【００１５】その後、図１のように、ＣＶＤ法を用いて
全面にホウ素とリンを含有した酸化シリコンからなる第
２層間絶縁膜１２を形成し、ホトリソグラフィ技術とウ
ェットとドライエッチング技術を用いてデジット用コン
タクト１３を形成することで、１トランジスタ１キャパ
シタの半導体記憶素子が完成される。
全面にホウ素とリンを含有した酸化シリコンからなる第
２層間絶縁膜１２を形成し、ホトリソグラフィ技術とウ
ェットとドライエッチング技術を用いてデジット用コン
タクト１３を形成することで、１トランジスタ１キャパ
シタの半導体記憶素子が完成される。
【００１６】したがって、この構成によれば、図１２に
示した従来構造と比較すると、第１蓄積ポリシリコン膜
９の下に第１容量絶縁膜７及び第１容量ポリシリコン膜
６が形成されているために、第１蓄積ポリシリコン膜９
に対して第１容量ポリシリコン膜６と第２容量ポリシリ
コン膜１１が対向されることになり、対向面積、即ち容
量面積を増大してより多くの電荷を蓄えることが可能と
なる。又、その分第１蓄積ポリシリコン膜９を薄くする
ことができ、セル間の凹凸を従来より小さくすることが
できる。尚、第１容量ポリシリコン膜６と第２容量ポリ
シリコン膜１１は、図示されるチップ内のセル領域では
、第２容量絶縁膜１０によって絶縁されているが、図外
のセル領域外の周辺部では相互に導通され、或いは別々
に同じ電位を与えていることは言うまでもない。
示した従来構造と比較すると、第１蓄積ポリシリコン膜
９の下に第１容量絶縁膜７及び第１容量ポリシリコン膜
６が形成されているために、第１蓄積ポリシリコン膜９
に対して第１容量ポリシリコン膜６と第２容量ポリシリ
コン膜１１が対向されることになり、対向面積、即ち容
量面積を増大してより多くの電荷を蓄えることが可能と
なる。又、その分第１蓄積ポリシリコン膜９を薄くする
ことができ、セル間の凹凸を従来より小さくすることが
できる。尚、第１容量ポリシリコン膜６と第２容量ポリ
シリコン膜１１は、図示されるチップ内のセル領域では
、第２容量絶縁膜１０によって絶縁されているが、図外
のセル領域外の周辺部では相互に導通され、或いは別々
に同じ電位を与えていることは言うまでもない。
【００１７】図７乃至図１１は本発明の第２実施例を製
造工程順に説明するための図であり、各図の（ａ）は平
面図、（ｂ）はそのＢ−Ｂ線断面図である。特に、図１
１は、その完成図である。尚、図７より前の工程は、第
１実施例の図２から図５までと同じである。先ず、図７
は第１実施例における図６に対応しており、異なる点は
、第１蓄積ポリシリコンの略中央部において第２容量ポ
リシリコン膜１１及び第２容量絶縁膜１０を除去してい
る点である。
造工程順に説明するための図であり、各図の（ａ）は平
面図、（ｂ）はそのＢ−Ｂ線断面図である。特に、図１
１は、その完成図である。尚、図７より前の工程は、第
１実施例の図２から図５までと同じである。先ず、図７
は第１実施例における図６に対応しており、異なる点は
、第１蓄積ポリシリコンの略中央部において第２容量ポ
リシリコン膜１１及び第２容量絶縁膜１０を除去してい
る点である。
【００１８】次に、図８のように、全面にＨＴＯ法を用
いて、約 ４００Åの酸化シリコンから成る第３容量絶
縁膜１４を形成し、ホトリソグラフィ技術とドライエッ
チング技術によって、一部の第３容量絶縁膜を除去して
、第２容量コンタクト１５を形成する。ここで、レジス
トを除去後、第３容量絶縁膜１４上のレジストからの汚
染物を除去するために希フッ酸で表面層を除去し、約
３００Åまで減少させる。
いて、約 ４００Åの酸化シリコンから成る第３容量絶
縁膜１４を形成し、ホトリソグラフィ技術とドライエッ
チング技術によって、一部の第３容量絶縁膜を除去して
、第２容量コンタクト１５を形成する。ここで、レジス
トを除去後、第３容量絶縁膜１４上のレジストからの汚
染物を除去するために希フッ酸で表面層を除去し、約
３００Åまで減少させる。
【００１９】次に、図９のように、全面にポリシリコン
膜を約 ０．３μｍ堆積し、抵抗値を下げる目的でリン
拡散を行った後、ホトリソグラフィ技術とドライエッチ
ング技術によって、第２蓄積ポリシリコン膜１６及び第
３容量絶縁膜１４を第２容量ポリシリコン膜１１が現れ
るまでエッチングする。
膜を約 ０．３μｍ堆積し、抵抗値を下げる目的でリン
拡散を行った後、ホトリソグラフィ技術とドライエッチ
ング技術によって、第２蓄積ポリシリコン膜１６及び第
３容量絶縁膜１４を第２容量ポリシリコン膜１１が現れ
るまでエッチングする。
【００２０】次に、図１０のように、全面に窒化シリコ
ン膜を約 １００Å堆積し、耐圧を向上させるために水
素と酸素が１：１に混合された雰囲気中で９００℃ １
５ 分間の窒化膜酸化を行い、第４容量絶縁膜１７を形
成する。その上にポリシリコン膜を約０．１５μｍ堆積
し、抵抗値を下げる目的でリン拡散を行った後、ホトリ
ソグラフィ技術とドライエッチング技術によって、デジ
ット用コンタクト部を除いて第３容量ポリシリコン膜１
８を得る。
ン膜を約 １００Å堆積し、耐圧を向上させるために水
素と酸素が１：１に混合された雰囲気中で９００℃ １
５ 分間の窒化膜酸化を行い、第４容量絶縁膜１７を形
成する。その上にポリシリコン膜を約０．１５μｍ堆積
し、抵抗値を下げる目的でリン拡散を行った後、ホトリ
ソグラフィ技術とドライエッチング技術によって、デジ
ット用コンタクト部を除いて第３容量ポリシリコン膜１
８を得る。
【００２１】最後に、図１１のように、ＣＶＤ法を用い
て全面にホウ素とリンを含有した酸化シリコンからなる
第２層間絶縁膜１２を形成し、ホトリソグラフィ技術と
ウェットとドライエッチング技術を用いて、デジット用
コンタクト１３を形成することで、半導体記憶素子が完
成される。この構成では、第１蓄積ポリシリコン膜９の
上に第２蓄積ポリシリコン膜１６を重ねるとともに、こ
れらを挟むように第１乃至第３の容量ポリシリコン膜６
，１１，１８が形成されているため、対向電極の面積を
更に増大することができ、より多くの電荷を蓄えること
が可能となる。尚、第１乃至第３の各容量ポリシリコン
膜６，１１，１８は、セル領域外の周辺部分で同じ電位
を与えていることは言うまでもない。
て全面にホウ素とリンを含有した酸化シリコンからなる
第２層間絶縁膜１２を形成し、ホトリソグラフィ技術と
ウェットとドライエッチング技術を用いて、デジット用
コンタクト１３を形成することで、半導体記憶素子が完
成される。この構成では、第１蓄積ポリシリコン膜９の
上に第２蓄積ポリシリコン膜１６を重ねるとともに、こ
れらを挟むように第１乃至第３の容量ポリシリコン膜６
，１１，１８が形成されているため、対向電極の面積を
更に増大することができ、より多くの電荷を蓄えること
が可能となる。尚、第１乃至第３の各容量ポリシリコン
膜６，１１，１８は、セル領域外の周辺部分で同じ電位
を与えていることは言うまでもない。
【００２２】
【発明の効果】以上説明したように本発明は、少なくと
も１層の蓄積用導電膜の上下に夫々少なくとも２層の容
量用導電膜を設けてキャパシタを構成しているので、各
導電膜が占める面積を低減するとともに各導電膜の厚さ
を大きくすることなくキャパシタの対向面積を大きくす
ることができる。これにより、導電膜の厚さによる半導
体装置表面の凹凸を解消し、かつ半導体装置の微細化を
進める一方で、電荷蓄積量を増大することができる効果
がある。
も１層の蓄積用導電膜の上下に夫々少なくとも２層の容
量用導電膜を設けてキャパシタを構成しているので、各
導電膜が占める面積を低減するとともに各導電膜の厚さ
を大きくすることなくキャパシタの対向面積を大きくす
ることができる。これにより、導電膜の厚さによる半導
体装置表面の凹凸を解消し、かつ半導体装置の微細化を
進める一方で、電荷蓄積量を増大することができる効果
がある。
【図１】本発明の半導体装置の第１実施例を示し、（ａ
）は平面図、（ｂ）はそのＢ−Ｂ線に沿う断面図である
。
）は平面図、（ｂ）はそのＢ−Ｂ線に沿う断面図である
。
【図２】〜
【図６】図１の半導体装置の製造方法を工程順に示す図
であり、各図（ａ）は平面図、（ｂ）はそのＢ−Ｂ線に
沿う断面図である。
であり、各図（ａ）は平面図、（ｂ）はそのＢ−Ｂ線に
沿う断面図である。
【図７】〜
【図１１】本発明の第２実施例を製造工程順に示す図で
あり、各図（ａ）は平面図、（ｂ）はそのＢ−Ｂ線に沿
う断面図である。
あり、各図（ａ）は平面図、（ｂ）はそのＢ−Ｂ線に沿
う断面図である。
【図１２】従来の半導体装置を示す図であり、（ａ）は
平面図、（ｂ）はそのＢ−Ｂ線に沿う断面図である。
平面図、（ｂ）はそのＢ−Ｂ線に沿う断面図である。
１ 半導体基板
３ ゲート絶縁膜 ４ ゲートポリシリコン膜
６ 第１容量ポリシリコン膜 ７ 第１容量絶縁膜
９ 第１蓄積ポリシリコン膜 １０ 第２容量絶縁膜
１１ 第２容量ポリシリコン膜 １４ 第３容量絶縁膜
１６ 第２蓄積ポリシリコン膜 １７ 第４容量絶縁膜
１８ 第３容量ポリシリコン膜 ２２ Ｎ＋ 拡散層
３ ゲート絶縁膜 ４ ゲートポリシリコン膜
６ 第１容量ポリシリコン膜 ７ 第１容量絶縁膜
９ 第１蓄積ポリシリコン膜 １０ 第２容量絶縁膜
１１ 第２容量ポリシリコン膜 １４ 第３容量絶縁膜
１６ 第２蓄積ポリシリコン膜 １７ 第４容量絶縁膜
１８ 第３容量ポリシリコン膜 ２２ Ｎ＋ 拡散層
Claims (2)
- 【請求項１】 半導体基板上に絶縁膜と導電膜とを積
層し、これら絶縁膜と導電膜とでスタックキャパシタを
構成してなる半導体装置において、前記半導体基板に接
続された蓄積用導電膜の上側及び下側に夫々絶縁膜を介
して対向電極としての容量用導電膜を形成したことを特
徴とする半導体装置。 - 【請求項２】 蓄積用導電膜を上下に２層に構成し、
これら蓄積用導電膜の上側、下側及び中間に夫々絶縁膜
を介して３層の容量用導電膜を形成してなる請求項１の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126874A JP2687759B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126874A JP2687759B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329666A true JPH04329666A (ja) | 1992-11-18 |
| JP2687759B2 JP2687759B2 (ja) | 1997-12-08 |
Family
ID=14945984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126874A Expired - Fee Related JP2687759B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687759B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01110763A (ja) * | 1987-10-23 | 1989-04-27 | Sony Corp | 半導体メモリ装置 |
| JPH03123074A (ja) * | 1989-10-04 | 1991-05-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04144277A (ja) * | 1990-10-05 | 1992-05-18 | Sony Corp | 半導体メモリ |
-
1991
- 1991-04-30 JP JP3126874A patent/JP2687759B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01110763A (ja) * | 1987-10-23 | 1989-04-27 | Sony Corp | 半導体メモリ装置 |
| JPH03123074A (ja) * | 1989-10-04 | 1991-05-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04144277A (ja) * | 1990-10-05 | 1992-05-18 | Sony Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687759B2 (ja) | 1997-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |