JPH03123074A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03123074A JPH03123074A JP1260812A JP26081289A JPH03123074A JP H03123074 A JPH03123074 A JP H03123074A JP 1260812 A JP1260812 A JP 1260812A JP 26081289 A JP26081289 A JP 26081289A JP H03123074 A JPH03123074 A JP H03123074A
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- Japan
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- cell
- cell plate
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- insulating film
- capacitor
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スタツクトキヤパシタ構造のメモリセルを用
いる半導体記憶装置に関し、特にそのスタック形メモリ
セルの改良に関するものである。
いる半導体記憶装置に関し、特にそのスタック形メモリ
セルの改良に関するものである。
近年、半導体製造技術の発展に伴って、種々のタイプの
メモリセルを有する半導体記憶装置が実用化されている
。そのうちキャパシタ容量を増大させたメモリセルとし
て、ＭＯＳＦＥＴの上にキャパシタを三次元的に積み上
げた、いわゆるスタツクトキヤパシタ構造のものがある
。
メモリセルを有する半導体記憶装置が実用化されている
。そのうちキャパシタ容量を増大させたメモリセルとし
て、ＭＯＳＦＥＴの上にキャパシタを三次元的に積み上
げた、いわゆるスタツクトキヤパシタ構造のものがある
。
第２図はこの従来のスタツクトキヤパシタ構造を有する
メモリセルを示したものである。図において、１は基板
、２はフィールド分離絶縁膜、３はトランスファゲート
、４，１０．１２は層間絶縁膜、５はセルプレートであ
る。また、７はキャパシタ用絶縁膜としてのゲート酸化
膜、８は電荷蓄積電極となるストレージノード、１１は
ピット線である。
メモリセルを示したものである。図において、１は基板
、２はフィールド分離絶縁膜、３はトランスファゲート
、４，１０．１２は層間絶縁膜、５はセルプレートであ
る。また、７はキャパシタ用絶縁膜としてのゲート酸化
膜、８は電荷蓄積電極となるストレージノード、１１は
ピット線である。
すなわち、従来のスタツクトキヤパシタセルは、第２図
に示すように、基板１上のＭＯＳＦＥＴを形成する一方
の拡散領域（図示せず）とつながるストレージノード８
の上に、酸化膜７を介してセルプレート５を三次元的に
積み上げて、メモリセルのキャパシタ容量を増加させる
ものとなっている。
に示すように、基板１上のＭＯＳＦＥＴを形成する一方
の拡散領域（図示せず）とつながるストレージノード８
の上に、酸化膜７を介してセルプレート５を三次元的に
積み上げて、メモリセルのキャパシタ容量を増加させる
ものとなっている。
しかし、かかる従来のスタツクトキヤパシタセルは、上
方向にストレージノード８．セルプレート５と順に１層
ずつ積み上げた構造を有しているので、これらストレー
ジノード、セルプレート１層ずつの積み上げでセル容量
が確保できない場合に、セル面積を広げていくしかなく
、超高集積の半導体記憶装置になると使用が困難になる
などの問題があった。
方向にストレージノード８．セルプレート５と順に１層
ずつ積み上げた構造を有しているので、これらストレー
ジノード、セルプレート１層ずつの積み上げでセル容量
が確保できない場合に、セル面積を広げていくしかなく
、超高集積の半導体記憶装置になると使用が困難になる
などの問題があった。
本発明は上記のような問題点を解消するためになされた
もので、小面積でセル容量が大きくとれ、かつ縦方向へ
の段差の増加も最小限に抑えることができるスタツクト
キヤパシタセル構造を有する半導体記憶装置を得ること
を目的とする。
もので、小面積でセル容量が大きくとれ、かつ縦方向へ
の段差の増加も最小限に抑えることができるスタツクト
キヤパシタセル構造を有する半導体記憶装置を得ること
を目的とする。
本発明に係る半導体記憶装置は、スタツクトキヤパシタ
を構成するストレージノードの上下ニ、それを覆うよう
に絶縁膜を介してセルプレートを形成したことを特徴と
するものである。
を構成するストレージノードの上下ニ、それを覆うよう
に絶縁膜を介してセルプレートを形成したことを特徴と
するものである。
〔作用〕
本発明においては、ストレージノードの上下を覆うよう
にセルプレートを形成することによシ、キャパシタ容量
を約２倍に増大させることができる。
にセルプレートを形成することによシ、キャパシタ容量
を約２倍に増大させることができる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例によるスタック形メモリセル
の製造フローを示す工程断面図である。
の製造フローを示す工程断面図である。
第１図において、まず、基板１上の表面をフィールド分
離絶縁膜２にて素子分離した後、この基板１上に通常の
方法で作られたトランスファゲート３の上に層間絶縁膜
４を形成し、その後ＣＶＤ法で例えば１５００Ａのポリ
シリコンからなるセルプレート材料５を形成する（同図
（ａ））。次に、この上にレジスト６を塗布し、該レジ
ストを通常の写真製版処理によシバターニングしてレジ
ストパターン６を形成した後、エツチング処理にて第１
セルプレート５を形成する（同図缶））。
離絶縁膜２にて素子分離した後、この基板１上に通常の
方法で作られたトランスファゲート３の上に層間絶縁膜
４を形成し、その後ＣＶＤ法で例えば１５００Ａのポリ
シリコンからなるセルプレート材料５を形成する（同図
（ａ））。次に、この上にレジスト６を塗布し、該レジ
ストを通常の写真製版処理によシバターニングしてレジ
ストパターン６を形成した後、エツチング処理にて第１
セルプレート５を形成する（同図缶））。
次いで、この第１セルプレート５を形成したレジストパ
ターン６を残しｆｃまま再度写真製版を打力い、セルフ
ァラインにて後述するストレージノードと基板１をつな
ぐコンタクトのレジストパターン６１を形成する（同図
（Ｃ））。その後、これを異方性ドライエツチングにて
コンタクトホール１４を形成する（同図（ｄ））。
ターン６を残しｆｃまま再度写真製版を打力い、セルフ
ァラインにて後述するストレージノードと基板１をつな
ぐコンタクトのレジストパターン６１を形成する（同図
（Ｃ））。その後、これを異方性ドライエツチングにて
コンタクトホール１４を形成する（同図（ｄ））。
次に、レジスト除去後、通常の酸化を行い、ポリシリコ
ンからなる第１セルプレート５上に例えば１００Ａのゲ
ート酸化膜７を第１のキャパシタ用絶縁膜として形成し
たのち、例えば２０００にのポリシリコンからなるスト
レージノード材料８をデポジットし、さらに通常のレジ
ストパターン６２を形成する（同図（ｅ））。次いで、
このレジストパター／６２をマスクとしてストレージノ
ード８をエツチングしてパターニングした後、そのレジ
ストパターン６２を除去する（同図（ｆ））。
ンからなる第１セルプレート５上に例えば１００Ａのゲ
ート酸化膜７を第１のキャパシタ用絶縁膜として形成し
たのち、例えば２０００にのポリシリコンからなるスト
レージノード材料８をデポジットし、さらに通常のレジ
ストパターン６２を形成する（同図（ｅ））。次いで、
このレジストパター／６２をマスクとしてストレージノ
ード８をエツチングしてパターニングした後、そのレジ
ストパターン６２を除去する（同図（ｆ））。
次に、このレジスト除去後、再び酸化を行い、ポリシリ
コンからなるストレージノード８の表面に例えば１００
人のゲート酸化膜７１を第２のキャパシタ用絶縁膜とし
て形成したのち、例えば１５００Ａ のポリシリコンか
らなる第２セルプレート材料９をデポジットし、さらに
レジストパターン６３を形成する（同図（ロ）））。次
いで、このレジストパターン６３をマスクとして第２セ
ルプレート９をエツチングによシバターニングしり後、
該レジストパターン６３を除去することによシ、第工図
缶）に示すように、電荷蓄積電極と々るストレージノー
ド８の上下に１それぞれ第１及び第２セルプレート５．
９を持ったスタツクトキヤパシタセルが形成される。こ
れ以後は、通常の工程と同様に、順次層間絶縁膜１０．
ビット線１１１層間絶縁膜１２及び金属配線１３を形成
して、第１図（ｉ）に示すようなスタック形メモリセル
が完成スる。なお図中、同一符号は同一または相当部分
を示している。
コンからなるストレージノード８の表面に例えば１００
人のゲート酸化膜７１を第２のキャパシタ用絶縁膜とし
て形成したのち、例えば１５００Ａ のポリシリコンか
らなる第２セルプレート材料９をデポジットし、さらに
レジストパターン６３を形成する（同図（ロ）））。次
いで、このレジストパターン６３をマスクとして第２セ
ルプレート９をエツチングによシバターニングしり後、
該レジストパターン６３を除去することによシ、第工図
缶）に示すように、電荷蓄積電極と々るストレージノー
ド８の上下に１それぞれ第１及び第２セルプレート５．
９を持ったスタツクトキヤパシタセルが形成される。こ
れ以後は、通常の工程と同様に、順次層間絶縁膜１０．
ビット線１１１層間絶縁膜１２及び金属配線１３を形成
して、第１図（ｉ）に示すようなスタック形メモリセル
が完成スる。なお図中、同一符号は同一または相当部分
を示している。
このようにして製造された半導体記憶装置によると、ス
トレージノード８の上下を覆うように第１及び第２のセ
ルプレート５，９を形成することによシ、従来例のもの
に比べて、セル面積が小さく、シかもキャパシタ容量を
ほぼ２倍に増大させることができる。また、スタツクト
キヤパシタセルを形成するために、ストレージノード８
と基板１をつなぐコンタクト形成時に下部の第１セルプ
レート５を形成するためのレジストパターン６を残した
まま、セルファラインにてレジストパタン６１を形成す
るレジスト２度塗布工程を行うことによシ、縦方向への
段差の増加も最小限に抑えることができる。
トレージノード８の上下を覆うように第１及び第２のセ
ルプレート５，９を形成することによシ、従来例のもの
に比べて、セル面積が小さく、シかもキャパシタ容量を
ほぼ２倍に増大させることができる。また、スタツクト
キヤパシタセルを形成するために、ストレージノード８
と基板１をつなぐコンタクト形成時に下部の第１セルプ
レート５を形成するためのレジストパターン６を残した
まま、セルファラインにてレジストパタン６１を形成す
るレジスト２度塗布工程を行うことによシ、縦方向への
段差の増加も最小限に抑えることができる。
以上のよりに本発明によれば、メモリーセル中のスタツ
クトキヤパシタにおいてストレージノードの上下を覆う
ようにセルプレートを形成したので、小面積でキャパシ
タ容量を大きくかせぐことができ、その結果、信頼性の
高い高歩留シの半導体記憶装置が得られる効果がある。
クトキヤパシタにおいてストレージノードの上下を覆う
ようにセルプレートを形成したので、小面積でキャパシ
タ容量を大きくかせぐことができ、その結果、信頼性の
高い高歩留シの半導体記憶装置が得られる効果がある。
第１図（ａ）〜（ｉ）は本発明の一実施例によるスタッ
ク形メモリーセルの製造フローを示す工程断面図、第２
図は従来のスタツクトキヤパシタセルを示す断面図であ
る。 １・・・・基板、２会・・・フィールド分離絶縁膜、３
・・・・トランスファーゲート、４，１０．１２・・・
・層間絶縁膜、５・・・・第１セルプレート、６ ＋
６１ｒ ６ｚ Ｔ ６ｍ ・・・・レジス）、７．
７１ ・・・・ゲート酸化膜（キャパシタ用絶縁膜）
、８・・・・ストレージノード、９・・・・第２セルプ
レート、 １３・・・・金属配線、１ ホール。
ク形メモリーセルの製造フローを示す工程断面図、第２
図は従来のスタツクトキヤパシタセルを示す断面図であ
る。 １・・・・基板、２会・・・フィールド分離絶縁膜、３
・・・・トランスファーゲート、４，１０．１２・・・
・層間絶縁膜、５・・・・第１セルプレート、６ ＋
６１ｒ ６ｚ Ｔ ６ｍ ・・・・レジス）、７．
７１ ・・・・ゲート酸化膜（キャパシタ用絶縁膜）
、８・・・・ストレージノード、９・・・・第２セルプ
レート、 １３・・・・金属配線、１ ホール。
Claims (1)
- スタツクトキヤパシタ構造のメモリセルを用いた半導体
記憶装置において、前記スタツクトキヤパシタを構成す
るストレージノードの上下に、それを覆うように絶縁膜
を介してセルプレートを形成したことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260812A JPH03123074A (ja) | 1989-10-04 | 1989-10-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260812A JPH03123074A (ja) | 1989-10-04 | 1989-10-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03123074A true JPH03123074A (ja) | 1991-05-24 |
Family
ID=17353099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260812A Pending JPH03123074A (ja) | 1989-10-04 | 1989-10-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03123074A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04329666A (ja) * | 1991-04-30 | 1992-11-18 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-10-04 JP JP1260812A patent/JPH03123074A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04329666A (ja) * | 1991-04-30 | 1992-11-18 | Nec Corp | 半導体装置の製造方法 |
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