JPH03228370A - コップ状のポリシリコン貯蔵電極を有するスタック構造のｄｒａｍセル，およびその製造方法 - Google Patents

コップ状のポリシリコン貯蔵電極を有するスタック構造のｄｒａｍセル，およびその製造方法

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JPH03228370A
JPH03228370A JP2254020A JP25402090A JPH03228370A JP H03228370 A JPH03228370 A JP H03228370A JP 2254020 A JP2254020 A JP 2254020A JP 25402090 A JP25402090 A JP 25402090A JP H03228370 A JPH03228370 A JP H03228370A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタック（ｓｔａｃｋ）構造のメモリセルに係
り、特に、１６Ｍ、　６４Ｍ　　ＤＲＡＭ　（Ｄｙｎａ
ｍｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セ
ルに適用しているコッブ状のポリシリコン貯蔵電極を有
するスタック構造のＤ　ＲＡ　Ｍセルとその製造方法に
関する。
〔背景技術〕
最近半導体メモリ素子はＩＭＤＲＡＭが量産段階にあり
、４ＭＤＲＡＭはパイロットプロダクション（ｐｉｌｏ
ｔ　ｐｒｏｄｕｃｔｉｏｎ）段階に来ており、１６ＭＤ
ＲＡＭは新製品の段階に来ており、６４ＭＤＲＡＭ等も
続いて開発されつつある実情にある。
そして、この様な大容量の記憶素子（ＤＲＡＭ）を開発
するためには写真転写技術や薄膜形成技術の様な基本技
術の発展が先行すべきことはもちろん、それと同時にＤ
ＲＡＭ構造の基本要素であるＤＲＡＭセルの開発も共に
なさねばならない事は既に周知である。
この要求に鑑みＤＲＡＭセルが初期の平面構造において
スタックや溝（Ｔｒｅｎｃｈ）の構造のように３次元状
の貯蔵キャパシタ構造をもつかまたは新たな形態のメモ
リセル構造等で多くの変化を重ね工程が許す範囲で可能
な面積効率を極大化する方向に進行しつつある。
そして構造の容易性、アルファー（α）粒子への免疫性
（ｉｍｍｕｎｅ）等に困って最近では高集積ＤＲＡＭセ
ルにスタック構造を選好している。
既存のスタック型セルを製造する工程において貯蔵電極
の面積を増加させるに当り、制約条件としては貯蔵電極
の面積と高さである。
ピントラインとトランスファトランジスタのドレインと
の接触のためキャパシタの面積を接触領域以上まで増加
させることが出来ないと共に貯蔵電極の面積を増加させ
るために貯蔵電極を高くすればピントラインの接触に困
難を興えさせた。
〔発明が解決しようとする課題〕
第１図（ａ）は従来のスタック構造ＤＲＡＭを示し、ス
トレージノード（Ｓｔｏｒａｇｅ　Ｎｏｄｅ）を高くす
る場合ビットラインステップカバレージ（ＢｉｔＬｉｎ
ｅ　５ｔｅｐ　Ｃｏｖｅｒａｇｅ）が悪くなり、ビット
ラインコンタク）　　（Ｃｏｎｔａｃｔ）面積を確保せ
ねばならないので、今の貯蔵電極よりももっと拡張する
ことが出来なくなる。
第１図の（ｂ）は日本の三菱社で提案し１９８９年ＶＬ
Ｓ　Ｉシムボジウム（Ｓｙｍｐｏｓｉｕｍ）に発表され
たＤＲＡＭセルであってストレージノード（Ｍｏｄｅ）
状をシリンダー形態にしてシリンダーの内部と外部を電
荷貯蔵キャパシタに利用したスタック構造ＤＲＡＭ構造
である。
これはポリシリコンスペーサを利用してシリンダー型ス
トレージノードをつくることにより、シリンダーノード
の厚さを最小線幅（ＭｉｎｉｍｕｍＤｅｓｉｇｎ　Ｒｕ
１ｅ）以下に形成させることができ電極形成面積を大き
くする。
しかしながら、ストレージノードを高める場合、ピント
ラインステップカバレージが問題になり、ピントライン
コンタクト形成面積のためストレージノードを側面に広
められない。またシリンダー型ノードとノードコンタク
ト上のパッドポリシリコンとオーバーレーアキュラシ（
０νｅｒｌａｙＡｃｃｕｒａｃｙ）問題のためシリンダ
ー型ノードをパッドポリシリコンより充分に少なくしな
ければならない問題があった。
ここではビットライン接触のためにタングステンプラグ
（Ｗ−ｐｌｕｇ）を使用し、１．５μボのセル面積で５
μｍの有効酸化膜と１．５μｍの貯蔵電極の高さに３０
　ｆＦの貯蔵キャパシタの値を得た。
しかし上記の様なスタック構造のＤＲＡＭはその製造工
程が複雑でマスク層の数が増加する等の問題があった。
第１図（ｃ）は日立社のＤ　Ａ　Ｓ　Ｈ（Ｄｉａｇｏｎ
ａｌＡｃｔｉｖｅ　５ｔａｃｋｅｄ　ｃａｐａｃｉｔｏ
ｒ　ｃｅｌｌ　ｗｉｔｈ　ａ　Ｈｉｇｈｌｙｐａｃｋｅ
ｄ　ｓｔｏｒａｇｅ　ｎｏｄｅ）セルを示し、アラクチ
イブ領域をビットラインと４５°Ｃに通るようにし貯蔵
電極よりもビットラインを先に形成した後ストレージノ
ードを形成する構造である。
しかしビットラインを先に形成する方法を用いることに
よりビットラインコンタクト領域の上部まで貯蔵電極を
形成することができるメリットがあるがストレージノー
ドの形態が既存のスタック構造の電極（Ｅｌｅｃｔｒｏ
ｄｅ）をそのまま用いることにより６４Ｍ級のＤＲＡＭ
セルとしては不適である。
この様な点により本発明は高集積半導体ＤＲＡＭ製造の
ために面積効率が増大されるようにしたコツプ状のポリ
シリコン貯蔵電極をもつスタ、７り構造のＤＲＡＭセル
とその製造方法を提供するのに目的がある。
〔課題を解決するための手段〕
この点をなすため本発明はトランスファトランジスタを
先につくり、ビットラインを形成した後、次いでセルと
セルの間に工程の最小線幅で酸化膜格子（Ｇｒｉｄ）を
形成した後、これを利用してポリシリコン貯蔵電極を一
つまたは二重にコツプ状で形成させＤＲＡＭセルのキャ
パシタ用ストレージノードを作るスタック構造ＤＲＡＭ
セルとして既存のスタック構造ＤＲＡＭセルよりはるか
にキャパシタ面積を広めた（拡張した）ものである。
［実施例］ 第２図は本発明の製造工程を示したもので、一つのコツ
プ状をなした実施例１の製造方法を詳細に図示した。
（ａ）図は活性化領域を定義した状態のもので、Ｐ型シ
リンコン基板１の上面にバット酸化膜２と窒化シリコン
膜３をそれぞれ２５ｎｍ、１１００ｎ程度の膜厚で塗布
した後、活性化領域を除外した全ての領域の窒化シリコ
ン膜３をエンチングし次いでボロン（ｂｏｒｏｎ）を６
０ｋｅＶのエネルギーと３Ｅ１３ｃｌ”の線量（ｄｏｓ
ｅ）でイオン注入したものである。
（ｂ）図はフィールド酸化膜を形成する状態を示し、ボ
ロンをイオン注入した状態にてフィールド酸化膜５をＬ
　ｏ　ｃ　ｏ　ｓ　（Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ
　ｏｆＳｉｌｉｃｏｎ）方法またはＳＷＡＭ　Ｉ　（Ｓ
ｉｄｅ　Ｗａｌｌ　Ｉｓ。
Ｉａｔｉｏｎ）等の方法で活性化領域を除外した領域に
５００ｎｍ程度の膜厚で成長しながら下端にＰ型拡散層
４を形成した後残りの窒化シリコン膜３を湿式エツチン
グで除去し酸化膜２でバッファされた（ｂｕｆｆｅｒｅ
ｄ）　ＨＦで除去したものである。
（Ｃ）図はゲート及び酸化膜側壁スペーサーを形成する
状態を示し、ゲート酸化膜６を熱酸化法によってＴ　Ｃ
Ａ　（Ｔｒｉ　ｃｈｌｏｒｅｔｈａｎｅ）を微少量を添
加する雰囲気で１０ｎｍ程度の厚さで成長し、多結晶シ
リコン層７を低圧・化学的気相蒸着方法（Ｌｏｗｐｒｅ
ｓｓｕｒｅ　ｃｈｅｍｉｃａｌ　Ｖａｐｅｒ　Ｄｅｐｏ
ｓｉｔｉｏｎ　Ｍｅｔｈｏｄ）で３００ｎｍ程度の膜厚
で蒸着しｐｏｃ１３の雰囲気でＮ＋　ドーピングさせた
後、洗滌する。
そしてＬＴＯ８を３００ｎｍ程度に塗布した後、ゲート
マスクを利用してＬＴＯ８、多結晶シリコン層７の順に
乾式エツチングし次いで再びＬＴＯを３００ｎｒｒ１程
度塗布しＲＩＥ方法でエツチングし酸化膜側壁スペーサ
ー９を残すようにしたものである。
（ｄ）図はビットラインを形成する状態を示したもので
、先に定義したゲート領域を除外した部分すなわちソー
スとドレインの部分を砒素（Ａｓ）イオンを利用して５
０ｋｅＶのエネルギーにＩＥ１６ｃ＋＋ｒ２のドースで
イオン注入を行いＲＴＰ（Ｒｅａｐｉｄ　Ｔｈｅｒｍａ
ｌ　Ｐｒｏｃｅｓｓｏｒ）で１１００°Ｃ１０秒程度熱
処理しソースとドレイン１４を形成する。
次にポリシリコンを低圧・化学的気相蒸着方法で３００
ｎｍの膜厚に塗布しｐｏｃ１３の雰囲気でドーピングし
洗滌してその上にＴｉＳｉ２．６またはＷＳｔ２を１１
００ｎ程度の膜厚に塗布しＲＴＰで８００°Ｃの温度で
３０秒間熱処理しながらビットライン用ポリサイド層１
０を形成する。
その上にＬＴＯ１２を３００ｎｍ程度の厚さで塗布した
後ビットラインマスクとしてビットラインを定義し次い
で、ＬＴＯ１２、ポリサイド層１０の順に乾式エツチン
グした後再度ＬＴＯを３００ｎｍ程度の膜厚に塗布しそ
の膜厚位乾式エツチングすることによりビットライン側
壁スペーサ１３を形成し貯蔵電極とプレート電極ビ・ノ
ドラインの間のアイソレーション（Ｉｓｏｌａｔｉｏｎ
）の役割をするようになる。
この際は、活性化領域を第６図に示したようにＶ字構造
の形態で配列した。ビットラインを貯蔵電極より先に作
るために一般に多く用いられる方法中の一つであるビッ
トラインが活性化領域の長さの方向に形成しながら活性
化領域とのビットライン接触のためビットラインがわず
か突出した形態の構造を取ることができるが活性化領域
を７字にすればアクティブの面積を減少させることがで
きジャンクションリーケイジ及びジャンクションキャパ
シタンスで利益になる。
次に窒化シリコン膜１１を５０〜１１００ｎ程度の膜厚
で塗布するがこの窒化シリコン膜１１はグリッド状の酸
化膜を形成する際、酸化膜の工・ノチ停止Ｎ（Ｅｔｃｈ
’　ｓむｏｐ　１ａｙｅｒ）として利用する。
（ｅ）図は電荷貯蔵電極を形成するためのグリッド状の
酸化膜を形成する状態を示し、窒化シリコン膜１１を塗
布し次いでトランジスタのソース部分と貯蔵電極間の接
触部位置５を充分太き（定義し窒化シリコン膜をエツチ
ングしポリシリコン蒸着時電極形成とソース接触が同時
に行なわれセルフアラインメントコンタクト（Ｓｅｌｆ
　ａｌｉｇｎｍｅｎｔｃｏｎｔａｃｔ）になる。
そして酸化膜を化学的気相蒸着（ＣＶＤ）法で１〜２μ
ｍ程度に蒸着した後最小線幅でパターンを形成しながら
エツチングしグリッド状の酸化膜１６を形成する。この
際グリッド状の酸化膜１６の線幅がせまければせまい程
電荷電極の形成面積が広くなるのでリフトオフ（Ｌｉｆ
ｔ　ｏｆｆ）又はＭＬＲ（Ｍｕｌｔｉ　Ｌａｙｅｒ　Ｒ
ｅ５ｉｓｔ）工程、オバーエクスポース　（Ｏｖｅｒ　
Ｅｘｐｏｓｅ）等であるが、その他にアドノｈンスドリ
ソグラフィ（Ａｄｖａｎｃｅｄ　Ｌｉｔｈｏｇｒａｐｈ
ｙ）技術等の可能なる方法で屈曲の有る面の上にせまい
幅の酸化膜パターンを形成させるのが重要である。
（ｆ）図はポリシリコン電極を形成する状態を示し、グ
リッド状の酸化膜１６を形成した後ポリシリコンを５０
〜１１００ｎ程度の膜厚に蒸着し電荷貯蔵用電極である
ポリシリコン電極１７を形成した。
（ｇ）図は電荷貯蔵用電極が隣接するセルと分離させる
状態を示し、液状の感光膜（Ｐｈｏｔｏ　Ｒｅ５ｉｓｔ
）１８をグリッド状の酸化膜１６の高さより高く次いで
フォトレジスト１８を０２プラズマ雰囲気でエッチバッ
クしグリッド状の酸化膜の上部にある上端部のポリシリ
コンのみエツチングされながら隣接のセルと相互分離さ
れコツプ状の貯蔵電極が作られることになる。
この際底部にある下端部のポリシリコンはそのまま残っ
ていながら、ポリシリコン電極１７とトランジスタのソ
ースが互いに連結された状態になるようにした。
（ｈ）図は電荷貯蔵用電極を露出させる状態を示したも
ので、液状の感光膜１８を除去した後、グリッド状の酸
化膜１６を湿式エツチングして全てを除外し電荷貯蔵用
電極であるポリシリコン電極１７が露出されるようにし
た。そして露出されたポリシリコン電極１７を４００人
程変形犠牲酸化膜（Ｓａｃｒｉｆｉｃｉａｌ　０ｘｉｄ
ｅ）を成長させた後エツチングしてポリシリコン電極１
７の表面を滑らかに（平滑化）した後（ｓｍｏｏｔｈ）
　ｐ　ｏ　ｃ　１３等の雰囲気でＮ゛　ドーピングし洗
滌した後キャパシタ誘電膜１９を４〜８ｎｍ程度の膜厚
で薄く形成しこのときのキャパシタ誘電膜１９は０ＮＯ
（酸化膜／窒化シリコン膜／酸化膜）またはＮｏ（窒化
シリコン膜／酸化膜）の構造を利用する。
そしてキャパシタ誘電膜１９の外面にプレート用ポリシ
リコンを蒸着しやはりｐｏｃ１３でドーピングした後プ
レートマスクに定義しエツチングを行いプレート電極２
０を形成することにより第３図に示したように一つのコ
ツプ型貯蔵電極をもつスタック構造のＤＲＡＭセルの製
作を完了する。
第４図は本発明の実施例２に対する製造工程を示し製造
工程（ａ）〜げ）までは実施例１の（ａ）〜（ｆ）と同
一である。
（ｇ）図は酸化膜側壁スペーサ（ｓｉｄｅ　ａｌｌ　５
ｐａｃｅｒ）を形成する状態を示すもので、ポリシリコ
ン電極１７を蒸着し次いで酸化膜を化学的気相蒸着法で
５０〜１１００ｎ程度の膜厚で塗布し次いで反応性イオ
ン腐蝕（ＲＩ　Ｅ　；　Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅ
ｔｃｈｉｎｇ）法で乾式エツチングし酸化膜側壁スペー
サ２１を残すことになる。
（ハ）図は第２のポリシリコン電極を形成する状態を示
し、酸化膜側壁スペーサー２１が形成された後に電荷貯
蔵用電極でポリシリコンを２回目に薄く蒸着するが、こ
のときのポリシリコンは１回目のポリシリコン電極１７
と同一の厚さで蒸着し第２のポリシリコン電極２２を形
成した。
（ｉ）図は電荷貯蔵用側壁電極に隣接するセルと互いに
分離させる状態を示したもので、第２図の（匂での様に
液状の感光膜（ｐｈｏｔｏ　Ｒｅ５ｊｓｔ）　１　Ｂを
利用してグリッド状の酸化膜１６の上端部にあるポリシ
リコンをエツチングし隣接するセルと互いに電極を分離
させる。
この様にしてコンブ型の電極が重なっている二重コツプ
状の貯蔵電極が作られることになる。
前述の実施例１と同様の工程でキャパシタ誘電膜１９を
形成しプレート電極２０を形成させると第５図に示した
ような二重コツプ状をしたスタック構造のＤＲＡＭセル
が完成される。
第６図はＤＲＡＭセルの配列状態を示したもので、２４
はワードライン、２５はビットライン、２６は貯蔵電極
接触部位、２７は活性化領域（Ａｃｔｉｖｅ　ｒｅｇｉ
ｏｎ）　、２８はビットライン接触、２９はグリッド状
の酸化膜マスク或いは貯蔵電極、３０はキャパシタプレ
ートをそれぞれ表わす。
〔発明の効果〕
従って本発明はトランスファトランジスタを先に作り、
ビットラインを形成し次いでセルとセルとの間に工程の
最小線幅でグリッド状の酸化膜を高く形成した後、ポリ
シリコンを蒸着し次いでフォトレジストを塗布しエッチ
バックして酸化膜の上端部のポリシリコンをＲＩＥエツ
チングしポリシリコンサイドウオルを残しコツプ状のス
トレージノードを形成するかまたは、グリッド状の酸化
膜にポリシリコンと、ＣＶＤ酸化膜を逐次蒸着し、ＲＩ
Ｅ法で酸化膜をエツチングして酸化膜スペーサーを形成
しもう一度ポリシリコン蒸着した後、フォトレジストを
塗布しエツチングしてグリッド状の酸化膜の上端部のフ
ォトレジストと二重のポリシリコンを順にＲＩＥエツチ
ングし二重のコツプ状の貯蔵電極をもつようにすること
により、貯蔵電極の高さが最大に高くなりながら面積も
拡張され面積効率が増大されることはもちろん、従来の
スタック構造のマスク層（Ｌａｙｅｒ）数と等しいマス
ク数でＩ工程が可能になりその構造も簡単であることが
分かる。
【図面の簡単な説明】
第１図の（ａ）は従来のスタック構造ＤＲＡＭセルの断
面図。 （ｂ）は従来のシリコン型貯蔵電極を有するスタック構
造のＤＲＡＭセルの断面図。 （Ｃ）は従来のＤ　Ａ　Ｓ　Ｈ（Ｄｉａｇｏｎａｌ　Ａ
ｃｔｉｖｅ　５ｔａｃｋｅｄＣａｐａｃｉｔｏｒ　Ｃｅ
１ｌ　Ｗｉｔｈ　ａ　Ｈｉｇｈｙ−ｐａｃｋｅｄ　Ｓｔ
ｏｒａｇｅｎｏｄｅ）構造のＤＲＡＭセルの断面図。 第２図の（ａ）〜（ｈ）は本発明実施例１の製造過程を
示す断面図。 第３図は本発明の実施例１で一つのコツプ（ｃｕｐ）状
をもったスタック構造ＤＲＡＭセルの断面図。 第４図の（ａ）〜（５）は本発明実施例２の製造過程を
示す断面図。 第５図は本発明の実施例２で二重のコツプ状を有するス
ッタク構造ＤＲＡＭセルの断面図。 第６図は本発明の配列状態（Ｌａｙｏｕｔ）を示す概略
図。 符号の説明 シリコン基板 フィールド酸化膜 ・ゲート酸化膜 多結晶シリコン層（ワードライン） ゲート側壁スペーサー ポリサイド層（ピントライン） 窒化シリコン膜 ビットライン側壁スペーサー ソースとドレイン グリッド状の酸化膜 ポリシリコン電極 感光膜 ゛キャパシタ誘電膜 ・プレート電極

Claims (8)

    【特許請求の範囲】
  1. （１）シリコン基板１上にＬＯＣＯＳまたはＳＷＡＭＩ
    等の方法で活性化領域を定義するステップと、トランジ
    スタを形成した次にビットライン用ポリサイド層１０を
    形成しエッチ停止層である窒化シリコン膜１１を形成す
    るステップと、 トランジスタのソス部分と貯蔵電極間の接触部位置５を
    定義しながらエッチングしグリッド状の酸化膜１６を最
    小線幅に形成するステップと、ポリシリコン電極１７を
    形成し、液状の感光膜（１８）を塗布した後ポリシリコ
    ン電極１７の上端部をエッチングするステップと、 感光膜１８を除去しキャパシタ用誘電膜１９と、プレー
    ト電極２０を形成するステップ等により製造することを
    特徴とするコップ状のポリシリコン貯蔵電極を有するス
    タック構造のＤＲＡＭセル。
  2. （２）シリコン基板１上にＬＯＣＯＳまたはＳＷＡＭＩ
    等の方法で活性化領域を定義するステップと、トランジ
    スタを形成した次にビットライン用ポリサイド層１０を
    形成し、エッチ停止層である窒化シリコン膜１１を形成
    するステップと、 トランジスタのソース部分と貯蔵電極の間の接触部位置
    ５を定義しながらエッチングし、グリッド状の酸化膜１
    ６を最小線幅に形成するステップと、 ポリシリコン電極１７を形成し、液状の感光膜１８を塗
    布した後ポリシリコン電極１７の上端部をエッチングす
    るステップと、 感光膜１８を除去しキャパシタ用誘電膜１９と、プレー
    ト電極２０を形成するステップにより製造されるように
    した請求項第１項記載のコップ状のポリシリコン貯蔵電
    極を有するスタック構造のＤＲＡＭセルの製造方法。
  3. （３）酸化膜１６をグリッド状に形成し、これを利用し
    てポリシリコン電極１７を形成し次いで感光膜１８を塗
    布して上端部のポリシリコンをエッチバックし隣接する
    セルと電気的に分離されるようにする請求項第２項記載
    のコップ状のポリシリコン貯蔵電極を有するスタック構
    造のＤＲＡＭセルの製造方法。
  4. （４）Ｐ型シリコン基板１上に活性化領域を定義するス
    テップと、 トランジスタを形成し次いでビットライン用にポリサイ
    ド層１０を形成するステップと、 エッチ停止層に窒化シリコン膜を５０〜１００ｍｍ程度
    塗布するステップと、 トランジスタのソースと貯蔵電極間の接触部位置５を定
    義し最小線幅にグリッド状の酸化膜１６を形成するステ
    ップと、 電荷貯蔵用のポリシリコン電極１７を５０〜１００ｍｍ
    に蒸着し次いで酸化膜を塗布し乾式エッチングして酸化
    膜側壁スペーサー２１を形成するステップと、 第２のポリシリコン電極２２を蒸着し、次いで液状の感
    光膜１８を塗布し、ポリシリコンをエッチバックして二
    重のポリシリコン電極を形成するステップと、 ポリシリコン電極１７、２２をＮ＾＋に塗布しキャパシ
    タ用誘電膜１９を形成し次いでプレート用電極２０を定
    義するステップ等によって製造されることを特徴とする
    スタック構造のＤＲＡＭセル。
  5. （５）Ｐ型シリコン基板１上に活性化領域を定義するス
    テップと、 トランジスタを形成して次いでビットライン用にポリサ
    イド層１０を形成するステップと、エッチ停止層に窒化
    シリコン膜１１を５０〜１００ｍｍ程度塗布するステッ
    プと、 トランジスタのソースと貯蔵電極間の接触部位置５を定
    義し最小線幅にグリッド状の酸化膜１６を形成するステ
    ップと、 電荷貯蔵用のポリシリコン電極１７を５０〜１００ｍｍ
    に蒸着し次いで酸化膜を塗布して乾式エッチングし酸化
    膜側壁スペーサー２１を形成するステップと、 第２のポリシリコン電極２を蒸着し次いで液状の感光膜
    １８を塗布しポリシリコンをエッチバックして二重のポ
    リシリコン電極を形成するステップと、 ポリシリコン電極１７、２２をＮ＾＋にドーピングしキ
    ャパシタ用誘電膜１９を形成し次いでプレート用電極２
    ０を定義するステップ等により製造されるようにしたコ
    ップ状のポリシリコン貯蔵電極を有するスタック構造の
    ＤＲＡＭセルの製造方法。
  6. （６）電荷貯蔵用電極を形成する際電極コンタクトを充
    分大きく形成した後ポリシリコンを一度蒸着することに
    よりポリシリコン側壁電極１７が形成されることはもち
    ろんトランジスタのソースとの接触が同時に行なわれセ
    ルフアライメントコンタクトになるようにした請求項第
    ２項及び第５項記載のコップ状のポリシリコン貯蔵電極
    を有するスタック構造のＤＲＡＭセルの製造方法。
  7. （７）酸化膜１６をグリッド状に形成し、ポリシリコン
    電極１７を１次蒸着した後、酸化膜を塗布して酸化膜側
    壁スペーサー２１を形成し、第２のポリシリコン電極２
    ２を蒸着した後乾式エッチングしてポリシリコン側壁ス
    ペーサーを形成し次いで感光膜１８を塗布した後ポリシ
    リコン電極１７、２２をエッチバックしながら隣接する
    セル間の貯蔵電極が分離されるようにした請求項第５項
    記載のコップ状のポリシリコン貯蔵電極を有するスタッ
    ク構造のＤＲＡＭセルの製造方法。
  8. （８）ビットラインをストレージノードより先に形成す
    るために活性領域が“Ｖ”字の形態のレイアウト（Ｌａ
    ｙｏｕｔ）を有し“Ｖ”字の中央角端部にビットライン
    コンタクトをもつようにした請求項第２項及び第５項記
    載のコップ状のポリシリコン貯蔵電極を有するスタック
    構造のＤＲＡＭセルの製造方法。
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