JPH03214767A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03214767A JPH03214767A JP2009686A JP968690A JPH03214767A JP H03214767 A JPH03214767 A JP H03214767A JP 2009686 A JP2009686 A JP 2009686A JP 968690 A JP968690 A JP 968690A JP H03214767 A JPH03214767 A JP H03214767A
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- polysilicon
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体製造方法に関し、特にＤ ＲＡＭ（ダイ
ナミックランダムアクセスメモリ〉に関するものである
。
ナミックランダムアクセスメモリ〉に関するものである
。
従来技術による積み上げ型容量素子くスタックキャパシ
タ）を有するＤＲＡＭの製造方法について、第３図（ａ
）〜（ｃ＞を参照して説明する。
タ）を有するＤＲＡＭの製造方法について、第３図（ａ
）〜（ｃ＞を参照して説明する。
はじめに第３図（ａ＞に示すように、Ｐ型シリコン基板
１の表面にＬＯＣＯＳ選択酸化法で素子分離酸化膜２を
成長し、ゲート酸化ｒＰＡ３を有するポリシリコンゲー
ト電極４ａおよびワード線であるポリシリコンゲート電
極４ｂ，４ｃを形成したのち、砒素イオン注入によりソ
ースードレインとなる不純物層５ａ，５ｂを形成する。
１の表面にＬＯＣＯＳ選択酸化法で素子分離酸化膜２を
成長し、ゲート酸化ｒＰＡ３を有するポリシリコンゲー
ト電極４ａおよびワード線であるポリシリコンゲート電
極４ｂ，４ｃを形成したのち、砒素イオン注入によりソ
ースードレインとなる不純物層５ａ，５ｂを形成する。
つぎに全面に第１層間膜６を成長して、第１コンタクト
７を開口する。
７を開口する。
つぎに第３図（ｂ）に示すように、ポリシリコンからな
るストレージ電極１０ａ，１０ｂを形成してから熱酸化
を行ない、容量絶縁膜１１ａ，１ｌｂを形成したのちポ
リシリコンからなる容量電極１２を形成する。
るストレージ電極１０ａ，１０ｂを形成してから熱酸化
を行ない、容量絶縁膜１１ａ，１ｌｂを形成したのちポ
リシリコンからなる容量電極１２を形成する。
つぎに第３図（ｃ）に示ずように、全面に第２眉間膜１
３を成長してから第２コンタクト１４を設けて、モリブ
デンからなるディジット線１５を形成して素子部が完成
する。
３を成長してから第２コンタクト１４を設けて、モリブ
デンからなるディジット線１５を形成して素子部が完成
する。
なおＡ−Ｂ間がメモリセルで、左端部はＡに対称に、右
端部はＢに対称に配列する隣接セルを示している。
端部はＢに対称に配列する隣接セルを示している。
ＤＲＡＭの高速化、高集積化に伴ない、メモリセルの面
積が縮小するに従って容景値を確保するなめにストレー
ジ電極側面の面積を増大するなどの工夫が困難となって
きた。
積が縮小するに従って容景値を確保するなめにストレー
ジ電極側面の面積を増大するなどの工夫が困難となって
きた。
ストレージ電極間隔を詰めて、ストレージ電極を１〜１
．５μｍまで厚くしてフォトリソグラフィーの限界に挑
んでも容量値を確保することができなくなってきた。
．５μｍまで厚くしてフォトリソグラフィーの限界に挑
んでも容量値を確保することができなくなってきた。
本発明のＤＲＡＭの製造方法は、Ｐ型シリコン基板の表
面に第１のポリシリコン層と第１の絶縁膜とを順次成長
してから選択エッチングしたのち、全面に第２のポリシ
リコン層を成長してからＲＩＥ法によりエッチングして
第１のポリシリコン層に接続する第２のポリシリコン層
からなる側壁を残し、第１の絶縁膜を除去してから全面
に第２の絶縁膜と第３のポリシリコン層とを順次成長も
のである。
面に第１のポリシリコン層と第１の絶縁膜とを順次成長
してから選択エッチングしたのち、全面に第２のポリシ
リコン層を成長してからＲＩＥ法によりエッチングして
第１のポリシリコン層に接続する第２のポリシリコン層
からなる側壁を残し、第１の絶縁膜を除去してから全面
に第２の絶縁膜と第３のポリシリコン層とを順次成長も
のである。
本発明の第１の実施例について、第１図（ａ）〜（ｃ）
を参照して説明する。
を参照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１の表面に厚さ１μｍの素子分離酸化膜２を形成したの
ち、全面に厚さ４０ｎｍのゲート酸化膜３および厚さ０
．４μｍのポリシリコン膜を成長したのちゲート電極４
ａ，４ｂ，４ｃとゲート酸化膜３とを形成してから、砒
素イオン（７５Ａｓ” ）を加速エネルギー１００ｋｅ
Ｖ、注入量（ドース） ５Ｘ １ ０ｌ５ｃｍ−２注入
して不純物層５ａ，５ｂを形成する。
１の表面に厚さ１μｍの素子分離酸化膜２を形成したの
ち、全面に厚さ４０ｎｍのゲート酸化膜３および厚さ０
．４μｍのポリシリコン膜を成長したのちゲート電極４
ａ，４ｂ，４ｃとゲート酸化膜３とを形成してから、砒
素イオン（７５Ａｓ” ）を加速エネルギー１００ｋｅ
Ｖ、注入量（ドース） ５Ｘ １ ０ｌ５ｃｍ−２注入
して不純物層５ａ，５ｂを形成する。
つぎに厚さ０．４μｍの第１層間膜６を形成したのち、
第１コンタクト７を形成し、全面に厚さ０．２μｍのポ
リシリコン膜と厚さ１．０μｍの窒化シリコン膜とを成
長したのち第１ストレージ電極８ａ，８ｂおよびマスク
窒化膜１．６ａ．１６ｂを形成する。
第１コンタクト７を形成し、全面に厚さ０．２μｍのポ
リシリコン膜と厚さ１．０μｍの窒化シリコン膜とを成
長したのち第１ストレージ電極８ａ，８ｂおよびマスク
窒化膜１．６ａ．１６ｂを形成する。
つぎに第１図（ｂ）に示すように、全面に厚さ０．１μ
ｒｎのポリシリコン膜を成長してからＲ． ＩＥ法でエ
ッチングすることにより、マスク窒化膜１６ａ，１６ｂ
の側壁となる第２ストレージ電極９ａ，９ｂが残る。
ｒｎのポリシリコン膜を成長してからＲ． ＩＥ法でエ
ッチングすることにより、マスク窒化膜１６ａ，１６ｂ
の側壁となる第２ストレージ電極９ａ，９ｂが残る。
つぎに第１図（Ｃ）に示すように、マスク窒化膜１６ａ
．１６ｂを除去したのち、熱酸化して厚さ５〜２０μｍ
の容量絶縁膜１１ａ，ｌｌｂを形成してから、容量電極
１２を形成する。
．１６ｂを除去したのち、熱酸化して厚さ５〜２０μｍ
の容量絶縁膜１１ａ，ｌｌｂを形成してから、容量電極
１２を形成する。
つぎに第２層間膜１３を堆積してから、第２コンタクト
１４を開口して厚さ０．２μｍのモリブデン膜からなる
デイジット線１５を形成して素子部が完成する。
１４を開口して厚さ０．２μｍのモリブデン膜からなる
デイジット線１５を形成して素子部が完成する。
つぎに本発明の第２の実施例について、第２図（ａ），
（ｂ）を参照して説明する。
（ｂ）を参照して説明する。
ここでは第２図（ａ＞に示すように、マスク窒化膜１６
ａと第１ストレージ電極８ａとをゲート５ 電極４ａ上の第１層間膜６の端面まで延長した。
ａと第１ストレージ電極８ａとをゲート５ 電極４ａ上の第１層間膜６の端面まで延長した。
つぎに全面に厚さ０．４μｍのポリシリコン膜を成長し
てから、ＲＩＥ法でエッチングすることにより、第１ス
トレージ電極８ａ，８ｂとマスク窒化膜１６ａ，１６ｂ
との側面に第２ストレージ電極９ａ，９ｂが残る。
てから、ＲＩＥ法でエッチングすることにより、第１ス
トレージ電極８ａ，８ｂとマスク窒化膜１６ａ，１６ｂ
との側面に第２ストレージ電極９ａ，９ｂが残る。
つぎに第２図（ｂ）に示すように、マスク窒化膜を除去
したのち熱酸化法で容量絶縁膜１１ａ，１ｌｂを成長し
、容量電極１２を形成し、第２層間膜１３を成長する。
したのち熱酸化法で容量絶縁膜１１ａ，１ｌｂを成長し
、容量電極１２を形成し、第２層間膜１３を成長する。
つぎに第２コンタクト１４を開口してからモリブデン膜
からなるデイジット線１５を形成して素子部が完成する
。
からなるデイジット線１５を形成して素子部が完成する
。
本発明において第１ストレージ電極８ａ，８ｂに加えて
第１ストレージ電極８ａ，８ｂと、マスク窒化膜１６ａ
．１６ｂとの側壁で突出した第２ストレージ電極９ａ，
９ｂの分だけ容量を増加することができる。
第１ストレージ電極８ａ，８ｂと、マスク窒化膜１６ａ
．１６ｂとの側壁で突出した第２ストレージ電極９ａ，
９ｂの分だけ容量を増加することができる。
さらに本発明の第２の実施例においては、ＬＰ６
ＣＶＤ法によるポリシリコン膜からなる容量電極１２は
狭くなった第２ストレージ電極９ａ，９ｂの間隙にも成
長し、最終的な容量電極１２の平坦度は第１の実施例よ
りも高く、歩留りの優れた生産が可能になる。
狭くなった第２ストレージ電極９ａ，９ｂの間隙にも成
長し、最終的な容量電極１２の平坦度は第１の実施例よ
りも高く、歩留りの優れた生産が可能になる。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を製造工
程順に示す断面図、第２図（ａ）， （ｂ）は本発明
の第２の実施例を製造工程順に示す断面図、第３図（ａ
）〜（Ｃ）は従来技術によるＤＲ．ＡＭを製造工程順に
示す断面図である。 １・・・Ｐ型シリコン基板、２・・・素子分離酸化膜、
３・・ゲーｌ−酸化］摸、４ ａ ， ４． ｂ ，
４ ｃ − ゲー１・電極、５ａ，５ｂ・・・不純物層
、６・・・第１層間膜、７・・・第１コンタクト、８ａ
，８ｂ・・・第１ストレージ電極、９ａ，９ｂ・・・第
２ストレージ電極、１０ａ，１０ｂ・・・ストレージ電
極、ｌｌａ，ｌｌｂ・・・容量絶縁膜、１２・・・容量
電極、１３・・・第２層間膜、１４・・・第２コンタク
ト、１５・・・ディジット線、１６ａ，１６ｂ・・・マ
スク窒化膜。
程順に示す断面図、第２図（ａ）， （ｂ）は本発明
の第２の実施例を製造工程順に示す断面図、第３図（ａ
）〜（Ｃ）は従来技術によるＤＲ．ＡＭを製造工程順に
示す断面図である。 １・・・Ｐ型シリコン基板、２・・・素子分離酸化膜、
３・・ゲーｌ−酸化］摸、４ ａ ， ４． ｂ ，
４ ｃ − ゲー１・電極、５ａ，５ｂ・・・不純物層
、６・・・第１層間膜、７・・・第１コンタクト、８ａ
，８ｂ・・・第１ストレージ電極、９ａ，９ｂ・・・第
２ストレージ電極、１０ａ，１０ｂ・・・ストレージ電
極、ｌｌａ，ｌｌｂ・・・容量絶縁膜、１２・・・容量
電極、１３・・・第２層間膜、１４・・・第２コンタク
ト、１５・・・ディジット線、１６ａ，１６ｂ・・・マ
スク窒化膜。
Claims (1)
- 半導体基板表面に第１のポリシリコン層と第１の絶縁膜
とを順次成長してから選択エッチングする工程と、全面
に第２のポリシリコン層を成長してからＲＩＥ法により
エッチングして前記第１のポリシリコン層に接続する第
２のポリシリコン層からなる側壁を残す工程と、前記第
１の絶縁膜を除去してから全面に第２の絶縁膜と第３の
ポリシリコン層とを順次成長する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009686A JPH03214767A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009686A JPH03214767A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214767A true JPH03214767A (ja) | 1991-09-19 |
Family
ID=11727097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009686A Pending JPH03214767A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214767A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192702A (en) * | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
| US6048764A (en) * | 1996-02-13 | 2000-04-11 | Nec Corporation | Method for producing semiconductor device with capacitor stacked |
| KR100266020B1 (ko) * | 1997-12-16 | 2000-10-02 | 김영환 | 캐패시터및그의형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
-
1990
- 1990-01-19 JP JP2009686A patent/JPH03214767A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192702A (en) * | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
| US6048764A (en) * | 1996-02-13 | 2000-04-11 | Nec Corporation | Method for producing semiconductor device with capacitor stacked |
| KR100266020B1 (ko) * | 1997-12-16 | 2000-10-02 | 김영환 | 캐패시터및그의형성방법 |
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